WO2020189222A1 - 電位測定装置 - Google Patents

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    • H03M1/123—Simultaneous, i.e. using one converter per channel but with common control or reference circuits for multiple converters

Definitions

  • the present disclosure relates to a potential measuring device.
  • CMOS Complementary MOS
  • the amplifier circuit area (reference circuit area) on one side that constitutes the differential amplifier circuit is set to the electrodes while having a differential amplifier circuit for each electrode.
  • a configuration has been proposed in which the signal received in is separated from the other amplifier circuit area (read circuit area) (see, for example, Non-Patent Document 2 and the like).
  • the read circuit / reference circuit of the amplifier circuit, the load MOSFET, the current source NMOS, and the A / D conversion circuit are physically separated from each other, so that each node wiring of the amplifier circuit is increased as the resolution is increased.
  • Long-distance wiring causes noise deterioration due to increased wiring resistance and deterioration of sampling rate due to increased wiring capacity.
  • offset variation occurs due to the difference in the wiring length of the amplifier circuit for each cell. Increasing the AD period due to this offset variation also contributes to the deterioration of the sampling rate.
  • a first substrate in which the readout electrodes are arranged in a two-dimensional array and a second substrate on which the first substrate is laminated are provided, and each of the readout electrodes is independently provided.
  • a potential measuring device comprising at least one associated AD conversion circuit, wherein at least a part of the AD conversion circuit is arranged in a two-dimensional array on the second substrate.
  • FIG. 1 is an explanatory diagram showing a circuit configuration example of an existing potential measuring device.
  • the potential measuring device 1020 shown in FIG. 1 is a device capable of simultaneously detecting potentials at multiple points, and has a configuration in which a readout circuit region and a reference circuit region are separated.
  • the potential measuring device 1020 shown in FIG. 1 includes an A / D conversion circuit 1021, a vertical selection circuit 1023, and a semiconductor device including a read cell region 1101 and a reference cell region 1102. Further, FIG. 1 shows MOSFETs Tr1a and 1b constituting the current mirror and a current source 1140.
  • the A / D conversion circuit 1021 is a circuit that converts analog data measured by a semiconductor device into digital data.
  • the vertical selection circuit 1023 is a circuit that outputs a signal for selecting a read cell or a reference cell used for measuring the potential of the semiconductor device.
  • the distance between the output of the differential amplifier circuit in the reference circuit area and the AD conversion circuit is a long distance. Therefore, the settling time of the output of the differential amplifier circuit deteriorates, which is not compatible with the improvement of the sampling rate.
  • the wiring length differs greatly depending on the electrode, so the differential amplifier output due to wiring resistance Offset variation occurs.
  • an increase in offset variation of the differential amplifier output is directly linked to an increase in AD conversion time.
  • FIG. 2 is an explanatory diagram showing an example in which the AD conversion time is compared between the case where there is offset variation and the case where there is no offset variation.
  • the AD conversion method shown in FIG. 2 is a method in which the single-slope AD converter realizes AD conversion by comparing a reference signal that changes with time and an input analog signal (differential amplifier output), and has a signal amplitude range. In addition to this, it is necessary to secure a range for offset variation. As shown in FIG. 2, an increase in the AD conversion time means a decrease in the sampling rate. If there is no offset variation, high frequency noise can be reduced by lengthening the AD conversion time, but if there is offset variation, the AD conversion time should be further increased to reduce high frequency noise. It will be necessary.
  • the Discloser has diligently studied the architecture of the potential measuring device to break the trade-off between low noise, high sampling rate, and high resolution. As a result, the Discloser has come up with an architecture of a potential measuring device that suppresses noise deterioration, sampling rate deterioration, and offset variation, as described below.
  • the potential measuring device according to the embodiment of the present disclosure has a structure in which a second substrate on which the AD conversion circuit array is arranged is laminated on a substrate (first substrate) on which the electrode array is arranged.
  • the potential measuring device according to the embodiment of the present disclosure is characterized in that an area for an AD conversion circuit is secured directly under the electrode.
  • the potential measuring device can improve the sampling rate by reducing the wiring capacity, and further, an amplifier associated with substantially equalizing the wiring length that is different for each cell. It is also possible to improve the sampling rate by reducing the offset variation of the output.
  • FIG. 3 is an explanatory diagram showing a schematic configuration of the potential measuring device according to the embodiment of the present disclosure.
  • the potential measuring device 1 shown in FIG. 3 has a structure in which the first substrate 100 and the second substrate 200 are laminated.
  • the first substrate 100 includes a readout electrode array 900 in which electrodes 902 are arranged in an array.
  • the second substrate 200 includes an AD conversion circuit array 22 so as to correspond to the readout electrode array 900 of the first substrate 100.
  • AD conversion circuit array 22 AD conversion circuits 21 provided corresponding to each electrode of the first substrate 100 are arranged in an array.
  • the readout electrode array 900 and the AD conversion circuit array 22 are connected with electrical continuity. For this connection with electrical continuity, for example, wafer level Cu-Cu bonding technology can be used.
  • the wiring length between the electrode 902 and the AD conversion circuit corresponding to the electrode is substantially equal in all cells. can do.
  • FIG. 4 is an explanatory diagram showing a schematic configuration of a first substrate 100 of the potential measuring device 1 according to the embodiment of the present disclosure.
  • the components of the readout electrode array 900 provided on the first substrate 100 are the electrodes 902 and the amplifier circuits 901 arranged in the same number as the electrodes 902 at the same pitch as the electrodes 902.
  • a reference electrode 910 is arranged outside the read electrode array 900.
  • the reference electrode 910 is an electrode intended to give a reference potential to the culture medium (medium) of the cells to be measured, which is immersed in the reading electrode array 900.
  • the potential measuring device 1 according to the embodiment of the present disclosure measures the displacement from the reference potential supplied by the reference electrode 910 as the action potential of the cell to be measured.
  • FIG. 5 is an explanatory diagram showing a schematic configuration of a second substrate 200 of the potential measuring device 1 according to the embodiment of the present disclosure.
  • the first substrate 100 is laminated on the second substrate 200.
  • the AD conversion circuit array 22 is arranged on the second substrate 200 so as to correspond to the readout electrode array 900 of the first substrate 100.
  • Various circuits necessary for operating the AD conversion circuit 21 are arranged outside the AD conversion circuit array 22.
  • the AD conversion circuit array 22 is also provided with a time code transfer unit 23 that transfers the time code generated by the time code generation unit 26 to each AD conversion circuit 21.
  • a pixel drive circuit 24 Around the AD conversion circuit array 22 on the second substrate 200, a pixel drive circuit 24, a DAC (D / A Converter) 25, a time code generator 26, a vertical drive circuit 27, an output unit 28, and a timing are used.
  • the generation circuit 29 is formed.
  • the AD conversion circuit 21 arranged in a two-dimensional array converts the analog signal from the electrode 902 into a digital signal SIG and outputs it.
  • the pixel drive circuit 24 drives the AD conversion circuit 21.
  • the DAC 25 generates a reference signal (reference voltage signal) REF, which is a slope signal whose level (voltage) monotonically decreases with the passage of time, and supplies the REF to each AD conversion circuit 21.
  • the time code generation unit 26 generates a time code used when each AD conversion circuit 21 converts an analog signal into a digital signal (AD conversion), and supplies the time code to the corresponding time code transfer unit 23.
  • a plurality of time code generation units 26 are provided for the AD conversion circuit array 22, and as many time code transfer units 23 as the number corresponding to the time code generation units 26 are provided in the AD conversion circuit array 22. ing. That is, the time code generation unit 26 and the time code transfer unit 23 that transfers the time code generated there have a one-to-one correspondence.
  • the vertical drive circuit 27 controls the output unit 28 to output the digital signal SIG generated in the AD conversion circuit 21 to the output unit 28 in a predetermined order based on the timing signal supplied from the timing generation circuit 29.
  • the digital signal SIG output from the AD conversion circuit 21 is output from the output unit 28 to the outside of the potential measuring device 1.
  • the output unit 28 performs predetermined digital signal processing such as black level correction processing for correcting the black level and CDS (Correlated Double Sampling; correlation double sampling) processing as necessary, and then outputs the digital signal to the outside.
  • the timing generation circuit 29 is configured by a timing generator or the like that generates various timing signals, and supplies the generated various timing signals to the pixel drive circuit 24, the DAC 25, the vertical drive circuit 27, and the like.
  • FIG. 6 is an explanatory diagram showing a circuit block diagram from the electrode 902 to the AD conversion circuit 21 which is configured to straddle the first substrate 100 and the second substrate 200.
  • FIG. 7 is an explanatory diagram showing an outline of a laminated structure of the electrode 902, the amplifier circuit 901, and the AD conversion circuit 21.
  • the circuit model of the electrode 902 the simplest model in which the capacitance Cdl, which mainly represents the effect of the electric double layer capacitance, and the resistor Rct, which mainly represents the effect of the charge transfer resistance, are connected in parallel is adopted.
  • An amplifier circuit 901 with an open loop gain of -A times is connected to the subsequent stage of the electrode 902.
  • the input / output of the amplifier circuit 901 is connected to the amplifier circuit 901 via a feedback resistor Rfb.
  • the feedback resistor Rfb for example, a non-doped polysilicon resistor or the like can be used. More preferably, the feedback resistor Rfb can be configured as a variable resistor.
  • a reset switch transistor is connected to the input / output of the amplifier circuit 901 so that the input / output of the amplifier circuit 901 can be short-circuited at the time of reset, and the reset transistor is controlled to be turned on and off by the signal Amp_RST.
  • the output wiring of the amplifier circuit 901 is passed to the second board 200.
  • the analog signal from the amplifier circuit 901 is first sent to the comparison circuit 51 of the AD conversion circuit 21.
  • the comparison circuit 51 compares the reference signal REF supplied from the DAC 25 with the analog signal sent from the amplifier circuit 901 of the first substrate 100, and outputs an output signal VCO as a comparison result signal representing the comparison result.
  • the comparison circuit 51 inverts the output signal VCO when the reference signal REF and the analog signal are the same (voltage).
  • the comparison circuit 51 is composed of a differential input circuit 61, a voltage conversion circuit 62, and a positive feedback circuit (PFB: positive fedback) 63.
  • PFB positive fedback
  • the output signal VCO is input from the comparison circuit 51 to the data storage unit 52, and the WORD signal that controls the read timing of the AD conversion circuit 21 during the signal read operation is supplied from the vertical drive circuit 27. Further, the time code generated by the time code generation unit 26 is also supplied via the time code transfer unit 23.
  • the data storage unit 52 includes a latch control circuit 241 that controls the writing operation and the reading operation of the time code based on the WORD signal, and a latch storage unit 242 that stores the time code.
  • the latch control circuit 241 is updated every unit time supplied from the time code transfer unit 23 while the Hi (High) output signal VCO is input from the comparison circuit 51.
  • the time code is stored in the latch storage unit 242.
  • the latch storage unit 242 holds the time code stored in the latch storage unit 242.
  • the time code stored in the latch storage unit 242 represents the time when the analog signal and the reference signal REF become equal, and the data indicating that the analog signal was the reference voltage at that time, that is, digitized. Represents the light intensity value.
  • the operation of the AD conversion circuit 21 changes from the write operation to the read operation. Be changed.
  • the latch control circuit 241 stores the time stored in the latch storage unit 242 when the AD conversion circuit 21 reaches its own reading timing based on the WORD signal that controls the reading timing.
  • the code (digital signal SIG) is output to the time code transfer unit 23.
  • the time code transfer unit 23 sequentially transfers the supplied time code in the column direction (vertical direction) and supplies it to the output unit 28.
  • the following is an inverted time code when the output signal VCO read from the latch storage unit 242 is inverted in the time code reading operation in order to distinguish it from the time code written in the latch storage unit 242 in the time code writing operation.
  • the digitized data indicating that the analog signal was the reference voltage at that time is also referred to as AD conversion data.
  • the bidirectional buffer circuit 37 is provided corresponding to the shift register included in the time code transfer unit 23.
  • the bidirectional buffer circuit 371 is connected to one D flip-flop in the corresponding shift register.
  • the bidirectional buffer circuit 371 is supplied with a write control signal WR that becomes Hi in the time code writing operation, and a read control signal RD that becomes Hi in the time code reading operation.
  • the bidirectional buffer circuit 371 switches between a time code writing operation and a reading operation based on the write control signal WR and the read control signal RD.
  • the analog signal from the amplifier circuit 901 is connected to the inverting input terminal of the differential input circuit 61 of the comparison circuit 51 of the first stage of the AD conversion circuit 21 via the DC cut capacitance Caz.
  • the DC cut capacitance Caz is provided when the comparison circuit 51 is reset (also referred to as ode zero AZ). By performing this reset operation, it is possible to cancel the input offset caused by the manufacturing variation of the comparison circuit 51.
  • the potential measuring device 1 may have a configuration in which one amplifier circuit 901 and an AD conversion circuit 21 correspond to a plurality of electrodes 902.
  • FIG. 8 is an explanatory diagram showing a circuit block diagram from the electrode 902 to the AD conversion circuit 21 which is configured to straddle the first substrate 100 and the second substrate 200.
  • FIG. 8 shows an example in which one amplifier circuit 901 and an AD conversion circuit 21 correspond to four electrodes 902.
  • FIG. 9 is an explanatory diagram showing an outline of a laminated structure of four electrodes 902, one amplifier circuit 901, and one AD conversion circuit 21.
  • FIG. 10 is an explanatory diagram showing the operation of the potential measuring device 1 according to the embodiment of the present disclosure in a timing chart.
  • the potential measuring device 1 requires a reset period prior to the signal acquisition period.
  • the reset period corresponds to times t1 to t5.
  • the signal acquisition period corresponds to time t5 or later.
  • the potential measuring device 1 continuously acquires signals of a plurality of frames (for example, several hundred frames) during the signal acquisition period.
  • the potential measuring device 1 according to the embodiment of the present disclosure then inserts a reset period again as a refresh. Then, the potential measuring device 1 according to the embodiment of the present disclosure drives to start the signal acquisition period again.
  • the potential measuring device 1 starts the reset operation of the amplifier circuit and the comparison circuit at time t1 during the reset period. At the following time t2, the potential measuring device 1 ends the reset of the comparison circuit and starts the AD conversion of the reset level. Therefore, the reference signal REF and the write enable signal WR to the latch storage unit of the time code DATA [n]. Launch. At time t3, the slope-changing REF and Vsig cross and the comparator output VCO is inverted. Along with this, the time code DATA [n] written in the latch storage unit 242 at that time is stored in the latch storage unit 242. This stored time code becomes the reset level AD conversion result.
  • the reset level AD conversion period ends, the reset signals Amp_RST and WR of the amplifier circuit 901 are turned off, and instead, the AD conversion result stored in the latch storage unit 242 is enabled to be read out to the time code transfer unit 23.
  • the signal RD is launched.
  • the period from time t4 to t5 is a period in which the reset level AD conversion result is read out to the time code transfer unit 23 by the WORD signal and read out to the output unit 28 via the time code transfer unit 23.
  • the reset period ends and the first frame of the signal acquisition period starts.
  • the reset period except that the reset signal Amp_RST of the amplifier circuit 901 and the reset signal CM_RST of the comparison circuit 51 are not driven and the AD conversion time is long (due to the wider signal level range than the reset level). Is similar to.
  • Times t5, t6 and t7 correspond to times t2, t3 and t4, respectively. After that, the operations at times t5 to t7 are repeated, so the description thereof will be omitted.
  • a frame memory is arranged in the output unit 28, the AD conversion result of the reset level acquired during the reset period is held, and the signal acquired during the signal acquisition period.
  • Correlated double sampling (CDS) can also be realized by taking the difference from the AD conversion result of the level.
  • 11 to 14 are explanatory views showing a circuit configuration example of the amplifier circuit 901.
  • a feedback resistor Rfb and a reset transistor driven by an Amp_RST signal are connected to the source grounded amplifier circuit.
  • the amplifier circuit 901 shown in FIG. 12 uses a bidirectional constantly OFF transistor as the feedback resistor Rfb.
  • a bidirectional constantly OFF transistor as the feedback resistor Rfb, the feedback resistor Rfb of the amplifier circuit 901 can obtain a high resistance value in a small area.
  • the amplifier circuit 901 shown in FIG. 13 has the same configuration as the example shown in FIG. 11 except for the circuit configuration of the amplifier.
  • the input node of the amplifier is connected to the bias voltage Vbias2 via a resistor.
  • the bias voltage Vbias2 is a bias voltage that can be arbitrarily set by the user. Therefore, the amplifier circuit 901 shown in FIG. 13 allows the user to arbitrarily adjust the operating point of the amplifier.
  • the amplifier circuit 901 shown in FIG. 14 has the same configuration as the example shown in FIG. 11 except for the circuit configuration of the amplifier.
  • the amplifier circuit 901 shown in FIG. 14 uses a source follower circuit instead of the grounded source amplifier circuit.
  • the amplifier circuit 901 shown in FIG. 14 can be used in an expanded range by using a source follower circuit as an amplifier. Expanding the range of use is useful when measuring cells that emit large-amplitude signals compared to nerve cells, such as cardiomyocytes.
  • FIG. 15 is an explanatory diagram showing a circuit configuration from the electrode 902 to the comparison circuit 51.
  • FIG. 15 is a circuit diagram showing details of an electrode 902 and one amplifier circuit 901 added to the comparison circuit 51 shown in FIG.
  • the differential input circuit 61 compares the signal SIG output from the amplifier circuit 901 with the reference signal REF output from the DAC 25, and outputs a predetermined signal (current) when the signal SIG is higher than the reference signal REF. To do.
  • the differential input circuit 61 includes transistors 81 and 82 as differential pairs, transistors 83 and 84 constituting the current mirror, transistors 85 as a constant current source for supplying a current IB corresponding to the input bias current Vb, and a difference. It is composed of a transistor 86 that outputs an output signal HVO of the dynamic input circuit 61.
  • Transistors 81, 82, and 85 are composed of NMOS (Negative Channel MOS) transistors, and transistors 83, 84, and 86 are composed of MOSFET (Positive Channel MOS) transistors.
  • the reference signal REF output from the DAC 25 is input to the gate of the transistor 81, and the signal SIG output from the amplifier circuit 901 is input to the gate of the transistor 82.
  • the source of the transistor 81 and the transistor 82 is connected to the drain of the transistor 85, and the source of the transistor 85 is connected to a predetermined voltage VSS (VSS ⁇ VDD2 ⁇ VDD1).
  • the drain of the transistor 81 is connected to the gate of the transistors 83 and 84 and the drain of the transistor 83 constituting the current mirror circuit, and the drain of the transistor 82 is connected to the drain of the transistor 84 and the gate of the transistor 86.
  • the sources of transistors 83, 84, and 86 are connected to a first supply voltage VDD1.
  • the voltage conversion circuit 62 is composed of, for example, an NMOS type transistor 91.
  • the drain of the transistor 91 is connected to the drain of the transistor 86 of the differential input circuit 61, the source of the transistor 91 is connected to a predetermined connection point in the positive feedback circuit 63, and the gate of the transistor 86 is connected to the bias voltage VBIAS. It is connected.
  • the transistors 81 to 86 constituting the differential input circuit 61 are circuits that operate at a high voltage up to the first power supply voltage VDD1, and the positive feedback circuit 63 has a second power supply voltage VDD2 that is lower than the first power supply voltage VDD1. It is a working circuit.
  • the voltage conversion circuit 62 converts the output signal HVO input from the differential input circuit 61 into a low voltage signal (conversion signal) LVI in which the positive feedback circuit 63 can operate, and supplies the output signal HVO to the positive feedback circuit 63.
  • the bias voltage VBIAS may be any voltage that converts the transistors 101 to 105 of the positive feedback circuit 63 that operates at a constant voltage into a voltage that does not destroy them.
  • the positive feedback circuit 63 inverts when the signal SIG is higher than the reference signal REF based on the conversion signal LVI in which the output signal HVO from the differential input circuit 61 is converted into a signal corresponding to the second power supply voltage VDD2. Output the comparison result signal. Further, the positive feedback circuit 63 speeds up the transition speed when the output signal VCO output as the comparison result signal is inverted.
  • the positive feedback circuit 63 is composed of five transistors 101 to 105.
  • the transistors 101, 102, and 104 are composed of MOSFET transistors, and the transistors 103 and 105 are composed of NMOS transistors.
  • the source of the transistor 91 which is the output end of the voltage conversion circuit 62, is connected to the drain of the transistors 102 and 103 and the gate of the transistors 104 and 105.
  • the source of the transistors 101 and 104 is connected to the second power supply voltage VDD2
  • the drain of the transistor 101 is connected to the source of the transistor 102
  • the gate of the transistor 102 is the output end of the positive feedback circuit 63. It is connected to the drain of.
  • the sources of transistors 103 and 105 are connected to a predetermined voltage VSS.
  • the initialization signal INI is supplied to the gates of the transistors 101 and 103.
  • the transistors 104 and 105 form an inverter circuit, and the connection point between the drains thereof is an output end at which the comparison circuit 51 outputs an output signal VCO.
  • FIG. 16 is an explanatory diagram showing a circuit configuration from the data storage unit 52 to the time code transfer unit 23.
  • the time code transfer unit 23 is composed of N shift registers 341-1 to 341-N corresponding to the N-bit time codes DATA [1] to DATA [N] and a clock supply circuit 342.
  • Each of the N shift registers 341-1 to 341-N is composed of a plurality of DF / F (D-flip-flops) 351.
  • the clock supply circuit 342 supplies the clock signal CLK to the clock input of each DF / F351 of the shift register 341.
  • the data storage unit 52 is composed of a latch control circuit 241 and N bit storage units 242-1 to 242-N. Further, N bidirectional buffer circuits 371-1 to 371-N are provided between the time code transfer unit 23 and the data storage unit 52.
  • the N bidirectional buffer circuits 371-1 to 371-N are provided in the N shift registers 341-1 to 341-N of the time code transfer unit 23 in a one-to-one correspondence.
  • the bidirectional buffer circuit 371 is connected to one DF / F351 in the corresponding shift register 341.
  • a write control signal WR that becomes Hi in the time code writing operation is supplied to the buffer circuit 381 of the bidirectional buffer circuit 371-n, and a read control signal RD that becomes Hi in the time code reading operation is supplied to the inverter circuit 382. Is supplied.
  • the bidirectional buffer circuit 371-n switches between a time code writing operation and a reading operation for the bit storage unit 242-n based on the write control signal WR and the read control signal RD.
  • One latch control circuit 241 supplies output signals VCO and WORD signals to N bit storage units 242-1 to 242-N.
  • Each of the bit storage units 242-1 to 242-N is composed of a transfer gate 261 and a latch storage unit 262.
  • the latch control circuit 241 is composed of two inverters 281 and 282 connected in series, and a NOR circuit 283 and an inverter 284 connected in series.
  • the transfer gate 261 of the bit storage unit 242-n is composed of two transistors 291 and 292, which are an NMOS transistor and a MOSFET transistor.
  • the latch storage unit 262 of the bit storage unit 242-n is composed of a static type latch circuit composed of transistors 301 to 306.
  • Transistors 301, 302, and 305 are composed of MOSFET transistors, and transistors 303, 304, and 306 are composed of NMOS transistors.
  • the output signal VCO which is the output from the comparison circuit 51, is input to the inverter 281 and the NOR circuit 283, and the WORD signal is supplied to the other input of the NOR circuit 283.
  • the output of the inverter 281 is supplied to the gate of the inverter 282 and the transistor 303 of the latch storage unit 262, and the output of the inverter 282 is supplied to the gate of the transistor 302 of the latch storage unit 262.
  • the output of the NOR circuit 283 is supplied to the gate of the inverter 284 and the transistor 292 of the transfer gate 261, and the output of the inverter 284 is supplied to the gate of the transistor 291 of the transfer gate 261.
  • the N shift registers 341 of the time code transfer unit 23 clock the time code supplied from the time code generation unit 26 and the unit time of the time code. Transfer with the shift clock.
  • the Hi write control signal WR and the Lo read control signal RD are supplied to the bidirectional buffer circuit 371, and the bidirectional buffer circuit 371 is set to the predetermined D- of the shift register 341.
  • the time code supplied from the F / F 351 is supplied to the bit storage unit 242 via the transfer gate 261.
  • the bit storage unit 242 stores the supplied time code.
  • the time code stored in the bit storage unit 242 is supplied to a predetermined DF / F351 of the shift register 341 of the time code transfer unit 23 via the bidirectional buffer circuit 371. Will be done.
  • the shift register 341 sequentially transfers the time data supplied to the DF / F351 of each stage to the output unit 28 and outputs the time data.
  • the clock signal CLK supplied to the clock input is described as a high impedance state (hereinafter referred to as HiZ state) in either Hi or Lo. .) Is adopted.
  • HiZ state a high impedance state
  • the DF / F351 is in the HiZ state when the clock signal CLK is Lo.
  • the Hi read control signal RD is supplied to the bidirectional buffer circuit 371, the WORD signal becomes Hi, and the bit storage unit 242.
  • the time code stored in is supplied to a predetermined DF / F351 of the shift register 341 of the time code transfer unit 23 via the bidirectional buffer circuit 371.
  • FIG. 17 is an explanatory diagram showing a circuit configuration of flip flip of the shift register used in the time code transfer unit 23.
  • characters such as on and off marked in parentheses () near each transistor and signal line indicate the potential state of each transistor and signal line when the Lo clock signal CLK is input to the clock input. It shows.
  • FIG. 18 is an explanatory diagram showing the circuit configuration of the front stage portion of the comparison circuit 51 of the first stage of the electrode 902, the amplifier circuit 901, and the AD conversion circuit 21 by extracting it.
  • the relationship between Vin and Vsig is shown as follows.
  • the frequency characteristic with respect to the gain shows the high-pass filter (HPF) characteristic as shown in FIG.
  • HPF high-pass filter
  • the signal band is said to be several hundred Hz to several kHz, and it is desirable that the gain outside the signal band is reduced from the viewpoint of noise characteristics. It is considered that the above HPF characteristics can suppress low frequency noise on the medium.
  • the noise on the high frequency side can be suppressed by the low-pass filter (LPF) characteristics of AD conversion.
  • the gain in the signal band is obtained by dividing the open loop gain A of the amplifier circuit 901 by the inverse ratio of the DC cut capacitance Caz and the Vsig node parasitic capacitance Cin.
  • the DC cut capacitance Caz can be reduced by increasing the open loop gain A of the amplifier circuit 901 with respect to the gain finally desired. Since the capacitance generally takes a large area, it is a great merit for the present embodiment in which the AD conversion circuit 21 must be mounted within the size of the electrode 902, which is about 10 ⁇ m square.
  • the potential measuring device 1 has a structure in which a second substrate 200 on which an AD conversion circuit array is arranged is laminated on a first substrate 100 on which an electrode array is arranged. Has.
  • the potential measuring device 1 according to the embodiment of the present disclosure minimizes the wiring length from the amplification circuit output to the AD conversion circuit, and makes each wiring substantially equal in length. be able to. Therefore, the potential measuring device 1 according to the embodiment of the present disclosure can improve the sampling rate by reducing the wiring capacity, and further, the wiring lengths that are different for each cell are substantially equalized. It is also possible to improve the sampling rate by reducing the offset variation of the amplifier output.
  • an amplifier circuit is provided in a signal path from the read electrode to the AD conversion circuit.
  • the potential measuring device is a source follower circuit including an amplifier transistor whose drain terminal is AC grounded and a load.
  • the amplifier circuit is a source grounded amplifier circuit including an amplifier transistor and a load whose source terminals are AC grounded.
  • the potential measuring device is a source grounded amplifier circuit including an amplifier transistor and a load whose source terminals are AC grounded.
  • the potential measuring device according to (6) above, wherein the resistance value of the feedback resistor is variable.
  • the potential measuring device according to (4) or (5) above, wherein a bias voltage is applied to the input of the amplifier circuit via a resistor.
  • the AD conversion circuit includes a comparison circuit.
  • an input signal is applied to one input via a DC cut capacitance, and a time-varying reference signal is applied to the other input.
  • the potential measuring device described in. (10) A data storage unit that stores data according to the output of the comparison circuit, A data transfer circuit that writes data to the data storage unit and reads data from the data storage unit using the same circuit.
  • the potential measuring device according to (9) above. (11) The potential measuring device according to any one of (1) to (10), wherein the AD conversion circuit is associated with a plurality of the readout electrodes.

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Abstract

読出し電極が２次元アレイ状に配置された第１の基板と、前記第１の基板が積層された第２の基板と、を備え、前記読出し電極のそれぞれは、独立に対応付けられた少なくとも１つのＡＤ変換回路を備え、前記ＡＤ変換回路の少なくとも一部は前記第２の基板において２次元アレイ状に配置される、電位測定装置が提供される。

Description

電位測定装置
　本開示は、電位測定装置に関する。
　微小電極をアレイ状に並べ、その微小電極上の溶液の電位を計測するデバイスがある。そのようなデバイスの中に、微小電極上を培養液で満たして生体細胞を乗せ、生体細胞が発生する活動電位を測定するデバイスがある（例えば特許文献１等参照）。特に近年では、ＣＭＯＳ（Complementary　MOS）集積回路技術を用いて、電極と、増幅器やＡＤ変換器などとを一つのチップにまとめ、多点で同時に電位を測定するデバイスが注目されている（例えば非特許文献１等参照）。
　神経細胞の活動電位波形の取得を考えると、１０ｋＨｚ程度以上のサンプリングレートを確保した上で数μＶクラスの低ノイズ計測が必要と考えられる。さらに、神経細胞ネットワーク内の信号伝搬を詳細かつ広範囲に取得するためには、電極サイズを１０μｍ角程度として密に敷き詰め、高解像度化する必要がある。低ノイズ化、高サンプリングレート化、高解像度化はそれぞれトレードオフの関係にあり、これらのトレードオフを打破するため回路アーキテクチャにおいて様々な提案が行われている（例えば非特許文献１等参照）。
　低ノイズかつ高解像度化を実現するための有望な手法のひとつとして、電極毎に差動増幅回路を持ちながらも、差動増幅回路を構成する片側の増幅回路領域（参照回路領域）を、電極で受けた信号を読み出すもう一方の増幅回路領域（読出し回路領域）から分離する構成が提案されている（例えば非特許文献２等参照）。
特開２００２－３１６１７号公報
M.Obien,et　al.,　"Revealing　neuronalfunction　through　microelectrode　array　recordings"　,Frontiers　in　Neuro　ScienceVol.8　(2015)　Article　423 J.Park,et　al.,"　A　High-Density　CMOS　Multi-Modality　JointSensor/Stimulator　Array　with　1024　Pixels　for　Holistic　Real-Time　CellularCharacterization",　Symposium　on　VLSI　Circuits　Digest　of　Technical　Papers(2016)
　しかし、この手法ではアンプ回路の読出し回路／参照回路、負荷ＰＭＯＳ、電流源ＮＭＯＳと、Ａ／Ｄ変換回路がそれぞれ物理的に離れて配置されるため、高解像度化に伴いアンプ回路の各ノード配線は長距離配線にならざるを得ない。長距離配線により、配線抵抗増大に起因するノイズ悪化や、配線容量増大に起因するサンプリングレートの悪化を招く。また、セル毎にアンプ回路の配線長が異なることに起因してオフセットばらつきが発生する。このオフセットばらつきのためＡＤ期間が増大することもサンプリングレート悪化の一因となる。
　そこで、本開示では、ノイズ悪化やサンプリングレート悪化、オフセットばらつきを抑えて、データ処理の容易性や解析精度を向上させることが可能な、新規かつ改良された電位測定装置を提案する。
　本開示によれば、読出し電極が２次元アレイ状に配置された第１の基板と、前記第１の基板が積層された第２の基板と、を備え、前記読出し電極のそれぞれは、独立に対応付けられた少なくとも１つのＡＤ変換回路を備え、前記ＡＤ変換回路の少なくとも一部は前記第２の基板において２次元アレイ状に配置される、電位測定装置が提供される。
既存の電位測定装置の回路構成例を示す説明図である。 ＡＤ変換時間を、オフセットばらつきがある場合と、無い場合とを比較した例を示す説明図である。 本開示の実施の形態に係る電位測定装置の概略構成を示す説明図である。 本開示の実施の形態に係る電位測定装置１の第１の基板１００の概略構成を示す説明図である。 本開示の実施の形態に係る電位測定装置１の第２の基板２００の概略構成を示す説明図である。 電極９０２からＡＤ変換回路２１までの回路ブロック図を示す説明図である。 電極９０２及び増幅回路９０１と、ＡＤ変換回路２１との積層構造の概要を示す説明図である。 電極９０２からＡＤ変換回路２１までの回路ブロック図を示す説明図である。 ４つの電極９０２及び１つの増幅回路９０１と、１つのＡＤ変換回路２１との積層構造の概要を示す説明図である。 本開示の実施の形態に係る電位測定装置１の動作をタイミングチャートで示す説明図である。 増幅回路９０１の回路構成例を示す説明図である。 増幅回路９０１の回路構成例を示す説明図である。 増幅回路９０１の回路構成例を示す説明図である。 増幅回路９０１の回路構成例を示す説明図である。 電極９０２から比較回路５１までの回路構成を示す説明図である。 データ記憶部５２から時刻コード転送部２３の回路構成を示す説明図である。 時刻コード転送部２３で用いられるシフトレジスタのフリップフリップの回路構成を示す説明図である。 電極９０２、増幅回路９０１、ＡＤ変換回路２１の初段の比較回路５１の前段部分の回路構成を抜き出して示す説明図である。 ゲインの周波数特性を示す説明図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、説明は以下の順序で行うものとする。
　１．本開示の実施の形態
　　１．１．経緯
　　１．２．構成例及び動作例
　２．まとめ
　＜１．本開示の実施の形態＞
　［１．１．経緯］
　本開示の実施の形態について詳細に説明する前に、本開示者が本開示の実施の形態に至った経緯について説明する。
　上述したように、ＣＭＯＳ集積回路技術を用いて、電極と、増幅器やＡＤ変換器などとを一つのチップにまとめ、多点で同時に電位を測定するデバイスが近年注目されている。低ノイズ化、高サンプリングレート化、高解像度化はそれぞれトレードオフの関係にあるが、これらのトレードオフを打破するため回路アーキテクチャに関する様々な提案がなされている。
　図１は、既存の電位測定装置の回路構成例を示す説明図である。図１に示した電位測定装置１０２０は多点で同時に電位を検出することが可能なデバイスであり、読出し回路領域と参照回路領域とを分離した構成を有する。図１に示した電位測定装置１０２０は、Ａ／Ｄ変換回路１０２１と、垂直選択回路１０２３と、読み出しセル領域１１０１及び参照セル領域１１０２とからなる半導体デバイスと、を有する。また図１には、カレントミラーを構成するＭＯＳＦＥＴ　Ｔｒ１ａ、１ｂと、電流源１１４０と、が示されている。
　Ａ／Ｄ変換回路１０２１は、半導体デバイスによって測定されたアナログのデータをデジタルのデータに変換する回路である。垂直選択回路１０２３は、半導体デバイスに対して電位の測定に使用される読み出しセルや参照セルの選択を行うための信号を出力する回路である。
　このような構成を有する電位測定装置において、初段の差動増幅回路である程度の増幅ゲインを得ることで、入力換算ノイズを低減できる。しかし、初段の差動増幅回路である程度の増幅ゲインを得ると、初段の増幅器としてソースフォロア回路を用いた場合と比較して出力抵抗が高くなる。さらに、サンプリングレートを高く維持したまま高解像度化をするためには、ＡＤ変換回路の並列数を上げる必要があり、高出力抵抗である差動増幅回路の出力を電極アレイ外に配置されるＡＤ変換回路まで長距離配線（すなわち高寄生容量）で接続する必要がある。
　このように、読出し回路領域と参照回路領域とを分離した構成の場合、参照回路領域における差動増幅回路の出力と、ＡＤ変換回路との距離が長距離となる。したがって、差動増幅回路出力のセトリング時間が悪化し、サンプリングレートの向上に対しては相性が良くない。
　また、ＡＤ変換回路の並列数を上げたことで電極アレイの幅とＡＤ変換回路の領域の幅の整合がとれない場合、電極により配線長が大きく異なるため、配線抵抗起因の差動増幅器出力のオフセットばらつきが発生する。ここで、小面積で構成可能なシングルスロープ型のＡＤ変換器を前提として考えると、差動増幅器出力のオフセットばらつきの増加はＡＤ変換時間の増加に直結することになる。
　図２は、ＡＤ変換時間を、オフセットばらつきがある場合と、無い場合とを比較した例を示す説明図である。図２に示したＡＤ変換方式は、シングルスロープＡＤ変換器が時間的に変化する参照信号と入力アナログ信号（差動増幅器出力）を比較することでＡＤ変換を実現する方式であり、信号振幅レンジに加えてオフセットばらつき分のレンジを確保する必要があるためである。図２に示したように、ＡＤ変換時間の増加は、すなわちサンプリングレートの低下を意味する。またオフセットばらつきが無い場合は、ＡＤ変換時間を長時間化することで高周波ノイズの低減も可能となるが、オフセットばらつきがある場合は、高周波ノイズの低減のためにはさらなるＡＤ変換時間の増加を要することになる。
　そこで本件開示者は、上述した点に鑑み、低ノイズ化、高サンプリングレート化、高解像度化のトレードオフを打破するための電位測定装置のアーキテクチャについて鋭意検討を行った。その結果、本件開示者は、以下で説明するように、ノイズ悪化やサンプリングレート悪化、オフセットばらつきを抑えた電位測定装置のアーキテクチャを考案するに至った。
　［１．２．構成例及び動作例］
　次に、本開示の実施の形態に係る電位測定装置の構成例について説明する。本開示の実施の形態に係る電位測定装置は、電極アレイが配置される基板（第１の基板）に対し、ＡＤ変換回路アレイが配置される第２の基板を積層した構造を有する。本開示の実施の形態に係る電位測定装置は、電極の直下にＡＤ変換回路用の面積を確保したことを特徴とする。本開示の実施の形態に係る電位測定装置は、このような構成を有することで、増幅回路出力からＡＤ変換回路までの配線長を最小限にし、かつ、それぞれの配線を略等長化することができる。従って、本開示の実施の形態に係る電位測定装置は、配線容量を削減することによるサンプリングレートの向上が可能となり、さらに、セル毎に異なっていた配線長を略等長化することに伴う増幅器出力のオフセットばらつきの低減によるサンプリングレートの向上も可能となる。
　図３は、本開示の実施の形態に係る電位測定装置の概略構成を示す説明図である。図３に示した電位測定装置１は、上述したように、第１の基板１００と、第２の基板２００とが積層された構造を有する。第１の基板１００は、電極９０２がアレイ状に配置された読出し電極アレイ９００を備える。また第２の基板２００は、第１の基板１００の読出し電極アレイ９００に対応するようにＡＤ変換回路アレイ２２を備える。ＡＤ変換回路アレイ２２は、第１の基板１００の各電極に対応して設けられるＡＤ変換回路２１がアレイ状に配置されている。読出し電極アレイ９００と、ＡＤ変換回路アレイ２２とは、が電気的導通をもって接続される。この電気的導通をもった接続には、例えばウェハレベルＣｕ－Ｃｕボンディング技術を用いることができる。そして第１の基板１００と、第２の基板２００とが積層された構造を有することで、電極９０２と、その電極に対応するＡＤ変換回路との間の配線長は、全てのセルにおいて略等しくすることができる。
　図４は、本開示の実施の形態に係る電位測定装置１の第１の基板１００の概略構成を示す説明図である。第１の基板１００に設けられる読出し電極アレイ９００の構成要素は、電極９０２、及び、電極９０２と同じピッチで電極９０２と同数配置される増幅回路９０１である。また、読出し電極アレイ９００の外側には基準電極９１０が配置される。基準電極９１０は、読出し電極アレイ９００に浸される、測定対象の細胞の培養液（培地）に対して、基準となる電位を与えることを目的とした電極である。本開示の実施の形態に係る電位測定装置１は、基準電極９１０が供給する基準電位からの変位を、測定対象の細胞の活動電位として測定するものである。
　図５は、本開示の実施の形態に係る電位測定装置１の第２の基板２００の概略構成を示す説明図である。第２の基板２００は、上述したように第１の基板１００が積層される。第２の基板２００には、第１の基板１００の読出し電極アレイ９００に対応するようにＡＤ変換回路アレイ２２が配置される。ＡＤ変換回路アレイ２２の外側にはＡＤ変換回路２１を動作させるために必要な各種回路が配置される。
　ＡＤ変換回路アレイ２２には、時刻コード発生部２６で生成された時刻コードを各ＡＤ変換回路２１に転送する時刻コード転送部２３も設けられている。そして、第２の基板２００上のＡＤ変換回路アレイ２２の周辺には、画素駆動回路２４、ＤＡＣ（Ｄ／Ａ　Ｃｏｎｖｅｒｔｅｒ）２５、時刻コード発生部２６、垂直駆動回路２７、出力部２８、及びタイミング生成回路２９が形成されている。
　２次元アレイ状に配列されたＡＤ変換回路２１は、電極９０２からのアナログ信号をデジタル信号ＳＩＧに変換して出力する。
　画素駆動回路２４は、ＡＤ変換回路２１を駆動する。ＤＡＣ２５は、時間経過に応じてレベル（電圧）が単調減少するスロープ信号である参照信号（基準電圧信号）ＲＥＦを生成し、各ＡＤ変換回路２１に供給する。時刻コード発生部２６は、各ＡＤ変換回路２１が、アナログ信号をデジタルの信号に変換（ＡＤ変換）する際に使用される時刻コードを生成し、対応する時刻コード転送部２３に供給する。時刻コード発生部２６は、ＡＤ変換回路アレイ２２に対して複数個設けられており、ＡＤ変換回路アレイ２２内には、時刻コード発生部２６に対応する数だけ、時刻コード転送部２３が設けられている。即ち、時刻コード発生部２６と、そこで生成された時刻コードを転送する時刻コード転送部２３は、１対１に対応する。
　垂直駆動回路２７は、ＡＤ変換回路２１内で生成されたデジタル信号ＳＩＧを、タイミング生成回路２９から供給されるタイミング信号に基づいて、所定の順番で出力部２８に出力させる制御を行う。ＡＤ変換回路２１から出力されたデジタル信号ＳＩＧは、出力部２８から電位測定装置１の外部へ出力される。出力部２８は、黒レベルを補正する黒レベル補正処理やＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ；相関２重サンプリング）処理など、所定のデジタル信号処理を必要に応じて行い、その後、外部へ出力する。
　タイミング生成回路２９は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、生成した各種のタイミング信号を、画素駆動回路２４、ＤＡＣ２５、垂直駆動回路２７等に供給する。
　図６は、第１の基板１００と第２の基板２００とを跨いで構成される、電極９０２からＡＤ変換回路２１までの回路ブロック図を示す説明図である。また図７は、電極９０２及び増幅回路９０１と、ＡＤ変換回路２１との積層構造の概要を示す説明図である。電極９０２の回路モデルとしては、主に電気二重層容量の効果を表す容量Ｃｄｌと、主に電荷移動抵抗の効果を表す抵抗Ｒｃｔとを並列接続した、最も単純なモデルを採用している。
　電極９０２の後段には、オープンループゲインが－Ａ倍の増幅回路９０１が接続される。増幅回路９０１には、フィードバック抵抗Ｒｆｂを介してその入出力が接続されている。フィードバック抵抗Ｒｆｂには、例えばノンドープのポリシリコン抵抗等を用いることができる。さらに望ましくは、フィードバック抵抗Ｒｆｂは可変抵抗として構成されうる。また増幅回路９０１の入出力には、リセット時に増幅回路９０１の入出力を短絡できるようにリセット用のスイッチトランジスタが接続され、このリセットトランジスタは信号Ａｍｐ＿ＲＳＴでオン、オフが制御される。
　増幅回路９０１の出力配線は、第２の基板２００へと渡される。増幅回路９０１からのアナログ信号は、まずＡＤ変換回路２１の比較回路５１に送られる。比較回路５１は、ＤＡＣ２５から供給される参照信号ＲＥＦと、第１の基板１００の増幅回路９０１から送られるアナログ信号とを比較し、比較結果を表す比較結果信号として、出力信号ＶＣＯを出力する。比較回路５１は、参照信号ＲＥＦとアナログ信号が同一（の電圧）になったとき、出力信号ＶＣＯを反転させる。
　比較回路５１は、差動入力回路６１、電圧変換回路６２、及び正帰還回路（ＰＦＢ：ｐｏｓｉｔｉｖｅ　ｆｅｅｄｂａｃｋ）６３により構成される。
　データ記憶部５２には、比較回路５１から出力信号ＶＣＯが入力される他、垂直駆動回路２７から、信号の読み出し動作中におけるＡＤ変換回路２１の読み出しタイミングを制御するＷＯＲＤ信号が供給される。また、時刻コード転送部２３を介して、時刻コード発生部２６で生成された時刻コードも供給される。
　データ記憶部５２は、ＷＯＲＤ信号に基づいて、時刻コードの書き込み動作と読み出し動作を制御するラッチ制御回路２４１と、時刻コードを記憶するラッチ記憶部２４２で構成される。
　ラッチ制御回路２４１は、時刻コードの書き込み動作においては、比較回路５１からＨｉ（Ｈｉｇｈ）の出力信号ＶＣＯが入力されている間、時刻コード転送部２３から供給される、単位時間ごとに更新される時刻コードをラッチ記憶部２４２に記憶させる。そして、参照信号ＲＥＦと信号ＳＩＧが同一（の電圧）になり、比較回路５１から供給される出力信号ＶＣＯがＬｏ（Ｌｏｗ）に反転されたとき、供給される時刻コードの書き込み（更新）を中止し、最後にラッチ記憶部２４２に記憶された時刻コードをラッチ記憶部２４２に保持させる。ラッチ記憶部２４２に記憶された時刻コードは、アナログ信号と参照信号ＲＥＦが等しくなった時刻を表しており、アナログ信号がその時刻の基準電圧であったことを示すデータ、即ち、デジタル化された光量値を表す。
　参照信号ＲＥＦの掃引が終了し、ＡＤ変換回路アレイ２２内の全てのＡＤ変換回路２１のラッチ記憶部２４２に時刻コードが記憶された後、ＡＤ変換回路２１の動作が、書き込み動作から読み出し動作に変更される。
　ラッチ制御回路２４１は、時刻コードの読み出し動作においては、読み出しタイミングを制御するＷＯＲＤ信号に基づいて、ＡＤ変換回路２１が自分の読み出しタイミングとなったときに、ラッチ記憶部２４２に記憶されている時刻コード（デジタル信号ＳＩＧ）を、時刻コード転送部２３に出力する。時刻コード転送部２３は、供給された時刻コードを、列方向（垂直方向）に順次転送し、出力部２８に供給する。
　以下では、時刻コードの書き込み動作においてラッチ記憶部２４２に書き込まれる時刻コードと区別するため、時刻コードの読み出し動作においてラッチ記憶部２４２から読み出される出力信号ＶＣＯが反転したときの反転時刻コードである、アナログ信号がその時刻の基準電圧であったことを示すデジタル化されたデータを、ＡＤ変換データとも称する。
　双方向バッファ回路３７は、時刻コード転送部２３に含まれるシフトレジスタに対応して設けられている。双方向バッファ回路３７１は、対応するシフトレジスタ内の１つのＤフリップフロップと接続されている。
　双方向バッファ回路３７１には、時刻コードの書き込み動作においてＨｉとなる書き込み制御信号ＷＲが供給され、時刻コードの読み出し動作においてＨｉとなる読み出し制御信号ＲＤが供給される。双方向バッファ回路３７１は、書き込み制御信号ＷＲと読み出し制御信号ＲＤに基づいて時刻コードの書き込み動作と読み出し動作を切り替える。
　増幅回路９０１からのアナログ信号は、ＤＣカット容量Ｃａｚを介してＡＤ変換回路２１の初段の比較回路５１の差動入力回路６１の反転入力端子へと接続される。ＤＣカット容量Ｃａｚは、比較回路５１のリセット動作（オードゼロＡＺとも呼ばれる）を行う場合は設けられる。このリセット動作を行うことで、比較回路５１の製造ばらつきに起因する入力オフセットをキャンセルすることができる。
　なお、ここまでは１つの電極９０２に１つの増幅回路９０１及び１つのＡＤ変換回路２１が対応している例を示したが、本開示は係る例に限定されるものではない。電位測定装置１は、複数の電極９０２に１つの増幅回路９０１及びＡＤ変換回路２１が対応するような構成を有していても良い。
　図８は、第１の基板１００と第２の基板２００とを跨いで構成される、電極９０２からＡＤ変換回路２１までの回路ブロック図を示す説明図である。図８に示したのは、４つの電極９０２に１つの増幅回路９０１及びＡＤ変換回路２１が対応する例である。図９は、４つの電極９０２及び１つの増幅回路９０１と、１つのＡＤ変換回路２１との積層構造の概要を示す説明図である。
　続いて、本開示の実施の形態に係る電位測定装置１の動作例を説明する。図１０は、本開示の実施の形態に係る電位測定装置１の動作をタイミングチャートで示す説明図である。
　本開示の実施の形態に係る電位測定装置１は、信号取得期間に先立ってリセット期間が必要となる。リセット期間は時刻ｔ１～ｔ５に相当する。信号取得期間は時刻ｔ５以降に相当する。
　本開示の実施の形態に係る電位測定装置１は、信号取得期間において、複数フレーム（例えば数百フレーム）の信号を連続して取得する。本開示の実施の形態に係る電位測定装置１は、その後、リフレッシュとして再度リセット期間を挿入する。そして本開示の実施の形態に係る電位測定装置１は、再び信号取得期間を開始するという駆動を行う。
　本開示の実施の形態に係る電位測定装置１は、リセット期間では、時刻ｔ１において増幅回路と比較回路のリセット動作を開始する。電位測定装置１は、続く時刻ｔ２で、比較回路のリセットを終了し、リセットレベルのＡＤ変換を開始するため、リファレンス信号ＲＥＦと、時刻コードＤＡＴＡ［ｎ］のラッチ記憶部への書き込みイネーブル信号ＷＲを立ち上げる。時刻ｔ３において、スロープ状に変化するＲＥＦとＶｓｉｇがクロスし比較器出力ＶＣＯが反転する。それに伴い、その時点でラッチ記憶部２４２に書き込まれていた時刻コードＤＡＴＡ［ｎ］がラッチ記憶部２４２に記憶されることになる。この記憶された時刻コードがリセットレベルのＡＤ変換結果となる。
　時刻ｔ４において、リセットレベルのＡＤ変換期間が終了し、増幅回路９０１のリセット信号Ａｍｐ＿ＲＳＴとＷＲが立ち下げられ、代わりにラッチ記憶部２４２に記憶されたＡＤ変換結果を時刻コード転送部２３へ読み出すイネーブル信号ＲＤが立ち上げられる。時刻ｔ４からｔ５の期間は、ＷＯＲＤ信号によりリセットレベルのＡＤ変換結果を時刻コード転送部２３へ読出し、時刻コード転送部２３を経由して出力部２８へと読み出す期間である。
　時刻ｔ５において、リセット期間が終了し、信号取得期間の１フレーム目が開始される。増幅回路９０１のリセット信号Ａｍｐ＿ＲＳＴと比較回路５１のリセット信号ＣＭ＿ＲＳＴの駆動が無いことと、（リセットレベルより信号レベルのレンジが広いことに起因して）ＡＤ変換の時間が長いこと以外は、リセット期間と同様である。
　時刻ｔ５，ｔ６，ｔ７が、それぞれ、時刻ｔ２，ｔ３，ｔ４に対応する。以降は時刻ｔ５～ｔ７の動作が繰り返しになるため説明は省略する。
　なお、本開示の実施の形態に係る電位測定装置１は、出力部２８にフレームメモリを配置し、リセット期間に取得したリセットレベルのＡＤ変換結果を保持しておき、信号取得期間に取得する信号レベルのＡＤ変換結果との差分を取ることで、相関二重サンプリング（ＣＤＳ）を実現することも可能である。
　図１１～図１４は、増幅回路９０１の回路構成例を示す説明図である。
　図１１に示した増幅回路９０１は、ソース接地増幅回路にフィードバック抵抗ＲｆｂとＡｍｐ＿ＲＳＴ信号で駆動されるリセットトランジスタが接続されている。
　図１２に示した増幅回路９０１は、フィードバック抵抗Ｒｆｂとして双方向の常時ＯＦＦトランジスタを用いている。フィードバック抵抗Ｒｆｂとして双方向の常時ＯＦＦトランジスタを用いることで、増幅回路９０１のフィードバック抵抗Ｒｆｂは小面積で高い抵抗値を得ることができる。
　図１３に示した増幅回路９０１は、増幅器の回路構成以外は図１１に示した例と同様の構成である。図１３に示した増幅回路９０１は、フィードバック抵抗Ｒｆｂの代わりに、増幅器の入力ノードが抵抗を介してバイアス電圧Ｖｂｉａｓ２に接続されている。バイアス電圧Ｖｂｉａｓ２は、ユーザが任意に設定できるバイアス電圧である。従って、図１３に示した増幅回路９０１は、増幅器の動作点をユーザが任意に調整することが可能になる。
　図１４に示した増幅回路９０１は、増幅器の回路構成以外は図１１に示した例と同様の構成である。図１４に示した増幅回路９０１は、ソース接地増幅回路の代わりにソースフォロア回路を用いている。図１４に示した増幅回路９０１は、増幅器としてソースフォロア回路を用いることで使用レンジを拡大することができる。使用レンジの拡大は、心筋細胞のように、神経細胞と比較し大振幅の信号を発する細胞を測定する際に有用である。
　図１５は、電極９０２から比較回路５１までの回路構成を示す説明図である。
　図１５は、図６に示した比較回路５１に、電極９０２及び１つの増幅回路９０１の詳細を追加して示した回路図である。
　差動入力回路６１は、増幅回路９０１から出力された信号ＳＩＧと、ＤＡＣ２５から出力された参照信号ＲＥＦとを比較し、信号ＳＩＧが参照信号ＲＥＦよりも高いときに所定の信号（電流）を出力する。
　差動入力回路６１は、差動対となるトランジスタ８１及び８２、カレントミラーを構成するトランジスタ８３及び８４、入力バイアス電流Ｖｂに応じた電流ＩＢを供給する定電流源としてのトランジスタ８５、並びに、差動入力回路６１の出力信号ＨＶＯを出力するトランジスタ８６により構成されている。
　トランジスタ８１、８２、及び８５は、ＮＭＯＳ（Ｎｅｇａｔｉｖｅ　Ｃｈａｎｎｅｌ　ＭＯＳ）トランジスタで構成され、トランジスタ８３、８４、及び８６は、ＰＭＯＳ（Ｐｏｓｉｔｉｖｅ　Ｃｈａｎｎｅｌ　ＭＯＳ）トランジスタで構成される。
　差動対となるトランジスタ８１、８２のうち、トランジスタ８１のゲートには、ＤＡＣ２５から出力された参照信号ＲＥＦが入力され、トランジスタ８２のゲートには、増幅回路９０１から出力された信号ＳＩＧが入力される。トランジスタ８１とトランジスタ８２のソースは、トランジスタ８５のドレインと接続され、トランジスタ８５のソースは、所定の電圧ＶＳＳ（ＶＳＳ＜ＶＤＤ２＜ＶＤＤ１）に接続されている。
　トランジスタ８１のドレインは、カレントミラー回路を構成するトランジスタ８３、８４のゲート及びトランジスタ８３のドレインと接続され、トランジスタ８２のドレインは、トランジスタ８４のドレイン及びトランジスタ８６のゲートと接続されている。トランジスタ８３、８４、及び８６のソースは、第１電源電圧ＶＤＤ１に接続されている。
　電圧変換回路６２は、例えば、ＮＭＯＳ型のトランジスタ９１で構成される。トランジスタ９１のドレインは、差動入力回路６１のトランジスタ８６のドレインと接続され、トランジスタ９１のソースは、正帰還回路６３内の所定の接続点に接続され、トランジスタ８６のゲートは、バイアス電圧ＶＢＩＡＳに接続されている。
　差動入力回路６１を構成するトランジスタ８１～８６は、第１電源電圧ＶＤＤ１までの高電圧で動作する回路であり、正帰還回路６３は、第１電源電圧ＶＤＤ１よりも低い第２電源電圧ＶＤＤ２で動作する回路である。電圧変換回路６２は、差動入力回路６１から入力される出力信号ＨＶＯを、正帰還回路６３が動作可能な低電圧の信号（変換信号）ＬＶＩに変換して、正帰還回路６３に供給する。
　バイアス電圧ＶＢＩＡＳは、定電圧で動作する正帰還回路６３の各トランジスタ１０１～１０５を破壊しない電圧に変換する電圧であれば良い。例えば、バイアス電圧ＶＢＩＡＳは、正帰還回路６３の第２電源電圧ＶＤＤ２と同じ電圧（ＶＢＩＡＳ＝ＶＤＤ２）とすることができる。
　正帰還回路６３は、差動入力回路６１からの出力信号ＨＶＯが第２電源電圧ＶＤＤ２に対応する信号に変換された変換信号ＬＶＩに基づいて、信号ＳＩＧが参照信号ＲＥＦよりも高いときに反転する比較結果信号を出力する。また、正帰還回路６３は、比較結果信号として出力する出力信号ＶＣＯが反転するときの遷移速度を高速化する。
　正帰還回路６３は、５つのトランジスタ１０１～１０５で構成される。ここで、トランジスタ１０１、１０２、及び１０４は、ＰＭＯＳトランジスタで構成され、トランジスタ１０３及び１０５は、ＮＭＯＳトランジスタで構成される。
　電圧変換回路６２の出力端であるトランジスタ９１のソースは、トランジスタ１０２及び１０３のドレインと、トランジスタ１０４及び１０５のゲートに接続されている。トランジスタ１０１及び１０４のソースは、第２電源電圧ＶＤＤ２に接続され、トランジスタ１０１のドレインは、トランジスタ１０２のソースと接続され、トランジスタ１０２のゲートは、正帰還回路６３の出力端でもあるトランジスタ１０４及び１０５のドレインと接続されている。トランジスタ１０３及び１０５のソースは、所定の電圧ＶＳＳに接続されている。トランジスタ１０１と１０３のゲートには、初期化信号ＩＮＩが供給される。
　トランジスタ１０４と１０５はインバータ回路を構成し、それらのドレイン同士の接続点は、比較回路５１が出力信号ＶＣＯを出力する出力端となっている。
　図１６は、データ記憶部５２から時刻コード転送部２３の回路構成を示す説明図である。
　時刻コード転送部２３が、Ｎビットの時刻コードＤＡＴＡ［１］～ＤＡＴＡ［Ｎ］に対応するＮ個のシフトレジスタ３４１－１～３４１－Ｎと、クロック供給回路３４２とで構成されている。Ｎ個のシフトレジスタ３４１－１～３４１－Ｎそれぞれは、複数のＤ－Ｆ／Ｆ（Ｄ－フリップフロップ）３５１からなる。クロック供給回路３４２は、シフトレジスタ３４１の各Ｄ－Ｆ／Ｆ３５１のクロック入力に、クロック信号ＣＬＫを供給する。
　データ記憶部５２は、ラッチ制御回路２４１と、Ｎ個のビット記憶部２４２－１～２４２－Ｎと、で構成されている。さらに時刻コード転送部２３とデータ記憶部５２との間に、Ｎ個の双方向バッファ回路３７１－１～３７１－Ｎが設けられている。
　Ｎ個の双方向バッファ回路３７１－１～３７１－Ｎは、時刻コード転送部２３のＮ個のシフトレジスタ３４１－１～３４１－Ｎに１対１に対応して設けられている。双方向バッファ回路３７１は、対応するシフトレジスタ３４１内の１つのＤ－Ｆ／Ｆ３５１と接続されている。
　双方向バッファ回路３７１－ｎのバッファ回路３８１には、時刻コードの書き込み動作においてＨｉとなる書き込み制御信号ＷＲが供給され、インバータ回路３８２には、時刻コードの読み出し動作においてＨｉとなる読み出し制御信号ＲＤが供給される。双方向バッファ回路３７１－ｎは、書き込み制御信号ＷＲと読み出し制御信号ＲＤに基づいて、ビット記憶部２４２－ｎに対する時刻コードの書き込み動作と読み出し動作を切り替える。
　１個のラッチ制御回路２４１が、Ｎ個のビット記憶部２４２－１～２４２－Ｎに、出力信号ＶＣＯとＷＯＲＤ信号を供給する。ビット記憶部２４２－１～２４２－Ｎそれぞれは、トランスファゲート２６１とラッチ記憶部２６２で構成される。
　ラッチ制御回路２４１は、直列接続された２個のインバータ２８１及び２８２と、直列接続されたＮＯＲ回路２８３及びインバータ２８４で構成されている。
　ビット記憶部２４２－ｎのトランスファゲート２６１は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの２個のトランジスタ２９１及び２９２で構成されている。
　ビット記憶部２４２－ｎのラッチ記憶部２６２は、トランジスタ３０１乃至３０６からなるスタティック型のラッチ回路で構成されている。トランジスタ３０１、３０２、及び３０５は、ＰＭＯＳトランジスタで構成され、トランジスタ３０３、３０４、及び３０６は、ＮＭＯＳトランジスタで構成されている。
　比較回路５１からの出力である出力信号ＶＣＯは、インバータ２８１とＮＯＲ回路２８３に入力され、ＮＯＲ回路２８３のもう一方の入力には、ＷＯＲＤ信号が供給される。インバータ２８１の出力は、インバータ２８２とラッチ記憶部２６２のトランジスタ３０３のゲートに供給され、インバータ２８２の出力は、ラッチ記憶部２６２のトランジスタ３０２のゲートに供給される。また、ＮＯＲ回路２８３の出力は、インバータ２８４とトランスファゲート２６１のトランジスタ２９２のゲートに供給され、インバータ２８４の出力は、トランスファゲート２６１のトランジスタ２９１のゲートに供給される。
　参照信号ＲＥＦの掃引が行われるＡＤ変換期間中には、時刻コード転送部２３のＮ個のシフトレジスタ３４１は、時刻コード発生部２６から供給された時刻コードを、時刻コードの単位時間をクロック周期とするシフトクロックで転送する。
　時刻コードの書き込み動作においては、Ｈｉの書き込み制御信号ＷＲと、Ｌｏの読み出し制御信号ＲＤが、双方向バッファ回路３７１に供給されており、双方向バッファ回路３７１は、シフトレジスタ３４１の所定のＤ－Ｆ／Ｆ３５１から供給された時刻コードを、トランスファゲート２６１を介してビット記憶部２４２に供給する。ビット記憶部２４２は、供給された時刻コードを記憶する。
　次の時刻コードの読み出し動作においては、ビット記憶部２４２に記憶されている時刻コードが、双方向バッファ回路３７１を介して時刻コード転送部２３のシフトレジスタ３４１の所定のＤ－Ｆ／Ｆ３５１に供給される。シフトレジスタ３４１は、各段のＤ－Ｆ／Ｆ３５１に供給された時刻データを順送りに出力部２８まで転送し、出力する。
　より具体的には、シフトレジスタ３４１の各Ｄ－Ｆ／Ｆ３５１には、クロック入力に供給されるクロック信号ＣＬＫがＨｉまたはＬｏのいずれか一方でハイインピーダンス状態（以下、Ｈｉ－Ｚ状態と記述する。）にできる構成が採用される。例えば、図１７で後述するＤ－Ｆ／Ｆ３５１の構成では、Ｄ－Ｆ／Ｆ３５１は、クロック信号ＣＬＫがＬｏであるとき、Ｈｉ－Ｚ状態となる。
　シフトレジスタ３４１の各Ｄ－Ｆ／Ｆ３５１がＨｉ－Ｚ状態とされている期間に、双方向バッファ回路３７１にＨｉの読み出し制御信号ＲＤが供給されるとともに、ＷＯＲＤ信号がＨｉとなり、ビット記憶部２４２に記憶されている時刻コードが、双方向バッファ回路３７１を介して時刻コード転送部２３のシフトレジスタ３４１の所定のＤ－Ｆ／Ｆ３５１に供給される。
　読み出し制御信号ＲＤがＬｏに戻された後、シフトレジスタ３４１の各Ｄ－Ｆ／Ｆ３５１にシフトクロックが供給され、シフトレジスタ３４１は、各段のＤ－Ｆ／Ｆ３５１に供給された時刻データを出力部２８まで順次転送し、出力する。
　図１７は、時刻コード転送部２３で用いられるシフトレジスタのフリップフリップの回路構成を示す説明図である。
　図１７において、各トランジスタや信号線の近傍に括弧（）付で記したｏｎ、ｏｆｆ等の文字は、Ｌｏのクロック信号ＣＬＫがクロック入力に入力されたときの各トランジスタや信号線の電位状態を示している。
　図１７に示されるように、Ｌｏのクロック信号ＣＬＫがＤ－Ｆ／Ｆ３５１に入力された場合には、Ｄ－Ｆ／Ｆ３５１がＨｉ－Ｚ状態となる。
　続いて、電極９０２の微小電位変動ＶｉｎがＡＤ変換回路２１の初段の比較回路５１の入力ノードＶｓｉｇに至るまでの伝達関数について検討する。図１８は、電極９０２、増幅回路９０１、ＡＤ変換回路２１の初段の比較回路５１の前段部分の回路構成を抜き出して示す説明図である。ＶｉｎとＶｓｉｇとの関係は、以下のように示される。
Figure JPOXMLDOC01-appb-M000001
　信号周波数が１／２πＲｃｔＣｄｌより極めて小さい低周波領域では、
Figure JPOXMLDOC01-appb-M000002
　である。さらに、Ａ＞＞１、Ａ＞＞Ｒｆｂ／Ｒｃｔである場合は、
Figure JPOXMLDOC01-appb-M000003
　である。一方、信号周波数が（Ｒｆｂ＋Ｒｃｔ（１＋Ａ））／２πＲｆｂＲｃｔＣｄｌより極めて大きい高周波領域では、
Figure JPOXMLDOC01-appb-M000004
　となる。これらから、ゲインに対する周波数特性は図１９に示すようなハイパスフィルタ（ＨＰＦ）特性を示す。神経細胞の活動電位を取得する場合、その信号帯域は数百Ｈｚ～数ｋＨｚと言われており、ノイズ特性観点では信号帯域外のゲインは落ちていることが望ましい。上記のＨＰＦ特性により、培地に乗っている低周波ノイズを抑制できると考えられる。なお、高周波側のノイズはＡＤ変換のローパスフィルタ（ＬＰＦ）特性により抑制可能である。
　また、上記の式から、信号帯域におけるゲインは増幅回路９０１のオープンループゲインＡをＤＣカット容量ＣａｚとＶｓｉｇノード寄生容量Ｃｉｎの逆比で分圧した形になることが分かる。言い換えると、最終的に得たいゲインに対して、増幅回路９０１のオープンループゲインＡを大きく取ることで、ＤＣカット容量Ｃａｚを小さくすることができる。一般に容量は大きな面積を取ることから、１０μｍ角程度である電極９０２のサイズ内にＡＤ変換回路２１を搭載しなければいけない本実施形態にとって大きなメリットである。
　＜２．まとめ＞
　以上説明したように本開示の実施の形態によれば、ノイズ悪化やサンプリングレート悪化、オフセットばらつきを抑えた電位測定装置１を提供することが出来る。具体的には、本開示の実施の形態に係る電位測定装置１は、電極アレイが配置される第１の基板１００に対し、ＡＤ変換回路アレイが配置される第２の基板２００を積層した構造を有する。
　本開示の実施の形態に係る電位測定装置１は、このような構成を有することで、増幅回路出力からＡＤ変換回路までの配線長を最小限にし、かつ、それぞれの配線を略等長化することができる。従って、本開示の実施の形態に係る電位測定装置１は、配線容量を削減することによるサンプリングレートの向上が可能となり、さらに、セル毎に異なっていた配線長を略等長化することに伴う増幅器出力のオフセットばらつきの低減によるサンプリングレートの向上も可能となる。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　読出し電極が２次元アレイ状に配置された第１の基板と、
　前記第１の基板が積層された第２の基板と、
を備え、
　前記読出し電極のそれぞれは、独立に対応付けられた少なくとも１つのＡＤ変換回路を備え、前記ＡＤ変換回路の少なくとも一部は前記第２の基板において２次元アレイ状に配置される、電位測定装置。
（２）
　前記読出し電極から前記ＡＤ変換回路までの信号経路の配線長がほぼ同一となるよう配線される、前記（１）に記載の電位測定装置。
（３）
　前記読出し電極から前記ＡＤ変換回路までの信号経路に増幅回路を備える、前記（２）に記載の電位測定装置。
（４）
　前記増幅回路は、ドレイン端子が交流的に接地されたアンプトランジスタと、負荷と、で構成されるソースフォロア回路である、前記（３）に記載の電位測定装置。
（５）
　前記増幅回路は、ソース端子が交流的に接地されたアンプトランジスタ、負荷と、で構成されるソース接地増幅回路である、前記（３）に記載の電位測定装置。
（６）
　前記増幅回路の入出力がフィードバック抵抗により接続されている、前記（４）または（５）に記載の電位測定装置。
（７）
　前記フィードバック抵抗の抵抗値は可変である、前記（６）に記載の電位測定装置。
（８）
　前記増幅回路の入力に、抵抗を介してバイアス電圧が印加される、前記（４）または（５）に記載の電位測定装置。
（９）
　前記ＡＤ変換回路は、比較回路を含み、
　前記比較回路は、一方の入力にはＤＣカット容量を介して入力信号が印加され、もう一方の入力には時間的に変化する参照信号が印加される、前記（１）～（８）のいずれかに記載の電位測定装置。
（１０）
　前記比較回路の出力に応じデータ記憶を行うデータ記憶部と、
　前記データ記憶部へのデータ書き込み及び前記データ記憶部からのデータ読出しを同一の回路で行うデータ転送回路と、
をさらに備える、前記（９）に記載の電位測定装置。
（１１）
　前記ＡＤ変換回路は、複数の前記読出し電極に対応付けられる、前記（１）～（１０）のいずれかに記載の電位測定装置。
１　　　　　：電位測定装置
２１　　　　：ＡＤ変換回路
２２　　　　：ＡＤ変換回路アレイ
２３　　　　：時刻コード転送部
２４　　　　：画素駆動回路
２６　　　　：時刻コード発生部
２７　　　　：垂直駆動回路
２８　　　　：出力部
２９　　　　：タイミング生成回路
３７　　　　：双方向バッファ回路
５１　　　　：比較回路
５２　　　　：データ記憶部
６１　　　　：差動入力回路
６２　　　　：電圧変換回路
６３　　　　：正帰還回路
９００　　　：読出し電極アレイ
９０１　　　：増幅回路
９０２　　　：電極
９１０　　　：基準電極

Claims (11)

  1. 　読出し電極が２次元アレイ状に配置された第１の基板と、
    　前記第１の基板が積層された第２の基板と、
    を備え、
    　前記読出し電極のそれぞれは、独立に対応付けられた少なくとも１つのＡＤ変換回路を備え、前記ＡＤ変換回路の少なくとも一部は前記第２の基板において２次元アレイ状に配置される、電位測定装置。
  2. 　前記読出し電極から前記ＡＤ変換回路までの信号経路の配線長がほぼ同一となるよう配線される、請求項１に記載の電位測定装置。
  3. 　前記読出し電極から前記ＡＤ変換回路までの信号経路に増幅回路を備える、請求項２に記載の電位測定装置。
  4. 　前記増幅回路は、ドレイン端子が交流的に接地されたアンプトランジスタと、負荷と、で構成されるソースフォロア回路である、請求項３に記載の電位測定装置。
  5. 　前記増幅回路は、ソース端子が交流的に接地されたアンプトランジスタ、負荷と、で構成されるソース接地増幅回路である、請求項３に記載の電位測定装置。
  6. 　前記増幅回路の入出力がフィードバック抵抗により接続されている、請求項４に記載の電位測定装置。
  7. 　前記フィードバック抵抗の抵抗値は可変である、請求項６に記載の電位測定装置。
  8. 　前記増幅回路の入力に、抵抗を介してバイアス電圧が印加される、請求項４に記載の電位測定装置。
  9. 　前記ＡＤ変換回路は、比較回路を含み、
    　前記比較回路は、一方の入力にはＤＣカット容量を介して入力信号が印加され、もう一方の入力には時間的に変化する参照信号が印加される、請求項１に記載の電位測定装置。
  10. 　前記比較回路の出力に応じデータ記憶を行うデータ記憶部と、
    　前記データ記憶部へのデータ書き込み及び前記データ記憶部からのデータ読出しを同一の回路で行うデータ転送回路と、
    をさらに備える、請求項９に記載の電位測定装置。
  11. 　前記ＡＤ変換回路は、複数の前記読出し電極に対応付けられる、請求項１に記載の電位測定装置。
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