JP3909570B2

JP3909570B2 - Ａｄ変換器の入力回路

Info

Publication number: JP3909570B2
Application number: JP2001340807A
Authority: JP
Inventors: 春夫小林; 安行木村; 英行木暮
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-11-06
Filing date: 2001-11-06
Publication date: 2007-04-25
Anticipated expiration: 2021-11-06
Also published as: JP2003142963A

Description

【０００１】
【発明の属する技術分野】
本発明は、アナログ信号をデジタル信号に変換するＡＤ変換器の入力回路に関するものであり、特にＡＤ変換器の高周波特性を向上させる回路技術に関する。
【０００２】
【従来の技術】
アナログ信号をデジタル信号に変換するＡＤ変換器において、最高速のＡＤ変換器の構成は、比較器を分解能の(２のべき乗- 1)個必要とした並列型の構成で実現されることが多い。
【０００３】
図４に、そのような並列型のＡＤ変換器の回路図を示す。このＡＤ変換器の入力部はＮ個のプリアンプ１０-1〜１０-N（前段増幅器）が並設されている。プリアンプ１０-1〜１０-Nは次段に接続されるコンパレータのオフセット電圧など、検出誤差の要求を軽減するために設けられている。ＡＤ変換器の分解能がｍビットの場合、Ｎ＝２^m−１である。例えば、分解能が８ビットの場合、２５５個のプリアンプが必要となる。
【０００４】
各プリアンプ１０-1〜１０-NのＭＯＳトランジスタＭ１のゲートには、入力端子１からの入力アナログ信号Ｖinが共通に印加されている。一方、各プリアンプ１０-1〜１０-NのＭＯＳトランジスタＭ２のゲートには、それぞれ参照電圧Ｖref1〜ＶrefNが印加されている。また、抵抗ストリング２２は電圧源２０が発生する高電圧Ｖrefpと低電圧Ｖrefmの間に接続された（Ｎ−１）個の抵抗Ｒから構成されている。これらの参照電圧Ｖref1〜ＶrefNは、この抵抗ストリング２２の各接続点から発生される。
【０００５】
また、上述したように差動ペアを構成するＭＯＳトランジスタＭ１，Ｍ２に電流を供給する電流源１１が設けられている。ＭＯＳトランジスタＭ１，Ｍ２と電源電圧Ｖdd（たとえば＋５Ｖ）の間には、それぞれ負荷抵抗Ｒ１，Ｒ２が接続されており、その接続点から差動出力が取り出される。
【０００６】
そして、これらのプリアンプ１０-1〜１０-Nの差動出力は、次段のコンパレータ３０-1〜３０-Nの非反転入力（＋）、反転入力（−）に入力されている。コンパレータ３０-1〜３０-Nの各出力は、さらにデジタルエンコーダ４０に入力され、デジタル信号が生成される。
【０００７】
【発明が解決しようとする課題】
上述したように、並列型のＡＤ変換器では、たとえば分解能が８ビットの場合２５５個のプリアンプとコンパレータが必要になり、アナログ入力信号はこの２５５個のプリアンプに接続される。
【０００８】
ところで、近年はＡＤ変換器はＣＭＯＳ・ＬＳＩとして実現されることが多い。この際、２５５個のプリアンプの入力容量が大きな値（たとえば10pF程度）になり、このため高周波アナログ入力信号が減衰してしまい、ＣＭＯＳＡＤ変換器の高周波特性を劣化させてしまうという問題があった。
【０００９】
図５は、１つのプリアンプの構成を示す回路図である。入力アナログ信号Ｖinが印加されたＭＯＳトランジスタＭ１のバルク端子Ｂ１（基板端子）は接地電圧Ｖss（０Ｖ）に接続されている。プリアンプの入力容量は、ＭＯＳトランジスタＭ１に付随した寄生容量の和であり、具体的にはＭＯＳトランジスタＭ１のゲート・ソース間容量（Ｃgs）、ゲート・ドレイン間容量（Ｃgd）、ゲート・バルク間容量（Ｃgb）と、そのミラー効果により決まる。ここで、ゲート・バルク間容量（Ｃgb）の前記入力容量への寄与は、入力容量全体の２〜３割を占める。
【００１０】
【課題を解決するための手段】
そこで、本発明はこのゲート・バルク間容量（Ｃgb）の入力容量への寄与を無くすことにより、ＣＭＯＳＡＤ変換器の高周波特性の改善を図ったものである。
【００１１】
すなわち、本発明の特徴構成は、第１のＭＯＳトランジスタＭ１のバルク端子Ｂ１をアナログ信号に応じて駆動するソースフォロワー回路を新たに設けることにより、入力アナログ信号Ｖinの変化に応じてバルク端子Ｂ１の電位もこれに連動して変化するので、ゲート・バルク間の電圧は略一定となる。故に、入力アナログ信号Ｖinの変化してもゲート・バルク間容量（Ｃgb）に電流はほとんど流れ込まない。したがって、ゲート・バルク間容量（Ｃgb）の入力容量への寄与はほとんど無くなる。
【００１２】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照しながら説明する。図１は、本発明の実施形態に係るプリアンプ（前段増幅器）の構成を示す回路図である。なおＡＤ変換器全体の構成は、例えば、図４に示したものと同様の並列型のＡＤ変換器と同様であり、本発明の特徴はプリアンプ１０-1〜１０-Nの構成を変更した点である。
【００１３】
すなわち、図１に示すように、ＭＯＳトランジスタＭ１のバルク端子Ｂ１をアナログ信号に応じて駆動するソースフォロワー回路を新たに設けた。このソースフォロワー回路は、ゲートにアナログ信号Ｖinが印加されると共に、ソースがＭＯＳトランジスタＭ１のバルク端子Ｂ１に接続されたＭＯＳトランジスタＭ３と、ＭＯＳトランジスタＭ３にバイアス電流を供給する電流源１２とから構成される。その他の構成については、従来例のプリアンプと同様である。ここで、ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３はいずれもＮチャネル型である。
【００１４】
これにより、入力アナログ信号Ｖinの変化に応じてバルク端子Ｂ１の電位もこれに連動して変化するので、ゲート・バルク間の電圧は略一定となる。故に、入力アナログ信号Ｖinの変化してもゲート・バルク間容量（Ｃgb）に電流はほとんど流れ込まない。したがって、ゲート・バルク間容量（Ｃgb）の入力容量への寄与はほとんど無くなる。
【００１５】
なお、これらのＭＯＳトランジスタＭ１，Ｍ２，Ｍ３はプリアンプ１０-1〜１０-N毎に分離されたウエル領域に形成されていることが相互干渉を除去する上で好ましい。
【００１６】
また、差動ペアを構成するＭＯＳトランジスタＭ１，Ｍ２のサイズ（ＧＷ／ＧＬ）は、たとえば１００μｍ／０．３５μｍとすると、ＭＯＳトランジスタＭ３のサイズ（ＧＷ／ＧＬ）は、１０μｍ／０．３５μｍと、１／１０程度でよい。ここで、ＧＷはトランジスタのゲート幅、ＧＬはゲート長である。また、差動ペアを構成するＭＯＳトランジスタＭ１，Ｍ２にバイアス電流を供給する電流源１１のバイアス電流はたといえば２００μＡとすると、ＭＯＳトランジスタＭ３にバイアス電流を供給する電流源１２のバイアス電流は２０μＡと、１／１０程度でよい。なお、負荷抵抗Ｒ１，Ｒ２はいずれも１ＫΩである。これにより、ソースフォロワー回路を設けたことによる消費電力及びチップ面積の増加はわずかである。
【００１７】
図２は、半導体基板上に形成された１つのプリアンプのデバイス構造図である。Ｎ型のシリコン基板５０の表面にＰ型のウエル領域５１が熱拡散により形成されている。そして、Ｐ型のウエル領域５１内には、Ｎチャネル型のＭＯＳトランジスタＭ１，Ｍ２，Ｍ３が形成されている。
【００１８】
ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３の構造は、図２ではＮ＋型のソース・ドレイン層を有するコンベンショナル型であるが、ショートチャネル効果を抑止するためにＬＤＤ構造にすることが好ましい。ここで、ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３の各バルク端子Ｂ１，Ｂ２，Ｂ３はＰ＋層で形成され、Ｐ型のウエル領域５１に低抵抗で接続されている。
【００１９】
なお、図２ではＮ型シリコン基板を用いてプリアンプを形成しているが、Ｐ型基板上に深いＮ型ウエル領域を形成し、その深いＮ型ウエル領域内にさらにＰ型のウエル領域を形成し、そのＰ型のウエル領域内にＮチャネル型のＭＯＳトランジスタＭ１，Ｍ２，Ｍ３等を形成してもよい。
【００２０】
図２には、１つのプリアンプを示したが、他のプリアンプについては、Ｎ型のシリコン基板５０上で、Ｐ型のウエル領域５１と分離された別々のＰ型ウエル領域（不図示）に形成される。
【００２１】
図３に、入力容量の回路シミュレーション結果を示す。横軸は入力アナログ入力信号Ｖin（Ｖ）、縦軸は入力容量Ｃin（ｐＦ）である。回路シミュレーションのパラメータとしては上述した数値（トランジスタのサイズ等）を用いている。
【００２２】
この回路シミュレーションの結果から明らかなように、従来例のプリアンプを用いた場合の入力容量（破線で示す）に比して、本発明のプリアンプを用いた入力容量は、入力アナログ入力信号Ｖinに依存した非線形性を示すが全体として２〜３割減少していることがわかる。これは、ソースフォロワー回路を設けたことにより、ゲート・バルク間容量（Ｃgb）の入力容量への寄与はほとんど無くなった効果である。
【００２３】
上述した実施形態では、プリアンプ１０-1〜１０-NにＮチャネル型ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３を用いたが、Ｐチャネル型ＭＯＳトランジスタを用いた場合でも同様の構成にすることで、入力容量を低減することができる。
【００２４】
また、上述した実施形態においては、プリアンプ１０-1〜１０-Nで増幅した後に、コンパレータ３０-1〜３０-N、デジタルエンコーダ４０を通してデジタル信号が生成されるＡＤ変換器について説明したが、本発明はプリアンプ１０-1〜１０-Nの構成に特徴を有するため、そのようなＡＤ変換器への適用に限定されるものではなく、並列配置型の複数のプリアンプを有するＡＤ変換器に広く適用することができるものであり、さらに言えば、アナログ信号をデジタル信号に変換してデジタル信号処理を行う全ての製品、例えば、計測器のＦＦＴアナライザー、デジタル・オシロスコープなどの製品に適用して、それらの高周波特性を著しく向上させることができるものである。
【００２５】
【発明の効果】
本発明によれば、ＡＤ変換器の入力部の前段増幅器において、入力アナログ信号が印加される入力ＭＯＳトランジスタＭ１のバルク端子をソースフォロワー回路で駆動することにより、入力ＭＯＳトランジスタＭ１のゲート・バルク間容量（Ｃgb）をＡＤ変換器から分離し、結果としてＡＤ変換器の高周波特性を向上させることができる。
【００２６】
また、ソースフォロワー回路を構成するＭＯＳトランジスタＭ３のサイズはプリアンプの差動ペアを構成するＭＯＳトランジスタＭ１，Ｍ２のサイズの１／１０程度であり、また、ＭＯＳトランジスタＭ３のバイアス電流もＭＯＳトランジスタＭ１，Ｍ２のバイアス電流の１／１０程度で足りるので、ソースフォロワー回路を設けたことによる消費電力及びチップサイズの増加はＡＤ変換器全体から見ればわずかである。
【図面の簡単な説明】
【図１】本発明の実施形態に係るＡＤ変換器のプリアンプの構成を示す回路図である。
【図２】本発明の実施形態に係るプリアンプを半導体基板上に実現した場合のデバイス構造図である。
【図３】入力容量の回路シミュレーション結果を示す図である。
【図４】従来例に係るＡＤ変換器の構成を示す回路図である。
【図５】従来例に係るプリアンプの構成を示す回路図である。
【符号の説明】
１入力端子
１１電流源
１２電流源
２０電圧源
２２抵抗ストリング
４０デジタルエンコーダ
５０Ｎ型のシリコン基板
５１Ｐ型のウエル領域

Claims

アナログ信号をデジタル信号に変換するＡＤ変換器の入力回路において、アナログ信号が共通に印加された複数の前段増幅器を有し、それぞれの前段増幅器は、アナログ信号がゲートに印加された第１のＭＯＳトランジスタと、参照電圧がゲートに印加され、前記第１のＭＯＳトランジスタと共に差動ペアを構成する第２のＭＯＳトランジスタと、ゲートに前記アナログ信号が印加されると共に、ソースが前記第１のＭＯＳトランジスタのバルク端子に接続された第３のＭＯＳトランジスタと、該第３のＭＯＳトランジスタにバイアス電流を供給する電流源と、を具備し、前記第１、第２及び第３のＭＯＳトランジスタは前記前段増幅器毎に相互に分離されたウエル領域内に形成されていることを特徴とするＡＤ変換器の入力回路。
前記第３のＭＯＳトランジスタのサイズは、前記第１及び第２のＭＯＳトランジスタのサイズより小さいことを特徴とする請求項１記載のＡＤ変換器の入力回路。
前記第１、第２及び第３のＭＯＳトランジスタは第１導電型トランジスタであり、これらの第１、第２及び第３のＭＯＳトランジスタは、第１導電型の半導体基板上に形成された第２導電型のウエル領域内に形成されていることを特徴とする請求項１または２記載のＡＤ変換器の入力回路。
アナログ信号をデジタル信号に変換するＡＤ変換器の入力回路において、アナログ信号が共通に印加された複数の前段増幅器を有し、それぞれの前段増幅器は、アナログ信号がゲートに印加された第１のＭＯＳトランジスタと、参照電圧がゲートに印加され、前記第１のＭＯＳトランジスタと共に差動ペアを構成する第２のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタにバイアス電流を供給する第１の電流源と、ゲートに前記アナログ信号が印加されると共に、ソースが前記第１のＭＯＳトランジスタのバルク端子に接続された第３のＭＯＳトランジスタと、該第３のＭＯＳトランジスタにバイアス電流を供給する第２の電流源と、を具備し、前記第１、第２及び第３のＭＯＳトランジスタは前記前段増幅器毎に相互に分離されたウエル領域内に形成されていることを特徴とするＡＤ変換器の入力回路。
前記第２の電流源が供給するバイアス電流は、前記第１の電流源が供給するバイアス電流より小さいことを特徴とする請求項４記載のＡＤ変換器の入力回路。
前記第３のＭＯＳトランジスタのサイズは、前記第１及び第２のＭＯＳトランジスタのサイズより小さいことを特徴とする請求項４または５記載のＡＤ変換器の入力回路。