WO2020173187A1 - 薄膜晶体管及其制造方法、阵列基板和显示装置 - Google Patents

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Definitions

  • the embodiments of the present disclosure relate to the field of semiconductor technology, and in particular, to a thin film transistor and a manufacturing method thereof, an array substrate and a display device including the thin film transistor.
  • Thin film transistors are used as switching devices and driving devices in display devices such as liquid crystal display devices (LCD) and organic light emitting display devices (OLED).
  • LCD liquid crystal display devices
  • OLED organic light emitting display devices
  • Top gate thin film transistors have better performance than bottom gate thin film transistors (Bottom Gate TFT), including smaller parasitic capacitance, larger on-state current, smaller sub-threshold swing and Due to the advantages of higher stability, top-gate thin film transistors have been used more and more widely.
  • the length of the channel of the transistor is significantly shortened, resulting in a short channel effect. The short channel effect will cause the threshold voltage of the thin film transistor to shift negatively, affect the stability of the thin film transistor, and further affect the display quality.
  • a thin film transistor formed on a substrate, the thin film transistor including: an active layer disposed on the substrate, the active layer having a source region, a drain region, and a source region and a drain region; The channel region between the pole regions;
  • a first gate provided on the side of the active layer away from the substrate.
  • a second grid provided on the side of the first grid far away from the substrate,
  • the thickness of the first gate is smaller than the thickness of the second gate.
  • the orthographic projection of the first grid on the substrate covers the orthographic projection of the second grid on the substrate.
  • the orthographic projection of the first gate on the substrate completely overlaps the orthographic projection of the channel region on the substrate.
  • an orthographic projection of any one of the first gate and the second gate on the substrate and any one of the source region and the drain region are on the substrate
  • the orthographic projections do not overlap.
  • the surface of the first gate close to the second gate is in direct contact with the surface of the second gate close to the first gate.
  • the first gate includes a first material suitable for etching with a first etching solution
  • the second gate includes a second material suitable for etching with a second etching solution
  • the first The etching solution is different from the second etching solution.
  • the first gate includes a first material suitable for etching with a third etching solution
  • the second gate includes a second material suitable for etching with the third etching solution
  • the etching rate of the first material by the third etching solution is different from the etching rate of the second material by the third etching solution.
  • the first gate includes a metal oxide conductive material
  • the second gate includes a metal conductive material
  • the first gate includes a first metal material
  • the second gate includes a second metal material different from the first metal material
  • the ratio of the thickness of the first gate to the thickness of the second gate is in the range of 1/60 to 1/8.
  • the thickness of the first gate is 150 ⁇ to 1500 ⁇ .
  • the conductivity of any one of the source region and the drain region is greater than the conductivity of the channel region.
  • the material of the active layer includes one selected from an oxide semiconductor material, a polysilicon semiconductor material, and an amorphous silicon semiconductor material.
  • the thin film transistor may further include: a light shielding layer disposed between the substrate and the active layer, and an orthographic projection of the light shielding layer on the substrate covers the channel region in the Orthographic projection on the substrate.
  • an array substrate including the thin film transistor described in any one of the above.
  • a display device including the array substrate as described above.
  • a method of manufacturing a thin film transistor including:
  • Forming an active layer on the substrate Sequentially forming a first gate material layer and a second gate material layer on the substrate, and the thickness of the first gate material layer is smaller than the thickness of the second gate material layer;
  • the active layer includes a source region, a drain region, and is located in the source region and the drain region Between the channel area.
  • performing a patterning process on the first gate material layer and the second gate material layer to form the first gate and the second gate respectively includes:
  • the first gate material layer is etched by using a first etching solution different from the second etching solution to form a first gate.
  • performing a patterning process on the first gate material layer and the second gate material layer to form the first gate and the second gate respectively includes:
  • a third etching solution to simultaneously etch the second gate material layer and the first gate material layer to form a first gate and a second gate, and the third etching solution treats the second gate electrode.
  • the etching rate of a gate material layer is different from the etching rate of the second gate material layer by the third etching solution.
  • the orthographic projection of the first grid on the substrate covers the orthographic projection of the second grid on the substrate.
  • a conductive treatment process is performed on the active layer, so that the active layer includes a source region, a drain region, and a source region and a drain region.
  • the channel region between the drain regions includes: performing a conductive treatment process on the portion of the active layer not covered by the first gate, so that the active layer is not covered by the first gate.
  • the covered part forms a source region and a drain region respectively, and the part of the active layer covered by the first gate forms a channel region.
  • the orthographic projection of the first gate on the substrate completely coincides with the orthographic projection of the channel region on the substrate.
  • the ratio of the thickness of the first gate material layer to the thickness of the second gate material layer is in the range of 1/60-1/8.
  • the thickness of the first gate material layer is 150 ⁇ to 1500 ⁇ .
  • FIG. 1A to 1H schematically show cross-sectional views of a structure formed after the main steps of a method for manufacturing a thin film transistor according to an exemplary embodiment of the present disclosure are performed;
  • FIG. 2 is a flowchart of a method for manufacturing a thin film transistor according to another exemplary embodiment of the present disclosure
  • FIGS. 3A to 3J schematically illustrate a method for manufacturing a thin film transistor according to another exemplary embodiment of the present disclosure A cross-sectional view of the structure formed after the main steps are executed;
  • FIG. 4 is a schematic cross-sectional view of a thin film transistor according to an embodiment of the present disclosure
  • FIG. 5 is a schematic cross-sectional view of a thin film transistor according to another embodiment of the present disclosure.
  • FIG. 6 is a schematic diagram of the structure of an array substrate according to an embodiment of the present disclosure.
  • Fig. 7 is a schematic structural diagram of a display device according to an embodiment of the present disclosure.
  • first, second, etc. may be used herein to describe different elements, these elements should not be limited by these terms. These terms are only used to distinguish one element from another.
  • first element may be named as the second element, and similarly, the second element may be named as the first element.
  • the term "and/or" as used herein includes any and all combinations of one or more of the related listed items.
  • the expression “thickness” refers to the dimension of the layer or component in the direction perpendicular to the upper surface of the substrate (in the use state, the upper surface of the substrate is the surface facing the user).
  • the expression “using the gate as a mask” or “using the first gate as a mask” means: during the conductive process, the gate or the first gate acts as a mask, so that The part of the source layer that is not covered by the gate or the first gate is made conductive, and due to the shielding of the gate or the first gate, the part of the active layer covered by the gate or the first gate is not conductive ⁇ .
  • FIGS. 1A to 1H schematically show cross-sectional views of a structure formed after the main steps of a method for manufacturing a thin film transistor according to an exemplary embodiment of the present disclosure are performed.
  • a method of manufacturing a thin film transistor according to an exemplary embodiment of the present disclosure will be described in detail with reference to FIGS. 1A to 1H.
  • step S101 referring to FIG. 1A, an active layer 02 is formed on the substrate 01.
  • a semiconductor material layer may be deposited on the substrate 01, and then the semiconductor material layer may be processed through a patterning process to form a pattern of the semiconductor material layer, that is, the active layer 02 shown in FIG. 1A.
  • the material of the active layer 02 may include an oxide semiconductor material, a polysilicon semiconductor material (for example, low temperature polysilicon), or an amorphous silicon semiconductor material.
  • step S102 referring to FIG. 1B, a first insulating material layer 03' and a gate material layer are formed on the substrate 01
  • the first insulating material layer 03' may include insulating materials such as silicon nitride or silicon oxide.
  • the gate material layer 04' may include conductive materials such as ITO and IZO.
  • a patterning process is performed on the gate material layer 04' to form the gate electrode 04.
  • a photoresist layer can be formed on the gate material layer 04', and then the photoresist pattern 06' can be formed through exposure and development processes.
  • the gate material layer 04' is etched.
  • the gate material layer 04' may be etched by a wet etching process to form the gate 04'.
  • wet etching is isotropic, that is, in the wet etching process, the material layer will be etched vertically at the same time, and the material layer will be etched laterally.
  • the width of the etching is proportional to the depth of the vertical etching.
  • the width of the lateral etching is proportional to the depth of the vertical etching.
  • the gate material layer 04' is also etched along the horizontal direction of FIG. 1C (ie, the direction parallel to the upper surface of the substrate 1).
  • the formed gate 04 will be recessed relative to the photoresist pattern 06', that is, the length L GQ of the gate 04 is smaller than the length L CHO of the photoresist pattern 06', and the gate
  • the orthographic projection of 04 on the substrate 01 falls within the orthographic projection of the photoresist pattern 06' on the substrate 01.
  • the gate electrode 04 is concave inward with respect to the photoresist pattern 06' on both sides thereof.
  • the gate electrode 04 has a concave size relative to the photoresist pattern 06' on one side thereof. It is marked as AL, which can be called etch deviation.
  • the length Leo of the gate 04 and the length L CHO of the photoresist pattern 06' have this relationship:
  • 2*AL is the deviation between the length of the photoresist pattern 06' and the length of the gate 04 (CD bias).
  • the gate material layer 04' In order to make the formed gate have good conductivity, the gate material layer 04' needs to be formed thicker. In this way, when the gate material layer 04' is etched, the photoresist pattern is caused due to the isotropy of the etching.
  • the deviation (CD bias) between the length of 06' and the length of the gate 04 will be relatively large.
  • the thickness of the gate material layer 04' can be set to 3000 ⁇ 9000 A, for example 4000 A.
  • the CD bias can be as high as 1.5pm ⁇ 2.5pm.
  • step S104 referring to FIG. 1D, a patterning process is performed on the first insulating material layer 03' to form a pattern of the first insulating material layer 03', that is, the gate insulating layer 03 is formed.
  • a dry etching process may be used to form the gate insulating layer 03.
  • step S105 referring to FIG. 1E, the portions of the active layer 02 located on both sides of the gate 04 may be subjected to a conductive process to form a source region 022 and a drain region 023.
  • the portion of the active layer 02 located on both sides of the gate 04 can be conducted by using plasma containing He, so that the active layer 02 includes a source region 022, a channel region 021, and a drain region 023, and The conductivity of the source region 022 and the drain region 023 after the conductive treatment is greater than the conductivity of the channel region 021.
  • the channel region 021 is the part where the active layer 02 is covered by the gate 04, that is, the orthographic projection of the gate 04 on the substrate 01 covers the orthographic projection of the channel region 021 on the substrate 01.
  • the orthographic projection of the gate 04 on the substrate 01 and the orthographic projection of the channel region 021 on the substrate 01 completely coincide.
  • the conductive treatment process is performed using the gate 04 as a mask, and the part of the active layer 02 covered by the gate 04 is not conductive, that is, it is still a semiconductor; the active layer not covered by the gate 04
  • the part of 02 is conductive, forming source and drain regions with higher conductivity.
  • design length refers to the theoretical length of the channel region calculated when the thin film transistor is designed. Those skilled in the art should understand that in the actual manufacturing process of thin film transistors, due to the actual manufacturing process, the length of the channel region actually manufactured may deviate from the design length of the channel region.
  • the material of the gate material layer 04' is ITO, and the thickness of the gate material layer 04' is 4000 A.
  • the length of the photoresist pattern 06' The deviation (CD bias) from the length of the gate 04 may be as high as 1.5 pm ⁇ 2.5.
  • the length of the formed channel region 021 may be 1.5 pm ⁇ 2.5 pm shorter than the designed length of the channel region. Therefore, the length of the formed channel region is significantly reduced, resulting in a negative shift of the threshold voltage, which will eventually affect the uniformity of the threshold voltage Vth of the thin film transistor, thereby reducing the display quality of the display panel.
  • the length of the channel region of the thin film transistor required is generally relatively short.
  • the length of the channel region may be required to be 2 ⁇ 3 pm, if the deviation of the length of the formed channel region is as high as 1.5 [ ⁇ m ⁇ 2.5[ ⁇ m, it will greatly adversely affect the performance of thin film transistors, which is not conducive to the realization of high-resolution display products.
  • the method of manufacturing a thin film transistor according to an exemplary embodiment of the present disclosure may further include the following steps.
  • step S106 referring to FIG. 1F, an interlayer insulating layer 07 covering the active layer 02, the gate insulating layer 03, and the gate 04 may be deposited on the substrate 01, and via holes 071, 072.
  • a source and drain metal layer may be deposited on the substrate 01 to form conductive plugs 081 and 091 in the vias 071, 072 of the interlayer insulating layer 07, respectively, and on the interlayer insulating layer 07
  • the source 08 and the drain 09 are formed respectively.
  • the source electrode 08 is electrically connected to the source region 022 through the conductive plug 081
  • the drain electrode 09 is electrically connected to the drain region 023 through the conductive plug 091.
  • a passivation layer 010 covering the interlayer insulating layer 07, the source electrode 08 and the drain electrode 09 may be formed on the substrate 01.
  • FIG. 2 is a flowchart of a method for manufacturing a thin film transistor according to another exemplary embodiment of the present disclosure
  • FIGS. 3A to 3J schematically illustrate a method for manufacturing a thin film transistor according to another exemplary embodiment of the present disclosure A cross-sectional view of the structure formed after the main steps are executed.
  • a method of manufacturing a thin film transistor according to another exemplary embodiment of the present disclosure will be specifically described in conjunction with FIGS. 2 and 3A to 3J.
  • an active layer 2 is formed on the substrate 1.
  • a semiconductor material layer may be deposited on the substrate 1, and then the semiconductor material layer may be processed through a patterning process to form a pattern of the semiconductor material layer, that is, the active layer 2 shown in FIG. 3A.
  • the length of the active layer 2 shown in FIG. 3A is marked as LACT
  • the substrate 1 may be a rigid substrate or a flexible substrate, such as a glass substrate or a plastic substrate.
  • the material of the active layer 2 may include an oxide semiconductor material, a polysilicon semiconductor material (for example, low temperature polysilicon), or an amorphous silicon semiconductor material.
  • the active layer 2 may be formed of an oxide semiconductor.
  • the active layer 2 may include a ZnO-based oxide layer.
  • the active layer 2 may also contain a group III element such as In or Ga, a group IV element such as Sn, a combination thereof, or other elements.
  • the active layer 2 may include a Cu oxide layer
  • Ni oxide layer Ni oxide layer doped with Ti, doped with group I, group II and group V elements At least one ZnO-based oxide layer, Ag-doped ZnO-based oxide layer, PbS layer, LaCuOS layer or LaCuOSe layer.
  • the active layer 2 may include Indium Gallium Zinc Oxide (IGZO) or Indium Tin Zinc Oxide (ITZO).
  • IGZO Indium Gallium Zinc Oxide
  • ITZO Indium Tin Zinc Oxide
  • a first insulating material layer 3'covering the active layer 2 is formed on the substrate 1, and then a first gate material layer 4'and a second gate material layer 4'are formed on the first insulating material layer 3'.
  • a first insulating material layer 3', a first gate material layer 4', and a second gate material layer 5' can be sequentially deposited on the substrate 1, and the first gate material layer 4' The thickness is smaller than the thickness of the second gate material layer 5'.
  • the "thickness" of a layer or component refers to the size of the layer or component in a direction perpendicular to the upper surface of the substrate, for example, the thickness of the first gate material layer 4'and the second gate material
  • the thickness of the layer 5' refers to the dimensions of the first gate material layer 4'and the second gate material layer 5'in the vertical direction shown in FIG. 3B.
  • the first gate material layer 4' The thickness of and the thickness of the second gate material layer 5'are denoted Di and D 2 respectively .
  • the thickness of the first gate material layer 4' may be much smaller than the thickness of the second gate material layer 5', that is, D I «D 2 , for example, the thickness of the first gate material layer 4'
  • the ratio of the thickness of the second gate material layer 5' may be in the range of 1/60 ⁇ 1/8.
  • the thickness of the first gate material layer 4' may be 150 ⁇ to 1500 ⁇ , such as 150 ⁇ , 200 ⁇ ; the thickness of the second gate material layer 5'may be 3,000 ⁇ to 8000 ⁇ , such as 4000 ⁇ .
  • the inventor has found through research that when the thickness of the first gate material layer 4'is less than 150 A, then when the first gate material layer 4'is formed on the substrate 1, the first gate material may appear The thickness of the layer 4'is not uniform, so the thickness of the first gate material layer 4'needs to be greater than or equal to 150 A.
  • the thickness of the first gate material layer 4' is greater than 1500 A, then the first gate material is etched
  • the first insulating material layer 3' may include insulating materials such as silicon nitride or silicon oxide.
  • the first gate material layer 4'and the second gate material layer 5' may be formed of conductive materials.
  • the first gate material layer 4' may include a first material suitable for etching with a first etching solution
  • the second gate material layer 5' may include a first material suitable for etching with a second etching solution. Two materials, the first etching solution is different from the second etching solution.
  • the first gate material layer 4' may include a metal oxide conductive material
  • the second gate material layer 5' may include a metal conductive material.
  • the first gate material layer 4' may include ITO, IZO, etc.
  • the composition of the first etching solution may include HNO 3 , H 2 S0 4 and CH 3 COOH
  • the second gate material layer 5 ′ may include
  • the composition of the second etching solution may include H 2 O 2 .
  • the first gate material layer 4' may include a first material suitable for etching with a third etching solution
  • the second gate material layer 5' may include a second material suitable for etching with a third etching solution.
  • the etching rate of the first material by the third etching solution is different from the etching rate of the second material by the third etching solution.
  • the first gate material layer 4' may include a first metal material
  • the second gate material layer 5' may include a second metal material different from the first metal material.
  • a first gate electrode material layer 4 ' may include A1
  • the second gate material layer 5' may include Cu
  • a third component of the etching solution may include H 2 0 2, and comprises H 2 0 2 in a third
  • the etching solution has different etching rates for A1 and CU.
  • the first gate material layer 4' and the second gate material layer 5' are formed on the substrate 1, a patterning process may be used to form the thin film transistor
  • the laminated structure includes a gate insulating layer 3, a first gate 4, and a second gate 5 stacked on the substrate 1.
  • a photoresist pattern 6' is formed on the second gate material layer 5'.
  • a photoresist can be formed on the second gate material layer 5', and then the photoresist pattern 6'can be formed through exposure and development processes.
  • the position of the photoresist pattern 6' corresponds to the position of the channel region to be formed in the active layer 2 (described in detail below). Specifically, the orthographic projection of the photoresist pattern 6'on the substrate 1 covers the The orthographic projection of the channel region on the substrate 1. As shown in FIG. 3C, the length of the photoresist pattern 6'is marked as L CH , and the length L ch is equal to the design length of the channel region to be formed. It should be noted that the "design length” here refers to the theoretical length of the channel region calculated when the thin film transistor is designed. Those skilled in the art should understand that in the actual manufacturing process of thin film transistors, due to the actual manufacturing process, the length of the channel region actually manufactured may deviate from the design length of the channel region.
  • step S204 referring to FIG. 3D, the second gate material layer 5'is etched to form the second gate 5.
  • step S205 referring to FIG. 3E, the first gate material layer 4'is etched to form the first gate 4.
  • the second gate material layer 5'and the first gate material layer 4' may be etched separately by a wet etching process to form the second gate 5 and the first gate 4, respectively.
  • the second etching solution may be used to etch the second gate material layer 5'
  • the first etching solution may be used to etch the first gate material layer 4'
  • the second etching solution cannot etch the first gate. Material layer 4'.
  • a third etching solution can be used to etch the second gate material layer 5'and the first gate material layer 4'at the same time.
  • the third etching solution can affect the second gate material layer 5'and the first gate material layer 4'
  • the gate material layer 4' has different etching rates.
  • the formed first gate 4 and the second gate 5 are both recessed relative to the photoresist pattern 6', that is, the first Both the one gate 4 and the second gate 5 have etching deviations.
  • the length of the first gate 4 is marked as L1
  • the etching deviation of the first gate 4 is marked as AL1
  • the length of the second gate 5 is marked as L2
  • the etching deviation of the second gate 5 Denoted as AL2, as shown in Figure 3D and Figure 3E.
  • the first gate electrode The etching deviation AL1 of 4 will be smaller than the etching deviation AL2 of the second gate 5, that is, AL1 ⁇ AL2.
  • the length of the first gate 4 is greater than the length of the second gate 5, that is, L1>L2.
  • step S206 referring to FIG. 3F, a patterning process is performed on the first insulating material layer 3'to form a pattern of the first insulating material layer 3', that is, the gate insulating layer 3 is formed.
  • the first insulating material layer 3' can be etched by a dry etching process to form the gate insulating layer 3.
  • step S207 referring to FIG. 3G, the portions of the active layer 2 located on both sides of the gate may be conductively processed to form the source region 22 and the drain region 23.
  • the conductive treatment may include a conductive treatment process such as plasma treatment, annealing treatment, illumination treatment, or ion doping.
  • a conductive treatment process such as plasma treatment, annealing treatment, illumination treatment, or ion doping.
  • a single gas plasma for example, helium (He) plasma, argon (Ar) plasma, xenon (Xe) plasma, hydrogen (H) plasma
  • mixed gas plasma for example, containing SF 6 And 0 2 mixed gas plasma
  • a vacuum annealing process may be used to conduct a conductive process on the portion of the active layer 2 not covered by the gate, so as to improve the conductivity of the portion of the active layer 2 not covered by the gate.
  • a predetermined light source such as ultraviolet light
  • a predetermined light source such as ultraviolet light
  • the portion of the active layer 2 that is not covered by the gate is subjected to conductive treatment, specifically, the valence band
  • the top electrons can be excited to the conduction band by absorbing the energy of the predetermined light source, so that a hole layer is formed at the top of the valence band and an electron layer is formed at the bottom of the conduction band. In this way, the conductivity of the portion of the active layer 2 not covered by the gate can be improved.
  • the portion of the active layer 2 not covered by the gate may be ion-doped to increase the conductivity of the portion of the active layer 2 not covered by the gate.
  • a conductive process can be used to conduct conductive processing on the portions of the active layer 2 located on both sides of the gate 4 (that is, the portions not covered by the gate), so that the active layer 2 includes the source region 22.
  • the channel region 21 and the drain region 23, as shown in FIG. 3G, and the conductivity of the source region 22 and the drain region 23 that have undergone a conductive treatment is greater than the conductivity of the channel region 21.
  • the conductive treatment process is actually performed using the first gate 4 as a mask, which is covered by the first gate 4 Part of the active layer 2 is not conducted Body, that is, still a semiconductor, this part forms the channel region 21; the part of the active layer 2 that is not covered by the first gate 4 is conductorized to form a source region 22 and a drain with higher conductivity, respectively District 23.
  • the etching deviation AL1 of the first gate 4 is smaller than the etching deviation AL2 of the second gate 5.
  • the etching deviation AL1 of the first gate 4 is much smaller than the etching deviation AL2 of the second gate 5. Since the first gate 4 is actually a length L CH (i.e., a channel region forms a channel region 21, therefore, the actual length of the channel region 21 formed of L CH '6 with the resist pattern' as a mask Design length) has the following relationship:
  • the etching deviation AL1 of the first gate electrode 4 can be formed to be small.
  • the actual length of the channel L CH region 21 'formed photoresist pattern may be close to 6' of length L CH (i.e., the design length of the channel region).
  • the thickness of the first gate material layer 04' is 150 A, and the material of the first gate material layer 04' is ITO, which is used to etch the first gate material layer 04'.
  • the main components of the etching solution include HN0 3 , H 2 S0 4 and CH 3 COOH; the thickness of the second gate material layer 05 ′ is 5000 A, and the material of the second gate material layer 5 ′ includes Cu, which is used for etching
  • the main component of the second etching solution of the second gate material layer 5' includes H 2 O 2 .
  • the etching deviation AL1 of the first gate electrode 4 formed after wet etching is less than 0.5 pm
  • the etching deviation AL2 of the second gate electrode 5 formed after wet etching is less than 2.5 pm. It can be seen that The etching deviation AL1 of a gate 4 is much smaller than the etching deviation AL2 of the second gate 5.
  • the actual length of the channel region 21 formed will be significantly increased.
  • the problem of shortening the channel length is alleviated, so that the negative shift of the threshold voltage and the decrease of the uniformity of the threshold voltage V th of the thin film transistor can be avoided, and the display quality of the display panel is improved.
  • the channel length of the formed thin film transistor is not significantly reduced, so that it is easy to realize a high-resolution display product.
  • the gate electrode or the first gate electrode is used as a mask for conduction treatment to form the channel region, that is, the channel region is formed by the gate self-alignment process.
  • the orthographic projection of any one of the source region 22 and the drain region 23 on the substrate 1 is different from the orthographic projection of any one of the first gate 4 and the second gate 5 on the substrate 1. overlapping. In this way, the increase of parasitic capacitance is avoided, thereby improving the performance of the thin film transistor.
  • the method of manufacturing a thin film transistor according to another exemplary embodiment of the present disclosure may further include the following steps.
  • step S208 referring to FIG. 3H, an interlayer insulating layer 7 covering the active layer 2, the gate insulating layer 3, and the gate electrodes 4, 5 may be deposited on the substrate 1, and a via hole may be formed in the interlayer insulating layer 7. 71, 72.
  • a source and drain metal layer may be deposited on the substrate 1 to form conductive plugs 81, 91 in the vias 71, 72 of the interlayer insulating layer 7 and on the interlayer insulating layer 7.
  • the source 8 and the drain 9 are formed respectively.
  • the source electrode 8 is electrically connected to the source region 22 through a conductive plug 81
  • the drain electrode 9 is electrically connected to the drain region 23 through a conductive plug 91.
  • step S210 referring to FIG. 3J, a passivation layer 10 covering the interlayer insulating layer 7, the source electrode 8 and the drain electrode 9 may be formed on the substrate 1.
  • the thin film transistor 40 has a top-gate thin film transistor structure, which is formed on the substrate 1, and specifically includes: an active layer 2 provided on the substrate 1.
  • the active layer 2 has a source region 22 and a drain.
  • the electrode region 23 and the channel region 21 located between the source region 22 and the drain region 23; the gate insulating layer 3 disposed on the side of the active layer 2 away from the substrate 1; and the gate insulating layer 3 disposed far away from the gate insulating layer 3
  • the thickness of the first gate 4 is smaller than the thickness of the second gate 5.
  • the thickness of the first gate 4 may be much smaller than the thickness of the second gate 5.
  • the ratio of the thickness of the first gate 4 to the thickness of the second gate 5 may be 1/60 ⁇ 1/8 Within range.
  • the thickness of the first gate 4 may be 150 A to 1500 A, such as 150 A, 200 A; the thickness of the second gate 5 may be 3000 A to 8000 A, such as 4000 A.
  • the first gate 4 is mainly used for shielding during the conductive process, for example, it can prevent the plasma in the conductive process from diffusing into the channel region. Therefore, the first gate The thickness of 4 can be small, even as small as 150A.
  • the first gate 4 and the second gate 5 may be formed of a conductive material.
  • the first gate 4 may include a first material suitable for etching with a first etching solution
  • the second gate 5 may include a second material suitable for etching with a second etching solution.
  • the etching solution is different from the second etching solution.
  • the first gate 4 may include a metal oxide conductive material
  • the second gate 5 may include a metal conductive material.
  • the first gate 4 may include ITO, Materials such as IZO
  • the composition of the first etching solution may include HNO 3 , H 2 SO 4 and CH 3 COOH
  • the second gate 5 may include materials such as Cu
  • the composition of the second etching solution may include H 2 O 2 .
  • the first gate 4 may include a first material suitable for etching with a third etching solution
  • the second gate 5 may include a second material suitable for etching with a third etching solution.
  • the etching rate of the first material by the liquid is different from the etching rate of the second material by the third etching liquid.
  • the first gate 4 may include a first metal material
  • the second gate 5 may include a second metal material different from the first metal material.
  • the first gate 4 may include A1
  • the second gate 5 may include Cu
  • the composition of the third etching solution may include H 2 0 2
  • the third etching solution pair A1 and H 2 0 2 Cu has different etching rates.
  • the length L1 of the first grid 4 is greater than the length L2 of the second grid 5, that is, the orthographic projection of the first grid 4 on the substrate 1 covers the orthographic projection of the second grid 5 on the substrate 1. projection.
  • the etching deviation when forming the first gate 4 is smaller than the etching deviation when forming the second gate 5. Therefore, the length L1 of the first gate 4 is greater than the length of the second gate 5. L2. In this way, when the gate is used as a mask to conduct the conductive treatment, the length of the formed channel region may not be significantly reduced, thereby avoiding problems such as uneven threshold voltage V th of the thin film transistor caused by the short channel effect.
  • the orthographic projection of the first grid 4 on the substrate 1 may cover the orthographic projection of the channel region 21 on the substrate 1.
  • the orthographic projection of the first grid 4 on the substrate 1 and the orthographic projection of the channel region 21 on the substrate 1 coincide.
  • the orthographic projection of the channel region 21 on the substrate 1 covers the orthographic projection of the second grid 5 on the substrate 1.
  • the active layer 2 is subjected to a conductive treatment to form the channel region 21 using the first gate 4 as a mask, so that the length of the formed channel region will not be significantly reduced, so that It avoids various problems caused by the short channel effect, and is conducive to the realization of high-resolution display products.
  • the second gate 5 is electrically connected to the first gate 4, for example, the second gate 5 directly contacts the first gate 4. More specifically, the surface of the first gate 4 close to the second gate 5 (the upper surface of the first gate 4 shown in FIG. 4) and the surface of the second gate 5 close to the first gate 4 (FIG. 4 The lower surface of the second gate 5 shown in) is in direct contact. In this way, the first grid 4 and the second grid 5 are electrically connected.
  • the material of the active layer 2 may include an oxide semiconductor material, a polysilicon semiconductor material (for example, low temperature polysilicon), or an amorphous silicon semiconductor material.
  • the oxide semiconductor material may include a ZnO-based oxide layer.
  • the active layer 2 may also contain a group III element such as In or Ga, a group IV element such as Sn, a combination thereof, or other elements.
  • the active layer 2 may include a Cu oxide layer (CuB0 2 layer, CuA10 2 layer, CuGa0 2 layer, 0.1!10 2 layer, etc.), Ni oxide layer, Ni oxide layer doped with Ti , ZnO-based oxide layer doped with at least one of Group I, Group II and Group V elements, ZnO-based oxide layer doped with Ag, PbS layer, LaCuOS layer or LaCuOSe layer.
  • the active layer 2 may include Indium Gallium Zinc Oxide (IGZO) or Indium Tin Zinc Oxide (ITZO).
  • the gate insulating layer 3 is located between the active layer 2 and the first gate 4, and the orthographic projection of the gate insulating layer 3 on the substrate 1 covers the orthographic projection of the channel region 21 on the substrate 1. .
  • the gate insulating layer 3 is used to isolate the active layer 2 (especially the channel region 21) from the first gate 4.
  • the source region 22 and the drain region 23 are coplanar with the channel region 21, but do not overlap with the channel region 21.
  • the conductivity of any one of the source region 22 and the drain region 23 may be greater than the conductivity of the channel region 21.
  • the thin film transistor 40 may also include an interlayer insulating layer 7 covering the active layer 2, the gate insulating layer 3, and the gate electrodes 4, 5; conductive plugs 81, 91 located in the interlayer insulating layer 7; The source electrode 8 and the drain electrode 9 on the interlayer insulating layer 7; and the passivation layer 10 covering the interlayer insulating layer 7, the source electrode 8 and the drain electrode 9.
  • the source 8 and the drain 9 are connected to the source region 22 and the drain region 23, respectively.
  • the conductivity of any one of the source region 22 and the drain region 23 to be greater than the conductivity of the channel region 21, Improve the ohmic contact capability of the source and drain.
  • FIG. 5 is a schematic cross-sectional view of a thin film transistor according to another exemplary embodiment of the present disclosure.
  • the thin film transistor shown in FIG. 5 has substantially the same structure as the thin film transistor shown in FIG. 4, and the following will focus on the differences between the two.
  • the thin film transistor 50 is formed on the substrate 1, and specifically includes: a light shielding layer 11 provided on the substrate 1; a third insulating layer 12 provided on the substrate 1 and covering the light shielding layer 11;
  • the active layer 2 on the side of the layer 12 away from the substrate 1, the active layer 2 has a source region 22, a drain region 23, and a channel region 21 located between the source region 22 and the drain region 23;
  • the gate insulating layer 3 on the side of the source layer 2 away from the substrate 1; set A first gate 4 on the side of the gate insulating layer 3 away from the substrate 1; and a second gate 5 provided on the side of the first gate 4 away from the substrate 1.
  • the light-shielding layer 11 may be made of metal materials, such as Mo, Al and other metals, or may be made of inorganic materials.
  • the orthographic projection of the light shielding layer 11 on the substrate 1 can completely cover the orthographic projection of the channel region 21 on the substrate 1.
  • the channel region can be protected from backlight or other ambient light, and the stability of the thin film transistor can be improved.
  • the embodiment of the present disclosure further provides an array substrate.
  • the array substrate 60 includes a substrate 1 and a plurality of thin film transistors 61 disposed on the substrate 1. At least one of the plurality of thin film transistors 61 may be the thin film transistor described in any of the above embodiments.
  • an embodiment of the present disclosure further provides a display device
  • the display device may include the above-mentioned array substrate, and the above-mentioned array substrate further includes any of the above-mentioned thin film transistors.
  • the display device may include, but is not limited to: electronic paper, mobile phones, tablet computers, televisions, monitors, notebook computers, digital photo frames, navigators and other products or components with display functions. It should be understood that the display device has the same beneficial effects as the thin film transistors provided in the foregoing embodiments. As shown in Fig. 7, an example in which the display device is a smart phone is schematically shown.

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Abstract

提供一种薄膜晶体管及其制造方法、阵列基板和显示装置。所述薄膜晶体管形成在基板上，它包括：设置在基板上的有源层，所述有源层具有源极区、漏极区以及位于源极区和漏极区之间的沟道区；设置在所述有源层的远离所述基板一侧的第一栅极；和设置在所述第一栅极的远离所述基板一侧的第二栅极，其中，所述第一栅极的厚度小于所述第二栅极的厚度。

Description

薄膜晶体管及其制造方法、 阵列基板和显示装置
相关申请的交叉引用
本申请要求于 2019年 2月 27日递交中国专利局的、 申请号为 201910148181.5的 中国专利申请的权益， 该申请的全部公开内容以引用方式并入本文。
技术领域
本公开的实施例涉及半导体技术领域， 尤其涉及一种薄膜晶体管及其制造方法、 包括该薄膜晶体管的阵列基板和显示装置。
背景技术
薄膜晶体管 (TFT)用作诸如液晶显示装置 (LCD)和有机发光显示装置 (OLED) 的显示装置中的开关器件和驱动器件。 薄膜晶体管的性能受电荷载流子行进所穿过的 沟道的材料和状态的影响。
顶栅型薄膜晶体管 (Top Gate TFT) 比底栅型薄膜晶体管 (Bottom Gate TFT) 有 更优异的性能， 包括更小的寄生电容、 更大的开态电流、 更小的亚阀值摆幅及更高的 稳定性等优点， 所以， 顶栅型薄膜晶体管得到了越来越广泛的应用。 然而， 现有的顶 栅型薄膜晶体管的制造方法中， 会导致晶体管的沟道的长度被显著地缩短， 产生短沟 道效应。 该短沟道效应会引起薄膜晶体管的阈值电压负向漂移， 影响薄膜晶体管的稳 定性， 进而影响显不品质。
发明内容
在一个方面， 提供一种薄膜晶体管， 形成在基板上， 所述薄膜晶体管包括： 设置在基板上的有源层， 所述有源层具有源极区、 漏极区以及位于源极区和漏极 区之间的沟道区；
设置在所述有源层的远离所述基板一侧的第一栅极； 和
设置在所述第一栅极的远离所述基板一侧的第二栅极，
其中， 所述第一栅极的厚度小于所述第二栅极的厚度。 可选地， 所述第一栅极在所述基板上的正投影覆盖所述第二栅极在所述基板上的 正投影。
可选地， 所述第一栅极在所述基板上的正投影与所述沟道区在所述基板上的正投 影完全重合。
可选地， 所述第一栅极和所述第二栅极中的任一个在所述基板上的正投影与所述 源极区和所述漏极区中的任一个在所述基板上的正投影不重叠。
可选地， 所述第一栅极靠近所述第二栅极的表面与所述第二栅极靠近所述第一栅 极的表面直接接触。
可选地， 所述第一栅极包括适用第一刻蚀液进行刻蚀的第一材料， 所述第二栅极 包括适用第二刻蚀液进行刻蚀的第二材料， 所述第一刻蚀液与所述第二刻蚀液不同。
可选地， 所述第一栅极包括适用第三刻蚀液进行刻蚀的第一材料， 所述第二栅极 包括适用所述第三刻蚀液进行刻蚀的第二材料， 所述第三刻蚀液对所述第一材料的刻 蚀速率不同于所述第三刻蚀液对所述第二材料的刻蚀速率。
可选地， 所述第一栅极包括金属氧化物导电材料， 所述第二栅极包括金属导电材 料。
可选地， 所述第一栅极包括第一金属材料， 所述第二栅极包括不同于所述第一金 属材料的第二金属材料。
可选地， 所述第一栅极的厚度与所述第二栅极的厚度的比值在 1/60〜 1/8范围内。 可选地， 所述第一栅极的厚度为 150 A〜 1500 A。
可选地，所述源极区和所述漏极区中的任一个的导电率大于所述沟道区的导电率。 可选地， 所述有源层的材料包括氧化物半导体材料、 多晶硅半导体材料和非晶硅 半导体材料中选择的一种。
可选地， 所述薄膜晶体管还可以包括： 设置在所述基板与所述有源层之间的遮光 层， 所述遮光层在所述基板上的正投影覆盖所述沟道区在所述基板上的正投影。
在另一方面， 还提供一种阵列基板， 包括上述任一项所述的薄膜晶体管。
在又一方面， 还提供一种显示装置， 包括如上所述的阵列基板。
在再一方面， 还提供一种制造薄膜晶体管的方法， 包括：
在基板上形成有源层； 在所述基板上依次形成第一栅极材料层和第二栅极材料层， 所述第一栅极材料层 的厚度小于所述第二栅极材料层的厚度；
对所述第一栅极材料层和所述第二栅极材料层执行构图工艺， 以分别形成第一栅 极和第二栅极； 和
以所述第一栅极为掩模， 对所述有源层执行导体化处理工艺， 以使得所述有源层 包括源极区、 漏极区以及位于所述源极区和所述漏极区之间的沟道区。
可选地， 对所述第一栅极材料层和所述第二栅极材料层执行构图工艺， 以分别形 成第一栅极和第二栅极包括：
在所述第二栅极材料层上形成光刻胶层；
通过曝光和显影工艺， 形成光刻胶图案；
使用第二刻蚀液刻蚀所述第二栅极材料层， 以形成第二栅极； 和
使用不同于第二刻蚀液的第一刻蚀液刻蚀所述第一栅极材料层，以形成第一栅极。 可选地， 对所述第一栅极材料层和所述第二栅极材料层执行构图工艺， 以分别形 成第一栅极和第二栅极包括：
在所述第二栅极材料层上形成光刻胶层；
通过曝光和显影工艺， 形成光刻胶图案； 和
使用第三刻蚀液同时刻蚀所述第二栅极材料层和所述第一栅极材料层， 以形成第 一栅极和第二栅极， 所述第三刻蚀液对所述第一栅极材料层的刻蚀速率不同于所述第 三刻蚀液对所述第二栅极材料层的刻蚀速率。
可选地， 所述第一栅极在所述基板上的正投影覆盖所述第二栅极在所述基板上的 正投影。
可选地， 以所述第一栅极为掩模， 对所述有源层执行导体化处理工艺， 以使得所 述有源层包括源极区、 漏极区以及位于所述源极区和所述漏极区之间的沟道区包括： 对所述有源层未被所述第一栅极覆盖的部分执行导体化处理工艺， 以使得所述有 源层未被所述第一栅极覆盖的部分分别形成源极区和漏极区， 所述有源层被所述第一 栅极覆盖的部分形成沟道区。
可选地， 所述第一栅极在所述基板上的正投影与所述沟道区在所述基板上的正投 影完全重合。 可选地， 所述第一栅极材料层的厚度与所述第二栅极材料层的厚度的比值在 1/60-1/8范围内。
可选地， 所述第一栅极材料层的厚度为 150 A〜 1500 A。
附图说明
通过下文中参照附图对本公开所作的描述，本公开的其它目的和优点将显而易见， 并可帮助对本公开有全面的理解。
图 1A至图 1H示意性示出了根据本公开的一个示例性实施例的薄膜晶体管的制造 方法的主要步骤被执行后形成的结构的截面图；
图 2是根据本公开的另一示例性实施例的薄膜晶体管的制造方法的流程图； 图 3A至图 3J示意性示出了根据本公开的另一示例性实施例的薄膜晶体管的制造 方法的主要步骤被执行后形成的结构的截面图；
图 4是根据本公开实施例的薄膜晶体管的示意截面图；
图 5是根据本公开另一实施例的薄膜晶体管的示意截面图；
图 6是根据本公开实施例的阵列基板的结构示意图； 和
图 7是根据本公开实施例的显示装置的结构示意图。
需要注意的是， 为了清晰起见， 在用于描述本公开的实施例的附图中， 层、 结构 或区域的尺寸可能被放大或缩小， 即这些附图并非按照实际的比例绘制。
具体实施方式
下面通过实施例， 并结合附图， 对本公开的技术方案作进一步具体的说明。 在说 明书中， 相同或相似的附图标号指示相同或相似的部件。 下述参照附图对本公开实施 方式的说明旨在对本公开的总体发明构思进行解释， 而不应当理解为对本公开的一种 限制。
另外， 在下面的详细描述中， 为便于解释， 阐述了许多具体的细节以提供对本披 露实施例的全面理解。 然而明显地， 一个或多个实施例在没有这些具体细节的情况下 也可以被实施。
应该理解的是， 尽管在这里可使用术语第一、 第二等来描述不同的元件， 但是这 些元件不应受这些术语的限制。这些术语仅是用来将一个元件与另一个元件区分开来。 例如， 在不脱离示例实施例的范围的情况下， 第一元件可以被命名为第二元件， 类似 地， 第二元件可以被命名为第一元件。 如在这里使用的术语“和 /或”包括一个或多个相 关所列的项目的任意组合和所有组合。
应该理解的是， 当元件或层被称作“形成在”另一元件或层“上”时， 该元件或层可 以直接地或间接地形成在另一元件或层上。 也就是， 例如， 可以存在中间元件或中间 层。 相反， 当元件或层被称作“直接形成在”另一元件或层“上”时， 不存在中间元件或 中间层。 应当以类似的方式来解释其它用于描述元件或层之间的关系的词语 （例如， “在...之间”与“直接在 ...之间”、 “相邻的”与“直接相邻的”等）。
这里使用的术语仅是为了描述特定实施例的目的， 而不意图限制示例实施例。 如 这里所使用的， 除非上下文另外明确指出， 否则单数形式也意图包括复数形式。 还将 理解的是， 当在此使用术语“包含”和 /或“包括”时， 说明存在所述特征、 整体、 步骤、 操作、元件和 /或组件， 但不排除存在或附加一个或多个其它特征、整体、 步骤、操作、 元件、 组件和 /或它们的组合。
在本文中，如无特别说明，表述“厚度”指的是层或部件在垂直于基板的上表面（在 使用状态下， 基板的上表面为面对使用者的表面） 的方向上的尺寸。
在本文中， 表述“以栅极为掩模”或“以第一栅极为掩模”表达的意思是： 在进行导 体化处理时， 栅极或第一栅极起到掩模的作用， 使得有源层的未被栅极或第一栅极覆 盖的部分被导体化， 并且， 由于栅极或第一栅极的遮挡， 有源层的被栅极或第一栅极 覆盖的部分未被导体化。
图 1A至图 1H示意性示出了根据本公开的一个示例性实施例的薄膜晶体管的制造 方法的主要步骤被执行后形成的结构的截面图。 下面， 结合图 1 A至图 1H来具体描述 根据本公开的一个示例性实施例的薄膜晶体管的制造方法。
在步骤 S101 中， 参照图 1A， 在基板 01上形成有源层 02。 具体地， 可以在基板 01上沉积半导体材料层， 然后通过构图工艺处理该半导体材料层， 以形成半导体材料 层的图案， 即图 1A所示的有源层 02。
例如， 有源层 02的材料可以包括氧化物半导体材料、 多晶硅半导体材料（例如低 温多晶硅） 或非晶硅半导体材料。
在步骤 S102中， 参照图 1B， 在基板 01上形成第一绝缘材料层 03’和栅极材料层
04, 例如， 第一绝缘材料层 03’可以包括氮化硅或氧化硅等绝缘材料。
例如， 栅极材料层 04’可以包括 ITO、 IZO等导电材料。
在步骤 S103中， 参照图 1C， 在栅极材料层 04’上执行构图工艺， 以形成栅极 04。 具体地， 可以在栅极材料层 04’上形成光刻胶层， 然后通过曝光、 显影工艺， 形成 光刻胶图案 06’。 接下来， 刻蚀栅极材料层 04’， 例如， 可以采用湿法刻蚀工艺刻蚀栅 极材料层 04’， 以形成栅极 04。
本领域技术人员应该理解， 湿法刻蚀具有各向同性， 即， 在湿法刻蚀的过程中， 在垂直刻蚀材料层的同时， 还会对该材料层进行横向刻蚀， 并且， 横向刻蚀的宽度与 垂直刻蚀的深度成一定的比例， 通常， 横向刻蚀的宽度与垂直刻蚀的深度成正比。 具 体地， 参照图 1C， 在采用湿法刻蚀工艺刻蚀栅极材料层 04’的过程中， 不仅沿图 1C 的垂直方向 （即垂直于基板 1的上表面的方向）刻蚀栅极材料层 04’， 还沿图 1C的水 平方向（即平行于基板 1的上表面的方向）刻蚀栅极材料层 04’。这样， 如图 1C所示， 形成的栅极 04相对于光刻胶图案 06’会向内凹， S卩， 栅极 04的长度 LGQ小于光刻胶图 案 06’的长度 LCHO， 栅极 04在基板 01上的正投影落入光刻胶图案 06’在基板 01上的 正投影内。 如图 1C所示， 栅极 04在其两侧相对于光刻胶图案 06’均向内凹， 为了描 述方便， 将栅极 04在其中一侧相对于光刻胶图案 06’内凹的尺寸标记为 AL， 该 AL可 以称为刻蚀偏差， 栅极 04的长度 Leo与光刻胶图案 06’的长度 LCHO存在这样的关系：
LCHO= LQO+2*AL,
在上述关系式中， 2*AL为光刻胶图案 06’的长度与栅极 04的长度之间的偏差（CD bias）。
为了使得形成的栅极具有良好的导电性， 栅极材料层 04’需要形成得较厚， 这样， 在刻蚀栅极材料层 04’时， 由于刻蚀的各向同性， 导致光刻胶图案 06’的长度与栅极 04 的长度之间的偏差 （CD bias） 会比较大。 在一个示例中， 栅极材料层 04’的厚度可以 设置为 3000〜 9000 A， 例如 4000 A， 此时， 发明人经多次试验发现， 光刻胶图案 06’ 的长度与栅极 04的长度之间的偏差 （CD bias） 会高达 1.5pm ~2.5pm。
在步骤 S104中， 参照图 1D， 在第一绝缘材料层 03’上执行构图工艺， 以形成第一 绝缘材料层 03’的图案， 即形成栅极绝缘层 03。 例如， 可以使用干法刻蚀工艺形成栅 极绝缘层 03。 在步骤 S105中， 参照图 1E， 可以对有源层 02的位于栅极 04两侧的部分进行导 体化处理， 以形成源极区 022和漏极区 023。 例如， 可以使用包含 He的等离子体对有 源层 02的位于栅极 04两侧的部分进行导体化处理， 使得有源层 02包括源极区 022、 沟道区 021和漏极区 023 , 并且经过导体化处理的源极区 022和漏极区 023的导电率 大于沟道区 021的导电率。
如图 1E所示， 沟道区 021为有源层 02被栅极 04覆盖的部分， 即， 栅极 04在基 板 01上的正投影覆盖沟道区 021在基板 01上的正投影。 可选地， 栅极 04在基板 01 上的正投影与沟道区 021在基板 01上的正投影完全重合。
在该步骤中， 以栅极 04为掩模执行导体化处理工艺， 被栅极 04覆盖的有源层 02 的部分未被导体化， 即仍为半导体； 未被栅极 04覆盖的有源层 02的部分被导体化， 形成具有较高导电率的源极区和漏极区。
发明人经研宄发现，如上文所述，在刻蚀栅极材料层 04’时， 由于刻蚀的各向同性， 导致光刻胶图案 06’的长度与栅极 04的长度之间的偏差（CD bias）会比较大， 即形成 的栅极 04的长度比栅极的设计长度短。 这样， 在以栅极 04为掩模执行导体化处理工 艺时， 被栅极 04覆盖的有源层 02的部分的长度也较短， 所以， 形成的沟道区 021的 长度比沟道区的设计长度短。 由于形成的沟道区的长度较短， 导致阈值电压负向漂移， 最终会影响薄膜晶体管的阈值电压 Vth的均匀性， 进而降低显示面板的显示质量。
需要说明的是， 此处的“设计长度”指的是在设计薄膜晶体管时计算出的沟道区的 理论长度。 本领域技术人员应该理解， 在实际制造薄膜晶体管的过程中， 受限于实际 的制造工艺， 实际制造出的沟道区的长度可能与沟道区的设计长度存在偏差。
根据本公开的一个示例， 栅极材料层 04’的材料为 ITO, 栅极材料层 04’的厚度为 4000 A，湿法刻蚀栅极材料层 04’后，光刻胶图案 06’的长度与栅极 04的长度之间的偏 差（CD bias）会高达 1.5pm〜 2.5 ， 相应地， 形成的沟道区 021的长度比沟道区的设 计长度会短 1.5pm〜 2.5pm。 所以， 形成的沟道区的长度显著减小， 导致阈值电压负向 漂移， 最终会影响薄膜晶体管的阈值电压 Vth的均匀性， 进而降低显示面板的显示质 量。 并且， 对于高分辨率的显示产品， 需要的薄膜晶体管的沟道区的长度一般比较短， 例如， 沟道区的长度可能要求为 2〜 3pm， 如果形成的沟道区的长度的偏差高达 1.5[^m~2.5[^m, 那么会对薄膜晶体管的性能产生极大的不利影响， 从而不利于高分辨 率显不产品的实现。 可选地， 根据本公开的示例性实施例的薄膜晶体管的制造方法还可以包括下面的 步骤。
在步骤 S106中， 参照图 1F， 可以在基板 01上沉积覆盖有源层 02、 栅极绝缘层 03、 栅极 04的层间绝缘层 07， 并在层间绝缘层 07中形成过孔 071、 072。
在步骤 S107中， 参照图 1G， 可以在基板 01上沉积源漏极金属层， 以在层间绝缘 层 07的过孔 071、 072中分别形成导电塞 081、 091并且在层间绝缘层 07上分别形成 源极 08和漏极 09。 如图 1G所示， 源极 08通过导电塞 081与源极区 022电连接， 漏 极 09通过导电塞 091与漏极区 023电连接。
在步骤 S108中， 参照图 1H所示， 可以在基板 01上形成覆盖层间绝缘层 07、 源 极 08和漏极 09的钝化层 010。
图 2是根据本公开的另一示例性实施例的薄膜晶体管的制造方法的流程图；图 3A 至图 3J示意性示出了根据本公开的另一示例性实施例的薄膜晶体管的制造方法的主要 步骤被执行后形成的结构的截面图。 下面， 结合图 2、 图 3A至图 3J来具体描述根据 本公开的另一示例性实施例的薄膜晶体管的制造方法。
在步骤 S201 中， 参照图 3A， 在基板 1上形成有源层 2。 具体地， 可以在基板 1 上沉积半导体材料层， 然后通过构图工艺处理该半导体材料层， 以形成半导体材料层 的图案， 即图 3A所示的有源层 2。 为了描述方便， 将图 3A中所示的有源层 2的长度 标记为 LACT
例如， 基板 1可以为刚性基板或柔性基板， 诸如玻璃基板或塑料基板。
例如， 有源层 2的材料可以包括氧化物半导体材料、 多晶硅半导体材料 （例如低 温多晶硅） 或非晶硅半导体材料。
可选地， 有源层 2可以由氧化物半导体形成。 例如， 有源层 2可以包括 ZnO基氧 化物层。 在这种情况下， 有源层 2还可以包含诸如 In或 Ga的第 III族元素、 诸如 Sn 的第 IV族元素、 它们的组合或者其它元素。 再例如， 有源层 2可以包括 Cu氧化物层
（CuB02层、 CuA102层、 CuGa02层、 Culn02层等）、 Ni氧化物层、掺杂有 Ti的 Ni 氧 化物层、掺杂有第 I族、第 II族和第 V族元素中的至少一种的 ZnO基氧化物层、掺杂 有 Ag的 ZnO基氧化物层、 PbS层、 LaCuOS层或者 LaCuOSe层。 作为一个示例， 有 源层 2可以包括铟镓锌氧化物 （Indium Gallium Zinc Oxide， 缩写为 IGZO） 或铟锡锌 氧化物 （Indium Tin Zinc Oxide, 缩写为 ITZO）。 在步骤 S202中， 参照图 3B，在基板 1上形成覆盖有源层 2的第一绝缘材料层 3’， 然后在第一绝缘材料层 3’上形成第一栅极材料层 4’和第二栅极材料层 5’。
如图 3B所示， 可以在基板 1上依次沉积第一绝缘材料层 3’、 第一栅极材料层 4’ 和第二栅极材料层 5’，并且，第一栅极材料层 4’的厚度小于第二栅极材料层 5’的厚度。 在本文中， 层或部件的“厚度”指的是该层或该部件在垂直于基板的上表面的方向上的 尺寸， 例如， 第一栅极材料层 4’的厚度和第二栅极材料层 5’的厚度分别指的是第一栅 极材料层 4’和第二栅极材料层 5’在图 3B所示的垂直方向的尺寸， 为了方便描述， 将 第一栅极材料层 4’的厚度和第二栅极材料层 5’的厚度分别标记为 Di和 D2。
在一个示例中， 第一栅极材料层 4’的厚度可以远小于第二栅极材料层 5’的厚度， 即， DI « D2, 例如， 第一栅极材料层 4’的厚度与第二栅极材料层 5’的厚度的比值可 以在 1/60〜 1/8范围内。 可选地， 第一栅极材料层 4’的厚度可以为 150A〜 1500 A， 例如 150 A、 200 A； 第二栅极材料层 5’的厚度可以为 3000 A〜 8000 A， 例如 4000A。
需要说明的是， 发明人经研宄发现， 当第一栅极材料层 4’的厚度小于 150A时， 那么在基板 1上形成第一栅极材料层 4’时， 可能出现第一栅极材料层 4’的膜层不均匀 的情况，所以第一栅极材料层 4’的厚度需要大于等于 150A 当第一栅极材料层 4’的厚 度大于 1500 A时， 那么在刻蚀第一栅极材料层 4’时， 由于刻蚀的各向同性， 导致第一 栅极材料层 4’的横向刻蚀量会显著增加。
例如， 第一绝缘材料层 3’可以包括氮化硅或氧化硅等绝缘材料。
例如， 第一栅极材料层 4’和第二栅极材料层 5’可以由导电材料形成。 在一个示例 中， 第一栅极材料层 4’可以包括适用第一刻蚀液进行刻蚀的第一材料， 第二栅极材料 层 5’可以包括适用第二刻蚀液进行刻蚀的第二材料， 第一刻蚀液与第二刻蚀液不同。 例如， 第一栅极材料层 4’可以包括金属氧化物导电材料， 第二栅极材料层 5’可以包括 金属导电材料。 具体地， 第一栅极材料层 4’可以包括 ITO、 IZO等材料， 第一刻蚀液 的成分可以包括 HN03、 H2S04和 CH3COOH，第二栅极材料层 5’可以包括 Cu等材料， 第二刻蚀液的成分可以包括 H202。
可选地， 第一栅极材料层 4’可以包括适用第三刻蚀液进行刻蚀的第一材料， 第二 栅极材料层 5’可以包括适用第三刻蚀液进行刻蚀的第二材料， 第三刻蚀液对第一材料 的刻蚀速率不同于第三刻蚀液对第二材料的刻蚀速率。 例如， 第一栅极材料层 4’可以 包括第一金属材料，第二栅极材料层 5’可以包括不同于第一金属材料的第二金属材料。 具体地， 第一栅极材料层 4’可以包括 A1， 第二栅极材料层 5’可以包括 Cu， 第三刻蚀 液的成分可以包括 H202， 并且包括 H202的第三刻蚀液对 A1和 CU具有不同的刻蚀速 率。
在本公开的实施例中， 在基板 1上形成第一绝缘材料层 3’、 第一栅极材料层 4’和 第二栅极材料层 5’之后， 可以通过构图工艺， 来形成薄膜晶体管的叠层结构， 该叠层 结构包括堆叠设置在基板 1上的栅极绝缘层 3、 第一栅极 4和第二栅极 5。
具体地， 在步骤 S203中， 参照图 3C， 在第二栅极材料层 5’上形成光刻胶图案 6’。 例如， 可以在第二栅极材料层 5’上形成光刻胶， 然后通过曝光、 显影工艺， 来形成光 刻胶图案 6’。
光刻胶图案 6’的位置与有源层 2中待形成的沟道区 （下文中将详细描述） 的位置 对应， 具体地， 光刻胶图案 6’在基板 1上的正投影覆盖待形成的沟道区在基板 1上的 正投影。 如图 3C所示， 将光刻胶图案 6’的长度标记为 LCH， 该长度 Lch与待形成的沟 道区的设计长度相等。 需要说明的是， 此处的“设计长度”指的是在设计薄膜晶体管时 计算出的沟道区的理论长度。 本领域技术人员应该理解， 在实际制造薄膜晶体管的过 程中， 受限于实际的制造工艺， 实际制造出的沟道区的长度可能与沟道区的设计长度 存在偏差。
在步骤 S204中， 参照图 3D， 刻蚀第二栅极材料层 5’， 以形成第二栅极 5。
在步骤 S205中， 参照图 3E， 刻蚀第一栅极材料层 4’， 以形成第一栅极 4。
例如，可以通过湿法刻蚀工艺，分别刻蚀第二栅极材料层 5’和第一栅极材料层 4’， 以分别形成第二栅极 5和第一栅极 4。
例如， 可以使用第二刻蚀液刻蚀第二栅极材料层 5’， 使用第一刻蚀液刻蚀第一栅 极材料层 4’， 并且第二刻蚀液不能刻蚀第一栅极材料层 4’。
再例如， 可以使用第三刻蚀液同时刻蚀第二栅极材料层 5’和第一栅极材料层 4’， 但是， 第三刻蚀液对第二栅极材料层 5’和第一栅极材料层 4’具有不同的刻蚀速率。
在本实施例中， 如上文所述， 由于刻蚀的各向同性， 形成的第一栅极 4和第二栅 极 5相对于光刻胶图案 6’均会向内凹， S卩， 第一栅极 4和第二栅极 5均会具有刻蚀偏 差。为了描述方便，将第一栅极 4的长度标记为 L1，第一栅极 4的刻蚀偏差记为 AL1， 将第二栅极 5的长度标记为 L2， 第二栅极 5的刻蚀偏差记为 AL2， 如图 3D和图 3E 所示。 由于第一栅极材料层 4’的厚度小于第二栅极材料层 5’的厚度， 所以， 第一栅极 4的刻蚀偏差 AL1会小于第二栅极 5的刻蚀偏差 AL2， 即 AL1 < AL2。 相应地， 第一 栅极 4的长度大于第二栅极 5的长度， 即 L1 > L2。
在步骤 S206中， 参照图 3F， 在第一绝缘材料层 3’上执行构图工艺， 以形成第一 绝缘材料层 3’的图案， 即形成栅极绝缘层 3。 例如， 可以采用干法刻蚀工艺刻蚀第一 绝缘材料层 3’， 以形成栅极绝缘层 3。
在步骤 S207中， 参照图 3G， 可以对有源层 2的位于栅极两侧的部分进行导体化 处理， 以形成源极区 22和漏极区 23。
可选地， 所述导体化处理可以包括等离子处理、 退火处理、 光照处理或离子掺杂 等导体化处理工艺。
例如， 可以使用单一气体等离子体 （例如， 氦 （He） 等离子体、 氩 （Ar） 等离子 体、 氙 （Xe） 等离子体、 氢 （H） 等离子体） 或混合气体等离子体 （例如， 含有 SF6 和 02的混合气体等离子体） 对有源层 2的位于栅极两侧的部分进行导体化处理， SP， 对有源层 2未被栅极覆盖的部分进行导体化处理， 以提高有源层 2未被栅极覆盖的部 分的导电率。
再例如，可以采用真空退火处理对有源层 2未被栅极覆盖的部分进行导体化处理， 以提高有源层 2未被栅极覆盖的部分的导电率。
又例如， 可以使用预定光源 （例如紫外光） 照射例如由氧化物半导体形成的有源 层 2, 此时， 有源层 2未被栅极覆盖的部分被进行导体化处理， 具体地， 价带顶的电 子吸收预定光源的能量可以被激发到导带， 使得价带顶形成空穴层， 导带底形成电子 层， 这样， 有源层 2未被栅极覆盖的部分的导电率得以提高。
再例如， 可以对有源层 2未被栅极覆盖的部分进行离子掺杂， 以提高有源层 2未 被栅极覆盖的部分的导电率。
在本实施例中，可以使用导体化处理工艺对有源层 2的位于栅极 4两侧的部分（即 未被栅极覆盖的部分） 进行导体化处理， 使得有源层 2包括源极区 22、 沟道区 21和 漏极区 23 , 如图 3G所示， 并且经过导体化处理的源极区 22和漏极区 23的导电率大 于沟道区 21的导电率。
由于第一栅极 4的长度大于第二栅极 5的长度， 所以， 在该步骤中， 实际上是以 第一栅极 4为掩模执行导体化处理工艺， 被第一栅极 4覆盖的有源层 2的部分未被导 体化， 即仍为半导体， 该部分形成沟道区 21 ; 未被第一栅极 4覆盖的有源层 2的部分 被导体化， 分别形成具有较高导电率的源极区 22和漏极区 23。
第一栅极 4的刻蚀偏差 AL1小于第二栅极 5的刻蚀偏差 AL2, 例如， 第一栅极 4 的刻蚀偏差 AL1远小于第二栅极 5的刻蚀偏差 AL2。 由于实际上是以第一栅极 4为掩 模形成沟道区 21，所以，形成的沟道区 21的实际长度 LCH’与光刻胶图案 6’的长度 LCH （即沟道区的设计长度） 存在如下关系：
LCH，=LCH-2*AL1 ,
由于第一栅极材料层 4’的厚度可以形成得较小， 所以第一栅极 4的刻蚀偏差 AL1 可以形成得较小。 这样， 形成的沟道区 21 的实际长度 LCH’可以接近于光刻胶图案 6’ 的长度 LCH （即沟道区的设计长度）。
根据本公开的另一个示例， 第一栅极材料层 04’的厚度为 150 A， 第一栅极材料层 04’的材料为 ITO， 用于刻蚀第一栅极材料层 04’的第一刻蚀液的主要成分包括 HN03、 H2S04和 CH3COOH; 第二栅极材料层 05’的厚度为 5000 A， 第二栅极材料层 5’的材料 包括 Cu， 用于刻蚀第二栅极材料层 5’的第二刻蚀液的主要成分包括 H202。 此时， 湿 法刻蚀后形成的第一栅极 4的刻蚀偏差 AL1小于 0.5pm， 湿法刻蚀后形成的第二栅极 5的刻蚀偏差 AL2小于 2.5pm， 由此可见， 第一栅极 4的刻蚀偏差 AL1远小于第二栅 极 5的刻蚀偏差 AL2。
所以， 与根据图 1所示的实施例的制造方法相比， 在图 2、 图 3A〜 3G所示的实施 例的制造方法中， 形成的沟道区 21的实际长度会得到显著增大， 减轻了沟道长度变短 的问题， 从而可以避免阈值电压负向漂移、薄膜晶体管的阈值电压 Vth的均匀性降低的 问题， 提升了显示面板的显示质量。 特别有利地， 在本实施例中， 形成的薄膜晶体管 的沟道长度不会显著减小， 从而易于实现高分辨率的显示产品。
并且， 在根据本公开实施例的制造方法中， 利用栅极或第一栅极作为掩模进行导 体化处理， 以形成沟道区， 即利用栅极自对准工艺形成沟道区。 如图 3G所示， 源极 区 22和漏极区 23中的任一个在基板 1上的正投影与第一栅极 4和第二栅极 5中的任 一个在基板 1上的正投影不重叠。 这样， 避免了寄生电容的增大， 从而提高了薄膜晶 体管的性能。
可选地， 根据本公开的另一示例性实施例的薄膜晶体管的制造方法还可以包括下 面的步骤。 在步骤 S208中， 参照图 3H， 可以在基板 1上沉积覆盖有源层 2、 栅极绝缘层 3、 栅极 4、 5的层间绝缘层 7, 并在层间绝缘层 7中形成过孔 71、 72。
在步骤 S209中， 参照图 31， 可以在基板 1上沉积源漏极金属层， 以在层间绝缘层 7的过孔 71、 72中分别形成导电塞 81、 91并且在层间绝缘层 7上分别形成源极 8和 漏极 9。 如图 31所示， 源极 8通过导电塞 81与源极区 22电连接， 漏极 9通过导电塞 91与漏极区 23电连接。
在步骤 S210中， 参照图 3J所示， 可以在基板 1上形成覆盖层间绝缘层 7、 源极 8 和漏极 9的钝化层 10。
图 4是图 3A〜图 3J所示的制造方法制造出的薄膜晶体管的截面示意图。如图 4所 示， 薄膜晶体管 40具有顶栅型薄膜晶体管的结构， 它形成在基板 1上， 具体包括： 设 置在基板 1上的有源层 2, 有源层 2具有源极区 22、 漏极区 23以及位于源极区 22和 漏极区 23之间的沟道区 21 ; 设置在有源层 2的远离基板 1一侧的栅极绝缘层 3 ; 设置 在栅极绝缘层 3的远离基板 1一侧的第一栅极 4; 和设置在第一栅极 4的远离基板 1 一侧的第二栅极 5。
如图 4所示， 第一栅极 4的厚度小于第二栅极 5的厚度。 可选地， 第一栅极 4的 厚度可以远小于第二栅极 5的厚度， 例如， 第一栅极 4的厚度与第二栅极 5的厚度的 比值可以在 1/60〜 1/8范围内。 可选地， 第一栅极 4的厚度可以为 150A〜 1500 A， 例如 150 A、 200 A； 第二栅极 5的厚度可以为 3000 A〜 8000 A， 例如 4000A。 在本公开的实 施例中， 第一栅极 4主要用于在导体化处理中起遮挡作用， 例如， 可以防止在导体化 处理中的等离子体扩散到沟道区中， 所以， 第一栅极 4的厚度可以较小， 甚至可以小 至 150A。
需要说明的是， 发明人经研宄发现， 当第一栅极 4的厚度小于 150A时， 那么在 基板 1上形成第一栅极材料层 4’时，可能出现第一栅极材料层 4’的膜层不均匀的情况， 所以第一栅极 4的厚度需要大于等于 150A。
第一栅极 4和第二栅极 5可以由导电材料形成。 在一个示例中， 第一栅极 4可以 包括适用第一刻蚀液进行刻蚀的第一材料， 第二栅极 5可以包括适用第二刻蚀液进行 刻蚀的第二材料， 第一刻蚀液与第二刻蚀液不同。 例如， 第一栅极 4可以包括金属氧 化物导电材料，第二栅极 5可以包括金属导电材料。具体地，第一栅极 4可以包括 ITO、 IZO等材料， 第一刻蚀液的成分可以包括 HNO3、 H2SO4和 CH3COOH， 第二栅极 5可 以包括 Cu等材料， 第二刻蚀液的成分可以包括 H202。
可选地， 第一栅极 4可以包括适用第三刻蚀液进行刻蚀的第一材料， 第二栅极 5 可以包括适用第三刻蚀液进行刻蚀的第二材料， 第三刻蚀液对第一材料的刻蚀速率不 同于第三刻蚀液对第二材料的刻蚀速率。 例如， 第一栅极 4可以包括第一金属材料， 第二栅极 5可以包括不同于第一金属材料的第二金属材料。 具体地， 第一栅极 4可以 包括 A1， 第二栅极 5可以包括 Cu， 第三刻蚀液的成分可以包括 H202, 并且包括 H202 的第三刻蚀液对 A1和 Cu具有不同的刻蚀速率。
进一步参照图 4, 第一栅极 4的长度 L1大于第二栅极 5的长度 L2， S卩， 第一栅 极 4在基板 1上的正投影覆盖第二栅极 5在基板 1上的正投影。在本公开的实施例中， 形成第一栅极 4时的刻蚀偏差小于形成第二栅极 5时的刻蚀偏差， 所以， 第一栅极 4 的长度 L1大于第二栅极 5的长度 L2。 这样， 在以栅极为掩模进行导体化处理时， 可 以使得形成的沟道区的长度不会显著减小， 从而可以避免短沟道效应导致的薄膜晶体 管的阈值电压 Vth不均匀等问题。
进一步地，第一栅极 4在基板 1上的正投影可以覆盖沟道区 21在基板 1上的正投 影， 例如， 第一栅极 4在基板 1上的正投影与沟道区 21在基板 1上的正投影重合。沟 道区 21在基板 1上的正投影覆盖第二栅极 5在基板 1上的正投影。在本公开的实施例 中， 以第一栅极 4为掩模对有源层 2进行导体化处理以形成沟道区 21， 可以使得形成 的沟道区的长度不会显著减小， 从而可以避免短沟道效应导致的各种问题， 并且有利 于实现高分辨率的显示产品。
如图 4所示， 第二栅极 5电连接第一栅极 4, 例如， 第二栅极 5直接接触第一栅 极 4。 更具体地， 第一栅极 4靠近第二栅极 5的表面 （图 4中示出的第一栅极 4的上 表面） 与第二栅极 5靠近第一栅极 4的表面 （图 4中示出的第二栅极 5的下表面） 直 接接触。 以此方式， 第一栅极 4与第二栅极 5实现电连接。
如图 4所示， 源极区 22和漏极区 23均不与第一栅极 4或第二栅极 5叠置， 即， 第一栅极 4和第二栅极 5中的任一个在基板 1上的正投影与源极区 22和漏极区 23中 的任一个在基板 1上的正投影不重叠。 这样， 避免了寄生电容的增大， 从而提高了薄 膜晶体管的性能。 有源层 2的材料可以包括氧化物半导体材料、 多晶硅半导体材料 （例如低温多晶 硅） 或非晶硅半导体材料。
例如， 所述氧化物半导体材料可以包括 ZnO基氧化物层。 在这种情况下， 有源层 2还可以包含诸如 In或 Ga的第 III族元素、 诸如 Sn的第 IV族元素、 它们的组合或者 其它元素。再例如， 有源层 2可以包括 Cu氧化物层（CuB02层、 CuA102层、 CuGa02 层、 0!1!102层等）、 Ni氧化物层、 掺杂有 Ti的 Ni氧化物层、 掺杂有第 I族、 第 II族 和第 V族元素中的至少一种的 ZnO基氧化物层、 掺杂有 Ag的 ZnO基氧化物层、 PbS 层、 LaCuOS层或者 LaCuOSe层。 作为一个示例， 有源层 2可以包括铟镓锌氧化物 （Indium Gallium Zinc Oxide, 缩写为 IGZO）或铟锡锌氧化物（Indium Tin Zinc Oxide， 缩写为 ITZO）。
如图 4所示， 栅极绝缘层 3位于有源层 2与第一栅极 4之间， 并且栅极绝缘层 3 在基板 1上的正投影覆盖沟道区 21在基板 1上的正投影。栅极绝缘层 3用于隔离有源 层 2 （特别是沟道区 21） 与第一栅极 4。
例如， 如图 4所示， 源极区 22和漏极区 23均与沟道区 21共面， 但不与沟道区 21叠置。 再例如， 源极区 22和漏极区 23中的任一个的导电率可以大于沟道区 21的 导电率。
参照图 4, 薄膜晶体管 40还可以包括覆盖有源层 2、 栅极绝缘层 3、 栅极 4、 5的 层间绝缘层 7; 位于层间绝缘层 7中的导电塞 81、 91 ; 位于层间绝缘层 7上的源极 8 和漏极 9; 和覆盖层间绝缘层 7、 源极 8和漏极 9的钝化层 10。
源极 8和漏极 9分别连接至源极区 22和漏极区 23 ,通过将源极区 22和漏极区 23 中的任一个的导电率设置为大于沟道区 21的导电率， 可以提高源极、漏极的欧姆接触 能力。
图 5是根据本公开的另一示例性实施例的薄膜晶体管的截面示意图。 图 5示出的 薄膜晶体管具有与图 4示出的薄膜晶体管大致相同的结构， 下面将重点描述二者的不 同之处。
如图 5所示， 薄膜晶体管 50形成在基板 1上， 具体包括： 设置在基板 1上的遮光 层 11 ; 设置在基板 1上且覆盖遮光层 11的第三绝缘层 12; 设置在第三绝缘层 12的远 离基板 1一侧的有源层 2, 有源层 2具有源极区 22、 漏极区 23以及位于源极区 22和 漏极区 23之间的沟道区 21 ; 设置在有源层 2的远离基板 1一侧的栅极绝缘层 3 ; 设置 在栅极绝缘层 3的远离基板 1一侧的第一栅极 4; 和设置在第一栅极 4的远离基板 1 一侧的第二栅极 5。
例如， 遮光层 11可以由金属材料制成， 诸如 Mo、 A1等金属， 也可以由无机材料 制成。
如图 5所示， 遮光层 11在基板 1上的正投影可以完全覆盖沟道区 21在基板 1上 的正投影。 通过设置该遮光层， 可以保护沟道区不受背光或其他环境光的影响， 提高 薄膜晶体管的稳定性。
可选地， 本公开的实施例还提供一种阵列基板。 例如， 如图 6所示， 阵列基板 60 包括基板 1和设置在基板 1上的多个薄膜晶体管 61。 所述多个薄膜晶体管 61中的至 少一个可以为上述任一实施例中描述的薄膜晶体管。
可选地， 本公开的实施例还提供一种显示装置， 该显示装置可以包括上述阵列基 板， 上述阵列基板又包括上述任一种薄膜晶体管。 所述显示装置可以包括但不限于： 电子纸、 手机、 平板电脑、 电视机、 显示器、 笔记本电脑、 数码相框、 导航仪等任何 具有显示功能的产品或部件。 应该理解， 该显示装置具有与前述实施例提供的薄膜晶 体管相同的有益效果。 如图 7所示， 示意性示出了显示装置为智能手机的示例。
虽然根据本公开的总体发明构思的一些实施例已被图示和说明， 本领域普通技术 人员将理解， 在不背离本公开的总体发明构思的原则和精神的情况下， 可对这些实施 例做出改变， 本公开的范围以权利要求和它们的等同物限定。

Claims

权 利 要 求
1、 一种薄膜晶体管， 形成在基板上， 所述薄膜晶体管包括：
设置在所述基板上的有源层， 所述有源层具有源极区、 漏极区以及位于源极区和 漏极区之间的沟道区；
设置在所述有源层的远离所述基板一侧的第一栅极； 和
设置在所述第一栅极的远离所述基板一侧的第二栅极，
其中， 所述第一栅极的厚度小于所述第二栅极的厚度。
2、根据权利要求 1所述的薄膜晶体管， 其中， 所述第一栅极在所述基板上的正投 影覆盖所述第二栅极在所述基板上的正投影。
3、根据权利要求 1或 2所述的薄膜晶体管， 其中， 所述第一栅极在所述基板上的 正投影与所述沟道区在所述基板上的正投影完全重合。
4、根据权利要求 3所述的薄膜晶体管， 其中， 所述第一栅极和所述第二栅极中的 任一个在所述基板上的正投影与所述源极区和所述漏极区中的任一个在所述基板上的 正投影不重叠。
5、根据权利要求 1或 2所述的薄膜晶体管， 其中， 所述第一栅极靠近所述第二栅 极的表面与所述第二栅极靠近所述第一栅极的表面直接接触。
6、 根据权利要求 1、 2或 4所述的薄膜晶体管， 其中， 所述第一栅极包括适用第 一刻蚀液进行刻蚀的第一材料， 所述第二栅极包括适用第二刻蚀液进行刻蚀的第二材 料， 所述第一刻蚀液与所述第二刻蚀液不同； 或者，
其中， 所述第一栅极包括适用第三刻蚀液进行刻蚀的第一材料， 所述第二栅极包 括适用所述第三刻蚀液进行刻蚀的第二材料， 所述第三刻蚀液对所述第一材料的刻蚀 速率不同于所述第三刻蚀液对所述第二材料的刻蚀速率。
7、根据权利要求 6所述的薄膜晶体管， 其中， 所述第一栅极包括金属氧化物导电 材料， 所述第二栅极包括金属导电材料； 或者，
其中， 所述第一栅极包括第一金属材料， 所述第二栅极包括不同于所述第一金属 材料的第二金属材料。
8、 根据权利要求 1、 2、 4或 7所述的薄膜晶体管， 其中， 所述第一栅极的厚度与 所述第二栅极的厚度的比值在 1/60〜 1/8范围内。
9、根据权利要求 8所述的薄膜晶体管，其中，所述第一栅极的厚度为 150 A〜 1500
Ao
10、 根据权利要求 1、 2、 4、 7或 9所述的薄膜晶体管， 其中， 所述源极区和所述 漏极区中的任一个的导电率大于所述沟道区的导电率。
11、 根据权利要求 1、 2、 4、 7或 9所述的薄膜晶体管， 其中， 所述有源层的材料 包括氧化物半导体材料、 多晶硅半导体材料和非晶硅半导体材料中选择的一种。
12、 根据权利要求 1、 2、 4、 7或 9所述的薄膜晶体管， 还包括： 设置在所述基板 与所述有源层之间的遮光层， 所述遮光层在所述基板上的正投影覆盖所述沟道区在所 述基板上的正投影。
13、 一种阵列基板， 包括上述任一项权利要求所述的薄膜晶体管。
14、 一种显示装置， 包括权利要求 13所述的阵列基板。
15、 一种制造薄膜晶体管的方法， 包括：
在基板上形成有源层；
在所述基板上依次形成第一栅极材料层和第二栅极材料层， 所述第一栅极材料层 的厚度小于所述第二栅极材料层的厚度； 对所述第一栅极材料层和所述第二栅极材料层执行构图工艺， 以分别形成第一栅 极和第二栅极； 和
以所述第一栅极为掩模， 对所述有源层执行导体化处理工艺， 以使得所述有源层 包括源极区、 漏极区以及位于所述源极区和所述漏极区之间的沟道区。
16、根据权利要求 15所述的方法， 其中， 对所述第一栅极材料层和所述第二栅极 材料层执行构图工艺， 以分别形成第一栅极和第二栅极包括：
在所述第二栅极材料层上形成光刻胶层；
通过曝光和显影工艺， 形成光刻胶图案；
使用第二刻蚀液刻蚀所述第二栅极材料层， 以形成第二栅极； 和
使用不同于第二刻蚀液的第一刻蚀液刻蚀所述第一栅极材料层，以形成第一栅极。
17、根据权利要求 15所述的方法， 其中， 对所述第一栅极材料层和所述第二栅极 材料层执行构图工艺， 以分别形成第一栅极和第二栅极包括：
在所述第二栅极材料层上形成光刻胶层；
通过曝光和显影工艺， 形成光刻胶图案； 和
使用第三刻蚀液同时刻蚀所述第二栅极材料层和所述第一栅极材料层， 以形成第 一栅极和第二栅极， 所述第三刻蚀液对所述第一栅极材料层的刻蚀速率不同于所述第 三刻蚀液对所述第二栅极材料层的刻蚀速率。
18、 根据权利要求 15-17 中任一项所述的方法， 其中， 所述第一栅极在所述基板 上的正投影覆盖所述第二栅极在所述基板上的正投影。
19、 根据权利要求 18所述的方法， 其中， 以所述第一栅极为掩模， 对所述有源层 执行导体化处理工艺， 以使得所述有源层包括源极区、 漏极区以及位于所述源极区和 所述漏极区之间的沟道区包括：
对所述有源层未被所述第一栅极覆盖的部分执行导体化处理工艺， 以使得所述有 源层未被所述第一栅极覆盖的部分分别形成源极区和漏极区， 所述有源层被所述第一 栅极覆盖的部分形成沟道区。
20、根据权利要求 19所述的方法， 其中， 所述第一栅极在所述基板上的正投影与 所述沟道区在所述基板上的正投影完全重合。
21、根据权利要求 18所述的方法， 其中， 所述第一栅极材料层的厚度与所述第二 栅极材料层的厚度的比值在 1/60〜 1/8范围内。
22、根据权利要求 21所述的方法，其中，所述第一栅极材料层的厚度为 150 A〜 1500
Ao
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109920856B (zh) * 2019-02-27 2021-03-19 合肥鑫晟光电科技有限公司 薄膜晶体管及其制造方法、阵列基板和显示装置
CN111244109B (zh) * 2020-01-17 2022-12-23 深圳市华星光电半导体显示技术有限公司 像素驱动电路及其制作方法
US11825661B2 (en) * 2020-09-23 2023-11-21 Taiwan Semiconductor Manufacturing Company Limited Mobility enhancement by source and drain stress layer of implantation in thin film transistors
CN113241351A (zh) * 2021-06-16 2021-08-10 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
CN113707725B (zh) * 2021-08-27 2023-09-22 合肥鑫晟光电科技有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置
CN114300481B (zh) * 2021-12-17 2026-01-02 厦门天马微电子有限公司 阵列基板、显示面板及显示装置
CN115513287B (zh) * 2022-09-14 2026-01-23 武汉华星光电技术有限公司 显示面板及其制作方法
CN116130509B (zh) * 2023-02-27 2026-04-03 成都京东方光电科技有限公司 晶体管、显示模组、显示面板和显示装置
WO2025123332A1 (zh) * 2023-12-15 2025-06-19 京东方科技集团股份有限公司 阵列基板、显示面板和显示装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060030089A1 (en) * 2002-04-15 2006-02-09 Hoon-Ju Chung Method for fabricating polycrystalline silicon thin film transistor
US8890156B2 (en) * 2012-03-14 2014-11-18 Donnguan Masstop Liquid Crystal Display Co., Ltd. Active device and active device array substrate
CN104681628A (zh) * 2015-03-17 2015-06-03 京东方科技集团股份有限公司 多晶硅薄膜晶体管和阵列基板及制造方法与一种显示装置
CN105789117A (zh) * 2016-03-23 2016-07-20 深圳市华星光电技术有限公司 Tft基板的制作方法及制得的tft基板
CN106684155A (zh) * 2017-01-05 2017-05-17 京东方科技集团股份有限公司 双栅薄膜晶体管及其制备方法、阵列基板及显示装置
CN107818988A (zh) * 2017-09-27 2018-03-20 武汉华星光电半导体显示技术有限公司 柔性显示面板及其制作方法
CN109920856A (zh) * 2019-02-27 2019-06-21 合肥鑫晟光电科技有限公司 薄膜晶体管及其制造方法、阵列基板和显示装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW418539B (en) * 1998-05-29 2001-01-11 Samsung Electronics Co Ltd A method for forming TFT in liquid crystal display
US6576926B1 (en) * 1999-02-23 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
TW513753B (en) * 2000-03-27 2002-12-11 Semiconductor Energy Lab Semiconductor display device and manufacturing method thereof
JP6523695B2 (ja) * 2014-02-05 2019-06-05 株式会社半導体エネルギー研究所 半導体装置
KR102465381B1 (ko) * 2015-12-14 2022-11-10 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102448033B1 (ko) * 2015-12-21 2022-09-28 삼성디스플레이 주식회사 박막 트랜지스터의 제조 방법, 박막 트랜지스터 기판, 및 평판 표시 장치
CN105702687A (zh) * 2016-04-13 2016-06-22 武汉华星光电技术有限公司 Tft基板及其制作方法
TWI653747B (zh) * 2017-07-25 2019-03-11 友達光電股份有限公司 陣列基板及其製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060030089A1 (en) * 2002-04-15 2006-02-09 Hoon-Ju Chung Method for fabricating polycrystalline silicon thin film transistor
US8890156B2 (en) * 2012-03-14 2014-11-18 Donnguan Masstop Liquid Crystal Display Co., Ltd. Active device and active device array substrate
CN104681628A (zh) * 2015-03-17 2015-06-03 京东方科技集团股份有限公司 多晶硅薄膜晶体管和阵列基板及制造方法与一种显示装置
CN105789117A (zh) * 2016-03-23 2016-07-20 深圳市华星光电技术有限公司 Tft基板的制作方法及制得的tft基板
CN106684155A (zh) * 2017-01-05 2017-05-17 京东方科技集团股份有限公司 双栅薄膜晶体管及其制备方法、阵列基板及显示装置
CN107818988A (zh) * 2017-09-27 2018-03-20 武汉华星光电半导体显示技术有限公司 柔性显示面板及其制作方法
CN109920856A (zh) * 2019-02-27 2019-06-21 合肥鑫晟光电科技有限公司 薄膜晶体管及其制造方法、阵列基板和显示装置

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