WO2020171322A1 - 발광 소자 및 이를 구비한 표시 장치 - Google Patents

발광 소자 및 이를 구비한 표시 장치 Download PDF

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light
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김대현
김동욱
조현민
김세영
이승아
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Definitions

  • the present invention relates to a light-emitting device, and more particularly, to a microscopic light-emitting device and a display device including the same.
  • Light Emitting Diodes exhibit relatively good durability even under harsh environmental conditions, and have excellent performance in terms of life and brightness. Recently, researches for applying such light emitting diodes to various display devices have been actively conducted.
  • a technology for manufacturing a microscopic light-emitting diode as small as a micro-scale or nano-scale using an inorganic crystal structure, for example, a structure in which a nitride-based semiconductor is grown is being developed.
  • Such a light emitting diode may be manufactured in a size small enough to constitute a pixel of a display panel.
  • the light-emitting diode can be independently grown on a substrate, and then the grown light-emitting diode can be separated and used for manufacturing a display panel.
  • An object of the present invention is to provide a light emitting device capable of improving light emission efficiency by placing an active layer interposed between two semiconductor layers having different conductivity in the center along the length direction.
  • Another problem to be solved by the present invention is to provide a display device including the above-described light emitting element.
  • a light-emitting device may include a light-emitting stacking pattern including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer sequentially stacked in one direction.
  • the active layer may include a first surface in contact with the first conductive semiconductor layer and a second surface in contact with the second conductive semiconductor layer while facing the first surface along a length direction of the light emitting stack pattern.
  • the first conductive semiconductor layer may include at least one n-type semiconductor layer
  • the second conductive semiconductor layer may include at least one p-type semiconductor layer.
  • the first surface of the active layer corresponds to -20% to +20% of half the total length of the light-emitting laminate pattern along the length direction of the light-emitting laminate pattern in the light-emitting laminate pattern. It can be located at any point.
  • a point corresponding to half of the total length of the light emitting layered pattern may be located between the first and second surfaces of the active layer.
  • a distance from the first surface of the active layer to the upper surface of the second conductive semiconductor layer is from the lower surface of the first conductive semiconductor layer to the first surface of the active layer. It may be different from the distance to the upper surface of the first conductive semiconductor layer in contact.
  • a distance from the first surface of the active layer to the upper surface of the second conductive semiconductor layer is from the lower surface of the first conductive semiconductor layer to the first surface of the active layer. It may be the same as the distance to the upper surface of the first conductive semiconductor layer in contact.
  • the light emitting stacking pattern may have a circular column shape in which the first conductive semiconductor layer, the active layer, and the second conductive semiconductor layer are sequentially stacked along the length direction.
  • a ratio of a distance from the second surface of the active layer to the upper surface of the second conductive semiconductor layer to the total length of the light emitting layered pattern may be 0.5 or less.
  • the light emitting stacking pattern may further include an electrode layer disposed on the second conductive semiconductor layer.
  • a ratio of the distance from the second surface of the active layer to the upper surface of the electrode layer to the total length of the light emitting layered pattern may be 0.5 or less.
  • the electrode layer may be thicker than the second conductive semiconductor layer and thinner than the first conductive semiconductor layer along a length direction of the light emitting stacking pattern.
  • the distance from the first surface of the active layer to the upper surface of the electrode layer is the first contacting the first surface of the active layer from the lower surface of the first conductive semiconductor layer. 1 It may be different from the distance to the upper surface of the conductive semiconductor layer.
  • the electrode layer may include a transparent metal oxide, and may have a thickness of 0.5 ⁇ m to 1 ⁇ m in the length direction of the light emitting layered pattern.
  • the light emitting device may further include an insulating film surrounding an outer peripheral surface of the light emitting layered pattern.
  • a display device includes: a substrate including a display area and a non-display area; And a plurality of pixels provided in the display area of the substrate and each having a plurality of sub-pixels.
  • each sub-pixel may include a pixel circuit unit including at least one transistor and a display device layer including at least one light emitting device that emits light.
  • the display device layer has first and second electrodes spaced apart from each other, a first end and a second end in a longitudinal direction, and connected to the first and second electrodes, respectively. It may include the light emitting device.
  • the light emitting device includes: a light emitting stacking pattern provided on the pixel circuit unit, including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer sequentially stacked along the length direction; And an insulating film surrounding an outer circumferential surface of the light emitting stacked pattern.
  • the active layer may include a first surface in contact with the first conductive semiconductor layer along the length direction and a second surface in contact with the second conductive semiconductor layer while facing the first surface.
  • the first conductive semiconductor layer may include at least one n-type semiconductor layer
  • the second conductive semiconductor layer may include at least one p-type semiconductor layer.
  • the first surface of the active layer is located at a point corresponding to -20% to +20% of half the total length of the light-emitting laminate pattern along the length direction in the light-emitting laminate pattern. can do.
  • a distance from the first surface of the active layer to the upper surface of the second conductive semiconductor layer is from the lower surface of the first conductive semiconductor layer to the first surface of the active layer. It may be different from the distance to the upper surface of the first conductive semiconductor layer in contact.
  • a ratio of a distance from the second surface of the active layer to the upper surface of the second conductive semiconductor layer to the total length of the light emitting layered pattern may be 0.5 or less.
  • the light emitting stacking pattern may further include an electrode layer disposed on the second conductive semiconductor layer.
  • the electrode layer may include a transparent metal oxide, and may have a thickness of 0.5 ⁇ m to 1 ⁇ m in the length direction of the light emitting layered pattern.
  • a ratio of a distance from the second surface of the active layer to the upper surface of the electrode layer to the total length of the light-emitting stacking pattern may be 0.5 or less.
  • the distance from the first surface of the active layer to the upper surface of the electrode layer is the first contacting the first surface of the active layer from the lower surface of the first conductive semiconductor layer. 1 It may be different from the distance to the upper surface of the conductive semiconductor layer.
  • the display device layer may further include an insulating layer disposed on the light emitting device to expose the first and second ends of the light emitting device.
  • the insulating layer may have a width equal to or smaller than a distance from a lower surface of the first conductive semiconductor layer to an upper surface of the first conductive semiconductor layer along the length direction of the light emitting device.
  • the display device layer may include: a first contact electrode electrically connecting one of the first and second ends of the light-emitting device to the first electrode; And a second contact electrode electrically connecting the second electrode to the other of the first and second ends of the light emitting device.
  • the first contact electrode and the second contact electrode may be disposed on the insulating layer.
  • the active layer of the light-emitting laminate pattern grown on the substrate is positioned at the center (or center) of the light-emitting laminate pattern along the length direction of the light-emitting laminate pattern to provide uniform intensity of light at both ends.
  • a light-emitting device capable of improving light emission efficiency by emitting light may be provided.
  • a display device including the above-described light emitting device may be provided.
  • FIG. 1A is a perspective view schematically showing a light emitting device according to an embodiment of the present invention.
  • FIG. 1B is a cross-sectional view of the light emitting device of FIG. 1A.
  • FIGS. 1A and 1B are cross-sectional views sequentially illustrating a method of manufacturing the light emitting device of FIGS. 1A and 1B.
  • 3A is a perspective view schematically showing a light emitting device according to an embodiment of the present invention.
  • FIG. 3B is a cross-sectional view of the light emitting device of FIG. 3A.
  • 4A to 4I are cross-sectional views sequentially illustrating a method of manufacturing the light emitting device of FIGS. 3A and 3B.
  • FIG. 5 is a schematic plan view of a display device according to an exemplary embodiment of the present invention, and in particular, a display device using the light emitting device shown in FIGS. 1A and 1B or 3A and 3B as a light emitting source.
  • 6A to 6C are circuit diagrams illustrating a pixel area of a first sub-pixel included in one of the pixels illustrated in FIG. 5, according to various exemplary embodiments.
  • FIG. 7 is a plan view schematically illustrating first to third sub-pixels included in one of the pixels shown in FIG. 5.
  • FIG. 8 is a cross-sectional view taken along line I to I'of FIG. 7.
  • 9A is an enlarged cross-sectional view of the EA1 portion of FIG. 8.
  • FIG. 9B is an enlarged cross-sectional view illustrating a state in which a part of the insulating film of the light emitting device of FIG. 9A is peeled off.
  • FIG. 10 is an enlarged cross-sectional view illustrating a portion of a display device layer including the light emitting device illustrated in FIG. 3A and corresponding to the EA1 part of FIG. 8.
  • FIG. 11 is a cross-sectional view corresponding to lines I to I'of FIG. 7 in which the partition wall shown in FIG. 8 is implemented according to another shape.
  • FIG. 12 is a schematic plan view of the first sub-pixel of FIG. 7 and including only a partial configuration of a display element layer.
  • FIG. 13 is a cross-sectional view taken along line II to II' of FIG. 12.
  • FIG. 14 is an enlarged cross-sectional view of the EA2 portion of FIG. 13.
  • FIG. 15 is an enlarged cross-sectional view illustrating a portion of a display device layer including the light emitting device illustrated in FIG. 3A, corresponding to the EA2 part of FIG. 13.
  • FIG. 16 is a cross-sectional view illustrating the first and second contact electrodes illustrated in FIG. 8 according to another exemplary embodiment, and corresponding to lines I to I'of FIG. 7.
  • FIG. 17 is an enlarged cross-sectional view of a portion EA3 of FIG. 16.
  • FIG. 18 is an enlarged cross-sectional view illustrating a portion of a display device layer including the light emitting device illustrated in FIG. 3A, corresponding to the EA3 portion of FIG. 16.
  • first and second may be used to describe various components, but the components should not be limited by the terms. These terms are used only for the purpose of distinguishing one component from another component.
  • a first element may be referred to as a second element, and similarly, a second element may be referred to as a first element.
  • Singular expressions include plural expressions unless the context clearly indicates otherwise.
  • the formed direction is not limited only to the upper direction, and includes those formed in the side or lower direction.
  • a part such as a layer, film, region, plate, etc. is said to be “under” another part, this includes not only the case where the other part is “directly below", but also the case where there is another part in the middle.
  • FIG. 1A is a perspective view schematically showing a light emitting device according to an embodiment of the present invention
  • FIG. 1B is a cross-sectional view of the light emitting device of FIG. 1A.
  • FIG. 1A and 1B illustrate a light emitting device having a circular column shape for excursion in the illustration, but the type and/or shape of the light emitting device according to the exemplary embodiment of the present invention is not limited thereto.
  • a light emitting device LD includes a first conductive semiconductor layer 11, a second conductive semiconductor layer 13, and the first and second conductive layers. It may include an active layer 12 interposed between the semiconductor layers (11, 13).
  • the light emitting device LD includes a light emitting stacking pattern 10 sequentially stacked in the order of the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13. ) Can be implemented. That is, the emission stacking pattern 10 includes a first conductive semiconductor layer 11, an active layer 12 disposed on one surface of the first conductive semiconductor layer 11, and a first conductive semiconductor layer 12 disposed on one surface of the active layer 12. 2 A conductive semiconductor layer 13 may be included. According to an embodiment, the light emitting stacking pattern 10 may further include an electrode layer 15 provided on one surface of the second conductive semiconductor layer 13.
  • the light emitting device LD may be provided in a rod shape extending in one direction.
  • the light emitting element LD may have one end (or lower end) and the other end (or upper end) along the extending direction.
  • One of the first and second conductive semiconductor layers 11 and 13 is disposed at one end (or the lower end), and the remaining one of the first and second conductive semiconductor layers 11 and 13 is disposed at the other end (or upper end).
  • the light emitting device LD may be provided in a circular column shape, but is not limited thereto, and may be provided in a polygonal column shape, a triangular column shape, or the like.
  • the light emitting device LD may have a rod-like shape or a bar-like shape that is long in the length L direction (ie, the aspect ratio is greater than 1).
  • the length L of the light emitting element LD in the length L direction may be greater than the diameter D or the width of the cross section.
  • the light-emitting device LD may include a light-emitting diode manufactured in a micro-miniature so as to have a diameter (D) and/or a length (L) of the order of micro-scale or nano-scale.
  • the diameter D of the light emitting device LD may be about 0.5 ⁇ m to 500 ⁇ m, and the length L may be about 1 ⁇ m to 10 ⁇ m.
  • the size of the light-emitting element LD is not limited thereto, and the size of the light-emitting element LD may be changed to meet the requirements of a lighting device or a self-luminous display device to which the light-emitting element LD is applied. .
  • the first conductive semiconductor layer 11 may include at least one n-type semiconductor layer, for example.
  • the first conductive semiconductor layer 11 includes any one of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and is doped with a first conductive dopant such as Si, Ge, Sn, etc. It may include a semiconductor layer.
  • the material constituting the first conductive semiconductor layer 11 is not limited thereto, and the first conductive semiconductor layer 11 may be formed of various other materials.
  • the active layer 12 is disposed on the first conductive semiconductor layer 11 and may be formed in a single or multiple quantum well structure.
  • a cladding layer (not shown) doped with a conductive dopant may be formed on and/or under the active layer 12.
  • the cladding layer may be formed of an AlGaN layer or an InAlGaN layer.
  • a material such as AlGaN or AlInGaN may be used to form the active layer 12, and various other materials may constitute the active layer 12.
  • the light-emitting element LD When an electric field of a predetermined voltage or more is applied to both ends of the light-emitting element LD, the electron-hole pairs are coupled in the active layer 12 to cause the light-emitting element LD to emit light.
  • the light-emitting element LD can be used as a light source for various light-emitting devices including pixels of a display device.
  • the active layer 12 includes a first surface 12a in contact with the upper surface 11b of the first conductive semiconductor layer 11 and a second surface 12a in contact with the lower surface 13a of the second conductive semiconductor layer 13 ( 12b) may be included.
  • the first surface 12a and the second surface 12b may face each other in the length L direction of the light emitting element LD.
  • the second conductive semiconductor layer 13 is disposed on the second surface 12b of the active layer 12 and may include a semiconductor layer of a different type from the first conductive semiconductor layer 11.
  • the second conductive semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second conductive semiconductor layer 13 includes at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and includes a p-type semiconductor layer doped with a second conductive dopant such as Mg. can do.
  • the material constituting the second conductive semiconductor layer 13 is not limited thereto, and various other materials may constitute the second conductive semiconductor layer 13.
  • the light emitting stacked pattern 10 may include an electrode layer 15 disposed on the upper surface 13b of the second conductive semiconductor layer 13. Accordingly, the emission stacking pattern 10 may include a stacked structure in which the first conductive semiconductor layer 11, the active layer 12, the second conductive semiconductor layer 13, and the electrode layer 15 are sequentially stacked. .
  • the light emitting stacking pattern 10 may be provided and/or formed in a shape corresponding to the shape of the light emitting device LD.
  • the light emitting stacking pattern 10 may also be provided in a circular column shape.
  • the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer included in the light-emitting laminate pattern 10 (13), and the electrode layer 15 may have a circular column shape.
  • the first conductive semiconductor layer 11 may be disposed at one end (or lower end) of the light emitting device LD, and the electrode layer 15 may be disposed at the other end (or upper end) of the light emitting device LD.
  • the light-emitting element LD is positioned at both ends of the light-emitting element LD and includes a lower surface 11a of the first conductive semiconductor layer 11 exposed to the outside and an upper surface 15b of the electrode layer 15. I can.
  • the lower surface 11a of the first conductive semiconductor layer 11 and the upper surface 15b of the electrode layer 15 may be surfaces electrically connected by contacting an external conductive material.
  • the lower surface 11a of the first conductive semiconductor layer 11 may be the lower surface LD_1 of the light emitting device LD, and the upper surface 15b of the electrode layer 15 is It may be the upper surface LD_2 of the light-emitting element LD.
  • the first conductive semiconductor layer 11 When the light emitting device LD has a circular column shape, the first conductive semiconductor layer 11 may be disposed under the circular column, and the electrode layer 15 may be disposed on the circular column.
  • the lower surfaces 11a and LD_1 of the first conductive semiconductor layer 11 and the upper surfaces 15b and LD_2 of the electrode layer 15 may have a circular shape.
  • the lower surfaces 11a and LD_1 of the first conductive semiconductor layer 11 and the upper surfaces 15b and LD_2 of the electrode layer 15 are elliptical. Can be done.
  • the lower surfaces 11a and LD_1 of the first conductive semiconductor layer 11 and the upper surfaces 15b and LD_2 of the electrode layer 15 can be made of polygons.
  • the light-emitting laminated pattern 10 When the light-emitting laminated pattern 10 is provided in a shape corresponding to the shape of the light-emitting element LD, the light-emitting laminated pattern 10 has a length substantially similar or equal to the length L of the light-emitting element LD. Can have. For example, when the light emitting device LD has a length L of about 3.5 ⁇ m, the light emitting stacking pattern 10 may also have a length of about 3.5 ⁇ m. In the following embodiments, the description is made on the premise that the light-emitting layered pattern 10 is the same as the length L of the light-emitting element LD, and the length of the light-emitting layered pattern 10 is defined as the length of the light-emitting element LD. It will be given the same reference numeral as the length L.
  • the electrode layer 15 may be an ohmic contact electrode electrically connected to the second conductive semiconductor layer 13, but is not limited thereto.
  • the electrode layer 15 may include a metal or metal oxide, and for example, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO, and oxides or alloys thereof may be used alone or in combination.
  • the electrode layer 15 may be substantially transparent or translucent. Accordingly, light generated by the active layer 12 may pass through the electrode layer 15 and be emitted to the outside of the light emitting device LD.
  • the electrode layer 15 may be formed of a transparent metal oxide such as indium tin oxide (ITO) or an opaque metal selectively according to the color of light finally emitted from the active layer 12.
  • ITO indium tin oxide
  • the electrode layer 15 may be formed of a transparent metal oxide such as indium tin oxide (ITO).
  • the electrode layer 15 may be made of an opaque metal such as Cr, Ti, or Ni.
  • the electrode layer 15 is a transparent metal oxide to secure light transmittance when the active layer 12 emits red or infrared light in the 580 nm to 900 nm wavelength range. It can also be made of.
  • the electrode layer 15 has been described and illustrated as a single conductive layer made of a transparent metal oxide and/or a single conductive layer made of an opaque metal, but the present invention is not limited thereto.
  • the electrode layer 15 may be formed of a multilayer in which a conductive layer made of at least one transparent metal oxide and a conductive layer made of at least one opaque metal are stacked.
  • the light emitting device LD may further include an insulating film 14 provided on the outer peripheral surface (or surface) of the light emitting stack pattern 10.
  • the insulating film 14 may include a transparent insulating material.
  • the insulating film 14 may include one or more insulating materials selected from the group consisting of SiO 2 , Si 3 N 4 , Al 2 O 3 and TiO 2 , but is not limited thereto, and various Materials can be used.
  • the insulating film 14 may prevent an electrical short that may occur when the active layer 12 comes into contact with conductive materials other than the first conductive semiconductor layer 11 and the second conductive semiconductor layer 13.
  • surface defects of the light emitting device LD can be minimized, thereby improving life and efficiency.
  • the insulating film 14 may prevent unwanted short circuits that may occur between the light-emitting elements LD. As long as the active layer 12 can prevent the occurrence of a short circuit with an external conductive material, whether or not the insulating film 14 is provided is not limited.
  • the insulating film 14 may be formed and/or provided on the surface (or outer circumferential surface) of the light emitting layered pattern 10 so as to surround at least the outer circumferential surface of the active layer 12, and in addition to the first and second conductive semiconductor layers 11 , 13) and the outer peripheral surface of the electrode layer 15 may be further surrounded.
  • the insulating film 14 may completely surround the outer peripheral surfaces of both ends of the light emitting element LD having different polarities, but the present invention is not limited thereto.
  • the insulating film 14 may surround a portion of the outer peripheral surface of the first conductive semiconductor layer 11 and/or a portion of the outer peripheral surface of the electrode layer 15.
  • the insulating film 14 is a lower surface 14a parallel to the lower surface 11a of the first conductive semiconductor layer 11 in a direction crossing the length L direction of the light emitting element LD, and the length L It may include an upper surface 14b facing the lower surface 14a in a direction, and a side surface 14c surrounding the surface (or outer circumferential surface) of the light emitting stacking pattern 10.
  • the lower surface 14a of the insulating film 14, the upper surface 14b of the insulating film 14, and the side surface 14c of the insulating film 14 are connected to each other and may be continuous.
  • the upper surface 14b of the insulating film 14 may be defined as a virtual surface including the upper circumference of the insulating film 14, and the lower surface 14a of the insulating film 14 is the insulating film 14 It may be defined as a virtual surface including the lower circumference of the film 14.
  • the insulating film 14 may entirely surround the outer peripheral surface of the electrode layer 15.
  • the upper surface 14b of the insulating film 14 and the upper surface 15b of the electrode layer 15 may be provided and/or formed on the same surface (or the same line).
  • the present invention is not limited thereto, and when the insulating film 14 partially surrounds or does not surround the outer peripheral surface of the electrode layer 15 according to the embodiment, the upper surface 14b of the insulating film 14 and The upper surfaces 15b and LD_2 of the electrode layer 15 may be provided and/or formed on different surfaces (or different lines).
  • the insulating film 14 may entirely surround the outer peripheral surface of the first conductive semiconductor layer 11.
  • the lower surface 14a of the insulating film 14 and the lower surfaces 11a and LD_1 of the first conductive semiconductor layer 11 may be provided and/or formed on the same surface (or the same line).
  • the present invention is not limited thereto, and when the insulating film 14 partially surrounds or does not surround the outer peripheral surface of the first conductive semiconductor layer 11, the lower surface of the insulating film 14 (14a) and the lower surfaces 11a and LD_1 of the first conductive semiconductor layer 11 may be provided and/or formed on different surfaces (or different lines).
  • the length of the side surface 14c of the insulating film 14 based on the length L direction of the light emitting device LD is the first conductive semiconductor layer 11, the active layer 12, It may be the same as the length L of the light emitting stacked pattern 10 including the second conductive semiconductor layer 13 and the electrode layer 15, but the present invention is not limited thereto.
  • the length of the side surface 14c of the insulating film 14 may be less than or longer than the length L of the light emitting layered pattern 10 based on the length L direction of the light emitting element LD.
  • the lower surface 14a of the insulating film 14 may be located on the same surface (or the same line) as the lower surfaces 11a and LD_1 of the first conductive semiconductor layer 11, and the upper surface of the insulating film 14
  • the surface 14b may be positioned on the same surface (or the same line) as the upper surfaces 15b and LD_2 of the electrode layer 15.
  • the lower surface 14a of the insulating film 14 and the lower surfaces 11a and LD_1 of the first conductive semiconductor layer 11 do not necessarily have to be located on the same surface (or the same line), depending on the embodiment, They may be located on different sides (or different lines).
  • the upper surface 14b of the insulating film 14 and the upper surfaces 15b and LD_2 of the electrode layer 15 do not necessarily have to be located on the same surface (or the same line), and depending on the embodiment, different It can also be located on a surface (or on a different line).
  • the electrode layers 15 may have different thicknesses. Specifically, the thickness d1 of the first conductive semiconductor layer 11, the thickness d2 of the active layer 12, and the thickness of the second conductive semiconductor layer 13 in the length L direction of the light emitting device LD ( d3) and the thickness d4 of the electrode layer 15 may be different, respectively.
  • the thickness d1 of the first conductive semiconductor layer 11 is the lower surface 11a of the first conductive semiconductor layer 11 in the length L direction of the light emitting device LD. LD_1) and the upper surface 11b thereof.
  • the first conductive semiconductor layer 11 may have a thickness d1 of approximately 1 ⁇ m to 5 ⁇ m, but is not limited thereto.
  • the thickness d2 of the active layer 12 may mean a gap between the lower surface 12a of the active layer 12 and the upper surface 12b of the active layer 12 in the length L direction of the light emitting device LD. In this case, the lower surface 12a of the active layer 12 may contact the upper surface 11b of the first conductive semiconductor layer 11.
  • the active layer 12 may have a thickness d2 of approximately 0.05 ⁇ m to 0.5 ⁇ m, but is not limited thereto.
  • the thickness d3 of the second conductive semiconductor layer 13 is between the lower surface 13a of the second conductive semiconductor layer 13 and the upper surface 13b thereof in the length L direction of the light emitting device LD. Can mean an interval. In this case, the lower surface 13a of the second conductive semiconductor layer 13 may contact the upper surface 12b of the active layer 12.
  • the second conductive semiconductor layer 13 may have a thickness d3 of about 0.08 ⁇ m to 2 ⁇ m, but is not limited thereto.
  • the thickness d4 of the electrode layer 15 may mean a gap between the lower surface 15a of the electrode layer 15 and the upper surface 15b of the electrode layer 15 in the length L direction of the light emitting element LD. In this case, the lower surface 15a of the electrode layer 15 may contact the upper surface 13b of the second conductive semiconductor layer 13.
  • the electrode layer 15 may have a thickness d4 of approximately 0.5 ⁇ m to 1 ⁇ m, but is not limited thereto.
  • the thickness d1 of the first conductive semiconductor layer 11 is the thickness d2 of the active layer 12, the thickness d3 of the second conductive semiconductor layer 13, and the electrode layer ( 15) may be larger than each of the thickness d4.
  • the thickness d1 of the first conductive semiconductor layer 11 is the thickness d2 of the active layer 12, the thickness d3 of the second conductive semiconductor layer 13, and the thickness d4 of the electrode layer 15. It may be the same as or similar to the sum of the values, but the present invention is not limited thereto.
  • the thickness d1 of the first conductive semiconductor layer 11 is the thickness d2 of the active layer 12, the thickness d3 of the second conductive semiconductor layer 13, and the thickness of the electrode layer 15 It may be less than or greater than the sum of (d4).
  • the thickness d1 of the first conductive semiconductor layer 11 is the thickness d2 of the active layer 12, the thickness d3 of the second conductive semiconductor layer 13, and the electrode layer ( It may be substantially the same as or similar to the sum of the thickness d4 of 15).
  • the light-emitting device LD may include a first region (I) and a second region (II).
  • the first region (I) and the second region (II) are the lower surfaces of the active layer 12 in contact with the upper surface 11b of the first conductive semiconductor layer 11 along the length L direction of the light emitting device LD. Although it may be classified based on (12a), it is not necessarily limited thereto.
  • the light emitting device LD includes an upper surface 12b of the active layer 12, a lower surface 13a of the second conductive semiconductor layer 13, and an upper surface of the second conductive semiconductor layer 13 ( 13b) and the like may be divided into a first area (I) and a second area (II).
  • the light emitting device LD is not necessarily divided into a first region (I) and a second region (II), and for convenience of explanation, the light emitting device LD is divided into the first region (I) and the second region (II). May be.
  • the first region (I) is the lower portion of the active layer 12 along the length L direction of the light emitting device LD from the lower surface 11a of the first conductive semiconductor layer 11. It may mean an area reaching up to the surface 12a. That is, the first region I may mean a region extending from the lower surface LD_1 of the light emitting device LD to the lower surface 12a of the active layer 12.
  • the first conductive semiconductor layer 11 may be located in the first region (I).
  • the second region II may mean a region extending from the lower surface 12a of the active layer 12 to the upper surface 15b of the electrode layer 15 along the length L direction of the light emitting element LD.
  • the second region II may mean a region extending from the lower surface 12a of the active layer 12 to the upper surface LD_2 of the light emitting device LD.
  • the active layer 12, the second conductive semiconductor layer 13, and the electrode layer 15 may be located in the second region II.
  • the width of the first region (I) in the length (L) direction of the light emitting device (LD) is the first conductive semiconductor layer. It may be substantially the same as the thickness d1 of (11). Further, in the second region (II), other components other than the first conductive semiconductor layer 11, for example, the active layer 12, the second conductive semiconductor layer 12, and the electrode layer 15 are located,
  • the width of the second region (II) in the length (L) direction of the light emitting device LD is the thickness d2 of the active layer 12, the thickness d3 of the second conductive semiconductor layer 13, and the electrode layer 15. ) May be substantially the same as the sum of the thickness d4.
  • the first region (I) and the second region (II) may have substantially the same width or may have a similar width.
  • the active layer 12 is more of the electrode layer 15 than the lower surface 11a of the first conductive semiconductor layer 11 along the length (L) direction of the light emitting device LD and/or the light emitting stack pattern 10. It may be adjacent to the upper surface (15b).
  • the active layer 12 is located in the center (or center) of the light-emitting device LD along the length (L) direction of the light-emitting device LD, or It can be located adjacent to (or in the center).
  • the upper surface 12b of the active layer 12 may not be located at a point corresponding to half the length L of the light emitting element LD.
  • the upper surface 12b of the active layer 12 is a first conductive semiconductor layer along the length L direction of the light-emitting element LD.
  • the upper surface 12b of the active layer 12 may not be located at a point corresponding to half the length L of the light emitting stack pattern 10.
  • the distance ratio may be 0.5 or less. That is, when viewed from the cross section, along the length (L) direction of the light emitting device LD, the sum of the thickness d3 of the second conductive semiconductor layer 13 and the thickness d4 of the electrode layer 15 is the light emitting device It may be less than half of the length (L) of each of the (LD) and/or the light emitting stacking pattern 10.
  • the thickness d3 of the second conductive semiconductor layer 13 and the thickness of the electrode layer 15 may be 1.5 ⁇ m or less.
  • a point corresponding to half of the length L of each of the light emitting device LD and/or the light emitting stack pattern 10 is the lower surface 12a of the active layer 12 and the active layer ( 12) may be located between the upper surface (12b).
  • the present invention is not limited thereto.
  • a point corresponding to half of the length L of each of the light emitting device LD and/or the light emitting stack pattern 10 corresponds to the lower surface 12a of the active layer 12 or the active layer 12 It may correspond to the upper surface 12b of.
  • a point corresponding to half of the length L of each of the light emitting device LD and/or the light emitting stack pattern 10 is the lower surface 12a of the active layer 12 and the first conductive semiconductor layer. It may be located between (11) or between the upper surface (12b) of the active layer 12 and the second conductive semiconductor layer (13).
  • the distance from the lower surface 12a of the active layer 12 to the upper surface 15b of the electrode layer 15, that is, the thickness of the active layer 12 (d2 ), the sum of the thickness d3 of the second conductive semiconductor layer 13, and the thickness d4 of the electrode layer 15 is obtained from the lower surface 11a of the first conductive semiconductor layer 11 and its upper surface ( It may be equal to or less than the thickness (d1, or distance) up to 11b).
  • the sum of the thickness d3 of the second conductive semiconductor layer 13 and the thickness d4 of the electrode layer 15 is the light-emitting element LD and/or the light-emitting stacking pattern 10 )
  • the active layer 12 is located in the center (or center) of the light emitting layer pattern 10 along the length (L) direction of the light emitting element LD, or the light emitting layer It may be located adjacent to the center (or center) of the pattern 10.
  • the present invention is not limited thereto.
  • the active layer 12 deviates from the center (or center) of the light-emitting element LD and/or the light-emitting stack pattern 10 along the length L direction of the light-emitting element LD, and the light-emitting element ( It may be provided and/or formed closer to the upper surface LD_2 of LD).
  • the active layer 12 emits light outside the center (or center) of the light emitting device LD and/or the light emitting stack pattern 10 along the length L direction of the light emitting device LD. It may be provided and/or formed closer to the lower surface LD_1 of the device LD.
  • the electrode layer 15 provided and/or formed on the second conductive semiconductor layer 13 may have a thickness d4 of a certain level or higher.
  • the electrode layer 15 may be provided and/or formed on the second conductive semiconductor layer 13 through a conventional deposition method.
  • the electrode layer 15 having a thickness d4 of a certain level or higher may be formed on the second conductive semiconductor layer 13 by controlling the deposition time.
  • the electrode layer 15 has a thickness d4 of a certain level or more, for example, about 1 ⁇ m
  • the light emitting element LD has a thickness that is 0.9 ⁇ m longer than the existing electrode layer 15 having a thickness of about 0.1 ⁇ m.
  • the active layer 12 is substantially located in the center (or center) of the light-emitting device LD and/or the light-emitting stack pattern 10 along the length direction L of the light-emitting device LD, or It may be positioned adjacent to the center (or center) of the device LD and/or the emission stack pattern 10.
  • the active layer 12 is formed of the first conductive semiconductor layer 11 along the length L direction of the light emitting device LD.
  • the lower surface 12a may be in contact with the center (or center) of the light emitting device LD corresponding to a point of 1.5 ⁇ m, which is half the length L of the light emitting device LD from the lower surface 11a.
  • the active layer 12 is the first conductive semiconductor layer 11 along the length L direction of the light emitting device LD.
  • Adjacent to the center (or center) of the light-emitting element LD corresponding to a point of -20% to +20% at a point of 1.5 ⁇ m, which is half the length L of the light-emitting element LD from the lower surface 11a of The lower surface 12a may contact the region. That is, when the light-emitting element LD and/or the light-emitting stacking pattern 10 has a length L of 3 ⁇ m, the lower surface 12a of the active layer 12 is the light-emitting element LD and/or the light emission. In the stacked pattern 10, it may be located at a point of 1.2 ⁇ m to 1.8 ⁇ m along the length (L) direction.
  • the region in which the active layer 12 is located along the length L direction of the light emitting device LD in the light emitting device LD and/or the light emitting stack pattern 10 is not limited to the above-described embodiments. .
  • the position of the active layer 12 may be variously changed according to the design conditions, size and/or length L of the light-emitting element LD, and the requirements of the electronic device to which the light-emitting element LD is applied.
  • the active layer 12 is positioned in the center (or center) of the light emitting device LD and/or the light emitting stack pattern 10 along the length L direction of the light emitting device LD, or When adjacent to the center (or center) of the (LD) and/or light-emitting stacking pattern 10, the light emitted from the active layer 12 is not biased in one direction and the light-emitting element LD and/or emit light It is possible to uniformly (or evenly) proceed to both ends of the stacked pattern 10.
  • the intensity of light emitted from both ends of the light-emitting element LD and/or the light-emitting laminated pattern 10 becomes uniform, so that the light efficiency of the light-emitting element LD and/or the light-emitting laminated pattern 10 can be improved. have.
  • the active layer 12 is not located in the center (or center) of the light emitting device LD and/or the light emitting stack pattern 10, but is disposed adjacent to one of both ends, the active layer 12 Light emitted from may be concentrated in the direction of one of the both ends. In this case, the light emitted from the light-emitting element LD and/or the light-emitting stacking pattern 10 is focused in one direction, so that the light emitted from the light-emitting element LD may be asymmetrical. Accordingly, in an embodiment of the present invention, the electrode layer 15 is formed to have a thickness d4 of a certain level or higher to form the active layer 12 in the center (or center) of the light emitting device LD and/or the light emitting stack pattern 10.
  • the light emission efficiency of the light emitting device LD may be improved.
  • the above-described light-emitting element LD may be used as a light-emitting source of various display devices.
  • the light-emitting device LD may be manufactured through a surface treatment process. For example, when a plurality of light-emitting elements LD are mixed with a fluid solution (or a solvent) and supplied to each light-emitting area (for example, a light-emitting area of each sub-pixel), the light-emitting elements LD Each light emitting device LD may be surface-treated so that it may be uniformly dispersed without uneven aggregation in this solution.
  • the light-emitting device including the light-emitting element LD described above can be used in various types of devices that require a light source, including a display device.
  • the light-emitting elements LD may be used as a light source of each sub-pixel.
  • the field of application of the light emitting device LD is not limited to the above-described example.
  • the light-emitting element LD may also be used in other types of devices that require a light source, such as a lighting device.
  • the light emitting device LD includes the first conductive semiconductor layer 11, the active layer 12, the second conductive semiconductor layer 13, the electrode layer 15, and the insulating film 14 described above. ), may further include additional components.
  • the light emitting stacked pattern 10 of the light emitting device LD may additionally include one or more electrode layers and/or phosphor layers disposed on one side of each of the first conductive semiconductor layer 11 and/or the active layer 12. I can.
  • the light emitting device LD may further include at least one electrode layer disposed on one side of the first conductive semiconductor layer 11.
  • the above-described electrode layer may be an ohmic contact electrode, but is not limited thereto, and may include the same material as the electrode layer 15 disposed on one side of the second conductive semiconductor layer 13 or a different material. .
  • FIGS. 1A and 1B are cross-sectional views sequentially illustrating a method of manufacturing the light emitting device of FIGS. 1A and 1B.
  • a substrate 1 configured to support the light emitting device LD is prepared.
  • the substrate 1 may be a GaAs, GaP, or InP substrate.
  • the substrate 1 may be a wafer for epitaxial growth.
  • the substrate 1 may comprise a ZnO substrate having a GaAs layer on its surface.
  • a Ge substrate having a GaAs layer on its surface and a Si substrate having a GaAs layer on the Si wafer with a buffer layer therebetween can also be applied.
  • the substrate 1 a commercially available single crystal substrate manufactured by a known manufacturing method can be used.
  • the selectivity for manufacturing the light emitting device LD is satisfied and epitaxial growth is smoothly performed, the material of the substrate 1 is not limited thereto.
  • the surface of the substrate 1 to be epitaxially grown is smooth.
  • the size and diameter of the substrate 1 may vary depending on the product to which the substrate 1 is applied, and may be manufactured in a form capable of reducing warpage due to a stacked structure due to epitaxial growth.
  • the shape of the substrate 1 is not limited to a circular shape, and may have a polygonal shape such as a rectangle.
  • a sacrificial layer 3 is formed on the substrate 1.
  • the sacrificial layer 3 is positioned between the light-emitting element LD and the substrate 1 in the process of manufacturing the light-emitting element LD on the substrate 1 to physically connect the light-emitting element LD and the substrate 1. Can be separated by.
  • the sacrificial layer 3 may have various types of structures, and may have a single layer structure or a multilayer structure.
  • the sacrificial layer 3 may be a layer that is removed in the final manufacturing process of the light emitting device LD. When the sacrificial layer 3 is removed, interlayer separation positioned above and below the sacrificial layer 3 may be achieved. A method of removing the sacrificial layer 3 will be described later with reference to FIG. 2J.
  • the sacrificial layer 3 may be formed of GaAs, AlAs or AlGaAs.
  • a first conductive semiconductor layer 11 is formed on the sacrificial layer 3.
  • the first conductive semiconductor layer 11 may be formed through epitaxial growth, and may be formed by a MOCVD method, an MBE method, a VPE method, an LPE method, or the like.
  • an additional semiconductor layer for improving crystallinity such as a buffer layer and an undoped semiconductor layer, may be further formed between the first conductive semiconductor layer 11 and the sacrificial layer 3.
  • the first conductive semiconductor layer 11 may include a semiconductor material composed of III (Ga, Al, In)-V (P, As) group, and doped with a first conductive dopant such as Si, Ge, Sn, etc. It may include a semiconductor layer.
  • the first conductive semiconductor layer 11 may include at least one semiconductor material of GaP, GaAs, GaInP, and AlGaInP doped with Si. That is, the first conductive semiconductor layer 11 may include at least one n-type semiconductor layer.
  • the material constituting the first conductive semiconductor layer 11 is not limited thereto, and various other materials may constitute the first conductive semiconductor layer 11.
  • the light emitting device LD when the light emitting device LD includes a conductive material layer (not shown) in contact with the lower surface 11a of the first conductive semiconductor layer 11, the first conductivity is formed on the sacrificial layer 3. Before forming the semiconductor layer 11, the conductive material layer may be formed.
  • an active layer 12 is formed on the first conductive semiconductor layer 11.
  • the active layer 12 is a region in which electrons and holes are recombined, transitions to a low energy level as the electrons and holes recombine, and may emit light having a wavelength corresponding thereto.
  • the active layer 12 may be formed on the first conductive semiconductor layer 11 and may be formed in a single or multiple quantum well structure.
  • the position of the active layer 12 may be variously changed according to the type of the light emitting device LD. In one embodiment of the present invention, the active layer 12 may be located in the middle (or the center) along the length L direction of the light emitting device LD.
  • the active layer 12 may include at least one of GaInP, AlGaInP, GaAs, AlGaAs, InGaAs, InGaAsP, InP, and InAs.
  • the active layer 12 may emit light having a wavelength of 400 nm to 900 nm.
  • the active layer 12 may use a double heterostructure.
  • a cladding layer (not shown) doped with a conductive dopant may be further formed on the upper surface 12b and/or the lower surface 12a of the active layer 12.
  • a second conductive semiconductor layer 13 is formed on the active layer 12.
  • the second conductive semiconductor layer 13 may include a semiconductor layer of a different type from the first conductive semiconductor layer 11.
  • the second conductive semiconductor layer 13 may include a semiconductor material consisting of III(Ga, Al, In)-V(P, As) group, and includes a semiconductor layer doped with a second conductive dopant such as Mg. can do.
  • the second conductive semiconductor layer 13 may include at least one semiconductor material of GaP, GaAs, GaInP, and AlGaInP doped with Mg. That is, the second conductive semiconductor layer 13 may include a p-type semiconductor layer.
  • the material constituting the second conductive semiconductor layer 13 is not limited thereto, and various other materials may constitute the second conductive semiconductor layer 13.
  • an electrode layer 15 is formed on the second conductive semiconductor layer 13.
  • the electrode layer 15 may include metal or metal oxide.
  • the electrode layer 15 may be used alone or in combination of Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO, and oxides or alloys thereof.
  • the electrode layer 15 minimizes the loss of light generated in the active layer 12 and emitted to the outside of the light emitting device LD, and has an effect of spreading current to the second conductive semiconductor layer 13. It may be made of a transparent metal oxide such as indium tin oxide (ITO) in order to improve.
  • ITO indium tin oxide
  • the first conductive semiconductor layer 11, the active layer 12, the second conductive semiconductor layer 13, and the electrode layer 15 sequentially stacked on the substrate 1 are the light emitting laminate 10' ) Can be configured.
  • the electrode layer 15 may be deposited on the second conductive semiconductor layer 13 by a sputtering method.
  • nitrogen vacancies may be formed by plasma in the light emitting device LD including the nitride-based semiconductor, the ohmic contact characteristics of the electrode layer 15 deposited by the sputtering method may be deteriorated.
  • the transmittance of the electrode layer 15 can be improved. I can.
  • the method of forming the electrode layer 15 on the second conductive semiconductor layer 13 is not limited to the above-described embodiment, and a conventional deposition method or the like may be applied.
  • the second conductivity is controlled by controlling the amount of oxygen, the deposition temperature, and the deposition time in the chamber where the deposition process is performed.
  • a mask layer 20 is formed on the electrode layer 15.
  • the mask layer 20 may include an insulating layer (not shown) and a metal layer (not shown).
  • the insulating layer may be formed on the electrode layer 15.
  • the insulating layer may serve as a mask for continuous etching of the light emitting laminate 10 ′.
  • the insulating layer may be formed of oxide or nitride, and may include, for example, silicon oxide (SiOx) or silicon nitride (SiNx).
  • the thickness of the insulating layer may be about 0.5 ⁇ m to 1.5 ⁇ m, but is not limited thereto.
  • the metal layer may include a metal such as chromium (Cr), but is not limited thereto, and may have a thickness of about 30 nm to 150 nm.
  • At least one fine pattern FP may be formed on the mask layer 20.
  • the fine pattern FP may be formed through a polymer layer.
  • the fine pattern FP may be formed by forming a polymer layer on the mask layer 20 and forming patterns on the polymer layer at nano-scale or micro-scale intervals.
  • the polymer layer on the mask layer 20 may be patterned through a method such as photolithography, electron-beam lithography, or nanoimprint lithography to form fine patterns FP at nanoscale or microscale intervals.
  • At least one mask pattern 20' is formed by patterning the mask layer 20 using a fine pattern FP as a mask.
  • the mask pattern 20 ′ may be formed in a shape corresponding to the fine pattern FP.
  • the above-described mask pattern 20 ′ may be used as an etching mask for forming the light-emitting stack pattern 10 by etching the light-emitting stack 10 ′.
  • the fine pattern FP may be removed through conventional wet etching or dry etching methods, but is not limited thereto and may be removed through a conventional removal method.
  • an etching process using the mask pattern 20' as an etching mask is performed to pattern the light emitting stack 10' at nanoscale or microscale intervals, Light-emitting stacking patterns 10 are formed.
  • a region of the light emitting stack 10 ′ that does not correspond to the mask pattern 20 ′ is etched to expose a region A of the first conductive semiconductor layer 11 to the outside. ) Can be formed. A region of the light emitting stack 10 ′ corresponding to the mask pattern 20 ′ is not etched.
  • the groove portion HM extends from the upper surface 15b of the electrode layer 15 of each light-emitting stack pattern 10 to a region A of the first conductive semiconductor layer 11 along one direction (eg, vertical direction). It can have a hollow shape.
  • Etching to form the plurality of light-emitting stacked patterns 10 is RIE (reactive ion etching), RIBE (reactive ion beam etching), or ICP-RIE (inductively coupled plasma reactive ion etching: Dry etching method such as inductively coupled plasma reactive ion etching) may be used. Unlike the wet etching method, this dry etching method is suitable for forming the light-emitting stacking patterns 10 because one-way etching is possible.
  • the wet etching method is isotropic (isotropic) etching is performed in all directions, but unlike the dry etching method, the depth direction for forming the groove portion HM is mainly etched, and thus the groove portion HM ) Can be formed in a desired pattern, such as the size and spacing.
  • each of the light emitting stacking patterns 10 may have a size of a nano-scale or a micro-scale.
  • the mask pattern 20' may be removed through a conventional wet etching or dry etching method, but is not limited thereto. And can be removed through conventional removal methods.
  • the mask pattern 20 ′, or residues may include an etching mask, an insulating material, or the like required during the mask process.
  • an insulating material layer 14 ′ is formed on the emission stacking patterns 10 and one region A of the first conductive semiconductor layer 11.
  • the insulating material layer 14 ′ may include an upper insulating material layer, a side insulating material layer, and a lower insulating material layer.
  • the upper insulating material layer may completely cover the upper surface of each of the light emitting stacking patterns 10.
  • the upper surface of each of the emission stacking patterns 10 may be an upper surface 15b of the electrode layer 15. That is, the upper insulating material layer may completely cover the upper surface 15b of the electrode layer 15 of each of the emission stacking patterns 10.
  • the side insulating material layer may completely cover the side surfaces of each of the light emitting stacking patterns 10.
  • the lower insulating material layer may completely cover an area A of the first conductive semiconductor layer 11 exposed to the outside by the groove portion HM.
  • the upper insulating material layer, the side insulating material layer, and the lower insulating material layer are connected to each other on the substrate 1 and may be continuous.
  • a method of applying an insulating material on the light emitting stacking patterns 10 attached on the substrate 1 may be used, but the present invention is not limited thereto.
  • the material that can be used as the insulating material layer 14 ′ may include any one or more selected from the group consisting of SiO 2 , Si 3 N 4 , Al 2 O 3 and TiO 2 , but is not limited thereto.
  • an Al 2 O 3 film can be formed through ALD (atomic layer deposition) method, and a thin film is formed by chemical adsorption and desorption by supplying a TMA (trimethyl aluminum) and H 2 O source in a pulse form. Can be formed.
  • the thickness of the insulating material layer 14 ′ may be 30 nm to 150 nm, but is not limited thereto.
  • an etching process is performed to remove a part of the insulating material layer 14 ′ formed on the substrate 1 to form an insulating film 14.
  • the upper insulating material layer and the lower insulating material layer are removed to finally form the insulating film 14 including only the side insulating material layer covering the side surfaces of each light emitting layered pattern 10.
  • the upper insulating material layer is removed so that the upper surface 15b of the electrode layer 15 may be exposed to the outside.
  • the upper surface 14b of the insulating film 14 is the upper surface of the electrode layer 15. It may be provided and/or formed on the same surface (or the same line) as the surface 15b.
  • the lower insulating material layer may be removed through the above-described etching process, so that a region A of the first conductive semiconductor layer 11 may be exposed to the outside.
  • Light-emitting elements LD including light-emitting redundant patterns 10 and an insulating film 14 surrounding the outer circumferential surface (or surface) of each of the light-emitting stacked patterns 10 through the above-described etching process are finally formed.
  • the upper surface 15b of the electrode layer 15 exposed to the outside may be the upper surface LD_2 of each of the light emitting elements LD.
  • the light emitting devices LD are separated from the substrate 1 through a chemical lift-off (CLO) method using an etching solution.
  • CLO chemical lift-off
  • the light emitting devices LD may be separated from the substrate 1 by removing the sacrificial layer 3.
  • the chemical separation method may be performed through a wet etching method.
  • a part of the upper surface 15b of the electrode layer 15 exposed to the outside may be removed by the etching gas used in the chemical separation method, but the electrode layer 15 is at a certain level or higher, for example, 1 Since it has a thickness d4 of about ⁇ m, the electrode layer 15 may not be directly affected by the etching gas.
  • the method of separating the light-emitting elements LD from the substrate 1 is not limited to the above-described embodiment.
  • a laser lift-off (LLO) method using a laser, a blank space (not shown) between the light emitting devices LD and the substrate 1 is applied to apply a small physical force or impact.
  • the light emitting devices LD may be separated from the substrate 1 using a physical separation method or the like.
  • each of the finally manufactured light-emitting elements LD is in the middle (or center) or the middle of each of the light-emitting elements LD along the length L direction of each light-emitting element LD. It may include an active layer 12 located adjacent to (or the center).
  • FIG. 3A is a perspective view schematically illustrating a light emitting device according to an embodiment of the present invention
  • FIG. 3B is a cross-sectional view of the light emitting device of FIG. 3A.
  • 3A and 3B illustrate a light emitting device having a circular column shape for convenience of illustration, but the type and/or shape of the light emitting device according to an exemplary embodiment of the present invention is not limited thereto.
  • a light emitting device LD includes a first conductive semiconductor layer 11, a second conductive semiconductor layer 13, and the first and second conductive semiconductor layers. It may include an active layer 12 interposed between (11, 13).
  • the light emitting device LD includes a light emitting stacking pattern 10 sequentially stacked in the order of the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13. ) Can be implemented.
  • the light emitting device LD may further include an insulating film 14 surrounding the outer circumferential surface (or surface) of the light emitting stack pattern 10.
  • the light-emitting device LD and/or the light-emitting stacking pattern 10 may be provided in a circular column shape, but is not limited thereto, and may be provided in a polygonal column shape or a triangular column shape.
  • the light-emitting element LD may be provided in a rod shape extending in the length L direction.
  • the light emitting device LD may have one end (or lower end) and the other end (or upper end) along the length L direction.
  • One of the first and second conductive semiconductor layers 11 and 13 is disposed at one end (or the lower end), and the remaining one of the first and second conductive semiconductor layers 11 and 13 is disposed at the other end (or upper end).
  • a first conductive semiconductor layer 11 is disposed at one end of the light emitting device LD
  • a second conductive semiconductor layer 13 is disposed at the other end of the light emitting device LD. Can be.
  • the light emitting device LD is positioned at both ends of the light emitting device and includes a lower surface 11a of the first conductive semiconductor layer 11 exposed to the outside and an upper surface 13b of the second conductive semiconductor layer 13 can do.
  • the lower surface 11a of the first conductive semiconductor layer 11 and the upper surface 13b of the second conductive semiconductor layer 13 may be surfaces electrically connected by contacting an external conductive material.
  • the first conductive semiconductor layer 11 may be at least one n-type semiconductor layer doped with n-type impurities.
  • the first conductive semiconductor layer 11 may supply electrons to the active layer 12.
  • the first conductive semiconductor layer 11 may include an n-type impurity, for example, a GaN layer doped with Si.
  • the present invention is not limited thereto, and the first conductive semiconductor layer 11 may include various semiconductor materials.
  • the first conductive semiconductor layer 11 may be formed of at least one of a GaIn layer, an AlGaN layer, an InAlGaN layer, an AlGaAs layer, a GaP layer, a GaAs layer, a GaAsP layer, and an AlGaInP layer.
  • the first conductive semiconductor layer 11 may include a lower cladding layer (not shown) in contact with the lower surface 12a of the active layer 12.
  • the lower clad layer may be formed of a semiconductor layer larger than the band gap of the active layer 12 and may function to confine electrons or holes.
  • the active layer 12 is provided and/or formed on the upper surface 11b of the first conductive semiconductor layer 11, and has a single well structure, a multiple well structure, a single quantum well structure, and a multiple quantum well ( MQW: Multi Quantum Well) structure, may include any one of a quantum dot structure or a quantum wire structure.
  • the active layer 12 is a well layer and a barrier layer, for example, AlGaN/AlGaN, InGaN/GaN, InGaN/InGaN, AlGaN/GaN, InAlGaN/GaN, aAs (InGaAs) using a compound semiconductor material of group III-V element.
  • GaP (InGaP) / AlGaP may be formed in any one or more pair structure, but is not limited thereto.
  • the well layer may be formed of a material having an energy band gap smaller than that of the barrier layer.
  • the active layer 12 may emit red or infrared light in a wavelength range of 580 nm to 900 nm.
  • the second conductive semiconductor layer 13 is provided and/or formed on the upper surface 12b of the active layer 12 and may supply holes to the active layer 12.
  • the second conductive semiconductor layer 13 may include a semiconductor layer of a different type from the first conductive semiconductor layer 11.
  • the second conductive semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second conductive semiconductor layer 13 may include at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN.
  • the second conductive semiconductor layer 13 may include an upper clad layer (not shown) in contact with the upper surface 12b of the active layer 12.
  • the upper cladding layer may be formed of a semiconductor layer larger than the band gap of the active layer 12 and may function to confine electrons or holes.
  • the insulating film 14 may prevent an electrical short that may occur when the active layer 12 comes into contact with conductive materials other than the first conductive semiconductor layer 11 and the second conductive semiconductor layer 13.
  • the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13 are sequentially stacked along the length L direction of the light emitting device LD. They can have different thicknesses. Specifically, the thickness d1 of the first conductive semiconductor layer 11, the thickness d2 of the active layer 12, and the thickness of the second conductive semiconductor layer 13 in the length L direction of the light emitting device LD Each of (d3) may be different.
  • the thickness d1 of the first conductive semiconductor layer 11 is the lower surface 11a of the first conductive semiconductor layer 11 in the length L direction of the light emitting device LD. LD_1) and the upper surface 11b thereof.
  • the thickness of the active layer 12 may mean a distance between the lower surface 12a of the active layer 12 and the upper surface 12b thereof in the length L direction of the light emitting device LD.
  • the thickness d3 of the second conductive semiconductor layer 13 is between the lower surface 13a of the second conductive semiconductor layer 13 and the upper surface 13b thereof in the length L direction of the light emitting device LD. Can mean an interval.
  • the thickness d1 of the first conductive semiconductor layer 11 may be greater than the thickness d2 of the active layer 12 and the thickness d3 of the second conductive semiconductor layer 13, respectively. have.
  • the thickness d1 of the first conductive semiconductor layer 11 may be the same as or similar to a sum of the thickness d2 of the active layer 12 and the thickness d3 of the second conductive semiconductor layer 13.
  • the present invention is not limited thereto, and the thickness d1 of the first conductive semiconductor layer 11 is the thickness d2 of the active layer 12 and the thickness d3 of the second conductive semiconductor layer 13 according to the embodiment. It may be less than or greater than the sum of ).
  • the thickness (d1) of the first conductive semiconductor layer 11 is a sum of the thickness (d2) of the active layer 12 and the thickness (d3) of the second conductive semiconductor layer 13 It can be substantially the same or similar.
  • the light-emitting device LD may include a first region (I) and a second region (II).
  • the first region (I) and the second region (II) are the lower surfaces of the active layer 12 in contact with the upper surface 11b of the first conductive semiconductor layer 11 along the length L direction of the light emitting device LD. It can be classified based on (12a).
  • the first region (I) is the lower portion of the active layer 12 along the length L direction of the light emitting device LD from the lower surface 11a of the first conductive semiconductor layer 11. It may mean an area reaching up to the surface 12a.
  • the first conductive semiconductor layer 11 may be located in the first region (I).
  • the second region (II) refers to a region extending from the lower surface 12a of the active layer 12 to the upper surface 13b of the second conductive semiconductor layer 13 along the length (L) direction of the light emitting device LD. can do.
  • the active layer 12 and the second conductive semiconductor layer 13 may be located in the second region II.
  • the width of the first region (I) in the length (L) direction of the light emitting device (LD) is the first conductive semiconductor It may be substantially the same as the thickness d1 of the layer 11.
  • the width of the second region (II) in the length (L) direction may be substantially the same as the sum of the thickness (d2) of the active layer 12 and the thickness (d3) of the second conductive semiconductor layer 13. have.
  • the first region (I) and the second region (II) may have the same width and/or a similar width.
  • the active layer 12 is a second conductive semiconductor layer than the lower surface 11a of the first conductive semiconductor layer 11 along the length L direction of the light emitting device LD and/or the light emitting stack pattern 10. It may be adjacent to the upper surface 13b of (13).
  • the active layer 12 is located in the center (or center) of the light-emitting device LD along the length (L) direction of the light-emitting device LD, or It can be located adjacent to (or in the center).
  • the upper surface 12b of the active layer 12 may not be located at a point corresponding to half the length L of the light emitting element LD.
  • the upper surface 12b of the active layer 12 may not be located at a point corresponding to half the length L of the light emitting stack pattern 10.
  • the upper surface of the second conductive semiconductor layer 13 from the upper surface 12b of the active layer 12 for each length L of the light emitting device LD and/or the light emitting stack pattern 10 may be 0.5 or less. That is, when viewed from the cross-section, along the length L direction of the light emitting device LD, the thickness d3 of the second conductive semiconductor layer 13 is each of the light emitting device LD and/or the light emitting stack pattern 10 It may be less than half of the length (L). For example, when the length L of each of the light emitting device LD and/or the light emitting stacking pattern 10 is 3 ⁇ m, the thickness d3 of the second conductive semiconductor layer 13 may be 1.5 ⁇ m or less. have.
  • a point where the length L of each of the light emitting device LD and/or the light emitting stack pattern 10 corresponds to half is the active layer 12 having the lower surface 12a and the active layer ( 12) may be located between the upper surface (12b).
  • the present invention is not limited thereto.
  • a point corresponding to half of the length L of each of the light emitting device L and/or the light emitting stack pattern 10 corresponds to the lower surface 12a of the active layer 12 or the active layer 12 It may correspond to the upper surface 12b of.
  • the sum of the thickness d3 of the semiconductor layer 13 may be equal to or less than the thickness (d1 or distance) from the lower surface 11a of the first conductive semiconductor layer 11 to its upper surface 11b.
  • the second conductive semiconductor layer 13 provided and/or formed on the active layer 12 may have a thickness d3 of a certain level or higher.
  • the second conductive semiconductor layer 13 may have a thickness d3 of about 1.8 ⁇ m, but the present invention is not limited thereto.
  • the second conductive semiconductor layer 13 may have a thickness d3 of about 1 ⁇ m to 2 ⁇ m.
  • the second conductive semiconductor layer 13 includes at least one p-type semiconductor layer included in the second conductive semiconductor layer 13 when independently grown on a substrate (not shown) of the light emitting device LD. It can be designed to have a thickness (d3) of about 1 ⁇ m to 2 ⁇ m by forming thick.
  • the at least one p-type semiconductor layer described above is a transmissive conductive layer doped with a conductive dopant such as Mg, and may be, for example, a GaP layer.
  • the active layer 12 is substantially located in the center (or center) of the light-emitting device LD and/or the light-emitting stack pattern 10 along the length L direction of the light-emitting device LD, or It may be positioned adjacent to the center (or center) of the device LD and/or the light emitting stacking pattern 10.
  • the active layer 12 is formed of the first conductive semiconductor layer 11 along the length L direction of the light emitting device LD.
  • the lower surface 12a may be in contact with the center (or center) of the light emitting element LD corresponding to a point of 2.25 ⁇ m, which is half the length L of the light emitting element LD from the lower surface 11a.
  • the active layer 12 is the first conductive semiconductor layer 11 along the length L direction of the light emitting device LD.
  • Adjacent to the center (or center) of the light-emitting element LD corresponding to a point of -20% to +20% at a point of 2.25 ⁇ m, which is half the length L of the light-emitting element LD from the lower surface 11a of The lower surface 12a may contact the region. That is, when the light-emitting element LD and/or the light-emitting stacking pattern 10 has a length L of 4.5 ⁇ m, the lower surface 12a of the active layer 12 is the light-emitting element LD and/or the light emission. In the stacking pattern 10, it may be located at 1.8 ⁇ m to 2.7 ⁇ m along the length (L) direction.
  • the region in which the active layer 12 is located along the length L direction of the light emitting device LD in the light emitting device LD and/or the light emitting stack pattern 10 is not limited to the above-described embodiments. .
  • the position of the active layer 12 may be variously changed according to design conditions, size and/or length of the light-emitting element LD, and requirements of an electronic device to which the light-emitting element LD is applied.
  • the active layer 12 is positioned in the center (or center) of the light emitting device LD and/or the light emitting stack pattern 10 along the length L direction of the light emitting device LD, or When adjacent to the center (or center) of the (LD) and/or light-emitting stacking pattern 10, the light emitted from the active layer 12 is not shifted in one direction and the light-emitting element LD and/or light-emitting It is possible to uniformly (or evenly) proceed to both ends of the stacked pattern 10.
  • the intensity of light emitted from both ends of the light-emitting element LD and/or the light-emitting laminated pattern 10 becomes uniform, so that the light efficiency of the light-emitting element LD and/or the light-emitting laminated pattern 10 can be improved. have.
  • 4A to 4I are cross-sectional views sequentially illustrating a method of manufacturing the light emitting device of FIGS. 3A and 3B.
  • a sacrificial layer 3 is formed on a substrate 1 and a first conductive semiconductor layer 11 is formed.
  • the substrate 1 may include a GaAs substrate made of GaAs.
  • the sacrificial layer may be formed of GaAs.
  • the first conductive semiconductor layer 11 may be formed on the sacrificial layer 3, and may be formed in a multilayer structure including at least one n-type semiconductor layer.
  • the n-type semiconductor layer described above may include at least one of GaAs, GaIn, AlGaInP, and AlInP.
  • an active layer 12 is formed on the first conductive semiconductor layer 11.
  • the active layer 12 may be formed on the first conductive semiconductor layer 11 and may be an intrinsic semiconductor layer that is not doped with impurities.
  • the active layer 12 may be formed in a single or multiple well structure.
  • the active layer 12 may include at least one of GaInP, AlGaInP, GaAs, AlGaAs, InGaAs, InGaAsP, InP, and InAs.
  • the active layer 12 may emit light in a red or infrared band having a wavelength of 580 nm to 900 nm.
  • a second conductive semiconductor layer 13 is formed on the active layer 12.
  • the second conductive semiconductor layer 13 may be formed in a multiple structure including at least one p-type semiconductor layer.
  • the p-type semiconductor layer described above may include at least one of AlInP, GaInP, and GaP.
  • the second conductive semiconductor layer 13 may include a GaP layer as a translucent conductive layer doped with a conductive dopant such as Mg.
  • the light-transmitting conductive layer may include a low-concentration layer doped with Mg and a high-concentration layer doped with carbon and several hundreds of nm thick.
  • the method of forming the second conductive semiconductor layer 13 on the active layer 12 is not limited to the above-described embodiments, and a conventional forming method or the like may be applied.
  • the second conductive semiconductor layer 13 may be formed on the active layer 12 using any one of a MOCVD method, an MBE method, a VPE method, an LPE method, or the like.
  • the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13 sequentially stacked on the substrate 1 may constitute the light emitting stack 10'. have.
  • a mask layer 20 is formed on the second conductive semiconductor layer 13.
  • the mask layer 20 may serve as a mask for continuous etching of the light-emitting stack 10 ′.
  • At least one fine pattern FP may be formed on the mask layer 20.
  • the fine pattern FP may be formed by forming a polymer layer on the mask layer 20 and forming patterns on the polymer layer at nano-scale or micro-scale intervals.
  • At least one mask pattern 20 ′ is formed by patterning the mask layer 20 using the fine pattern FP as a mask.
  • the mask pattern 20 ′ may be formed in a shape corresponding to the fine pattern FP.
  • the mask pattern 20 ′ may be used as an etching mask for forming the light-emitting laminate pattern 10 by etching the light-emitting laminate 10 ′.
  • the fine pattern FP may be removed through a conventional etching method.
  • an etching process using the mask pattern 20' as an etching mask is performed to pattern the light emitting stack 10' at nanoscale or microscale intervals, Light-emitting stacking patterns 10 are formed.
  • a region of the light emitting stack 10 ′ that does not correspond to the mask pattern 20 ′ is etched to expose a region A of the first conductive semiconductor layer 11 to the outside. ) Can be formed. A region of the light emitting stack 10 ′ corresponding to the mask pattern 20 ′ is not etched.
  • the groove HM is a region of the first conductive semiconductor layer 11 along one direction (eg, vertical direction) from the upper surface 13b of the second conductive semiconductor layer 13 of each light emitting stack pattern 10 It may have a shape that is recessed up to (A).
  • each of the light emitting stacking patterns 10 may have a size of a nano-scale or a micro-scale.
  • the mask pattern 20 ′ remaining on the light emitting layered patterns 10 may be removed through a conventional wet etching or dry etching method, but is not limited thereto, and a conventional removal method is used. Can be removed through.
  • an insulating material layer 14 ′ is formed on the light emitting stacking patterns 10 and one region A of the first conductive semiconductor layer 11. .
  • the insulating material layer 14 ′ may completely cover an upper surface of each of the emission stacking patterns 10 and a side surface of each of the emission stacking patterns 10.
  • the insulating material layer 14 ′ may completely cover a region A of the first conductive semiconductor layer 11 exposed to the outside.
  • the material that can be used as the insulating material layer 14 ′ may include any one or more selected from the group consisting of SiO 2 , Si 3 N 4 , Al 2 O 3 and TiO 2 , but is not limited thereto.
  • an etching process is performed to remove a part of the insulating material layer 14 ′ formed on the substrate 1 to form an insulating film 14.
  • the insulating film 14 may be finally formed to cover the side surfaces of each light emitting layered pattern 10.
  • the upper surface 13b of the second conductive semiconductor layer 13 may be exposed to the outside.
  • the upper surface 14b of the insulating film 14 may be provided and/or formed on the same surface (or the same line) as the upper surface 13b of the second conductive semiconductor layer 13. Also, through the above-described etching process, a region A of the first conductive semiconductor layer 11 may be exposed to the outside.
  • the light emitting devices LD including the light emitting layered pattern 10 and the insulating film 14 surrounding the outer circumferential surface (or surface) of each of the light emitting layered patterns 10 may be finally formed.
  • the upper surface 13b of the second conductive semiconductor layer 13 exposed to the outside may be the upper surface LD_2 of each of the light emitting devices LD.
  • the light emitting devices LD are separated from the substrate 1 through a chemical lift-off (CLO) method.
  • CLO chemical lift-off
  • the sacrificial layer 3 may be removed to separate the light emitting devices LD from the substrate 1.
  • each of the finally manufactured light-emitting elements LD is in the middle (or center) or the middle of each of the light-emitting elements LD along the length L direction of each light-emitting element LD. It may include an active layer 12 located adjacent to (or the center).
  • FIG. 5 is a schematic plan view of a display device according to an exemplary embodiment of the present invention, and in particular, a display device using the light emitting device shown in FIGS. 1A and 1B or 3A and 3B as a light emitting source.
  • the structure of the display device is schematically illustrated centering on a display area in which an image is displayed.
  • at least one driving circuit unit for example, a scan driver and a data driver
  • a plurality of signal wires may be further disposed on the display device.
  • a display device is provided on a substrate SUB and the substrate SUB, and at least one light emitting device ( A plurality of pixels PXL including LD), a driving unit (not shown) provided on the substrate SUB and driving the pixels PXL, and a wiring unit connecting the pixels PXL and the driving unit (not shown) Poem).
  • the display device can be classified into a passive matrix display device and an active matrix display device according to a method of driving the light emitting element LD.
  • each of the pixels PXL includes a driving transistor that controls the amount of current supplied to the light emitting element LD, a switching transistor that transmits a data signal to the driving transistor, and the like. can do.
  • the type display device may also use components (for example, first and second electrodes) for driving the light emitting element LD.
  • the substrate SUB may include a display area DA and a non-display area NDA.
  • the display area DA may be disposed in a central area of the display device, and the non-display area NDA may be disposed in an edge area of the display device so as to surround the display area DA.
  • the positions of the display area DA and the non-display area NDA are not limited thereto, and their positions may be changed.
  • the display area DA may be an area in which pixels PXL displaying an image are provided.
  • the non-display area NDA may be an area in which a driving unit for driving the pixels PXL and a part of a wiring unit connecting the pixels PXL and the driving unit are provided.
  • the display area DA may have various shapes.
  • the display area DA has various shapes such as a closed polygon including a side of a straight line, a circle including a curved side, an ellipse, a semicircle including a side consisting of straight lines and curves, and a half ellipse. Can be provided.
  • the non-display area NDA may be provided on at least one side of the display area DA. In an embodiment of the present invention, the non-display area NDA may surround the display area DA.
  • the substrate SUB includes a transparent insulating material and can transmit light.
  • the substrate SUB may be a rigid substrate.
  • the substrate SUB may be one of a glass substrate, a quartz substrate, a glass ceramic substrate, and a crystalline glass substrate.
  • the substrate SUB may be a flexible substrate.
  • the substrate SUB may be one of a film substrate and a plastic substrate including a polymer organic material.
  • the substrate (SUB) is polystyrene (polystyrene), polyvinyl alcohol (polyvinyl alcohol), polymethyl methacrylate (Polymethyl methacrylate), polyethersulfone (polyethersulfone), polyacrylate (polyacrylate), polyetherimide ( polyetherimide), polyethylene naphthalate, polyethylene terephthalate, polyphenylene sulfide, polyarylate, polyimide, polycarbonate, triacetate cellulose (triacetate cellulose), cellulose acetate propionate (cellulose acetate propionate) may contain at least any one of.
  • the material constituting the substrate (SUB) may be variously changed, and may include fiber reinforced plastic (FRP).
  • Each of the pixels PXL may be provided in the display area DA on the substrate SUB.
  • Each of the pixels PXL displays an image and may be provided in plural.
  • Each pixel PXL may include a light emitting element LD driven by a corresponding scan signal and a data signal.
  • the light-emitting element LD has a size as small as micro-scale or nano-scale, and may be connected to adjacent light-emitting elements in parallel with each other.
  • the light-emitting element LD may constitute a light source of each pixel PXL.
  • each of the pixels PXL may include a plurality of sub-pixels.
  • each pixel PXL may include a first sub-pixel SP1, a second sub-pixel SP2, and a third sub-pixel SP3.
  • the first sub-pixel SP1, the second sub-pixel SP2, and the third sub-pixel SP3 may emit light of different colors.
  • the first sub-pixel SP1 may be a first color sub-pixel that emits light of a first color
  • the second sub-pixel SP2 is a second color sub-pixel that emits light of a second color.
  • the third sub-pixel SP3 may be a third color sub-pixel that emits light of a third color.
  • the light of the first color may be red light
  • the light of the second color may be green light
  • the light of the third color may be blue light
  • the color, type, and/or number of sub-pixels constituting each pixel PXL are not particularly limited, and as an example, the color of light emitted by each sub-pixel may be variously changed.
  • 3 illustrates an embodiment in which the pixels PXL are arranged in a stripe or matrix form in the display area DA, but the present invention is not limited thereto.
  • the display area DA of the display device may have various currently known pixel arrangement types.
  • the driver provides a signal to each pixel PXL through a wiring part, and accordingly, may control driving of each pixel PXL.
  • wiring portions are omitted for convenience of description.
  • the driving unit includes a scan driver providing a scan signal to the pixels PXL through a scan line, a light emission driver providing an emission control signal to the pixels PXL through a light emission control line, and the pixels PXL through a data line. It may include a data driving unit and a timing control unit providing a data signal to the. The timing controller may control the scan driver, the light emission driver, and the data driver.
  • 6A to 6C are circuit diagrams illustrating a pixel area of a first sub-pixel included in one of the pixels illustrated in FIG. 5, according to various exemplary embodiments.
  • each of the first to third sub-pixels included in one pixel may be configured as an active pixel.
  • the type, structure and/or driving method of each of the first to third sub-pixels is not particularly limited.
  • each of the first to third sub-pixels may be composed of pixels of a passive or active display device having various structures known at present.
  • the first to third sub-pixels included in one pixel may have substantially the same or similar structure.
  • a first sub-pixel among the first to third sub-pixels will be described as a representative.
  • a first sub-pixel SP1 is configured to generate a light having a luminance corresponding to a data signal, and a light emitting part EMA for driving the light emitting part EMA.
  • a pixel driving circuit 144 may be included.
  • the light emitting unit EMA includes a plurality of light emitting elements LD connected in parallel between a wiring to which the first driving power VDD is applied and a wiring to which the second driving power VSS is applied.
  • the first driving power VDD and the second driving power VSS may have different potentials.
  • the first driving power VDD may be set as a high-potential power supply
  • the second driving power VSS may be set as a low-potential power supply.
  • a potential difference between the first and second driving power sources VDD and VSS may be set to be greater than or equal to the threshold voltage of the light emitting elements LD during the light emission period of the first sub-pixel SP1.
  • the first electrode (eg, an anode electrode) of each of the light emitting elements LD is connected to the first driving power VDD via the pixel driving circuit 144, and the second electrode of each of the light emitting elements LD (for example, the cathode electrode) is connected to the second driving power supply VSS.
  • Each of the light-emitting elements LD may emit light with a luminance corresponding to a driving current controlled by the pixel driving circuit 144.
  • FIGS. 6A to 6C an embodiment in which the light emitting elements LD are connected in parallel in the same direction (for example, forward direction) between the first and second driving power sources VDD and VSS is illustrated.
  • the present invention is not limited thereto.
  • some of the light emitting devices LD may be connected in a forward direction between the first and second driving power sources VDD and VSS, and other parts may be connected in a reverse direction.
  • One of the first and second driving power sources VDD and VSS may be supplied in the form of an AC voltage.
  • the light-emitting elements LD may alternately emit light for each group having the same connection direction.
  • the first sub-pixel SP1 may include only a single light emitting device LD.
  • the pixel driving circuit 144 may include first and second transistors T1 and T2 and a storage capacitor Cst.
  • the structure of the pixel driving circuit 144 is not limited to the embodiment shown in FIG. 6A.
  • the first terminal of the first transistor T1 (switching transistor) is connected to the data line Dj, and the second terminal is connected to the first node N1.
  • the first terminal and the second terminal of the first transistor T1 may be different terminals.
  • the first terminal is a source electrode
  • the second terminal may be a drain electrode.
  • the gate electrode of the first transistor T1 is connected to the scan line Si.
  • the first transistor T1 is turned on when a scan signal of a voltage (eg, a low voltage) at which the first transistor T1 can be turned on is supplied from the scan line Si, so that the data line ( Dj) and the first node N1 are electrically connected. At this time, the data signal of the frame is supplied to the data line Dj, and accordingly, the data signal is transmitted to the first node N1. The data signal transmitted to the first node N1 is charged in the storage capacitor Cst.
  • a scan signal of a voltage eg, a low voltage
  • the first terminal of the second transistor T2 (driving transistor) is connected to the first driving power VDD, and the second terminal is electrically connected to the first electrode of each of the light emitting devices LD.
  • the gate electrode of the second transistor T2 is connected to the first node N1.
  • the second transistor T2 controls the amount of driving current supplied to the light emitting elements LD in response to the voltage of the first node N1.
  • One electrode of the storage capacitor Cst is connected to the first driving power VDD, and the other electrode is connected to the first node N1.
  • the storage capacitor Cst charges a voltage corresponding to the data signal supplied to the first node N1 and maintains the charged voltage until the data signal of the next frame is supplied.
  • a pixel driving circuit 144 having a relatively simple structure including a second transistor T2 for supplying to the light emitting devices LD is illustrated.
  • the present invention is not limited thereto, and the structure of the pixel driving circuit 144 may be variously changed.
  • the pixel driving circuit 144 includes a transistor device for compensating the threshold voltage of the second transistor T2, a transistor device for initializing the first node N1, and/or the light emission time of the light emitting devices LD.
  • other circuit elements such as at least one transistor element, such as a transistor element for controlling N1, or a boosting capacitor for boosting the voltage of the first node N1, may be additionally included.
  • transistors included in the pixel driving circuit 144 for example, the first and second transistors T1 and T2 are all illustrated as P-type transistors, but the present invention is not limited thereto. That is, at least one of the first and second transistors T1 and T2 included in the pixel driving circuit 144 may be changed to an N-type transistor.
  • the first and second transistors T1 and T2 may be implemented as N-type transistors.
  • the pixel driving circuit 144 illustrated in FIG. 6B is similar in configuration and operation to the pixel driving circuit 144 of FIG. 6A except for a change in connection positions of some components due to a change in transistor type. Therefore, a detailed description thereof will be omitted.
  • the configuration of the pixel driving circuit 144 is not limited to the embodiments shown in FIGS. 6A and 6B.
  • the pixel driving circuit 144 may be configured as in the embodiment illustrated in FIG. 6C.
  • the pixel driving circuit 144 may be connected to the scan line Si and the data line Dj of the first sub-pixel SP1.
  • the pixel driving circuit 144 of the first sub-pixel SP1 is It may be connected to the first scan line Si and the jth data line Dj.
  • the pixel driving circuit 144 may be further connected to at least one other scan line.
  • the first sub-pixel SP1 disposed in the i-th row of the display area DA is on the i-1th scan line Si-1 and/or the i+1th scan line Si+1. Can be more connected.
  • the pixel driving circuit 144 may be further connected to a third power source in addition to the first and second driving powers VDD and VSS.
  • the pixel driving circuit 144 may also be connected to the initialization power Vint.
  • the pixel driving circuit 144 may include first to seventh transistors T1 to T7 and a storage capacitor Cst.
  • the first terminal of the first transistor T1 for example, the source electrode is connected to the first driving power VDD via the fifth transistor T5, and the second terminal, for example, the drain electrode 6 It may be connected to one end of the light emitting devices LD via the transistor T6.
  • the gate electrode of the first transistor T1 may be connected to the first node N1.
  • the first transistor T1 is a driving current flowing between the first driving power VDD and the second driving power VSS through the light emitting elements LD in response to the voltage of the first node N1 Control.
  • the second transistor T2 (switching transistor) is connected between the j-th data line Dj connected to the first sub-pixel SP1 and the first terminal of the first transistor T1.
  • the gate electrode of the second transistor T2 is connected to the i-th scan line Si connected to the first sub-pixel SP1.
  • the second transistor T2 is turned on when a scan signal of a gate-on voltage (for example, a low voltage) is supplied from the i-th scan line Si, thereby making the j-th data line Dj a first transistor. It is electrically connected to the first terminal of (T1). Accordingly, when the second transistor T2 is turned on, the data signal supplied from the j-th data line Dj is transferred to the first transistor T1.
  • a gate-on voltage for example, a low voltage
  • the third transistor T3 is connected between the second terminal of the first transistor T1 and the first node N1.
  • the gate electrode of the third transistor T3 is connected to the i-th scan line Si.
  • the third transistor T3 is turned on when the scan signal of the gate-on voltage is supplied from the i-th scan line Si to electrically connect the drain electrode of the first transistor T1 and the first node N1. Connect with Accordingly, when the third transistor T3 is turned on, the first transistor T1 is connected in the form of a diode.
  • the fourth transistor T4 is connected between the first node N1 and the initialization power supply Vint.
  • the gate electrode of the fourth transistor T4 is connected to the previous scan line, for example, the i-1th scan line Si-1.
  • the fourth transistor T4 is turned on when the scan signal of the gate-on voltage is supplied to the i-1th scan line Si-1 to reduce the voltage of the initialization power Vint to the first node N1.
  • the initialization power Vint may have a voltage equal to or less than the lowest voltage of the data signal.
  • the fifth transistor T5 is connected between the first driving power VDD and the first transistor T1.
  • the gate electrode of the fifth transistor T5 is connected to a corresponding light emission control line, for example, the i-th light emission control line Ei.
  • the fifth transistor T5 is turned off when the light emission control signal of the gate-off voltage is supplied to the i-th emission control line Ei, and is turned on in other cases.
  • the sixth transistor T6 is connected between the first transistor T1 and one end of the light emitting devices LD.
  • the gate electrode of the sixth transistor T6 is connected to the i-th emission control line Ei.
  • the sixth transistor T6 is turned off when a light emission control signal of the gate-off voltage is supplied to the i-th light emission control line Ei, and is turned on in other cases.
  • the seventh transistor T7 is connected between one end of the light emitting devices LD and the initialization power supply Vint.
  • the gate electrode of the seventh transistor T7 is connected to one of the scan lines of the next stage, for example, to the i+1th scan line Si+1.
  • the seventh transistor T7 is turned on when the scan signal of the gate-on voltage is supplied to the i+1th scan line Si+1, and thus the voltage of the initialization power Vint is applied to the light emitting devices LD. Feed to one end.
  • the storage capacitor Cst is connected between the first driving power VDD and the first node N1.
  • the storage capacitor Cst stores a data signal supplied to the first node N1 and a voltage corresponding to the threshold voltage of the first transistor T1 in each frame period.
  • all of the first to seventh transistors T1 to T7 are illustrated as P-type transistors, but the present invention is not limited thereto.
  • at least one of the first to seventh transistors T1 to T7 included in the pixel driving circuit 144 is changed to an N-type transistor, or all of the first to seventh transistors T1 to T7 are It can also be changed to an N-type transistor.
  • each sub-pixel may have various currently known structures.
  • the pixel driving circuit 144 included in each sub-pixel may be configured with a pixel circuit of various structures and/or driving methods known at present.
  • each sub-pixel may be configured inside a passive light emitting display device or the like.
  • the pixel driving circuit 144 is omitted, and both ends of the light emitting elements LD included in the light emitting area EMA are respectively a scan line Si, a data line Dj, and a first driving power supply ( A wiring to which VDD) is applied, a wiring to which the second driving power VSS is applied, and/or a predetermined control line may be directly connected.
  • FIG. 7 is a plan view schematically illustrating first to third sub-pixels included in one of the pixels shown in FIG. 5, and FIG. 8 is a cross-sectional view taken along lines I to I'of FIG. 7, and FIG. 9A Is an enlarged cross-sectional view of the EA1 portion of FIG. 8, FIG. 9B is an enlarged cross-sectional view showing a state in which a part of the insulating film of the light emitting device of FIG. 9A is peeled off, and FIG. 10 is A partial view is an enlarged cross-sectional view corresponding to the portion EA1 of FIG. 8, and FIG. 11 is a cross-sectional view corresponding to lines I to I'of FIG. 7 as implemented according to another shape of the partition wall illustrated in FIG. 8.
  • FIG. 7 for convenience, illustration of transistors connected to light emitting devices and signal lines connected to the transistors are omitted.
  • each electrode as a single electrode layer and each insulating layer as a single insulating layer.
  • FIGS. 7, 8, 9A, 9B, 10, and 11 the structure of one pixel, such as showing each electrode as a single electrode layer and each insulating layer as a single insulating layer.
  • the present invention is not limited thereto.
  • FIGS. 8, 9A, 9B, 10, and 11 only one first light-emitting element arranged between the 1-1 electrode and the second electrode among the light-emitting elements is shown for convenience.
  • the one first light emitting device may replace each of the plurality of light emitting devices shown in FIG. 7.
  • a display device includes a substrate SUB provided with a plurality of pixels PXL.
  • Can include.
  • Each of the pixels PXL may include a first sub-pixel SP1, a second sub-pixel SP2, and a third sub-pixel SP3 provided on the substrate SUB.
  • the first sub-pixel SP1 may be a red sub-pixel
  • the second sub-pixel SP2 may be a green sub-pixel
  • the third sub-pixel SP3 may be a blue sub-pixel.
  • the present invention is not limited thereto, and according to embodiments, the first sub-pixel SP1 may be a green sub-pixel or a blue sub-pixel
  • the second sub-pixel SP2 is a blue sub-pixel or a red sub-pixel.
  • the third sub-pixel SP3 may be a red sub-pixel or a green sub-pixel.
  • Each of the first to third sub-pixels SP1 to SP3 may include an emission area EMA that emits light and a peripheral area PPA positioned around the emission area EMA.
  • the light-emitting area EMA may refer to an area in which light is emitted from the light-emitting elements LD arranged (or disposed) in each sub-pixel
  • the peripheral area PPA may refer to an area in which the light is not emitted.
  • a pixel area of each of the first to third sub-pixels SP1 to SP3 may include an emission area EMA and a peripheral area PPA of the corresponding sub-pixel.
  • the pixel area of the first sub-pixel SP1 may include an emission area EMA of the first sub-pixel SP1 and a peripheral area PPA located around the emission area EMA.
  • the pixel area of the second sub-pixel SP2 may include an emission area EMA of the second sub-pixel SP2 and a peripheral area PPA located around the emission area EMA.
  • the pixel area of the third sub-pixel SP3 may include an emission area EMA of the third sub-pixel SP3 and a peripheral area PPA located around the emission area EMA.
  • a substrate SUB, a pixel circuit unit PCL, and a display element layer DPL may be provided in a pixel area of each of the first to third sub-pixels SP1 to SP3.
  • the pixel circuit unit PCL of each of the first to third sub-pixels SP1 to SP3 includes a buffer layer BFL disposed on the substrate SUB, at least one transistor disposed on the buffer layer BFL, A driving voltage line DVL may be included. Also, the pixel circuit unit PCL of each of the first to third sub-pixels SP1 to SP3 may further include a transistor and a protective layer PSV provided on the driving voltage line DVL.
  • the substrate SUB may include a transparent insulating material and transmit light.
  • the substrate SUB may be a rigid substrate.
  • the substrate SUB may be one of a glass substrate, a quartz substrate, a glass ceramic substrate, and a crystalline glass substrate.
  • the substrate SUB may be a flexible substrate.
  • the substrate SUB may be one of a film substrate and a plastic substrate including a polymer organic material.
  • the substrate (SUB) is polystyrene (polystyrene), polyvinyl alcohol (polyvinyl alcohol), polymethyl methacrylate (Polymethyl methacrylate), polyethersulfone (polyethersulfone), polyacrylate (polyacrylate), polyetherimide ( polyetherimide), polyethylene naphthalate, polyethylene terephthalate, polyphenylene sulfide, polyarylate, polyimide, polycarbonate, triacetate cellulose (triacetate cellulose), cellulose acetate propionate (cellulose acetate propionate) may contain at least any one of.
  • the material constituting the substrate SUB is not limited to the above-described embodiments, and may be variously changed.
  • the buffer layer BFL is provided on the substrate SUB, and it is possible to prevent diffusion of impurities into the transistor T.
  • the buffer layer BFL may be omitted depending on the material and process conditions of the substrate SUB.
  • the transistor is electrically connected to some of the light-emitting elements LD provided in the display element layer DPL of each sub-pixel to drive the light-emitting elements LD, the driving transistor T1 and the driving transistor T1.
  • transistors included in the pixel circuit unit PCL include transistors for compensating the threshold voltage of the switching transistor T2, in addition to the driving transistor T1 and the switching transistor T2 described above, and light emitting elements LD. It may further include an additional transistor such as a transistor for controlling each light emission time.
  • Each of the driving transistor T1 and the switching transistor T2 may include a semiconductor layer SCL, a gate electrode GE, a first terminal EL1, and a second terminal EL2.
  • the first terminal EL1 may be one of a source electrode and a drain electrode
  • the second terminal EL2 may be the other electrode.
  • the first terminal EL1 is a drain electrode
  • the second terminal EL2 may be a source electrode.
  • the semiconductor layer SCL may be disposed on the buffer layer BFL.
  • the semiconductor layer SCL may include a first region in contact with the first terminal EL1 and a second region in contact with the second terminal EL2.
  • the area between the first area and the second area may be a channel area.
  • the semiconductor layer SCL may be a semiconductor pattern made of polysilicon, amorphous silicon, oxide semiconductor, or the like.
  • the channel region is a semiconductor pattern that is not doped with impurities, and may be an intrinsic semiconductor.
  • the source region and the drain region may be semiconductor patterns doped with impurities.
  • the gate electrode GE may be provided on the semiconductor layer SCL with the gate insulating layer GI interposed therebetween.
  • Each of the first terminal EL1 and the second terminal EL2 contacts the first region and the second region of the semiconductor layer SCL through a contact hole penetrating through the interlayer insulating layer ILD and the gate insulating layer GI. Can be.
  • At least one transistor included in the pixel circuit unit PCL of each sub-pixel may be formed of an LTPS thin film transistor. It is not limited, and may be configured as an oxide semiconductor thin film transistor according to an embodiment. Additionally, in an embodiment of the present invention, a case in which the driving and switching transistors T1 and T2 is a thin film transistor having a top gate structure has been described as an example, but is not limited thereto. Depending on the embodiment, the driving and switching transistors T1 and T2 may be a thin film transistor having a bottom gate structure.
  • the driving voltage wiring DVL may be provided on the interlayer insulating layer ILD, but the present invention is not limited thereto, and according to the embodiment, on any one of the insulating layers included in the pixel circuit unit PCL. Can be provided to The second driving power (refer to VSS in FIG. 6A) may be applied to the driving voltage line DVL.
  • the protective layer PSV includes a first contact hole CH1 exposing a part of the first terminal EL1 of the driving transistor T1 and a second contact hole CH2 exposing a part of the driving voltage line DVL.
  • the protective layer PSV may include at least one of an inorganic insulating film made of an inorganic material and/or an organic insulating film made of an organic material.
  • the protective layer PSV may be provided in a form including an inorganic insulating layer covering the driving and switching transistors T1 and T2 and an organic insulating layer disposed on the inorganic insulating layer.
  • the inorganic insulating layer may include at least one of silicon oxide (SiOx) and silicon nitride (SiNx).
  • the organic insulating layer may include an organic insulating material capable of transmitting light.
  • the organic insulating film is, for example, acrylic resin, epoxy resin, phenolic resin, polyamides resin, polyimide resin, unsaturated polyester. Including at least one of unsaturated polyesters resin, poly-phenylen ethers resin, poly-phenylene sulfides resin, and benzocyclobutene resin I can.
  • the display element layer DPL of each sub-pixel includes a partition wall PW, first and second electrodes REL1 and REL2, first and second connection lines CNL1 and CNL2, and first and second contact electrodes CNE1. , CNE2), and a plurality of light emitting devices LD.
  • the partition wall PW may be provided on the protective layer PSV in the emission area EMA of each of the first to third sub-pixels SP1, SP2, and SP3.
  • a dam part (or bank) made of the same material as the partition wall PW is formed and/or provided in the peripheral area PPA between adjacent sub-pixels, so that the first to third sub-pixels ( SP1, SP2, SP3) each light emitting area (EMA) may be defined.
  • the partition wall PW may be spaced apart from the partition wall PW disposed adjacent to the protective layer PSV by a predetermined interval. Two adjacent barrier ribs PW may be spaced apart on the protective layer PSV by a length L or more of one light emitting element LD. As shown in FIG. 8, the partition wall PW may include a curved surface having a cross section such as a semicircle, a half ellipse, etc., whose width becomes narrower from one side of the protective layer PSV toward the top, but this is limited to this It does not become.
  • the partition wall PW may have a trapezoidal cross section that narrows in width from one surface of the protective layer PSV toward the top, as shown in FIG. 11.
  • the shape of the partition wall PW is not limited to the above-described embodiments, and may be variously changed within a range capable of improving the efficiency of light emitted from each of the light emitting devices LD.
  • the two adjacent barrier ribs PW may be disposed on the same surface on the protective layer PSV and may have the same height.
  • Each of the first and second electrodes REL1 and REL2 is provided in the light emitting area EMA of each of the first to third sub-pixels SP1, SP2, and SP3, and is provided in the second direction DR2, for example, in the vertical direction. ') can be extended.
  • the first electrode REL1 and the second electrode REL2 are provided on the same surface and may be spaced apart from each other.
  • the first electrode REL1 may be connected to the first connection line CNL1. Specifically, the first electrode REL1 may be integrally connected to the first connection line CNL1.
  • the first electrode REL1 is the 1-1 electrode REL1_1 branched along the second direction DR2 from the first connection line CNL1 extending in the first direction DR1.
  • the first-first electrode REL1_1, the first-second electrode REL1_2, and the first connection line CNL1 are integrally provided to be electrically and/or physically connected to each other.
  • the first connection wire CNL1 may be regarded as a region of the first electrode REL1.
  • the present invention is not limited thereto, and according to embodiments, the first electrode REL1 and the first connection wire CNL1 may be individually formed to each other, and may be electrically connected to each other through a contact hole, which is not shown. have.
  • the second electrode REL2 extends along the second direction DR2 and may be electrically connected to the second connection line CNL2.
  • the second electrode REL2 may be branched from the second connection line CNL2 along the second direction DR2. Accordingly, the second electrode REL2 and the second connection wire CNL2 are provided integrally, and may be electrically and/or physically connected to each other.
  • the second connection line CNL2 may be regarded as a region of the second electrode REL2.
  • the present invention is not limited thereto, and according to embodiments, the second electrode REL2 and the second connection wire CNL2 may be individually formed to each other, and may be electrically connected to each other through a contact hole, which is not shown. have.
  • the first electrode REL1 is electrically and/or physically connected to one of both ends EP1 and EP2 of each of the light emitting devices LD through the first contact electrode CNE1 as shown in FIG. 7. Can be connected.
  • the present invention is not limited thereto, and according to the embodiment, the first electrode REL1 directly contacts any one of both ends EP1 and EP2 of each of the light-emitting elements LD, (LD) It may be electrically and/or physically connected to each.
  • the second electrode REL2 is electrically and/or physically connected to the other end of the both ends EP1 and EP2 of each of the light emitting elements LD through the second contact electrode CNE2 as shown in FIG. 7. Can be connected.
  • the present invention is not limited thereto, and according to the embodiment, the second electrode REL2 directly contacts any one of both ends EP1 and EP2 of each of the light-emitting elements LD, so that the light-emitting elements (LD) It may be electrically and/or physically connected to each.
  • Each of the first electrode REL1 and the second electrode REL2 is an alignment electrode for aligning the light emitting elements LD in the light emitting area EMA of each of the first to third sub-pixels SP1, SP2, and SP3 Can function as
  • the first electrode REL1 Before the light-emitting elements LD are aligned in the light-emitting area EMA of each of the first to third sub-pixels SP1, SP2, and SP3, the first electrode REL1 is provided with a first connection line CNL1. A first alignment voltage may be applied, and a second alignment voltage may be applied to the second electrode REL2 through the second connection line CNL2. The first alignment voltage and the second alignment voltage may have different voltage levels. An electric field may be formed between the first electrode REL1 and the second electrode REL2 as a predetermined alignment voltage having a different voltage level is applied to each of the first electrode REL1 and the second electrode REL2. . The light-emitting elements LD may be aligned between the first electrode REL1 and the second electrode REL2 by the above-described electric field.
  • the second electrode REL2 is provided between the 1-1th electrode REL1_1 and the 1-2nd electrode REL1_2, and the 1-1 and 1-2th electrodes REL1_1 and REL1_2 They can be spaced apart from each other at regular intervals.
  • each of the first electrode REL1 and the second electrode REL2 emit light. It may function as a driving electrode for driving the elements LD.
  • Each of the first electrode REL1 and the second electrode REL2 is a constant so that the light emitted from both ends EP1 and EP2 of each of the light emitting elements LD proceed in the direction in which the image of the display device is displayed. It may include a material having a reflectivity. In one embodiment of the present invention, the first electrode REL1, the second electrode REL2, the first connection wire CNL1, and the second connection wire CNL2 are provided on the same layer and are made of the same material. Can be.
  • the first electrode REL1, the second electrode REL2, the first connection line CNL1, and the second connection line CNL2 may be made of a conductive material having a constant reflectance.
  • Conductive materials include Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, metals such as alloys thereof, ITO (indium tin oxide), IZO (indium zinc oxide), ZnO (zinc oxide), conductive oxides such as indium tin zinc oxide (ITZO), and conductive polymers such as PEDOT.
  • Materials of each of the first electrode REL1, the second electrode REL2, the first connection line CNL1, and the second connection line CNL2 are not limited to the above-described materials.
  • each of the first electrode REL1, the second electrode REL2, the first connection line CNL1, and the second connection line CNL2 may be formed as a single layer, but the present invention is not limited thereto. .
  • each of the first electrode REL1, the second electrode REL2, the first connection line CNL1, and the second connection line CNL2 are metals, alloys, conductive oxides, and conductive polymers. Two or more of them may be formed as a stacked multilayer.
  • Each of the first electrode REL1, the second electrode REL2, the first connection line CNL1, and the second connection line CNL2 transmit signals to both ends EP1 and EP2 of each of the light emitting elements LD.
  • the first electrode REL1, the second electrode REL2, the first connection line CNL1, and the second connection line CNL2 may include, for example, first to third conductive layers sequentially stacked.
  • the first conductive layer may be made of ITO
  • the second conductive layer may be made of Ag
  • the third conductive layer may be made of ITO, but the present invention is not limited thereto, and the first Materials of each of the to third conductive layers can be changed as much as possible.
  • each of the first electrode REL1 and the second electrode REL2 is provided and/or formed on the partition wall PW to have a shape corresponding to the shape of the partition wall PW. I can.
  • light emitted from both ends EP1 and EP2 of each of the light emitting elements LD may be reflected by the first electrode REL1 and the second electrode REL2 to further advance in the display direction of the display device. . Accordingly, the efficiency of light emitted from each of the light emitting devices LD may be further improved.
  • the partition wall PW, the first electrode REL1, and the second electrode REL2 allow light emitted from each of the light emitting elements LD to proceed in the display direction of the display device. It may function as a reflective member that improves light emission efficiency of the light-emitting elements LD.
  • first electrode REL1 and the second electrode REL2 may be an anode electrode, and the other electrode may be a cathode electrode.
  • first electrode REL1 may be an anode electrode
  • second electrode REL2 may be a cathode electrode.
  • the first electrode REL1 is branched from the first connection line CNL1 along the second direction DR2, for example, the 1-1 electrode REL1_1 and the 1-2
  • the first electrode REL1 may include at least one electrode branched from the first connection line CNL1 along the second direction DR2.
  • a first contact electrode electrically and/or physically stably connecting the first electrode REL1 and one of both ends EP1 and EP2 of each of the light emitting elements LD (CNE1) can be provided.
  • the first contact electrode CNE1 is composed of a transparent conductive material so that light emitted from each of the light emitting elements LD and reflected in the display direction of the display device by the first electrode REL1 proceeds in the display direction without loss. Can be.
  • the first contact electrode CNE1 may cover the first electrode REL1 and may overlap the first electrode REL1.
  • the first contact electrode CNE1 covers one end of both ends EP1 and EP2 of each of the light emitting devices LD, and may overlap the one end.
  • the first contact electrode CNE1 is provided and/or formed on the first-first contact electrode CNE1_1 and the first-second electrode REL1_2 provided and/or formed on the first-first electrode REL1_1. It may include a -2 contact electrode CNE1_2.
  • a third insulating layer INS3 covering the first contact electrode CNE1 may be provided on the first contact electrode CNE1.
  • the third insulating layer INS3 may prevent corrosion of the first contact electrode CNE1 by preventing the first contact electrode CNE1 from being exposed to the outside.
  • the third insulating layer INS3 may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the third insulating layer INS3 may be formed of a single layer as shown in the drawing, but the present invention is not limited thereto.
  • the third insulating layer INS3 may be formed of multiple layers.
  • the third insulating layer INS3 may have a structure in which at least one inorganic insulating layer or at least one organic insulating layer is alternately stacked.
  • a second contact electrode for electrically and/or physically stably connecting the other end of the second electrode REL2 and both ends EP1 and EP2 of each of the light emitting elements LD ( CNE2) can be provided.
  • the second contact electrode CNE2 covers the second electrode REL2 when viewed in a plan view and may overlap the second electrode REL2.
  • the second contact electrode CNE2 may overlap the other end of the both ends EP1 and EP2 of the light emitting devices LD.
  • the second contact electrode CNE2 may be made of the same material as the first contact electrode CNE1, but the present invention is not limited thereto.
  • a fourth insulating layer INS4 covering the second contact electrode CNE2 may be provided on the second contact electrode CNE2.
  • the fourth insulating layer INS4 may prevent the second contact electrode CNE2 from being exposed to the outside, thereby preventing corrosion of the second contact electrode CNE2.
  • the fourth insulating layer INS4 may be formed of either an inorganic insulating layer or an organic insulating layer.
  • An overcoat layer OC may be provided on the fourth insulating layer INS4.
  • the overcoat layer OC alleviates the step difference caused by the partition wall PW, the first and second electrodes REL1 and REL2, and the first and second contact electrodes CNE1 and CNE2 disposed under the overcoat layer OC. It may be an encapsulation layer preventing oxygen and moisture from penetrating into the light emitting devices LD. According to embodiments, the overcoat layer OC may be omitted in consideration of design conditions of the display device.
  • a capping layer CPL may be formed and/or provided in the light emitting area EMA of each sub-pixel.
  • the capping layer CPL may be disposed between the first electrode REL1 and the first contact electrode CNE1 and between the second electrode REL2 and the second contact electrode CNE2, respectively.
  • the capping layer CPL may prevent damage to a corresponding electrode due to defects occurring during a manufacturing process of the display device, and may further enhance adhesion between the corresponding electrode and the protective layer PSV.
  • the capping layer CPL may be formed of a transparent conductive material such as IZO (indium zinc oxide) to minimize loss of light emitted from each of the light emitting devices LD and reflected in the display direction of the display device by the corresponding electrode. have.
  • Each of the light-emitting elements LD may be a light-emitting diode having a small size, such as a nano- or micro-scale, using a material having an inorganic crystal structure.
  • the light-emitting elements LD may include first light-emitting elements LD1 and second light-emitting elements LD2.
  • the first light emitting devices LD1 may be aligned between the 1-1 electrode REL1_1 and the second electrode REL2 in the light emitting area EMA of each sub-pixel, and the second light emitting devices LD2 It may be aligned between the second electrode REL2 and the 1-2nd electrode REL1_2 in the emission area EMA of each sub-pixel.
  • Each of the light-emitting elements LD is a first conductive semiconductor layer 11, an active layer 12, and a second layer along the length L direction of each light-emitting element LD.
  • a conductive semiconductor layer 13, a light emitting layered pattern 10 sequentially stacked in the order of the electrode layer 15, and an insulating film 14 surrounding the outer peripheral surface (or surface) of the light emitting layered pattern 10. have.
  • each of the first conductive semiconductor layer 11, the active layer 12, the second conductive semiconductor layer 13, and the electrode layer 15 sequentially stacked along the length L direction of each light emitting device LD They can have different thicknesses.
  • the thickness d1 of the first conductive semiconductor layer 11 is the thickness d2 of the active layer 12, the thickness d3 of the second conductive semiconductor layer 13, and the electrode layer ( It may be substantially the same as or similar to the sum of the thickness d4 of 15).
  • the length L direction of each light emitting element LD may be the first direction DR1 when viewed in a plan view, and may be a horizontal direction when viewed in a cross section.
  • each of the light emitting elements LD is a first conductive semiconductor layer 11, an active layer 12, and a length L direction of each light emitting element LD.
  • a light emitting layered pattern 10 sequentially stacked in the order of the second conductive semiconductor layer 13 and an insulating film 14 surrounding the outer peripheral surface (or surface) of the light emitting layered pattern 10.
  • each of the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13 sequentially stacked along the length L direction of each light emitting device LD have different thicknesses. I can.
  • the thickness (d1) of the first conductive semiconductor layer 11 is a sum of the thickness (d2) of the active layer 12 and the thickness (d3) of the second conductive semiconductor layer 13 It can be substantially the same or similar.
  • the length L direction of each light emitting element LD may be the first direction DR1 when viewed in a plan view, and may be a horizontal direction when viewed in a cross section.
  • Each of the light emitting devices LD may have a first end EP1 and a second end EP2 along the length L direction.
  • a first conductive semiconductor layer 11 may be disposed at a first end EP1 of each light emitting device LD, and an electrode layer 15 may be disposed at a second end EP2 thereof. ) Can be placed. According to an embodiment, as shown in FIG. 10, a first conductive semiconductor layer 11 may be disposed at a first end EP1 of each light emitting device LD, and a second end EP2 thereof may be a second end. A conductive semiconductor layer 13 may be disposed.
  • Each light-emitting device LD may include a first region (I) and a second region (II).
  • the first region (I) and the second region (II) of each light emitting element LD are formed along the length L direction of each light emitting element LD, and the upper surface 11b of the first conductive semiconductor layer 11 It may be divided based on the lower surface 12a of the active layer 12 in contact with.
  • the first region (I) of each light-emitting element LD is from the lower surface 11a of the first conductive semiconductor layer 11 to the lower portion of the active layer 12 along the length L direction of each light-emitting element LD. It may mean an area reaching up to the surface 12a.
  • the first conductive semiconductor layer 11 may be located in the first region (I). As described above, since the first conductive semiconductor layer 11 is located in the first region (I), the width of the first region (I) in the length (L) direction of each light emitting device (LD) is the first conductivity. It may be substantially the same as the thickness d1 of the semiconductor layer 11.
  • the second region (II) of each light-emitting element LD is in the length (L) direction of each light-emitting element LD from the lower surface 12a of the active layer 12, as shown in FIGS. 9A and 9B. It may mean a region extending to the upper surface 15b of the electrode layer 15 along the line.
  • the active layer 12, the second conductive semiconductor layer 13, and the electrode layer 15 may be located in the second region II.
  • the width of may be substantially the same as a sum of the thickness d2 of the active layer 12, the thickness d3 of the second conductive semiconductor layer 13, and the thickness d4 of the electrode layer 15.
  • the second region II of each light emitting element LD is, as shown in FIG. 10, a length L of each light emitting element LD from the lower surface 12a of the active layer 12. It may mean a region extending to the upper surface 13b of the second conductive semiconductor layer 13 along the) direction.
  • the active layer 12 and the second conductive semiconductor layer 13 may be located in the second region II. Since the active layer 12 and the second conductive semiconductor layer 13 are located in the second region (II), the width of the second region (II) in the length (L) direction of each light emitting element (LD) is the active layer (12). ) May be substantially the same as the sum of the thickness d2 of the second conductive semiconductor layer 13 and the thickness d3 of the second conductive semiconductor layer 13.
  • the upper surface 12b of the active layer 12 when viewed in cross section, may not be located at a point corresponding to half of the length L of each light emitting element LD. Likewise, when viewed in cross section, the upper surface 12b of the active layer 12 may not be located at a point corresponding to half of the length L of the light emitting stack pattern 10 of each light emitting device LD.
  • the upper surface 15b of the electrode layer 15 from the upper surface 12b of the active layer 12 for the length L of each light emitting element LD The ratio of the distance to may be 0.5 or less.
  • the sum of the thickness d3 of the second conductive semiconductor layer 13 and the thickness d4 of the electrode layer 15 is the above It may be less than half of the length L of each light emitting element LD.
  • the ratio of the distance to the upper surface 13b may be 0.5 or less. That is, when viewed in cross section, along the length (L) direction of each light emitting element LD, the thickness d3 of the second conductive semiconductor layer 13 is half of the length L of each light emitting element LD It can be below.
  • a point corresponding to half of the length L of each light emitting device LD is between the lower surface 12a of the active layer 12 and the upper surface 12b of the active layer 12 It may be located at, but the present invention is not limited thereto.
  • each light emitting device LD When viewed in cross section, as shown in FIGS. 9A and 9B, the sum of the thickness d3 of the second conductive semiconductor layer 13 and the thickness d4 of the electrode layer 15 is the value of each light emitting element LD.
  • the active layer 12 When the length L is less than half or the thickness d3 of the second conductive semiconductor layer 13 is less than half of the length L of each light emitting device LD as shown in FIG. 10, each light emitting device LD ), the active layer 12 may be located in the center (or center) of each light emitting device LD or adjacent to the center (or center) of each light emitting device LD. .
  • each light-emitting element LD the light emitted from the active layer 12 of each light-emitting element LD is not biased in one direction, and can uniformly (or evenly) proceed to both ends EP1 and EP2 of each light-emitting element LD. have. Accordingly, the intensity of light emitted from both ends EP1 and EP2 of each light emitting device LD is uniform, so that the light emission efficiency of each light emitting device LD may be improved.
  • a predetermined voltage may be applied to both ends EP1 and EP2 of each of the light-emitting elements LD through the first electrode REL1 and the second electrode REL2. Accordingly, while the electron-hole pairs are coupled in the active layer 12 of each of the light-emitting elements LD, each of the light-emitting elements LD may emit light.
  • the active layer 12 may emit light in a wavelength range of 400 nm to 900 nm.
  • a first insulating layer INS1 may be provided between each light emitting device LD and the protective layer PSV.
  • the first insulating layer INS1 may be formed and/or provided under each of the light emitting elements LD between the first electrode REL1 and the second electrode REL2 in the light emitting area EMA of each sub-pixel. have. In the light emitting area EMA of each sub-pixel, the first insulating layer INS1 fills the space between each of the light emitting elements LD and the protective layer PSV to stably support the light emitting elements LD, and the It is possible to prevent the light emitting elements LD from being separated from the protective layer PSV.
  • the first insulating layer INS1 exposes one region of the first electrode REL1 and covers the remaining region except for the first electrode REL1. You can protect the rest of the area.
  • the first insulating layer INS1 may expose one region of the second electrode REL2 and cover the remaining region excluding the one region to protect the remaining region of the second electrode REL2.
  • the display element layer DPL of each sub-pixel includes the first and second contact electrodes CNE1 and CNE2
  • one area of the first electrode REL1 is electrically connected to the first contact electrode CNE1.
  • one region of the second electrode REL2 may be a region that is in electrical and/or physical contact with the second contact electrode CNE2.
  • first insulating layer INS1 is formed and/or provided on the first connection line CNL1 and the second connection line CNL2 in the peripheral area PPA of each sub-pixel, respectively. 2
  • the connection wirings CNL1 and CNL2 may be covered, and the first and second connection wirings CNL1 and CNL2 may be protected.
  • the first insulating layer INS1 may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the first insulating layer INS1 may be formed of an inorganic insulating layer advantageous for protecting the light emitting devices LD from the pixel circuit unit PCL, but the present invention is not limited thereto.
  • the first insulating layer INS1 may be formed of an organic insulating layer that is advantageous for flattening the support surfaces of the light emitting devices LD.
  • a second insulating layer INS2 may be provided on each light emitting device LD.
  • the second insulating layer INS2 is provided on each light-emitting element LD to cover a part of the surface of each light-emitting element LD, and expose both ends EP1 and EP2 of each light-emitting element LD to the outside. can do.
  • the second insulating layer INS2 may include an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material, and the emission regions EMA of each of the first to third sub-pixels SP1, SP2, and SP3
  • Each of the light-emitting elements LD arranged in) may be fixed.
  • the second insulating layer INS2 may include an inorganic insulating layer that is advantageous for protecting the active layer 12 of each light emitting element LD from external oxygen and moisture.
  • the second insulating layer INS2 may include an organic insulating layer including an organic material according to design conditions of the display device to which each light emitting element LD is applied.
  • the second insulating layer INS2 on the light-emitting elements LD, It is possible to prevent the light-emitting elements LD from being separated from the aligned positions.
  • the space is used to form the second insulating layer INS2. In the process, it may be filled with the second insulating layer INS2. Accordingly, the light-emitting elements LD may be stably supported.
  • each light emitting element LD is not normally driven.
  • the second insulating layer INS2 is formed on each light emitting device LD to prevent the active layer 12 of each light emitting device LD from contacting an external conductive material.
  • the second insulating layer INS2 may cover only a part of the surface of each light emitting device LD and may expose both ends EP1 and EP2 of each light emitting device LD to the outside.
  • the second insulating layer INS2 emits light.
  • Part of the first conductive semiconductor layer 11 located at the first end EP1 of the device LD and the second conductive semiconductor layer 13 located at the second end EP2 of each light emitting device LD A part of the first conductive semiconductor layer 11 and a part of the second conductive semiconductor layer 13 may be exposed to the outside without covering a part of the.
  • the first conductive semiconductor layer 11 in each light emitting device LD occupies 2/3 or more of the length L of each light emitting device LD
  • the first conductive semiconductor layer 11 emit light It may also be located at the second end EP2 of the device LD.
  • the second end of each light emitting device LD when the insulating film 14 is peeled off from the second end EP2 of each light emitting device LD in the process of forming the second insulating layer INS2, the second end of each light emitting device LD The second conductive semiconductor layer 13, the active layer 12, and the first conductive semiconductor layer 11 located on the EP2 may be exposed to the outside.
  • the electrode layer 15 is positioned at the second end EP2 of each light emitting device LD
  • each light emission The electrode layer 15, the second conductive semiconductor layer 13, the active layer 12, and the first conductive semiconductor layer 11 located at the second end EP2 of the device LD may be exposed to the outside.
  • the second contact electrode CNE2 When the second contact electrode CNE2 is formed on the second conductive semiconductor layer 13 through a subsequent process, the second contact electrode CNE2 is not only the second conductive semiconductor layer 13 exposed to the outside, but also the active layer. 12 and the first conductive semiconductor layer 11 may also be electrically connected. As a result, the first conductive semiconductor layer 11 and the second conductive semiconductor layer 13 of each light-emitting device LD are electrically connected to each other, resulting in a short-circuit failure, so that each light-emitting device LD is not normally driven.
  • the active layer 12 of each light-emitting device LD is positioned in the center (or center) of each light-emitting device LD, or the center (or center) of each light-emitting device LD ), so that only one conductive semiconductor layer corresponds to each of both ends EP1 and EP2 of each light emitting device LD, thereby preventing a short circuit defect due to peeling of the insulating film 14.
  • FIG. 12 is a schematic plan view of a first sub-pixel including only a partial configuration of a display element layer, illustrating the first sub-pixel of FIG. 7, and FIG. 13 is a cross-sectional view taken along lines II to II'of FIG. 13 is an enlarged cross-sectional view of the EA2 portion of FIG. 13, and FIG. 15 is an enlarged cross-sectional view corresponding to the EA2 portion of FIG. 13, illustrating a part of the display device layer including the light emitting device illustrated in FIG. 3A.
  • each electrode as a single electrode layer and each insulating layer as a single insulating layer, but the present invention is limited thereto. It does not become.
  • a first sub-pixel SP1 includes a substrate having a light emitting area EMA and a peripheral area PPA. SUB) can be included.
  • the first sub-pixel SP1 may include a pixel circuit unit PCL provided on the substrate SUB and a display element layer DPL provided on the pixel circuit unit PCL.
  • Each of the light-emitting elements LD is a first conductive semiconductor layer 11, an active layer 12, and a second conductive semiconductor layer along the length L direction of each light-emitting element LD. 13, and a light-emitting laminate pattern 10 in which the electrode layers 15 are sequentially laminated, and an insulating film 14 covering an outer peripheral surface (or surface) of the light-emitting laminate pattern 10.
  • each of the light-emitting elements LD is a first conductive semiconductor layer 11, an active layer 12, and a length L direction of each light-emitting element LD, as shown in FIG. 15.
  • a light emitting laminate pattern 10 sequentially stacked in the order of the second conductive semiconductor layer 13 and an insulating film 14 covering an outer peripheral surface (or surface) of the light emitting laminate pattern 10 may be included.
  • the display device layer DPL may include a partition wall PW, first and second electrodes REL1 and REL2, a capping layer CPL, light emitting devices LD, and at least one insulating layer.
  • At least one insulating layer may include a first insulating layer INS1 and a second insulating layer INS2, but the present invention is not limited thereto.
  • the at least one insulating layer may further include third and fourth insulating layers INS3 and INS4 sequentially stacked on the second insulating layer INS2.
  • the first insulating layer INS1 fills a space between each of the light-emitting elements LD and the pixel circuit unit PCL in the light-emitting area EMA of the first sub-pixel SP1, thereby stably filling the light-emitting elements LD. I can support it.
  • the second insulating layer INS2 may overlap the light-emitting elements LD in the light-emitting area EMA and expose both ends EP1 and EP2 of each light-emitting element LD.
  • the width W of the second insulating layer INS2 in the horizontal direction for example, the first direction DR1 may be smaller than the length L of each light emitting element LD.
  • the width W of the second insulating layer INS2 in the horizontal direction may be the same as the thickness d1 of the first conductive semiconductor layer 11 of each light emitting device LD.
  • the width W of the second insulating layer INS2 in the horizontal direction may be smaller than the thickness d1 of the first conductive semiconductor layer 11 of each light emitting device LD.
  • the width W in the horizontal direction of the second insulating layer INS2 is only one conductive semiconductor layer corresponding to each of both ends EP1 and EP2 of each light emitting element LD. It is exposed to the outside and can be changed as much as possible within a range capable of sufficiently covering the active layer 12 of each of the light-emitting elements LD.
  • the second insulating layer INS2 is a first conductive semiconductor layer 11 positioned to correspond to each of the first and second ends EP1 and EP2 of each light emitting element LD, as shown in FIG. 14.
  • the second insulating layer INS2 is a first conductive semiconductor layer positioned to correspond to each of the first and second ends EP1 and EP2 of each light emitting device LD, as shown in FIG. 15.
  • each light emitting device LD may have a width W of 3.5 ⁇ m or less in the horizontal direction.
  • FIG. 16 is a cross-sectional view illustrating the first and second contact electrodes illustrated in FIG. 8 according to another embodiment
  • FIG. 17 is an enlarged cross-sectional view of the EA3 portion of FIG. 16.
  • FIG. 18 is an enlarged cross-sectional view illustrating a portion of a display device layer including the light emitting device illustrated in FIG. 3A, corresponding to the EA3 portion of FIG. 16.
  • the display device illustrated in FIG. 16 may have a configuration substantially the same as or similar to the display device illustrated in FIG. 8 except that the first contact electrode and the second contact electrode are provided on the same layer.
  • the one first light-emitting element is a plurality of light-emitting elements. Explain them.
  • each electrode as a single electrode layer and each insulating layer as a single electrode layer, but the present invention is not limited thereto. .
  • a display device may include a substrate SUB provided with a plurality of pixels PXL.
  • Each of the pixels PXL may include first to third sub-pixels SP1, SP2, and SP3.
  • Each of the first to third sub-pixels SP1, SP2, and SP3 may include a light emitting area EMA that emits light and a peripheral area PPA located around the light emitting area EMA.
  • each of the first to third sub-pixels SP1, SP2, and SP3 may include a pixel circuit unit PCL provided on the substrate SUB and a display element layer DPL provided on the pixel circuit unit PCL. I can.
  • the pixel circuit unit PCL of each of the first to third sub-pixels SP1, SP2, and SP3 includes a driving transistor T1 and a switching transistor T2 provided on the substrate SUB, and a driving voltage line DVL.
  • a protective layer PSV having first and second contact holes CH1 and CH2 may be included.
  • the display device layer DPL of each of the first to third sub-pixels SP1, SP2, and SP3 includes a partition wall PW, first and second connection lines CNL1 and CNL2, and first and second Electrodes REL1 and REL2, a capping layer CPL, a plurality of light emitting devices LD, and first and second contact electrodes CNE1 and CNE2 may be included.
  • each of the light-emitting elements LD has a first conductive semiconductor layer 11, an active layer 12, and a second conductive semiconductor layer along the length L direction of each light-emitting element LD. 13), and the light emitting laminate pattern 10 sequentially laminated in the order of the electrode layer 15, and an insulating film 14 surrounding the outer peripheral surface (or surface) of the light emitting laminate pattern 10.
  • each of the light-emitting elements LD includes a first conductive semiconductor layer 11, an active layer 12, and a first conductive semiconductor layer 11 along the length L direction of each light-emitting element LD, as shown in FIG. 18.
  • a light emitting laminate pattern 10 sequentially stacked in the order of the second conductive semiconductor layer 13 and an insulating film 14 covering an outer peripheral surface (or surface) of the light emitting laminate pattern 10 may be included.
  • the active layer 12 is located in the center (or center) of each light emitting device LD along the length (L) direction of each light emitting device LD, or ) Can be located adjacent to the center (or center).
  • the light emitted from the active layer 12 of each light-emitting element LD is not biased in one direction, and can uniformly (or evenly) proceed to both ends EP1 and EP2 of each light-emitting element LD. have. Accordingly, the intensity of light emitted from both ends EP1 and EP2 of each light emitting device LD is uniform, so that the light emission efficiency of each light emitting device LD may be improved.
  • the first contact electrode CNE1 and the second contact electrode CNE2 are provided on the corresponding electrodes, and may be electrically and/or physically connected to the corresponding electrodes.
  • the first contact electrode CNE1 may be provided on the first electrode REL1 to be electrically and/or physically connected to the first electrode REL1.
  • the second contact electrode CNE2 may be provided on the second electrode REL2 to be electrically and/or physically connected to the second electrode REL2.
  • the first contact electrode CNE1 is provided directly on the capping layer CPL on the first electrode REL1, and is electrically and/or physically provided with the first electrode REL1 through the capping layer CPL. Can be connected.
  • the second contact electrode CNE2 is provided directly on the capping layer CPL on the second electrode REL2 and may be electrically and/or physically connected to the second electrode REL2 through the capping layer CPL. .
  • the first contact electrode CNE1 and the second contact electrode CNE2 are provided on the same surface and are separated from each other by a predetermined interval on the second insulating layer INS2 to be electrically and/or physically separated. Can be. That is, the first contact electrode CNE1 and the second contact electrode CNE2 are provided on the same layer and may be formed through the same manufacturing process.
  • a third insulating layer INS3 covering the first and second contact electrodes CNE1 and CNE2 may be provided on the first contact electrode CNE1 and the second contact electrode CNE2.
  • the third insulating layer INS3 may correspond to the fourth insulating layer INS4 illustrated in FIG. 8.
  • the third insulating layer INS3 may prevent corrosion of the first and second contact electrodes CNE1 and CNE2 by not exposing the first contact electrode CNE1 and the second contact electrode CNE2 to the outside. .

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Abstract

발광 소자는, 일 방향을 따라 적층된 제1 도전성 반도체층, 활성층, 및 제2 도전성 반도체층을 포함하는 발광 적층 패턴을 포함할 수 있다. 여기서, 상기 활성층은 상기 발광 적층 패턴의 길이 방향을 따라 상기 제1 도전성 반도체층과 접촉하는 제1 면 및 상기 제1 면과 마주보며 상기 제2 도전성 반도체층에 접촉하는 제2 면을 포함할 수 있다. 상기 제1 도전성 반도체층은 적어도 하나의 n형 반도체층을 포함하고, 상기 제2 도전성 반도체층은 적어도 하나의 p형 반도체층을 포함할 수 있다. 또한, 상기 제1 활성층의 1면은 상기 발광 적층 패턴 내에서 상기 발광 적층 패턴의 길이 방향을 따라 상기 발광 적층 패턴의 전체 길이의 절반의 -20% 내지 +20%에 해당하는 지점에 위치할 수 있다.

Description

발광 소자 및 이를 구비한 표시 장치
본 발명은 발광 소자에 관한 것으로, 더욱 상세하게는 초소형의 발광 소자 및 이를 구비한 표시 장치에 관한 것이다.
발광 다이오드(Light Emitting Diode)는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다. 최근, 이러한 발광 다이오드를 다양한 표시 장치에 적용하기 위한 연구가 활발히 진행되고 있다.
이러한 연구의 일환으로서, 무기 결정 구조, 일 예로 질화물계 반도체를 성장시킨 구조를 이용하여 마이크로 스케일이나 나노 스케일 정도로 작은 초소형의 발광 다이오드를 제작하는 기술이 개발되고 있다. 이러한 발광 다이오드는 표시 패널의 화소 등을 구성할 수 있을 정도로 작은 크기로 제작될 수 있다. 발광 다이오드는 기판에서 별도로 독립 성장시킨 후, 성장된 발광 다이오드를 분리하여 표시 패널 제작 등에 사용할 수 있다.
본 발명이 해결하고자 하는 과제는, 상이한 도전성을 갖는 두 개의 반도체층 사이에 개재된 활성층을 길이 방향을 따라 중앙에 위치하게 하여 출광 효율을 향상시킬 수 있는 발광 소자를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 과제는, 상술한 발광 소자를 구비한 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 발광 소자는, 일 방향을 따라 차례로 적층된 제1 도전성 반도체층, 활성층, 및 제2 도전성 반도체층을 포함하는 발광 적층 패턴을 포함할 수 있다. 여기서, 상기 활성층은 상기 발광 적층 패턴의 길이 방향을 따라 상기 제1 도전성 반도체층과 접촉하는 제1 면 및 상기 제1 면과 마주보며 상기 제2 도전성 반도체층에 접촉하는 제2 면을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전성 반도체층은 적어도 하나의 n형 반도체층을 포함하고, 상기 제2 도전성 반도체층은 적어도 하나의 p형 반도체층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 활성층의 제1 면은 상기 발광 적층 패턴 내에서 상기 발광 적층 패턴의 길이 방향을 따라 상기 발광 적층 패턴의 전체 길이의 절반의 -20% 내지 +20%에 해당하는 지점에 위치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 적층 패턴의 전체 길이의 절반에 대응하는 지점은 상기 활성층의 제1 면과 제2 면 사이에 위치할 수 있다.
본 발명의 일 실시예에 있어서, 단면 상에서 볼 때, 상기 활성층의 제1 면으로부터 상기 제2 도전성 반도체층의 상부 면까지의 거리는 상기 제1 도전성 반도체층의 하부 면으로부터 상기 활성층의 제1 면에 접촉하는 상기 제1 도전성 반도체층의 상부 면까지의 거리와 상이할 수 있다.
본 발명의 일 실시예에 있어서, 단면 상에서 볼 때, 상기 활성층의 제1 면으로부터 상기 제2 도전성 반도체층의 상부 면까지의 거리는 상기 제1 도전성 반도체층의 하부 면으로부터 상기 활성층의 제1 면에 접촉하는 상기 제1 도전성 반도체층의 상부 면까지의 거리와 동일할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 적층 패턴은, 상기 길이 방향을 따라 상기 제1 도전성 반도체층, 상기 활성층, 및 상기 제2 도전성 반도체층이 차례로 적층된 원 기둥 형상일 수 있다.
본 발명의 일 실시예에 있어서, 단면 상에서 볼 때, 상기 발광 적층 패턴의 전체 길이에 대한 상기 활성층의 제2 면으로부터 상기 제2 도전성 반도체층의 상부 면까지의 거리의 비는 0.5 이하일 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 적층 패턴은 상기 제2 도전성 반도체층 상에 배치된 전극층을 더 포함할 수 있다. 단면 상에서 볼 때, 상기 발광 적층 패턴의 전체 길이에 대한 상기 활성층의 제2 면으로부터 상기 전극층의 상부 면까지의 거리의 비는 0.5 이하일 수 있다.
본 발명의 일 실시예에 있어서, 상기 전극층은 상기 발광 적층 패턴의 길이 방향을 따라 상기 제2 도전성 반도체층보다 두꺼우며 상기 제1 도전성 반도체층보다 얇을 수 있다.
본 발명의 일 실시예에 있어서, 단면 상에서 볼 때, 상기 활성층의 제1 면으로부터 상기 전극층의 상부 면까지의 거리는 상기 제1 도전성 반도체층의 하부 면으로부터 상기 활성층의 제1 면에 접촉하는 상기 제1 도전성 반도체층의 상부 면까지의 거리와 상이할 수 있다.
본 발명의 일 실시예에 있어서, 상기 전극층은 투명한 금속 산화물을 포함하며, 상기 발광 적층 패턴의 길이 방향으로 0.5㎛ 내지 1㎛의 두께를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는 상기 발광 적층 패턴의 외주면을 둘러싸는 절연 피막을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함한 기판; 및 상기 기판의 상기 표시 영역에 제공되며, 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함할 수 있다. 여기서, 각 서브 화소는, 적어도 하나의 트랜지스터를 포함한 화소 회로부 및 광을 방출하는 적어도 하나의 발광 소자를 포함한 표시 소자층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 서로 이격된 제1 및 제2 전극들과, 길이 방향으로 제1 단부와 제2 단부를 가지며 상기 제1 및 제2 전극들에 각각 연결된 상기 발광 소자를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는, 상기 길이 방향을 따라 차례로 적층된 제1 도전성 반도체층, 활성층, 및 제2 도전성 반도체층을 포함하며 상기 화소 회로부 상에 제공된 발광 적층 패턴; 및 상기 발광 적층 패턴의 외주면을 둘러싸는 절연 피막을 포함할 수 있다. 여기서, 상기 활성층은 상기 길이 방향을 따라 상기 제1 도전성 반도체층과 접촉하는 제1 면 및 상기 제1 면과 마주보며 상기 제2 도전성 반도체층에 접촉하는 제2 면을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전성 반도체층은 적어도 하나의 n형 반도체층을 포함하고, 상기 제2 도전성 반도체층은 적어도 하나의 p형 반도체층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 활성층의 제1 면은 상기 발광 적층 패턴 내에서 상기 길이 방향을 따라 상기 발광 적층 패턴의 전체 길이의 절반의 -20% 내지 +20%에 해당하는 지점에 위치할 수 있다.
본 발명의 일 실시예에 있어서, 단면 상에서 볼 때, 상기 활성층의 제1 면으로부터 상기 제2 도전성 반도체층의 상부 면까지의 거리는 상기 제1 도전성 반도체층의 하부 면으로부터 상기 활성층의 제1 면에 접촉하는 상기 제1 도전성 반도체층의 상부 면까지의 거리와 상이할 수 있다.
본 발명의 일 실시예에 있어서, 단면 상에서 볼 때, 상기 발광 적층 패턴의 전체 길이에 대한 상기 활성층의 제2 면으로부터 상기 제2 도전성 반도체층의 상부 면까지의 거리의 비는 0.5 이하일 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 적층 패턴은 상기 제2 도전성 반도체층 상에 배치된 전극층을 더 포함할 수 있다. 상기 전극층은 투명한 금속 산화물을 포함하며, 상기 발광 적층 패턴의 길이 방향으로 0.5㎛ 내지 1㎛ 의 두께를 가질 수 있다.
본 발명의 일 실시예에 있어서, 단면 상에서 볼 때, 상기 발광 적층 패턴의 전체 길이에 대한 상기 활성층의 제2 면으로부터 상기 전극층의 상부 면까지의 거리의 비는 0.5 이하일 수 있다.
본 발명의 일 실시예에 있어서, 단면 상에서 볼 때, 상기 활성층의 제1 면으로부터 상기 전극층의 상부 면까지의 거리는 상기 제1 도전성 반도체층의 하부 면으로부터 상기 활성층의 제1 면에 접촉하는 상기 제1 도전성 반도체층의 상부 면까지의 거리와 상이할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은 상기 발광 소자 상에 배치되어 상기 발광 소자의 제1 및 제2 단부를 노출하는 절연층을 더 포함할 수 있다. 상기 절연층은 상기 발광 소자의 길이 방향을 따라 상기 제1 도전성 반도체층의 하부 면으로부터 상기 제1 도전성 반도체층의 상부 면까지의 거리와 동일한 폭을 갖거나 이보다 작은 폭을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은 상기 발광 소자의 제1 및 제2 단부 중 하나의 단부와 상기 제1 전극을 전기적으로 연결하는 제1 컨택 전극; 및 상기 발광 소자의 제1 및 제2 단부 중 나머지 단부와 상기 제2 전극을 전기적으로 연결하는 제2 컨택 전극을 더 포함할 수 있다.
본 발명의 일 실시에에 있어서, 상기 제1 컨택 전극과 상기 제2 컨택 전극은 상기 절연층 상에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 기판 상에 성장된 발광 적층 패턴의 활성층을 상기 발광 적층 패턴의 길이 방향을 따라 상기 발광 적층 패턴의 중앙(혹은 가운데)에 위치시켜 양 단부에서 균일한 세기의 광을 방출하여 광의 출광 효율을 향상시킬 수 있는 발광 소자가 제공될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상술한 발광 소자를 구비한 표시 장치가 제공될 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 1b는 도 1a의 발광 소자의 단면도이다.
도 2a 내지 도 2j는 도 1a 및 도 1b의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 3a는 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 3b는 도 3a의 발광 소자의 단면도이다.
도 4a 내지 도 4i는 도 3a 및 도 3b의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a 및 도 1b 또는 도 3a 및 도 3b에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 6a 내지 도 6c는 도 5에 도시된 화소들 중 하나의 화소에 포함된 제1 서브 화소의 화소 영역을 다양한 실시예에 따라 나타낸 회로도들이다.
도 7은 도 5에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이다.
도 8은 도 7의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 9a는 도 8의 EA1 부분의 확대 단면도이다.
도 9b는 도 9a의 발광 소자의 절연 피막의 일부가 박리된 모습을 나타낸 확대 단면도이다.
도 10은 도 3a에 도시된 발광 소자를 포함한 표시 소자층의 일부를 나타낸 것으로, 도 8의 EA1 부분에 대응되는 확대 단면도이다.
도 11은 도 8에 도시된 격벽을 다른 형태에 따라 구현한 것으로, 도 7의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 12는 도 7의 제1 서브 화소를 나타낸 것으로, 표시 소자층의 일부 구성만을 포함한 제1 서브 화소의 개략적인 평면도이다.
도 13은 도 12의 Ⅱ ~ Ⅱ’선에 따른 단면도이다.
도 14는 도 13의 EA2 부분의 확대 단면도이다.
도 15는 도 3a에 도시된 발광 소자를 포함한 표시 소자층의 일부를 나타낸 것으로, 도 13의 EA2 부분에 대응되는 확대 단면도이다.
도 16은 도 8에 도시된 제1 및 제2 컨택 전극을 다른 실시예에 따라 나타낸 것으로, 도 7의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 17은 도 16의 EA3 부분의 확대 단면도이다.
도 18은 도 3a에 도시된 발광 소자를 포함한 표시 소자층의 일부를 나타낸 것으로, 도 16의 EA3 부분에 대응되는 확대 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이며, 도 1b는 도 1a의 발광 소자의 단면도이다.
도 1a 및 도 1b에서는 도시의 편위를 위해 원 기둥 형상의 발광 소자를 도시하였으나, 본 발명의 일 실시예에 따른 발광 소자의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는 제1 도전성 반도체층(11)과, 제2 도전성 반도체층(13)과, 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13)의 순으로 순차적으로 적층된 발광 적층 패턴(10)으로 구현될 수 있다. 즉, 발광 적층 패턴(10)은 제1 도전성 반도체층(11), 상기 제1 도전성 반도체층(11)의 일면 상에 배치된 활성층(12), 상기 활성층(12)의 일면 상에 배치된 제2 도전성 반도체층(13)을 포함할 수 있다. 실시예에 따라, 발광 적층 패턴(10)은 제2 도전성 반도체층(13)의 일면 상에 제공된 전극층(15)을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 일 방향으로 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 상기 발광 소자(LD)는 상기 연장 방향을 따라 일 단부(혹은 하단부)와 타 단부(혹은 상단부)를 가질 수 있다. 일 단부(혹은 하단부)에는 제1 및 제2 도전성 반도체층(11, 13) 중 어느 하나, 타 단부(혹은 상단부)에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 원 기둥 형상으로 제공될 수 있으나, 이에 한정되는 것은 아니며 다각 기둥 형상, 삼각 기둥 형상 등으로 제공될 수도 있다. 발광 소자(LD)는 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape) 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 길이(L) 방향으로의 발광 소자(LD)의 길이(L)는 그 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)의 직경(D)은 0.5㎛ 내지 500㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건에 부합되도록 상기 발광 소자(LD)의 크기가 변경될 수도 있다.
제1 도전성 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 도전성 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전성 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 상기 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
활성층(12)은 제1 도전성 반도체층(11)의 상부 면(11b)과 접촉하는 제1 면(12a) 및 제2 도전성 반도체층(13)의 하부 면(13a)과 접촉하는 제2 면(12b)을 포함할 수 있다. 제1 면(12a)과 제2 면(12b)은 발광 소자(LD)의 길이(L) 방향에서 서로 마주볼 수 있다.
제2 도전성 반도체층(13)은 활성층(12)의 제2 면(12b) 상에 배치되며, 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전성 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 발광 적층 패턴(10)은 제2 도전성 반도체층(13)의 상부 면(13b) 상에 배치되는 전극층(15)을 포함할 수 있다. 이에 따라, 발광 적층 패턴(10)은 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)의 순으로 적층된 적층 구조를 포함할 수 있다.
발광 적층 패턴(10)은 발광 소자(LD)의 형상에 대응되는 형상으로 제공 및/또는 형성될 수 있다. 예를 들어, 발광 소자(LD)가 원 기둥 형상으로 제공 및/또는 형성되는 경우, 발광 적층 패턴(10)도 원 기둥 형상으로 제공될 수 있다. 또한, 발광 적층 패턴(10)이 원 기둥 형상으로 제공 및/또는 형성되는 경우, 상기 발광 적층 패턴(10)에 포함된 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)이 원 기둥 형상을 가질 수 있다.
발광 소자(LD)의 일 단부(혹은 하단부)에는 제1 도전성 반도체층(11)이 배치되고 상기 발광 소자(LD)의 타 단부(혹은 상단부)에는 전극층(15)이 배치될 수 있다. 발광 소자(LD)는 상기 발광 소자(LD)의 양 단부에 위치하며 외부로 노출된 제1 도전성 반도체층(11)의 하부 면(11a) 및 전극층(15)의 상부 면(15b)을 포함할 수 있다. 제1 도전성 반도체층(11)의 하부 면(11a)과 전극층(15)의 상부 면(15b)은 외부의 전도성 물질과 접촉하여 전기적으로 연결되는 면일 수 있다. 본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)의 하부 면(11a)은 발광 소자(LD)의 하부 면(LD_1)일 수 있고, 전극층(15)의 상부 면(15b)은 상기 발광 소자(LD)의 상부 면(LD_2)일 수 있다.
발광 소자(LD)가 원 기둥 형상을 갖는 경우, 원 기둥의 하부에는 제1 도전성 반도체층(11)이 배치되고, 상기 원 기둥의 상부에는 전극층(15)이 배치될 수 있다. 발광 소자(LD)가 원 기둥 형상을 갖는 경우, 제1 도전성 반도체층(11)의 하부 면(11a, LD_1)과 전극층(15)의 상부 면(15b, LD_2)은 원형으로 이루어질 수 있다. 실시예에 따라, 발광 소자(LD)가 타원 기둥 형상을 갖는 경우, 제1 도전성 반도체층(11)의 하부 면(11a, LD_1)과 전극층(15)의 상부 면(15b, LD_2)은 타원형으로 이루어질 수 있다. 또한, 다른 실시예에 따라, 발광 소자(LD)가 다각 기둥 형상을 갖는 경우, 제1 도전성 반도체층(11)의 하부 면(11a, LD_1)과 전극층(15)의 상부 면(15b, LD_2)은 다각형으로 이루어질 수 있다.
발광 적층 패턴(10)이 발광 소자(LD)의 형상에 대응되는 형상으로 제공되는 경우, 상기 발광 적층 패턴(10)은 상기 발광 소자(LD)의 길이(L)와 실질적으로 유사하거나 동일한 길이를 가질 수 있다. 예를 들어, 발광 소자(LD)가 3.5㎛ 정도의 길이(L)를 갖는 경우, 발광 적층 패턴(10)도 3.5㎛ 정도의 길이를 가질 수 있다. 이하의 실시예에 있어서는, 발광 적층 패턴(10)이 발광 소자(LD)의 길이(L)와 동일한 경우를 전제로 하여 설명하며 상기 발광 적층 패턴(10)의 길이를 상기 발광 소자(LD)의 길이(L)와 동일한 도면 부호를 부여하기로 한다.
전극층(15)은 제2 도전성 반도체층(13)에 전기적으로 연결되는 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 전극층(15)은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 또한, 전극층(15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 활성층(12)에서 생성되는 광이 전극층(15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
본 발명의 일 실시예에 있어서, 전극층(15)은 활성층(12)에서 최종적으로 방출되는 광의 색에 따라 선택적으로 인듐 주석 산화물(ITO)과 같은 투명한 금속 산화물 혹은 불투명한 금속으로 이루어질 수 있다. 예를 들어, 활성층(12)이 400nm 내지 580nm 파장대의 청색 계열 및/또는 녹색 계열의 광을 방출하는 경우, 전극층(15)은 인듐 주석 산화물(ITO)과 같은 투명한 금속 산화물로 이루어질 수 있다. 또한, 활성층(12)이 580nm 내지 900nm 파장대의 적색 계열 또는 적외선 계열의 광을 방출하는 경우, 전극층(15)은 Cr, Ti, Ni 등과 같이 불투명한 금속으로 이루어질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 전극층(15)은 활성층(12)이 580nm 내지 900nm 파장대의 적색 계열 또는 적외선 계열의 광을 방출할 때 광 투과율을 확보하기 위해 투명한 금속 산화물로 이루어질 수도 있다.
상술한 실시예에서, 전극층(15)을 투명한 금속 산화물로 이루어진 단일의 도전층 및/또는 불투명한 금속으로 이루어진 단일의 도전층으로 설명 및 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 전극층(15)은 적어도 하나의 투명한 금속 산화물로 이루어진 도전층과 적어도 하나의 불투명한 금속으로 이루어진 도전층이 적층된 다중층으로 구성될 수도 있다.
또한, 실시예에 따라, 발광 소자(LD)는 발광 적층 패턴(10)의 외주면(혹은 표면)에 제공된 절연 피막(14)을 더 포함할 수 있다. 절연 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연 피막(14)은 SiO 2, Si 3N 4, Al 2O 3 및 TiO 2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연 피막(14)은 활성층(12)이 제1 도전성 반도체층(11) 및 제2 도전성 반도체층(13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연 피막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연 피막(14)은 발광 소자들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 도전성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연 피막(14)의 구비 여부가 한정되지는 않는다.
절연 피막(14)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 적층 패턴(10)의 표면(혹은 외주면)에 형성 및/또는 제공될 수 있으며, 이외에도 제1 및 제2 도전성 반도체층들(11, 13)의 일 영역과 전극층(15)의 외주면을 더 둘러쌀 수 있다. 본 발명의 일 실시예에 있어서, 절연 피막(14)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부의 외주면을 완전히 둘러쌀 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 절연 피막(14)은 제1 도전성 반도체층(11)의 외주면 일부 및/또는 전극층(15)의 외주면 일부를 둘러쌀 수도 있다.
절연 피막(14)은 발광 소자(LD)의 길이(L) 방향에 교차하는 방향으로 제1 도전성 반도체층(11)의 하부 면(11a)과 평행한 하부 면(14a), 상기 길이(L) 방향 상에서 상기 하부 면(14a)과 마주보는 상부 면(14b), 및 발광 적층 패턴(10)의 표면(혹은 외주면)을 둘러싸는 측면(14c)을 포함할 수 있다. 절연 피막(14)의 하부 면(14a), 상기 절연 피막(14)의 상부 면(14b), 및 상기 절연 피막(14)의 측면(14c)은 서로 연결되며 연속할 수 있다. 여기서, 절연 피막(14)의 상부 면(14b)은 상기 절연 피막(14)의 상단 둘레를 포함하는 가상의 면으로 정의될 수 있으며, 상기 절연 피막(14)의 하부 면(14a)은 상기 절연 피막(14)의 하단 둘레를 포함하는 가상의 면으로 정의될 수 있다.
본 발명의 일 실시예에 있어서, 절연 피막(14)은 전극층(15)의 외주면을 전체적으로 둘러쌀 수 있다. 이러한 경우, 절연 피막(14)의 상부 면(14b)과 전극층(15)의 상부 면(15b)은 동일한 면(혹은 동일한 선) 상에 제공 및/또는 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 절연 피막(14)이 전극층(15)의 외주면을 부분적으로 둘러싸거나 또는 둘러싸지 않는 경우, 절연 피막(14)의 상부 면(14b)과 전극층(15)의 상부 면(15b, LD_2)은 상이한 면(혹은 상이한 선) 상에 제공 및/또는 형성될 수도 있다.
본 발명의 일 실시예에 있어서, 절연 피막(14)은 제1 도전성 반도체층(11)의 외주면을 전체적으로 둘러쌀 수 있다. 이러한 경우, 절연 피막(14)의 하부 면(14a)과 제1 도전성 반도체층(11)의 하부 면(11a, LD_1)은 동일한 면(혹은 동일한 선) 상에 제공 및/또는 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 절연 피막(14)이 제1 도전성 반도체층(11)의 외주면을 부분적으로 둘러싸거나 또는 둘러싸지 않는 경우, 절연 피막(14)의 하부 면(14a)과 제1 도전성 반도체층(11)의 하부 면(11a, LD_1)은 상이한 면(혹은 상이한 선) 상에 제공 및/또는 형성될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)의 길이(L) 방향을 기준으로 절연 피막(14)의 측면(14c)의 길이는 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)을 포함한 발광 적층 패턴(10)의 길이(L)와 동일할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 절연 피막(14)의 측면(14c)의 길이는 발광 소자(LD)의 길이(L) 방향을 기준으로 발광 적층 패턴(10)의 길이(L)보다 작거나 길 수도 있다.
절연 피막(14)의 하부 면(14a)은 제1 도전성 반도체층(11)의 하부 면(11a, LD_1)과 동일 면(혹은 동일 선) 상에 위치할 수 있으며 상기 절연 피막(14)의 상부 면(14b)은 전극층(15)의 상부 면(15b, LD_2)과 동일 면(혹은 동일 선) 상에 위치할 수 있다. 절연 피막(14)의 하부 면(14a)과 제1 도전성 반도체층(11)의 하부 면(11a, LD_1)이 반드시 동일 면(혹은 동일 선) 상에 위치해야 하는 것은 아니며, 실시예에 따라, 서로 상이한 면(혹은 상이한 선) 상에 위치할 수도 있다. 마찬가지로, 절연 피막(14)의 상부 면(14b)과 전극층(15)의 상부 면(15b, LD_2)이 반드시 동일 면(혹은 동일 선) 상에 위치해야 하는 것은 아니며, 실시예에 따라, 서로 상이한 면(혹은 상이한 선) 상에 위치할 수도 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)의 길이(L) 방향을 따라 순차적으로 적층된 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)은 서로 상이한 두께를 가질 수 있다. 구체적으로, 발광 소자(LD)의 길이(L) 방향에서 제1 도전성 반도체층(11)의 두께(d1), 활성층(12)의 두께(d2), 제2 도전성 반도체층(13)의 두께(d3), 및 전극층(15)의 두께(d4)는 각각 상이할 수 있다.
본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)의 두께(d1)는 발광 소자(LD)의 길이(L) 방향에서 상기 제1 도전성 반도체층(11)의 하부 면(11a, LD_1)과 그의 상부 면(11b) 사이의 간격을 의미할 수 있다. 제1 도전성 반도체층(11)은 대략 1㎛ 내지 5㎛ 정도의 두께(d1)를 가질 수 있으나, 이에 한정되는 것은 아니다.
활성층(12)의 두께(d2)는 발광 소자(LD)의 길이(L) 방향에서 상기 활성층(12)의 하부 면(12a)과 그의 상부 면(12b) 사이의 간격을 의미할 수 있다. 이때, 활성층(12)의 하부 면(12a)은 제1 도전성 반도체층(11)의 상부 면(11b)에 접할 수 있다. 활성층(12)은 대략 0.05㎛ 내지 0.5㎛ 정도의 두께(d2)를 가질 수 있으나, 이에 한정되는 것은 아니다.
제2 도전성 반도체층(13)의 두께(d3)는 발광 소자(LD)의 길이(L) 방향에서 상기 제2 도전성 반도체층(13)의 하부 면(13a)과 그의 상부 면(13b) 사이의 간격을 의미할 수 있다. 이때, 제2 도전성 반도체층(13)의 하부 면(13a)은 활성층(12)의 상부 면(12b)에 접할 수 있다. 제2 도전성 반도체층(13)은 대략 0.08㎛ 내지 2㎛ 정도의 두께(d3)를 가질 수 있으나, 이에 한정되는 것은 아니다.
전극층(15)의 두께(d4)는 발광 소자(LD)의 길이(L) 방향에서 상기 전극층(15)의 하부 면(15a)과 그의 상부 면(15b) 사이의 간격을 의미할 수 있다. 이때, 전극층(15)의 하부 면(15a)은 제2 도전성 반도체층(13)의 상부 면(13b)에 접할 수 있다. 전극층(15)은 대략 0.5㎛ 내지 1㎛ 정도의 두께를(d4)를 가질 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)의 두께(d1)는 활성층(12)의 두께(d2), 제2 도전성 반도체층(13)의 두께(d3), 및 전극층(15)의 두께(d4) 각각보다 클 수 있다. 또한, 제1 도전성 반도체층(11)의 두께(d1)는 활성층(12)의 두께(d2), 제2 도전성 반도체층(13)의 두께(d3), 및 전극층(15)의 두께(d4)를 합한 값과 동일하거나 유사할 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 실시예에 따라, 제1 도전성 반도체층(11)의 두께(d1)는 활성층(12)의 두께(d2), 제2 도전성 반도체층(13)의 두께(d3), 및 전극층(15)의 두께(d4)를 합한 값보다 작거나 클 수도 있다. 본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)의 두께(d1)는 활성층(12)의 두께(d2), 제2 도전성 반도체층(13)의 두께(d3), 및 전극층(15)의 두께(d4)를 합한 값과 실질적으로 동일하거나 유사할 수 있다.
발광 소자(LD)는 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 발광 소자(LD)의 길이(L) 방향을 따라 제1 도전성 반도체층(11)의 상부 면(11b)에 접하는 활성층(12)의 하부 면(12a)을 기준으로 구분될 수 있으나, 이에 반드시 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)는 활성층(12)의 상부 면(12b), 제2 도전성 반도체층(13)의 하부 면(13a), 상기 제2 도전성 반도체층(13)의 상부 면(13b) 등을 기준으로 제1 영역(Ⅰ)과 제2 영역(Ⅱ)으로 구분될 수도 있다. 또한, 발광 소자(LD)가 제1 영역(Ⅰ)과 제2 영역(Ⅱ)으로 반드시 구분되어야 하는 것은 아니며 설명의 편의를 위해 상기 제1 영역(Ⅰ)과 제2 영역(Ⅱ)으로 구분하는 것일 수도 있다.
본 발명의 일 실시예에 있어서, 제1 영역(Ⅰ)은 제1 도전성 반도체층(11)의 하부 면(11a)으로부터 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 하부 면(12a)까지 이르는 영역을 의미할 수 있다. 즉, 제1 영역(Ⅰ)은 발광 소자(LD)의 하부 면(LD_1)으로부터 활성층(12)의 하부 면(12a)까지 이르는 영역을 의미할 수 있다. 제1 영역(Ⅰ)에는 제1 도전성 반도체층(11)이 위치할 수 있다. 제2 영역(Ⅱ)은 활성층(12)의 하부 면(12a)으로부터 발광 소자(LD)의 길이(L) 방향을 따라 전극층(15)의 상부 면(15b)까지 이르는 영역을 의미할 수 있다. 즉, 제2 영역(Ⅱ)은 활성층(12)의 하부 면(12a)으로부터 발광 소자(LD)의 상부 면(LD_2)까지 이르는 영역을 의미할 수 있다. 제2 영역(Ⅱ)에는 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)이 위치할 수 있다.
상술한 바와 같이 제1 영역(Ⅰ)에는 제1 도전성 반도체층(11)이 위치하므로, 발광 소자(LD)의 길이(L) 방향으로 상기 제1 영역(Ⅰ)의 폭은 제1 도전성 반도체층(11)의 두께(d1)와 실질적으로 동일할 수 있다. 또한, 제2 영역(Ⅱ)에는 제1 도전성 반도체층(11)을 제외한 나머지 구성들, 예를 들어, 활성층(12), 제2 도전성 반도체층(12), 및 전극층(15)이 위치하므로, 발광 소자(LD)의 길이(L) 방향으로 상기 제2 영역(Ⅱ)의 폭은 활성층(12)의 두께(d2), 제2 도전성 반도체층(13)의 두께(d3), 및 전극층(15)의 두께(d4)를 합한 값과 실질적으로 동일할 수 있다.
본 발명의 일 실시예에 있어서, 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 실질적으로 동일한 폭을 갖거나 유사한 폭을 가질 수 있다. 이러한 경우, 활성층(12)은 발광 소자(LD) 및/또는 발광 적층 패턴(10)의 길이(L) 방향을 따라 제1 도전성 반도체층(11)의 하부 면(11a)보다 전극층(15)의 상부 면(15b)에 인접할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)은 상기 발광 소자(LD)의 가운데(혹은 중앙)에 위치하거나 상기 발광 소자(LD)의 가운데(혹은 중앙)에 인접하게 위치할 수 있다. 단면 상에서 볼 때, 활성층(12)의 상부 면(12b)은 발광 소자(LD)의 길이(L)의 절반에 대응하는 지점에 위치하지 않을 수 있다. 구체적으로, 발광 소자(LD)의 길이(L)가 3㎛인 경우, 활성층(12)의 상부 면(12b)은 상기 발광 소자(LD)의 길이(L) 방향을 따라 제1 도전성 반도체층(11)의 하부 면(11a)으로부터 상기 발광 소자(LD)의 길이(L)의 절반인 1.5㎛에 대응하는 지점에 위치하지 않을 수 있다. 마찬가지로, 단면 상에서 볼 때, 활성층(12)의 상부 면(12b)은 발광 적층 패턴(10)의 길이(L)의 절반에 대응하는 지점에 위치하지 않을 수 있다.
단면 상에서 볼 때, 발광 소자(LD) 및/또는 발광 적층 패턴(10) 각각의 길이(L)에 대한 활성층(12)의 상부 면(12b)으로부터 전극층(15)의 상부 면(15b)까지의 거리의 비는 0.5 이하일 수 있다. 즉, 단면 상에서 볼 때, 발광 소자(LD)의 길이(L) 방향을 따라, 제2 도전성 반도체층(13)의 두께(d3)와 전극층(15)의 두께(d4)를 더한 값은 발광 소자(LD) 및/또는 발광 적층 패턴(10) 각각의 길이(L)의 절반 이하일 수 있다. 예를 들어, 발광 소자(LD) 및/또는 발광 적층 패턴(10) 각각의 길이(L)가 3㎛인 경우, 제2 도전성 반도체층(13)의 두께(d3) 및 전극층(15)의 두께(d4)를 합한 값은 1.5㎛이거나 이보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD) 및/또는 발광 적층 패턴(10) 각각의 길이(L)의 절반에 대응하는 지점은 활성층(12)의 하부 면(12a)과 상기 활성층(12)의 상부 면(12b) 사이에 위치할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD) 및/또는 발광 적층 패턴(10) 각각의 길이(L)의 절반에 대응하는 지점은 활성층(12)의 하부 면(12a)에 대응되거나 상기 활성층(12)의 상부 면(12b)에 대응될 수도 있다. 또한, 실시예에 따라, 발광 소자(LD) 및/또는 발광 적층 패턴(10) 각각의 길이(L)의 절반에 대응하는 지점은 활성층(12)의 하부 면(12a)과 제1 도전성 반도체층(11) 사이에 위치하거나 활성층(12)의 상부 면(12b)과 제2 도전성 반도체층(13) 사이에 위치할 수도 있다.
본 발명의 일 실시예에 있어서, 단면 상에서 볼 때, 활성층(12)의 하부 면(12a)으로부터 전극층(15)의 상부 면(15b)까지의 거리, 즉, 상기 활성층(12)의 두께(d2), 제2 도전성 반도체층(13)의 두께(d3), 및 상기 전극층(15)의 두께(d4)를 합한 값은 제1 도전성 반도체층(11)의 하부 면(11a)으로부터 그의 상부 면(11b)까지의 두께(d1, 혹은 거리)와 동일하거나 이보다 작을 수 있다.
상술한 바와 같이, 단면 상에서 볼 때, 제2 도전성 반도체층(13)의 두께(d3)와 전극층(15)의 두께(d4)를 합한 값이 발광 소자(LD) 및/또는 발광 적층 패턴(10) 각각의 길이(L)의 절반 이하인 경우, 활성층(12)은 상기 발광 소자(LD)의 길이(L) 방향을 따라 상기 발광 적층 패턴(10)의 가운데(혹은 중앙)에 위치하거나 상기 발광 적층 패턴(10)의 가운데(혹은 중앙)에 인접하게 위치할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 활성층(12)은 발광 소자(LD)의 길이(L) 방향을 따라 상기 발광 소자(LD) 및/또는 발광 적층 패턴(10)의 가운데(혹은 중앙)를 벗어나서 상기 발광 소자(LD)의 상부 면(LD_2)에 더욱 인접하게 제공 및/또는 형성될 수 있다. 또한, 실시예에 따라, 활성층(12)은 발광 소자(LD)의 길이(L) 방향을 따라 상기 발광 소자(LD) 및/또는 발광 적층 패턴(10)의 가운데(혹은 중앙)를 벗어나서 상기 발광 소자(LD)의 하부 면(LD_1)에 더욱 인접하게 제공 및/또는 형성될 수 있다.
특히, 본 발명의 일 실시예에 있어서, 제2 도전성 반도체층(13) 상에 제공 및/또는 형성된 전극층(15)은 일정 수준 이상의 두께(d4)를 가질 수 있다. 전극층(15)은 제2 도전성 반도체층(13) 상에 통상의 증착 방법을 통해 제공 및/또는 형성될 수 있다. 이때, 증착 시간을 조절하여 제2 도전성 반도체층(13) 상에 일정 수준 이상의 두께(d4)를 갖는 전극층(15)이 형성될 수 있다. 전극층(15)이 일정 수준 이상의 두께(d4), 예를 들어, 1㎛ 정도의 두께를 갖는 경우, 기존의 0.1㎛ 정도의 두께를 갖는 전극층(15) 보다 0.9㎛ 정도 늘어난 두께 만큼 발광 소자(LD) 및/또는 발광 적층 패턴(10)의 길이(L)가 증가할 수 있다. 이로 인해, 활성층(12)은 발광 소자(LD)의 길이 방향(L)을 따라 실질적으로 상기 발광 소자(LD) 및/또는 발광 적층 패턴(10)의 가운데(혹은 중앙)에 위치하거나 혹은 상기 발광 소자(LD) 및/또는 상기 발광 적층 패턴(10)의 가운데(혹은 중앙)에 인접하게 위치할 수 있다.
예를 들어, 발광 소자(LD)가 3㎛ 정도의 길이(L)를 갖는 경우, 활성층(12)은 상기 발광 소자(LD)의 길이(L) 방향을 따라 제1 도전성 반도체층(11)의 하부 면(11a)으로부터 상기 발광 소자(LD)의 길이(L)의 절반인 1.5㎛ 지점에 해당하는 상기 발광 소자(LD)의 가운데(혹은 중앙)에 그 하부 면(12a)이 접할 수 있다. 실시예에 따라, 발광 소자(LD)가 3㎛ 정도의 길이(L)를 갖는 경우, 활성층(12)은 상기 발광 소자(LD)의 길이(L) 방향을 따라 제1 도전성 반도체층(11)의 하부 면(11a)으로부터 상기 발광 소자(LD)의 길이(L)의 절반인 1.5㎛ 지점에서 -20% 내지 +20% 지점에 해당하는 상기 발광 소자(LD)의 가운데(혹은 중앙)에 인접한 영역에 그 하부 면(12a)이 접할 수 있다. 즉, 발광 소자(LD) 및/또는 발광 적층 패턴(10)이 3㎛의 길이(L)를 갖는 경우, 활성층(12)의 하부 면(12a)은 상기 발광 소자(LD) 및/또는 상기 발광 적층 패턴(10) 내에서 그 길이(L) 방향을 따라 1.2㎛ 내지 1.8㎛ 지점에 위치할 수 있다.
다만, 발광 소자(LD) 및/또는 발광 적층 패턴(10)에서 상기 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)이 위치하는 영역은 상술한 실시예들에 한정되는 것은 아니다. 발광 소자(LD)의 설계 조건, 크기 및/또는 길이(L), 상기 발광 소자(LD)가 적용되는 전자 장치의 요구 조건 등에 따라 활성층(12)의 위치는 다양하게 변경될 수 있다.
상술한 바와 같이, 활성층(12)이 발광 소자(LD)의 길이(L) 방향을 따라 상기 발광 소자(LD) 및/또는 발광 적층 패턴(10)의 가운데(혹은 중앙)에 위치하거나 상기 발광 소자(LD) 및/또는 발광 적층 패턴(10)의 가운데(혹은 중앙)에 인접할 경우, 상기 활성층(12)에서 방출되는 광은 한 쪽 방향으로 치우치지 않고 상기 발광 소자(LD) 및/또는 발광 적층 패턴(10)의 양 단부로 균일하게(혹은 고르게) 진행할 수 있다. 이로 인해, 발광 소자(LD) 및/또는 발광 적층 패턴(10)의 양 단부에서 방출되는 광의 세기가 균일해져 상기 발광 소자(LD) 및/또는 발광 적층 패턴(10)의 광의 효율이 향상될 수 있다.
만일, 활성층(12)이 발광 소자(LD) 및/또는 발광 적층 패턴(10)의 가운데(혹은 중앙)에 위치하지 않고, 양 단부 중 하나의 단부쪽에 인접하게 배치되는 경우, 상기 활성층(12)에서 방출되는 광은 상기 양 단부 중 하나의 단부 방향으로 집중될 수 있다. 이러한 경우, 발광 소자(LD) 및/또는 발광 적층 패턴(10)에서 방출되는 광이 한쪽 방향으로 쏠리게 되어, 상기 발광 소자(LD)의 출광이 비대칭적으로 이루어질 수 있다. 이에, 본 발명의 일 실시예에서는, 전극층(15)을 일정한 수준 이상의 두께(d4)를 갖게 형성하여 활성층(12)을 발광 소자(LD) 및/또는 발광 적층 패턴(10)의 가운데(혹은 중앙)에 위치시키거나 상기 발광 소자(LD) 및/또는 발광 적층 패턴(10)의 가운데(혹은 중앙)에 인접하게 위치시켜 상기 활성층(12)에서 방출되는 광이 상기 발광 소자 및/또는 상기 발광 적층 패턴(10)의 양 단부로 고르게(혹은 균일하게) 진행되게 할 수 있다. 결국, 본 발명의 일 실시에에 따르면, 발광 소자(LD)의 출광 효율이 향상될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 서브 화소의 발광 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 각 서브 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 상술한 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 전극층(15), 및 절연 피막(14) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 일 예로, 발광 소자(LD)의 발광 적층 패턴(10)은 제1 도전성 반도체층(11) 및/또는 활성층(12) 각각의 일측에 배치된 하나 이상의 전극층 및/또는 형광체층 등을 추가적으로 포함할 수 있다. 도면에 직접적으로 도시하지 않았으나, 발광 소자(LD)는 제1 도전성 반도체층(11)의 일측에 배치된 적어도 하나 이상의 전극층을 더 포함할 수 있다. 상술한 전극층은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니며 제2 도전성 반도체층(13)의 일측에 배치된 전극층(15)과 동일한 물질을 포함하거나 또는 상이한 물질을 포함할 수 있다.
도 2a 내지 도 2j는 도 1a 및 도 1b의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 1a, 도 1b, 및 도 2a를 참조하면, 발광 소자(LD)를 지지하도록 구성되는 기판(1)을 준비한다.
기판(1)은 GaAs, GaP 또는 InP 기판일 수 있다. 기판(1)은 에피택셜 성장을 위한 웨이퍼일 수 있다. 기판(1)은 표면 상에 GaAs 층을 갖는 ZnO 기판을 포함할 수 있다. 또한, 표면 상에 GaAs 층을 갖는 Ge 기판 및 Si 웨이퍼 상에 버퍼층을 사이에 두고 GaAs 층을 갖는 Si 기판도 적용될 수 있다.
기판(1)은 공지의 제법으로 제작된 시판품의 단결정 기판을 사용할 수 있다. 발광 소자(LD)를 제조하기 위한 선택비를 만족하고 에피택셜 성장이 원활히 이루어지는 경우, 기판(1)의 재료는 이에 제한되지 않는다.
기판(1)의 에피택셜 성장시키는 표면은 평활한 것이 바람직하다. 기판(1)은 상기 기판(1)이 적용되는 제품에 따라 크기와 직경이 달라질 수 있으며, 에피택셜 성장으로 인한 적층 구조에 의한 휨을 저감할 수 있는 형태로 제조될 수 있다. 기판(1)의 형상은, 원형에 한정되지 않고, 직사각형 등 다각형의 형상일 수 있다.
이어, 기판(1) 상에 희생층(3)을 형성한다. 희생층(3)은 기판(1) 상에 발광 소자(LD)를 제조하는 과정에서 발광 소자(LD)와 기판(1) 사이에 위치하여 상기 발광 소자(LD)와 상기 기판(1)을 물리적으로 이격시킬 수 있다.
희생층(3)은 다양한 형태의 구조를 가질 수 있으며, 단일 층 구조 또는 다층 구조로 이루어질 수 있다. 희생층(3)은 발광 소자(LD)의 최종 제조 공정에서 제거되는 층일 수 있다. 희생층(3)이 제거되는 경우, 상기 희생층(3)의 상부 및 하부에 위치하는 층간 분리가 이루어질 수 있다. 희생층(3)을 제거하는 방법에 대해서는 도 2j를 참조하여 후술한다.
본 발명의 일 실시예에 있어서, 희생층(3)은 GaAs, AlAs 또는 AlGaAs로 형성될 수 있다.
희생층(3) 상에 제1 도전성 반도체층(11)을 형성한다. 제1 도전성 반도체층(11)은 에피택셜 성장을 통하여 형성될 수 있고, MOCVD 방법, MBE 방법, VPE 방법, LPE 방법 등으로 형성될 수 있다. 실시예에 따라, 제1 도전성 반도체층(11)과 희생층(3) 사이에는 버퍼층, 비도핑 반도체층 등 결정성 향상을 위한 추가의 반도체층이 더 형성될 수 있다.
제1 도전성 반도체층(11)은 III(Ga, Al, In)-V(P, As)족으로 구성되는 반도체 재료를 포함할 수 있으며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 예를 들어, 제1 도전성 반도체층(11)은 Si로 도핑된 GaP, GaAs, GaInP, AlGaInP 중 적어도 하나의 반도체 재료를 포함할 수 있다. 즉, 제1 도전성 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제1 도전성 반도체층(11)을 구성할 수 있다.
실시예에 따라, 발광 소자(LD)가 제1 도전성 반도체층(11)의 하부 면(11a)과 접촉하는 전도성 물질층(미도시)을 포함하는 경우, 희생층(3) 상에 제1 도전성 반도체층(11)을 형성하기 전에 상기 전도성 물질층이 형성될 수 있다.
도 1a, 도 1b, 도 2a, 및 도 2b를 참조하면, 제1 도전성 반도체층(11) 상에 활성층(12)을 형성한다. 활성층(12)은 전자와 정공이 재결합되는 영역으로, 상기 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 광을 방출할 수 있다. 활성층(12)은 제1 도전성 반도체층(11) 상에 형성될 수 있으며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 본 발명의 일 실시예에 있어서, 활성층(12)은 발광 소자(LD)의 길이(L) 방향을 따라 그 가운데(혹은 중앙)에 위치할 수 있다.
활성층(12)은 GaInP, AlGaInP, GaAs, AlGaAs, InGaAs, InGaAsP, InP, InAs 중 적어도 하나의 물질을 포함할 수 있다. 활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있다. 활성층(12)은 이중 헤테로 구조(double heterostructure)를 사용할 수 있다. 실시예에 따라, 활성층(12)의 상부 면(12b) 및/또는 하부 면(12a)에는 도전성 도펀트가 도핑된 클래드층(미도시)이 더 형성될 수 있다.
도 1a, 도 1b, 도 2a 내지 도 2c를 참조하면, 활성층(12) 상에 제2 도전성 반도체층(13)을 형성한다. 제2 도전성 반도체층(13)은 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 제2 도전성 반도체층(13)은 III(Ga, Al, In)-V(P, As)족으로 구성되는 반도체 재료를 포함할 수 있으며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 예를 들어, 제2 도전성 반도체층(13)은 Mg로 도핑된 GaP, GaAs, GaInP, AlGaInP 중 적어도 하나의 반도체 재료를 포함할 수 있다. 즉, 제2 도전성 반도체층(13)은 p형 반도체층을 포함할 수 있다. 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전성 반도체층(13)을 구성할 수 있다.
도 1a, 도 1b, 도 2a 내지 도 2d를 참조하면, 제2 도전성 반도체층(13) 상에 전극층(15)을 형성한다.
전극층(15)은 금속 또는 금속 산화물을 포함할 수 있다. 예를 들어, 전극층(15)은 Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 본 발명의 일 실시예에서, 전극층(15)은 활성층(12)에서 생성되어 발광 소자(LD)의 외부로 방출되는 광의 손실을 최소화하며 제2 도전성 반도체층(13)으로 전류 퍼짐(spreading) 효과를 향상시키기 위해 인듐 주석 산화물(ITO)과 같이 투명한 금속 산화물로 이루어질 수 있다.
상술한 바와 같이, 기판(1) 상에 순차적으로 적층된 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)은 발광 적층체(10')를 구성할 수 있다.
전극층(15)은 스퍼터링법으로 제2 도전성 반도체층(13) 상에 증착될 수 있다. 다만, 질화물계 반도체를 포함한 발광 소자(LD)에서 플라즈마에 의한 질소 공공(Vacancy) 형성이 발생될 수 있으므로, 스퍼터링법으로 증착된 전극층(15)은 오믹 접촉 특성이 저하될 수도 있다. 이에 따라, 산소량과 증착 온도 등을 고려하여 전자빔 증발 증착(e-beam evaporation)법으로 제2 도전성 반도체층(13) 상에 전극층(15)을 직접 증착하여 상기 전극층(15)의 투과도를 향상시킬 수 있다. 다만, 제2 도전성 반도체층(13) 상에 전극층(15)을 형성하는 방법은 상술한 실시예에 한정되는 것은 아니며 통상의 증착 방법 등이 적용될 수 있다. 본 발명의 일 실시예에 있어서, 제2 도전성 반도체층(13) 상에 전극층(15)을 형성할 때에, 증착 공정이 이루어지는 챔버 내의 산소량, 증착 온도, 및 증착 시간 등을 조절하여 상기 제2 도전성 반도체층(13) 상에 일정한 수준 이상의, 일 예로, 1㎛ 정도의 두께(d4)를 갖는 상기 전극층(15)을 형성한다.
도 1a, 도 1b, 도 2a 내지 도 2e를 참조하면, 전극층(15) 상에 마스크층(20)을 형성한다. 마스크층(20)은 절연층(미도시) 및 금속층(미도시)을 포함할 수 있다. 절연층은 전극층(15) 상에 형성될 수 있다. 절연층은 발광 적층체(10')의 연속적인 식각을 위한 마스크의 역할을 수행할 수 있다. 절연층은 산화물 또는 질화물을 이용할 수 있으며, 일 예로 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 등을 포함할 수 있다. 절연층의 두께는 0.5㎛ 내지 1.5㎛ 정도일 수 있으나 이에 한정되는 것은 아니다. 금속층은 크롬(Cr) 등의 금속을 포함할 수 있으나, 이에 한정되는 것은 아니며, 30nm 내지 150nm 정도의 두께를 가질 수 있다.
마스크층(20) 상에 적어도 하나의 미세 패턴(FP)이 형성될 수 있다. 미세 패턴(FP)은 폴리머층을 통해 형성될 수 있다. 미세 패턴(FP)은 마스크층(20) 상에 폴리머층을 형성하고 상기 폴리머층에 나노 스케일 또는 마이크로 스케일 간격으로 패턴을 형성하여 형성될 수 있다. 구체적으로, 포토 리소그래피, 전자-빔 리소그래피 또는 나노 임프린트 리소그래피 등의 방법을 통해 마스크층(20) 상의 폴리머층을 패터닝하여 나노 스케일 또는 마이크 스케일 간격으로 미세 패턴(FP)이 형성될 수 있다.
도 1a, 도 1b, 도 2a 내지 도 2f를 참조하면, 미세 패턴(FP)을 마스크로 이용하여 마스크층(20)을 패터닝하여 적어도 하나의 마스크 패턴(20')을 형성한다. 마스크 패턴(20')은 미세 패턴(FP)에 대응되는 형태로 형성될 수 있다. 상술한 마스크 패턴(20')은 발광 적층체(10')를 식각하여 발광 적층 패턴(10)을 형성하기 위한 식각 마스크로 이용될 수 있다. 미세 패턴(FP)은 통상의 습식 식각 또는 건식 식각 방법 들을 통해 제거될 수 있으나, 이에 제한되지 않으며 통상의 제거 방법을 통해 제거될 수 있다.
도 1a, 도 1b, 도 2a 내지 도 2g를 참조하면, 마스크 패턴(20')을 식각 마스크로 한 식각 공정을 진행하여 나노 스케일 또는 마이크로 스케일 간격으로 발광 적층체(10')를 패터닝하여 복수 개의 발광 적층 패턴들(10)을 형성한다.
상술한 식각 공정에서 마스크 패턴(20')에 대응되지 않는 발광 적층체(10')의 일 영역이 식각되어 제1 도전성 반도체층(11)의 일 영역(A)을 외부로 노출하는 홈부(HM)가 형성될 수 있다. 마스크 패턴(20')에 대응되는 발광 적층체(10')의 일 영역은 식각되지 않는다.
홈부(HM)는 각 발광 적층 패턴(10)의 전극층(15)의 상부 면(15b)으로부터 일 방향(일 예로, 수직 방향)을 따라 제1 도전성 반도체층(11)의 일 영역(A)까지 움푹 파인 형상을 가질 수 있다.
복수 개의 발광 적층 패턴들(10)을 형성하기 위한 식각은 RIE(reactive ion etching: 반응성 이온 에칭), RIBE(reactive ion beam etching: 반응성 이온 빔 에칭) 또는 ICP-RIE(inductively coupled plasma reactive ion etching: 유도 결합 플라즈마 반응성 이온 에칭)과 같은 건식 식각법이 이용될 수 있다. 이러한 건식 식각법은 습식 식각법과 달리, 일방성 식각이 가능하여 발광 적층 패턴들(10)을 형성하기에 적합하다. 즉, 습식 식각법은 등방성(isotropic) 식각이 이루어져, 모든 방향으로 식각이 이루어지나, 이와 달리 건식 식각법은 홈부(HM)를 형성하기 위한 깊이 방향이 주로 식각되는 식각이 가능하여, 홈부(HM)의 크기 및 간격 등을 원하는 패턴으로 형성할 수 있다.
본 발명의 일 실시예에 있어서, 발광 적층 패턴들(10) 각각은 나노 스케일 혹은 마이크로 스케일의 크기를 가질 수 있다.
상술한 식각 공정을 수행한 이후, 발광 적층 패턴들(10) 상에 남은 잔여물들, 구체적으로, 마스크 패턴(20')은 통상의 습식 식각 또는 건식 식각 방법을 통해 제거될 수 있으나, 이에 제한되지 않으며 통상의 제거 방법을 통해 제거될 수 있다. 여기서, 마스크 패턴(20', 혹은 잔여물들)은 마스크 공정 시 필요한 식각 마스크, 절연 물질 등을 포함할 수 있다.
도 1a, 도 1b, 도 2a 내지 도 2h를 참조하면, 발광 적층 패턴들(10)과 제1 도전성 반도체층(11)의 일 영역(A) 상에 절연 물질층(14')을 형성한다. 절연 물질층(14')은 상부 절연 물질층, 측면 절연 물질층, 및 하부 절연 물질층을 포함할 수 있다. 상부 절연 물질층은 발광 적층 패턴들(10) 각각의 상부 면을 완전히 커버할 수 있다. 여기서, 발광 적층 패턴들(10) 각각의 상부 면은 전극층(15)의 상부 면(15b)일 수 있다. 즉, 상부 절연 물질층은 발광 적층 패턴들(10) 각각의 전극층(15)의 상부 면(15b)을 완전히 덮을 수 있다. 측면 절연 물질층은 발광 적층 패턴들(10) 각각의 측면을 완전히 덮을 수 있다. 하부 절연 물질층은 홈부(HM)에 의해 외부로 노출된 제1 도전성 반도체층(11)의 일 영역(A)을 완전히 덮을 수 있다.
상부 절연 물질층, 측면 절연 물질층, 및 하부 절연 물질층은 기판(1) 상에서 서로 연결되며 연속할 수 있다.
절연 물질층(14')을 형성하는 방법은 기판(1) 상에 부착된 발광 적층 패턴들(10) 상에 절연 물질을 도포하는 방법을 이용할 수 있으나, 본 발명이 이에 제한되지 않는다. 절연 물질층(14')으로 사용될 수 있는 물질은 SiO 2, Si 3N 4, Al 2O 3 및 TiO 2로 이루어지는 군으로부터 선택되는 어느 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다. 일 예로, Al 2O 3막은 ALD(atomic layer deposition: 원자 층 증착) 방식을 통하여 형성할 수 있으며 TMA(trimethyl aluminum)와 H 2O 소스를 펄스 형태로 공급하여 화학적 흡착과 탈착을 이용하여 박막을 형성할 수 있다. 절연 물질층(14')의 두께는 30nm 내지 150nm일 수 있으나, 이에 한정되는 것은 아니다.
도 1a, 도 1b, 도 2a 내지 도 2i를 참조하면, 식각 공정을 진행하여 기판(1) 상에 형성된 절연 물질층(14')의 일부를 제거하여 절연 피막(14)을 형성한다.
절연 피막(14)을 형성하는 식각 공정으로, 상부 절연 물질층과 하부 절연 물질층이 제거되어 각 발광 적층 패턴(10)의 측면을 덮는 측면 절연 물질층만을 포함한 절연 피막(14)이 최종적으로 형성될 수 있다. 상술한 식각 공정으로, 상부 절연 물질층이 제거되어 전극층(15)의 상부 면(15b)이 외부로 노출될 수 있다 이때, 절연 피막(14)의 상부 면(14b)은 전극층(15)의 상부 면(15b)과 동일 면(혹은 동일 선) 상에 제공 및/또는 형성될 수 있다. 또한, 상술한 식각 공정을 통해 하부 절연 물질층이 제거되어 제1 도전성 반도체층(11)의 일 영역(A)이 외부로 노출될 수 있다.
상술한 식각 공정을 통해 발광 적측 패턴들(10) 및 상기 발광 적층 패턴들(10) 각각의 외주면(혹은 표면)을 둘러싸는 절연 피막(14)을 포함한 발광 소자들(LD)이 최종적으로 형성될 수 있다. 이때, 외부로 노출된 전극층(15)의 상부 면(15b)이 발광 소자들(LD) 각각의 상부 면(LD_2)이 될 수 있다.
도 1a, 도 1b, 도 2a 내지 도 2j를 참조하면, 식각 용액을 이용한 화학적 분리(Chemical lift-off; CLO) 방식을 통해 발광 소자들(LD)을 기판(1)으로부터 분리한다. 예를 들어, 희생층(3)을 제거하여 발광 소자들(LD)이 기판(1)으로부터 분리될 수 있다.
일반적으로, 화학적 분리 방식은 습식 식각법을 통해 이루어질 수 있다. 실시예에 따라 화학적 분리 방식에서 사용되는 식각 가스에 의해 외부로 노출된 전극층(15)의 상부 면(15b)의 일부가 제거될 수 있으나, 상기 전극층(15)이 일정한 수준 이상의, 일 예로, 1㎛ 정도의 두께(d4)를 갖기 때문에 상기 전극층(15)이 상기 식각 가스에 직접적으로 영향을 받지 않을 수 있다.
발광 소자들(LD)을 기판(1)으로부터 분리하는 방법은 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 레이저를 이용한 레이저 분리 방식(Laser lift-off; LLO), 발광 소자들(LD)과 기판(1) 사이에 빈 공간(미도시)을 형성하여 작은 물리적 힘이나 충격 등을 가하는 물리적 분리 방식 등을 이용하여 발광 소자들(LD)을 기판(1)으로부터 분리할 수도 있다.
상술한 제조 공정을 통해, 최종적으로 제조된 발광 소자들(LD) 각각은 각 발광 소자(LD)의 길이(L) 방향을 따라 상기 발광 소자들(LD) 각각의 가운데(혹은 중앙) 또는 상기 가운데(혹은 중앙)에 인접하게 위치한 활성층(12)을 포함할 수 있다.
도 3a는 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이며, 도 3b는 도 3a의 발광 소자의 단면도이다.
도 3a 및 도 3b의 발광 소자와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시에에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 3a 및 도 3b에서는 도시의 편의를 위해 원 기둥 형상의 발광 소자를 도시하였으나, 본 발명의 일 실시예에 따른 발광 소자의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 3a 및 도 3b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는 제1 도전성 반도체층(11), 제2 도전성 반도체층(13), 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13)의 순으로 순차적으로 적층된 발광 적층 패턴(10)으로 구현될 수 있다. 발광 소자(LD)는 발광 적층 패턴(10)의 외주면(혹은 표면)을 둘러싸는 절연 피막(14)을 더 포함할 수 있다.
발광 소자(LD) 및/또는 발광 적층 패턴(10)은 원 기둥 형상으로 제공될 수 있으나, 이에 한정되는 것은 아니며 다각 기둥 형상, 삼각 기둥 형상 등으로 제공될 수도 있다. 발광 소자(LD)는 길이(L) 방향으로 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)는 길이(L) 방향을 따라 일 단부(혹은 하단부)와 타단부(혹은 상단부)를 가질 수 있다. 일 단부(혹은 하단부)에는 제1 및 제2 도전성 반도체층(11, 13) 중 어느 하나, 타 단부(혹은 상단부)에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다. 본 발명의 일 실시예에 있어서, 발광 소자(LD)의 일 단부에는 제1 도전성 반도체층(11)이 배치되고, 상기 발광 소자(LD)의 타 단부에는 제2 도전성 반도체층(13)이 배치될 수 있다.
발광 소자(LD)는 상기 발광 소자의 양 단부에 위치하며 외부로 노출된 제1 도전성 반도체층(11)의 하부 면(11a)과 제2 도전성 반도체층(13)의 상부 면(13b)을 포함할 수 있다. 제1 도전성 반도체층(11)의 하부 면(11a)과 제2 도전성 반도체층(13)의 상부 면(13b)은 외부의 전도성 물질과 접촉하여 전기적으로 연결되는 면일 수 있다.
제1 도전성 반도체층(11)은 n형 불순물이 도핑된 적어도 하나의 n형 반도체층일 수 있다. 제1 도전성 반도체층(11)은 활성층(12)에 전자를 공급할 수 있다. 이러한 제1 도전성 반도체층(11)은 n형 불순물, 예를 들어 Si가 도핑된 GaN 층을 포함할 수 있다. 그러나, 이에 한정되지 않으며, 제1 도전성 반도체층(11)은 다양한 반도체 물질을 포함할 수 있다. 제1 도전성 반도체층(11)은 GaIn 층, AlGaN 층, InAlGaN 층, AlGaAs 층, GaP 층, GaAs 층, GaAsP 층, AlGaInP 층 중 어느 하나 이상으로 형성될 수 있다. 실시예에 따라, 제1 도전성 반도체층(11)은 활성층(12)의 하부 면(12a)과 접촉하는 하부 클래드층(미도시)을 포함할 수 있다. 하부 클래드층은 상기 활성층(12)의 밴드 갭보다 큰 반도체층으로 이루어져 전자나 홀을 구속하는 기능을 할 수 있다.
활성층(12)은 제1 도전성 반도체층(11)의 상부 면(11b) 상에 제공 및/또는 형성되며, 단일 우물 구조(Double Hetero Structure), 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(MQW:Multi Quantum Well) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 활성층(12)은 Ⅲ-Ⅴ족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 AlGaN/AlGaN, InGaN/GaN, InGaN/InGaN, AlGaN/GaN, InAlGaN/GaN, aAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지는 않는다. 우물층은 장벽층의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 활성층(12)은 580nm 내지 900nm 파장대의 적색 계열 또는 적외선 계열의 광을 방출할 수 있다.
제2 도전성 반도체층(13)은 활성층(12)의 상부 면(12b) 상에 제공 및/또는 형성되며, 상기 활성층(12)에 정공을 공급할 수 있다. 제2 도전성 반도체층(13)은 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함할 수 있다. 실시예에 따라, 제2 도전성 반도체층(13)은 활성층(12)의 상부 면(12b)과 접촉하는 상부 클래드층(미도시)을 포함할 수 있다. 상부 클래드층은 상기 활성층(12)의 밴드 갭보다 큰 반도체층으로 이루어져 전자나 홀을 구속하는 기능을 할 수 있다.
절연 피막(14)은 활성층(12)이 제1 도전성 반도체층(11) 및 제2 도전성 반도체층(13) 외의 도전성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)의 길이(L) 방향을 따라 순차적으로 적층된 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13)은 서로 상이한 두께를 가질 수 있다. 구체적으로, 발광 소자(LD)의 길이(L) 방향에서 제1 도전성 반도체층(11)의 두께(d1), 활성층(12)의 두께(d2), 및 제2 도전성 반도체층(13)의 두께(d3)는 각각 상이할 수 있다.
본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)의 두께(d1)는 발광 소자(LD)의 길이(L) 방향에서 상기 제1 도전성 반도체층(11)의 하부 면(11a, LD_1)과 그의 상부 면(11b) 사이의 간격을 의미할 수 있다. 활성층(12)의 두께는 발광 소자(LD)의 길이(L) 방향에서 상기 활성층(12)의 하부 면(12a)과 그의 상부 면(12b) 사이의 간격을 의미할 수 있다. 제2 도전성 반도체층(13)의 두께(d3)는 발광 소자(LD)의 길이(L) 방향에서 상기 제2 도전성 반도체층(13)의 하부 면(13a)과 그의 상부 면(13b) 사이의 간격을 의미할 수 있다.
본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)의 두께(d1)는 활성층(12)의 두께(d2) 및 제2 도전성 반도체층(13)의 두께(d3) 각각보다 클 수 있다. 또한, 제1 도전성 반도체층(11)의 두께(d1)는 활성층(12)의 두께(d2) 및 제2 도전성 반도체층(13)의 두께(d3)를 합한 값과 동일하거나 유사할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며 실시예에 따라 제1 도전성 반도체층(11)의 두께(d1)는 활성층(12)의 두께(d2) 및 제2 도전성 반도체층(13)의 두께(d3)를 합한 값보다 작거나 클 수도 있다. 본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)의 두께(d1)는 활성층(12)의 두께(d2) 및 제2 도전성 반도체층(13)의 두께(d3)를 합한 값과 실질적으로 동일하거나 유사할 수 있다.
발광 소자(LD)는 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 발광 소자(LD)의 길이(L) 방향을 따라 제1 도전성 반도체층(11)의 상부 면(11b)에 접하는 활성층(12)의 하부 면(12a)을 기준으로 구분될 수 있다.
본 발명의 일 실시예에 있어서, 제1 영역(Ⅰ)은 제1 도전성 반도체층(11)의 하부 면(11a)으로부터 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 하부 면(12a)까지 이르는 영역을 의미할 수 있다. 제1 영역(Ⅰ)에는 제1 도전성 반도체층(11)이 위치할 수 있다. 제2 영역(Ⅱ)은 활성층(12)의 하부 면(12a)으로부터 발광 소자(LD)의 길이(L) 방향을 따라 제2 도전성 반도체층(13)의 상부 면(13b)까지 이르는 영역을 의미할 수 있다. 제2 영역(Ⅱ)에는 활성층(12) 및 제2 도전성 반도체층(13)이 위치할 수 있다.
상술한 바와 같이, 제1 영역(Ⅰ)에는 제1 도전성 반도체층(11)이 위치하므로, 발광 소자(LD)의 길이(L) 방향으로 상기 제1 영역(Ⅰ)의 폭은 제1 도전성 반도체층(11)의 두께(d1)와 실질적으로 동일할 수 있다. 또한, 제2 영역(Ⅱ)에는 제1 도전성 반도체층(11)을 제외한 나머지 구성들, 예를 들어, 활성층(12) 및 제2 도전성 반도체층(13)이 위치하므로, 발광 소자(LD)의 길이(L) 방향으로 상기 제2 영역(Ⅱ)의 폭은 상기 활성층(12)의 두께(d2) 및 상기 제2 도전성 반도체층(13)의 두께(d3)를 합한 값과 실질적으로 동일할 수 있다.
본 발명의 일 실시예에 있어서, 제1 영역(Ⅰ)과 제2 영역(Ⅱ)이 동일한 폭 및/또는 유사한 폭을 가질 수 있다. 이러한 경우, 활성층(12)은 발광 소자(LD) 및/또는 발광 적층 패턴(10)의 길이(L) 방향을 따라 제1 도전성 반도체층(11)의 하부 면(11a)보다 제2 도전성 반도체층(13)의 상부 면(13b)에 인접할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)은 상기 발광 소자(LD)의 가운데(혹은 중앙)에 위치하거나 상기 발광 소자(LD)의 가운데(혹은 중앙)에 인접하게 위치할 수 있다. 단면 상에서 볼 때, 활성층(12)의 상부 면(12b)은 발광 소자(LD)의 길이(L)의 절반에 대응하는 지점에 위치하지 않을 수 있다. 마찬가지로, 단면 상에서 볼 때, 활성층(12)의 상부 면(12b)은 발광 적층 패턴(10)의 길이(L)의 절반에 대응하는 지점에 위치하지 않을 수 있다.
단면 상에서 볼 때, 발광 소자(LD) 및/또는 발광 적층 패턴(10) 각각의 길이(L)에 대한 활성층(12)의 상부 면(12b)으로부터 제2 도전성 반도체층(13)의 상부 면(13b)까지의 거리의 비는 0.5 이하일 수 있다. 즉, 단면 상에서 볼 때, 발광 소자(LD)의 길이(L) 방향을 따라, 제2 도전성 반도체층(13)의 두께(d3)는 발광 소자(LD) 및/또는 발광 적층 패턴(10) 각각의 길이(L)의 절반 이하일 수 있다. 예를 들어, 발광 소자(LD) 및/또는 발광 적층 패턴(10) 각각의 길이(L)가 3㎛인 경우, 제2 도전성 반도체층(13)의 두께(d3)은 1.5㎛이거나 이보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD) 및/또는 발광 적층 패턴(10) 각각의 길이(L)이 절반에 대응하는 지점은 활성층(12)이 하부 면(12a)과 상기 활성층(12)의 상부 면(12b) 사이에 위치할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(L) 및/또는 발광 적층 패턴(10) 각각의 길이(L)의 절반에 대응하는 지점은 활성층(12)의 하부 면(12a)에 대응하거나 상기 활성층(12)의 상부 면(12b)에 대응할 수도 있다.
단면 상에서 볼 때, 활성층(12)의 하부 면(12a)으로부터 제2 도전성 반도체층(13)의 상부 면(13b)까지의 거리, 즉, 상기 활성층(12)의 두께(d2) 및 제2 도전성 반도체층(13)의 두께(d3)를 합한 값은 제1 도전성 반도체층(11)의 하부 면(11a)으로부터 그의 상부 면(11b)까지의 두께(d1, 혹은 거리)와 동일하거나 이보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 활성층(12) 상에 제공 및/또는 형성된 제2 도전성 반도체층(13)은 일정 수준 이상의 두께(d3)를 가질 수 있다. 예를 들어, 제2 도전성 반도체층(13)은 대략 1.8㎛ 정도의 두께(d3)를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제2 도전성 반도체층(13)은 1㎛ 내지 2㎛ 정도의 두께(d3)를 가질 수 있다. 제2 도전성 반도체층(13)은, 발광 소자(LD)를 기판(미도시)에서 별도로 독립 성장시킬 때 상기 제2 도전성 반도체층(13)에 포함된 적어도 하나의 p형 반도체층을 일정한 수준 이상으로 두껍게 형성하여 1㎛ 내지 2㎛ 정도의 두께(d3)를 갖도록 설계될 수 있다. 상술한 적어도 하나의 p형 반도체층은 Mg 등과 같은 도전성 도펀트가 도핑된 투과형 도전층으로, 일 예로, GaP층일 수 있다.
상술한 바와 같이, 제2 도전성 반도체층(13)이 일정한 수준 이상의 두께(d3)를 갖는 경우 발광 소자(LD) 및/또는 발광 적층 패턴(10)의 길이(L)가 증가할 수 있다. 이로 인해, 활성층(12)은 발광 소자(LD)의 길이(L) 방향을 따라 실질적으로 상기 발광 소자(LD) 및/또는 발광 적층 패턴(10)의 가운데(혹은 중앙)에 위치하거나 혹은 상기 발광 소자(LD) 및/또는 발광 적층 패턴(10)의 가운데(혹은 중앙)에 인접하게 위치할 수 있다.
예를 들어, 발광 소자(LD)가 4.5㎛ 정도의 길이(L)를 갖는 경우, 활성층(12)은 상기 발광 소자(LD)의 길이(L) 방향을 따라 제1 도전성 반도체층(11)의 하부 면(11a)으로부터 상기 발광 소자(LD)의 길이(L)의 절반인 2.25㎛ 지점에 해당하는 상기 발광 소자(LD)의 가운데(혹은 중앙)에 그 하부 면(12a)이 접할 수 있다. 실시예에 따라, 발광 소자(LD)가 4.5㎛ 정도의 길이(L)를 갖는 경우, 활성층(12)은 상기 발광 소자(LD)의 길이(L) 방향을 따라 제1 도전성 반도체층(11)의 하부 면(11a)으로부터 상기 발광 소자(LD)의 길이(L)의 절반인 2.25㎛ 지점에서 -20% 내지 +20% 지점에 해당하는 상기 발광 소자(LD)의 가운데(혹은 중앙)에 인접한 영역에 그 하부 면(12a)이 접할 수 있다. 즉, 발광 소자(LD) 및/또는 발광 적층 패턴(10)이 4.5㎛의 길이(L)를 갖는 경우, 활성층(12)의 하부 면(12a)은 상기 발광 소자(LD) 및/또는 상기 발광 적층 패턴(10) 내에서 그 길이(L) 방향을 따라 1.8㎛ 내지 2.7㎛ 지점에 위치할 수 있다.
다만, 발광 소자(LD) 및/또는 발광 적층 패턴(10)에서 상기 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)이 위치하는 영역은 상술한 실시예들에 한정되는 것은 아니다. 발광 소자(LD)의 설계 조건, 크기 및/또는 길이, 상기 발광 소자(LD)가 적용되는 전자 장치의 요구 조건 등에 따라 활성층(12)의 위치는 다양하게 변경될 수 있다.
상술한 바와 같이, 활성층(12)이 발광 소자(LD)의 길이(L) 방향을 따라 상기 발광 소자(LD) 및/또는 발광 적층 패턴(10)의 가운데(혹은 중앙)에 위치하거나 상기 발광 소자(LD) 및/또는 발광 적층 패턴(10)의 가운데(혹은 중앙)에 인접할 경우, 상기 활성층(12)에서 방출되는 광은 한 쪽 방향으로 치우지지 않고 상기 발광 소자(LD) 및/또는 발광 적층 패턴(10)의 양 단부로 균일하게(혹은 고르게) 진행할 수 있다. 이로 인해, 발광 소자(LD) 및/또는 발광 적층 패턴(10)의 양 단부에서 방출되는 광의 세기가 균일해져 상기 발광 소자(LD) 및/또는 발광 적층 패턴(10)의 광의 효율이 향상될 수 있다.
도 4a 내지 도 4i는 도 3a 및 도 3b의 발광 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 3a, 도 3b, 및 도 4a를 참조하면, 기판(1) 상에 희생층(3)을 형성하고 제1 도전성 반도체층(11)을 형성한다.
기판(1)은 GaAs로 이루어진 GaAs 기판을 포함할 수 있다. 희생층은 GaAs로 형성될 수 있다.
제1 도전성 반도체층(11)은 희생층(3) 상에 형성될 수 있으며, 적어도 하나 이상의 n형 반도체층을 포함한 다층 구조로 형성될 수 있다. 상술한 n형 반도체층은 GaAs, GaIn, AlGaInP, AlInP 중 적어도 하나 이상을 포함할 수 있다.
도 3a, 도 3b, 도 4a, 및 도 4b를 참조하면, 제1 도전성 반도체층(11) 상에 활성층(12)을 형성한다. 활성층(12)은 제1 도전성 반도체층(11) 상에 형성될 수 있으며, 불순물이 도핑되지 않은 진성 반도체층일 수 있다. 활성층(12)은 단일 또는 다중 우물 구조로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 활성층(12)은 GaInP, AlGaInP, GaAs, AlGaAs, InGaAs, InGaAsP, InP, InAs 중 적어도 하나의 물질을 포함할 수 있다. 또한, 활성층(12)은 580nm 내지 900nm의 파장을 갖는 적색 또는 적외선 대역의 광을 방출할 수 있다.
도 3a, 도 3b, 도 4a 내지 도 4c를 참조하면, 활성층(12) 상에 제2 도전성 반도체층(13)을 형성한다. 제2 도전성 반도체층(13)은 적어도 하나 이상의 p형 반도체층을 포함한 다중 구조로 형성될 수 있다. 상술한 p형 반도체층은 AlInP, GaInP, GaP 중 적어도 하나 이상을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제2 도전성 반도체층(13)은 Mg 등과 같은 도전성 도펀트가 도핑된 투광성 도전층으로 GaP 층을 포함할 수 있다. 투광성 도전층은 차례로 적층된 Mg로 도핑된 수 마이크로미터 두께의 저농도 층과 카본으로 도핑된 수백 nm 두께의 고농도 층을 포함할 수 있다. 에피택셜 성장을 통해 제2 도전성 반도체층(13)을 형성할 때 상술한 투광성 도전층의 저농도 층 및 고농도 층의 적층 두께를(혹은 간격을) 조절하여 활성층(12) 상에 일정한 수준 이상의, 일 예로, 1.8㎛ 정도의 두께(d3)를 갖는 상기 제2 도전성 반도체층(13)을 형성한다. 다만, 제2 도전성 반도체층(13)을 활성층(12) 상에 형성하는 방법은 상술한 실시예들에 한정되는 것은 아니며 통상의 형성 방법 등이 적용될 수 있다. 예를 들어, MOCVD 방법, MBE 방법, VPE 방법, LPE 방법 등 중 선택된 어느 하나의 방법을 이용하여 활성층(12) 상에 제2 도전성 반도체층(13)이 형성될 수 있다.
상술한 바와 같이, 기판(1) 상에 순차적으로 적층된 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13)은 발광 적층체(10')를 구성할 수 있다.
도 3a, 도 3b, 도 4a 내지 도 4d를 참조하면, 제2 도전성 반도체층(13) 상에 마스크층(20)을 형성한다. 마스크층(20)은 발광 적층체(10')의 연속적인 식각을 위한 마스크의 역할을 수행할 수 있다.
마스크층(20) 상에는 적어도 하나의 미세 패턴(FP)이 형성될 수 있다. 미세 패턴(FP)은 마스크층(20) 상에 폴리머층을 형성하고 상기 폴리머층에 나노 스케일 또는 마이크로 스케일 간격으로 패턴을 형성하여 형성될 수 있다.
도 3a, 도 3b, 도 4a 내지 도 4e를 참조하면, 미세 패턴(FP)을 마스크로 이용하여 마스크층(20)을 패터닝하여 적어도 하나의 마스크 패턴(20')을 형성한다. 마스크 패턴(20')은 미세 패턴(FP)에 대응되는 형태로 형성될 수 있다. 마스크 패턴(20')은 발광 적층체(10')를 식각하여 발광 적층 패턴(10)을 형성하기 위한 식각 마스크로 이용될 수 있다. 마스크 패턴(20')을 형성한 후, 미세 패턴(FP)은 통상의 식각 방법을 통해 제거될 수 있다.
도 3a, 도 3b, 도 4a 내지 도 4f를 참조하면, 마스크 패턴(20')을 식각 마스크로 한 식각 공정을 진행하여 나노 스케일 또는 마이크로 스케일 간격으로 발광 적층체(10')를 패터닝하여 복수 개의 발광 적층 패턴들(10)을 형성한다.
상술한 식각 공정에서 마스크 패턴(20')에 대응되지 않는 발광 적층체(10')의 일 영역이 식각되어 제1 도전성 반도체층(11)의 일 영영(A)을 외부로 노출하는 홈부(HM)가 형성될 수 있다. 마스크 패턴(20')에 대응되는 발광 적층체(10')의 일 영역은 식각되지 않는다.
홈부(HM)는 각 발광 적층 패턴(10)의 제2 도전성 반도체층(13)의 상부 면(13b)으로부터 일 방향(일 예로, 수직 방향)을 따라 제1 도전성 반도체층(11)의 일 영역(A)까지 움푹 파인 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 발광 적층 패턴들(10) 각각은 나노 스케일 혹은 마이크로 스케일의 크기를 가질 수 있다.
상술한 식각 공정을 수행한 이후, 발광 적층 패턴들(10) 상에 남은 마스크 패턴(20')은 통상의 습식 식각 또는 건식 식각 방법을 통해 제거될 수 있으나, 이에 제한되지 않으며 통상의 제거 방법을 통해 제거될 수 있다.
도 3a, 도 3b, 도 4a 내지 도 4g를 참조하면, 발광 적층 패턴들(10)과 제1 도전상 반도체층(11)의 일 영역(A) 상에 절연 물질층(14')을 형성한다. 절연 물질층(14')은 발광 적층 패턴들(10) 각각의 상부 면 및 상기 발광 적층 패턴들(10) 각각의 측면을 완전히 커버할 수 있다. 또한, 절연 물질층(14')은 외부로 노출된 제1 도전성 반도체층(11)의 일 영역(A)을 완전히 커버할 수 있다.
절연 물질층(14')으로 사용될 수 있는 물질은 SiO 2, Si 3N 4, Al 2O 3 및 TiO 2로 이루어지는 군으로부터 선택되는 어느 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다.
도 3a, 도 3b, 도 4a 내지 도 4h를 참조하면, 식각 공정을 진행하여 기판(1) 상에 형성된 절연 물질층(14')의 일부를 제거하여 절연 피막(14)을 형성한다. 절연 피막(14)은 각 발광 적층 패턴(10)의 측면을 덮는 형태로 최종적으로 형성될 수 있다.
상술한 식각 공정으로 인해, 제2 도전성 반도체층(13)의 상부 면(13b)이 외부로 노출될 수 있다. 이때, 절연 피막(14)의 상부 면(14b)은 제2 도전성 반도체층(13)의 상부 면(13b)과 동일 면(혹은 동일 선) 상에 제공 및/또는 형성될 수 있다. 또한, 상술한 식각 공정을 통해 제1 도전성 반도체층(11)의 일 영역(A)이 외부로 노출될 수 있다.
상술한 식각 공정을 통해 발광 적층 패턴(10) 및 상기 발광 적층 패턴들(10) 각각의 외주면(혹은 표면)을 둘러싸는 절연 피막(14)을 포함한 발광 소자들(LD)이 최종적으로 형성될 수 있다. 이때, 외부로 노출된 제2 도전성 반도체층(13)의 상부 면(13b)이 발광 소자들(LD) 각각의 상부 면(LD_2)이 될 수 있다.
도 3a, 도 3b, 도 4a 내지 도 4i를 참조하면, 화학적 분리(Chemical lift-off; CLO) 방식을 통해 발광 소자들(LD)을 기판(1)으로부터 분리한다. 예를 들어, 희생층(3)을 제거하여 발광 소자들(LD)을 기판(1)으로부터 분리할 수 있다.
상술한 제조 공정을 통해, 최종적으로 제조된 발광 소자들(LD) 각각은 각 발광 소자(LD)의 길이(L) 방향을 따라 상기 발광 소자들(LD) 각각의 가운데(혹은 중앙) 또는 상기 가운데(혹은 중앙)에 인접하게 위치한 활성층(12)을 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a 및 도 1b 또는 도 3a 및 도 3b에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 5에 있어서, 편의를 위하여 영상이 표시되는 표시 영역을 중심으로 상기 표시 장치의 구조를 간략하게 도시하였다. 다만, 실시예에 따라서 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부) 및/또는 복수의 신호 배선들이 상기 표시 장치에 더 배치될 수도 있다.
도 1a, 도 1b, 도 3a, 도 3b, 및 도 5를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 포함하는 복수의 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부(미도시), 및 화소들(PXL)과 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형 표시 장치와 액티브 매트릭스형 표시 장치로 분류될 수 있다. 일 예로, 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
최근 해상도, 콘트라스트, 동작 속도의 관점에서 각 화소(PXL)마다 선택하여 점등하는 액티브 매트릭스형 표시 장치가 주류가 되고 있으나 본 발명이 이에 한정되는 것은 아니며 화소(PXL) 그룹별로 점등이 수행되는 패시브 매트릭스형 표시 장치 또한 발광 소자(LD)를 구동하기 위한 구성 요소들(일 예로, 제1 및 제2 전극 등)을 사용할 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 장치의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 장치의 가장 자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부, 및 상기 화소들(PXL)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(NDA)은 표시 영역(DA)의 둘레를 둘러쌀 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 기판(SUB)은 경성(rigid) 기판일 수 있다. 예를 들면, 기판(SUB)은 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
또한, 기판(SUB)은 가요성(flexible) 기판일 수도 있다. 여기서, 기판(SUB)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등을 포함할 수도 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 화소들(PXL) 각각은 영상을 표시하며 복수 개로 제공될 수 있다.
각 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 마이크로 스케일 혹은 나노 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
또한, 화소들(PXL) 각각은 복수의 서브 화소들을 포함할 수 있다. 일 예로, 각 화소(PXL)는 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함할 수 있다. 실시예에 따라, 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)는 서로 다른 색상의 광을 방출할 수 있다. 일 예로, 제1 서브 화소(SP1)는 제1 컬러의 광을 방출하는 제1 컬러 서브 화소일 수 있고, 제2 서브 화소(SP2)는 제2 컬러의 광을 방출하는 제2 컬러 서브 화소일 수 있으며, 제3 서브 화소(SP3)는 제3 컬러의 광을 방출하는 제3 컬러 서브 화소일 수 있다. 여기서, 제1 컬러의 광은 적색의 광이고, 제2 컬러의 광은 녹색의 광이며, 제3 컬러의 광을 청색의 광일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 다만, 각 화소(PXL)를 구성하는 서브 화소들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각 서브 화소가 방출하는 광의 색상은 다양하게 변경될 수 있다. 또한, 도 3에서는 표시 영역(DA)에서 화소들(PXL)이 스트라이프 형태 또는 매트릭스 형태로 배열되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 표시 장치의 표시 영역(DA)은 현재 공지된 다양한 화소 배열 형태를 가질 수 있다.
구동부는 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 각 화소(PXL)의 구동을 제어할 수 있다. 도 5에서는 설명의 편의를 위해 배선부가 생략되었다.
구동부는 스캔 라인을 통해 화소들(PXL)에 스캔 신호를 제공하는 스캔 구동부, 발광 제어 라인을 통해 화소들(PXL)에 발광 제어 신호를 제공하는 발광 구동부, 및 데이터 라인을 통해 화소들(PXL)에 데이터 신호를 제공하는 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다. 타이밍 제어부는 스캔 구동부, 발광 구동부, 및 데이터 구동부를 제어할 수 있다.
도 6a 내지 도 6c는 도 5에 도시된 화소들 중 하나의 화소에 포함된 제1 서브 화소의 화소 영역을 다양한 실시예에 따라 나타낸 회로도들이다.
도 6a 내지 도 6c에 있어서, 하나의 화소에 포함된 제1 내지 제3 서브 화소 각각은 능동형 화소로 구성될 수 있다. 다만, 제1 내지 제3 서브 화소 각각의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 제1 내지 제3 서브 화소 각각은 현재 공지된 다양한 구조의 수동형 또는 능동형 표시 장치의 화소로 구성될 수도 있다.
또한, 도 6a 내지 도 6c에 있어서, 하나의 화소에 포함된 제1 내지 제3 서브 화소는 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 이하에서는, 편의를 위하여 제1 내지 제3 서브 화소 중 제1 서브 화소를 대표하여 설명하기로 한다.
우선, 도 1a, 도 5, 및 도 6a를 참조하면, 제1 서브 화소(SP1)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광부(EMA)와 상기 발광부(EMA)를 구동하기 위한 화소 구동 회로(144)를 포함할 수 있다.
실시예에 따라, 발광부(EMA)는 제1 구동 전원(VDD)이 인가되는 배선과 제2 구동 전원(VSS)이 인가되는 배선 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 여기서, 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위 차는 제1 서브 화소(SP1)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다. 발광 소자들(LD) 각각의 제1 전극(예컨대, 애노드 전극)은 화소 구동 회로(144)를 경유하여 제1 구동 전원(VDD)에 접속되고, 발광 소자들(LD) 각각의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 접속된다.
발광 소자들(LD) 각각은 화소 구동 회로(144)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다.
한편, 도 6a 내지 도 6c에 있어서, 발광 소자들(LD)이 제1 및 제2 구동 전원(VDD, VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 발광 소자들(LD) 중 일부는 제1 및 제2 구동 전원(VDD, VSS)의 사이에 순방향으로 연결되고, 다른 일부는 역방향으로 연결될 수 있다. 제1 및 제2 구동 전원(VDD, VSS) 중 하나는 교류 전압의 형태로 공급될 수 있다. 이 경우, 발광 소자들(LD)은 연결 방향이 동일한 그룹 별로 교번적으로 발광할 수 있다. 혹은, 또 다른 실시예에서는, 제1 서브 화소(SP1)가 단일의 발광 소자(LD)만을 포함할 수도 있다.
본 발명의 일 실시예에 따르면, 화소 구동 회로(144)는 제1 및 제2 트랜지스터(T1, T2)와 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 구동 회로(144)의 구조가 도 6a에 도시된 실시예에 한정되지는 않는다.
제1 트랜지스터(T1; 스위칭 트랜지스터)의 제1 단자는 데이터 라인(Dj)에 접속되고, 제2 단자는 제1 노드(N1)에 접속된다. 여기서, 제1 트랜지스터(T1)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 스캔 라인(Si)에 접속된다.
이와 같은 제1 트랜지스터(T1)는, 스캔 라인(Si)으로부터 제1 트랜지스터(T1)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제2 트랜지스터(T2; 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속되고, 제2 단자는 발광 소자(LD)들 각각의 제1 전극에 전기적으로 연결된다. 제2 트랜지스터(T2)의 게이트 전극은 제1 노드(N1)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류의 양을 제어한다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
편의상, 도 6a에서는 데이터 신호를 제1 서브 화소(SP1) 내부로 전달하기 위한 제1 트랜지스터(T1)와, 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 상기 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)들로 공급하기 위한 제2 트랜지스터(T2)를 포함한 비교적 단순한 구조의 화소 구동 회로(144)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 화소 구동 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 구동 회로(144)는 제2 트랜지스터(T2)의 문턱전압을 보상하기 위한 트랜지스터 소자, 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자(LD)들의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있음을 물론이다.
또한, 도 6a에서는 화소 구동 회로(144)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 화소 구동 회로(144)에 포함되는 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
다음으로, 도 1a, 도 5, 및 도 6b를 참조하면, 본 발명의 일 실시예에 따르면 제1 및 제2 트랜지스터들(T1, T2)은 N타입의 트랜지스터로 구현될 수 있다. 도 6b에 도시된 화소 구동 회로(144)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 6a의 화소 구동 회로(144)와 유사하다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
본 발명의 일 실시예에 있어서, 화소 구동 회로(144)의 구성은 도 6a 및 도 6b에 도시된 실시예에 한정되지 않는다. 일 예로, 화소 구동 회로(144)는 도 6c에 도시된 실시예와 같이 구성될 수 있다.
도 1a, 도 5, 및 도 6c를 참조하면, 화소 구동 회로(144)는 제1 서브 화소(SP1)의 스캔 라인(Si) 및 데이터 라인(Dj)에 연결될 수 있다. 일 예로, 제1 서브 화소(SP1)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 경우, 제1 서브 화소(SP1)의 화소 구동 회로(144)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 연결될 수 있다.
또한, 실시예에 따라, 화소 구동 회로(144)는 적어도 하나의 다른 스캔 라인에 더 연결될 수도 있다. 예를 들어, 표시 영역(DA)의 i번째 행에 배치된 제1 서브 화소(SP1)는 i-1번째 스캔 라인(Si-1) 및/또는 i+1번째 스캔 라인(Si+1)에 더 연결될 수 있다.
또한, 실시예에 따라, 화소 구동 회로(144)는 제1 및 제2 구동 전원(VDD, VSS) 외에도 제3의 전원에 더 연결될 수 있다. 예를 들어, 화소 구동 회로(144)는 초기화 전원(Vint)에도 연결될 수 있다.
화소 구동 회로(144)는 제1 내지 제7 트랜지스터(T1 ~ T7)와 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 단자, 일 예로 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 접속되고, 제2 단자, 일 예로, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)들의 일측 단부에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 제1 노드(N1)의 전압에 대응하여, 발광 소자(LD)들을 경유하여 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 사이에 흐르는 구동 전류를 제어한다.
제2 트랜지스터(T2; 스위칭 트랜지스터)는 제1 서브 화소(SP1)에 연결된 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 제1 단자 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 제1 서브 화소(SP1)에 연결된 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우 전압)의 스캔 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)을 제1 트랜지스터(T1)의 제1 단자에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, j번째 데이터 라인(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 단자와 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1)를 전기적으로 연결한다. 따라서, 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 스캔 라인(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다. 여기서, 초기화 전원(Vint)은 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 일 예로 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자(LD)들의 일 단부 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 발광 소자(LD)들의 일 단부와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 스캔 라인들 중 어느 하나, 일 예로 i+1번째 스캔 라인(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(LD)들의 일 단부로 공급한다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
편의를 위하여, 도 6c에서는 제1 내지 제7 트랜지스터(T1 ~ T7) 모두를 P타입의 트랜지스터로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소 구동 회로(144)에 포함되는 제1 내지 제7 트랜지스터들(T1 ~ T7) 중 적어도 하나가 N타입의 트랜지스터로 변경되거나 상기 제1 내지 제7 트랜지스터(T1 ~ T7) 전부가 N타입의 트랜지스터로 변경될 수도 있다.
또한, 본 발명에 적용될 수 있는 제1 서브 화소(SP1)의 구조가 도 6a 내지 도 6c에 도시된 실시예들에 한정되지는 않으며, 각 서브 화소는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 각 서브 화소에 포함된 화소 구동 회로(144)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 본 발명의 다른 실시예에서, 각 서브 화소는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 구동 회로(144)는 생략되고, 발광 영역(EMA)에 포함된 발광 소자들(LD)의 양 단부는, 각각 스캔 라인(Si), 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 배선, 제2 구동 전원(VSS)이 인가되는 배선 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
도 7은 도 5에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이고, 도 8은 도 7의 Ⅰ ~ Ⅰ'선에 따른 단면도이고, 도 9a는 도 8의 EA1 부분의 확대 단면도이고, 도 9b는 도 9a의 발광 소자의 절연 피막의 일부가 박리된 모습을 나타낸 확대 단면도이고, 도 10은 도 3a에 도시된 발광 소자를 포함한 표시 소자층의 일부를 나타낸 것으로, 도 8의 EA1 부분에 대응되는 확대 단면도이며, 도 11은 도 8에 도시된 격벽을 다른 형태에 따라 구현한 것으로, 도 7의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 7에 있어서는, 편의를 위하여 발광 소자들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다.
이에 더하여, 도 7, 도 8, 도 9a, 도 9b, 도 10, 및 도 11에서는 각각의 전극을 단일의 전극층으로, 각각의 절연층을 단일의 절연층으로만 도시하는 등 하나의 화소의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
추가적으로, 도 8, 도 9a, 도 9b, 도 10, 및 도 11에 있어서, 편의를 위하여 발광 소자들 중 제1-1 전극과 제2 전극 사이에 정렬된 하나의 제1 발광 소자만을 도시하였으나, 상기 하나의 제1 발광 소자는 도 7에 도시된 복수의 발광 소자들 각각을 대신할 수 있다.
도 5, 도 7, 도 8, 도 9a, 도 9b, 도 10, 및 도 11을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소들(PXL)이 제공된 기판(SUB)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상에 제공된 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 서브 화소(SP1)는 적색 서브 화소이고, 제2 서브 화소(SP2)는 녹색 서브 화소이며, 제3 서브 화소(SP3)는 청색 서브 화소일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 제1 서브 화소(SP1)가 녹색 서브 화소 또는 청색 서브 화소일 수 있으며, 제2 서브 화소(SP2)가 청색 서브 화소 또는 적색 서브 화소일 수 있으며, 제3 서브 화소(SP3)가 적색 서브 화소 또는 녹색 서브 화소일 수 있다.
제1 내지 제3 서브 화소(SP1 ~ SP3) 각각은 광을 방출하는 발광 영역(EMA)과 상기 발광 영역(EMA)의 주변에 위치하는 주변 영역(PPA)을 포함할 수 있다. 발광 영역(EMA)은 각 서브 화소에 정렬(혹은 배치)된 발광 소자들(LD)로부터 광이 방출되는 영역을 의미하고, 주변 영역(PPA)은 상기 광이 방출되지 않는 영역을 의미할 수 있다.
본 발명의 일 실시예에 있어서, 제1 내지 제3 서브 화소(SP1 ~ SP3) 각각의 화소 영역은 해당 서브 화소의 발광 영역(EMA)과 주변 영역(PPA)을 포함할 수 있다. 구체적으로, 제1 서브 화소(SP1)의 화소 영역은 상기 제1 서브 화소(SP1)의 발광 영역(EMA) 및 상기 발광 영역(EMA)의 주변에 위치한 주변 영역(PPA)을 포함할 수 있다. 제2 서브 화소(SP2)의 화소 영역은 상기 제2 서브 화소(SP2)의 발광 영역(EMA) 및 상기 발광 영역(EMA)의 주변에 위치한 주변 영역(PPA)을 포함할 수 있다. 제3 서브 화소(SP3)의 화소 영역은 상기 제3 서브 화소(SP3)의 발광 영역(EMA) 및 상기 발광 영역(EMA)의 주변에 위치한 주변 영역(PPA)을 포함할 수 있다.
제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 화소 영역에는 기판(SUB), 화소 회로부(PCL), 및 표시 소자층(DPL)이 제공될 수 있다.
제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 화소 회로부(PCL)는 기판(SUB) 상에 배치된 버퍼층(BFL)과, 상기 버퍼층(BFL) 상에 배치된 적어도 하나의 트랜지스터와, 구동 전압 배선(DVL)을 포함할 수 있다. 또한, 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 화소 회로부(PCL)는 트랜지스터와 구동 전압 배선(DVL) 상에 제공된 보호층(PSV)을 더 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다.
기판(SUB)은 경성(rigid) 기판일 수 있다. 예를 들면, 기판(SUB)은 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
또한, 기판(SUB)은 가요성(flexible) 기판일 수도 있다. 여기서, 기판(SUB)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 기판(SUB)을 구성하는 재료는 상술한 실시예들에 한정되는 것은 아니며, 다양하게 변경될 수 있다.
버퍼층(BFL)은 기판(SUB) 상에 제공되며, 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
트랜지스터는 각 서브 화소 각각의 표시 소자층(DPL)에 구비된 발광 소자들(LD) 중 일부에 전기적으로 연결되어 상기 발광 소자들(LD)을 구동하는 구동 트랜지스터(T1)와 상기 구동 트랜지스터(T1)를 스위칭하는 스위칭 트랜지스터(T2)를 포함할 수 있다. 실시예에 따라, 화소 회로부(PCL)에 포함된 트랜지스터는 상술한 구동 트랜지스터(T1) 및 스위칭 트랜지스터(T2) 이외에 상기 스위칭 트랜지스터(T2)의 문턱전압을 보상하기 위한 트랜지스터, 발광 소자들(LD) 각각의 발광 시간을 제어하는 트랜지스터 등과 같은 추가 트랜지스터를 더 포함할 수 있다.
구동 트랜지스터(T1)와 스위칭 트랜지스터(T2) 각각은 반도체층(SCL), 게이트 전극(GE), 제1 단자(EL1), 및 제2 단자(EL2)를 포함할 수 있다. 제1 단자(EL1)는 소스 전극 및 드레인 전극 중 어느 하나의 전극일 수 있으며, 제2 단자(EL2)는 나머지 하나의 전극일 수 있다. 예를 들어, 제1 단자(EL1)가 드레인 전극일 경우 제2 단자(EL2)는 소스 전극일 수 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 반도체층(SCL)은 제1 단자(EL1)에 접촉되는 제1 영역과 제2 단자(EL2)에 접촉되는 제2 영역을 포함할 수 있다. 제1 영역과 제2 영역 사이의 영역은 채널 영역일 수 있다.
반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 소스 영역 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고 반도체층(SCL) 상에 제공될 수 있다.
제1 단자(EL1)와 제2 단자(EL2) 각각은 층간 절연층(ILD)과 게이트 절연층(GI)을 관통하는 컨택 홀을 통해 반도체층(SCL)의 제1 영역 및 제2 영역에 접촉될 수 있다.
본 발명의 일 실시예에 있어서, 각 서브 화소의 화소 회로부(PCL)에 포함된 적어도 하나 이상의 트랜지스터, 일예로, 구동 및 스위칭 트랜지스터들(T1, T2)은 LTPS 박막 트랜지스터로 구성될 수 있으나, 이에 한정되는 것은 아니며, 실시예에 따라 산화물 반도체 박막 트랜지스터로 구성될 수도 있다. 추가적으로, 본 발명의 일 실시예에 있어서, 구동 및 스위칭 트랜지스터들(T1, T2)이 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 구동 및 스위칭 트랜지스터들(T1, T2)은 바텀 게이트(bottom gate)구조의 박막 트랜지스터일 수도 있다.
구동 전압 배선(DVL)은 층간 절연층(ILD) 상에 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 화소 회로부(PCL) 내에 포함된 절연층 중 어느 하나의 절연층 상에 제공될 수 있다. 구동 전압 배선(DVL)에는 제2 구동 전원(도 6a의 VSS 참고)이 인가될 수 있다.
보호층(PSV)은 구동 트랜지스터(T1)의 제1 단자(EL1)의 일부를 노출하는 제1 컨택 홀(CH1)과 구동 전압 배선(DVL)의 일부를 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다. 보호층(PSV)은 무기 재료로 이루어진 무기 절연막 및/또는 유기 재료로 이루어진 유기 절연막 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 보호층(PSV)은 구동 및 스위칭 트랜지스터들(T1, T2)을 커버하는 무기 절연막 및 상기 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수도 있다. 여기서, 무기 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다. 유기 절연막은 광을 투과시킬 수 있는 유기 절연 물질을 포함할 수 있다. 유기 절연막은 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지enzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
다음으로, 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 표시 소자층(DPL)에 대해 설명한다.
각 서브 화소의 표시 소자층(DPL)은 격벽(PW), 제1 및 제2 전극(REL1, REL2), 제1 및 제2 연결 배선(CNL1, CNL2), 제1 및 제2 컨택 전극(CNE1, CNE2), 및 복수의 발광 소자들(LD)을 포함할 수 있다.
격벽(PW)은 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EMA) 내의 보호층(PSV) 상에 제공될 수 있다. 도면에 직접적으로 도시하지 않았으나, 격벽(PW)과 동일한 물질로 구성된 댐부(또는 뱅크)는 인접한 서브 화소들 사이의 주변 영역(PPA)에 형성 및/또는 제공되어 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역을(EMA)을 정의할 수 있다.
격벽(PW)은 보호층(PSV) 상에서 인접하게 배치된 격벽(PW)과 일정 간격 이격될 수 있다. 인접한 두 개의 격벽들(PW)은 하나의 발광 소자(LD)의 길이(L) 이상으로 보호층(PSV) 상에서 이격될 수 있다. 격벽(PW)은, 도 8에 도시된 바와 같이 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 반원, 반타원 등의 단면을 가지는 곡면을 포함할 수 있으나, 본 밤령이 이에 한정되는 것은 아니다.
실시예에 따라, 격벽(PW)은 도 11에 도시된 바와 같이 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 사다리꼴의 단면을 가질 수도 있다. 단면 상에서 볼 때, 격벽(PW)의 형상은 상술한 실시예들에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 출사된 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다. 인접한 두 개의 격벽들(PW)은 보호층(PSV) 상의 동일한 면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다.
제1 및 제2 전극(REL1, REL2) 각각은 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EMA)에 제공되며, 제2 방향(DR2, 일 예로 '수직 방향')을 따라 연장될 수 있다. 제1 전극(REL1)과 제2 전극(REL2)은 동일한 면 상에 제공되며 서로 이격될 수 있다.
제1 전극(REL1)은 제1 연결 배선(CNL1)에 연결될 수 있다. 구체적으로, 제1 전극(REL1)은 제1 연결 배선(CNL1)과 일체로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(REL1)은 제1 방향(DR1)으로 연장된 제1 연결 배선(CNL1)으로부터 제2 방향(DR2)을 따라 분기된 제1-1 전극(REL1_1)과 제1-2 전극(REL1_2)을 포함할 수 있다. 제1-1 전극(REL1_1)과, 제1-2 전극(REL1_2)과, 제1 연결 배선(CNL1)은 일체로 제공되어 전기적 및/또는 물리적으로 서로 연결될 수 있다. 제1 전극(REL1)과 제1 연결 배선(CNL1)이 일체로 제공 및/또는 형성되는 경우, 제1 연결 배선(CNL1)을 제1 전극(REL1)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않으며, 실시예에 따라, 제1 전극(REL1)과 제1 연결 배선(CNL1)이 서로 개별적으로 형성되어, 도시되지 않은 컨택 홀 등을 통해 서로 전기적으로 연결될 수도 있다.
제2 전극(REL2)은 제2 방향(DR2)을 따라 연장되며 제2 연결 배선(CNL2)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제2 전극(REL2)은 제2 연결 배선(CNL2)으로부터 제2 방향(DR2)을 따라 분기될 수 있다. 이에 따라, 제2 전극(REL2)과 제2 연결 배선(CNL2)은 일체로 제공되어, 전기적 및/또는 물리적으로 서로 연결될 수 있다. 제2 전극(REL2)과 제2 연결 배선(CNL2)이 일체로 형성 및/또는 제공되는 경우, 제2 연결 배선(CNL2)을 제2 전극(REL2)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제2 전극(REL2)과 제2 연결 배선(CNL2)이 서로 개별적으로 형성되어, 도시되지 않은 컨택 홀 등을 통해 서로 전기적으로 연결될 수도 있다.
제1 전극(REL1)은 도 7에 도시된 바와 같이 제1 컨택 전극(CNE1)을 통해 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 어느 하나의 단부와 전기적 및/또는 물리적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 제1 전극(REL1)은 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 어느 하나의 단부와 직접 접촉하여 상기 발광 소자들(LD) 각각에 전기적 및/또는 물리적으로 연결될 수도 있다.
또한, 제2 전극(REL2)은 도 7에 도시된 바와 같이 제2 컨택 전극(CNE2)을 통해 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부와 전기적 및/또는 물리적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 제2 전극(REL2)은 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 어느 하나의 단부와 직접 접촉하여 상기 발광 소자들(LD) 각각에 전기적 및/또는 물리적으로 연결될 수도 있다.
제1 전극(REL1)과 제2 전극(REL2) 각각은 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EMA)에 발광 소자들(LD)을 정렬하기 위한 정렬 전극으로 기능할 수 있다.
제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EMA)에 발광 소자들(LD)이 정렬되기 전, 제1 전극(REL1)에는 제1 연결 배선(CNL1)을 통해 제1 정렬 전압이 인가되고, 제2 전극(REL2)에는 제2 연결 배선(CNL2)을 통해 제2 정렬 전압이 인가될 수 있다. 제1 정렬 전압과 제2 정렬 전압은 서로 상이한 전압 레벨을 가질 수 있다. 제1 전극(REL1)과 제2 전극(REL2) 각각에 서로 상이한 전압 레벨을 갖는 소정의 정렬 전압이 인가됨에 따라 제1 전극(REL1)과 제2 전극(REL2) 사이에 전계가 형성될 수 있다. 상술한 전계에 의해 제1 전극(REL1)과 제2 전극(REL2) 사이에 발광 소자들(LD)이 정렬될 수 있다.
평면 상에서 볼 때, 제2 전극(REL2)은 제1-1 전극(REL1_1)과 제1-2 전극(REL1_2) 사이에 제공되고, 제1-1 및 제1-2 전극들(REL1_1, REL1_2) 각각과 일정 간격으로 이격될 수 있다.
제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EMA) 내에 발광 소자들(LD)이 정렬된 후, 제1 전극(REL1)과 제2 전극(REL2) 각각은 발광 소자들(LD)을 구동하기 위한 구동 전극으로 기능할 수 있다.
제1 전극(REL1)과 제2 전극(REL2) 각각은, 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 출사되는 광이 표시 장치의 화상이 표시되는 방향으로 진행되도록 하기 위해 일정한 반사율을 갖는 재료를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(REL1), 제2 전극(REL2), 제1 연결 배선(CNL1), 및 제2 연결 배선(CNL2)은 동일한 층에 제공되며, 동일한 물질로 구성될 수 있다.
제1 전극(REL1), 제2 전극(REL2), 제1 연결 배선(CNL1), 및 제2 연결 배선(CNL2)은 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다. 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다. 제1 전극(REL1), 제2 전극(REL2), 제1 연결 배선(CNL1), 및 제2 연결 배선(CNL2) 각각의 재료는 상술한 재료들에 한정되는 것은 아니다.
또한, 제1 전극(REL1), 제2 전극(REL2), 제1 연결 배선(CNL1), 및 제2 연결 배선(CNL2) 각각은 단일막으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 전극(REL1), 제2 전극(REL2), 제1 연결 배선(CNL1), 및 제2 연결 배선(CNL2) 각각은, 금속들, 합금들, 도전성 산화물들, 도전성 고분자들 중 2 이상 물질이 적층된 다중층으로 형성될 수도 있다. 제1 전극(REL1), 제2 전극(REL2), 제1 연결 배선(CNL1), 및 제2 연결 배선(CNL2) 각각은 발광 소자들(LD) 각각의 양 단부(EP1, EP2)로 신호를 전달할 때 신호 지연에 의한 전압 강하를 최소화하기 위해 적어도 이중층 이상의 다중층으로 형성될 수 있다. 제1 전극(REL1), 제2 전극(REL2), 제1 연결 배선(CNL1), 및 제2 연결 배선(CNL2) 각각이 다중층으로 형성되는 경우, 상기 제1 전극(REL1), 상기 제2 전극(REL2), 상기 제1 연결 배선(CNL1), 및 상기 제2 연결 배선(CNL2) 각각은, 예를 들어, 순차적으로 적층된 제1 내지 제3 도전층을 포함할 수 있다. 여기서, 제1 도전층은 ITO로 이루어질 수 있으며, 제2 도전층은 Ag로 이루어질 수 있으며, 제3 도전층은 ITO로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 제1 내지 제3 도전층 각각의 재료들은 얼마든지 변경이 가능하다.
본 발명의 일 실시예에 있어서, 제1 전극(REL1)과 제2 전극(REL2) 각각은 격벽(PW) 상에 제공 및/또는 형성되어, 상기 격벽(PW)의 형상에 대응하는 형상을 가질 수 있다. 이로 인해, 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 방출된 광이 제1 전극(REL1)과 제2 전극(REL2)에 의해 반사되어 표시 장치의 표시 방향으로 더욱 진행될 수 있다. 이에 따라, 발광 소자들(LD) 각각에서 출사된 광의 효율이 더욱 향상될 수 있다.
본 발명의 일 실시예에 있어서, 격벽(PW), 제1 전극(REL1), 및 제2 전극(REL2)은 발광 소자들(LD) 각각에서 방출된 광을 표시 장치의 표시 방향으로 진행되게 하여 발광 소자들(LD)의 출광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 전극(REL1)과 제2 전극(REL2) 중 어느 하나의 전극은 애노드 전극일 수 있으며, 나머지 하나의 전극은 캐소드 전극일 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(REL1)이 애노드 전극이고, 제2 전극(REL2)이 캐소드 전극일 수 있다.
상술한 실시예에서 제1 전극(REL1)을 제1 연결 배선(CNL1)으로부터 제2 방향(DR2)을 따라 분기된 2개의 전극, 일 예로, 제1-1 전극(REL1_1) 및 제1-2 전극(REL1_2)을 포함하는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 전극(REL1)은 제1 연결 배선(CNL1)으로부터 제2 방향(DR2)을 따라 분기된 적어도 하나 이상의 전극을 포함할 수도 있다.
제1 전극(REL1) 상에는, 상기 제1 전극(REL1)과 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부를 전기적 및/또는 물리적으로 안정되게 연결하는 제1 컨택 전극(CNE1)이 제공될 수 있다.
제1 컨택 전극(CNE1)은, 발광 소자들(LD) 각각으로부터 방출되어 제1 전극(REL1)에 의해 표시 장치의 표시 방향으로 반사된 광이 손실 없이 상기 표시 방향으로 진행되도록 투명한 도전성 물질로 구성될 수 있다. 제1 컨택 전극(CNE1)은, 제1 전극(REL1)을 커버하며 상기 제1 전극(REL1)에 중첩될 수 있다. 또한, 제1 컨택 전극(CNE1)은 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부를 커버하며, 상기 하나의 단부에 중첩될 수 있다. 제1 컨택 전극(CNE1)은 제1-1 전극(REL1_1) 상에 제공 및/또는 형성된 제1-1 컨택 전극(CNE1_1) 및 제1-2 전극(REL1_2) 상에 제공 및/또는 형성된 제1-2 컨택 전극(CNE1_2)을 포함할 수 있다.
제1 컨택 전극(CNE1) 상에는 상기 제1 컨택 전극(CNE1)을 커버하는 제3 절연층(INS3)이 제공될 수 있다. 제3 절연층(INS3)은 제1 컨택 전극(CNE1)을 외부로 노출되지 않게 하여 상기 제1 컨택 전극(CNE1)의 부식을 방지할 수 있다. 제3 절연층(INS3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 제3 절연층(INS3)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제3 절연층(INS3)은 다중층으로 이루어질 수도 있다. 제3 절연층(INS3)이 다중층으로 이루어진 경우, 상기 제3 절연층(INS3)은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다.
제2 전극(REL2) 상에는, 상기 제2 전극(REL2)과 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부를 전기적 및/또는 물리적으로 안정되게 연결하는 제2 컨택 전극(CNE2)이 제공될 수 있다. 제2 컨택 전극(CNE2)은 평면 상에서 볼 때 제2 전극(REL2)을 커버하며 상기 제2 전극(REL2)에 중첩될 수 있다. 또한, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 양 단부(EP1, EP2) 중 나머지 단부에 중첩될 수 있다. 제2 컨택 전극(CNE2)은 제1 컨택 전극(CNE1)과 동일한 물질로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 컨택 전극(CNE2) 상에는 제2 컨택 전극(CNE2)을 커버하는 제4 절연층(INS4)이 제공될 수 있다. 제4 절연층(INS4)은 제2 컨택 전극(CNE2)을 외부로 노출되지 않도록 하여 제2 컨택 전극(CNE2)의 부식을 방지할 수 있다. 제4 절연층(INS4)은 무기 절연막 또는 유기 절연막 중 어느 하나의 절연막으로 구성될 수 있다.
제4 절연층(INS4) 상에는 오버 코트층(OC)이 제공될 수 있다. 오버 코트층(OC)은 그 하부에 배치된 격벽(PW), 제1 및 제2 전극들(REL1, REL2), 제1 및 제2 컨택 전극들(CNE1, CNE2) 등에 의해 발생된 단차를 완화시키며 발광 소자들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층일 수 있다. 실시예에 따라, 오버 코틍층(OC)은 표시 장치의 설계 조건 등을 고려하여 생략될 수 있다.
실시예에 따라, 각 서브 화소의 발광 영역(EMA)에는 캡핑층(CPL)이 형성 및/또는 제공될 수 있다.
캡핑층(CPL)은 제1 전극(REL1)과 제1 컨택 전극(CNE1) 사이 및 제2 전극(REL2)과 제2 컨택 전극(CNE2) 사이에 각각 배치될 수 있다. 캡핑층(CPL)은 표시 장치의 제조 공정 시 발생하는 불량 등으로 인해 대응하는 전극의 손상을 방지하며, 상기 대응하는 전극과 보호층(PSV)의 접착력을 더욱 강화시킬 수 있다. 캡핑층(CPL)은 발광 소자들(LD) 각각에서 출사되어 대응하는 전극에 의해 표시 장치의 표시 방향으로 반사된 광의 손실을 최소화하기 위해 IZO(indium zinc oxide)와 같은 투명한 도전성 재료로 형성될 수 있다.
발광 소자들(LD) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 예를 들면 나노 또는 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD)은 제1 발광 소자들(LD1)과 제2 발광 소자들(LD2)을 포함할 수 있다. 제1 발광 소자들(LD1)은 각 서브 화소의 발광 영역(EMA)에서 제1-1 전극(REL1_1)과 제2 전극(REL2) 사이에 정렬될 수 있고, 제2 발광 소자들(LD2)은 각 서브 화소의 발광 영역(EMA)에서 제2 전극(REL2)과 제1-2 전극(REL1_2) 사이에 정렬될 수 있다.
발광 소자들(LD) 각각은, 도 9a 및 도 9b에 도시된 바와 같이, 각 발광 소자(LD)의 길이(L) 방향을 따라 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)의 순으로 순차적으로 적층된 발광 적층 패턴(10) 및 상기 발광 적층 패턴(10)의 외주면(혹은 표면)을 감싸는 절연 피막(14)을 포함할 수 있다. 이때, 각 발광 소자(LD)의 길이(L) 방향을 따라 순차적으로 적층된 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15) 각각은 서로 상이한 두께를 가질 수 있다. 본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)의 두께(d1)는 활성층(12)의 두께(d2), 제2 도전성 반도체층(13)의 두께(d3), 및 전극층(15)의 두께(d4)를 합한 값과 실질적으로 동일하거나 유사할 수 있다. 각 발광 소자(LD)의 길이(L) 방향은 평면 상에서 볼 때 제1 방향(DR1)일 수 있으며, 단면 상에서 볼 때 수평 방향일 수 있다.
실시예에 따라, 발광 소자들(LD) 각각은, 도 10에 도시된 바와 같이, 각 발광 소자(LD)의 길이(L) 방향을 따라 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13)의 순으로 순차적으로 적층된 발광 적층 패턴(10) 및 상기 발광 적층 패턴(10)의 외주면(혹은 표면)을 감싸는 절연 피막(14)을 포함할 수 있다. 이때, 각 발광 소자(LD)의 길이(L) 방향을 따라 순차적으로 적층된 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13) 각각은 서로 상이한 두께를 가질 수 있다. 본 발명의 일 실시예에 있어서, 제1 도전성 반도체층(11)의 두께(d1)는 활성층(12)의 두께(d2) 및 제2 도전성 반도체층(13)의 두께(d3)를 합한 값과 실질적으로 동일하거나 유사할 수 있다. 각 발광 소자(LD)의 길이(L) 방향은 평면 상에서 볼 때 제1 방향(DR1)일 수 있으며, 단면 상에서 볼 때 수평 방향일 수 있다.
발광 소자들(LD) 각각은 길이(L) 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다.
도 9a 및 도 9b에 도시된 바와 같이, 각 발광 소자(LD)의 제1 단부(EP1)에는 제1 도전성 반도체층(11)이 배치될 수 있고, 그의 제2 단부(EP2)에는 전극층(15)이 배치될 수 있다. 실시예에 따라, 도 10에 도시된 바와 같이, 각 발광 소자(LD)의 제1 단부(EP1)에는 제1 도전성 반도체층(11)이 배치될 수 있고 그의 제2 단부(EP2)는 제2 도전성 반도체층(13)이 배치될 수 있다.
각 발광 소자(LD)는 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다. 각 발광 소자(LD)의 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 상기 각 발광 소자(LD)의 길이(L) 방향을 따라 제1 도전성 반도체층(11)의 상부 면(11b)에 접하는 활성층(12)의 하부 면(12a)을 기준으로 구분될 수 있다.
각 발광 소자(LD)의 제1 영역(Ⅰ)은 제1 도전성 반도체층(11)의 하부 면(11a)으로부터 상기 각 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 하부 면(12a)까지 이르는 영역을 의미할 수 있다. 제1 영역(Ⅰ)에는 제1 도전성 반도체층(11)이 위치할 수 있다. 상술한 바와 같이 제1 영역(Ⅰ)에는 제1 도전성 반도체층(11)이 위치하므로, 각 발광 소자(LD)의 길이(L) 방향으로 상기 제1 영역(Ⅰ)의 폭은 상기 제1 도전성 반도체층(11)의 두께(d1)와 실질적으로 동일할 수 있다.
각 발광 소자(LD)의 제2 영역(Ⅱ)은, 도 9a 및 도 9b에 도시된 바와 같이, 활성층(12)의 하부 면(12a)으로부터 상기 각 발광 소자(LD)의 길이(L) 방향을 따라 전극층(15)의 상부 면(15b)까지 이르는 영역을 의미할 수 있다. 제2 영역(Ⅱ)에는 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)이 위치할 수 있다. 제2 영역(Ⅱ)에는 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)이 위치하므로, 각 발광 소자(LD)의 길이(L) 방향으로 상기 제2 영역(Ⅱ)의 폭은 활성층(12)의 두께(d2), 제2 도전성 반도체층(13)의 두께(d3), 및 전극층(15)의 두께(d4)를 합한 값과 실질적으로 동일할 수 있다.
실시예에 따라, 각 발광 소자(LD)의 제2 영역(Ⅱ)은, 도 10에 도시된 바와 같이, 활성층(12)의 하부 면(12a)으로부터 상기 각 발광 소자(LD)의 길이(L) 방향을 따라 제2 도전성 반도체층(13)의 상부 면(13b)까지 이르는 영역을 의미할 수 있다. 이러한 경우, 제2 영역(Ⅱ)에는 활성층(12) 및 제2 도전성 반도체층(13)이 위치할 수 있다. 제2 영역(Ⅱ)에는 활성층(12) 및 제2 도전성 반도체층(13)이 위치하므로, 각 발광 소자(LD)의 길이(L) 방향으로 상기 제2 영역(Ⅱ)의 폭은 활성층(12)의 두께(d2) 및 제2 도전성 반도체층(13)의 두께(d3)를 합한 값과 실질적으로 동일할 수 있다.
본 발명의 일 실시예에 있어서, 단면 상에서 볼 때, 활성층(12)의 상부 면(12b)은 각 발광 소자(LD)의 길이(L)의 절반에 대응하는 지점에 위치하지 않을 수 있다. 마찬가지로, 단면 상에서 볼 때, 활성층(12)의 상부 면(12b)은 각 발광 소자(LD)의 발광 적층 패턴(10)의 길이(L)의 절반에 대응하는 지점에 위치하지 않을 수 있다. 단면 상에서 볼 때, 도 9a 및 도 9b에 도시된 바와 같이, 각 발광 소자(LD)의 길이(L)에 대한 활성층(12)의 상부 면(12b)으로부터 전극층(15)의 상부 면(15b)까지의 거리의 비는 0.5 이하일 수 있다. 즉, 단면 상에서 볼 때, 각 발광 소자(LD)의 길이(L) 방향을 따라, 제2 도전성 반도체층(13)의 두께(d3)와 전극층(15)의 두께(d4)를 더한 값은 상기 각 발광 소자(LD)의 길이(L)의 절반 이하일 수 있다. 실시예에 따라, 도 10에 도시된 바와 같이, 단면 상에서 볼 때 각 발광 소자(LD)의 길이(L)에 대한 활성층(12)의 상부 면(12b)으로부터 제2 도전성 반도체층(13)의 상부 면(13b)까지의 거리의 비는 0.5 이하일 수 있다. 즉, 단면 상에서 볼 때, 각 발광 소자(LD)의 길이(L) 방향을 따라, 제2 도전성 반도체층(13)의 두께(d3)는 상기 각 발광 소자(LD)이 길이(L)의 절반 이하일 수 있다.
본 발명의 일 실시예에 있어서, 각 발광 소자(LD)의 길이(L)의 절반에 대응하는 지점은 활성층(12)의 하부 면(12a)과 상기 활성층(12)의 상부 면(12b) 사이에 위치할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
단면 상에서 볼 때, 도 9a 및 도 9b에 도시된 바와 같이, 제2 도전성 반도체층(13)의 두께(d3)와 전극층(15)의 두께(d4)를 합한 값이 각 발광 소자(LD)의 길이(L)의 절반 이하이거나 도 10에 도시된 바와 같이 제2 도전성 반도체층(13)의 두께(d3)가 각 발광 소자(LD)의 길이(L)의 절반 이하인 경우, 각 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)은 상기 각 발광 소자(LD)의 가운데(혹은 중앙)에 위치하거나 상기 각 발광 소자(LD)의 가운데(혹은 중앙)에 인접하게 위치할 수 있다. 이러한 경우, 각 발광 소자(LD)의 활성층(12)에서 방출되는 광은 한 쪽 방향으로 치우치지 않고 상기 각 발광 소자(LD)의 양 단부(EP1, EP2)로 균일하게(혹은 고르게) 진행할 수 있다. 이로 인해, 각 발광 소자(LD)의 양 단부(EP1, EP2)에서 방출되는 광의 세기가 균일해져 상기 각 발광 소자(LD)의 출광 효율이 향상될 수 있다.
발광 소자들(LD) 각각의 양 단부(EP1, EP2)에는 제1 전극(REL1)과 제2 전극(REL2)을 통해 소정의 전압이 인가될 수 있다. 이에 따라, 발광 소자들(LD) 각각의 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자들(LD) 각각은 광을 방출할 수 있다. 여기서, 활성층(12)은 400nm 내지 900nm 파장대의 광을 방출할 수 있다.
각 발광 소자(LD)와 보호층(PSV) 사이에는 제1 절연층(INS1)이 제공될 수 있다.
제1 절연층(INS1)은 각 서브 화소의 발광 영역(EMA)에서 제1 전극(REL1)과 제2 전극(REL2) 사이의 발광 소자들(LD) 각각의 하부에 형성 및/또는 제공될 수 있다. 각 서브 화소의 발광 영역(EMA)에서, 제1 절연층(INS1)은 발광 소자들(LD) 각각과 보호층(PSV) 사이의 공간을 메워 발광 소자들(LD)을 안정적으로 지지하고, 상기 보호층(PSV)으로부터 발광 소자들(LD)의 이탈을 방지할 수 있다.
또한, 각 서브 화소의 발광 영역(EMA)에서, 제1 절연층(INS1)은 제1 전극(REL1)의 일 영역을 노출하고 상기 일 영역을 제외한 나머지 영역을 커버하여 상기 제1 전극(REL1)의 나머지 영역을 보호할 수 있다. 또한, 제1 절연층(INS1)은 제2 전극(REL2)의 일 영역을 노출하고 상기 일 영역을 제외한 나머지 영역을 커버하여 상기 제2 전극(REL2)의 나머지 영역을 보호할 수 있다. 여기서, 각 서브 화소의 표시 소자층(DPL)이 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함하는 경우, 제1 전극(REL1)의 일 영역은 상기 제1 컨택 전극(CNE1)과 전기적 및/또는 물리적으로 접촉되는 영역을 의미하고, 제2 전극(REL2)의 일 영역은 상기 제2 컨택 전극(CNE2)과 전기적 및/또는 물리적으로 접촉되는 영역일 수 있다.
이에 더하여, 제1 절연층(INS1)은 각 서브 화소의 주변 영역(PPA)에서 제1 연결 배선(CNL1)과 제2 연결 배선(CNL2) 상에 각각 형성 및/또는 제공되어 상기 제1 및 제2 연결 배선들(CNL1, CNL2)을 커버하며 상기 제1 및 제2 연결 배선들(CNL1, CNL2)을 보호할 수 있다.
제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 절연층(INS1)은 화소 회로부(PCL)로부터 발광 소자들(LD)을 보호하는 데에 유리한 무기 절연막으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 절연층(INS1)은 발광 소자들(LD)의 지지면을 평탄화시키는 데 유리한 유기 절연막으로 이루어질 수 있다.
각 서브 화소의 발광 영역(EMA)에서, 각 발광 소자(LD) 상에는 제2 절연층(INS2)이 제공될 수 있다.
제2 절연층(INS2)은 각 발광 소자(LD) 상에 제공되어 상기 각 발광 소자(LD)의 표면 일부를 커버하며 상기 각 발광 소자(LD)의 양 단부(EP1, EP2)를 외부로 노출할 수 있다. 특히, 제2 절연층(INS2)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막을 포함할 수 있으며, 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(EMA)에 정렬된 발광 소자들(LD) 각각을 고정시킬 수 있다. 본 발명의 일 실시예에 있어서, 제2 절연층(INS2)은 외부의 산소 및 수분 등으로부터 각 발광 소자(LD)의 활성층(12) 보호에 유리한 무기 절연막을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 각 발광 소자(LD)가 적용되는 표시 장치의 설계 조건 등에 따라 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막을 포함할 수도 있다.
본 발명의 일 실시예에 있어서, 각 서브 화소의 발광 영역(EMA) 내에 발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성함으로써, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 한편, 제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재할 경우, 상기 공간은 상기 제2 절연층(INS2)을 형성하는 과정에서 상기 제2 절연층(INS2)으로 채워질 수 있다. 이에 따라, 발광 소자들(LD)은 안정적으로 지지될 수 있다.
한편, 제2 절연층(INS2)을 형성할 때 도 9b에 도시된 바와 같이 각 발광 소자(LD)의 절연 피막(14)의 일부가 박리되어 발광 적층 패턴(10)의 외주면(혹은 표면) 일부가 외부에 노출될 수 있다. 발광 적층 패턴(10)의 활성층(12)이 외부로 노출되어 상기 활성층(12)이 외부의 도전성 물질, 예를 들어, 제1 및/또는 제2 컨택 전극(CNE1, CNE2)에 접촉되는 경우 각 발광 소자(LD)가 정상적으로 구동되지 못한다.
본 발명의 일 실시예에서는 각 발광 소자(LD) 상에 제2 절연층(INS2)을 형성하여 상기 각 발광 소자(LD)의 활성층(12)이 외부의 도전성 물질과 접촉되지 않게 할 수 있다. 제2 절연층(INS2)은 각 발광 소자(LD)의 표면의 일부만을 커버하며 상기 각 발광 소자(LD)의 양 단부(EP1, EP2)를 외부로 노출할 수 있다.
만일, 각 발광 소자(LD)에서 제1 도전성 반도체층(11)이 상기 각 발광 소자(LD)의 길이(L)의 2/3 이상을 차지할 경우, 제2 절연층(INS2)은 상기 각 발광 소자(LD)의 제1 단부(EP1)에 위치한 상기 제1 도전성 반도체층(11)의 일부 및 상기 각 발광 소자(LD)의 제2 단부(EP2)에 위치한 상기 제2 도전성 반도체층(13)의 일부를 커버하지 않고 상기 제1 도전성 반도체층(11)의 일부 및 상기 제2 도전성 반도체층(13)의 일부를 외부로 노출할 수 있다. 각 발광 소자(LD)에서 제1 도전성 반도체층(11)이 상기 각 발광 소자(LD)의 길이(L)의 2/3 이상을 차지할 경우, 상기 제1 도전성 반도체층(11)이 상기 각 발광 소자(LD)의 제2 단부(EP2)에도 위치할 수 있다.
이러한 경우, 제2 절연층(INS2)을 형성하는 과정에서 각 발광 소자(LD)의 제2 단부(EP2)에서 절연 피막(14)이 박리될 경우, 상기 각 발광 소자(LD)의 제2 단부(EP2)에 위치한 제2 도전성 반도체층(13), 활성층(12), 및 제1 도전성 반도체층(11)이 외부로 노출될 수 있다. 각 발광 소자(LD)의 제2 단부(EP2)에 전극층(15)이 위치할 때 상기 각 발광 소자(LD)의 제2 단부(EP2)에서 절연 피막(14)이 박리될 경우, 상기 각 발광 소자(LD)의 제2 단부(EP2)에 위치한 전극층(15), 제2 도전성 반도체층(13), 활성층(12), 및 제1 도전성 반도체층(11)이 외부로 노출될 수 있다. 후속 공정을 통해 제2 도전성 반도체층(13) 상에 제2 컨택 전극(CNE2)을 형성할 경우 상기 제2 컨택 전극(CNE2)은 외부로 노출된 상기 제2 도전성 반도체층(13) 뿐만 아니라 활성층(12) 및 제1 도전성 반도체층(11)과도 전기적으로 연결될 수 있다. 이로 인해, 각 발광 소자(LD)의 제1 도전성 반도체층(11)과 제2 도전성 반도체층(13)이 전기적으로 연결되어 쇼트 불량이 발생하여 상기 각 발광 소자(LD)가 정상적으로 구동되지 못한다.
이에, 본 발명의 일 실시예에서는 각 발광 소자(LD)의 활성층(12)을 상기 각 발광 소자(LD)의 가운데(혹은 중앙)에 위치시키거나 상기 각 발광 소자(LD)의 가운데(혹은 중앙)에 인접하도록 위치시켜 상기 각 발광 소자(LD)의 양 단부(EP1, EP2) 각각에 하나의 도전성 반도체층만이 대응되게 하여 절연 피막(14)의 박리에 따른 쇼트 불량 등을 방지할 수 있다.
도 12는 도 7의 제1 서브 화소를 나타낸 것으로, 표시 소자층의 일부 구성만을 포함한 제1 서브 화소의 개략적인 평면도이고, 도 13은 도 12의 Ⅱ ~ Ⅱ’선에 따른 단면도이고, 도 14는 도 13의 EA2 부분의 확대 단면도이며, 도 15는 도 3a에 도시된 발광 소자를 포함한 표시 소자층의 일부를 나타낸 것으로, 도 13의 EA2 부분에 대응되는 확대 단면도이다.
도 12에 있어서는, 도시의 편의를 위하여 구동 전압 배선과, 제1 및 제2 전극들, 제1 및 제2 연결 배선들, 제2 절연층만을 도시하였다.
이에 더하여, 도 12 내지 도 15에서는 각각의 전극을 단일의 전극층으로, 각각의 절연층을 단일의 절연층으로만 도시하는 등 제1 서브 화소의 구조를 더욱 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 12 내지 도 15의 제1 서브 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시에에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 5, 도 7, 도 8, 도 12 내지 도 15를 참조하면, 본 발명의 일 실시예에 따른 제1 서브 화소(SP1)는 발광 영역(EMA) 및 주변 영역(PPA)을 구비한 기판(SUB)을 포함할 수 있다. 또한, 제1 서브 화소(SP1)는 기판(SUB) 상에 제공된 화소 회로부(PCL) 및 상기 화소 회로부(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다.
발광 소자들(LD) 각각은, 도 14에 도시된 바와 같이, 각 발광 소자(LD)의 길이(L) 방향을 따라 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)이 순차적으로 적층된 발광 적층 패턴(10) 및 상기 발광 적층 패턴(10)의 외주면(혹은 표면)을 감싸는 절연 피막(14)을 포함할 수 있다. 실시예에 따라, 발광 소자들(LD) 각각은 도 15에 도시된 바와 같이, 각 발광 소자(LD)의 길이(L) 방향을 따라 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13)의 순으로 순차적으로 적층된 발광 적층 패턴(10) 및 상기 발광 적층 패턴(10)의 외주면(혹은 표면)을 감싸는 절연 피막(14)을 포함할 수 있다.
표시 소자층(DPL)은 격벽(PW), 제1 및 제2 전극들(REL1, REL2), 캡핑층(CPL), 발광 소자들(LD), 및 적어도 하나의 절연층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 적어도 하나의 절연층은 제1 절연층(INS1)과 제2 절연층(INS2)을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 적어도 하나의 절연층은 제2 절연층(INS2) 상에 순차적으로 적층된 제3 및 제4 절연층들(INS3, INS4)을 더 포함할 수 있다.
제1 절연층(INS1)은 제1 서브 화소(SP1)의 발광 영역(EMA)에서 발광 소자들(LD) 각각과 화소 회로부(PCL) 사이의 공간을 메워 상기 발광 소자들(LD)을 안정적으로 지지할 수 있다.
제2 절연층(INS2)은 발광 영역(EMA)에서 발광 소자들(LD)과 중첩하며 각 발광 소자(LD)의 양 단부(EP1, EP2)를 노출할 수 있다. 평면 상에서 볼 때, 제2 절연층(INS2)의 가로 방향, 일 예로 제1 방향(DR1)으로의 폭(W)은 각 발광 소자(LD)의 길이(L)보다 작을 수 있다. 제2 절연층(INS2)의 가로 방향으로의 폭(W)은 각 발광 소자(LD)의 제1 도전성 반도체층(11)의 두께(d1)와 동일할 수 있다. 실시예에 따라, 제2 절연층(INS2)의 가로 방향으로의 폭(W)은 각 발광 소자(LD)의 제1 도전성 반도체층(11)의 두께(d1)보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 제2 절연층(INS2)의 가로 방향으로의 폭(W)은 각 발광 소자(LD)의 양 단부(EP1, EP2) 각각에 대응하는 하나의 도전성 반도체층만을 외부로 노출하며 상기 각 발광 소자(LD)의 활성층(12)을 충분히 커버할 수 있는 범위 내에서 얼마든지 변경될 수 있다. 예를 들어, 제2 절연층(INS2)은 도 14에 도시된 바와 같이, 각 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2) 각각에 대응되게 위치한 제1 도전성 반도체층(11)의 일부 및 전극층(15)의 일부를 외부로 노출하면서 상기 각 발광 소자(LD)의 길이(L) 방향을 따라 가운데(혹은 중앙)에 위치한 활성층(12)을 커버하기 위해, 일 예로, 3.5㎛ 이하의 가로 방향으로의 폭(W)을 가질 수 있다. 실시예에 따라, 제2 절연층(INS2)은 도 15에 도시된 바와 같이, 각 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2) 각각에 대응되게 위치한 제1 도전성 반도체층(11)의 일부 및 제2 도전성 반도체층(13)의 일부를 외부로 노출하면서 상기 각 발광 소자(LD)의 길이(L) 방향을 따라 가운데(혹은 중앙)에 위치한 활성층(12)을 커버하기 위해, 일 예로, 3.5㎛ 이하의 가로 방향으로의 폭(W)을 가질 수 있다.
도 16은 도 8에 도시된 제1 및 제2 컨택 전극을 다른 실시예에 따라 나타낸 것으로, 도 7의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이고, 도 17은 도 16의 EA3 부분의 확대 단면도이며, 도 18은 도 3a에 도시된 발광 소자를 포함한 표시 소자층의 일부를 나타낸 것으로, 도 16의 EA3 부분에 대응되는 확대 단면도이다.
도 16에 도시된 표시 장치는, 제1 컨택 전극과 제2 컨택 전극이 동일한 층에 제공되는 점을 제외하고는 도 8에 도시된 표시 장치와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 16 내지 도 18의 표시 장치와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 발명의 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 16 내지 도 18에 있어서는, 발광 소자들 중 제1-1 전극과 제2 전극 사이에 정렬된 하나의 제1 발광 소자만을 도시하였으나, 편의를 위하여 상기 하나의 제1 발광 소자를 복수의 발광 소자들로 설명한다.
이에 더하며, 도 16 내지 도 18에서는 각각의 전극을 단일의 전극층으로, 각각의 절연층을 단일의 전극층으로만 도시하는 등 표시 장치의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 5, 도 7, 도 16 내지 도 18을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 복수의 화소들(PXL)이 제공된 기판(SUB)을 포함할 수 있다. 화소들(PXL) 각각은 제1 내지 제3 서브 화소들(SP1, SP2, SP3)을 포함할 수 있다.
제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각은 광을 방출하는 발광 영역(EMA) 및 상기 발광 영역(EMA)의 주변에 위치한 주변 영역(PPA)을 포함할 수 있다. 또한, 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각은 기판(SUB) 상에 제공된 화소 회로부(PCL) 및 상기 화소 회로부(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다.
제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 화소 회로부(PCL)는 기판(SUB) 상에 제공된 구동 트랜지스터(T1) 및 스위칭 트랜지스터(T2)와, 구동 전압 배선(DVL)과, 제1 및 제2 컨택 홀(CH1, CH2)을 구비한 보호층(PSV)을 포함할 수 있다.
제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 표시 소자층(DPL)은 격벽(PW)과, 제1 및 제2 연결 배선들(CNL1, CNL2)과, 제1 및 제2 전극들(REL1, REL2)과, 캡핑층(CPL)과, 복수의 발광 소자들(LD)과, 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다.
발광 소자들(LD) 각각은 도 17에 도시된 바와 같이, 각 발광 소자(LD)의 길이(L) 방향을 따라 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)의 순으로 순차적으로 적층된 발광 적층 패턴(10) 및 상기 발광 적층 패턴(10)의 외주면(혹은 표면)을 감싸는 절연 피막(14)을 포함할 수 있다. 실시예에 따라, 발광 소자들(LD) 각각은 도 18에 도시된 바와 같이, 각 발광 소자(LD)의 길이(L) 방향을 따라 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13)의 순으로 순차적으로 적층된 발광 적층 패턴(10) 및 상기 발광 적층 패턴(10)의 외주면(혹은 표면)을 감싸는 절연 피막(14)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 각 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)은 상기 각 발광 소자(LD)의 가운데(혹은 중앙)에 위치하거나 상기 각 발광 소자(LD)의 가운데(혹은 중앙)에 인접하게 위치할 수 있다. 이러한 경우, 각 발광 소자(LD)의 활성층(12)에서 방출되는 광은 한 쪽 방향으로 치우치지 않고 상기 각 발광 소자(LD)의 양 단부(EP1, EP2)로 균일하게(혹은 고르게) 진행할 수 있다. 이로 인해, 각 발광 소자(LD)의 양 단부(EP1, EP2)에서 방출되는 광의 세기가 균일해져 상기 각 발광 소자(LD)의 출광 효율이 향상될 수 있다.
본 발명의 일 실시예에 있어서, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 대응하는 전극 상에 제공되어, 상기 대응하는 전극과 전기적 및/또는 물리적으로 연결될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은 제1 전극(REL1) 상에 제공되어 상기 제1 전극(REL1)과 전기적 및/또는 물리적으로 연결될 수 있다. 제2 컨택 전극(CNE2)은 제2 전극(REL2) 상에 제공되어 상기 제2 전극(REL2)과 전기적 및/또는 물리적으로 연결될 수 있다. 구체적으로, 제1 컨택 전극(CNE1)은 제1 전극(REL1) 상의 캡핑층(CPL) 상에 직접 제공되어 상기 캡핑층(CPL)을 통해 상기 제1 전극(REL1)과 전기적 및/또는 물리적으로 연결될 수 있다. 제2 컨택 전극(CNE2)은 제2 전극(REL2) 상의 캡핑층(CPL) 상에 직접 제공되어 상기 캡핑층(CPL)을 통해 상기 제2 전극(REL2)과 전기적 및/또는 물리적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 동일한 면 상에 제공되며 제2 절연층(INS2) 상에서 일정 간격 이격되어 전기적 및/또는 물리적으로 분리될 수 있다. 즉, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 동일한 층에 제공되며 동일한 제조 공정을 통해 형성될 수 있다.
제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 상에는 상기 제1 및 제2 컨택 전극(CNE1, CNE2)을 커버하는 제3 절연층(INS3)이 제공될 수 있다. 제3 절연층(INS3)은 도 8에 도시된 제4 절연층(INS4)에 대응될 수 있다. 제3 절연층(INS3)은 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)을 외부로 노출되지 않게 하여 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 부식을 방지할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

Claims (20)

  1. 일 방향을 따라 차레로 적층된 제1 도전성 반도체층, 활성층, 및 제2 도전성 반도체층을 포함한 발광 적층 패턴을 포함하고,
    상기 활성층은 상기 발광 적층 패턴의 길이 방향을 따라 상기 제1 도전성 반도체층과 접촉하는 제1 면 및 상기 제1 면과 마주보며 상기 제2 도전성 반도체층에 접촉하는 제2 면을 포함하고,
    상기 제1 도전성 반도체층은 적어도 하나의 n형 반도체층을 포함하고, 상기 제2 도전성 반도체층은 적어도 하나의 p형 반도체층을 포함하며,
    상기 활성층의 제1 면은 상기 발광 적층 패턴 내에서 상기 발광 적층 패턴의 길이 방향을 따라 상기 발광 적층 패턴의 전체 길이의 절반의 -20% 내지 +20%에 해당하는 지점에 위치하는 발광 소자.
  2. 제1 항에 있어서,
    상기 발광 적층 패턴의 전체 길이의 절반에 대응하는 지점은 상기 활성층의 제1 면과 제2 면 사이에 위치하는 발광 소자.
  3. 제2 항에 있어서,
    단면 상에서 볼 때, 상기 활성층의 제1 면으로부터 상기 제2 도전성 반도체층의 상부 면까지의 거리는 상기 제1 도전성 반도체층의 하부 면으로부터 상기 활성층의 제1 면에 접촉하는 상기 제1 도전성 반도체층의 상부 면까지의 거리와 상이한 발광 소자.
  4. 제2 항에 있어서,
    단면 상에서 볼 때, 상기 활성층의 제1 면으로부터 상기 제2 도전성 반도체층의 상부 면까지의 거리는 상기 제1 도전성 반도체층의 하부 면으로부터 상기 활성층의 제1 면에 접촉하는 상기 제1 도전성 반도체층의 상부 면까지의 거리와 동일한 발광 소자.
  5. 제1 항에 있어서,
    상기 발광 적층 패턴은, 상기 길이 방향을 따라 상기 제1 도전성 반도체층, 상기 활성층, 및 상기 제2 도전성 반도체층이 차례로 적층된 원 기둥 형상인 발광 소자.
  6. 제5 항에 있어서,
    단면 상에서 볼 때, 상기 발광 적층 패턴의 전체 길이에 대한 상기 활성층의 제2 면으로부터 상기 제2 도전성 반도체층의 상부 면까지의 거리의 비는 0.5 이하인 발광 소자.
  7. 제5 항에 있어서,
    상기 발광 적층 패턴은 상기 제2 도전성 반도체층 상에 배치된 전극층을 더 포함하고,
    단면 상에서 볼 때, 상기 발광 적층 패턴의 전체 길이에 대한 상기 활성층의 제2 면으로부터 상기 전극층의 상부 면까지의 거리의 비는 0.5 이하인 발광 소자.
  8. 제7 항에 있어서,
    상기 전극층은 상기 발광 적층 패턴의 길이 방향을 따라 상기 제2 도전성 반도체층보다 두꺼우며 상기 제1 도전성 반도체층보다 얇은 발광 소자.
  9. 제8 항에 있어서,
    단면 상에서 볼 때, 상기 활성층의 제1 면으로부터 상기 전극층의 상부 면까지의 거리는 상기 제1 도전성 반도체층의 하부 면으로부터 상기 활성층의 제1 면에 접촉하는 상기 제1 도전성 반도체층의 상부 면까지의 거리와 상이한 발광 소자.
  10. 제7 항에 있어서,
    상기 전극층은 투명한 금속 산화물을 포함하며, 상기 발광 적층 패턴의 길이 방향으로 0.5㎛ 내지 1㎛의 두께를 갖는 발광 소자.
  11. 제1 항에 있어서,
    상기 발광 적층 패턴의 외주면을 둘러싸는 절연 피막을 더 포함하는 발광 소자.
  12. 표시 영역 및 비표시 영역을 포함한 기판; 및
    상기 기판의 상기 표시 영역에 제공되며, 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함하고,
    각 서브 화소는, 적어도 하나의 트랜지스터를 포함한 화소 회로부 및 광을 방출하는 적어도 하나의 발광 소자를 포함한 표시 소자층을 포함하고,
    상기 표시 소자층은, 서로 이격된 제1 및 제2 전극들과, 길이 방향으로 제1 단부와 제2 단부를 가지며 상기 제1 및 제2 전극들 각각에 연결된 상기 발광 소자를 포함하고,
    상기 발광 소자는,
    상기 길이 방향을 따라 차례로 적층된 제1 도전성 반도체층, 활성층, 및 제2 도전성 반도체층을 포함하며 상기 화소 회로부 상에 제공된 발광 적층 패턴; 및
    상기 발광 적층 패턴의 외주면을 둘러싸는 절연 피막을 포함하고,
    상기 활성층은 상기 길이 방향을 따라 상기 제1 도전성 반도체층과 접촉하는 제1 면 및 상기 제1 면과 마주보며 상기 제2 도전성 반도체층에 접촉하는 제2 면을 포함하고,
    상기 제1 도전성 반도체층은 적어도 하나의 n형 반도체층을 포함하고, 상기 제2 도전성 반도체층은 적어도 하나의 p형 반도체층을 포함하며,
    상기 활성층의 제1 면은 상기 발광 적층 패턴 내에서 상기 길이 방향을 따라 상기 발광 적층 패턴의 전체 길이의 절반의 -20% 내지 +20%에 해당하는 지점에 위치하는 표시 장치.
  13. 제12 항에 있어서,
    단면 상에서 볼 때, 상기 활성층의 제1 면으로부터 상기 제2 도전성 반도체층의 상부 면까지의 거리는 상기 제1 도전성 반도체층의 하부 면으로부터 상기 활성층의 제1 면에 접촉하는 상기 제1 도전성 반도체층의 상부 면까지의 거리와 상이한 표시 장치.
  14. 제12 항에 있어서,
    단면 상에서 볼 때, 상기 발광 적층 패턴의 전체 길이에 대한 상기 활성층의 제2 면으로부터 상기 제2 도전성 반도체층의 상부 면까지의 거리의 비는 0.5 이하인 표시 장치.
  15. 제12 항에 있어서,
    상기 발광 적층 패턴은 상기 제2 도전성 반도체층 상에 배치된 전극층을 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 전극층은 투명한 금속 산화물을 포함하며, 상기 발광 적층 패턴의 길이 방향으로 0.5㎛ 내지 1㎛의 두께를 갖는 표시 장치.
  17. 제15 항에 있어서,
    단면 상에서 볼 때, 상기 발광 적층 패턴의 전체 길이에 대한 상기 활성층의 제2 면으로부터 상기 전극층의 상부 면까지의 거리의 비는 0.5 이하인 표시 장치.
  18. 제15 항에 있어서,
    단면 상에서 볼 때, 상기 활성층의 제1 면으로부터 상기 전극층의 상부 면까지의 거리는 상기 제1 도전성 반도체층의 하부 면으로부터 상기 활성층의 제1 면에 접촉하는 상기 제1 도전성 반도체층의 상부 면까지의 거리와 상이한 표시 장치.
  19. 제12 항에 있어서,
    상기 표시 소자층은 상기 발광 소자 상에 배치되어 상기 발광 소자의 제1 및 제2 단부를 노출하는 절연층을 더 포함하고,
    상기 절연층은 상기 발광 소자의 길이 방향을 따라 상기 제1 도전성 반도체층의 하부 면으로부터 상기 제1 도전성 반도체층의 상부 면까지의 거리와 동일한 폭을 갖거나 이보다 작은 폭을 갖는 표시 장치.
  20. 제19 항에 있어서,
    상기 표시 소자층은,
    상기 발광 소자의 제1 및 제2 단부 중 하나의 단부와 상기 제1 전극을 전기적으로 연결하는 제1 컨택 전극; 및
    상기 발광 소자의 제1 및 제2 단부 중 나머지 단부와 상기 제2 전극을 전기적으로 연결하는 제2 컨택 전극을 더 포함하고,
    상기 제1 컨택 전극과 상기 제2 컨택 전극은 상기 절연층 상에 배치되는 표시 장치.
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