WO2020137667A1 - 窒化物半導体デバイスの製造方法 - Google Patents

窒化物半導体デバイスの製造方法 Download PDF

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WO2020137667A1
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nitride semiconductor
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furnace
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勇夫 眞壁
健 中田
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住友電気工業株式会社
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    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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Definitions

  • the present disclosure relates to a method for manufacturing a nitride semiconductor device.
  • This application claims the priority based on Japanese application No. 2018-245213 filed on Dec. 27, 2018, and incorporates all the contents described in the above Japanese application.
  • a nitride semiconductor such as gallium nitride (GaN) is formed by epitaxial growth on a semiconductor substrate.
  • Such a nitride semiconductor is formed by, for example, a metal organic chemical vapor deposition method (MOCVD method).
  • MOCVD method metal organic chemical vapor deposition method
  • Patent Documents 1 and 2 disclose a crystal growth method using a so-called lateral flow method.
  • the following Patent Document 1 discloses a configuration of a crystal growth apparatus for suppressing thermal decomposition and intermediate reaction of a raw material on the upstream side of a substrate.
  • Patent Document 2 below discloses that crystal growth is carried out after deposits on the inner wall of the reaction chamber are removed by HCl.
  • a method for manufacturing a nitride semiconductor device uses H 2 as a carrier gas, TMG (trimethylgallium) and NH 3 as raw materials, and a vertical MOCVD furnace set at a first temperature.
  • a step of holding the SiC substrate, and a MOCVD furnace in which N 2 is used as a carrier gas, TMI (trimethylindium), TMA (trimethylaluminum), and NH 3 are used as raw materials and which is set to a third temperature lower than the first temperature.
  • N 2 is used as a carrier gas
  • TMI trimethylindium
  • TMA trimethylaluminum
  • NH 3 a carrier gas
  • FIG. 1 is a sectional view showing a semiconductor substrate used in the nitride semiconductor device according to the first embodiment.
  • FIG. 2 is a schematic cross-sectional view showing a semiconductor growth apparatus in which a semiconductor substrate is installed.
  • FIG. 3 is a time chart for explaining the method for manufacturing the nitride semiconductor device according to the first embodiment.
  • FIG. 4A is a schematic diagram illustrating the method for manufacturing the nitride semiconductor device according to the first embodiment.
  • FIG. 4B is a schematic diagram illustrating the method for manufacturing the nitride semiconductor device according to the first embodiment.
  • FIG. 4C is a schematic diagram illustrating the method for manufacturing the nitride semiconductor device according to the first embodiment.
  • FIG. 4A is a schematic diagram illustrating the method for manufacturing the nitride semiconductor device according to the first embodiment.
  • FIG. 4B is a schematic diagram illustrating the method for manufacturing the nitride semiconductor device according to the first embodiment.
  • FIG. 4C is a schematic
  • FIG. 5A is a schematic diagram illustrating the method for manufacturing the nitride semiconductor device according to the first embodiment.
  • FIG. 5B is a schematic diagram illustrating the method for manufacturing the nitride semiconductor device according to the first embodiment.
  • FIG. 5C is a schematic diagram illustrating the method for manufacturing the nitride semiconductor device according to the first embodiment.
  • FIG. 6A is a schematic cross-sectional view showing a state in the furnace after the period D3.
  • FIG. 6B is a schematic cross-sectional view showing the state in the furnace after the period D4.
  • FIG. 7 is a time chart for explaining a conventional method for manufacturing a nitride semiconductor device.
  • FIG. 8A is a diagram showing SIMS measurement results of a barrier layer and a spacer layer grown by a conventional manufacturing method.
  • FIG. 8B is a diagram showing SIMS measurement results of the barrier layer and the spacer layer grown by the manufacturing method according to the first embodiment.
  • FIG. 9 is a time chart for explaining the method for manufacturing the nitride semiconductor device according to the modification.
  • FIG. 10A is a diagram showing SIMS measurement results of a barrier layer and a spacer layer grown by the manufacturing method according to the modification.
  • FIG. 10B is a diagram showing the In composition of the first embodiment and the modification of the related art.
  • FIG. 10C is a diagram showing Ga compositions of the first embodiment and the modified example of the related art.
  • FIG. 11A is a schematic diagram illustrating the method for manufacturing the nitride semiconductor device according to the second embodiment.
  • FIG. 11B is a schematic diagram illustrating the method for manufacturing the nitride semiconductor device according to the second embodiment.
  • FIG. 11C is a schematic diagram illustrating the method for manufacturing the nitride semiconductor device according to the second embodiment.
  • FIG. 12A is a schematic diagram illustrating the method for manufacturing the nitride semiconductor device according to the third embodiment.
  • FIG. 12B is a schematic diagram illustrating the method for manufacturing the nitride semiconductor device according to the third embodiment.
  • FIG. 12C is a schematic diagram illustrating the method for manufacturing the nitride semiconductor device according to the third embodiment.
  • FIG. 13: is a figure which shows Ga composition of 1st Embodiment, 2nd Embodiment, 3rd Embodiment, and 4th Embodiment conventionally.
  • FIG. 14 is a table showing changes in the amount of GaN deposited on the surface of the blowing head.
  • HEMT high electron mobility transistor
  • MOCVD MOCVD method
  • methods for improving the high frequency characteristics of HEMT include thinning the barrier layer and increasing the concentration of the two-dimensional electron gas (2DEG).
  • 2DEG two-dimensional electron gas
  • the barrier layer made of AlGaN crystal is thinned, the reduction in the sheet carrier density of the barrier layer tends to increase.
  • increasing the strain of the barrier layer with respect to the channel layer can be mentioned.
  • One of the means for increasing the strain is to increase the Al composition of the AlGaN barrier layer.
  • the barrier layer contains indium (In).
  • InAlN having an In composition of 0.17 that is, In 0.17 Al 0.83 N
  • GaN gallium
  • InAlN crystal is used as a barrier layer, the two-dimensional electron gas is dominated by charges due to spontaneous polarization rather than piezoelectric charges. Therefore, high electron density can be obtained even when the InAlN barrier layer is thinned.
  • InAlGaN can be classified as an AlGaN-based compound or an InAlN-based compound, it will be referred to as an InAlN-based compound below.
  • the thickness of the former barrier layer is the same as that of the latter barrier layer. Can be set to less than half of the thickness.
  • the thickness of the Al 0.3 Ga 0.7 N barrier layer needs to be set up to about 18 nm.
  • the barrier layer is an In 0.17 Al 0.83 N barrier layer, the above sheet carrier density is obtained with a thickness of 4 nm.
  • the thinner the barrier layer the higher the amplification characteristics of the HEMT. In view of these matters, the InAlN barrier layer is useful.
  • an object of the present disclosure is to provide a method for manufacturing a nitride semiconductor device capable of growing a barrier layer containing a high-quality InAlN-based compound.
  • One embodiment of the present disclosure uses H 2 as a carrier gas and TMG (trimethylgallium) and NH 3 as raw materials to form a GaN channel layer on a SiC substrate using a vertical MOCVD furnace set at a first temperature.
  • N 2 as a carrier gas
  • TMI trimethylindium
  • TMA trimethylaluminum
  • NH 3 as raw materials
  • InAlN is formed on the GaN channel layer.
  • a step of growing a layer which is a method for manufacturing a nitride semiconductor device.
  • a step of holding the SiC substrate on which the GaN channel layer has been grown is held in a MOCVD furnace in which a second temperature higher than the first temperature is set, H 2 is used as a carrier gas, and NH 3 is supplied. It has been implemented.
  • the deposit containing Ga in the MOCVD furnace can be satisfactorily removed before growing the InAlN layer. Therefore, the composition of Ga in the InAlN layer can be reduced more than ever before. In other words, the composition of In in the InAlN layer can be made higher than before. Therefore, since the composition ratio of each atom in the InAlN layer can be stabilized, a barrier layer containing a good InAlN-based compound can be grown.
  • H 2 , NH 3 and TMI may be supplied into the MOCVD furnace.
  • the deposit containing Ga in the MOCVD furnace can be removed better.
  • the second temperature may be higher than the first temperature by 20° C. or more.
  • the deposit containing Ga in the MOCVD furnace can be removed better.
  • the method may further include the step of growing an AlN layer on the GaN channel layer using a MOCVD furnace set at 4 temperatures. In this case, it is possible to suppress a decrease in carrier density of the InAlN layer.
  • the carrier gas may be N 2 , and if the fourth temperature is close to the second temperature, the carrier gas may be H 2 .
  • the MOCVD furnace has a support portion that supports the SiC substrate and a raw material supply portion that faces the support portion in the thickness direction of the SiC substrate.
  • the SiC substrate and the raw material supply portion are separated from each other.
  • the interval between the SiC substrate and the raw material supply section may be set to the second interval wider than the first interval.
  • the first spacing may be 6 mm or less and the second spacing may be 15 mm or more.
  • the MOCVD furnace has a raw material supply unit, the temperature of the raw material supply unit is set to the first apparatus temperature in the step of holding the SiC substrate, and the temperature of the raw material supply section is set to the first apparatus temperature in the step of growing the InAlN layer. You may set to the 2nd apparatus temperature lower than temperature.
  • the first device temperature may be 60° C. or higher and the second device temperature may be 30° C. or lower. In these cases, the deposit containing Ga is satisfactorily removed in the step of holding the SiC substrate.
  • H 2 is used as a carrier gas
  • TMG trimethylgallium
  • NH 3 are used as raw materials
  • a GaN channel is formed on a SiC substrate using a vertical MOCVD furnace set at a first temperature.
  • N 2 was used as a carrier gas
  • TMI, TMA trimethylaluminum
  • NH 3 were used as raw materials
  • a third temperature lower than the second temperature was set.
  • a step of growing an InAlN layer on the GaN channel layer by using a MOCVD furnace a method of manufacturing a nitride semiconductor device.
  • a GaN channel layer is grown in a MOCVD furnace in which a high second temperature of 1000° C. or higher and a first temperature or lower is set, H 2 is used as a carrier gas, and NH 3 and TMI are supplied.
  • the step of holding the SiC substrate is performed.
  • Ga contained in the deposit in the MOCVD furnace is replaced with In before the growth of the InAlN layer.
  • the deposit in the MOCVD furnace can be satisfactorily removed. Therefore, the composition of Ga in the InAlN layer can be reduced more than ever before. In other words, the composition of In in the InAlN layer can be made higher than before. Therefore, since the composition ratio of each atom in the InAlN layer can be stabilized, a barrier layer containing a good InAlN-based compound can be grown.
  • H 2 or N 2 is used as a carrier gas
  • TMA and NH 3 are used as raw materials
  • the temperature of the MOCVD furnace is set to A step of growing an AlN layer on the GaN channel layer at a fourth temperature lower than the second temperature and higher than the third temperature. In this case, it is possible to suppress a decrease in carrier density of the InAlN layer.
  • the carrier gas may be N 2 when the fourth temperature is close to the first temperature between the first temperature and the third temperature, and may be H 2 when the fourth temperature is close to the third temperature.
  • the MOCVD furnace has a support portion that supports the SiC substrate and a raw material supply portion that faces the support portion in the thickness direction of the SiC substrate.
  • the SiC substrate and the raw material supply portion are separated from each other.
  • the interval between the SiC substrate and the raw material supply section may be set to the second interval wider than the first interval.
  • the first spacing may be 6 mm or less and the second spacing may be 15 mm or more.
  • the MOCVD furnace has a raw material supply unit, the temperature of the raw material supply unit is set to the first apparatus temperature in the step of holding the SiC substrate, and the temperature of the raw material supply section is set to the first apparatus temperature in the step of growing the InAlN layer. You may set to the 2nd apparatus temperature lower than temperature.
  • the first device temperature may be 60° C. or higher and the second device temperature may be 30° C. or lower. In these cases, the deposit containing Ga is satisfactorily removed in the step of holding the SiC substrate.
  • FIG. 1 is a sectional view showing a semiconductor substrate used in the nitride semiconductor device according to the first embodiment.
  • a semiconductor substrate 1 used for a high electron mobility transistor hereinafter referred to as “HEMT”
  • HEMT high electron mobility transistor
  • the buffer layer 12 which is a nitride semiconductor layer
  • the channel layer 14, the spacer layer 16, the barrier layer 18, and the cap layer 20 are laminated on the substrate 10 in this order.
  • Each of the buffer layer 12, the channel layer 14, the spacer layer 16, the barrier layer 18, and the cap layer 20 is grown by, for example, the MOCVD method.
  • the substrate 10 is a semi-insulating SiC substrate (silicon carbide substrate).
  • the buffer layer 12 functions as a buffer layer and a seed layer for the channel layer 14, and is an AlN layer epitaxially grown on the substrate 10.
  • the thickness of the buffer layer 12 is, for example, 10 nm or more and 30 nm or less.
  • the channel layer 14 is an i-type GaN layer (GaN channel layer) that functions as a carrier traveling layer and is epitaxially grown on the buffer layer 12. GaN cannot grow directly on the substrate 10 due to its wettability with SiC. Therefore, the channel layer 14 grows through the AlN of the buffer layer 12.
  • the thickness of the channel layer 14 is, for example, 300 nm or more and 1000 nm or less.
  • the spacer layer 16 is a layer located between the channel layer 14 and the barrier layer 18, and is an AlN layer epitaxially grown on the channel layer 14.
  • the spacer layer 16 has a thickness of, for example, 0.5 nm or more and 2 nm or less.
  • the barrier layer 18 is a nitride semiconductor layer that functions as a carrier generation layer and is epitaxially grown on the spacer layer 16.
  • the barrier layer 18 is, for example, a nitride semiconductor layer containing In (indium).
  • the barrier layer 18 contains, for example, an InAlN-based compound.
  • the barrier layer 18 is an InAlN layer. It is desirable that the amount of gallium (Ga) contained in the InAlN layer is small.
  • the thickness of the barrier layer 18 is, for example, 3 nm or more and 10 nm or less. Spontaneous polarization occurs between the channel layer 14 and the barrier layer 18. As a result, a two-dimensional electron gas (2DEG) is generated on the channel layer 14 side at the interface between the channel layer 14 and the spacer layer 16, and a channel region is formed in the channel layer 14.
  • 2DEG two-dimensional electron gas
  • the cap layer 20 is a GaN layer epitaxially grown on the barrier layer 18.
  • the thickness of the cap layer 20 is, for example, 0 nm or more and 5 nm or less. That is, the cap layer 20 does not necessarily have to be provided.
  • the cap layer 20 may be n-type.
  • a protective film may be provided on the semiconductor substrate 1.
  • the protective film is an insulating film such as a SiN film.
  • the protective film is formed by, for example, a low pressure chemical vapor deposition (LPCVD) method, a MOCVD method, a CVD method, or the like.
  • LPCVD low pressure chemical vapor deposition
  • MOCVD MOCVD
  • CVD chemical vapor deposition
  • the protective film may be formed by the device in which the semiconductor substrate 1 is grown. In this case, the protective film can be formed without exposing the semiconductor substrate 1 to air or the like.
  • FIG. 2 is a schematic cross-sectional view showing a semiconductor growth apparatus in which a semiconductor substrate is installed.
  • FIG. 3 is a time chart for explaining the method for manufacturing the nitride semiconductor device according to the first embodiment.
  • 4A to 4C and FIGS. 5A to 5C are schematic views illustrating the method for manufacturing the nitride semiconductor device according to the first embodiment.
  • FIG. 6A is a schematic cross-sectional view showing the state inside the furnace after a period D3 described later
  • FIG. 6B is a schematic cross-sectional view showing the state inside the furnace after a period D4 described later.
  • the horizontal axis represents time and the vertical axis represents temperature. 6A and 6B, the semiconductor grown on the substrate 10 is omitted.
  • the substrate 10 is housed in the furnace 31 of the semiconductor growth apparatus 30.
  • the semiconductor growth apparatus 30 is a so-called vertical flow type MOCVD apparatus. Therefore, the furnace 31 is a vertical MOCVD furnace. Therefore, a semiconductor layer grows on the substrate 10 housed in the furnace 31 by the MOCVD method.
  • the furnace 31 includes a susceptor 32 (support portion) on which the substrate 10 is placed (supported), and a blowing head 33 (raw material supply portion) that ejects the raw material into the furnace 31. In the region of the susceptor 32 that faces the blowing head 33, a recess 32a in which the substrate 10 is placed is provided.
  • the blowing head 33 is, for example, a shower head having a plurality of ejection holes 33a.
  • the outlet of the ejection hole 33a faces the susceptor 32 in the thickness direction of the substrate 10.
  • the distance S between the susceptor 32 and the blowing head 33 is, for example, 8 mm or more and 12 mm or less.
  • the inside of the furnace 31 is heated with the substrate 10 placed on the susceptor 32. As a result, the surface of the substrate 10 and the inside of the furnace 31 are cleaned.
  • hydrogen (H 2 ) is supplied into the furnace 31 to set the hydrogen atmosphere.
  • the pressure inside the furnace 31 is reduced, and the inside of the furnace 31 is heated for several tens of minutes in a state of being set to 1100° C. or higher.
  • the temperature in the furnace 31 is set to a temperature higher than the growth temperature of the semiconductor layer to be performed later.
  • the temperature in the furnace 31 in the period D1 is 1100° C.
  • the pressure in the furnace 31 is 100 Torr
  • the flow rate of H 2 is 20 L/min.
  • the buffer layer 12 is grown on the substrate 10 as shown in FIG. 4A.
  • the temperature in the furnace 31 is set to a temperature lower than that in the period D1.
  • H 2 is continuously supplied into the furnace 31 as a carrier gas, and trimethylaluminum (TMA) and ammonia (NH 3 ) are supplied into the furnace 31 as raw materials.
  • TMA trimethylaluminum
  • NH 3 ammonia
  • the temperature in the furnace 31 in the period D2 is, for example, 1000° C. or higher and 1100° C. or lower.
  • the temperature in the furnace 31 in the period D2 is 1080° C.
  • the pressure in the furnace 31 is 100 Torr
  • the flow rate of TMA is 25 cc/min
  • the flow rate of NH 3 is 10 L/min. ..
  • the channel layer 14 is grown on the buffer layer 12 as shown in FIG. 4B.
  • the temperature in the furnace 31 is set to a temperature lower than the period D2 (first temperature).
  • H 2 as a carrier gas
  • TMG trimethylgallium
  • NH 3 as raw materials
  • the temperature in the furnace 31 in the period D3 is 1010° C.
  • the pressure in the furnace 31 is 100 Torr
  • the flow rate of TMG is 30 cc/min
  • the flow rate of NH 3 is 20 L/min. ..
  • the channel layer 14 having a thickness of 1 ⁇ m is grown.
  • the inside of the furnace 31 is maintained at a temperature higher than the period D3 (second temperature) for a predetermined period.
  • the deposit 41 is removed from the furnace 31 as shown in FIG. 6B.
  • the period D4 first, after stopping the supply of TMG, the temperature inside the furnace 31 is increased.
  • the temperature of the furnace 31 in the period D4 is set to 20° C. or higher than the temperature of the furnace 31 in the period D3.
  • the substrate 10 on which the channel layer 14 has been grown is held in the furnace 31 while supplying H 2 and NH 3 into the furnace 31 for 10 minutes, for example.
  • the temperature in the furnace 31 in the period D4 is 1030° C.
  • the pressure in the furnace 31 is 200 Torr
  • the flow rate of NH 3 is 10 L/min.
  • the deposit 41 is etched by H 2 supplied into the furnace 31. At this time, a part of the channel layer 14 is also etched (see FIG. 4C). Therefore, in the period D3, it is preferable to grow the channel layer 14 having a thickness larger than the set thickness in advance. Note that during the period D4, NH 3 is supplied into the furnace 31 in order to suppress nitrogen desorption in the channel layer 14.
  • the spacer layer 16 is grown on the channel layer 14 as shown in FIG. 5A.
  • the temperature inside the furnace 31 is set to a temperature lower than the period D4 (fourth temperature).
  • H 2 as a carrier gas and TMA and NH 3 as raw materials, these are supplied into the furnace 31.
  • the AlN layer functioning as the spacer layer 16 is grown on the channel layer 14.
  • the temperature in the furnace 31 in the period D5 is, for example, 900° C. or higher and 1050° C. or lower.
  • the temperature in the furnace 31 in the period D5 is 980° C.
  • the pressure in the furnace 31 is 50 Torr
  • the flow rate of TMA is 40 cc/min
  • the flow rate of NH 3 is 10 L/min. ..
  • the barrier layer 18 is grown on the spacer layer 16 as shown in FIG. 5B.
  • the carrier gas is switched from H 2 to nitrogen (N 2 ) in order to prevent the In deposited on the spacer layer 16 from being removed.
  • the temperature inside the furnace 31 is set to a temperature lower than the period D5 (third temperature).
  • TMA trimethylindium
  • NH 3 a carrier gas
  • Ga caused by the deposit 41 or the like is contained in only about half to 15% as compared with the conventional process in which the period D4 is not provided.
  • the temperature in the furnace 31 in the period D6 is, for example, 600° C. or higher and 800° C. or lower. In the first embodiment, the temperature in the furnace 31 in the period D6 is 700° C., the pressure in the furnace 31 is 50 Torr, the flow rate of TMA is 5 cc/min, the flow rate of TMI is 50 cc/min, The flow rate of NH 3 is 4 L/min. Thereby, the barrier layer 18 having a thickness of 8 nm is grown.
  • the cap layer 20 is grown on the barrier layer 18 as shown in FIG. 5C.
  • the temperature inside the furnace 31 is set to a temperature higher than that of the period D6.
  • N 2 as a carrier gas and TMG and NH 3 as raw materials these are supplied into the furnace 31.
  • a GaN layer functioning as the cap layer 20 is grown on the barrier layer 18.
  • the temperature in the furnace 31 in the period D7 is, for example, 700° C. or higher and 900° C. or lower.
  • the temperature in the furnace 31 in the period D7 is 800° C.
  • the pressure in the furnace 31 is 50 Torr
  • the TMG flow rate is 10 cc/min
  • the NH 3 flow rate is 4 L/min. ..
  • the semiconductor substrate 1 is formed on the substrate 10 through the above periods D1 to D7.
  • a HEMT or the like which is a nitride semiconductor device, can be formed using this semiconductor substrate 1.
  • FIG. 7 is a time chart for explaining a conventional method for manufacturing a nitride semiconductor device.
  • FIG. 8A is a diagram showing a SIMS measurement result of a barrier layer and a spacer layer grown by a conventional manufacturing method
  • FIG. 8B is a SIMS measurement result of a barrier layer and a spacer layer grown by the manufacturing method according to the first embodiment.
  • FIG. 8A and 8B the horizontal axis represents the distance from the barrier layer surface, and the vertical axis represents the composition of the constituent elements.
  • Plots 51 and 61 show Al measurement results
  • plots 52 and 62 show Ga measurement results
  • plots 53 and 63 show In measurement results.
  • 8A and 8B the vertical axis is shown on a linear scale, and the total composition of Al, Ga, and In is 1.
  • the process of period D4 is not performed. Therefore, conventionally, the spacer layer, the barrier layer, and the cap layer are grown in the state where the deposit 41 is formed on the blowing head 33 in the period D3.
  • In atoms contained in TMI tend to replace Ga atoms in the deposit 41. Therefore, when an InAlN layer functioning as a barrier layer is grown after the period D3, an AlGaN layer containing In (that is, an InAlN-based crystal containing a large amount of Ga) will grow.
  • the composition of Ga in the barrier layer is clearly higher than that of In, as shown in FIG. 8A. It is assumed that the replacement of In atoms with Ga atoms is promoted by heating the blowing head 33 and the deposit 41 in the furnace 31.
  • the InAlN layer containing substantially no Ga grows. From this, too, it is understood that a large amount of Ga is mixed in the barrier layer and the like due to the presence of the deposit 41. In addition, it can be seen that the deposit 41 is not completely removed only by supplying H 2 .
  • the process of the period D4 is performed. Accordingly, the deposit 41 can be favorably removed before the growth of the spacer layer 16 and the barrier layer 18.
  • the Ga composition in the barrier layer 18 is lower than the conventional one, and the In composition in the barrier layer 18 is obviously higher than the conventional one. Further, the composition ratio of each atom in the barrier layer 18 along the thickness direction of the semiconductor substrate 1 is stabilized. Therefore, according to the first embodiment, the barrier layer 18 containing a good InAlN-based compound can be grown.
  • the a-axis of the crystals tends to deviate from GaN.
  • the strain in the InAlN-based crystal containing Ga becomes large. If the strain becomes large, there is a tendency that cracks occur in the InAlN-based crystal and surface pits increase.
  • a nitride semiconductor device HEMT, FET
  • the leak current of the device tends to increase. Therefore, as Ga is contained in the InAlN-based crystal, the performance and reliability of the nitride semiconductor device tend to decrease. Therefore, it can be said that it is useful to grow the barrier layer 18 containing a high-quality InAlN-based compound by applying the manufacturing method according to the first embodiment.
  • H 2 etches part of the channel layer 14.
  • the sheet resistance of the etched channel layer 14 is substantially the same as the sheet resistance of the channel layer 14 before etching.
  • the surface morphology of the semiconductor substrate 1 tends to show no major defects.
  • the channel layer 14 is less likely to be damaged than in the case where the HCl gas is supplied as described in Patent Document 2 above.
  • the second temperature set in the period D4 may be higher than the first temperature set in the period D3 by 20° C. or more. In this case, the deposit 41 can be removed well.
  • the temperature was set to be lower than the first temperature using N 2 as a carrier gas, TMA and NH 3 as raw materials.
  • An AlN layer may be grown on the channel layer 14 using a MOCVD furnace. In this case, it is possible to prevent alloy scattering from occurring at the interface between the channel layer 14 and the barrier layer 18. As a result, it is possible to suppress the decrease in mobility of the HEMT using the semiconductor substrate 1. In addition, it is possible to suppress a decrease in carrier density of the barrier layer 18.
  • the furnace 31 includes a susceptor 32 on which the substrate 10 is placed and a blowing head 33 that ejects the raw material. Good.
  • the semiconductor layer can be efficiently epitaxially grown on the substrate 10.
  • the interval S is set to the above range
  • Ga is likely to adhere to the blowing head 33 and the like. That is, when the space S is set within the above range, the deposit 41 is likely to be formed.
  • the deposit 41 is satisfactorily removed in the period D4, it is possible to efficiently epitaxially grow the semiconductor layer while suppressing the deterioration of the film quality of the barrier layer 18.
  • FIG. 9 is a time chart for explaining the method for manufacturing the nitride semiconductor device according to the modification.
  • the time chart of the modified example shows a period D14 different from the period D4 of the first embodiment.
  • the period D14 is located between the periods D3 and D5 and is set to the same temperature as the period D4. Further, in the period D14, H 2 , NH 3 and TMI are supplied into the furnace 31.
  • the flow rate of TMI is, for example, 500 cc.
  • the TMI is supplied to the furnace 31 to replace Ga in the deposit 41 (see FIG. 6A) with In.
  • This makes it easier to remove Ga.
  • the temperature in the furnace 31 exceeds 1000° C., and H 2 is supplied into the furnace 31. Therefore, the replaced In is sublimated and In is not deposited on the channel layer 14. Therefore, the deposit 41 is removed better in the period D14. Therefore, according to the modification, the barrier layer 18 containing a higher quality InAlN compound can be grown.
  • the temperature of the furnace 31 is not limited to this. By supplying TMI and H 2 at the same time, the deposit 41 can be satisfactorily removed even when the temperature of the furnace 31 is, for example, 1000° C. or higher and lower than or equal to the temperature in the immediately preceding period D3 for growing the GaN layer. You can
  • FIG. 10A is a diagram showing SIMS measurement results of a barrier layer and a spacer layer grown by the manufacturing method according to the above modification.
  • plot 71 shows the measurement result of Al
  • plot 72 shows the measurement result of Ga
  • plot 73 shows the measurement result of In.
  • the composition of Ga in the barrier layer 18 in the above modification is further smaller than that in the first embodiment. Specifically, the Ga composition in the barrier layer 18 in the above modification is 0.04 or less.
  • FIG. 10B is a diagram showing the In composition of the related art, the first embodiment, and the above modification.
  • reference numeral 81 indicates the In composition in the conventional barrier layer
  • reference numeral 82 indicates the In composition in the barrier layer of the first embodiment
  • reference numeral 83 indicates the In composition in the barrier layer of the above modification.
  • the In composition of the barrier layer in the above modification is the highest, and the In composition of the conventional barrier layer is the lowest.
  • FIG. 10C is a diagram showing Ga compositions of the conventional example, the first embodiment, and the modification example.
  • reference numeral 91 represents the Ga composition in the conventional barrier layer
  • reference numeral 92 represents the Ga composition in the barrier layer of the first embodiment
  • reference numeral 93 represents the Ga composition in the barrier layer of the above modification.
  • the Ga composition of the conventional barrier layer is highest (about 27%), and the Ga composition of the barrier layer in the above modification is the lowest. From these results, the film quality of the barrier layer can be improved as compared with the conventional case in both the first embodiment and the modified examples.
  • the spacer layer 16 is 980° C. and H 2 is used as the carrier gas
  • the carrier gas can be N 2 .
  • nitrogen (N 2 ) can be used as a carrier gas, and when it is close to the growth temperature of the barrier layer 18, H 2 is used. It is also possible to
  • FIG. 11A to 11C are schematic views illustrating the method for manufacturing the nitride semiconductor device according to the second embodiment.
  • FIG. 11A is a schematic cross-sectional view showing a state inside the furnace after a period D3 in the second embodiment
  • FIG. 11B is a schematic cross-sectional view showing a state inside the furnace during a period D4 according to the second embodiment
  • 11C is a schematic cross-sectional view showing a state in the furnace during a period D6 in the second embodiment.
  • the surface 32b of the susceptor 32 that faces the blowing head 33 and the surface 10a of the substrate 10 that faces the blowing head 33 are regarded as the same plane.
  • the distance between the susceptor 32 and the blowing head 33 corresponds to the distance between the substrate 10 and the blowing head 33.
  • the interval S1 between the substrate 10 and the blowing head 33 is, for example, 8 mm or more and 12 mm or less.
  • a 1 ⁇ m thick GaN layer is grown under the same conditions as in the first embodiment.
  • the interval S2 (first interval) between the substrate 10 and the blowing head 33 in the period D4 is narrower than the interval S1. That is, in the period D4, the interval between the substrate 10 and the blowing head 33 is set to the interval S2 narrower than the interval S1.
  • the movement of the blowing head 33 is performed, for example, during the period D4.
  • the blowing head 33 may move in the furnace 31 while the temperature is rising, may move before the temperature rises, or may move after the temperature rises.
  • the space S2 is, for example, 2 mm or more and 6 mm or less.
  • the deposit 41 is removed under the same conditions as in the first embodiment except the interval S2.
  • the interval S3 (second interval) between the substrate 10 and the blowing head 33 in the period D6 is wider than the interval S1. That is, in the period D6, the interval between the substrate 10 and the blowing head 33 is set to the interval S3 wider than the interval S1.
  • the blowing head 33 separates from the susceptor 32 in the period D6. The movement of the blowing head 33 is performed, for example, during the period D6.
  • the blowing head 33 may move in the furnace 31 during the temperature decrease, before the temperature decrease, or after the temperature decrease.
  • the blowing head 33 may be moved before the TMI is supplied into the furnace 31, or may be moved while the TMI is being supplied into the furnace 31.
  • the space S3 is, for example, 15 mm or more and 20 mm or less.
  • Ga remaining in the blowing head 33 does not easily reach the susceptor 32, so that the InAlN layer is less likely to contain Ga.
  • the interval S3 is 20 mm or less, it is possible to prevent a significant decrease in the growth rate of the InAlN layer.
  • an InAlN layer having a thickness of 8 nm is grown under the same conditions as in the first embodiment except the interval S3.
  • the deposit 41 is easily removed by narrowing the interval between the substrate 10 and the blowing head 33 in the period D4. For example, by setting the distance between the substrate 10 and the blowing head 33 to 6 mm or less in the period D4, the deposit 41 is easily removed well. Further, by increasing the distance between the substrate 10 and the blowing head 33 in the period D6, it becomes difficult for Ga contained in the deposit 41 remaining on the blowing head 33 to reach the InAlN layer. Therefore, the InAlN layer is less likely to contain Ga. For example, by setting the distance between the substrate 10 and the blowing head 33 to be 15 mm or more in the period D6, the InAlN layer is less likely to contain Ga.
  • the interval between the substrate 10 and the blowing head 33 in the period D5 is set to the interval S2, but the interval is not limited to this.
  • the interval between the substrate 10 and the blowing head 33 in the period D5 may be wider than the interval S2.
  • the interval between the substrate 10 and the blowing head 33 in the period D5 may be reset to the interval S1 or the interval S3.
  • the interval between the substrate 10 and the blowing head 33 in the period D5 may be set to 15 mm.
  • the third embodiment will be described below with reference to FIGS. 12A to 12C.
  • the description of the portions overlapping the first and second embodiments will be omitted. Therefore, the points different from the first and second embodiments will be mainly described below.
  • FIGS. 12A to 12C are schematic views illustrating a method for manufacturing a nitride semiconductor device according to the third embodiment.
  • 12A is a schematic cross-sectional view showing a state inside the furnace during a period D1 in the third embodiment
  • FIG. 12B is a schematic cross-sectional view showing a state inside the furnace during a period D4 according to the third embodiment
  • FIG. [Fig. 8] is a schematic cross-sectional view showing a state in the furnace during a period D6 in the third embodiment.
  • the furnace 31A of the semiconductor growth apparatus 30A has a susceptor 32 and a blowing head 33A provided with a plurality of ejection holes 33a and a plurality of cooling passages 34.
  • the cooling passage 34 is a cavity through which the refrigerant passes, and is provided on the base end side (opposite the susceptor 32 through the ejection hole 33a) of the ejection hole 33a.
  • the refrigerant is used to maintain the temperature of the blowing head 33A within a predetermined range, and is, for example, gas or liquid.
  • the temperature of the refrigerant is variable.
  • water is used as the refrigerant, but it is not limited to this.
  • the surface temperature of the blowing head 33A corresponds to the device temperature of the blowing head 33A, but is not limited to this.
  • the temperature of the coolant supplied to the cooling passage 34 may be regarded as the surface temperature (device temperature) of the blowing head 33A.
  • the device temperature of the blowing head 33A is considered to be 50°C.
  • the refrigerant supplied to the cooling passage 34 corresponds to the temperature of the refrigerant immediately before being introduced into the cooling passage 34.
  • the refrigerant is supplied to the cooling passage 34 so that the device temperature of the blowing head 33A becomes the temperature T1.
  • the temperature T1 is, for example, 40° C. or higher and 60° C. or lower.
  • the temperature T1 is set to 50°C. Therefore, the coolant having a temperature that can set the temperature T1 to 50° C. is supplied to the cooling passage 34.
  • the refrigerant is supplied, for example, from the period D1 to the period D3.
  • the coolant is supplied to the cooling passage 34 so that the device temperature of the blowing head 33A becomes the temperature T2.
  • the temperature T2 is higher than the temperature T1 and is, for example, 60° C. or higher and 90° C. or lower.
  • the deposit 41 located on the blowing head 33A is easily removed. That is, Ga contained in the deposit 41 tends to be desorbed.
  • the temperature T2, which is the device temperature (first device temperature) of the blowing head 33A in the period D4 is set to 70°C.
  • the refrigerant having a temperature at which the temperature T2 can be set to 70° C. is supplied to the cooling passage 34.
  • the refrigerant is supplied, for example, from the period D4 to the period D5.
  • the coolant is supplied to the cooling passage 34 so that the device temperature of the blowing head 33A becomes the temperature T3.
  • the temperature T3 is lower than the temperature T2 and is, for example, 20° C. or higher and 40° C. or lower. In this case, the deposit 41 remaining on the blowing head 33A becomes difficult to be removed. That is, Ga contained in the deposit 41 tends not to be desorbed.
  • the temperature T3, which is the device temperature (second device temperature) of the blowing head 33A in the period D6, may be lower than the temperature T1. In the third embodiment, the temperature T3 is set to 30°C. Therefore, the coolant having a temperature that can set the temperature T3 to 30° C. is supplied to the cooling passage 34.
  • the refrigerant is supplied, for example, from the period D6 to the period D7.
  • the amount of Ga desorbed in the deposit 41 is proportional to the device temperature of the blowing head 33A. Therefore, the deposit 41 is easily removed by increasing the device temperature of the blowing head 33A in the period D4. For example, by setting the device temperature of the blowing head 33A to 60° C. or higher in the period D4, the deposit 41 is easily removed well. Furthermore, by lowering the device temperature of the blowing head 33A in the period D6, it becomes difficult for Ga contained in the deposit 41 remaining on the blowing head 33A to reach the InAlN layer. Therefore, the InAlN layer is less likely to contain Ga. For example, by setting the device temperature of the blowing head 33A to 30° C. or lower in the period D6, the InAlN layer is less likely to contain Ga.
  • the device temperature of the blowing head 33A in the period D5 is set to the temperature T2, but it is not limited to this.
  • the device temperature of the blowing head 33A in the period D5 may be lower than the temperature T2.
  • the device temperature of the blowing head 33A in the period D5 may be reset to the temperature T1 or may be set to the temperature T3.
  • the fourth embodiment is an embodiment in which the second embodiment and the third embodiment are combined. Therefore, in the period D4, the interval between the blowing head 33A and the substrate 10 is set to the interval S2, and the device temperature of the blowing head 33A is set to the temperature T2. In the period D6, the interval between the blowing head 33A and the substrate 10 is set to the interval S3, and the device temperature of the blowing head 33A is set to the temperature T3.
  • FIG. 13 is a diagram showing Ga compositions of the first, second, third, and fourth embodiments of the related art.
  • reference numeral 101 represents the Ga composition in the conventional barrier layer
  • reference numeral 102 represents the Ga composition in the barrier layer of the first embodiment
  • reference numeral 103 represents the Ga composition in the barrier layer of the second embodiment
  • the reference numeral 104 indicates the Ga composition in the barrier layer of the third embodiment
  • reference numeral 105 indicates the Ga composition in the barrier layer of the fourth embodiment.
  • both the Ga composition (about 9%) of the barrier layer in the second embodiment and the Ga composition (about 8%) of the barrier layer in the third embodiment are the same as those in the first embodiment. It is lower than the Ga composition (about 15%) of the barrier layer.
  • the Ga composition of the barrier layer in the fourth embodiment is about 3%. Therefore, the film quality of the barrier layer can be further improved by performing at least one of adjusting the distance between the blowing head and the susceptor and adjusting the temperature of the blowing head. In addition, by performing both of the above adjustments, the film quality of the barrier layer can be improved better.
  • FIG. 14 is a table showing changes in the amount of GaN deposited on the surface of the blowing head.
  • the horizontal axis represents time and the vertical axis represents the amount of GaN deposited on the surface of the blowing head.
  • Reference numeral 111 represents a transition of the GaN amount of the deposit of the first embodiment in the periods D4 and D5
  • reference numeral 112 represents a transition of the GaN amount of the deposit of the second embodiment in the periods D4 and D5
  • reference numeral 113 Shows the transition of the GaN amount of the deposit of the fourth embodiment in the periods D4 and D5.
  • reference numeral 121 shows the transition of the GaN amount of the deposit of the first embodiment in the period D6
  • reference numeral 122 shows the transition of the GaN amount of the deposit of the second embodiment in the period D6
  • reference numeral 123 shows the transition in the period D6.
  • the change of the GaN amount of the deposit of 4th Embodiment is shown.
  • the GaN amounts of the deposits of the second embodiment and the fourth embodiment both tend to be smaller than those of the first embodiment. From this, it can be seen that the adjustment of the distance between the blowing head and the susceptor and the adjustment of the temperature of the blowing head are effective for removing GaN deposited on the blowing head.
  • the method for manufacturing a nitride semiconductor device according to the present disclosure is not limited to the above-described embodiments and modifications, and various modifications are possible.
  • the semiconductor substrate in the above-described embodiments and modifications may include layers other than the buffer layer, the channel layer, the spacer layer, the barrier layer, and the cap layer.
  • the semiconductor substrate may not include the spacer layer.
  • the deposit 41 shown in FIG. 6A has a layer shape, but is not limited to this.
  • the deposits attached to the blowing head may be locally provided.
  • the deposit may be provided only at the outlet of the ejection hole and its periphery. Deposits may also be provided on the inner wall of the furnace.
  • SYMBOLS 1 Semiconductor substrate, 10... Substrate, 10a... Surface, 12... Buffer layer, 14... Channel layer, 16... Spacer layer, 18... Barrier layer, 20... Cap layer, 30, 30A... Semiconductor growth apparatus, 31, 31A... Furnace (MOCVD furnace), 32... Susceptor (supporting portion), 32a... Recessed portion, 32b... Surface, 33, 33A... Blowing head (raw material supply portion), 33a... Jetting hole, 34... Cooling passage, 41... Deposit, S , S1... Interval, S2... Interval (first interval), S3... Interval (second interval).

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Abstract

窒化物半導体デバイスの製造方法は、Ｈ２をキャリアガスとし、ＴＭＧ及びＮＨ３を原料として、第１温度に設定された縦型のＭＯＣＶＤ炉を用いてＳｉＣ基板上にＧａＮチャネル層を成長する工程と、第１温度よりも高い第２温度に設定し、Ｈ２をキャリアガスとし、ＮＨ３が供給されるＭＯＣＶＤ炉内に、ＧａＮチャネル層が成長されたＳｉＣ基板を保持する工程と、Ｎ２をキャリアガスとし、ＴＭＩ、ＴＭＡ及びＮＨ３を原料として、第１温度よりも低い第３温度に設定されたＭＯＣＶＤ炉を用いてＧａＮチャネル層上にＩｎＡｌＮ層を成長する工程と、を備える。

Description

窒化物半導体デバイスの製造方法
　本開示は、窒化物半導体デバイスの製造方法に関する。
　本出願は、２０１８年１２月２７日出願の日本出願第２０１８－２４５２１３号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用する。
　窒化ガリウム（ＧａＮ）等の窒化物半導体は、半導体基板上にエピタキシャル成長することによって形成される。このような窒化物半導体は、例えば有機金属気相成長法（ＭＯＣＶＤ法）によって形成される。下記特許文献１，２には、いわゆる横フロー方式を利用した結晶成長方法が開示される。下記特許文献１では、基板よりも上流側における原料の熱分解及び中間反応を抑制するための結晶成長装置の構成が開示されている。下記特許文献２では、反応室の内壁への堆積物をＨＣｌによって除去した後、結晶成長を実施することが開示されている。
特開第２００８－２８２７０号公報 特開第２０１４－５５１０３号公報
　本開示の一側面に係る窒化物半導体デバイスの製造方法は、Ｈ２をキャリアガスとし、ＴＭＧ（トリメチルガリウム）及びＮＨ３を原料として、第１温度に設定された縦型のＭＯＣＶＤ炉を用いてＳｉＣ基板上にＧａＮチャネル層を成長する工程と、第１温度よりも高い第２温度に設定し、Ｈ２をキャリアガスとし、ＮＨ３が供給されるＭＯＣＶＤ炉内に、ＧａＮチャネル層が成長されたＳｉＣ基板を保持する工程と、Ｎ２をキャリアガスとし、ＴＭＩ（トリメチルインジウム）、ＴＭＡ（トリメチルアルミニウム）及びＮＨ３を原料として、第１温度よりも低い第３温度に設定されたＭＯＣＶＤ炉を用いてＧａＮチャネル層上にＩｎＡｌＮ層を成長する工程と、を備える。
図１は、第１実施形態に係る窒化物半導体デバイスに用いられる半導体基板を示す断面図である。 図２は、半導体基板が設置される半導体成長装置を示す模式断面図である。 図３は、第１実施形態に係る窒化物半導体デバイスの製造方法を説明するためのタイムチャートである。 図４Ａは、第１実施形態に係る窒化物半導体デバイスの製造方法を説明する模式図である。 図４Ｂは、第１実施形態に係る窒化物半導体デバイスの製造方法を説明する模式図である。 図４Ｃは、第１実施形態に係る窒化物半導体デバイスの製造方法を説明する模式図である。 図５Ａは、第１実施形態に係る窒化物半導体デバイスの製造方法を説明する模式図である。 図５Ｂは、第１実施形態に係る窒化物半導体デバイスの製造方法を説明する模式図である。 図５Ｃは、第１実施形態に係る窒化物半導体デバイスの製造方法を説明する模式図である。 図６Ａは、期間Ｄ３後における炉内の状態を示す模式断面図である。 図６Ｂは、期間Ｄ４後における炉内の状態を示す模式断面図である。 図７は、従来の窒化物半導体デバイスの製造方法を説明するためのタイムチャートである。 図８Ａは、従来の製造方法によって成長したバリア層及びスペーサ層のＳＩＭＳ測定結果を示す図である。 図８Ｂは、第１実施形態に係る製造方法によって成長したバリア層及びスペーサ層のＳＩＭＳ測定結果を示す図である。 図９は、変形例に係る窒化物半導体デバイスの製造方法を説明するためのタイムチャートである。 図１０Ａは、変形例に係る製造方法によって成長したバリア層及びスペーサ層のＳＩＭＳ測定結果を示す図である。 図１０Ｂは、従来、第１実施形態、及び変形例のＩｎ組成を示す図である。 図１０Ｃは、従来、第１実施形態、及び変形例のＧａ組成を示す図である。 図１１Ａは、第２実施形態に係る窒化物半導体デバイスの製造方法を説明する模式図である。 図１１Ｂは、第２実施形態に係る窒化物半導体デバイスの製造方法を説明する模式図である。 図１１Ｃは、第２実施形態に係る窒化物半導体デバイスの製造方法を説明する模式図である。 図１２Ａは、第３実施形態に係る窒化物半導体デバイスの製造方法を説明する模式図である。 図１２Ｂは、第３実施形態に係る窒化物半導体デバイスの製造方法を説明する模式図である。 図１２Ｃは、第３実施形態に係る窒化物半導体デバイスの製造方法を説明する模式図である。 図１３は、従来、第１実施形態、第２実施形態、第３実施形態、及び第４実施形態のＧａ組成を示す図である。 図１４は、吹き出しヘッドの表面に堆積するＧａＮ量の推移を示す表である。
［本開示が解決しようとする課題］
　上述したＭＯＣＶＤ法によって成長したＧａＮ層をチャネル層とした高電子移動度トランジスタ（ＨＥＭＴ）においては、高周波特性のさらなる改善が求められている。ＨＥＭＴの高周波特性を改善する手法として、例えば、バリア層の薄化、２次元電子ガス（２ＤＥＧ）の高濃度化等が挙げられる。ＡｌＧａＮ結晶からなるバリア層を薄化する場合、当該バリア層のシートキャリア密度の減少が大きくなる傾向にある。このバリア層のシートキャリア密度を確保するためには、チャネル層に対する当該バリア層のひずみを大きくすることが挙げられる。当該ひずみを大きくする手段の一つとして、例えば、ＡｌＧａＮバリア層のＡｌ組成を高めることが挙げられる。理論上、ＡｌＧａＮ結晶では、その両端の組成であるＧａＮからＡｌＮまで、相分離することなく混晶を作ることが可能である。しかしながら、実際には、Ａｌ組成が０．３を超えるＡｌＧａＮ結晶は、ＧａＮ層上には成長できない。よって、ひずみを利用したＡｌＧａＮバリア層のシートキャリア密度の調整には、限界がある。
　ここで、バリア層の抵抗低減の観点から、バリア層にインジウム（Ｉｎ）を含ませることが注目されている。例えば、Ｉｎ組成が０．１７であるＩｎＡｌＮ（すなわち、Ｉｎ０．１７Ａｌ０．８３Ｎ）は、ＧａＮと格子整合する。このＩｎＡｌＮ結晶をバリア層としたとき、２次元電子ガスはピエゾ電荷よりも自発分極による電荷が支配的になる。このため、ＩｎＡｌＮバリア層を薄化した場合であっても、高電子密度が得られる。なお、ＩｎＡｌＧａＮは、ＡｌＧａＮ系化合物ともＩｎＡｌＮ系化合物とも分類され得るが、以下ではＩｎＡｌＮ系化合物とする。
　また、Ｉｎ０．１７Ａｌ０．８３Ｎバリア層と、Ａｌ０．３Ｇａ０．７Ｎバリア層とのシートキャリア密度が同一である場合、前者のバリア層の厚さは、後者のバリア層の厚さの半分以下に設定できる。例えば、バリア層に要求されるシートキャリア密度が１．４×１０１３ｃｍ－２である場合、Ａｌ０．３Ｇａ０．７Ｎバリア層の厚さは１８ｎｍ程度まで設定する必要がある。一方、バリア層がＩｎ０．１７Ａｌ０．８３Ｎバリア層である場合、４ｎｍの厚さにて上記シートキャリア密度が得られる。加えて、バリア層の厚さが薄いほど、ＨＥＭＴの増幅特性が高まる傾向にある。これらの事項に鑑みれば、ＩｎＡｌＮバリア層は有用である。
　しかしながら、ＧａＮ層上にＩｎＡｌＮ結晶を成長するとき、多量のＧａがＩｎＡｌＮ結晶内に混入してしまう傾向にある。この場合、バリア層の格子定数が意図した値にならず、膜中に内在する歪量が大きくなってしまう。このような課題に鑑みた本開示の目的は、良質なＩｎＡｌＮ系化合物を含むバリア層を成長できる窒化物半導体デバイスの製造方法を提供することである。
［本開示の効果］
　本開示によれば、良質なＩｎＡｌＮ系化合物を含むバリア層を成長できる窒化物半導体デバイスの製造方法の製造方法を提供できる。
　［本開示の実施形態の説明］
　最初に、本開示の実施形態の内容を列記して説明する。本開示の一実施形態は、Ｈ２をキャリアガスとし、ＴＭＧ（トリメチルガリウム）及びＮＨ３を原料として、第１温度に設定された縦型のＭＯＣＶＤ炉を用いてＳｉＣ基板上にＧａＮチャネル層を成長する工程と、第１温度よりも高い第２温度に設定し、Ｈ２をキャリアガスとし、ＮＨ３が供給されるＭＯＣＶＤ炉内に、ＧａＮチャネル層が成長されたＳｉＣ基板を保持する工程と、Ｎ２をキャリアガスとし、ＴＭＩ（トリメチルインジウム）、ＴＭＡ（トリメチルアルミニウム）及びＮＨ３を原料として、第１温度よりも低い第３温度に設定されたＭＯＣＶＤ炉を用いてＧａＮチャネル層上にＩｎＡｌＮ層を成長する工程と、を備える窒化物半導体デバイスの製造方法である。
　この製造方法では、第１温度よりも高い第２温度に設定し、Ｈ２をキャリアガスとし、ＮＨ３が供給されるＭＯＣＶＤ炉内に、ＧａＮチャネル層が成長されたＳｉＣ基板を保持する工程が実施されている。これにより、ＩｎＡｌＮ層を成長する前に、ＭＯＣＶＤ炉内のＧａを含む堆積物を良好に除去できる。よって、ＩｎＡｌＮ層内におけるＧａの組成を従来よりも低減できる。換言すると、ＩｎＡｌＮ層内におけるＩｎの組成を従来よりも高くできる。このため、ＩｎＡｌＮ層内における各原子の組成比を安定化できるので、良質なＩｎＡｌＮ系化合物を含むバリア層を成長できる。
　ＳｉＣ基板を保持する工程では、Ｈ２、ＮＨ３及びＴＭＩがＭＯＣＶＤ炉内に供給されてもよい。この場合、ＳｉＣ基板を保持する工程において、ＭＯＣＶＤ炉内のＧａを含む堆積物をより良好に除去できる。
　第２温度は、第１温度よりも２０℃以上高くてもよい。この場合、ＳｉＣ基板を保持する工程において、ＭＯＣＶＤ炉内のＧａを含む堆積物をより良好に除去できる。
　上記製造方法は、ＳｉＣ基板を保持する工程後であって、ＩｎＡｌＮ層を成長する工程前に、Ｈ２もしくはＮ２をキャリアガスとし、ＴＭＡ及びＮＨ３を原料として、第１温度よりも低い第４温度に設定されたＭＯＣＶＤ炉を用いてＧａＮチャネル層上にＡｌＮ層を成長する工程をさらに備えてもよい。この場合、ＩｎＡｌＮ層のキャリア密度低下を抑制できる。
　第４温度が、第３温度と第２温度との間で第３温度に近い場合にはキャリアガスをＮ２とし、第２温度に近い場合にはキャリアガスをＨ２としてもよい。
　ＭＯＣＶＤ炉は、ＳｉＣ基板を支持する支持部と、ＳｉＣ基板の厚さ方向において支持部に対向する原料供給部と、を有し、ＳｉＣ基板を保持する工程では、ＳｉＣ基板と原料供給部との間隔を第１間隔に設定し、ＩｎＡｌＮ層を成長する工程では、ＳｉＣ基板と原料供給部との間隔を、第１間隔よりも広い第２間隔に設定してもよい。加えて、第１間隔は、６ｍｍ以下であり、第２間隔は、１５ｍｍ以上でもよい。これらの場合、ＩｎＡｌＮ層を成長する工程では、堆積物に含まれるＧａがＩｎＡｌＮ層まで到達しにくくなる。このため、より良質なＩｎＡｌＮ系化合物を含むバリア層を成長できる。
　ＭＯＣＶＤ炉は、原料供給部を有し、ＳｉＣ基板を保持する工程では、原料供給部の温度を第１装置温度に設定し、ＩｎＡｌＮ層を成長する工程では、原料供給部の温度を第１装置温度よりも低い第２装置温度に設定してもよい。加えて、第１装置温度は、６０℃以上であり、第２装置温度は、３０℃以下でもよい。これらの場合、ＳｉＣ基板を保持する工程にて、Ｇａを含む堆積物が良好に除去される。
　本開示の別の一実施形態は、Ｈ２をキャリアガスとし、ＴＭＧ（トリメチルガリウム）及びＮＨ３を原料として、第１温度に設定された縦型のＭＯＣＶＤ炉を用いてＳｉＣ基板上にＧａＮチャネル層を成長する工程と、Ｈ２をキャリアガスとし、ＮＨ３、およびＴＭＧに代えてＴＭＩ（トリメチルインジウム）が供給されるＭＯＣＶＤ炉内に、１０００℃以上であって第１温度以下の第２温度でＧａＮチャネル層が成長されたＳｉＣ基板を保持する工程と、Ｎ２をキャリアガスとし、ＴＭＩ、ＴＭＡ（トリメチルアルミニウム）及びＮＨ３を原料として、第２温度よりも低い第３温度に設定されたＭＯＣＶＤ炉を用いてＧａＮチャネル層上にＩｎＡｌＮ層を成長する工程と、を備える窒化物半導体デバイスの製造方法である。
　この製造方法では、１０００℃以上であって第１温度以下の高い第２温度に設定し、Ｈ２をキャリアガスとし、ＮＨ３及びＴＭＩが供給されるＭＯＣＶＤ炉内に、ＧａＮチャネル層が成長されたＳｉＣ基板を保持する工程が実施されている。これにより、ＩｎＡｌＮ層を成長する前に、ＭＯＣＶＤ炉内の堆積物に含まれるＧａが、Ｉｎに置換される。そして、置換されたＩｎが昇華されることによって、ＭＯＣＶＤ炉内の堆積物を良好に除去できる。よって、ＩｎＡｌＮ層内におけるＧａの組成を従来よりも低減できる。換言すると、ＩｎＡｌＮ層内におけるＩｎの組成を従来よりも高くできる。このため、ＩｎＡｌＮ層内における各原子の組成比を安定化できるので、良質なＩｎＡｌＮ系化合物を含むバリア層を成長できる。
　上記製造方法は、ＳｉＣ基板を保持する工程の後であってＩｎＡｌＮ層を成長する工程の前に、Ｈ２もしくはＮ２をキャリアガスとし、ＴＭＡ、ＮＨ３を原料とし、ＭＯＣＶＤ炉の温度を第２温度よりも低く第３温度よりも高い第４温度にてＧａＮチャネル層上にＡｌＮ層を成長する工程を備えてもよい。この場合、ＩｎＡｌＮ層のキャリア密度低下を抑制できる。
　第４温度が、第１温度と第３温度との間で第１温度に近い場合にはキャリアガスをＮ２とし、第３温度に近い場合にはキャリアガスをＨ２としてもよい。
　ＭＯＣＶＤ炉は、ＳｉＣ基板を支持する支持部と、ＳｉＣ基板の厚さ方向において支持部に対向する原料供給部と、を有し、ＳｉＣ基板を保持する工程では、ＳｉＣ基板と原料供給部との間隔を第１間隔に設定し、ＩｎＡｌＮ層を成長する工程では、ＳｉＣ基板と原料供給部との間隔を、第１間隔よりも広い第２間隔に設定してもよい。加えて、第１間隔は、６ｍｍ以下であり、第２間隔は、１５ｍｍ以上でもよい。これらの場合、ＩｎＡｌＮ層を成長する工程では、堆積物に含まれるＧａがＩｎＡｌＮ層まで到達しにくくなる。このため、より良質なＩｎＡｌＮ系化合物を含むバリア層を成長できる。
　ＭＯＣＶＤ炉は、原料供給部を有し、ＳｉＣ基板を保持する工程では、原料供給部の温度を第１装置温度に設定し、ＩｎＡｌＮ層を成長する工程では、原料供給部の温度を第１装置温度よりも低い第２装置温度に設定してもよい。加えて、第１装置温度は、６０℃以上であり、第２装置温度は、３０℃以下でもよい。これらの場合、ＳｉＣ基板を保持する工程にて、Ｇａを含む堆積物が良好に除去される。
［本開示の実施形態の説明］
　本開示の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。以下、添付図面を参照して、本開示の好適な実施形態について詳細に説明する。なお、以下の説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
（第１実施形態）
　図１は、第１実施形態に係る窒化物半導体デバイスに用いられる半導体基板を示す断面図である。図１に示すように、窒化物半導体デバイスの一例である高電子移動度トランジスタ（以下、「ＨＥＭＴ」とする）に用いられる半導体基板１は、基板１０、バッファ層１２、チャネル層１４、スペーサ層１６、バリア層１８、及びキャップ層２０を備えている。半導体基板１においては、基板１０上に窒化物半導体層であるバッファ層１２、チャネル層１４、スペーサ層１６、バリア層１８、及びキャップ層２０が、この順に積層されている。バッファ層１２、チャネル層１４、スペーサ層１６、バリア層１８、及びキャップ層２０のそれぞれは、例えばＭＯＣＶＤ法によって成長する。
　基板１０は、半絶縁性のＳｉＣ基板（炭化ケイ素基板）である。バッファ層１２は、チャネル層１４に対するバッファ層及びシード層として機能し、基板１０上にエピタキシャル成長したＡｌＮ層である。バッファ層１２の厚さは、例えば１０ｎｍ以上３０ｎｍ以下である。
　チャネル層１４は、キャリア走行層として機能し、バッファ層１２上にエピタキシャル成長したｉ型ＧａＮ層（ＧａＮチャネル層）である。ＧａＮは、ＳｉＣに対する濡れ性に起因して、基板１０上に直接成長できない。このため、チャネル層１４は、バッファ層１２のＡｌＮを介して成長している。チャネル層１４の厚さは、例えば３００ｎｍ以上１０００ｎｍ以下である。
　スペーサ層１６は、チャネル層１４とバリア層１８との間に位置する層であり、チャネル層１４上にエピタキシャル成長したＡｌＮ層である。スペーサ層１６の厚さは、例えば０．５ｎｍ以上２ｎｍ以下である。
　バリア層１８は、キャリア生成層として機能し、スペーサ層１６上にエピタキシャル成長した窒化物半導体層である。バリア層１８は、例えばＩｎ（インジウム）を含む窒化物半導体層である。バリア層１８は、例えばＩｎＡｌＮ系化合物を含む。第１実施形態では、バリア層１８はＩｎＡｌＮ層である。このＩｎＡｌＮ層に含まれるガリウム（Ｇａ）は、少ない方が望ましい。バリア層１８の厚さは、例えば３ｎｍ以上１０ｎｍ以下である。チャネル層１４とバリア層１８との間には、自発分極が発生する。これにより、チャネル層１４とスペーサ層１６との界面であってチャネル層１４側に２次元電子ガス（２ＤＥＧ）が生じ、チャネル層１４内にチャネル領域が形成される。
　キャップ層２０は、バリア層１８上にエピタキシャル成長したＧａＮ層である。キャップ層２０の厚さは、例えば０ｎｍ以上５ｎｍ以下である。すなわち、キャップ層２０は、必ずしも設けられなくてもよい。キャップ層２０は、ｎ型化していてもよい。
　半導体基板１上には、保護膜が設けられてもよい。保護膜は、例えばＳｉＮ膜等の絶縁膜である。保護膜は、例えば減圧ＣＶＤ法（Low Pressure Chemical Vapor Deposition；ＬＰＣＶＤ）、ＭＯＣＶＤ法、ＣＶＤ法等によって形成される。ＭＯＣＶＤ法を用いる場合、半導体基板１を成長した装置にて保護膜を形成してもよい。この場合、半導体基板１を空気等に曝すことなく保護膜を形成できる。
　次に、図２、図３、図４Ａ～図４Ｃ、図５Ａ～図５Ｃ、及び図６Ａ，６Ｂを用いながら、半導体基板１の製造方法について説明する。図２は、半導体基板が設置される半導体成長装置を示す模式断面図である。図３は、第１実施形態に係る窒化物半導体デバイスの製造方法を説明するためのタイムチャートである。図４Ａ～図４Ｃ及び図５Ａ～図５Ｃは、第１実施形態に係る窒化物半導体デバイスの製造方法を説明する模式図である。図６Ａは、後述する期間Ｄ３後における炉内の状態を示す模式断面図であり、図６Ｂは、後述する期間Ｄ４後における炉内の状態を示す模式断面図である。なお、図３において、横軸は時間を示し、縦軸は温度を示す。また、図６Ａ，６Ｂにおいて、基板１０上に成長した半導体は省略されている。
　まず、図２に示すように、基板１０を半導体成長装置３０の炉３１内に収容する。第１実施形態では、半導体成長装置３０はいわゆる縦フロー方式のＭＯＣＶＤ装置である。よって炉３１は、縦型のＭＯＣＶＤ炉である。このため、炉３１内に収容された基板１０上には、ＭＯＣＶＤ法にて半導体層が成長する。炉３１は、基板１０を載置（支持）するサセプタ３２（支持部）と、原料を炉３１内に噴出する吹き出しヘッド３３（原料供給部）とを備える。サセプタ３２において吹き出しヘッド３３に対向する領域には、基板１０が載置される凹部３２ａが設けられる。吹き出しヘッド３３は、例えば複数の噴出穴３３ａを有するシャワーヘッドである。噴出穴３３ａの出口は、基板１０の厚さ方向においてサセプタ３２に対向している。サセプタ３２と吹き出しヘッド３３との間隔Ｓは、例えば８ｍｍ以上１２ｍｍ以下である。
　次に、図３に示される期間Ｄ１において、基板１０がサセプタ３２に載置された状態にて炉３１内を加熱する。これにより、基板１０の表面及び炉３１内のクリーニングを実施する。期間Ｄ１の工程では、例えば、水素（Ｈ２）を炉３１内に供給して水素雰囲気に設定する。また、例えば、炉３１内の圧力を減圧し、且つ、１１００℃以上に設定した状態にて、炉３１内を数十分加熱する。炉３１内の温度は、後に実施される半導体層の成長温度よりも高い温度に設定される。第１実施形態では、期間Ｄ１における炉３１内の温度は１１００℃であり、炉３１内の圧力は１００Ｔｏｒｒであり、Ｈ２の流量は２０Ｌ／ｍｉｎである。
　次に、図３に示される期間Ｄ２にて、図４Ａに示すように基板１０上にバッファ層１２を成長する。期間Ｄ２の工程では、まず、炉３１内の温度を期間Ｄ１よりも低い温度に設定する。そして、キャリアガスとしてＨ２を炉３１内に引き続き供給すると共に、原料としてトリメチルアルミニウム（ＴＭＡ）及びアンモニア（ＮＨ３）を炉３１内に供給する。これにより、基板１０上にバッファ層１２として機能するＡｌＮ層を成長する。期間Ｄ２における炉３１内の温度は、例えば１０００℃以上１１００℃以下である。第１実施形態では、期間Ｄ２における炉３１内の温度は１０８０℃であり、炉３１内の圧力は１００Ｔｏｒｒであり、ＴＭＡの流量は２５ｃｃ／ｍｉｎであり、ＮＨ３の流量は１０Ｌ／ｍｉｎである。これにより、厚さ２０ｎｍのバッファ層１２を成長する。
　次に、図３に示される期間Ｄ３にて、図４Ｂに示すようにバッファ層１２上にチャネル層１４を成長する。期間Ｄ３の工程では、まず、炉３１内の温度を期間Ｄ２よりも低い温度（第１温度）に設定する。そして、Ｈ２をキャリアガスとし、ＴＭＧ（トリメチルガリウム）及びＮＨ３を原料として、これらを炉３１内に供給する。これにより、基板１０上にチャネル層１４として機能するＧａＮ層を成長する。期間Ｄ３における炉３１内の温度は、例えば１０００℃以上１１００℃以下である。第１実施形態では、期間Ｄ３における炉３１内の温度は１０１０℃であり、炉３１内の圧力は１００Ｔｏｒｒであり、ＴＭＧの流量は３０ｃｃ／ｍｉｎであり、ＮＨ３の流量は２０Ｌ／ｍｉｎである。これにより、厚さ１μｍのチャネル層１４を成長する。
　上述したように、炉３１内におけるサセプタ３２と吹き出しヘッド３３との間隔Ｓが狭いので、期間Ｄ３中に噴出穴３３ａの出口等にＧａ原子が付着する傾向にある。これにより図６Ａに示すように、吹き出しヘッド３３の表面にＧａ原子、Ｇａクラスタ、ＧａＮ多結晶等の堆積物４１が形成されることがある。堆積物４１が形成される場合、チャネル層１４上に成長する半導体層（例えば、スペーサ層１６及びバリア層１８）にＧａが混入してしまう。この場合、当該半導体層の膜質が低下してしまう。このような問題を防ぐため、図３に示される期間Ｄ４にて、期間Ｄ３よりも高い温度（第２温度）に炉３１内を所定期間保持する。これにより、図６Ｂに示すように、堆積物４１を炉３１内から除去する。期間Ｄ４では、まず、ＴＭＧの供給を停止した後、炉３１内の温度を上昇させる。期間Ｄ４における炉３１の温度は、期間Ｄ３における炉３１の温度よりも２０℃以上高く設定される。そして、例えば１０分間、炉３１内にＨ２及びＮＨ３を供給した状態にて、炉３１内にチャネル層１４が成長された基板１０を保持する。第１実施形態では、期間Ｄ４における炉３１内の温度は１０３０℃であり、炉３１内の圧力は２００Ｔｏｒｒであり、ＮＨ３の流量は１０Ｌ／ｍｉｎである。
　期間Ｄ４においては、炉３１内に供給されるＨ２によって堆積物４１がエッチングされる。このとき、チャネル層１４の一部もまたエッチングされる（図４Ｃを参照）。よって、期間Ｄ３においては、設定された厚さよりも大きいチャネル層１４を予め成長することが好ましい。なお、期間Ｄ４においてＮＨ３は、チャネル層１４の窒素抜けを抑制するために炉３１内に供給される。
　次に、図３に示される期間Ｄ５にて、図５Ａに示すようにチャネル層１４上にスペーサ層１６を成長する。期間Ｄ５の工程では、まず、炉３１内の温度を期間Ｄ４よりも低い温度（第４温度）に設定する。そして、Ｈ２をキャリアガスとし、ＴＭＡ及びＮＨ３を原料として、これらを炉３１内に供給する。これにより、チャネル層１４上にスペーサ層１６として機能するＡｌＮ層を成長する。期間Ｄ５における炉３１内の温度は、例えば９００℃以上１０５０℃以下である。第１実施形態では、期間Ｄ５における炉３１内の温度は９８０℃であり、炉３１内の圧力は５０Ｔｏｒｒであり、ＴＭＡの流量は４０ｃｃ／ｍｉｎであり、ＮＨ３の流量は１０Ｌ／ｍｉｎである。これにより、厚さ１ｎｍのスペーサ層１６を成長する。
　次に、図３に示される期間Ｄ６にて、図５Ｂに示すようにスペーサ層１６上にバリア層１８を成長する。期間Ｄ６の工程では、まず、スペーサ層１６上に堆積するＩｎが除去されることを防ぐために、キャリアガスをＨ２から窒素（Ｎ２）に切り換える。また、炉３１内の温度を期間Ｄ５よりも低い温度（第３温度）に設定する。そして、Ｎ２をキャリアガスとし、ＴＭＡ、ＴＭＩ（トリメチルインジウム）及びＮＨ３を原料として、これらを炉３１内に供給する。これにより、スペーサ層１６上にバリア層１８として機能するＩｎＡｌＮ層を成長する。このＩｎＡｌＮ層には、堆積物４１等に起因したＧａは、期間Ｄ４を設けない従来の工程に比較して半分から１５％程度しか含まれない。期間Ｄ６における炉３１内の温度は、例えば６００℃以上８００℃以下である。第１実施形態では、期間Ｄ６における炉３１内の温度は７００℃であり、炉３１内の圧力は５０Ｔｏｒｒであり、ＴＭＡの流量は５ｃｃ／ｍｉｎであり、ＴＭＩの流量は５０ｃｃ／ｍｉｎであり、ＮＨ３の流量は４Ｌ／ｍｉｎである。これにより、厚さ８ｎｍのバリア層１８を成長する。
　次に、図３に示される期間Ｄ７にて、図５Ｃに示すようにバリア層１８上にキャップ層２０を成長する。期間Ｄ７の工程では、まず、炉３１内の温度を期間Ｄ６よりも高い温度に設定する。そして、Ｎ２をキャリアガスとし、ＴＭＧ及びＮＨ３を原料として、これらを炉３１内に供給する。これにより、バリア層１８上にキャップ層２０として機能するＧａＮ層を成長する。期間Ｄ７における炉３１内の温度は、例えば７００℃以上９００℃以下である。第１実施形態では、期間Ｄ７における炉３１内の温度は８００℃であり、炉３１内の圧力は５０Ｔｏｒｒであり、ＴＭＧの流量は１０ｃｃ／ｍｉｎであり、ＮＨ３の流量は４Ｌ／ｍｉｎである。これにより、厚さ３ｎｍのキャップ層２０を成長する。
　以上の期間Ｄ１～Ｄ７を経ることによって、基板１０上に半導体基板１が形成される。この半導体基板１を用いて、窒化物半導体デバイスであるＨＥＭＴ等を形成できる。
　以上に説明した窒化物半導体デバイスの製造方法によって得られる作用効果について、図７及び図８Ａ，８Ｂを参照しながら説明する。図７は、従来の窒化物半導体デバイスの製造方法を説明するためのタイムチャートである。図８Ａは、従来の製造方法によって成長したバリア層及びスペーサ層のＳＩＭＳ測定結果を示す図であり、図８Ｂは、第１実施形態に係る製造方法によって成長したバリア層及びスペーサ層のＳＩＭＳ測定結果を示す図である。図８Ａ，８Ｂにおいて、横軸はバリア層表面からの距離を示し、縦軸は構成元素の組成を示す。また、プロット５１，６１はＡｌの測定結果を示し、プロット５２，６２はＧａの測定結果を示し、プロット５３，６３はＩｎの測定結果を示す。なお、図８Ａ，８Ｂでは、縦軸はリニアスケールにて示されており、ＡｌとＧａとＩｎとの組成の合計を１としている。
　図７に示されるように、従来においては、期間Ｄ４の工程が実施されていない。このため従来では、期間Ｄ３にて吹き出しヘッド３３に堆積物４１が形成された状態にて、スペーサ層、バリア層及びキャップ層が成長される。この場合、ＴＭＩに含まれるＩｎ原子が、堆積物４１中のＧａ原子と置換する傾向にある。よって、期間Ｄ３後にバリア層として機能するＩｎＡｌＮ層を成長する場合、Ｉｎを含むＡｌＧａＮ層（すなわち、多量のＧａを含むＩｎＡｌＮ系結晶）が成長してしまう。実際、図８Ａに示されるように、バリア層内におけるＧａの組成はＩｎの組成よりも明らかに高い。なお、Ｉｎ原子とＧａ原子との置換は、炉３１内にて吹き出しヘッド３３及び堆積物４１が加熱されることによって促進されると推察される。
　半導体成長装置３０内にＧａＮ基板を収容し、当該ＧａＮ基板上に直接ＩｎＡｌＮ層を成長した場合、実質的にＧａを含まないＩｎＡｌＮ層が成長する。このことからも、堆積物４１の存在によって、バリア層等に多量のＧａが混入することがわかる。加えて、堆積物４１は、単にＨ２の供給だけでは完全に除去されないこともわかる。
　これに対して第１実施形態に係る製造方法では、期間Ｄ４の工程が実施されている。これにより、スペーサ層１６及びバリア層１８の成長前に、堆積物４１を良好に除去できる。実際、図８Ｂに示されるように、バリア層１８内のＧａの組成は従来よりも低くなっており、且つ、バリア層１８内のＩｎの組成は従来よりも明らかに高くなっている。また、半導体基板１の厚さ方向に沿ったバリア層１８内における各原子の組成比が安定化する。したがって第１実施形態によれば、良質なＩｎＡｌＮ系化合物を含むバリア層１８を成長できる。
　一般に、ＩｎＡｌＮ系結晶においてＧａ濃度が高まるほど、当該結晶のａ軸がＧａＮから乖離する傾向にある。この場合、Ｇａを含むＩｎＡｌＮ系結晶中の歪みが大きくなる。当該歪みが大きくなると、ＩｎＡｌＮ系結晶中におけるクラックの発生、並びに、表面ピットの増加に繋がる傾向にある。このようなＩｎＡｌＮ系結晶を用いて窒化物半導体デバイス（ＨＥＭＴ、ＦＥＴ）を製造した場合、当該デバイスのリーク電流が大きくなる傾向にある。このため、ＩｎＡｌＮ系結晶にＧａが含まれるほど、窒化物半導体デバイスの性能及び信頼性が低下する傾向にある。したがって、第１実施形態に係る製造方法を適用することによって、良質なＩｎＡｌＮ系化合物をふくむバリア層１８を成長することは有用であると言える。
　期間Ｄ４では、Ｈ２がチャネル層１４の一部をエッチングする。しかしながら、エッチングされたチャネル層１４のシート抵抗は、エッチング前のチャネル層１４のシート抵抗と実質的に同一である。加えて、半導体基板１の表面モフォロジには、大きな欠陥が見られない傾向にある。さらには、上記特許文献２に記載されるようにＨＣｌガスを供給する場合よりも、チャネル層１４にダメージが加わりにくい。
　第１実施形態のように、期間Ｄ４において設定される第２温度は、期間Ｄ３において設定される第１温度よりも２０℃以上高くてもよい。この場合、堆積物４１を良好に除去できる。
　第１実施形態のように、期間Ｄ４の工程後であって期間Ｄ６の工程前に、Ｎ２をキャリアガスとし、ＴＭＡ及びＮＨ３を原料として、上記第１温度よりも低い温度に設定されたＭＯＣＶＤ炉を用いてチャネル層１４上にＡｌＮ層を成長してもよい。この場合、チャネル層１４とバリア層１８との界面における合金散乱の発生を防止できる。これにより、半導体基板１を用いたＨＥＭＴの移動度低下を抑制できる。また、バリア層１８のキャリア密度低下も抑制できる。
　第１実施形態のように、炉３１は、基板１０を載置するサセプタ３２と、原料を噴出する吹き出しヘッド３３とを備え、サセプタ３２と吹き出しヘッド３３との間隔Ｓは、８ｍｍ以上１２ｍｍ以下でもよい。この場合、原料の熱分解等の発生前に原料が基板１０に到達できるので、基板１０上に半導体層を効率よくエピタキシャル成長できる。一方、間隔Ｓを上記範囲に設定する場合、Ｇａが吹き出しヘッド３３等に付着しやすくなる。すなわち、間隔Ｓを上記範囲に設定する場合、堆積物４１が形成されやすくなる。しかしながら第１実施形態によれば、期間Ｄ４にて堆積物４１が良好に除去されるので、バリア層１８の膜質劣化を抑制しつつ、半導体層を効率よくエピタキシャル成長できる。
　以下では、図９及び図１０Ａ～図１０Ｃを参照しながら、第１実施形態の変形例について説明する。なお、以下の変形例において、第１実施形態と重複する箇所の説明は省略する。したがって以下では、第１実施形態と異なる箇所を主に説明する。
　図９は、変形例に係る窒化物半導体デバイスの製造方法を説明するためのタイムチャートである。図９に示されるように、変形例のタイムチャートは、第１実施形態の期間Ｄ４とは異なる期間Ｄ１４を示す。期間Ｄ１４は、期間Ｄ３，Ｄ５の間に位置しており、期間Ｄ４と同様の温度に設定される。また、期間Ｄ１４では、Ｈ２、ＮＨ３及びＴＭＩが炉３１内に供給される。ＴＭＩの流量は、例えば５００ｃｃである。
　この変形例では、ＴＭＩが炉３１に供給されることによって、堆積物４１（図６Ａを参照）のＧａがＩｎに置換される。これにより、Ｇａが除去されやすくなる。加えて、炉３１内の温度は１０００℃を超えており、且つ、炉３１内にはＨ２が供給されている。よって、置換されたＩｎは昇華し、且つ、チャネル層１４上にＩｎが堆積しない。このため、期間Ｄ１４においては、堆積物４１がより良好に除去される。したがって、変形例によれば、より良質なＩｎＡｌＮ系化合物を含むバリア層１８を成長できる。但し、炉３１の温度はこれに限定されない。ＴＭＩとＨ２を同時に供給することにより、炉３１の温度を、例えば、１０００℃以上であって、直前のＧａＮ層を成長する期間Ｄ３における温度以下としても、堆積物４１を良好に除去することができる。
　図１０Ａは、上記変形例に係る製造方法によって成長したバリア層及びスペーサ層のＳＩＭＳ測定結果を示す図である。図１０Ａにおいて、プロット７１はＡｌの測定結果を示し、プロット７２はＧａの測定結果を示し、プロット７３はＩｎの測定結果を示す。図１０Ａに示されるように、上記変形例におけるバリア層１８内のＧａの組成は、第１実施形態よりもさらに小さくなっている。具体的には、上記変形例におけるバリア層１８内のＧａの組成は、０．０４以下になっている。
　図１０Ｂは、従来、第１実施形態、及び上記変形例のＩｎ組成を示す図である。図１０Ｂにおいて、符号８１は従来のバリア層におけるＩｎ組成を示し、符号８２は第１実施形態のバリア層におけるＩｎ組成を示し、符号８３は上記変形例のバリア層におけるＩｎ組成を示す。図１０Ｂに示されるように、上記変形例におけるバリア層のＩｎ組成が最も高く、従来のバリア層のＩｎ組成が最も低い。
　図１０Ｃは、従来、第１実施形態、及び上記変形例のＧａ組成を示す図である。図１０Ｃにおいて、符号９１は従来のバリア層におけるＧａ組成を示し、符号９２は第１実施形態のバリア層におけるＧａ組成を示し、符号９３は上記変形例のバリア層におけるＧａ組成を示す。図１０Ｃに示されるように、従来のバリア層のＧａ組成（約２７％）が最も高く、上記変形例におけるバリア層のＧａ組成が最も低い。これらの結果からも、第１実施形態及び上記変形例のいずれにおいても、従来よりもバリア層の膜質を向上できる。
　第１実施形態、及び上記変形例では、スペーサ層１６を９８０℃、キャリアガスとしてＨ２を採用する場合を示したが、スペーサ層１６の成長条件はこの例に限定されない。例えば、キャリアガスをＮ２とすることも可能である。スペーサ層１６の成長温度がチャネル層１４の成長温度に近い場合には、キャリアガスとして窒素（Ｎ２）を用いることも可能であり、また、バリア層１８の成長温度に近い場合にはＨ２とすることも可能である。
（第２実施形態）
　以下では、図１１Ａ～図１１Ｃを参照しながら、第２実施形態について説明する。第２実施形態において、第１実施形態と重複する箇所の説明は省略する。したがって以下では、第１実施形態と異なる箇所を主に説明する。
　図１１Ａ～図１１Ｃは、第２実施形態に係る窒化物半導体デバイスの製造方法を説明する模式図である。図１１Ａは、第２実施形態における期間Ｄ３後における炉内の状態を示す模式断面図であり、図１１Ｂは、第２実施形態における期間Ｄ４における炉内の状態を示す模式断面図であり、図１１Ｃは、第２実施形態における期間Ｄ６における炉内の状態を示す模式断面図である。図１１Ａに示されるように、第２実施形態では、サセプタ３２において吹き出しヘッド３３に対向する表面３２ｂと、基板１０において吹き出しヘッド３３に対向する表面１０ａとは、同一平面とみなされる。このため、基板１０の厚さ方向において、サセプタ３２と吹き出しヘッド３３との間隔は、基板１０と吹き出しヘッド３３との間隔に相当する。期間Ｄ３後において、基板１０と吹き出しヘッド３３との間隔Ｓ１は、例えば８ｍｍ以上１２ｍｍ以下である。第２実施形態の期間Ｄ３では、例えば第１実施形態と同様の条件にて、厚さ１μｍのＧａＮ層を成長する。
　図１１Ｂに示されるように、期間Ｄ４における基板１０と吹き出しヘッド３３との間隔Ｓ２（第１間隔）は、間隔Ｓ１よりも狭まっている。すなわち、期間Ｄ４では、基板１０と吹き出しヘッド３３との間隔は、間隔Ｓ１よりも狭い間隔Ｓ２に設定される。例えばアクチュエータ等を用いて吹き出しヘッド３３がサセプタ３２側に移動することによって、期間Ｄ４においてサセプタ３２と吹き出しヘッド３３とが近接する。吹き出しヘッド３３の移動は、例えば期間Ｄ４中に実施される。吹き出しヘッド３３は、炉３１内を昇温中に移動してもよいし、昇温する前に移動してもよいし、昇温後に移動してもよい。間隔Ｓ２は、例えば２ｍｍ以上６ｍｍ以下である。間隔Ｓ２が６ｍｍ以下である場合、吹き出しヘッド３３の表面温度が高くなりやすく、このため堆積物４１が除去されやすくなる。第２実施形態の期間Ｄ４では、間隔Ｓ２以外は第１実施形態と同様の条件にて、堆積物４１が除去される。
　図１１Ｃに示されるように、期間Ｄ６における基板１０と吹き出しヘッド３３との間隔Ｓ３（第２間隔）は、間隔Ｓ１よりも広がっている。すなわち、期間Ｄ６では、基板１０と吹き出しヘッド３３との間隔は、間隔Ｓ１よりも広い間隔Ｓ３に設定される。例えばアクチュエータ等を用いて吹き出しヘッド３３がサセプタ３２から遠ざかるように移動することによって、期間Ｄ６において吹き出しヘッド３３がサセプタ３２に対して離れる。吹き出しヘッド３３の移動は、例えば期間Ｄ６中に実施される。吹き出しヘッド３３は、炉３１内を降温中に移動してもよいし、降温する前に移動してもよいし、降温後に移動してもよい。また、吹き出しヘッド３３は、ＴＭＩが炉３１内に供給される前に移動してもよいし、炉３１内にＴＭＩを供給中に移動してもよい。間隔Ｓ３は、例えば１５ｍｍ以上２０ｍｍ以下である。間隔Ｓ３が１５ｍｍ以上である場合、吹き出しヘッド３３に残存したＧａがサセプタ３２まで到達しにくいので、ＩｎＡｌＮ層にＧａが含まれにくくなる。また、間隔Ｓ３が２０ｍｍ以下である場合、ＩｎＡｌＮ層の成長速度の顕著な低下を防止できる。第２実施形態の期間Ｄ６では、間隔Ｓ３以外は第１実施形態と同様の条件にて、厚さ８ｎｍのＩｎＡｌＮ層を成長する。
　以上に説明した第２実施形態に係る製造方法においても、上記第１実施形態と同様の作用効果が奏される。加えて、期間Ｄ４にて基板１０と吹き出しヘッド３３との間隔を狭くすることによって、堆積物４１が除去されやすくなる。例えば、期間Ｄ４にて基板１０と吹き出しヘッド３３との間隔を６ｍｍ以下にすることによって、堆積物４１が良好に除去されやすくなる。さらには、期間Ｄ６にて基板１０と吹き出しヘッド３３との間隔を広くすることによって、吹き出しヘッド３３上に残存する堆積物４１に含まれるＧａがＩｎＡｌＮ層まで到達しにくくなる。このため、ＩｎＡｌＮ層にはＧａがより含まれにくくなる。例えば、期間Ｄ６にて基板１０と吹き出しヘッド３３との間隔を１５ｍｍ以上にすることによって、ＩｎＡｌＮ層にはＧａがより含まれにくくなる。
　第２実施形態では、期間Ｄ５における基板１０と吹き出しヘッド３３との間隔は、間隔Ｓ２に設定されるが、これに限られない。例えば、期間Ｄ５における基板１０と吹き出しヘッド３３との間隔は、間隔Ｓ２よりも広くてもよい。この場合、期間Ｄ５における基板１０と吹き出しヘッド３３との間隔は、間隔Ｓ１に再設定されてもよいし、間隔Ｓ３に設定されてもよい。例えば、期間Ｄ５における基板１０と吹き出しヘッド３３との間隔は、１５ｍｍに設定されてもよい。
（第３実施形態）
　以下では、図１２Ａ～１２Ｃを参照しながら、第３実施形態について説明する。第３実施形態において、第１及び第２実施形態と重複する箇所の説明は省略する。したがって以下では、第１及び第２実施形態と異なる箇所を主に説明する。
　図１２Ａ～１２Ｃは、第３実施形態に係る窒化物半導体デバイスの製造方法を説明する模式図である。図１２Ａは、第３実施形態における期間Ｄ１における炉内の状態を示す模式断面図であり、図１２Ｂは、第３実施形態における期間Ｄ４における炉内の状態を示す模式断面図であり、図１２Ｃは、第３実施形態における期間Ｄ６における炉内の状態を示す模式断面図である。図１２Ａ～１２Ｃに示されるように、第３実施形態では、半導体成長装置３０Ａの炉３１Ａは、サセプタ３２と、複数の噴出穴３３ａ及び複数の冷却通路３４が設けられる吹き出しヘッド３３Ａとを有する。冷却通路３４は、冷媒が通過する空洞であり、噴出穴３３ａよりも基端側（噴出穴３３ａを介してサセプタ３２の反対側）に設けられる。冷媒は、吹き出しヘッド３３Ａの温度を所定範囲に維持するために用いられ、例えば気体もしくは液体である。冷媒の温度は、可変である。第３実施形態では、冷媒として水が用いられるがこれに限られない。
　第３実施形態では、吹き出しヘッド３３Ａの表面温度は、吹き出しヘッド３３Ａの装置温度に相当するが、これに限られない。例えば、冷却通路３４に供給される冷媒の温度を吹き出しヘッド３３Ａの表面温度（装置温度）とみなしてもよい。この場合、冷却通路３４に供給される冷媒の温度が５０℃である場合、吹き出しヘッド３３Ａの装置温度は５０℃とみなされる。冷却通路３４に供給される冷媒は、冷却通路３４に導入される直前の冷媒の温度に相当する。
　図１２Ａにおいては、吹き出しヘッド３３Ａの装置温度が温度Ｔ１になるように、冷却通路３４には冷媒が供給される。温度Ｔ１は、例えば４０℃以上６０℃以下である。第３実施形態では、温度Ｔ１は５０℃に設定される。このため、温度Ｔ１を５０℃に設定可能な温度の冷媒が冷却通路３４に供給される。当該冷媒は、例えば期間Ｄ１から期間Ｄ３まで供給される。
　図１２Ｂにおいては、吹き出しヘッド３３Ａの装置温度が温度Ｔ２になるように、冷却通路３４には冷媒が供給される。温度Ｔ２は、温度Ｔ１よりも高く、例えば６０℃以上９０℃以下である。この場合、吹き出しヘッド３３Ａ上に位置する堆積物４１が除去されやすくなる。すなわち、堆積物４１に含まれるＧａが脱離する傾向にある。第３実施形態では、期間Ｄ４における吹き出しヘッド３３Ａの装置温度（第１装置温度）である温度Ｔ２は、７０℃に設定される。このため、温度Ｔ２が７０℃に設定可能な温度の冷媒が冷却通路３４に供給される。当該冷媒は、例えば期間Ｄ４から期間Ｄ５まで供給される。
　図１２Ｃにおいては、吹き出しヘッド３３Ａの装置温度が温度Ｔ３になるように、冷却通路３４には冷媒が供給される。温度Ｔ３は、温度Ｔ２よりも低く、例えば２０℃以上４０℃以下である。この場合、吹き出しヘッド３３Ａ上に残存する堆積物４１が除去されにくくなる。すなわち、堆積物４１に含まれるＧａが脱離しない傾向にある。期間Ｄ６における吹き出しヘッド３３Ａの装置温度（第２装置温度）である温度Ｔ３は、温度Ｔ１よりも低くてもよい。第３実施形態では、温度Ｔ３は３０℃に設定される。このため、温度Ｔ３が３０℃に設定可能な温度の冷媒が冷却通路３４に供給される。当該冷媒は、例えば期間Ｄ６から期間Ｄ７まで供給される。
　以上に説明した第３実施形態に係る製造方法においても、上記第１実施形態と同様の作用効果が奏される。加えて、堆積物４１におけるＧａの脱離量は、吹き出しヘッド３３Ａの装置温度と比例関係にある。このため、期間Ｄ４にて吹き出しヘッド３３Ａの装置温度を高くすることによって、堆積物４１が除去されやすくなる。例えば、期間Ｄ４にて吹き出しヘッド３３Ａの装置温度を６０℃以上にすることによって、堆積物４１が良好に除去されやすくなる。さらには、期間Ｄ６にて吹き出しヘッド３３Ａの装置温度を低くすることによって、吹き出しヘッド３３Ａ上に残存する堆積物４１に含まれるＧａがＩｎＡｌＮ層まで到達しにくくなる。このため、ＩｎＡｌＮ層にはＧａがより含まれにくくなる。例えば、期間Ｄ６にて吹き出しヘッド３３Ａの装置温度を３０℃以下にすることによって、ＩｎＡｌＮ層にはＧａがより含まれにくくなる。
　第３実施形態では、期間Ｄ５における吹き出しヘッド３３Ａの装置温度は温度Ｔ２に設定されるが、これに限られない。例えば、期間Ｄ５における吹き出しヘッド３３Ａの装置温度は、温度Ｔ２よりも低くてもよい。この場合、期間Ｄ５における吹き出しヘッド３３Ａの装置温度は、温度Ｔ１に再設定されてもよいし、温度Ｔ３に設定されてもよい。
（第４実施形態）
　以下では、第４実施形態について説明する。第４実施形態において、第１～第３実施形態と重複する箇所の説明は省略する。したがって以下では、第１～第３実施形態と異なる箇所を主に説明する。
　第４実施形態は、上記第２実施形態と上記第３実施形態とを組み合わせた実施形態である。このため期間Ｄ４においては、吹き出しヘッド３３Ａと基板１０との間隔が間隔Ｓ２に設定され、且つ、吹き出しヘッド３３Ａの装置温度が温度Ｔ２に設定される。また、期間Ｄ６においては、吹き出しヘッド３３Ａと基板１０との間隔が間隔Ｓ３に設定され、且つ、吹き出しヘッド３３Ａの装置温度が温度Ｔ３に設定される。
　以上に説明した第４実施形態に係る製造方法においても、上記第１実施形態と同様の作用効果が奏される。加えて、ＩｎＡｌＮ層にはＧａがより良好に含まれにくくなる。
　図１３は、従来、第１実施形態、第２実施形態、第３実施形態、及び第４実施形態のＧａ組成を示す図である。図１３において、符号１０１は従来のバリア層におけるＧａ組成を示し、符号１０２は第１実施形態のバリア層におけるＧａ組成を示し、符号１０３は第２実施形態のバリア層におけるＧａ組成を示し、符号１０４は第３実施形態のバリア層におけるＧａ組成を示し、符号１０５は第４実施形態のバリア層におけるＧａ組成を示す。図１３に示されるように、第２実施形態におけるバリア層のＧａ組成（約９％）と、第３実施形態におけるバリア層のＧａ組成（約８％）とは、いずれも第１実施形態におけるバリア層のＧａ組成（約１５％）よりも低い。加えて、第４実施形態におけるバリア層のＧａ組成は、約３％である。このため、吹き出しヘッドとサセプタとの間隔調整と、吹き出しヘッドの温度調整との少なくとも一方を実施することによって、バリア層の膜質をより向上できる。また、上記調整の両方を実施することによって、バリア層の膜質をより良好に向上できる。
　図１４は、吹き出しヘッドの表面に堆積するＧａＮ量の推移を示す表である。図１４において、横軸は時間を示し、縦軸は吹き出しヘッドの表面に堆積するＧａＮ量を示す。また、符号１１１は期間Ｄ４，Ｄ５における第１実施形態の堆積物のＧａＮ量の推移を示し、符号１１２は期間Ｄ４，Ｄ５における第２実施形態の堆積物のＧａＮ量の推移を示し、符号１１３は期間Ｄ４，Ｄ５における第４実施形態の堆積物のＧａＮ量の推移を示す。また、符号１２１は期間Ｄ６における第１実施形態の堆積物のＧａＮ量の推移を示し、符号１２２は期間Ｄ６における第２実施形態の堆積物のＧａＮ量の推移を示し、符号１２３は期間Ｄ６における第４実施形態の堆積物のＧａＮ量の推移を示す。図１４に示されるように、期間Ｄ４，Ｄ５において、第２実施形態及び第４実施形態の堆積物のＧａＮ量は、いずれも第１実施形態よりも低減する傾向にある。このことからも、吹き出しヘッドとサセプタとの間隔調整と、吹き出しヘッドの温度調整とが、吹き出しヘッド上に堆積するＧａＮの除去に有効であることがわかる。
　本開示による窒化物半導体デバイスの製造方法は、上述した実施形態及び変形例に限られるものではなく、他に様々な変形が可能である。例えば上記実施形態及び変形例における半導体基板は、バッファ層、チャネル層、スペーサ層、バリア層、及びキャップ層以外の層を含んでもよい。もしくは、半導体基板は、スペーサ層を備えなくてもよい。
　図６Ａに示される堆積物４１は層形状を呈しているが、これに限られない。吹き出しヘッドに付着する堆積物は、局所的に設けられることがある。例えば、堆積物は、噴出穴の出口及びその周辺にのみ設けられることがある。また、堆積物は、炉の内壁にも設けられることがある。
　１…半導体基板、１０…基板、１０ａ…表面、１２…バッファ層、１４…チャネル層、１６…スペーサ層、１８…バリア層、２０…キャップ層、３０，３０Ａ…半導体成長装置、３１，３１Ａ…炉（ＭＯＣＶＤ炉）、３２…サセプタ（支持部）、３２ａ…凹部、３２ｂ…表面、３３，３３Ａ…吹き出しヘッド（原料供給部）、３３ａ…噴出穴、３４…冷却通路、４１…堆積物、Ｓ，Ｓ１…間隔、Ｓ２…間隔（第１間隔）、Ｓ３…間隔（第２間隔）。

Claims (16)

  1. 　Ｈ２をキャリアガスとし、ＴＭＧ（トリメチルガリウム）及びＮＨ３を原料として、第１温度に設定された縦型のＭＯＣＶＤ炉を用いてＳｉＣ基板上にＧａＮチャネル層を成長する工程と、
    　前記第１温度よりも高い第２温度に設定し、Ｈ２をキャリアガスとし、ＮＨ３が供給される前記ＭＯＣＶＤ炉内に、前記ＧａＮチャネル層が成長された前記ＳｉＣ基板を保持する工程と、
    　Ｎ２をキャリアガスとし、ＴＭＩ（トリメチルインジウム）、ＴＭＡ（トリメチルアルミニウム）及びＮＨ３を原料として、前記第１温度よりも低い第３温度に設定された前記ＭＯＣＶＤ炉を用いて前記ＧａＮチャネル層上にＩｎＡｌＮ層を成長する工程と、を備える窒化物半導体デバイスの製造方法。
  2. 　前記ＳｉＣ基板を保持する前記工程では、Ｈ２、ＮＨ３及びＴＭＩが前記ＭＯＣＶＤ炉内に供給される、請求項１に記載の窒化物半導体デバイスの製造方法。
  3. 　前記第２温度は、前記第１温度よりも２０℃以上高い、請求項１または請求項２に記載の窒化物半導体デバイスの製造方法。
  4. 　前記ＳｉＣ基板を保持する前記工程後であって、前記ＩｎＡｌＮ層を成長する前記工程前に、Ｈ２もしくはＮ２をキャリアガスとし、ＴＭＡ及びＮＨ３を原料として、前記第１温度よりも低い第４温度に設定された前記ＭＯＣＶＤ炉を用いて前記ＧａＮチャネル層上にＡｌＮ層を成長する工程をさらに備える、請求項１から請求項３のいずれか一項に記載の窒化物半導体デバイスの製造方法。
  5. 　前記第４温度が、前記第３温度と前記第２温度との間で前記第３温度に近い場合にはキャリアガスをＮ２とし、前記第２温度に近い場合にはキャリアガスをＨ２とする、請求項４に記載の窒化物半導体デバイスの製造方法。
  6. 　前記ＭＯＣＶＤ炉は、前記ＳｉＣ基板を支持する支持部と、前記ＳｉＣ基板の厚さ方向において前記支持部に対向する原料供給部と、を有し、
    　前記ＳｉＣ基板を保持する前記工程では、前記ＳｉＣ基板と前記原料供給部との間隔を第１間隔に設定し、
    　前記ＩｎＡｌＮ層を成長する工程では、前記ＳｉＣ基板と前記原料供給部との間隔を、前記第１間隔よりも広い第２間隔に設定する、請求項１から請求項５のいずれか一項に記載の窒化物半導体デバイスの製造方法。
  7. 　前記第１間隔は、６ｍｍ以下であり、
    　前記第２間隔は、１５ｍｍ以上である、請求項６に記載の窒化物半導体デバイスの製造方法。
  8. 　前記ＭＯＣＶＤ炉は、原料供給部を有し、
    　前記ＳｉＣ基板を保持する前記工程では、前記原料供給部の温度を第１装置温度に設定し、
    　前記ＩｎＡｌＮ層を成長する工程では、前記原料供給部の温度を前記第１装置温度よりも低い第２装置温度に設定する、請求項１から請求項７のいずれか一項に記載の窒化物半導体デバイスの製造方法。
  9. 　前記第１装置温度は、６０℃以上であり、
    　前記第２装置温度は、３０℃以下である、請求項８に記載の窒化物半導体デバイスの製造方法。
  10. 　Ｈ２をキャリアガスとし、ＴＭＧ（トリメチルガリウム）及びＮＨ３を原料として、第１温度に設定された縦型のＭＯＣＶＤ炉を用いてＳｉＣ基板上にＧａＮチャネル層を成長する工程と、
    　Ｈ２をキャリアガスとし、ＮＨ３、およびＴＭＧに代えてＴＭＩ（トリメチルインジウム）が供給される前記ＭＯＣＶＤ炉内に、１０００℃以上であって前記第１温度以下の第２温度で前記ＧａＮチャネル層が成長された前記ＳｉＣ基板を保持する工程と、
    　Ｎ２をキャリアガスとし、ＴＭＩ、ＴＭＡ（トリメチルアルミニウム）及びＮＨ３を原料として、前記第２温度よりも低い第３温度に設定された前記ＭＯＣＶＤ炉を用いて前記ＧａＮチャネル層上にＩｎＡｌＮ層を成長する工程と、を備える窒化物半導体デバイスの製造方法。
  11. 　前記ＳｉＣ基板を保持する前記工程の後であって前記ＩｎＡｌＮ層を成長する前記工程の前に、Ｈ２もしくはＮ２をキャリアガスとし、ＴＭＡ、ＮＨ３を原料とし、前記ＭＯＣＶＤ炉の温度を前記第２温度よりも低く前記第３温度よりも高い第４温度にて前記ＧａＮチャネル層上にＡｌＮ層を成長する工程を備える、請求項１０に記載の窒化物半導体デバイスの製造方法。
  12. 　前記第４温度が、前記第１温度と前記第３温度との間で前記第１温度に近い場合にはキャリアガスをＮ２とし、前記第３温度に近い場合にはキャリアガスをＨ２とする、請求項１１に記載の窒化物半導体デバイスの製造方法。
  13. 　前記ＭＯＣＶＤ炉は、前記ＳｉＣ基板を支持する支持部と、前記ＳｉＣ基板の厚さ方向において前記支持部に対向する原料供給部と、を有し、
    　前記ＳｉＣ基板を保持する前記工程では、前記支持部と前記原料供給部との間隔を第１間隔に設定し、
    　前記ＩｎＡｌＮ層を成長する工程では、前記支持部と前記原料供給部との間隔を、前記第１間隔よりも広い第２間隔に設定する、請求項１０から請求項１２のいずれか一項に記載の窒化物半導体デバイスの製造方法。
  14. 　前記第１間隔は、６ｍｍ以下であり、
    　前記第２間隔は、１５ｍｍ以上である、請求項１３に記載の窒化物半導体デバイスの製造方法。
  15. 　前記ＭＯＣＶＤ炉は、原料供給部を有し、
    　前記ＳｉＣ基板を保持する前記工程では、前記原料供給部の温度を第１装置温度に設定し、
    　前記ＩｎＡｌＮ層を成長する工程では、前記原料供給部の温度を前記第１装置温度よりも低い第２装置温度に設定する、請求項１０から請求項１４のいずれか一項に記載の窒化物半導体デバイスの製造方法。
  16. 　前記第１装置温度は、６０℃以上であり、
    　前記第２装置温度は、３０℃以下である、請求項１５に記載の窒化物半導体デバイスの製造方法。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013207019A (ja) * 2012-03-28 2013-10-07 Nippon Telegr & Teleph Corp <Ntt> 半導体薄膜の製造方法
JP2014123767A (ja) * 2008-03-31 2014-07-03 Ngk Insulators Ltd 半導体装置用エピタキシャル基板および半導体装置用エピタキシャル基板の製造方法
JP2014239159A (ja) * 2013-06-07 2014-12-18 住友電気工業株式会社 半導体装置およびその製造方法
JP2015192026A (ja) * 2014-03-28 2015-11-02 住友電気工業株式会社 半導体装置の製造方法
JP2018093076A (ja) * 2016-12-05 2018-06-14 住友電気工業株式会社 半導体装置の製造方法
JP2018098356A (ja) * 2016-12-13 2018-06-21 三菱電機株式会社 Ｉｉｉ−ｖ族窒化物半導体エピタキシャルウェハの製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100533636B1 (ko) * 2003-12-20 2005-12-06 삼성전기주식회사 질화물 반도체 제조방법 및 그에 따라 제조된 질화물반도체구조
JP2007197302A (ja) 2005-12-28 2007-08-09 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物結晶の製造方法および製造装置
JP2012134548A (ja) 2005-12-28 2012-07-12 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物結晶の製造方法
JP2007227449A (ja) * 2006-02-21 2007-09-06 Oki Electric Ind Co Ltd Ｉｉｉ族窒化物半導体高電子移動度トランジスタの製造方法
JP4945185B2 (ja) 2006-07-24 2012-06-06 株式会社東芝 結晶成長方法
JP5095253B2 (ja) * 2007-03-30 2012-12-12 富士通株式会社 半導体エピタキシャル基板、化合物半導体装置、およびそれらの製造方法
JP2016207748A (ja) * 2015-04-17 2016-12-08 住友電気工業株式会社 半導体装置の製造方法および半導体装置
KR102081223B1 (ko) * 2015-11-12 2020-02-25 가부시키가이샤 사무코 Ⅲ족 질화물 반도체 기판의 제조 방법
JP6888794B2 (ja) * 2017-03-22 2021-06-16 住友電工デバイス・イノベーション株式会社 半導体基板の製造方法
JP6988530B2 (ja) * 2018-02-06 2022-01-05 住友電気工業株式会社 窒化物半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014123767A (ja) * 2008-03-31 2014-07-03 Ngk Insulators Ltd 半導体装置用エピタキシャル基板および半導体装置用エピタキシャル基板の製造方法
JP2013207019A (ja) * 2012-03-28 2013-10-07 Nippon Telegr & Teleph Corp <Ntt> 半導体薄膜の製造方法
JP2014239159A (ja) * 2013-06-07 2014-12-18 住友電気工業株式会社 半導体装置およびその製造方法
JP2015192026A (ja) * 2014-03-28 2015-11-02 住友電気工業株式会社 半導体装置の製造方法
JP2018093076A (ja) * 2016-12-05 2018-06-14 住友電気工業株式会社 半導体装置の製造方法
JP2018098356A (ja) * 2016-12-13 2018-06-21 三菱電機株式会社 Ｉｉｉ−ｖ族窒化物半導体エピタキシャルウェハの製造方法

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