WO2020093593A1 - 显示面板、薄膜晶体管器件及其制造方法 - Google Patents

显示面板、薄膜晶体管器件及其制造方法 Download PDF

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WO2020093593A1
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gate pattern
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thin film
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胡小波
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深圳市华星光电半导体显示技术有限公司
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6758—Thin-film transistors [TFT] characterised by the insulating substrates

Definitions

  • the invention relates to the field of display, in particular to a display panel, a thin film transistor device and a manufacturing method thereof.
  • the conductive metal film needs to be thickened to meet the requirements of the panel's response speed.
  • the thicker the copper (Cu) film layer the larger the crystal grains, resulting in increased surface roughness.
  • a copper film with a thickness of 10000 ⁇ has a surface roughness (Sa) of 5 nm, and the peak of the copper grains exceeds the average film surface by more than 500 ⁇ .
  • the gate insulating layer and semiconductor layer of the thin film transistor device are deposited on the surface of the copper film layer with large surface roughness, the surface morphology of the gate insulating layer and semiconductor layer will still be consistent with the surface of the copper film layer, so the roughness is also It will be larger, especially the thickness of the semiconductor layer itself is thinner. If the surface roughness of the semiconductor layer is larger, the characteristics of the thin film transistor device will be deteriorated.
  • the main object of the present invention is to provide a display panel, a thin film transistor device and a method of manufacturing the same, which can reduce the surface roughness of the film layer, and the surface roughness of the semiconductor layer deposited thereon This reduction improves the characteristics of thin film transistor devices.
  • the present invention provides a method for manufacturing a thin film transistor device, which includes the following steps: forming a metal film layer on the top surface of a transparent substrate; patterning the metal film layer to form a The gate pattern layer; by forming a patterned nano flat layer to planarize the gate pattern layer so that the surface roughness of the gate pattern layer is less than 5 nm; and the transparent substrate A gate insulating layer, a semiconductor layer, a source / drain electrode layer, a passivation layer, and a pixel electrode layer are formed on the top surface;
  • the planarization process includes the following steps: depositing a photoresist layer on the top surface of the transparent substrate to cover the gate pattern layer; using the gate pattern layer as a photomask, on the transparent substrate Performing exposure treatment on the back side; developing the photoresist layer to remove the portion of the photoresist layer on the gate pattern layer; forming a nano flat layer on the top surface of the transparent substrate, To cover the gate pattern layer and the photoresist layer; remove the remaining part of the photoresist layer and the portion of the nano-flat layer on the photoresist layer to form the corresponding gate pattern Patterned nano-flat layer.
  • the gate pattern layer is a composite film layer, including at least one barrier layer and a copper layer above the barrier layer.
  • the barrier layer is a molybdenum layer, a molybdenum-titanium alloy layer, a titanium layer, or a molybdenum-niobium alloy layer.
  • the nano-flat layer is prepared by uniformly dispersing a nano-filling material with a particle size of less than 10 nanometers in an organic solvent.
  • the invention also provides a method for manufacturing a thin film transistor device, which includes the following steps: forming a metal film layer on the top surface of a transparent substrate; patterning the metal film layer to form a gate pattern layer; by forming A patterning nano-planar layer to planarize the gate pattern layer; and forming a gate insulating layer, a semiconductor layer, a source / drain electrode layer, a passivation layer and a gate insulating layer on the top surface of the transparent substrate Pixel electrode layer.
  • the planarization process includes the following steps: depositing a photoresist layer on the top surface of the transparent substrate to cover the gate pattern layer; using the gate pattern layer as light A cover, performing an exposure process on the back of the transparent substrate; performing a development process on the photoresist layer to remove the portion of the photoresist layer on the gate pattern layer; on top of the transparent substrate Forming a nano flat layer on the surface to cover the gate pattern layer and the photoresist layer; removing the remaining part of the photoresist layer and the portion of the nano flat layer on the photoresist layer Forming a patterned nano flat layer corresponding to the gate pattern layer.
  • the gate pattern layer is a composite film layer, including at least one barrier layer and a copper layer above the barrier layer.
  • the barrier layer is a molybdenum layer, a molybdenum-titanium alloy layer, a titanium layer, or a molybdenum-niobium alloy layer.
  • the nano-flat layer is prepared by uniformly dispersing a nano-filling material with a particle size of less than 10 nanometers in an organic solvent.
  • the present invention also provides a thin film transistor device, which includes: a transparent substrate; a gate pattern layer formed on the transparent substrate; a patterned nano flat layer corresponding to the surface covering the gate pattern layer, wherein The pattern of the patterned nano-flat layer corresponds to the gate pattern layer; and a gate insulating layer, a semiconductor layer, a source electrode layer, a drain electrode layer, a passivation layer and a pixel electrode layer are sequentially formed on the Said on the transparent substrate.
  • the gate pattern layer is a composite film layer, including at least one barrier layer and a copper layer above the barrier layer.
  • the barrier layer is a molybdenum layer, a molybdenum-titanium alloy layer, a titanium layer, or a molybdenum-niobium alloy layer.
  • the patterned nano-flat layer includes a nano-fill material with a particle size of less than 10 nanometers.
  • the present invention also provides a display panel including a plurality of thin film transistor devices as described above.
  • the patterned nano-flat layer is formed on the gate pattern layer, so that the gate electrode layer is subjected to planarization treatment, so the roughness of the semiconductor layer formed subsequently is also reduced, which improves the final The characteristics of the fabricated thin film transistor device.
  • FIG. 1 is a flowchart of a method for manufacturing a thin film transistor device according to an embodiment of the invention.
  • FIG. 2 is a flowchart of performing flattening according to an embodiment of the invention.
  • 3A to 3G are schematic diagrams of a manufacturing process of a thin film transistor device according to an embodiment of the invention.
  • FIG. 1 is a flowchart of a method for manufacturing a thin film transistor device according to an embodiment of the present invention
  • FIGS. 3A to 3G are manufacturing processes for a thin film transistor device according to an embodiment of the present invention.
  • Step S10 forming a metal film layer 2 on the top surface of a transparent substrate 1, as shown in FIG. 3A; wherein the transparent substrate 1 may be a glass substrate or a plastic substrate or a substrate made of other transparent materials.
  • the surface roughness (Sa) of the metal film layer 2 exceeds 3 nanometers, and the peak height of the crystal grains exceeds 30 nanometers.
  • Step S11 Pattern the metal film layer 2 to form a gate pattern layer 2 ', as shown in FIG. 3B.
  • the gate pattern layer 2 ' serves as the gate of the thin film transistor device.
  • the gate pattern layer 2 ' may be a composite film layer, which may include at least one barrier layer 20 and a copper layer 21 above the barrier layer.
  • the barrier layer 20 may specifically be a molybdenum layer, a molybdenum-titanium alloy layer, a titanium layer, or a molybdenum-niobium alloy layer.
  • the thickness of the barrier layer 20 is between 100 ⁇ -500 ⁇ , and the thickness of the copper layer 21 is greater than 8000 ⁇ .
  • Step S12 The gate pattern layer 2 'is planarized by forming a patterned nano-planar layer 41, as shown in FIG. 3F.
  • Step S13 forming a gate insulating layer 5, a semiconductor layer 6, a drain electrode layer 70, a source electrode layer 71, a passivation layer 8 and a pixel electrode layer 9 on the top surface of the transparent substrate 1, as shown in FIG. 3G,
  • the gate insulating layer 5 covers the gate pattern layer 2 ';
  • the semiconductor layer 6 is formed on the gate insulating layer 5 at a position corresponding to the gate pattern layer 2';
  • the drain electrode layer 70 and the source electrode layer 71 are formed on the gate insulating layer 5 and are located on both sides of the semiconductor layer 6;
  • the passivation layer 8 covers the semiconductor layer 6, the drain electrode layer 70, and the source electrode layer 71;
  • the pixel electrode layer 9 is formed on the passivation layer 8 and is connected to the drain electrode layer 70 through a through hole.
  • the fabrication of the thin film transistor device of the present invention is completed. Since the gate pattern layer 2 'is provided with a patterned nano flat layer 41, so that the surface of the gate electrode layer 2' is flattened, the surface roughness of the gate insulating layer 5 and the semiconductor layer 6 above it is subsequently formed It will also be reduced accordingly, so that the characteristics of the thin film transistor device are improved.
  • the above-mentioned manner of forming a patterned nano-planar layer to planarize the gate pattern layer 2 ' may specifically include the following steps S120 to S124:
  • Step S120 deposit a photoresist layer 3 on the top surface of the transparent substrate 1 to cover the gate pattern layer 2 ', as shown in FIG. 3C; wherein the photoresist layer 3 includes a position corresponding to the gate The first portion 31 of the pattern layer 2 'does not correspond to the second portion 30 of the gate pattern layer 2'.
  • the photoresist layer 3 may be a negative photoresist.
  • Step S121 using the gate pattern layer 2 'as a photomask, performing an exposure process on the back of the transparent substrate 1, as shown in FIG. 3C, wherein the first portion 31 of the photoresist layer 3 is on the gate
  • the pattern layer 2 ' is not exposed to exposure under the shadow; only the second portion 30 of the photoresist layer 3 is exposed to exposure.
  • Step S122 Perform development processing on the photoresist layer 3 to remove the portion of the photoresist layer 3 on the gate pattern layer 2 ', as shown in FIG. 3D, that is, remove the unexposed radiation
  • the first portion 31 of the photoresist layer 3 exposes the gate pattern layer 2 'and leaves the second portion 30 of the photoresist layer 3 exposed to exposure.
  • Step S123 forming a nano flat layer 4 on the top surface of the transparent substrate 1 to cover the gate pattern layer 2 'and the photoresist layer 3, as shown in FIG. 3E, wherein the nano flat layer 4 includes a first portion 41 corresponding to the gate pattern layer 2 'and a second portion 40 not corresponding to the gate pattern layer 2'.
  • the nano-flat layer 4 may be prepared by uniformly dispersing a nano-filling material with a particle size of less than 10 nanometers in an organic solvent.
  • the nanofill material may be carbon, metal, or compound.
  • Step S124 remove the remaining portion of the photoresist layer 3 (ie, the second portion 30 of the photoresist layer 3) and the portion of the nano-flat layer 4 on the photoresist layer (ie, the The second portion 40 of the nano-flat layer 4) forms a patterned nano-flat layer (ie, the first portion 41 of the nano-flat layer 4) corresponding to the gate pattern layer, as shown in FIG. 3F. Since only the nano flat layer 4 above the gate pattern layer is retained, a patterned nano flat layer 41 is formed, and the pattern of the patterned nano flat layer 41 corresponds to the gate pattern layer 2 '.
  • the thickness of the photoresist layer 3 is greater than the thickness of the gate pattern layer 2 'and the thickness of the nano-flat layer 4, so that the remaining part of the photoresist layer 3 is subsequently removed
  • the thin film transistor device manufactured by the above manufacturing method mainly includes a transparent substrate 1, a gate pattern layer 2 ', a patterned nano flat layer 41, a gate insulating layer 5, a semiconductor layer 6, and a source electrode layer 71. Drain electrode layer 70, passivation layer 8 and pixel electrode layer 9.
  • the gate pattern layer 2 ' is formed on the transparent substrate 1.
  • the patterned nano flat layer 41 corresponds to cover the surface of the gate pattern layer 2 ', wherein the pattern of the patterned nano flat layer 41 corresponds to the gate pattern layer 2'.
  • the gate insulating layer 5, the semiconductor layer 6, the source electrode layer 71, the drain electrode layer 70, the passivation layer 8 and the pixel electrode layer 9 are sequentially formed on the transparent substrate 1.
  • the gate pattern layer 2 ' is a composite film layer including at least one barrier layer 20 and a copper layer 21 above the barrier layer.
  • the barrier layer 20 may specifically be a molybdenum layer, a molybdenum-titanium alloy layer, a titanium layer, or a molybdenum-niobium alloy layer.
  • the thickness of the barrier layer 20 is between 100 ⁇ -500 ⁇ , and the thickness of the copper layer 21 is greater than 8000 ⁇ .
  • the patterned nano-flat layer 41 includes a nano-fill material with a particle size of less than 10 nanometers.
  • the patterned nano flat layer 41 covers the surface of the gate pattern layer 2 'correspondingly, the surface roughness of the film layer can be reduced, and the surface roughness of the semiconductor layer deposited above the gate pattern layer can also be reduced. Improved the characteristics of thin film transistor devices.
  • the present invention also provides a display panel including a plurality of thin film transistor devices as described above.
  • the present invention mainly forms a patterned nano flat layer on the gate pattern layer, thereby the gate electrode layer undergoes a planarization process, so the semiconductor layer above it is subsequently formed The roughness will also be reduced, improving the characteristics of the final thin film transistor device.

Landscapes

  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种显示面板、薄膜晶体管器件及其制造方法，所述制造方法包括：于一透明基板的顶面上形成一金属膜层；图案化所述金属膜层，以形成一栅极图案层；通过形成一图案化纳米平坦层的方式以对所述栅极图案层进行平坦化处理；以及于所述透明基板的顶面上形成栅极绝缘层、半导体层、源/漏电极层、钝化层及像素电极层。

Description

显示面板、薄膜晶体管器件及其制造方法 技术领域
本发明涉及显示领域，特别是涉及一种显示面板、薄膜晶体管器件及其制造方法。
 背景技术
随着平面显示技术的发展，人们对平板尺寸、分辨率和画面刷新速率的追求越来越高，因此在面板制作工艺中采用铜取代铝作为导电金属材料。
 技术问题
随着大尺寸面板的发展，需要将导电金属膜层加厚才能满足面板响应速度的需求。然而，铜(Cu)膜层越厚，其晶粒就会越大，导致表面粗糙度增大。例如，厚度10000Å的铜膜层，其表面粗糙度(Sa)达到5nm，其中铜的晶粒峰高出平均膜面超过500Å。在表面粗糙度大的铜膜层的表面沉积薄膜晶体管器件的栅极绝缘层及半导体层时，栅极绝缘层及半导体层的表面形貌仍然会和铜膜层表面保持一致，故粗糙度也会较大，尤其是半导体层本身的厚度较薄，如果半导体层的表面粗糙度较大时，会导致薄膜晶体管器件的特性变差。
故，有必要提供一种显示面板、薄膜晶体管器件及其制造方法，以解决现有技术所存在的问题。
 技术解决方案
有鉴于现有技术的缺点，本发明的主要目的在于提供一种显示面板、薄膜晶体管器件及其制造方法，可以降低膜层表面粗糙度，使沉积在其上方的半导体层的表面粗糙度也随之降低，提升了薄膜晶体管器件特性。
为达成本发明的前述目的，本发明提供一种薄膜晶体管器件的制造方法，其包括下列步骤：于一透明基板的顶面上形成一金属膜层；图案化所述金属膜层，以形成一栅极图案层；通过形成一图案化纳米平坦层的方式以对所述栅极图案层进行平坦化处理，使所述栅极图案层的表面粗糙度低于5nm；以及于所述透明基板的顶面上形成栅极绝缘层、半导体层、源/漏电极层、钝化层及像素电极层；
其中所述平坦化处理包括下列步骤：沉积一光阻层于所述透明基板的顶面上以覆盖所述栅极图案层；以所述栅极图案层为光罩，在所述透明基板的背面进行曝光处理；对所述光阻层进行显影处理，以移除所述光阻层位在所述栅极图案层上的部分；于所述透明基板的顶面上形成一纳米平坦层，以覆盖所述栅极图案层与所述光阻层；移除所述光阻层的剩余部分及所述纳米平坦层位在所述光阻层上的部份，形成对应所述栅极图案层的图案化纳米平坦层。
在本发明的一实施例中，所述栅极图案层为一复合膜层，包括至少一阻挡层与一位于阻挡层上方的铜层。
在本发明的一实施例中，所述阻挡层为钼层、钼钛合金层、钛层或钼铌合金层。
在本发明的一实施例中，所述纳米平坦层是通过粒径小于10纳米的纳米填充材料均匀分散于有机溶剂中制得。
本发明还提供一种薄膜晶体管器件的制造方法，其包括下列步骤：于一透明基板的顶面上形成一金属膜层；图案化所述金属膜层，以形成一栅极图案层；通过形成一图案化纳米平坦层的方式以对所述栅极图案层进行平坦化处理；以及于所述透明基板的顶面上形成栅极绝缘层、半导体层、源/漏电极层、钝化层及像素电极层。
在本发明的一实施例中，所述平坦化处理包括下列步骤：沉积一光阻层于所述透明基板的顶面上以覆盖所述栅极图案层；以所述栅极图案层为光罩，在所述透明基板的背面进行曝光处理；对所述光阻层进行显影处理，以移除所述光阻层位在所述栅极图案层上的部分；于所述透明基板的顶面上形成一纳米平坦层，以覆盖所述栅极图案层与所述光阻层；移除所述光阻层的剩余部分及其所述纳米平坦层位在所述光阻层上的部份，形成对应所述栅极图案层的图案化纳米平坦层。
在本发明的一实施例中，所述栅极图案层为一复合膜层，包括至少一阻挡层与一位于阻挡层上方的铜层。
在本发明的一实施例中，所述阻挡层为钼层、钼钛合金层、钛层或钼铌合金层。
在本发明的一实施例中，所述纳米平坦层是通过粒径小于10纳米的纳米填充材料均匀分散于有机溶剂中制得。
本发明还提供一种薄膜晶体管器件，其包括：一透明基板；一栅极图案层，形成于所述透明基板上；一图案化纳米平坦层，对应覆盖所述栅极图案层的表面，其中所述图案化纳米平坦层的图案对应所述栅极图案层；以及一栅极绝缘层、半导体层、源极电极层、漏极电极层、钝化层及像素电极层，依序形成于所述透明基板上。
在本发明的一实施例中，所述栅极图案层为一复合膜层，包括至少一阻挡层与一位于阻挡层上方的铜层。
在本发明的一实施例中，所述阻挡层为钼层、钼钛合金层、钛层或钼铌合金层。
在本发明的一实施例中，所述图案化纳米平坦层包含粒径小于10纳米的纳米填充材料。
本发明另提供一种显示面板，其包括多个如上所述的薄膜晶体管器件。
 有益效果
本发明主要是通过在栅极图案层上形成图案化纳米平坦层，藉此使得栅极电极层经过平坦化处理，故随后形成其上方的半导体层的粗糙度也会随之降低，提升了最后制成的薄膜晶体管器件特性。
 附图说明
图1是本发明一实施例的薄膜晶体管器件的制造方法的流程图。
图2是本发明一实施例的进行平坦化处理的流程图。
图3A至图3G是本发明一实施例的薄膜晶体管器件的制造流程示意图。
 本发明的实施方式
为让本发明上述目的、特征及优点更明显易懂，下文特举本发明较佳实施例，并配合附图，作详细说明如下。再者，本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
请参考图1及图3A至图3G所示，图1是本发明一实施例的薄膜晶体管器件的制造方法的流程图；图3A至图3G是本发明一实施例的薄膜晶体管器件的制造流程示意图。如图1所示，所述薄膜晶体管器件的制造方法主要包括下列步骤S10至S13：
步骤S10：于一透明基板1的顶面上形成一金属膜层2，如图3A所示；其中所述透明基板1可以是玻璃基板或塑胶基板或其他透明材质制成的基板。在一实施例中，所述金属膜层2的表面粗糙度(Sa)超过3纳米，晶粒峰高度超过30纳米。
步骤S11：图案化所述金属膜层2，以形成一栅极图案层2’，如图3B所示。所述栅极图案层2’即作为薄膜晶体管器件的栅极。在一实施例中，所述栅极图案层2’可为一复合膜层，可包括至少一阻挡层20与一位于阻挡层上方的铜层21。所述阻挡层20具体可为钼层、钼钛合金层、钛层或钼铌合金层。在一实施例中，所述阻挡层20厚度介于100Å-500Å，所述铜层21厚度大于8000Å。
步骤S12：通过形成一图案化纳米平坦层41的方式以对所述栅极图案层2’进行平坦化处理，如图3F所示。
步骤S13：于所述透明基板1的顶面上形成栅极绝缘层5、半导体层6、漏电极层70、源电极层71、钝化层8及像素电极层9，如图3G所示，其中所述栅极绝缘层5覆盖所述栅极图案层2’；所述半导体层6形成于所述栅极绝缘层5上且位置对应所述栅极图案层2’；所述漏电极层70和源电极层71形成于所述栅极绝缘层5上且位于所述半导体层6的两侧；所述钝化层8覆盖所述半导体层6、漏电极层70和源电极层71；所述像素电极层9形成于所述钝化层8上并通过通孔连接至所述漏电极层70。
经过上述步骤后，即完成本发明所述的薄膜晶体管器件的制作。由于所述栅极图案层2’上设有图案化纳米平坦层41，使得栅极电极层2’的表面平坦化，故随后形成其上方的栅极绝缘层5和半导体层6的表面粗糙度也会随之降低，使薄膜晶体管器件的特性获得改善。
请进一步参考图2，上述的通过形成一图案化纳米平坦层的方式以对所述栅极图案层2’进行平坦化处理具体可包括下列步骤S120至S124：
步骤S120：沉积一光阻层3于所述透明基板1的顶面上以覆盖所述栅极图案层2’，如图3C所示；其中所述光阻层3包含位置对应所述栅极图案层2’的第一部分31与位置不对应所述栅极图案层2’的第二部分30。在本实施例中，所述光阻层3可为负型光阻。
步骤S121：以所述栅极图案层2’为光罩，在所述透明基板1的背面进行曝光处理，如图3C所示，其中所述光阻层3的第一部分31在所述栅极图案层2’的遮蔽下没有受到曝光照射；仅所述光阻层3的第二部分30受到曝光照射。
步骤S122：对所述光阻层3进行显影处理，以移除所述光阻层3位在所述栅极图案层2’上的部分，如图3D所示，即移除未受到曝光照射的所述光阻层3的第一部分31，使所述栅极图案层2’裸露，并留下受到曝光照射的所述光阻层3的第二部分30。
步骤S123：于所述透明基板1的顶面上形成一纳米平坦层4，以覆盖所述栅极图案层2’与所述光阻层3，如图3E所示，其中所述纳米平坦层4包含位置对应所述栅极图案层2’的第一部分41与位置不对应所述栅极图案层2’的第二部分40。在一实施例中，所述纳米平坦层4可以是通过粒径小于10纳米的纳米填充材料均匀分散于有机溶剂中制得。所述纳米填充材料可为碳、金属或化合物。
步骤S124：移除所述光阻层3的剩余部分(即所述光阻层3的第二部分30)及所述纳米平坦层4位在所述光阻层上的部份(即所述纳米平坦层4的第二部分40)，形成对应所述栅极图案层的图案化纳米平坦层(即所述纳米平坦层4的第一部分41)，如图3F所示。由于只有所述栅极图案层上方的纳米平坦层4被保留下来，形成图案化纳米平坦层41，所述图案化纳米平坦层41的图案对应所述栅极图案层2’。
如此，即完成了所述栅极图案层2’的平坦化处理。
在一实施例中，所述光阻层3的厚度是大于所述栅极图案层2’的厚度与所述纳米平坦层4的厚度，使后续移除所述光阻层3的剩余部分后所述栅极图案层2’上方的纳米平坦层4能够切齐。
如图3G所示，通过上述制造方法制得的薄膜晶体管器件主要包括透明基板1、栅极图案层2’、图案化纳米平坦层41、栅极绝缘层5、半导体层6、源极电极层71、漏极电极层70、钝化层8及像素电极层9。
所述栅极图案层2’形成于所述透明基板1上。所述图案化纳米平坦层41对应覆盖所述栅极图案层2’的表面，其中所述图案化纳米平坦层41的图案对应所述栅极图案层2’。所述栅极绝缘层5、半导体层6、源极电极层71、漏极电极层70、钝化层8及像素电极层9则依序形成于所述透明基板1上。
在一实施例中，所述栅极图案层2’为一复合膜层，包括至少一阻挡层20与一位于阻挡层上方的铜层21。所述阻挡层20具体可为钼层、钼钛合金层、钛层或钼铌合金层。在一实施例中，所述阻挡层20厚度介于100Å-500Å，所述铜层21厚度大于8000Å。所述图案化纳米平坦层41包含粒径小于10纳米的纳米填充材料。
由于所述图案化纳米平坦层41对应覆盖所述栅极图案层2’的表面可以降低膜层表面粗糙度，使沉积在栅极图案层上方的半导体层的表面粗糙度也随之降低，最终提升了薄膜晶体管器件特性。
本发明另提供一种显示面板，其包括多个如上所述的薄膜晶体管器件。
综上所述，相较于现有技术，本发明主要是通过在栅极图案层上形成图案化纳米平坦层，藉此使得栅极电极层经过平坦化处理，故随后形成其上方的半导体层的粗糙度也会随之降低，提升了最后制成的薄膜晶体管器件特性。
本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。必需指出的是，已公开的实施例并未限制本发明的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本发明的范围内。

Claims (17)

  1. 一种薄膜晶体管器件的制造方法，其包括下列步骤：
    于一透明基板的顶面上形成一金属膜层；
    图案化所述金属膜层，以形成一栅极图案层；
    通过形成一图案化纳米平坦层的方式以对所述栅极图案层进行平坦化处理，使所述栅极图案层的表面粗糙度低于5nm；以及
    于所述透明基板的顶面上形成栅极绝缘层、半导体层、源/漏电极层、钝化层及像素电极层；其中所述平坦化处理包括下列步骤：
    沉积一光阻层于所述透明基板的顶面上以覆盖所述栅极图案层；
    以所述栅极图案层为光罩，在所述透明基板的背面进行曝光处理；
    对所述光阻层进行显影处理，以移除所述光阻层位在所述栅极图案层上的部分；
    于所述透明基板的顶面上形成一纳米平坦层，以覆盖所述栅极图案层与所述光阻层；以及
    移除所述光阻层的剩余部分及所述纳米平坦层位在所述光阻层上的部份，形成对应所述栅极图案层的图案化纳米平坦层。
  2. 如权利要求1所述的薄膜晶体管器件的制造方法，其中，所述栅极图案层为一复合膜层，包括至少一阻挡层与一位于阻挡层上方的铜层。
  3. 如权利要求2所述的薄膜晶体管器件的制造方法，其中，所述阻挡层为钼层、钼钛合金层、钛层或钼铌合金层。
  4. 如权利要求1所述的薄膜晶体管器件的制造方法，其中，所述纳米平坦层是通过粒径小于10纳米的纳米填充材料均匀分散于有机溶剂中制得。
  5. 一种薄膜晶体管器件的制造方法，其包括下列步骤：
    于一透明基板的顶面上形成一金属膜层；
    图案化所述金属膜层，以形成一栅极图案层；
    通过形成一图案化纳米平坦层的方式以对所述栅极图案层进行平坦化处理；以及
    于所述透明基板的顶面形成栅极绝缘层、半导体层、源/漏电极层、钝化层及像素电极层。
  6. 如权利要求5所述的薄膜晶体管器件的制造方法，其中所述平坦化处理包括：
    沉积一光阻层于所述透明基板的顶面上以覆盖所述栅极图案层；
    以所述栅极图案层为光罩，在所述透明基板的背面进行曝光处理；
    对所述光阻层进行显影处理，以移除所述光阻层位在所述栅极图案层上的部分；
    于所述透明基板的顶面上形成一纳米平坦层，以覆盖所述栅极图案层与所述光阻层；
    移除所述光阻层的剩余部分及所述纳米平坦层位在所述光阻层上的部份，形成对应所述栅极图案层的图案化纳米平坦层。
  7. 如权利要求5所述的薄膜晶体管器件的制造方法，其中，所述栅极图案层为一复合膜层，包括至少一阻挡层与一位于阻挡层上方的铜层。
  8. 如权利要求7所述的薄膜晶体管器件的制造方法，其中，所述阻挡层为钼层、钼钛合金层、钛层或钼铌合金层。
  9. 如权利要求6所述的薄膜晶体管器件的制造方法，其中，所述纳米平坦层是通过粒径小于10纳米的纳米填充材料均匀分散于有机溶剂中制得。
  10. 一种薄膜晶体管器件，其包括：
    一透明基板；
    一栅极图案层，形成于所述透明基板上；
    一图案化纳米平坦层，对应覆盖所述栅极图案层的表面，其中所述图案化纳米平坦层的图案对应所述栅极图案层；以及
    一栅极绝缘层、半导体层、源极电极层、漏极电极层、钝化层及像素电极层，依序形成于所述透明基板上。
  11. 如权利要求10所述的薄膜晶体管器件，其中，所述栅极图案层为一复合膜层，包括至少一阻挡层与一位于阻挡层上方的铜层。
  12. 如权利要求10所述的薄膜晶体管器件，其中，所述阻挡层为钼层、钼钛合金层、钛层或钼铌合金层。
  13. 如权利要求10所述的薄膜晶体管器件，其中，所述图案化纳米平坦层包含粒径小于10纳米的纳米填充材料。
  14. 一种显示面板，包括多个薄膜晶体管器件，其中，每一所述薄膜晶体管器件包括：
    一透明基板；
    一栅极图案层，形成于所述透明基板上；
    一图案化纳米平坦层，对应覆盖所述栅极图案层的表面，其中所述图案化纳米平坦层的图案对应所述栅极图案层；以及
    一栅极绝缘层、半导体层、源极电极层、漏极电极层、钝化层及像素电极层，依序形成于所述透明基板上。
  15. 如权利要求14所述的显示面板，其中，所述栅极图案层为一复合膜层，包括至少一阻挡层与一位于阻挡层上方的铜层。
  16. 如权利要求14所述的显示面板，其中，所述阻挡层为钼层、钼钛合金层、钛层或钼铌合金层。
  17. 如权利要求14所述的显示面板，其中，所述图案化纳米平坦层包含粒径小于10纳米的纳米填充材料。
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