WO2019240179A1 - 部品内蔵基板 - Google Patents

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WO2019240179A1
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vias
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connection
sectional area
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佐藤　正和
啓貴 上田
吉男 中尾
稲葉　正俊
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株式会社フジクラ
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Definitions

  • the present invention relates to a component-embedded substrate.
  • the present application claims priority based on Japanese Patent Application No. 2018-113498 filed in Japan on June 14, 2018 and Japanese Patent Application No. 2019-039846 filed in Japan on March 5, 2019. Is incorporated herein by reference.
  • a component-embedded substrate as shown in Patent Document 1 is known.
  • This component built-in substrate has built-in components, and insulating layers and wiring patterns are alternately laminated.
  • the component-embedded substrate is provided with a plurality of vias that electrically connect wiring patterns adjacent in the stacking direction.
  • Each via has a structure in which a conductive material is filled in a via hole formed in the insulating layer.
  • the present invention has been made in consideration of such circumstances, and an object of the present invention is to provide a component-embedded substrate capable of improving the reliability of electrical connection while maintaining the density of the wiring pattern.
  • a component-embedded substrate is a component-embedded substrate including a plurality of insulating layers each having a wiring pattern formed on one surface and a built-in component having connection terminals.
  • a plurality of vias for electrically connecting the plurality of wiring patterns adjacent to each other in the stacking direction and the connection terminals, and the plurality of vias are respectively formed in via holes formed in the insulating layer and in the via holes
  • the plurality of vias include a connection via directly connected to the connection terminal and an adjacent via adjacent to the connection via in the stacking direction, and the connection via And the adjacent vias overlap in plan view, the average cross-sectional area of the connection via is A1, and the average cross-sectional area of the adjacent via is A2.
  • connection via and the adjacent via may be included in a via row including three or more vias adjacent to each other in the stacking direction.
  • the via row includes a second adjacent via adjacent to the adjacent via in the stacking direction, the average cross-sectional area of the adjacent via is A2, and the average cross-sectional area of the second adjacent via is A3.
  • the overlapping area of the adjacent via and the second adjacent via is S2
  • 0.9 ⁇ S2 / A2 ⁇ 1.0 and 0.9 ⁇ S2 / A3 ⁇ 1.0 may be satisfied.
  • the via row includes a second adjacent via adjacent to the adjacent via in the stacking direction, an average cross-sectional area of the adjacent via is A2, and an average cross-sectional area of the second adjacent via is A3.
  • S2 / A2 ⁇ 0.61 and S2 / A3 ⁇ 0.61 may be satisfied when the overlapping area of the adjacent via and the second adjacent via is S2.
  • two vias that are included in the via row and are adjacent in the stacking direction are a first via and a second via
  • an average sectional area of the first via is An
  • an average sectional area of the second via is Assuming that An + 1 and Sn is the overlapping area of the first via and the second via in plan view, Sn / An ⁇ 0.61 and Sn / An + 1 ⁇ 0. 61 may be established.
  • connection via and the adjacent via overlap with each other in plan view, and the overlapping area is arranged to be equal to or less than a certain ratio of the average cross-sectional area of the connection via and the adjacent via.
  • FIG. 4 is a diagram illustrating a process following FIG. 3.
  • (A) is sectional drawing which extracted the connection via and adjacent via of FIG. (B) is a top view of (a).
  • it is explanatory drawing at the time of measuring an electrical resistance by the 4-terminal method. It is a graph which shows the relationship between the value of S1 / A1 and resistance change.
  • substrate which concerns on 2nd Embodiment.
  • the component-embedded substrate 10A includes a plurality of insulating layers 1 each having a wiring pattern 2 formed on one surface, and a plurality of adhesive layers 3 that bond the insulating layers 1 to each other.
  • the component built-in substrate 10A is provided with a plurality of vias 4 for electrically connecting the wiring patterns 2 adjacent in the stacking direction.
  • a built-in component 5 having a plurality of connection terminals 5a is built in the component built-in substrate 10A.
  • a double-sided circuit board 6 is disposed between the insulating layers 1.
  • the component-embedded substrate 10A may not have the double-sided circuit board 6.
  • the direction in which the insulating layer 1 and the wiring pattern 2 are stacked is referred to as a stacking direction. Further, viewing from the stacking direction is referred to as a plan view, and viewing from a cross section along the stacking direction is referred to as a cross-sectional view.
  • the insulating layer 1 is formed of an insulator such as polyimide.
  • the wiring pattern 2 is formed of a conductor such as copper.
  • the wiring pattern 2 is formed on one surface of the insulating layer 1 and has a predetermined circuit shape.
  • the insulating layer 1 and the wiring pattern 2 may be formed by processing a copper clad laminate (CCL: CopperCClad Laminate). In addition, you may change the material of the insulating layer 1 and the wiring pattern 2 suitably.
  • the adhesive layer 3 adheres the insulating layers 1 adjacent to each other in the stacking direction.
  • the adhesive layer 3 various kinds of adhesives known in the field of manufacturing printed wiring boards can be used.
  • a polyimide-based adhesive or an epoxy-based adhesive is suitable as the adhesive layer 3.
  • the via 4 is a filled via configured by filling a conductive material into a via hole formed integrally with the insulating layer 1 and the adhesive layer 3. That is, each of the plurality of vias 4 includes a via hole integrally formed in the insulating layer 1 and the adhesive layer 3 and a conductive material provided in the via hole. The position and shape of the via 4 are defined by the position and shape of the via hole.
  • the via hole is formed so as to penetrate the insulating layer 1 and the adhesive layer 3 in the stacking direction. For this reason, the via 4 is also provided so as to penetrate the insulating layer 1 and the adhesive layer 3 in the stacking direction.
  • both end portions of the via 4 in the stacking direction are connected to the wiring patterns 2 adjacent in the stacking direction.
  • the via 4 electrically connects the wiring patterns 2 adjacent in the stacking direction.
  • Some vias 4 are connected to the built-in component 5.
  • the via 4 connected to the built-in component 5 serves to electrically connect the connection terminal 5 a provided on the built-in component 5 and the wiring pattern 2.
  • a conductive paste containing metal particles such as nickel, silver, copper, tin, bismuth, indium, and lead can be suitably used.
  • a conductive paste containing metal particles with low electrical resistance such as nickel, silver, and copper and metal particles with low melting points such as tin, bismuth, indium, and lead can be used.
  • the built-in component 5 may be a passive component such as a resistor or a capacitor, or may be an active component such as an IC, a diode, or a transistor.
  • the built-in component 5 is electrically connected to the wiring pattern 2 through the connection terminal 5 a and the via 4.
  • the component-embedded substrate 10A may be manufactured by another manufacturing method.
  • a plurality of copper-clad laminates (CCL) 20 as shown in FIG.
  • the copper clad laminate 20 has a base material 21 and a copper foil 22.
  • the base material 21 is a part that becomes the insulating layer 1 in the component-embedded substrate 10 ⁇ / b> A
  • the copper foil 22 is a part that becomes the wiring pattern 2.
  • a predetermined wiring pattern 2 is obtained by etching the copper foil 22 of each copper-clad laminate 20 (FIG. 2B).
  • an adhesive sheet is bonded to the copper-clad laminate 20 on which the wiring pattern 2 is formed to form the adhesive layer 3 (FIG. 2C).
  • via holes H are formed in the base material 21 (insulating layer 1) and the adhesive layer 3 by laser processing or the like.
  • a conductive paste is filled into the via hole H by screen printing or the like.
  • the via 4 is formed by curing the conductive paste by heating or the like as necessary (FIG. 2D).
  • a plurality of stacked bodies 30 are overlapped. Further, the connection terminal 5a of the built-in component 5 and the via 4 are connected. And as shown in FIG. 4, the double-sided circuit board 6 is arrange
  • a so-called stacked via structure 100 as shown in FIG. 11 is often employed.
  • a plurality of vias 4 adjacent in the stacking direction are arranged coaxially.
  • three or more wiring patterns 2 are electrically connected by stacking other vias 4 immediately above the vias 4.
  • the via 4 has a role of electrically connecting the wiring patterns 2 to each other. For this reason, for example, even if each part of the component-embedded substrate 10A repeatedly expands and contracts due to a temperature change, the electrical connection between the wiring patterns 2 by the vias 4 is required to be stable. However, there is a difference in linear expansion coefficient between the conductive material used for the via 4, the insulating layer 1, and the built-in component 5.
  • the stress described above can be alleviated by adopting a so-called staggered via structure 110 as shown in FIG.
  • the vias 4 adjacent in the stacking direction are arranged so as not to overlap in a plan view.
  • a region where the wiring pattern 2 can be formed on one surface of the insulating layer 1 is narrowed. As a result, the density of the wiring pattern 2 is reduced.
  • the inventors of the present application have made extensive studies, and as a result, the vias 4 directly connected to the connection terminals 5a and the vias 4 adjacent to each other in the stacking direction overlap in plan view, and the vias 4 overlap each other in plan view. It has been found that the reliability of the electrical connection between the layers can be improved while maintaining the density of the wiring pattern by arranging it so as to be equal to or less than a certain ratio of the average cross-sectional area. This will be described in more detail below.
  • connection via 41 the via 4 directly connected to the connection terminal 5 a
  • the via 4 adjacent to the connection via 41 in the stacking direction is referred to as an adjacent via 42.
  • the connection via 41 and the adjacent via 42 are arranged adjacent to each other in the stacking direction and partially overlapping in plan view.
  • the connection via 41 and the adjacent via 42 are included in the plurality of vias 4 included in the component-embedded substrate 10A.
  • a part of the plurality of vias 4 included in the component-embedded substrate 10A may correspond to a connection via 41 or an adjacent via 42 described below.
  • all the vias 4 may correspond to the connection via 41 or the adjacent via 42.
  • the connection via 41 and the adjacent via 42 are circular in plan view.
  • FIG. 5A is a schematic diagram in which the connection via 41 and the adjacent via 42 are extracted.
  • FIG. 5B is a plan view of FIG.
  • the average cross-sectional area of the connection via 41 is referred to as a connection via cross-sectional area A1
  • the average cross-sectional area of the adjacent via 42 is referred to as an adjacent via cross-sectional area A2.
  • the “average cross-sectional area” is an average value in the stacking direction of the cross-sectional area of the via 4 in a cross section orthogonal to the stacking direction. For example, when the via 4 has an accurate cylindrical shape, the average cross-sectional area of the via 4 is equal to the cross-sectional area at an arbitrary position of the cylindrical shape.
  • an average value of the cross-sectional area at the upper end portion and the cross-sectional area at the lower end portion of the via 4 is an average cross-sectional area.
  • connection via 41 and a part of the adjacent via 42 overlap each other in a plan view.
  • the overlapping area of the connection via 41 and the adjacent via 42 in plan view is represented as S1.
  • a component built-in substrate as shown in FIG. 6 was prepared.
  • This component built-in substrate has a daisy chain circuit composed of two layers of wiring patterns 2 and built-in components 5.
  • the material of the wiring pattern 2 was copper.
  • a sintered conductive paste having a lower elastic modulus and a larger linear expansion coefficient than copper was used as the conductive material of the via 4.
  • the via 4 was formed by filling the via hole with this sintered conductive paste.
  • connection vias 41 and adjacent vias 42 described in the above embodiment are provided. All vias 4 other than the connection via 41 and the adjacent via 42 have a staggered via structure.
  • a plurality of samples were prepared, but in each sample, the connection via 41 and the adjacent via 42 were formed in a columnar shape having a diameter of 100 ⁇ m. That is, in all the samples, the values of the connection via cross-sectional area A1 and the adjacent via cross-sectional area A2 are constant at 7853 ⁇ m 2 .
  • the measurement system shown in FIG. 6 will be described in more detail.
  • a so-called four-terminal method is adopted. That is, two measurement terminals 101 and 102 are set on the surface layer of the component-embedded substrate, and a constant current power source and a voltmeter terminal are connected to the measurement terminals 101 and 102, respectively.
  • a DC standard voltage / current generator 2553 manufactured by Yokogawa Electric Corporation was used as a constant current power source.
  • a multimeter 2001 manufactured by Keithley Instruments Inc. was used as the voltmeter, and the measurement current was 1 mA.
  • a measuring device having the same specification can be used in addition to the above measuring device.
  • the electrical resistance of the daisy chain circuit from the measurement terminal 101 to the measurement terminal 102 via the adjacent via 42, the connection via 41, and the built-in component 5 can be measured. Then, before and after the thermal shock test, the value of the electrical resistance in the daisy chain circuit is measured, and the difference between the two is calculated, whereby the amount of change in electrical resistance resulting from the thermal shock test can be obtained.
  • the thermal shock test for each sample having a different value of S1 / A1, it is possible to confirm the relationship between the value of S1 / A1 and the reliability against thermal shock by obtaining the amount of change in electrical resistance resulting from the thermal shock test. it can.
  • the horizontal axis indicates the values of S1 / A1 and S1 / A2 described above, and the vertical axis indicates the amount of change in electrical resistance ( ⁇ ) before and after the thermal shock test.
  • the larger the values of S1 / A1 and S1 / A2 the greater the electrical resistance is increased by the thermal shock test. This is considered to be because the larger the values of S1 / A1 and S1 / A2, the larger the ratio of the overlapping area S1, and the more easily stress is transmitted between the connection via 41 and the adjacent via 42.
  • connection via 41 and the adjacent via 42 overlap each other in plan view, and the overlapping area in the plan view is arranged to be equal to or less than a certain ratio of the average cross-sectional area of the connection via 41 and the adjacent via 42.
  • the reliability of the electrical connection between the layers can be improved while maintaining the density of the wiring pattern 2.
  • the stress due to the temperature change was applied by setting the ratio of the cross-sectional area and the overlapping area of the connection via 41 or the adjacent via 42, that is, the values of S1 / A1 and S1 / A2 to 0.61 or less. Even later, it is possible to provide the component-embedded substrate 10A in which the increase in electrical resistance is suppressed.
  • the reliability of electrical connection can be improved to the same level as the staggered via structure.
  • the values of S1 / A1 and S1 / A2 are larger than 0 because the connection via 41 and the adjacent via 42 overlap in plan view.
  • the vias 4 can be arranged more densely as the values of S1 / A1 and S1 / A2 are larger.
  • the vias 4 may need to be densely arranged due to the connection terminals of the IC being arranged at a small pitch.
  • the values of S1 / A1 and S1 / A2 to be 0.48 or more and 0.61 or less, for example, the reliability of the electrical connection of the via 4 is ensured while the vias 4 are densely arranged. be able to.
  • the component built-in substrate 10 ⁇ / b> B of the present embodiment has a second adjacent via 43 further adjacent to the adjacent via 42.
  • a column including three or more vias 4 adjacent to each other in the stacking direction is referred to as a “via column R”.
  • a via row R is configured by the connection via 41, the adjacent via 42, and the second adjacent via 43.
  • connection via 41 and the adjacent via 42 of the present embodiment overlap in plan view, and the overlapping area in plan view is equal to or less than a certain ratio of the average cross-sectional area of the connection via 41 and adjacent via 42. It is arranged to be.
  • the adjacent via 42 and the second adjacent via 43 are arranged coaxially.
  • the density of the wiring pattern 2 can be improved by arranging the adjacent via 42 and the second adjacent via 43 coaxially.
  • the average cross-sectional area of the second adjacent via 43 is A3 and the overlapping area of the adjacent via 42 and the second adjacent via 43 in plan view is S2, 0.9 ⁇ S2 / A2 ⁇ 1. It is preferable that 0 and 0.9 ⁇ S2 / A3 ⁇ 1.0.
  • connection via 41 and the adjacent via 42 stress due to a difference in linear expansion coefficient between the built-in component 5 and the insulating layer 1 occurs.
  • the adjacent via 42 and the second adjacent via 43 are not directly connected to the built-in component 5.
  • the stress acting between the adjacent via 42 and the second adjacent via 43 is smaller than the stress acting between the connection via 41 and the adjacent via 42. Therefore, even if it arrange
  • the arrangement of the vias 4 included in the via row R can be changed as appropriate.
  • a via row R as shown in FIG. 9 may be adopted.
  • a part of the adjacent via 42 and the second adjacent via 43 overlap in plan view, and the overlapping area in plan view is less than a certain ratio of the average cross-sectional area of the adjacent via 42 and second adjacent via 43. It may be arranged to become.
  • the ratio between the average cross-sectional area of the adjacent via 42 or the second adjacent via 43 and the overlapping area that is, the values of S2 / A2 and S2 / A3 may be 0.61 or less.
  • a via row R including four or more vias 4 may be configured.
  • the via row R in FIGS. 10A to 10C has six vias 4 including a connection via 41, an adjacent via 42, and a second adjacent via 43.
  • the plurality of vias 4 in FIGS. 10A to 10C are adjacent to each other in the stacking direction and at least partially overlap in a plan view.
  • the connection via 41 and the adjacent via 42 are arranged such that the overlapping area in plan view is equal to or less than a certain ratio of the average cross-sectional area of the connection via 41 and the adjacent via 42.
  • the adjacent via 42, the second adjacent via 43, and the remaining three vias 4 are arranged coaxially.
  • the density of the wiring pattern can be improved by arranging the remaining vias 4 on the same axis while suppressing the transmission of stress between the connection vias 41 and the adjacent vias 42.
  • the overlapping area in plan view of the connection via 41 and the adjacent via 42 is arranged to be equal to or less than a certain ratio of the average cross-sectional area of the connection via 41 and the adjacent via 42.
  • the adjacent vias 42 and the second adjacent vias 43 are arranged so that the overlapping area in plan view is equal to or less than a certain ratio of the average cross-sectional areas of the adjacent vias 42 and the second adjacent vias 43. According to this configuration, it is possible to suppress stress from being transmitted between the connection via 41 and the adjacent via 42 and between the adjacent via 42 and the second adjacent via 43. Furthermore, since the remaining vias 4 are arranged on the same axis, the density of the wiring pattern can be improved.
  • each via 4 is adjacent in the stacking direction in a cross-sectional view, and the overlapping area of each via 4 in a plan view is a certain ratio of the average cross-sectional area of each via 4 It is arranged to be as follows.
  • an arbitrary via included in the via row R is referred to as a first via
  • a via adjacent to the first via in the stacking direction is referred to as a second via
  • an average cross-sectional area of the first via is defined as An.
  • the average cross-sectional area of the second via is called An + 1.
  • the ratio of the average cross-sectional area of the first via and the second via to the overlapping area that is, the values of Sn / An and Sn / An + 1 are 0. .61 or less.
  • heat stress is less likely to be transmitted in the stacking direction. Therefore, the reliability of electrical connection can be further increased.
  • Sn / An ⁇ 0.61 and Sn + 1 / An + 1 ⁇ 0.61 may be satisfied for all vias included in the via row R.
  • the component-embedded substrates 10A and 10B may not have the adhesive layer 3.
  • the insulating layer 1 is formed of a thermosetting resin or a thermoplastic resin, and the insulating layer 1 having the wiring pattern 2 formed on one surface is laminated and heated to fix the insulating layers 1 to each other. can do.
  • FIG. 7 shows the data when the diameter of the connection via 41 and the adjacent via 42 is 100 ⁇ m, but the values of S1 / A1 and S1 / A2 are set to 0 even if the vias 41 and 42 have different sizes. The same effect can be obtained by setting it to .61 or less (more preferably 0.48 or less).
  • the via 4 is circular in plan view, but may be non-circular such as an ellipse, an oval, or a polygon. Also in this case, the definitions of the connection via cross-sectional area A1, the adjacent via cross-sectional area A2, the second adjacent via cross-sectional area A3, the overlapping area S1, and the overlapping area S2 are the same as in the above embodiment.
  • the constituent elements in the above-described embodiment can be appropriately replaced with known constituent elements without departing from the gist of the present invention, and the above-described embodiments and modifications may be appropriately combined.
  • the via 4 is formed by filling the via hole with a conductive paste, but the via 4 may be formed by plating the via hole with copper or the like.

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Abstract

部品内蔵基板は、積層方向において隣り合う複数の前記配線パターンと前記接続端子とを電気的に接続させる複数のビアを有する。複数のビアはそれぞれ、絶縁層に形成されたビアホールと、ビアホール内に設けられた導電性材料と、により構成されている。複数のビアには、接続端子に直接接続された接続ビアと、接続ビアと積層方向において隣り合う隣接ビアとが含まれる。接続ビアおよび隣接ビアは平面視において重なりあうとともに、平面視での重なり面積が接続ビアおよび隣接ビアの平均断面積の一定の割合以下である。

Description

部品内蔵基板
　本発明は、部品内蔵基板に関する。
　本願は、２０１８年６月１４日に日本に出願された特願２０１８－１１３４９８号および２０１９年３月５日に日本に出願された特願２０１９－０３９８４６号に基づき優先権を主張し、その内容をここに援用する。
　従来から、特許文献１に示されるような部品内蔵基板が知られている。この部品内蔵基板は、内蔵部品を有するとともに、絶縁層と配線パターンとが交互に積層されている。この部品内蔵基板には、積層方向において隣り合う配線パターン同士を電気的に接続させる複数のビアが設けられている。各ビアは、絶縁層に形成されたビアホールに、導電性材料が充填された構成となっている。
日本国特開２００９－１６４２８５号公報
　部品内蔵基板の内部に、配線パターンを高密度に形成しようとした場合、ビアを積層方向において同軸上に配置する、いわゆるスタックビア構造を採用することが有効である。
　しかしながら、本願発明者らが鋭意検討したところ、スタックビアを採用した場合、絶縁層と内蔵部品との間の線膨張係数の違いにより、ビア間にストレスが生じやすいことが判った。ビア間のストレスは、配線パターン間の電気的接続の信頼性の低下につながる。
　本発明はこのような事情を考慮してなされ、配線パターンの密度を維持しつつ、電気的接続の信頼性を向上させることが可能な部品内蔵基板を提供することを目的とする。
　上記課題を解決するために、本発明の一態様に係る部品内蔵基板は、一方の面に配線パターンが形成された複数の絶縁層と接続端子を有する内蔵部品とを含む部品内蔵基板であって、積層方向において隣り合う複数の前記配線パターンと前記接続端子とを電気的に接続させる複数のビアを有し、前記複数のビアはそれぞれ、前記絶縁層に形成されたビアホールと、前記ビアホール内に設けられた導電性材料と、により構成され、前記複数のビアには、前記接続端子に直接接続された接続ビアと、前記接続ビアと積層方向において隣り合う隣接ビアとが含まれ、前記接続ビアおよび前記隣接ビアは平面視において重なりあうとともに、前記接続ビアの平均断面積をＡ１とし、前記隣接ビアの平均断面積をＡ２とし、平面視における前記接続ビアと前記隣接ビアとの重なり面積をＳ１とするとき、Ｓ１／Ａ１≦０．６１かつＳ１／Ａ２≦０．６１である。
　また、前記接続ビアおよび前記隣接ビアは、積層方向において互いに隣り合う３つ以上のビアからなるビア列に含まれていてもよい。
　また、前記ビア列には、前記隣接ビアと積層方向において隣り合う第２隣接ビアが含まれ、前記隣接ビアの平均断面積をＡ２とし、前記第２隣接ビアの平均断面積をＡ３とし、平面視における前記隣接ビアと前記第２隣接ビアとの重なり面積をＳ２とするとき、０．９≦Ｓ２／Ａ２≦１．０かつ０．９≦Ｓ２／Ａ３≦１．０であってもよい。
　また、前記ビア列には、前記隣接ビアと積層方向において隣り合う第２隣接ビアが含まれ、前記隣接ビアの平均断面積をＡ２とし、前記第２隣接ビアの平均断面積をＡ３とし、平面視における前記隣接ビアと前記第２隣接ビアとの重なり面積をＳ２とするとき、Ｓ２／Ａ２≦０．６１かつＳ２／Ａ３≦０．６１であってもよい。
　また、前記ビア列に含まれており、積層方向において隣接する２つのビアを第１ビアおよび第２ビアとし、前記第１ビアの平均断面積をＡｎとし、前記第２ビアの平均断面積をＡｎ＋１とし、平面視における前記第１ビアと前記第２ビアとの重なり面積をＳｎとするとき、前記ビア列に含まれるすべてのビアについて、Ｓｎ／Ａｎ≦０．６１かつＳｎ／Ａｎ＋１≦０．６１が成立してもよい。
　本発明の上記態様によれば、接続ビアおよび隣接ビアが平面視において重なりあうとともに、重なり面積が接続ビアおよび隣接ビアの平均断面積の一定の割合以下になるように配置されている。この構成により、内蔵部品および絶縁層の線膨張係数の違いによって生じる、接続ビアと隣接ビアとの間のストレスを緩和することができる。さらに、接続ビアおよび隣接ビアが平面視において重なりあっていることで、配線パターンの密度の低下を抑制することができる。したがって、配線パターンの密度を維持しつつ、層間の電気的接続の信頼性を向上させることが可能な部品内蔵基板を提供することができる。
第１実施形態に係る部品内蔵基板の断面図である。 部品内蔵基板の製造方法の一例を説明する図である。 図２（ｄ）に続く工程を示す図である。 図３に続く工程を示す図である。 （ａ）は図１の接続ビアおよび隣接ビアを抜き出した断面図である。（ｂ）は（ａ）の平面図である。 実施例において、４端子法によって電気抵抗を測定する際の説明図である。 Ｓ１／Ａ１の値と抵抗変化との関係を示すグラフである。 第２実施形態に係る部品内蔵基板の断面図である。 ビア列の第１の変形例を示す断面図である。 （ａ）～（ｃ）は、ビア列の第２の変形例を示す図である。 スタックビアの構造を示す断面図である。 スタガードビアの構造を示す断面図である。
（第１実施形態）
　以下、本実施形態の部品内蔵基板について図面に基づいて説明する。
　図１に示すように、部品内蔵基板１０Ａは、一方の面に配線パターン２が形成された複数の絶縁層１と、絶縁層１同士を接着する複数の接着層３と、を備えている。部品内蔵基板１０Ａには、積層方向において隣り合う配線パターン２同士を電気的に接続させる複数のビア４が設けられている。部品内蔵基板１０Ａの内部には、複数の接続端子５ａを有する内蔵部品５が内蔵されている。また、絶縁層１同士の間には、両面回路基板６が配置されている。なお、部品内蔵基板１０Ａは両面回路基板６を有していなくてもよい。
（方向定義）
　本実施形態では、絶縁層１および配線パターン２が積層された方向を積層方向という。また、積層方向から見ることを平面視といい、積層方向に沿った断面で見ることを断面視という。
　絶縁層１は、ポリイミドなどの絶縁体により形成されている。配線パターン２は、銅などの導電体により形成されている。配線パターン２は、絶縁層１の一方の面に形成されており、所定の回路形状を有している。絶縁層１および配線パターン２は、銅張積層板（ＣＣＬ：Copper Clad Laminate）を加工することで形成されていてもよい。なお、絶縁層１および配線パターン２の材質は適宜変更してもよい。
　接着層３は、積層方向において隣り合う絶縁層１同士を互いに接着している。接着層３としては、プリント配線板の製造分野において公知の各種接着材を使用できる。例えば、ポリイミド系接着材、エポキシ系接着材などが接着層３として好適である。
　ビア４は、絶縁層１および接着層３に一体に形成されたビアホール内に、導電性材料が充填されることで構成されたフィルドビアである。つまり、複数のビア４はそれぞれ、絶縁層１および接着層３に一体に形成されたビアホールと、このビアホール内に設けられた導電性材料と、により構成されている。ビア４の位置および形状は、ビアホールの位置および形状によって規定される。ビアホールは、絶縁層１および接着層３を積層方向に貫通するように形成されている。このため、ビア４も、絶縁層１および接着層３を積層方向に貫通するように設けられている。
　また、ビア４の積層方向における両端部はそれぞれ、積層方向において隣り合う配線パターン２に接続されている。これにより、ビア４は、積層方向において隣り合う配線パターン２同士を電気的に接続する。また、一部のビア４は、内蔵部品５に接続されている。内蔵部品５に接続されたビア４は、内蔵部品５上に設けられた接続端子５ａと配線パターン２とを電気的に接続する役割を有する。
　ビア４として用いられる導電性材料は、例えばニッケル、銀、銅、錫、ビスマス、インジウム、鉛などの金属粒子を含む導電性ペーストを好適に用いることができる。また、ニッケル、銀、銅などの低電気抵抗の金属粒子と、錫、ビスマス、インジウム、鉛などの低融点金属粒子とを含む導電性ペーストを用いることもできる。
　内蔵部品５は、抵抗やコンデンサ等の受動部品であってもよいし、ＩＣ、ダイオード、トランジスタ等の能動部品であってもよい。内蔵部品５は接続端子５ａおよびビア４を介して配線パターン２と電気的に接続されている。
　次に、図２～図４を用いて、部品内蔵基板１０Ａの製造方法の一例を説明する。なお、他の製造方法により部品内蔵基板１０Ａを製造してもよい。
　部品内蔵基板１０Ａを製造する際には、例えば図２（ａ）に示すような銅張積層板（ＣＣＬ）２０を複数用意する。銅張積層板２０は、基材２１と、銅箔２２とを有している。基材２１は、部品内蔵基板１０Ａにおける絶縁層１となる部分であり、銅箔２２は配線パターン２となる部分である。
　次に、各銅張積層板２０の銅箔２２をエッチング加工することなどによって、所定の配線パターン２を得る（図２（ｂ））。次に、配線パターン２が形成された銅張積層板２０に、接着性シートを貼り合わせて接着層３を形成する（図２（ｃ））。
　次に、レーザー加工などによって基材２１（絶縁層１）および接着層３にビアホールＨを形成する。次に、ビアホールＨの内部に、スクリーン印刷などによって導電性ペーストを充填する。必要に応じて導電性ペーストを加熱などして硬化させることで、ビア４が形成される（図２（ｄ））。以上の工程により、配線パターン２、絶縁層１、および接着層３が積層され、かつビア４が形成された積層体３０が得られる。
　次に、図３に示すように、積層体３０を複数枚（図３の例では２枚）重ね合わせる。さらに、内蔵部品５の接続端子５ａとビア４とを接続する。そして図４に示すように、内蔵部品５の横に両面回路基板６を配置し、接着層３が設けられた絶縁層１を下方から貼り合わせる。このようにして、部品内蔵基板１０Ａを製造することができる。
　ここで、ビア４の配置について説明する。一般的には、配線パターン２を高密度に形成するために、図１１に示すようないわゆるスタックビア構造１００を採用する場合が多い。スタックビア構造１００では、積層方向において隣り合う複数のビア４を同軸上に配置する。スタックビア構造１００では、ビア４の真上に他のビア４を積み上げることで、３層以上の配線パターン２が電気的に接続される。
　ところで、ビア４は配線パターン２同士を電気的に接続させる役割を有する。このため、例えば温度変化によって部品内蔵基板１０Ａの各部が膨張・収縮を繰り返したとしても、ビア４による配線パターン２同士の電気的接続が安定していることが求められる。しかしながら、ビア４に用いられる導電性材料、絶縁層１、および内蔵部品５の間には、線膨張係数の違いがある。
　そして、温度変化によって各部が膨張・収縮を繰り返すと、線膨張係数の違いによってビア４にひずみ（ストレス）が生じ、ビア４の電気抵抗が上昇してしまう場合がある。あるいは、ビア４に用いられる導電性材料の材質によっては、繰り返しの熱ストレスによってビア４同士の接続部で破断が生じてしまう場合もある。
　このような現象は、図１に示すように、複数の配線パターン２と内蔵部品５の接続端子５ａとをビア４で電気的に接続させた場合、特に生じやすくなる。これは、絶縁層１と内蔵部品５との線膨張係数の違いに起因して、ビア４に温度変化によるストレスが生じやすいためである。
　上記したストレスは、図１２に示すようないわゆるスタガードビア構造１１０を採用することで緩和することができる。スタガードビア構造１１０では、積層方向において隣り合うビア４を、平面視で重ならないように配置する。しかしながら、スタガードビア構造１１０を採用すると、絶縁層１の一方の面のうち、配線パターン２を形成可能な領域が狭まる。結果として、配線パターン２の密度低下につながる。
　そこで本願発明者らが鋭意検討したところ、接続端子５ａと直接接続されたビア４と積層方向において隣り合うビア４が平面視において重なり合うとともに、ビア４同士の平面視での重なり面積が各ビア４の平均断面積の一定の割合以下になるように配置することで、配線パターンの密度を維持しつつ、層間の電気的接続の信頼性を向上させられることが判った。以下、より詳細に説明する。
　以下では、接続端子５ａに直接接続されたビア４を接続ビア４１といい、接続ビア４１と積層方向において隣り合うビア４を隣接ビア４２という。図１に示すように、接続ビア４１と隣接ビア４２とは、積層方向において隣り合い、一部が平面視で重なり合うように配置されている。接続ビア４１および隣接ビア４２は、部品内蔵基板１０Ａが備える複数のビア４に含まれている。部品内蔵基板１０Ａが備える複数のビア４のうちの一部が、以下で説明する接続ビア４１または隣接ビア４２に該当してもよい。あるいは、すべてのビア４が、接続ビア４１または隣接ビア４２に該当してもよい。
　なお、接続ビア４１及び隣接ビア４２は平面視で円形状である。
　図５（ａ）は、接続ビア４１および隣接ビア４２を抜き出した模式図である。図５（ｂ）は、図５（ａ）の平面図である。
　図５（ａ）に示すように、接続ビア４１の平均断面積を接続ビア断面積Ａ１といい、隣接ビア４２の平均断面積を隣接ビア断面積Ａ２という。本明細書において「平均断面積」とは、積層方向に直交する断面における当該ビア４の断面積の、積層方向における平均値である。例えば、ビア４が正確な円柱形状である場合には、ビア４の平均断面積は当該円柱形状の任意の位置における断面積と等しくなる。
　また、ビア４が例えば円錐台状に形成されている場合には、当該ビア４の上端部における断面積と下端部における断面積との平均値が平均断面積となる。
　本実施形態では、図５（ｂ）に示すように、平面視で接続ビア４１の一部と隣接ビア４２の一部とが互いに重なっている。本明細書では、平面視における接続ビア４１と隣接ビア４２との重なり面積をＳ１と表す。
　ここで、接続ビア４１もしくは隣接ビア４２の平均断面積と重なり面積との割合、すなわちＳ１／Ａ１の値若しくはＳ１／Ａ２の値の好ましい範囲について検討した結果を、実施例を用いて説明する。
　本実施例では、図６に示すような部品内蔵基板を作成した。この部品内蔵基板は、２層の配線パターン２と内蔵部品５とによって構成されるデイジーチェーン回路を有している。配線パターン２の材質を銅とした。ビア４の導電性材料として、銅よりも弾性率が低く、線膨張係数が大きい焼結型導電性ペーストを用いた。この焼結型導電性ペーストをビアホール内に充填することで、ビア４を形成した。
　また、前記実施形態で説明した、１組の接続ビア４１および隣接ビア４２を設けた。接続ビア４１および隣接ビア４２以外のビア４は全てスタガードビア構造としている。
　本実施例では、複数のサンプルを用意したが、いずれのサンプルにおいても、接続ビア４１および隣接ビア４２を、直径が１００μｍの円柱状とした。つまり、全てのサンプルにおいて、接続ビア断面積Ａ１および隣接ビア断面積Ａ２の値は、７８５３μｍ２で一定である。
　一方、サンプルごとに、接続ビア４１および隣接ビア４２の相対位置を異ならせることで、重なり面積Ｓ１を変化させた。つまり、各サンプルはＳ１／Ａ１の値が互いに異なっている。なお、接続ビア断面積Ａ１と隣接ビア断面積Ａ２とは同じ値であるため、Ｓ１／Ａ１＝Ｓ１／Ａ２である。
　図６に示す測定系を、より詳しく説明する。この測定系では、いわゆる４端子法を採用している。すなわち、部品内蔵基板の表層に２箇所の測定端子１０１、１０２を設定し、各測定端子１０１、１０２に、定電流電源および電圧計の端子がそれぞれ接続されている。定電流電源として、横河電機株式会社製の直流標準電圧電流発生器２５５３を用いた。電圧計として、ケースレーインスツルメンツ社製のマルチメータ２００１を使用し、測定電流は１ｍＡとした。なお、測定には上記の測定器以外にも、同様の仕様を有する測定器を用いることができる。
　この測定系では、測定端子１０１から、隣接ビア４２、接続ビア４１、および内蔵部品５を経由し、測定端子１０２に至るまでのデイジーチェーン回路の電気抵抗を測定することができる。そして、熱衝撃試験の前および後で上記デイジーチェーン回路における電気抵抗の値を測定し、両者の差分を算出することで、熱衝撃試験に起因する電気抵抗の変化量を得ることができる。また、Ｓ１／Ａ１の値が異なっている各サンプルについて、熱衝撃試験に起因する電気抵抗の変化量を得ることで、Ｓ１／Ａ１の値と熱衝撃に対する信頼性との関係を確認することができる。
　なお、Ｓ１／Ａ１＝Ｓ１／Ａ２＝１．０の場合は、接続ビア４１および隣接ビア４２が同軸上に配置された、いわゆるスタックビア構造のサンプルを示している。Ｓ１／Ａ１＝Ｓ１／Ａ２＝０の場合は、接続ビア４１および隣接ビア４２が平面視で重なり合っていない、スタガードビア構造のサンプルを示している。
　図７の横軸は、先述のＳ１／Ａ１およびＳ１／Ａ２の値を示しており、縦軸は熱衝撃試験の前後での電気抵抗の変化量（Ω）を示している。図７に示すように、Ｓ１／Ａ１およびＳ１／Ａ２の値が大きいサンプルほど、熱衝撃試験によって電気抵抗が大きく増加している。これは、Ｓ１／Ａ１およびＳ１／Ａ２の値が大きいほど、重なり面積Ｓ１の割合が大きくなり、接続ビア４１と隣接ビア４２との間でストレスが伝わりやすいためであると考えられる。
　Ｓ１／Ａ１＝Ｓ１／Ａ２＝０．４８のサンプルにおける電気抵抗の増加量は、Ｓ１／Ａ１＝Ｓ１／Ａ２＝０の場合と同等となっている。これに対して、Ｓ１／Ａ１＝Ｓ１／Ａ２＝０．６１のサンプルでは、若干の電気抵抗の増加が見られる。そして、Ｓ１／Ａ１およびＳ１／Ａ２の値が０．７５を超えると、大幅な電気抵抗の増加が見られる。
　以上のことから、Ｓ１／Ａ１およびＳ１／Ａ２の値は０．６１以下であることが好ましく、０．４８以下であることがさらに好ましいことが判る。
　このように、接続ビア４１および隣接ビア４２が平面視において重なり合うとともに、平面視での重なり面積が接続ビア４１および隣接ビア４２の平均断面積の一定の割合以下になるように配置されることで、配線パターン２の密度を維持しつつ、層間の電気的接続の信頼性を向上させることができる。
　具体的には、接続ビア４１もしくは隣接ビア４２の断面積と重なり面積との割合、すなわちＳ１／Ａ１およびＳ１／Ａ２の値を０．６１以下とすることで、温度変化によるストレスが加えられた後でも、電気抵抗の増加を抑えた部品内蔵基板１０Ａを提供することができる。
　また、Ｓ１／Ａ１およびＳ１／Ａ２の値を０．４８以下とすることで、スタガードビア構造と同等まで電気的接続の信頼性を向上させることができる。
　なお、接続ビア４１および隣接ビア４２は平面視において重なり合っているため、Ｓ１／Ａ１およびＳ１／Ａ２の値は０より大きい。
　なお、Ｓ１／Ａ１およびＳ１／Ａ２の値が大きいほど、ビア４を密に配置することができる。例えば図１の内蔵部品５としてＩＣを用いると、ＩＣの接続端子同士が小さいピッチで配置されていることに伴い、ビア４を密に配置する必要が生じる場合がある。このような場合に、Ｓ１／Ａ１およびＳ１／Ａ２の値を例えば０．４８以上０．６１以下とすることで、ビア４を密に配置しながらビア４の電気的接続の信頼性を確保することができる。
（第２実施形態）
　次に、本発明に係る第２実施形態について説明するが、第１実施形態と基本的な構成は同様である。このため、同様の構成には同一の符号を付してその説明は省略し、異なる点についてのみ説明する。
　本実施形態では、３つ以上のビア４が積層方向において互いに隣り合い、平面視において一部が重なった場合について説明する。
　図８に示すように、本実施形態の部品内蔵基板１０Ｂは、隣接ビア４２にさらに隣接する第２隣接ビア４３を有している。以下の説明では、積層方向において互いに隣り合う３つ以上のビア４からなる列を、「ビア列Ｒ」という。図８の例では、接続ビア４１、隣接ビア４２、および第２隣接ビア４３によってビア列Ｒが構成されている。
　第１実施形態と同様に、本実施形態の接続ビア４１および隣接ビア４２は、平面視において重なり合うとともに、平面視での重なり面積が接続ビア４１および隣接ビア４２の平均断面積の一定の割合以下になるように配置されている。一方、隣接ビア４２および第２隣接ビア４３は同軸上に配置されている。このように、隣接ビア４２と第２隣接ビア４３とを同軸上に配置することで、配線パターン２の密度を向上させることができる。具体的には、第２隣接ビア４３の平均断面積をＡ３とし、平面視における隣接ビア４２と第２隣接ビア４３との重なり面積をＳ２とするとき、０．９≦Ｓ２／Ａ２≦１．０かつ０．９≦Ｓ２／Ａ３≦１．０であることが好ましい。
　接続ビア４１と隣接ビア４２との間には、内蔵部品５と絶縁層１との線膨張係数の違いに起因するストレスが生じる。一方、隣接ビア４２および第２隣接ビア４３は、内蔵部品５に直接接続されていない。このため、接続ビア４１と隣接ビア４２との間に作用するストレスより、隣接ビア４２と第２隣接ビア４３との間に作用するストレスの方が小さい。したがって、０．９≦Ｓ２／Ａ２≦１．０かつ０．９≦Ｓ２／Ａ３≦１．０となるように配置しても、電気的接続の信頼性に与える影響は少ない。
　なお、ビア列Ｒに含まれるビア４の配置は適宜変更可能である。例えば図９に示すようなビア列Ｒを採用してもよい。図９の例では、隣接ビア４２と第２隣接ビア４３の一部が平面視において重なり合うとともに、平面視での重なり面積が隣接ビア４２および第２隣接ビア４３の平均断面積の一定の割合以下になるように配置されていてもよい。具体的には、隣接ビア４２もしくは第２隣接ビア４３の平均断面積と重なり面積との割合、すなわちＳ２／Ａ２およびＳ２／Ａ３の値を０．６１以下としてもよい。このような構造においても、第１実施形態と同様に、ビア４を密に配置しつつビア４による電気的接続の信頼性を確保することができる。
　また、図１０（ａ）～（ｃ）に示すように、４つ以上のビア４からなるビア列Ｒを構成してもよい。
　図１０（ａ）～（ｃ）のビア列Ｒは、接続ビア４１、隣接ビア４２、および第２隣接ビア４３を含む６つのビア４を有している。図１０（ａ）～（ｃ）における複数のビア４は、積層方向において互いに隣り合い、平面視において少なくとも一部が重なっている。
　図１０（ａ）におけるビア列Ｒでは、接続ビア４１と隣接ビア４２の平面視での重なり面積が、接続ビア４１および隣接ビア４２の平均断面積の一定の割合以下になるように配置されているが、隣接ビア４２および第２隣接ビア４３並びに残り３つのビア４は同軸上に配置されている。この構成では、接続ビア４１と隣接ビア４２との間でストレスが伝わるのを抑えながら、残りのビア４については、同軸上に配置することで配線パターンの密度を向上することができる。
　図１０（ｂ）のビア列Ｒでは、接続ビア４１および隣接ビア４２の平面視での重なり面積が、接続ビア４１および隣接ビア４２の平均断面積の一定の割合以下になるように配置され、さらに隣接ビア４２および第２隣接ビア４３の平面視での重なり面積が、隣接ビア４２および第２隣接ビア４３の平均断面積の一定の割合以下になるように配置されている。この構成によれば、接続ビア４１と隣接ビア４２との間、および隣接ビア４２と第２隣接ビア４３との間で、ストレスが伝わるのを抑えることができる。さらに、残りのビア４については同軸上に配置されているため配線パターンの密度を向上することができる。
　図１０（ｃ）のビア列Ｒでは、断面視で６つのビア４が積層方向で隣り合っており、各ビア４の平面視での重なり面積が、各ビア４の平均断面積の一定の割合以下になるように配置されている。一般化するため、ビア列Ｒに含まれている任意のビアを第１ビアといい、第１ビアに積層方向において隣接するビアを第２ビアといい、第１ビアの平均断面積をＡｎといい、第２ビアの平均断面積をＡｎ＋１という。平面視における第１ビアと第２ビアとの重なり面積をＳｎと表すとき、第１ビアおよび第２ビアの平均断面積と重なり面積との割合、すなわちＳｎ／ＡｎおよびＳｎ／Ａｎ＋１の値を０．６１以下としてもよい。この場合、図１０（ａ）、（ｂ）の構造と比較して、熱によるストレスが積層方向にさらに伝わりにくい。したがって、電気的接続の信頼性をより高めることができる。
　なお、ビア列Ｒに含まれるすべてのビアについて、Ｓｎ／Ａｎ≦０．６１かつＳｎ＋１／Ａｎ＋１≦０．６１が成立してもよい。
　なお、本発明の技術的範囲は前記実施の形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
　例えば、図１、図８に示す部品内蔵基板１０Ａ、１０Ｂの表面に電子部品が実装されていてもよい。
　また、部品内蔵基板１０Ａ、１０Ｂは、接着層３を有していなくてもよい。この場合、例えば絶縁層１を熱硬化性樹脂や熱可塑性樹脂などで形成し、一方の面に配線パターン２が形成された絶縁層１を積層して加熱することで、絶縁層１同士を固定することができる。
　また、図７では接続ビア４１および隣接ビア４２の直径が１００μｍの場合のデータを示したが、ビア４１、４２の大きさが異なっていたとしても、Ｓ１／Ａ１およびＳ１／Ａ２の値を０．６１以下（より好ましくは０．４８以下）とすることで、同様の作用効果が得られる。
　また、前記実施形態では、ビア４が平面視で円形状であったが、例えば楕円形、長円形、多角形などの非円形状であってもよい。この場合も、接続ビア断面積Ａ１、隣接ビア断面積Ａ２、第２隣接ビア断面積Ａ３、重なり面積Ｓ１、重なり面積Ｓ２の定義は前記実施形態と同じである。
　その他、本発明の趣旨を逸脱しない範囲で、上記した実施の形態における構成要素を周知の構成要素に置き換えることは適宜可能であり、また、上記した実施形態や変形例を適宜組み合わせてもよい。
　例えば、上記実施形態ではビアホール内に導電性ペーストを充填してビア４を形成したが、ビアホール内に銅などのメッキを施すことで、ビア４を形成してもよい。
　１…絶縁層　２…配線パターン　３…接着層　４…ビア　５…内蔵部品　５ａ…接続端子　１０Ａ、１０Ｂ…部品内蔵基板　４１…接続ビア　４２…隣接ビア　４３…第２隣接ビア

Claims (5)

  1. 　一方の面に配線パターンが形成された複数の絶縁層と接続端子を有する内蔵部品とを含む部品内蔵基板であって、
    　積層方向において隣り合う複数の前記配線パターンと前記接続端子とを電気的に接続させる複数のビアを有し、
    　前記複数のビアはそれぞれ、前記絶縁層に形成されたビアホールと、前記ビアホール内に設けられた導電性材料と、により構成され、
    　前記複数のビアには、前記接続端子に直接接続された接続ビアと、前記接続ビアと積層方向において隣り合う隣接ビアとが含まれ、前記接続ビアおよび前記隣接ビアは平面視において重なりあうとともに、
    　前記接続ビアの平均断面積をＡ１とし、前記隣接ビアの平均断面積をＡ２とし、平面視における前記接続ビアと前記隣接ビアとの重なり面積をＳ１とするとき、Ｓ１／Ａ１≦０．６１かつＳ１／Ａ２≦０．６１である、部品内蔵基板。
  2. 　前記接続ビアおよび前記隣接ビアは、積層方向において互いに隣り合う３つ以上のビアからなるビア列に含まれている、請求項１に記載の部品内蔵基板。
  3. 　前記ビア列には、前記隣接ビアと積層方向において隣り合う第２隣接ビアが含まれ、
    　前記隣接ビアの平均断面積をＡ２とし、前記第２隣接ビアの平均断面積をＡ３とし、平面視における前記隣接ビアと前記第２隣接ビアとの重なり面積をＳ２とするとき、０．９≦Ｓ２／Ａ２≦１．０かつ０．９≦Ｓ２／Ａ３≦１．０である、請求項２に記載の部品内蔵基板。
  4. 　前記ビア列には、前記隣接ビアと積層方向において隣り合う第２隣接ビアが含まれ、
    　前記隣接ビアの平均断面積をＡ２とし、前記第２隣接ビアの平均断面積をＡ３とし、平面視における前記隣接ビアと前記第２隣接ビアとの重なり面積をＳ２とするとき、Ｓ２／Ａ２≦０．６１かつ≦Ｓ２／Ａ３≦０．６１である、請求項２に記載の部品内蔵基板。
  5. 　前記ビア列に含まれており、積層方向において隣接する２つのビアを第１ビアおよび第２ビアとし、
    　前記第１ビアの平均断面積をＡｎとし、前記第２ビアの平均断面積をＡｎ＋１とし、平面視における前記第１ビアと前記第２ビアとの重なり面積をＳｎとするとき、
    　前記ビア列に含まれるすべてのビアについて、Ｓｎ／Ａｎ≦０．６１かつＳｎ＋１／Ａｎ＋１≦０．６１が成立する、請求項２に記載の部品内蔵基板。
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