WO2019181547A1 - リレー駆動回路 - Google Patents

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宏史 木本
慎史 大下
延寿 萩原
健一 ▲高▼吉
洋紀 小野山
拓巳 松本
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Sumitomo Wiring Systems Ltd
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection

Definitions

  • the technique disclosed in this specification relates to a relay drive circuit, and more particularly, to a technique that can maintain the operation state of the relay even when the power supply voltage is lowered.
  • Patent Document 1 a technique described in Patent Document 1 is known as a technique that can maintain the operation state of a relay even when the power supply voltage is lowered.
  • two series of first and second switches for driving a relay are provided, and a resistor is provided between the second switch and a coil of the relay.
  • the relay is driven by a second switch provided with a resistor, and when the power supply voltage is lowered, the first switch is driven to save power, while the power supply voltage is lowered.
  • a technique that can maintain the operating state of the relay is also disclosed.
  • Patent Document 1 a semiconductor element is used for driving the relay, and a decrease in the power supply voltage decreases the control input voltage of the semiconductor element, which may adversely affect the control of the relay drive. There is sex.
  • two relays (RL1, RL2) are connected in two stages, and the second stage relay (downstream relay) RL2 is the first stage relay (upstream relay).
  • a diode D1 for protecting the semiconductor element Q1 may be inserted into the control input path LCN of the semiconductor element Q1 that drives the downstream relay RL2.
  • the diode D1 is inserted into the control input path LCN to protect the semiconductor element Q1 from a surge from the inductive load when the load RD1 connected in parallel with the downstream relay RL2 is an inductive load such as a motor. .
  • the control input voltage of the semiconductor element Q1 decreases due to the voltage drop (forward voltage) Vf of the diode D1, and depending on the degree of decrease of the battery voltage (power supply voltage) Vb, the semiconductor element Q1 is turned on, that is, downstream. There was a concern that the operating state of the relay RL2 could not be maintained.
  • the power supply voltage is Provided is a relay drive circuit capable of maintaining the operating state of a downstream relay when the voltage is lower.
  • the relay drive circuit disclosed in the present specification is a relay drive circuit that is provided between an upstream relay and a downstream relay that is driven according to the drive of the upstream relay, and that drives the downstream relay, A semiconductor element that switches on / off of the downstream relay, a control input path that is electrically connected to the control terminal of the semiconductor element and that is supplied with a power supply voltage via the upstream relay, and is inserted and connected to the control input path A protection element that protects the semiconductor element, and a buffer circuit that is provided between the protection element in the control input path and the control terminal of the semiconductor element and compensates for a voltage drop due to insertion of the protection element; Is provided.
  • the buffer circuit compensates for the voltage drop due to the insertion of the protection element, thereby reducing the amount of decrease in the power supply voltage due to the protection element. Therefore, when driving a downstream relay serving as a load of the upstream relay, even when a protective element is inserted in the control input path of the semiconductor element, the operating state of the downstream relay is changed when the power supply voltage is lower. Can hold.
  • the buffer circuit includes a PNP bipolar transistor and an NPN bipolar transistor, the emitter of the PNP bipolar transistor is connected to a power supply line, and the collector is electrically connected to the control terminal of the semiconductor element.
  • the collector of the NPN bipolar transistor is electrically connected to the base of the PNP bipolar transistor, the base is electrically connected to the output side of the protection element, and the emitter is grounded.
  • the protective element may be constituted by a protective diode having an anode connected to a relay contact of the upstream relay and a cathode connected to a base of the NPN bipolar transistor.
  • a voltage drop (forward voltage) due to insertion of a diode can be appropriately compensated by a buffer circuit constituted by two bipolar transistors. That is, the forward voltage of the diode is approximately 0.7V, and the collector-emitter voltage of the PNP bipolar transistor is usually less than 0.7V. Therefore, when the power supply voltage is passed through the PNP-type bipolar transistor, the power supply voltage with less voltage drop can be applied to the control terminal of the semiconductor element as compared with the case where the power supply voltage is passed through the diode. That is, the voltage drop due to the insertion of the diode is appropriately compensated.
  • the buffer circuit further includes a rectifier diode having an anode electrically connected to a base of the PNP bipolar transistor and a cathode electrically connected to a collector of the NPN bipolar transistor. It may be included. According to this configuration, when the power source is a battery, protection when the battery is reversely connected can be achieved.
  • the relay drive circuit disclosed in this specification when driving a downstream relay serving as a load of an upstream relay, even if a protective element is inserted into the control input path of the drive semiconductor element, The operating state of the downstream relay can be maintained when the voltage is lower.
  • FIG. 1 is a schematic block diagram of a relay system including a relay drive circuit according to an embodiment of the present invention.
  • Schematic block diagram of a relay system including a conventional relay drive circuit Schematic block diagram of a relay system including another example relay drive circuit
  • the relay drive circuit 10 is mounted on a vehicle, and the power source is a battery Ba mounted on the vehicle. Note that the relay drive circuit 10 and the power source are not limited to being mounted on a vehicle.
  • the relay drive circuit 10 is provided between the upstream relay RL1 and the downstream relay RL2 driven in accordance with the drive of the upstream relay RL1, and drives the downstream relay RL2. That is, the downstream relay RL2 is in parallel with the inductive load RD1 such as the motor M with respect to the upstream relay RL1, and is turned on when the upstream relay RL1 is turned on, like the inductive load RD1.
  • the relay drive circuit 10 includes a semiconductor element Q1, a control input path LCN, a protection diode D1, and a buffer circuit 20.
  • the semiconductor element Q1 is configured by, for example, an N-channel MOSFET as shown in FIG. 1, and switches on / off of the downstream relay RL2 according to on / off of the upstream relay RL1. Specifically, the semiconductor element Q1 turns on / off the exciting current flowing in the exciting coil L2 of the downstream relay RL2. Bias resistors (R1, R2) are connected to the gate G of the semiconductor element Q1.
  • the control input path LCN is electrically connected to the gate G which is the control terminal of the semiconductor element Q1.
  • the battery voltage (power supply voltage) Vb is applied to the control input path LCN via the relay contact 1 of the upstream relay RL1.
  • the protective diode D1 (an example of “protective element”) is provided by being inserted into the control input path LCN.
  • the protection diode D1 protects the semiconductor element Q1 against a surge that propagates from the inductive load RD1 such as the motor M connected to the upstream relay RL1 via the control input path LCN.
  • the anode A of the protection diode D1 is connected to the relay contact 1 of the upstream relay RL1 via the control input path LCN, and the cathode K is connected to the base B of an NPN bipolar transistor TR1 described later via the bias resistor R3. ing.
  • the buffer circuit 20 is provided between the protection diode D1 and the gate G of the semiconductor element Q1 in the control input path LCN, and compensates for a voltage drop (forward voltage) Vf caused by the protection diode D1.
  • the buffer circuit 20 includes an NPN bipolar transistor (hereinafter referred to as “NPN transistor”) TR1, a PNP bipolar transistor (hereinafter referred to as “PNP transistor”) TR2, A rectifier diode D2 and bias resistors (R3, R4, R5, R6) are included.
  • NPN transistor NPN bipolar transistor
  • PNP transistor PNP bipolar transistor
  • a rectifier diode D2 and bias resistors (R3, R4, R5, R6) are included.
  • the emitter E of the NPN transistor TR1 is connected to the ground and grounded, the collector C is connected to the cathode K of the rectifier diode D2, and is electrically connected to the base B of the PNP transistor TR2 via the rectifier diode D2 and the bias resistor R5. It is connected.
  • the base B of the NPN transistor TR1 is electrically connected to the cathode K of the protection diode D1 (the output side of the protection element) via the bias resistor R3.
  • the emitter E of the PNP transistor TR2 is connected to the power supply line LV, the collector C is electrically connected to the gate G of the semiconductor element Q1 via the bias resistor R1, and the base B is the anode of the rectifier diode D2 via the bias resistor R5. Connected to A.
  • the anode A of the rectifier diode D2 is electrically connected to the base B of the PNP transistor TR2 via the bias resistor R5, and the cathode K is connected to the collector C of the NPN transistor.
  • the rectifier diode D2 protects when the battery Ba is reversely connected. That is, when the battery Ba is connected in reverse, if the rectifier diode D2 is not provided, the current is grounded ⁇ resistor R4 ⁇ between the base B and the collector C of the NPN transistor TR1 ⁇ resistor R5 ⁇ resistor R6 ⁇ power source It will flow along the line LV. In this case, a reverse voltage is applied between the base B and the emitter E of the NPN transistor TR1 and the PNP transistor TR2, which may damage the transistor element.
  • the battery voltage Vb can be applied to the gate G of the semiconductor element Q1 via the PNP transistor TR2, thereby turning on the semiconductor element Q1 and turning on the downstream relay RL2.
  • the voltage drop between the collector and the emitter of the PNP transistor TR2 is usually 0.1 V or less, which is sufficiently smaller than the voltage drop Vf (usually 0.7 V) due to the protective diode D1. Therefore, compared to the conventional example shown in FIG. 2, a voltage closer to the battery voltage Vb can be applied to the gate G (specifically, bias resistors R1 and R2) of the semiconductor element Q1. Thereby, in the configuration in which the protective diode D1 is provided in the control input path LCN, the semiconductor element Q1 can be kept on even when the battery voltage Vb is lowered to a lower voltage compared to the conventional example, and the downstream relay RL2 can be turned on. Can be kept on.
  • the buffer circuit 20 compensates for the voltage drop Vf due to the insertion of the protection diode D1. That is, the buffer circuit 20 reduces the amount of decrease in the battery voltage Vb due to the protection diode D1. Therefore, when the downstream relay RL2 serving as the load of the upstream relay RL1 is driven, even when the protection diode D1 is inserted into the control input path LCN of the semiconductor element (driving semiconductor element) Q1, the buffer circuit 20 The operation state of the downstream relay RL2 can be maintained when the battery voltage Vb is lower than the case where it is not provided. It leads to improved functionality and safety of the vehicle system.
  • the buffer circuit 20 can appropriately compensate for the voltage drop (forward voltage) Vf due to the insertion of the protective diode D1 by a simple configuration mainly using two bipolar transistors (TR1, TR2). That is, the forward voltage of the diode is usually about 0.7V, and the voltage drop due to the on-resistance of the PNP bipolar transistor TR2 is usually 0.1V or less. Therefore, when the battery voltage Vb is applied to the gate terminal (control terminal) G of the semiconductor element Q1 through the PNP-type bipolar transistor TR2, the battery voltage Vb with a lower voltage drop is gated than in the case through the protection diode D1. It can be applied to the terminal G. That is, the voltage drop Vf due to the insertion of the protection diode D1 is reliably compensated and reduced.
  • the buffer circuit 20 is configured by two bipolar transistors (TR1, TR2), but the configuration of the buffer circuit 20 is not limited to this.
  • the buffer circuit 20 may be constituted by an N-channel MOSFET 1 instead of the NPN transistor TR1 and a P-channel MOSFET 2 instead of the PNP transistor TR2.
  • the protection element is the protection diode D1, but the protection element is not necessarily limited to the protection diode D1.
  • the protective element may be configured by a resistor having a small resistance value.
  • DESCRIPTION OF SYMBOLS 10 ... Relay drive circuit 20 ... Buffer circuit Ba ... Battery (power supply) D1 ... Protective diode (protective element) D2 ... Rectifier diode G ... Gate (control terminal of semiconductor element) LCN ... control input path Q1 ... semiconductor element RL1 ... upstream relay RL2 ... downstream relay TR1 ... NPN bipolar transistor TR2 ... PNP bipolar transistor Vb ... battery voltage (power supply voltage)

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Abstract

リレー駆動回路１０は、上流リレーＲＬ１と、上流リレーＲＬ１の駆動に応じて駆動される下流リレーＲＬ２との間に設けられ、下流リレーＲＬ２を駆動する。リレー駆動回路１０は、下流リレーＲＬ２のオン・オフをスイッチする半導体素子Ｑ１と、半導体素子Ｑ１の制御端子Ｇに電気的に接続され、上流リレーＲＬ１を介して電源電圧Ｖｂが印加される制御入力経路ＬＣＮと、制御入力経路ＬＣＮに挿入接続され、半導体素子Ｑ１を保護する保護素子Ｄ１と、制御入力経路ＬＣＮにおける保護素子Ｄ１と半導体素子の制御端子Ｇとの間に設けられ、保護素子Ｄ１の挿入による電圧降下Ｖｆを補償するバッファ回路２０と、を備える。

Description

リレー駆動回路
　本明細書に開示される技術は、リレー駆動回路に関し、詳しくは、電源電圧が低下した場合であっても、リレーの動作状態を保持できる技術に関する。
　従来、電源電圧が低下した場合であっても、リレーの動作状態を保持できる技術として、例えば、特許文献１に記載された技術が知られている。特許文献１では、リレーを駆動する２系列の第１、第２スイッチを設け、そのうち第２スイッチには、リレーのコイルとの間に抵抗が設けられている。そしてリレーの接点を作動させた後には、抵抗が設けられた第２スイッチによってリレーを駆動し、電源電圧が低下した場合に第１スイッチを駆動することによって省電力化しつつ、電源電圧の低下時にもリレーの動作状態を保持できる技術が開示されている。
特開２０１４－１１６１９７号公報
　しかしながら、近年、特許文献１にも示されるように、リレーの駆動には半導体素子が用いられおり、電源電圧の低下は半導体素子の制御入力電圧が低下し、リレー駆動の制御に悪影響を及ぼす可能性がある。
　また、図２に示されるリレー駆動回路１０Ｐのように、２個のリレー（ＲＬ１、ＲＬ２）が２段に接続され、２段目のリレー（下流リレー）ＲＬ２が１段目のリレー（上流リレー）ＲＬ１の負荷となる場合においては、下流リレーＲＬ２を駆動する半導体素子Ｑ１の制御入力経路ＬＣＮに、半導体素子Ｑ１を保護するためのダイオードＤ１が挿入されることがある。このダイオードＤ１は、下流リレーＲＬ２と並列接続される負荷ＲＤ１がモータ等の誘導性負荷である場合に、誘導性負荷からのサージから半導体素子Ｑ１を保護するために制御入力経路ＬＣＮに挿入される。この場合、ダイオードＤ１の電圧降下（順方向電圧）Ｖｆによって、半導体素子Ｑ１の制御入力電圧が低下し、バッテリ電圧（電源電圧）Ｖｂの低下度合いによっては、半導体素子Ｑ１のオン状態、すなわち、下流リレーＲＬ２の動作状態を保持できなくなる懸念があった。
　そこで、本明細書に開示される技術は、上流リレーの負荷となる下流リレーを駆動する場合において、駆動用半導体素子の制御入力経路に保護素子が挿入される場合であっても、電源電圧がより低電圧である時に下流リレーの動作状態を保持できるリレー駆動回路を提供する。
　本明細書に開示されるリレー駆動回路は、上流リレーと、前記上流リレーの駆動に応じて駆動される下流リレーとの間に設けられ、前記下流リレーを駆動するリレー駆動回路であって、前記下流リレーのオン・オフをスイッチする半導体素子と、前記半導体素子の制御端子に電気的に接続され、前記上流リレーを介して電源電圧が印加される制御入力経路と、前記制御入力経路に挿入接続され、前記半導体素子を保護する保護素子と、前記制御入力経路における前記保護素子と前記半導体素子の前記制御端子との間に設けられ、前記保護素子の挿入による電圧降下を補償するバッファ回路と、を備える。
　本構成によれば、バッファ回路によって保護素子の挿入による電圧降下が補償され、それによって保護素子による電源電圧の低下量が低減される。そのため、上流リレーの負荷となる下流リレーを駆動する場合において、半導体素子の制御入力経路に保護素子が挿入される場合であっても、電源電圧がより低電圧である時に下流リレーの動作状態を保持できる。
　上記リレー駆動回路において、前記バッファ回路は、ＰＮＰ型バイポーラトランジスタと、ＮＰＮ型バイポーラトランジスタと、を含み、前記ＰＮＰ型バイポーラトランジスタのエミッタが電源ラインに接続され、コレクタが前記半導体素子の制御端子に電気的に接続されており、前記ＮＰＮ型バイポーラトランジスタのコレクタが前記ＰＮＰ型バイポーラトランジスタのベースに電気的に接続され、ベースが前記保護素子の出力側に電気的に接続され、エミッタが接地されており、前記保護素子は、アノードが前記上流リレーのリレー接点に接続され、カソードが前記ＮＰＮ型バイポーラトランジスタのベースに接続される保護ダイオードによって構成されるようにしてもよい。
　本構成によれば、２個のバイポーラトランジスタによって構成されるバッファ回路によって、ダイオードの挿入による電圧降下（順方向電圧）を適切に補償できる。すなわち、ダイオードの順方向電圧は、ほぼ０．７Ｖであり、ＰＮＰ型バイポーラトランジスタのコレクタ－エミッタ間電圧は、通常０．７Ｖ未満である。そのため、電源電圧を、ＰＮＰ型バイポーラトランジスタを介する場合、ダイオードを介する場合と比べて電圧低下の少ない電源電圧を半導体素子の制御端子に印加することができる。すなわち、ダイオードの挿入による電圧降下が適切に補償される。
　また、上記リレー駆動回路において、前記バッファ回路は、さらに、アノードが前記ＰＮＰ型バイポーラトランジスタのベースに電気的に接続され、カソードが前記ＮＰＮ型バイポーラトランジスタのコレクタに電気的に接続された整流ダイオードを含むようにしてもよい。
　本構成によれば、電源がバッテリの場合、バッテリの逆接時の保護ができる。
　本明細書に開示されるリレー駆動回路によれば、上流リレーの負荷となる下流リレーを駆動する場合において、駆動用半導体素子の制御入力経路に保護素子が挿入される場合であっても、電源電圧がより低電圧である時に下流リレーの動作状態を保持できる。
本発明に係る一実施形態のリレー駆動回路を含むリレーシステムの概略的なブロック図 従来のリレー駆動回路を含むリレーシステムの概略的なブロック図 別の例のリレー駆動回路を含むリレーシステムの概略的なブロック図
　＜実施形態＞
　本発明に係るリレー駆動回路１０の一実施形態について図１を参照しつつ説明する。本実施形態では、リレー駆動回路１０は、自動車に搭載され、また、電源は自動車に搭載されるバッテリＢａである。なお、リレー駆動回路１０および電源は、車載用に限られない。
　１．回路構成
　リレー駆動回路１０は、図１に示されるように、上流リレーＲＬ１と、上流リレーＲＬ１の駆動に応じて駆動される下流リレーＲＬ２との間に設けられ、下流リレーＲＬ２を駆動する。すなわち、下流リレーＲＬ２は、上流リレーＲＬ１に対してモータＭ等の誘導性負荷ＲＤ１と並列されており、誘導性負荷ＲＤ１と同様に、上流リレーＲＬ１がオンされた場合にオンされる。
　リレー駆動回路１０は、半導体素子Ｑ１、制御入力経路ＬＣＮ、保護ダイオードＤ１、およびバッファ回路２０を含む。
　半導体素子Ｑ１は、例えば、図１に示されるようにＮチャンネルＭＯＳＦＥＴによって構成され、上流リレーＲＬ１のオン・オフに応じて下流リレーＲＬ２のオン・オフをスイッチする。詳しくは、半導体素子Ｑ１は、下流リレーＲＬ２の励磁コイルＬ２に流れる励磁電流を、オン・オフする。半導体素子Ｑ１のゲートＧには、バイアス抵抗（Ｒ１、Ｒ２）が接続されている。
　制御入力経路ＬＣＮは、半導体素子Ｑ１の制御端子であるゲートＧに電気的に接続される。上流リレーＲＬ１のオン時に、制御入力経路ＬＣＮに、上流リレーＲＬ１のリレー接点１を介してバッテリ電圧（電源電圧）Ｖｂが印加される。
　保護ダイオードＤ１（「保護素子」の一例）は、制御入力経路ＬＣＮに挿入して設けられる。保護ダイオードＤ１は、上流リレーＲＬ１に接続されるモータＭ等の誘導性負荷ＲＤ１から制御入力経路ＬＣＮを介して伝搬するサージに対して、半導体素子Ｑ１を保護する。保護ダイオードＤ１のアノードＡは、制御入力経路ＬＣＮを介して上流リレーＲＬ１のリレー接点１に接続され、カソードＫは、バイアス抵抗Ｒ３を介して、後述するＮＰＮ型バイポーラトランジスタＴＲ１のベースＢに接続されている。
　バッファ回路２０は、制御入力経路ＬＣＮにおいて、保護ダイオードＤ１と半導体素子Ｑ１のゲートＧとの間に設けられ、保護ダイオードＤ１による電圧降下（順方向電圧）Ｖｆを補償する。
　バッファ回路２０は、具体的には、図１に示されるように、ＮＰＮ型バイポーラトランジスタ（以下、「ＮＰＮトランジスタ」と記す）ＴＲ１、ＰＮＰ型バイポーラトランジスタ（以下、「ＰＮＰトランジスタ」と記す）ＴＲ２、整流ダイオードＤ２、およびバイアス抵抗（Ｒ３、Ｒ４、Ｒ５，Ｒ６）を含む。
　ＮＰＮトランジスタＴＲ１のエミッタＥはグランドに接続されて接地されており、コレクタＣは整流ダイオードＤ２のカソードＫに接続され、整流ダイオードＤ２およびバイアス抵抗Ｒ５を介してＰＮＰトランジスタＴＲ２のベースＢに電気的に接続されている。また、ＮＰＮトランジスタＴＲ１のベースＢは、バイアス抵抗Ｒ３を介して保護ダイオードＤ１のカソードＫ（保護素子の出力側）に電気的に接続されている。
　ＰＮＰトランジスタＴＲ２のエミッタＥは電源ラインＬＶに接続され、コレクタＣはバイアス抵抗Ｒ１を介して半導体素子Ｑ１のゲートＧに電気的に接続され、ベースＢはバイアス抵抗Ｒ５を介して整流ダイオードＤ２のアノードＡに接続されている。
　また、整流ダイオードＤ２のアノードＡがバイアス抵抗Ｒ５を介してＰＮＰトランジスタＴＲ２のベースＢに電気的に接続され、カソードＫがＮＰＮトランジスタのコレクタＣに接続されている。整流ダイオードＤ２はバッテリＢａの逆接時の保護をする。すなわち、バッテリＢａが逆に接続された場合において、整流ダイオードＤ２が設けられない場合には、電流が、接地→抵抗Ｒ４→ＮＰＮトランジスタＴＲ１のベースＢ－コレクタＣ間→抵抗Ｒ５→抵抗Ｒ６→電源ラインＬＶの経路で流れることになる。この場合、ＮＰＮトランジスタＴＲ１およびＰＮＰトランジスタＴＲ２のベースＢ－エミッタＥ間には逆電圧が印加されることとなり、それによってトランジスタ素子が破損する虞がある。
　２．バッファ回路の動作
　次に、上記構成によるバッファ回路２０の動作を説明する。
　上流リレー用駆動スイッチＳＷ１のオンに伴い上流リレーＲＬ１がオンすると、バッテリ電圧Ｖｂが制御入力経路ＬＣＮおよび保護ダイオードＤ１を介してバッファ回路２０に印加される。すると、ＮＰＮトランジスタＴＲ１にベース電流が流れることによってＮＰＮトランジスタＴＲ１がオンし、それによってＰＮＰトランジスタＴＲ２にベース電流が流れることによってＰＮＰトランジスタＴＲ２がオンする。
　すると、半導体素子Ｑ１のゲートＧに、ＰＮＰトランジスタＴＲ２を介して、バッテリ電圧Ｖｂを印加することができ、それによって半導体素子Ｑ１がオンし、下流リレーＲＬ２がオンする。
　その際、ＰＮＰトランジスタＴＲ２のコレクタ－エミッタ間の電圧降下は、通常、０．１Ｖ以下であり、保護ダイオードＤ１による電圧降下Ｖｆ（通常、０．７Ｖ）よりも十分小さい。そのため、図２に示される従来例と比べて、よりバッテリ電圧Ｖｂに近い電圧を半導体素子Ｑ１のゲートＧ（詳細には、バイアス抵抗Ｒ１、Ｒ２）に印加することができる。それによって、制御入力経路ＬＣＮに保護ダイオードＤ１が設けられる構成において、従来例と比べてバッテリ電圧Ｖｂがより低い電圧まで低下した場合であっても、半導体素子Ｑ１をオン保持でき、下流リレーＲＬ２をオン保持できる。
　３．実施形態の効果
　バッファ回路２０によって保護ダイオードＤ１の挿入による電圧降下Ｖｆが補償される。すなわち、バッファ回路２０によって保護ダイオードＤ１によるバッテリ電圧Ｖｂの低下量が低減される。そのため、上流リレーＲＬ１の負荷となる下流リレーＲＬ２を駆動する場合において、半導体素子（駆動用半導体素子）Ｑ１の制御入力経路ＬＣＮに保護ダイオードＤ１が挿入される場合であっても、バッファ回路２０が設けられない場合と比べてバッテリ電圧Ｖｂがより低電圧である時に下流リレーＲＬ２の動作状態を保持できる。それは、車両システムの機能性および安全性の向上につながる。
　その際、バッファ回路２０は、主に２個のバイポーラトランジスタ（ＴＲ１、ＴＲ２）による簡易な構成によって、保護ダイオードＤ１の挿入による電圧降下（順方向電圧）Ｖｆを適切に補償できる。すなわち、通常、ダイオードの順方向電圧は、ほぼ０．７Ｖであり、ＰＮＰ型バイポーラトランジスタＴＲ２のオン抵抗による電圧降下は、通常０．１Ｖ以下である。そのため、バッテリ電圧Ｖｂを、ＰＮＰ型バイポーラトランジスタＴＲ２を介して半導体素子Ｑ１のゲート端子（制御端子）Ｇに印加する場合、保護ダイオードＤ１を介する場合と比べて、電圧低下の少ないバッテリ電圧Ｖｂをゲート端子Ｇに印加することができる。すなわち、保護ダイオードＤ１の挿入による電圧降下Ｖｆが確実に補償され、低減される。
　＜他の実施形態＞
　本発明は上記記述および図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
　（１）上記実施形態においては、バッファ回路２０を２個のバイポーラトランジスタ（ＴＲ１、ＴＲ２）によって構成する例を示したが、バッファ回路２０の構成はこれに限られない。例えば、図３に示されるように、バッファ回路２０は、ＮＰＮトランジスタＴＲ１に代えてＮチャネルＭＯＳＦＥＴ１、ＰＮＰトランジスタＴＲ２に代えてＰチャネルＭＯＳＦＥＴ２によって構成するようにしてもよい。
　（２）上記実施形態においては、保護素子が保護ダイオードＤ１である例を示したが、保護素子は必ずしも保護ダイオードＤ１に限られない。例えば、誘導性負荷ＲＤ１からのサージが非常に小さい場合、保護素子は抵抗値の小さい抵抗によって構成するようにしてもよい。
　（３）上記実施形態においては、バッファ回路２０にバッテリ逆接保護用の整流ダイオードＤ２を設ける例を示したが、これに限られず、整流ダイオードＤ２は省略されてもよい。
１０…リレー駆動回路
２０…バッファ回路
Ｂａ…バッテリ（電源）
Ｄ１…保護ダイオード（保護素子）
Ｄ２…整流ダイオード
Ｇ…ゲート（半導体素子の制御端子）
ＬＣＮ…制御入力経路
Ｑ１…半導体素子
ＲＬ１…上流リレー
ＲＬ２…下流リレー
ＴＲ１…ＮＰＮ型バイポーラトランジスタ
ＴＲ２…ＰＮＰ型バイポーラトランジスタ
Ｖｂ…バッテリ電圧（電源電圧）

Claims (3)

  1. 　上流リレーと、前記上流リレーの駆動に応じて駆動される下流リレーとの間に設けられ、前記下流リレーを駆動するリレー駆動回路であって、
    　前記下流リレーのオン・オフをスイッチする半導体素子と、
    　前記半導体素子の制御端子に電気的に接続され、前記上流リレーを介して電源電圧が印加される制御入力経路と、
    　前記制御入力経路に挿入接続され、前記半導体素子を保護する保護素子と、
    　前記制御入力経路における前記保護素子と前記半導体素子の前記制御端子との間に設けられ、前記保護素子の挿入による電圧降下を補償するバッファ回路と、を備えた、リレー駆動回路。
  2. 　請求項１に記載のリレー駆動回路において、
    　前記バッファ回路は、ＰＮＰ型バイポーラトランジスタと、ＮＰＮ型バイポーラトランジスタと、を含み、
    　前記ＰＮＰ型バイポーラトランジスタのエミッタが電源ラインに接続され、コレクタが前記半導体素子の制御端子に電気的に接続されており、
    　前記ＮＰＮ型バイポーラトランジスタのコレクタが前記ＰＮＰ型バイポーラトランジスタのベースに電気的に接続され、ベースが前記保護素子の出力側に電気的に接続され、エミッタが接地されており、
    　前記保護素子は、アノードが前記上流リレーのリレー接点に接続され、カソードが前記ＮＰＮ型バイポーラトランジスタのベースに接続される保護ダイオードによって構成される、リレー駆動回路。
  3. 　請求項２に記載のリレー駆動回路において、
    　前記バッファ回路は、さらに、
    　アノードが前記ＰＮＰ型バイポーラトランジスタのベースに電気的に接続され、カソードが前記ＮＰＮ型バイポーラトランジスタのコレクタに電気的に接続された整流ダイオードを含む、リレー駆動回路。
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