WO2018159057A1 - 磁気記憶素子、磁気記憶装置、電子機器、および磁気記憶素子の製造方法 - Google Patents

磁気記憶素子、磁気記憶装置、電子機器、および磁気記憶素子の製造方法 Download PDF

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WO2018159057A1
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layer
tunnel junction
magnetic
junction elements
storage
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裕行 内田
細見　政功
大森　広之
別所　和宏
肥後　豊
佐藤　陽
直基 長谷
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices

Definitions

  • the present disclosure relates to a magnetic memory element, a magnetic memory device, an electronic apparatus, and a method for manufacturing the magnetic memory element.
  • NOR type flash memory Dynamic Random Access Memory
  • FeRAM Feroelectric Random Access Memory
  • PCRAM Phase-Change Random Access Memory, Random Access Memory RAM
  • an MRAM that stores information according to the magnetization direction of a magnetic substance is attracting attention as a storage element for code storage or working memory because it can operate at high speed and can be rewritten almost infinitely.
  • the STT-MRAM When the spin-polarized electrons that have passed through the magnetic layer whose magnetization direction is fixed enter the magnetic layer whose magnetization direction is free, torque is applied to the magnetization direction of the entering magnetic layer.
  • the magnetization direction of the magnetic layer is reversed by using torque caused by spin-polarized electrons.
  • Such an STT-MRAM can simplify the structure of the memory cell, and the smaller the volume of the memory cell, the smaller the amount of current required for the magnetization reversal of the magnetic layer. Therefore, the STT-MRAM is expected as a nonvolatile memory capable of reducing power consumption and increasing capacity.
  • Patent Document 1 magnetic storage in which two tunnel junction elements (also referred to as MTJ (Magnetic Tunnel Junction) elements) are stacked and electrically connected in series to multi-value stored information. An element is disclosed.
  • MTJ Magnetic Tunnel Junction
  • the applied voltage required for rewriting information stored in the magnetic memory element is the sum of the magnetization reversal voltages of the tunnel junction elements. Therefore, in the magnetic memory element disclosed in Patent Document 1, it is difficult to reduce power consumption. Further, in the magnetic memory element disclosed in Patent Document 1, the structure becomes multi-layered and complicated, which may reduce the reliability.
  • the present disclosure proposes a new and improved magnetic memory element, magnetic memory device, electronic apparatus, and magnetic memory element manufacturing method capable of storing multi-value information with a simpler structure.
  • Each of the cross-sectional shapes obtained by cutting the tunnel junction element in the stacking direction is a polygonal shape including an upper side and a lower side parallel to each other, and the ratio of the lower side to the upper side is different for each of the plurality of tunnel junction elements.
  • Each of the cross-sectional shapes obtained by cutting the tunnel junction element in the stacking direction is a polygonal shape including an upper side and a lower side parallel to each other, and the ratio of the lower side to the upper side is different for each of the plurality of tunnel junction elements.
  • a magnetic storage device in which a plurality of are arranged in an array.
  • Each of the cross-sectional shapes obtained by cutting the tunnel junction element in the stacking direction is a polygonal shape including an upper side and a lower side parallel to each other, and the ratio of the lower side to the upper side is different for each of the plurality of tunnel junction elements.
  • an electronic device including a magnetic storage unit in which a plurality of the storage units are arranged in an array, and an arithmetic processing unit that executes information processing based on information stored in the magnetic storage unit.
  • a stacked body including a reference layer with a fixed magnetization direction, a storage layer with a reversible magnetization direction, and an insulator layer sandwiched between the reference layer and the storage layer is formed.
  • a method for manufacturing a magnetic memory element including a step of changing a shape of a layer and a step of electrically connecting the plurality of tunnel junction elements in parallel.
  • the present disclosure it is possible to make the reversal voltages in the magnetization direction of the respective storage layers different by making the cross-sectional shapes of the plurality of tunnel junction elements electrically connected in parallel different from each other.
  • Non-volatile semiconductor memory elements are remarkably advanced as represented by flash memory, and development is proceeding at a pace to drive out memory devices other than semiconductor memory elements such as HDD (Hard Disk Drive) devices.
  • the storage device composed of a nonvolatile semiconductor storage element can be a code storage that stores programs and calculation parameters, and a working memory that temporarily stores parameters that change as appropriate during the execution of the programs. Development of is being considered.
  • nonvolatile semiconductor memory element for example, a NOR type or a NAND type flash memory can be cited.
  • FeRAM that stores information by the remanent polarization of the ferroelectric
  • PCRAM that stores information by the phase state of the phase change film
  • MRAM that stores information by the magnetization direction of the magnetic material
  • MRAM since the MRAM stores information in the magnetization direction of the magnetic material, the information can be rewritten at high speed and almost unlimitedly. For this reason, MRAM has been particularly actively developed, and has been partially put into practical use in the fields of industrial automation equipment and aircraft.
  • an MRAM capable of reversing the magnetization direction of the magnetic material by a method other than using a current magnetic field from the wiring has been studied. Specifically, an MRAM that reverses the magnetization of a magnetic material using spin torque magnetization reversal has been studied.
  • Spin torque magnetization reversal means that when spin-polarized electrons that have passed through a magnetic material having a magnetization direction fixed in a predetermined direction enter another magnetic material, torque is applied to the magnetization direction of the entering magnetic material.
  • This is a magnetization reversal method used. According to this, a current exceeding the threshold (that is, spin-polarized electrons) flows, and the magnetization direction of the magnetic material to which torque equal to or greater than the threshold is applied is reversed in a direction parallel to the applied torque.
  • the direction of torque applied to the magnetization direction of the magnetic material can be controlled by changing the polarity of the current flowing through the magnetic material.
  • the absolute value of the current required to cause the spin torque magnetization reversal is approximately 1 mA or less for a magnetic memory element having a size of about 0.1 ⁇ m, and decreases as the volume of the magnetic memory element decreases. Therefore, an MRAM using spin torque magnetization reversal (also referred to as an STT-MRAM) can operate with low power consumption because current required for writing can be further reduced. In addition, since the STT-MRAM does not require a wiring such as a word line for generating a current magnetic field, the capacity can be further increased by further downsizing the magnetic memory element.
  • the STT-MRAM has the characteristics of the MRAM that information rewriting can be performed at high speed and almost unlimitedly, and can achieve low power consumption and large capacity. It is attracting much attention as a non-volatile semiconductor memory element.
  • FIG. 1 is a cross-sectional view schematically illustrating a laminated structure of a magnetic memory element 1 used in an STT-MRAM.
  • a magnetic memory element 1 used for an STT-MRAM includes an underlayer 2, a magnetization fixed layer 3C provided on the underlayer 2, and a magnetization provided on the magnetization fixed layer 3C.
  • the underlayer 2 controls the crystal orientation of the magnetization fixed layer 3 ⁇ / b> C laminated on the underlayer 2.
  • the underlayer 2 may be formed of a material whose crystal orientation or magnetic anisotropy substantially coincides with the magnetization fixed layer 3C.
  • the underlayer 2 can also function as a lower electrode of the magnetic memory element 1.
  • the magnetization fixed layer 3 ⁇ / b> C is formed of a magnetic material including a ferromagnetic material, and is provided on the base layer 2.
  • the magnetization fixed layer 3C has a magnetization direction fixed in a predetermined direction (for example, downward in FIG. 1), and is magnetically coupled to the reference layer 3A via the magnetization coupling layer 3B. Counteract the leakage magnetic field.
  • the magnetization fixed layer 3C may be made of a ferromagnetic material having a magnetic moment in which the magnetization direction is fixed in the direction perpendicular to the film surface.
  • the magnetization direction of the magnetization fixed layer 3C may be upward (a direction facing the cap layer 6) or downward (a direction facing the base layer 2) with respect to the direction perpendicular to the film surface. Good.
  • the magnetization coupling layer 3B is made of a nonmagnetic material and is sandwiched and provided between the magnetization fixed layer 3C and the reference layer 3A.
  • the magnetic coupling layer 3B can stabilize the magnetization direction of the reference layer 3A and improve the retention characteristic of the magnetization direction of the reference layer 3A by magnetically coupling the magnetization fixed layer 3C and the reference layer 3A.
  • the magnetic coupling layer 3B may be formed of a nonmagnetic metal material such as Cr, Cu, Ru, Re, Rh, Os, or Ir, for example.
  • the reference layer 3A is formed of a magnetic material including a ferromagnetic material, and is provided on the magnetization fixed layer 3C via the magnetization coupling layer 3B.
  • the reference layer 3 ⁇ / b> A has a fixed magnetization direction (for example, upward in FIG. 1) that is antiparallel to the magnetization direction of the magnetization fixed layer 3 ⁇ / b> C, and functions as a reference for the magnetization direction held in the storage layer 5. Since the reference layer 3A is magnetically coupled to the magnetization fixed layer 3C via the magnetization coupling layer 3B, the retention property in the magnetization direction can be improved.
  • the structure composed of the magnetization fixed layer 3C, the magnetization coupling layer 3B, and the reference layer 3A using such magnetic coupling is also referred to as a laminated ferripin structure, for example.
  • the structure in which the laminated ferripin structure including the magnetization fixed layer 3C, the magnetization coupling layer 3B, and the reference layer 3A is provided below the storage layer 5 (that is, the base layer 2 side) is also referred to as a bottom pin structure.
  • the structure in which the laminated ferri pin structure is provided on the upper side (that is, the cap layer 62 side) with respect to the memory layer 5 is also referred to as a top pin structure.
  • the magnetic memory element 1 may have a bottom pin structure or a top pin structure.
  • the insulator layer 4 is formed of a non-magnetic material and is provided between the reference layer 3A and the storage layer 5.
  • the insulator layer 4 is sandwiched between the reference layer 3 ⁇ / b> A and the memory layer 5, thereby forming a tunnel junction element that exhibits a tunnel magnetoresistance (TMR) effect.
  • TMR tunnel magnetoresistance
  • the tunnel junction element reverses the magnetization direction of the storage layer 5 by transferring spin torque between the storage layer 5 and the reference layer 3 ⁇ / b> A via spin-polarized electrons passing through the insulator layer 4. Can do. Further, the tunnel junction element changes the electric resistance of the insulator layer 4 by the magnetoresistance effect based on whether the magnetization directions of the storage layer 5 and the reference layer 3A are parallel or antiparallel. Can do. Thereby, the magnetic memory element 1 can detect the magnetization direction (that is, stored information) of the memory layer 5 by measuring the electrical resistance between the reference layer 3A and the memory layer 5.
  • Such an insulator layer 4 includes various insulators such as MgO, Al 2 O 3 , AlN, SiO 2 , Bi 2 O 3 , MgF 2 , CaF, SrTiO 2 , AlLaO 3 , or Al—N—O. , A dielectric, or a semiconductor can be used. Further, when the insulator layer 4 is formed of MgO, the magnetoresistance change rate (that is, the MR ratio) can be further increased. When the MR ratio of the tunnel junction element is high, the injection efficiency of spin-polarized electrons can be improved, so that the current density required for the magnetization reversal of the storage layer 5 can be reduced.
  • MgO magnetoresistance change rate
  • the MR ratio of the tunnel junction element is high, the injection efficiency of spin-polarized electrons can be improved, so that the current density required for the magnetization reversal of the storage layer 5 can be reduced.
  • the insulator layer 4 may be made of a metal material.
  • the magnetic memory element 1 can cause injection of spin-polarized electrons and change in resistance due to the giant magnetoresistance (GMR) effect instead of the tunnel magnetoresistance effect.
  • GMR giant magnetoresistance
  • the memory layer 5 is made of a magnetic material containing a ferromagnetic material and is provided on the insulator layer 4. Further, the magnetization direction of the storage layer 5 is provided so as to be variable either parallel or antiparallel to the magnetization direction of the reference layer 3A. Thereby, the magnetic memory element 1 can memorize
  • the memory layer 5 may be formed of a ferromagnetic material having an easy axis of magnetization in a direction perpendicular to the film surface and a magnetic moment in which the magnetization direction is freely changed. Note that the memory layer 5 may be formed of a single layer, a stacked body of an insulator layer and a magnetic layer, or a stacked body of an oxide layer and a magnetic layer.
  • the ferromagnetic material constituting the magnetization fixed layer 3C, the reference layer 3A, and the storage layer 5, for example, Co—Fe—B can be used.
  • the magnetization direction of the magnetization fixed layer 3C and the reference layer 3A does not need to be completely fixed.
  • the magnetization fixed layer 3 ⁇ / b> C and the reference layer 3 ⁇ / b> A only need to change the magnetization direction more easily than the storage layer 5 by increasing the coercive force, increasing the film thickness, or increasing the magnetic damping constant.
  • the magnetization direction of the magnetization fixed layer 3C and the reference layer 3A may be fixed by contacting an antiferromagnetic layer made of PtMn or IrMn.
  • the storage layer 5 may be formed so that the effective demagnetizing field received by the storage layer 5 is smaller than the saturation magnetization amount Ms when writing information or the like.
  • the storage layer 5 is formed of a ferromagnetic material having a Co—Fe—B composition, and the effective demagnetizing field received by the storage layer 5 is made smaller than the saturation magnetization Ms.
  • the magnetization direction can be directed perpendicular to the film surface. In such a case, since the magnetic memory element 1 is configured as a perpendicular magnetization type STT-MRAM, the power consumption can be reduced by reducing the current value that reverses the magnetization direction of the memory layer 5.
  • the cap layer 6 functions as a protective layer for the magnetic memory element 1. Further, when the cap layer 6 is formed of a metal material, the cap layer 6 can also function as an upper electrode of the magnetic memory element 1.
  • information “0” or “1” can be defined by the relative angle between the magnetization direction of the storage layer 5 and the magnetization direction of the reference layer 3A. Therefore, information can be stored.
  • the magnetization directions of the magnetization fixed layer 3C, the reference layer 3A, and the storage layer 5 may be in the in-plane direction of the film surface. That is, the magnetization fixed layer 3C and the reference layer 3A are formed to have a magnetic moment in which the magnetization direction is fixed in the in-plane direction of the film surface, and the storage layer 5 has the easy axis of magnetization in the in-plane direction of the film surface. It may be formed to have a magnetic moment directed to In such a case, the magnetic memory element 1 is configured as an in-plane magnetization type STT-MRAM.
  • the laminated ferri-pin structure in which the reference layer 3A is magnetically coupled to the magnetization fixed layer 3C via the magnetization coupling layer 3B is shown, but the lamination structure of the magnetic memory element 1 is not limited to the above.
  • the magnetic memory element 1 does not include the magnetization coupling layer 3B and the magnetization fixed layer 3C, and does not have to form a laminated ferripin structure.
  • the magnetic memory element 1 may have a dual-MTJ structure in which the insulating layer 4 and the reference layer 3A are provided on both surfaces of the memory layer 5 and two MTJ elements are formed on both surfaces of the memory layer 5, respectively. Good.
  • Electrons can take two types of spin angular momentum, but here we define them as upward and downward, respectively. According to this definition, the number of upward electrons and the number of downward electrons are the same in the nonmagnetic material, and the number of upward electrons and the number of downward electrons are different in the ferromagnetic material.
  • the number of electrons passing through the reference layer 3A is the same as the number of upward electrons due to relaxation of spin polarization. It enters the storage layer 5 before becoming (that is, unpolarized state).
  • the spin polarization direction is opposite to the spin polarization direction of electrons entering from the reference layer 3A. Therefore, in order to reduce the energy of the entire system, some of the electrons that have entered from the reference layer 3A reverse the direction of the spin angular momentum. However, since the spin angular momentum is preserved in the entire system, the same amount of reaction as the total change in the spin angular momentum of the inverted electrons is added to the magnetic moment of the storage layer 5.
  • the magnetic moment of the storage layer 5 starts precession and then becomes stable after being inverted by 180 degrees.
  • the magnetic material forming the storage layer 5 has an easy axis of magnetization and has uniaxial anisotropy.
  • the magnetization direction of the storage layer 5 is reversed from a state antiparallel to the magnetization direction of the reference layer 3A to a parallel state. Therefore, in the magnetic memory element 1, the magnetization direction of the memory layer 5 can be reversed by injecting electrons from the reference layer 3A to the memory layer 5 (that is, passing a current from the memory layer 5 to the reference layer 3A). .
  • information is written to the memory layer 5 with a current having a polarity corresponding to information to be written to the tunnel junction element including the memory layer 5, the insulator layer 4, and the reference layer 3A. Is carried out by flowing more than a threshold value.
  • Equation 1A is an equation for inverting the storage layer 5 having a magnetization direction parallel to the magnetization direction of the reference layer 3A
  • Equation 1B is a storage layer 5 having a magnetization direction antiparallel to the magnetization direction of the reference layer 3A. Is an expression for inverting.
  • a threshold value I c_para of a current (also referred to as a reversal current) necessary for reversing the magnetization direction of the storage layer 5 is expressed by the following expressions 2A and 2B.
  • Expression 2A is an expression for inverting the storage layer 5 having a magnetization direction parallel to the magnetization direction of the reference layer 3A
  • Expression 2B is a storage layer 5 having a magnetization direction antiparallel to the magnetization direction of the reference layer 3A. Is an expression for inverting.
  • A is a constant
  • ⁇ is a damping constant
  • Ms saturation magnetization
  • V is the volume of the storage layer 5
  • g (0) and g ( ⁇ ) are parallel or antiparallel to the spin of electrons.
  • a coefficient for the efficiency with which spin torque is transmitted to the memory layer 5 P is the spin polarizability
  • Hk is an effective anisotropic magnetic field.
  • the magnetic memory element 1 can reduce the current at the time of writing with respect to the magnetic memory element using the magnetization reversal by the current magnetic field, and does not require wiring for generating the current magnetic field. Low power consumption and large capacity are easy.
  • the STT-MRAM defines information “0” or “1” depending on the relative angle between the magnetization direction of the storage layer 5 and the magnetization direction of the reference layer 3A.
  • the magnetization direction of the storage layer 5 is two directions due to uniaxial anisotropy, the information that can be stored by one tunnel junction element is up to binary. Therefore, in order to further improve the storage density of the STT-MRAM, it has been studied to make it possible to store multilevel information by using a plurality of tunnel junction elements.
  • Patent Document 1 described above proposes a magnetic memory element that can store multilevel information by stacking a plurality of tunnel junction elements and electrically connecting them in series.
  • a magnetic memory element since a plurality of tunnel junction elements are stacked, the number of stacked magnetic memory elements increases, resulting in a complicated structure and reduced reliability.
  • the voltage required for writing information is the sum of the magnetization reversal voltages of the tunnel junction elements, so that the power consumption increases as the write voltage increases. .
  • the inventors of the present invention have come up with a technique according to the present disclosure by intensively studying the above-described problems and the like.
  • the magnetic memory element according to this embodiment can store multilevel information without increasing the write voltage by electrically connecting a plurality of tunnel junction elements in parallel.
  • each of the plurality of tunnel junction elements is formed so that the cross-sectional shapes cut in the stacking direction are different from each other. According to this, since the magnetic memory element according to the present embodiment can more easily form each of the plurality of tunnel junction elements with different characteristics, the magnetization direction of each of the tunnel junction elements can be more accurately set. It is possible to control.
  • FIG. 2 is a schematic diagram showing the structure of the magnetic memory element 10 according to this embodiment.
  • the magnetic memory element 10 has a configuration in which a first tunnel junction element 20 and a second tunnel junction element 30 are electrically connected in parallel.
  • electrodes and wirings connected to the first tunnel junction element 20 and the second tunnel junction element 30 are schematically shown.
  • the first tunnel junction element 20 is, for example, a tunnel junction element in which a first reference layer 23, a first insulator layer 24, and a first memory layer 25 are stacked in this order.
  • the first tunnel junction element 20 can control the magnetization direction of the first storage layer 25 according to the polarity of the current flowing through the first tunnel junction element 20.
  • the magnetization directions of the first reference layer 23 and the first storage layer 25 may be a direction perpendicular to the film surface or an in-plane direction.
  • the functions and materials of the first reference layer 23, the first insulator layer 24, and the first memory layer 25 are the same as the reference layer 3A, the insulator layer 4, and the memory layer 5 described in FIG. Since they are substantially the same, their description is omitted.
  • the second tunnel junction element 30 is, for example, a tunnel junction element in which a second reference layer 33, a second insulator layer 34, and a second memory layer 35 are stacked in this order.
  • the second tunnel junction element 30 can control the magnetization direction of the second storage layer 35 by the polarity of the current flowing through the second tunnel junction element 30.
  • the magnetization directions of the second reference layer 33 and the second storage layer 35 may be a direction perpendicular to the film surface or an in-plane direction.
  • the functions and materials of the second reference layer 33, the second insulator layer 34, and the second memory layer 35 are substantially the same as those of the reference layer 3A, the insulator layer 4, and the memory layer 5 described in FIG. Therefore, the description thereof is omitted.
  • magnetization fixing directions of the first reference layer 23 and the second reference layer 33 may be the same in order to simplify the operation of the magnetic memory element 10.
  • the magnetic storage element 10 individually controls the magnetization directions of the first storage layer 25 and the second storage layer 35. It becomes difficult.
  • the characteristics of the first tunnel junction element 20 and the second tunnel junction element 30 (by providing the cross-sectional shapes of the first tunnel junction element 20 and the second tunnel junction element 30) ( That is, a difference is provided in the inversion voltage) and individual control is possible.
  • each cross-sectional shape of the first tunnel junction element 20 and the second tunnel junction element 30 is a polygonal shape including an upper side and a lower side parallel to each other, and the ratio of the lower side to the upper side is different for each tunnel junction element. Formed as follows. For example, in the second tunnel junction element 30, the ratio W 2B / W 2T of the width W 2B of the lower side to the width W 2T of the upper side of the cross-sectional shape is lower than the width W 1T of the upper side of the cross-sectional shape of the first tunnel junction element 20 The width W 1B is different from the ratio W 1B / W 1T .
  • W 1B / W 1T and W 2B / W 2T may be, for example, 0.5 or more and 10 or less.
  • each of the cross-sectional shapes of the first tunnel junction element 20 and the second tunnel junction element 30 may be formed in a polygonal shape having a different number of vertices.
  • the cross-sectional shape of the first tunnel junction element 20 is a quadrangle
  • the cross-sectional shape of the second tunnel junction element 30 may be a concave polygon formed by combining a plurality of quadrangles.
  • the cross section in the stacking direction of the first tunnel junction element 20 and the second tunnel junction element 30 is a cross section cut by a plane including the center of the planar shape of the first tunnel junction element 20 and the second tunnel junction element 30. To do. Further, when the planar shapes of the first tunnel junction element 20 and the second tunnel junction element 30 are not isotropic (not circular), the cross-sectional shapes of the first tunnel junction element 20 and the second tunnel junction element 30 are the same.
  • the first tunnel junction element 20 and the second tunnel junction element 30 When the cross-sectional shapes of the first tunnel junction element 20 and the second tunnel junction element 30 are different from each other, the first tunnel junction element 20 and the second tunnel junction element 30 have the following effects in the first memory layer 25 and the second tunnel junction element 30.
  • the inversion voltages of the two memory layers 35 are different from each other.
  • the tunnel junction element having a larger element size can lower the reversal voltage of the storage layer.
  • the cross-sectional shape of the tunnel junction element is at least a concave polygon obtained by etching the storage layer, the magnetic film remaining around the storage layer has a magnetization component in the in-plane direction, so the magnetization direction perpendicular to the film surface The magnetization reversal of the storage layer having is promoted. Therefore, in the tunnel junction element having such a cross-sectional shape, the inversion voltage of the memory layer can be reduced.
  • the first tunnel junction element 20 and the second tunnel junction element 30 can have different inversion voltages of the first memory layer 25 and the second memory layer 35 by different cross-sectional shapes.
  • the magnetic memory element 10 controls the voltages applied to the first tunnel junction element 20 and the second tunnel junction element 30, thereby individually setting the magnetization directions of the first memory layer 25 and the second memory layer 35. It is possible to control.
  • the operation of writing information to the first tunnel junction element 20 and the second tunnel junction element 30 will be described as follows.
  • the inversion voltage of the first memory layer 25 is represented as V c1
  • the inversion voltage of the second memory layer 35 is represented as V c2
  • V c1 is greater than V c2 .
  • the inversion voltage V c1 may be applied to the first tunnel junction element 20 and the second tunnel junction element 30.
  • the first tunnel junction element 20 and the second tunnel junction element 30 are Information of (1, 1) or (0, 0) can be stored.
  • the inversion voltage V c1 is applied to the first tunnel junction element 20 and the second tunnel junction element 30, and then the inversion voltage V What is necessary is just to apply c2 .
  • the first tunnel junction element 20 and the second tunnel junction element 30 can store information of (1, 0) or (0, 1).
  • the layer configuration of the first tunnel junction element 20 and the second tunnel junction element 30 may be a structure in which a reference layer, an insulator layer, and a storage layer as illustrated in FIG. 2 are stacked.
  • the technology according to is not limited to such an example.
  • the first tunnel junction element 20 and the second tunnel junction element 30 are configured to magnetically couple the magnetization fixed layer and the reference layer to each other by sandwiching a nonmagnetic magnetization coupling layer such as Ru between the magnetization fixed layer and the reference layer.
  • a so-called laminated ferripin structure may be used.
  • the laminated ferripin structure in which the magnetization coupling layer is sandwiched between the magnetization fixed layer and the reference layer may be provided on the lower side or the upper side with respect to the storage layer.
  • the first tunnel junction element 20 and the second tunnel junction element 30 may have a so-called Dual-MTJ structure in which insulator layers are provided on both upper and lower sides of the storage layer.
  • the first tunnel junction element 20 and the second tunnel junction element 30 have the same layer configuration. Specifically, in the first tunnel junction element 20 and the second tunnel junction element 30, films having the same function are stacked in the same order. In such a case, the first tunnel junction element 20 and the second tunnel junction element 30 have different cross-sectional shapes by controlling post-processing such as etching after stacking a common film in the same film formation process. Can be. Note that the first tunnel junction element 20 and the second tunnel junction element 30 can also have different inversion voltages of the storage layer by providing a difference in the layer configuration, but in such a case, the tunnel junction A different film forming process is required for each element, and the manufacturing process becomes complicated, which is not preferable.
  • the layers of the first tunnel junction element 20 and the second tunnel junction element 30 are formed of the same material.
  • the first tunnel junction element 20 and the second tunnel junction element 30 have different cross-sectional shapes by controlling post-processing such as etching after stacking a common film in the same film formation process. Can be.
  • the first tunnel junction element 20 and the second tunnel junction element 30 can also have different inversion voltages of the memory layer by forming each layer with a different material. A different film forming process is required for each bonding element, and the manufacturing process becomes complicated, which is not preferable.
  • the layers of the first tunnel junction element 20 and the second tunnel junction element 30 are formed with the same film thickness.
  • the first tunnel junction element 20 and the second tunnel junction element 30 have different cross-sectional shapes by controlling post-processing such as etching after stacking a common film in the same film formation process. Can be.
  • the first tunnel junction element 20 and the second tunnel junction element 30 can also have different inversion voltages of the memory layer by forming each layer with a different film thickness. In such a case, This is not preferable because the manufacturing process becomes complicated.
  • FIGS. 3A to 5 are schematic views showing an example of a cross-sectional shape of a tunnel junction element used in the magnetic memory element 10 according to this embodiment.
  • FIG. 4 is used in the magnetic memory element 10 according to this embodiment. It is a schematic diagram which shows an example of the cross-sectional structure of a tunnel junction element.
  • FIG. 5 is a schematic diagram showing an example of the structure of the magnetic memory element 10F according to the present embodiment.
  • the tunnel junction element 40A may have a structure in which a reference layer 43A, an insulator layer 44A, and a memory layer 45A having a forward tapered shape in the stacking direction are stacked in this order.
  • the tunnel junction element 40A can have a concave polygonal cross-sectional shape in which a trapezoid having a forward tapered shape is provided on a quadrangle.
  • the tunnel junction element 40B may have a structure in which a reference layer 43B, an insulator layer 44B, and a memory layer 45B having a reverse taper shape in the stacking direction are stacked in this order.
  • the tunnel junction element 40B can have a concave polygonal cross-sectional shape in which a trapezoid having an inversely tapered shape is provided on a square.
  • the tunnel junction element 40C has a forward taper shape in the reference layer 43C, the insulator layer 44C, and the stacking direction, and the width of the lower side is the same as the width of the upper side of the insulator layer 44C.
  • a structure in which a certain storage layer 45C is sequentially laminated may be used.
  • the tunnel junction element 40C can have a hexagonal cross-sectional shape having a forward taper shape in the stacking direction.
  • the tunnel junction element 40D may have a structure in which three layers of a reference layer 43D having a forward taper shape in the stacking direction, an insulator layer 44D, and a memory layer 45D are sequentially stacked.
  • the tunnel junction element 40C can have a trapezoidal cross-sectional shape having a forward taper shape in the stacking direction.
  • the magnetic film remaining around the memory layer has a magnetization component in the in-plane direction, thereby promoting magnetization reversal of the memory layer having a magnetization direction perpendicular to the film surface. Therefore, the inversion voltage of the memory layer can be reduced.
  • the tunnel junction element 40E may have a structure in which a reference layer 43E, an insulator layer 44E having a smaller planar area than the reference layer 43E, and a memory layer 45E are sequentially stacked.
  • the quadrangle including the insulator layer 44E and the storage layer 45E can have a concave polygonal cross-sectional shape provided on the quadrangle including the reference layer 43E.
  • the tunnel junction element 40E can reduce the inversion voltage of the memory layer 45E.
  • the tunnel junction element 40F may have its cross-sectional shape changed by, for example, effective magnetic region processing such as oxidation treatment instead of physical processing such as etching.
  • the tunnel junction element 40F has a structure in which a reference layer 43F, an insulator layer 44F, and a storage layer 45F are sequentially stacked, and a partial region of the storage layer 45F is converted into a nonmagnetic inactive layer 46. May be.
  • the magnetic material can be converted to non-magnetic by performing oxidation treatment and oxidizing the magnetic material. Therefore, after the memory layer 45F is stacked and the tunnel junction element 40F is formed, a part of the magnetic material constituting the memory layer 45F is oxidized to make a part of the memory layer 45F a nonmagnetic inactive layer. 46 can be converted.
  • the cross-sectional shape of the tunnel junction element 40F represents the shape of the region formed from the reference layer 43F, the insulator layer 44F, and the memory layer 45F, and does not include the inactive layer 46. According to this, in the tunnel junction element 40F, it is possible to change the cross-sectional shape of a region having effective magnetism, such as the storage layer 45F, without performing physical processing.
  • the inert layer 46 that has become nonmagnetic by the oxidation treatment can be made magnetic again by performing a reduction treatment.
  • the tunnel junction element 40F can control the effective cross-sectional shape of the memory layer 45F by performing oxidation treatment or reduction treatment without performing physical processing such as etching.
  • the combination of the shapes of the first tunnel junction element 20G and the second tunnel junction element 30G is different if the ratio of the lower side to the upper side of the cross-sectional shape is different from each other. Any combination can be selected.
  • the first tunnel junction element 20G and the second tunnel junction element 30G change the cross-sectional shape of each other depending on the shape of the mask during etching. Specifically, as shown in FIG. 5, the first tunnel junction element 20G and the second tunnel junction element 30G have different sizes of regions of the first storage layer 25G and the second storage layer 35G masked at the time of etching. By doing so, the cross-sectional shapes may be different. Further, the first tunnel junction element 20G and the second tunnel junction element 30G may be formed such that the etching depths into the first storage layer 25G and the second storage layer 35G are the same.
  • the magnetic memory element 10G can control the cross-sectional shapes of the first tunnel junction element 20G and the second tunnel junction element 30G by a simpler method.
  • the magnetic memory element 10 electrically connects a plurality of tunnel junction elements in parallel, and makes the cross-sectional shapes of the plurality of tunnel junction elements connected in parallel differ from each other. It is possible to store multi-value information with a simpler structure.
  • FIGS. 6 to 14 are cross-sectional views illustrating each process of manufacturing the magnetic memory element 10 according to this embodiment.
  • the description of the semiconductor substrate that supports the magnetic memory element 10, the electrodes connected to the magnetic memory element 10, and the wiring is omitted.
  • the reference layer 53, the insulator layer 54, and the memory layer 55 are sequentially laminated.
  • the reference layer 53 and the memory layer 55 can be formed by forming a Co—Pt—B alloy or the like by sputtering.
  • the insulator layer 54 can be formed by depositing a metal such as Mg by sputtering or the like and then performing an oxidation treatment to convert the deposited metal into a metal oxide.
  • a photoresist layer 71 is formed by applying a photoresist onto the memory layer 55 using a spin coat method or the like and then removing the solvent of the photoresist by heating. Thereafter, the resist layer 71 is exposed using a photolithography method or the like, and developed with a developer corresponding to the resist layer 71, thereby forming a patterned resist layer 71.
  • a region where the patterned resist layer 71 remains is a region where the first tunnel junction element 20 and the second tunnel junction element 30 are formed in a subsequent process.
  • the resist layer 71 may be patterned so that a region where the first tunnel junction element 20 is formed is smaller than a region where the second tunnel junction element 30 is formed.
  • etching is performed using the patterned resist layer 71 as a mask. Specifically, etching is performed from the memory layer 55 to the reference layer 53 using Cl 2 gas or the like using the patterned resist layer 71 as a mask.
  • the region opened by etching is filled with an insulating film 75.
  • an insulating film 75 is formed with an oxide or a nitride using a CVD (Chemical Vapor Deposition) method or the like, the insulating film is deposited on the resist layer 71 by CMP (Chemical Mechanical Polish) or the like.
  • CMP Chemical Mechanical Polish
  • the tunnel junction element is divided into two by the process shown in FIG. Specifically, the tunnel junction element includes a first tunnel junction element 20 in which a first reference layer 23, a first insulator layer 24, and a first memory layer 25 are stacked, a second reference layer 33, and a second insulation. The body layer 34 and the second storage layer 35 are divided into the second tunnel junction elements 30 stacked.
  • the resist layer 71 is removed.
  • the resist layer 71 may be removed from the first memory layer 25 and the second memory layer 35 by a wet process such as sulfuric acid / hydrogen peroxide or a dry process such as ashing.
  • a resist layer 73 is formed on the first memory layer 25 and the second memory layer 35, and then the resist layer 73 is patterned.
  • a photoresist layer 73 is formed by applying a photoresist onto the first memory layer 25 and the second memory layer 35 using a spin coat method or the like and then removing the solvent of the photoresist by heating. To do.
  • the resist layer 73 on the second memory layer 35 is patterned by using a photolithography method or the like. At this time, the resist layer 73 on the second memory layer 35 may be patterned in an island shape near the center of the second memory layer 35.
  • the second memory layer 35 is etched using the patterned resist layer 73 as a mask. Specifically, the second memory layer 35 is etched using Cl 2 gas or the like using the patterned resist layer 73 as a mask. It is preferable that the etching at this time is performed so that at least the second memory layer 35 is removed and all of the second memory layer 35, the second insulator layer 34, and the second reference layer 33 are not removed. Thereby, the second tunnel junction element 30 can have a cross-sectional shape different from that of the first tunnel junction element 20.
  • the region opened by etching is filled with an insulating film 75.
  • an insulating film 75 is formed using an oxide or a nitride by using a CVD method or the like, the insulating film 75 deposited on the resist layer 73 is removed by CMP or the like, thereby opening an opening by etching.
  • the formed region can be filled with the insulating film 75.
  • the resist layer 73 is removed.
  • the resist layer 73 may be removed from the insulating film 75, the first memory layer 25, and the second memory layer 35 by a wet process such as sulfuric acid / hydrogen peroxide or a dry process such as ashing. .
  • the magnetic memory element 10 according to the present embodiment can be manufactured.
  • Example> an example of the magnetic memory element according to this embodiment will be described with reference to FIGS. 15A and 15B.
  • the example described below is an example for explaining the effect of the magnetic memory element according to the present embodiment, and the magnetic memory element according to the present embodiment is not limited to the following example.
  • the underlayer is formed of a laminated film of Ta with a thickness of 10 nm and Ru with a thickness of 10 nm
  • the fixed magnetization layer is formed of Co—Pt with a thickness of 2 nm
  • the magnetic coupling layer is The film was formed with Ru having a film thickness of 0.7 nm
  • the reference layer was formed with (Co 20 Fe 80 ) 80 B 30 having a film thickness of 1.2 nm.
  • the insulator layer is formed of magnesium oxide having a thickness of 1 nm
  • the storage layer is formed of (Co 20 Fe 80 ) 80 B 30 having a thickness of 1.6 nm
  • the cap layer is made of Ta having a thickness of 5 nm. Formed.
  • each layer other than the insulator layer was formed using a sputtering method.
  • the insulator layer was formed by forming a metal film by sputtering and then participating in the oxidation chamber.
  • heat treatment was performed at 350 ° C. for 1 hour in a heat treatment furnace in a magnetic field.
  • tunnel junction elements were electrically connected in parallel by processing the lower electrode. Subsequently, one of the two tunnel junction elements connected in parallel was etched to the top of the underlayer so that the storage layer had a cylindrical shape with a diameter of 50 nm to 100 nm (this tunnel junction element is referred to as MJTa). In addition, the other of the two tunnel junction elements was etched up to the top of the insulator layer so that the memory layer had a cylindrical shape with a diameter of 50 nm to 100 nm (this tunnel junction element is referred to as MJTb).
  • a film of Al 2 O 3 having a thickness of about 100 nm was formed by sputtering, thereby embedding the above two tunnel junction elements and electrically insulating each other. Thereafter, the upper electrode and the wiring were formed using Cu or the like, thereby forming the magnetic memory element according to the example.
  • FIGS. 15A and 15B are graph obtained by measuring the inversion voltage in the low resistance state (the magnetization direction of the storage layer and the magnetization direction of the reference layer are parallel) of the two tunnel junction elements MJTa and MJTb.
  • FIG. 15B is a graph obtained by measuring the inversion voltage in the high resistance state (the magnetization direction of the storage layer and the magnetization direction of the reference layer are antiparallel) of the two tunnel junction elements MJTa and MJTb.
  • the tunnel junction element etched to the top of the insulator layer has a lower inversion voltage than the tunnel junction element etched to the top layer. You can see that This is presumably because the magnetic film remaining on the insulator layer has a magnetization component in the in-plane direction, thereby promoting the magnetization reversal of the storage layer having the magnetization direction perpendicular to the film surface.
  • the magnetic memory element according to this embodiment can change the inversion voltage of the memory layer by changing the cross-sectional shape of the plurality of tunnel junction elements by etching or the like. Therefore, the magnetic memory element according to this embodiment can store multi-value information with a simpler structure by electrically connecting a plurality of tunnel junction elements having different inversion voltages in parallel. .
  • the electronic apparatus may include a magnetic storage device that functions as one of a large-capacity file memory, a code storage, and a working memory by arranging a plurality of magnetic storage elements according to the present embodiment in an array.
  • FIG. 16 is a perspective view illustrating an example of the external appearance of the electronic device 100.
  • the electronic device 100 has an appearance in which each component is arranged inside and outside an outer casing 101 formed in a horizontally long flat shape, for example.
  • the electronic device 100 may be a device used as a game device, for example.
  • a display panel 102 is provided on the front surface of the outer casing 101 at the center in the longitudinal direction.
  • operation keys 103 and operation keys 104 that are spaced apart from each other in the circumferential direction are provided on the left and right sides of the display panel 102.
  • An operation key 105 is provided at the lower end of the front surface of the outer casing 101.
  • the operation keys 103, 104, and 105 function as direction keys or determination keys, and are used for selecting menu items displayed on the display panel 102, progressing a game, and the like.
  • connection terminal 106 for connecting an external device, a supply terminal 107 for supplying power, a light receiving window 108 for performing infrared communication with the external device, and the like are provided.
  • FIG. 17 is a block diagram showing an internal configuration of the electronic device 100.
  • the electronic device 100 includes an arithmetic processing unit 110 including a CPU (Central Processing Unit), a storage unit 120 that stores various types of information, a control unit 130 that controls each configuration of the electronic device 100, Is provided.
  • arithmetic processing unit 110 including a CPU (Central Processing Unit), a storage unit 120 that stores various types of information, a control unit 130 that controls each configuration of the electronic device 100, Is provided.
  • power is supplied to the arithmetic processing unit 110 and the control unit 130 from a battery (not shown) or the like.
  • the arithmetic processing unit 110 generates a menu screen for allowing the user to set various information or select an application. In addition, the arithmetic processing unit 110 executes an application selected by the user.
  • the storage unit 120 holds various information set by the user.
  • the storage unit 120 includes the magnetic storage element or the magnetic storage device according to this embodiment.
  • the control unit 130 includes an input receiving unit 131, a communication processing unit 133, and a power control unit 135.
  • the input receiving unit 131 detects the state of the operation keys 103, 104, and 105.
  • the communication processing unit 133 performs communication processing with an external device.
  • the power control unit 135 controls power supplied to each unit of the electronic device 100.
  • the storage unit 120 can have a large capacity and low power consumption. Therefore, the electronic device 100 using the magnetic memory element or the magnetic memory device according to the present embodiment can process a larger amount of information with less power consumption.
  • a plurality of layers each including a reference layer having a fixed magnetization direction, a storage layer having a reversible magnetization direction, and an insulator layer sandwiched between the reference layer and the storage layer and electrically connected in parallel to each other;
  • the plurality of tunnel junction elements have the same film configuration, and each layer of the film configuration is formed with the same material and film thickness,
  • Each of the cross-sectional shapes obtained by cutting the plurality of tunnel junction elements in the stacking direction is a polygonal shape including an upper side and a lower side parallel to each other, and a ratio of the lower side to the upper side is different for each of the plurality of tunnel junction elements.
  • Magnetic memory element Magnetic memory element.
  • a plurality of layers each including a reference layer having a fixed magnetization direction, a storage layer having a reversible magnetization direction, and an insulator layer sandwiched between the reference layer and the storage layer and electrically connected in parallel to each other;
  • a plurality of tunnel junction elements having the same film configuration, and each layer of the film configuration is formed with the same material and film thickness, and the plurality of tunnel junction elements are stacked in a stacking direction.
  • Each of the cross-sectional shapes cut into a polygonal shape including an upper side and a lower side parallel to each other, and the ratio of the lower side to the upper side is a plurality of magnetic storage elements arranged in an array for each of the plurality of tunnel junction elements Magnetic storage device.
  • a plurality of layers each including a reference layer having a fixed magnetization direction, a storage layer having a reversible magnetization direction, and an insulator layer sandwiched between the reference layer and the storage layer and electrically connected in parallel to each other;
  • a plurality of tunnel junction elements having the same film configuration, and each layer of the film configuration is formed with the same material and film thickness, and the plurality of tunnel junction elements are stacked in a stacking direction.
  • Each of the cross-sectional shapes cut into a polygonal shape including an upper side and a lower side parallel to each other, and the ratio of the lower side to the upper side is a plurality of magnetic storage elements arranged in an array for each of the plurality of tunnel junction elements
  • (10) Forming a stack including a reference layer having a fixed magnetization direction, a storage layer having a reversible magnetization direction, and an insulator layer sandwiched between the reference layer and the storage layer; Dividing the laminate by etching to form a plurality of tunnel junction elements; Etching at least one of the plurality of tunnel junction elements to change the shape of at least the storage layer of the etched tunnel junction elements; Electrically connecting the plurality of tunnel junction elements in parallel; A method for manufacturing a magnetic memory element.

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Abstract

磁化方向が固定された参照層（23，33），磁化方向が反転可能な記憶層（25，35），および前記参照層と前記記憶層との間に挟持された絶縁体層（24，34）をそれぞれ含み，互いに電気的に並列接続された複数のトンネル接合素子（20，30）を備え，前記複数のトンネル接合素子は，互いに同一の膜構成を有し，前記膜構成の各層は，互いに同一の材料および膜厚で形成され，前記複数のトンネル接合素子を積層方向に切断した断面形状の各々は，互いに平行な上辺および下辺を含む多角形状であり，前記上辺に対する前記下辺の比（W1B/W1T，W2B/W2T）は，前記複数のトンネル接合素子ごとに互いに異なる，多値情報を記憶する磁気記憶素子，磁気記憶装置，および電子機器を提供する。

Description

磁気記憶素子、磁気記憶装置、電子機器、および磁気記憶素子の製造方法
　本開示は、磁気記憶素子、磁気記憶装置、電子機器、および磁気記憶素子の製造方法に関する。
　近年、各種情報機器の性能の向上に伴い、各種情報機器に内蔵される記憶装置についても高集積化、高速化、および低消費電力化が進んでいる。このため、半導体を用いた記憶素子の高性能化が進んでいる。
　例えば、大容量ファイルメモリとして、ハードディスクドライブ装置に替えて、フラッシュメモリの普及が進んでいる。また、コードストレージまたはワーキングメモリとして、ＮＯＲ型フラッシュメモリ、およびＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に替えて、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＰＣＲＡＭ（Ｐｈａｓｅ－Ｃｈａｎｇｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、およびＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などの様々なタイプの記憶素子の開発が進められている。
　特に、磁性体の磁化方向によって情報を記憶するＭＲＡＭは、高速動作が可能であると共に、ほぼ無限回の書き換えが可能であるため、コードストレージまたはワーキングメモリ用の記憶素子として注目されている。
　ただし、配線から発生する電流磁界によって磁化を反転させるＭＲＡＭは、磁化反転の効率が低いため、低消費電力化および大容量化には課題があった。そのため、スピントルク磁化反転を用いることで、電流磁界を用いずに磁化反転を生じさせるＳＴＴ－ＭＲＡＭ（Ｓｐｉｎ　Ｔｒａｎｓｆｅｒ　Ｔｏｒｑｕｅ－Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が注目されている。
　磁化方向が固定された磁性層を通過したスピン偏極電子は、磁化方向が自由な磁性層に進入する際に、進入する磁性層の磁化方向にトルクを与える。ＳＴＴ－ＭＲＡＭでは、スピン偏極電子によるトルクを用いることによって、磁性層の磁化方向を反転させている。このようなＳＴＴ－ＭＲＡＭは、メモリセルの構造を単純化することが可能であり、かつメモリセルの体積を小さくするほど、磁性層の磁化反転に必要な電流量を小さくすることができる。そのため、ＳＴＴ－ＭＲＡＭは、低消費電力化および大容量化が可能な不揮発メモリとして期待されている。
　ここで、ＳＴＴ－ＭＲＡＭの記憶密度をより高める方法として、各メモリセルに記憶される情報を多値化することが検討されている。
　例えば、下記の特許文献１には、２つのトンネル接合素子（ＭＴＪ（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）素子ともいう）を積層し、電気的に直列接続することで、記憶される情報を多値化した磁気記憶素子が開示されている。
特開２００５－３１８２９号公報
　しかし、特許文献１に開示された技術では、磁気記憶素子に記憶される情報を書き換える際に必要となる印加電圧が各トンネル接合素子の磁化反転電圧の和になってしまう。そのため、特許文献１に開示された磁気記憶素子では、低消費電力化が困難であった。また、特許文献１に開示された磁気記憶素子では、構造が多層化し、複雑化してしまうため、信頼性が低下する可能性があった。
　そこで、本開示では、より単純な構造で多値情報を記憶することが可能な、新規かつ改良された磁気記憶素子、磁気記憶装置、電子機器、および磁気記憶素子の製造方法を提案する。
　本開示によれば、磁化方向が固定された参照層、磁化方向が反転可能な記憶層、および前記参照層と前記記憶層との間に挟持された絶縁体層をそれぞれ含み、互いに電気的に並列接続された複数のトンネル接合素子を備え、前記複数のトンネル接合素子は、互いに同一の膜構成を有し、前記膜構成の各層は、互いに同一の材料および膜厚で形成され、前記複数のトンネル接合素子を積層方向に切断した断面形状の各々は、互いに平行な上辺および下辺を含む多角形状であり、前記上辺に対する前記下辺の比は、前記複数のトンネル接合素子ごとに互いに異なる、磁気記憶素子が提供される。
　本開示によれば、磁化方向が固定された参照層、磁化方向が反転可能な記憶層、および前記参照層と前記記憶層との間に挟持された絶縁体層をそれぞれ含み、互いに電気的に並列接続された複数のトンネル接合素子を備え、前記複数のトンネル接合素子は、互いに同一の膜構成を有し、前記膜構成の各層は、互いに同一の材料および膜厚で形成され、前記複数のトンネル接合素子を積層方向に切断した断面形状の各々は、互いに平行な上辺および下辺を含む多角形状であり、前記上辺に対する前記下辺の比は、前記複数のトンネル接合素子ごとに互いに異なる磁気記憶素子をアレイ状に複数配列させた、磁気記憶装置が提供される。
　本開示によれば、磁化方向が固定された参照層、磁化方向が反転可能な記憶層、および前記参照層と前記記憶層との間に挟持された絶縁体層をそれぞれ含み、互いに電気的に並列接続された複数のトンネル接合素子を備え、前記複数のトンネル接合素子は、互いに同一の膜構成を有し、前記膜構成の各層は、互いに同一の材料および膜厚で形成され、前記複数のトンネル接合素子を積層方向に切断した断面形状の各々は、互いに平行な上辺および下辺を含む多角形状であり、前記上辺に対する前記下辺の比は、前記複数のトンネル接合素子ごとに互いに異なる磁気記憶素子をアレイ状に複数配列させた磁気記憶部と、前記磁気記憶部に記憶された情報に基づいて、情報処理を実行する演算処理部と、を備える、電子機器が提供される。
　また、本開示によれば、磁化方向が固定された参照層、磁化方向が反転可能な記憶層、および前記参照層と前記記憶層との間に挟持された絶縁体層を含む積層体を形成する工程と、前記積層体をエッチングによって分断し、複数のトンネル接合素子を形成する工程と、前記複数のトンネル接合素子の少なくともいずれかをエッチングすることで、エッチングした前記トンネル接合素子の少なくとも前記記憶層の形状を変化させる工程と、前記複数のトンネル接合素子を電気的に並列接続する工程と、を含む、磁気記憶素子の製造方法が提供される。
　本開示によれば、電気的に並列接続された複数のトンネル接合素子の積層方向の断面形状を互いに異ならせることによって、各々の記憶層の磁化方向の反転電圧を異ならせることが可能である。
　以上説明したように本開示によれば、より単純な構造で多値情報を記憶する磁気記憶素子、磁気記憶装置、および電子機器を提供することができる。
　なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
ＳＴＴ－ＭＲＡＭに用いられる磁気記憶素子の積層構造を模式的に説明する断面図である。 本開示の一実施形態に係る磁気記憶素子の構造を示す模式図である。 同実施形態に係る磁気記憶素子に用いられるトンネル接合素子の断面形状の一例を示す模式図である。 同実施形態に係る磁気記憶素子に用いられるトンネル接合素子の断面形状の一例を示す模式図である。 同実施形態に係る磁気記憶素子に用いられるトンネル接合素子の断面形状の他の一例を示す模式図である。 同実施形態に係る磁気記憶素子に用いられるトンネル接合素子の断面形状の他の一例を示す模式図である。 同実施形態に係る磁気記憶素子に用いられるトンネル接合素子の断面形状の他の一例を示す模式図である。 同実施形態に係る磁気記憶素子に用いられるトンネル接合素子の断面構造の一例を示す模式図である。 同実施形態に係る磁気記憶素子の構造の一例を示す模式図である。 同実施形態に係る磁気記憶素子を製造する各工程を説明する断面図である。 同実施形態に係る磁気記憶素子を製造する各工程を説明する断面図である。 同実施形態に係る磁気記憶素子を製造する各工程を説明する断面図である。 同実施形態に係る磁気記憶素子を製造する各工程を説明する断面図である。 同実施形態に係る磁気記憶素子を製造する各工程を説明する断面図である。 同実施形態に係る磁気記憶素子を製造する各工程を説明する断面図である。 同実施形態に係る磁気記憶素子を製造する各工程を説明する断面図である。 同実施形態に係る磁気記憶素子を製造する各工程を説明する断面図である。 同実施形態に係る磁気記憶素子を製造する各工程を説明する断面図である。 ２つのトンネル接合素子ＭＪＴａおよびＭＪＴｂの低抵抗状態での反転電圧を測定したグラフ図である。 ２つのトンネル接合素子ＭＪＴａおよびＭＪＴｂの高抵抗状態での反転電圧を測定したグラフ図である。 本開示の一実施形態に係る電子機器の外観例を示した斜視図である。 同実施形態に係る電子機器の内部構成を示すブロック図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。また、本明細書では、基板等の支持体への積層方向を上方向として表現する。
　なお、説明は以下の順序で行うものとする。
　１．本開示の背景技術
　　１．１．ＳＴＴ－ＭＲＡＭの概要
　　１．２．ＳＴＴ－ＭＲＡＭの構成
　　１．３．ＳＴＴ－ＭＲＡＭの動作
　２．磁気記憶素子の構造
　　２．１．磁気記憶素子の構成
　　２．２．具体例
　３．磁気記憶素子の製造方法
　４．実施例
　５．磁気記憶素子の適用例
　　５．１．電子機器の外観例
　　５．２．電子機器の構成例
　＜１．本開示の背景技術＞
　まず、本開示の背景技術について説明する。
　（１．１．ＳＴＴ－ＭＲＡＭの概要）
　不揮発性の半導体記憶素子は、フラッシュメモリに代表されるように進歩が著しく、ＨＤＤ（Ｈａｒｄ　Ｄｉｓｋ　Ｄｒｉｖｅ）装置などの半導体記憶素子以外の記憶装置を駆逐する勢いで開発が進められている。また、不揮発性の半導体記憶素子からなる記憶装置は、データストレージ以外にも、プログラムおよび演算パラメータ等を記憶するコードストレージ、およびプログラムの実行において適宜変化するパラメータ等を一時的に記憶するワーキングメモリへの展開が検討されている。
　不揮発性の半導体記憶素子の具体例としては、例えば、ＮＯＲ型またはＮＡＮＤ型フラッシュメモリを挙げることができる。また、他にも、強誘電体の残留分極にて情報を記憶するＦｅＲＡＭ、相変化膜の相状態で情報を記憶するＰＣＲＡＭ、および磁性体の磁化方向にて情報を記憶するＭＲＡＭなどが検討されている。
　特に、ＭＲＡＭは、磁性体の磁化方向で情報を記憶するため、情報の書き換えを高速、かつほぼ無制限に行うことが可能である。このため、ＭＲＡＭは、特に積極的に開発が進められており、産業オートメーション機器および航空機などの分野では、一部実用化されるまでに至っている。
　ただし、ＭＲＡＭのうち、配線から発生する電流磁界にて磁性体の磁化を反転させるＭＲＡＭについては、磁化反転の方法に起因して、消費電力の低減、および大容量化が困難であった。これは、磁性体の磁化を反転させることが可能な強さの電流磁界を発生させるには、数ｍＡ程度の電流が必要であり、書き込み時の消費電力が増加してしまうためである。また、電流磁界を発生させる配線を磁気記憶素子ごとに用意する必要があるため、磁気記憶素子の小型化に限界があるためである。
　そこで、配線からの電流磁界を用いる以外の方法にて磁性体の磁化方向を反転可能なＭＲＡＭが検討されている。具体的には、スピントルク磁化反転を用いて、磁性体の磁化を反転させるＭＲＡＭが検討されている。
　スピントルク磁化反転とは、所定方向に固定された磁化方向を有する磁性体を通過したスピン偏極電子が他の磁性体に進入する際に、進入する磁性体の磁化方向にトルクを与えることを利用した磁化反転方法である。これによれば、閾値以上の電流（すなわち、スピン偏極電子）が流れ、閾値以上のトルクが与えられた磁性体の磁化方向は、与えられたトルクと平行な方向に反転する。なお、磁性体の磁化方向に与えるトルクの方向は、磁性体に流す電流の極性を変更することで制御することが可能である。
　ここで、スピントルク磁化反転を生じさせるために必要な電流の絶対値は、０．１μｍ程度の大きさの磁気記憶素子でおおよそ１ｍＡ以下であり、かつ磁気記憶素子の体積が小さくなるほど減少する。したがって、スピントルク磁化反転を用いたＭＲＡＭ（ＳＴＴ－ＭＲＡＭともいう）は、書き込み時に必要な電流をより小さくすることができるため、低消費電力での動作が可能である。また、ＳＴＴ－ＭＲＡＭでは、電流磁界を発生させるワード線等の配線が不要となるため、磁気記憶素子をさらに小型化することで、さらなる大容量化を実現することが可能である。
　以上にて説明したように、ＳＴＴ－ＭＲＡＭは、情報の書き換えを高速かつほぼ無制限に行うことができるというＭＲＡＭの特性を備えつつ、低消費電力化および大容量化が可能であるため、高性能の不揮発性の半導体記憶素子として大いに注目されている。
　（１．２．ＳＴＴ－ＭＲＡＭの基本構成）
　次に、図１を参照して、ＳＴＴ－ＭＲＡＭに用いられる磁気記憶素子について説明する。図１は、ＳＴＴ－ＭＲＡＭに用いられる磁気記憶素子１の積層構造を模式的に説明する断面図である。
　図１に示すように、ＳＴＴ－ＭＲＡＭに用いられる磁気記憶素子１は、下地層２と、下地層２の上に設けられた磁化固定層３Ｃと、磁化固定層３Ｃの上に設けられた磁化結合層３Ｂと、磁化結合層３Ｂの上に設けられた参照層３Ａと、参照層３Ａの上に設けられた絶縁体層４と、絶縁体層４の上に設けられた記憶層５と、記憶層５の上に設けられたキャップ層６と、を備える。
　下地層２は、下地層２の上に積層される磁化固定層３Ｃの結晶配向性を制御する。例えば、下地層２は、磁化固定層３Ｃと結晶配向性または磁気異方性が略一致する材料で形成されてもよい。また、下地層２が金属材料で形成される場合、下地層２は、磁気記憶素子１の下部電極として機能することも可能である。
　磁化固定層３Ｃは、強磁性体材料を含む磁性体にて形成され、下地層２の上に設けられる。磁化固定層３Ｃは、所定方向（例えば、図１では、下向き）に固定された磁化方向を有し、磁化結合層３Ｂを介して参照層３Ａと磁気的に結合することで、参照層３Ａからの漏洩磁場を打ち消す。具体的には、磁化固定層３Ｃは、磁化方向が膜面の垂直方向に固定された磁気モーメントを有する強磁性体にて構成されてもよい。なお、磁化固定層３Ｃの磁化方向は、膜面の垂直方向に対して、上向き（キャップ層６側を向く方向）であってもよく、下向き（下地層２側を向く方向）であってもよい。
　磁化結合層３Ｂは、非磁性体材料にて形成され、磁化固定層３Ｃと参照層３Ａとの間に挟持されて設けられる。磁化結合層３Ｂは、磁化固定層３Ｃと参照層３Ａとを磁気的に結合させることで、参照層３Ａの磁化方向を安定させ、参照層３Ａの磁化方向の保持特性を向上させることができる。磁化結合層３Ｂは、例えば、Ｃｒ、Ｃｕ、Ｒｕ、Ｒｅ、Ｒｈ、Ｏｓ、またはＩｒなどの非磁性の金属材料で形成されてもよい。
　参照層３Ａは、強磁性体材料を含む磁性体にて形成され、磁化固定層３Ｃの上に磁化結合層３Ｂを介して設けられる。参照層３Ａは、磁化固定層３Ｃの磁化方向と反平行な固定された磁化方向（例えば、図１では、上向き）を有し、記憶層５に保持された磁化方向に対する基準として機能する。参照層３Ａは、磁化結合層３Ｂを介して磁化固定層３Ｃと磁気的に結合しているため、磁化方向の保持特性を向上させることができる。
　このような磁気的結合を用いた磁化固定層３Ｃ、磁化結合層３Ｂ、および参照層３Ａからなる構造は、例えば、積層フェリピン構造とも称される。また、磁化固定層３Ｃ、磁化結合層３Ｂ、および参照層３Ａからなる積層フェリピン構造が記憶層５に対して下側（すなわち、下地層２側）に設けられる構造は、ボトムピン構造とも称され、積層フェリピン構造が記憶層５に対して上側（すなわち、キャップ層６２側）に設けられる構造は、トップピン構造とも称される。磁気記憶素子１は、ボトムピン構造、またはトップピン構造のいずれの構造であってもよい。
　絶縁体層４は、非磁性体材料にて形成され、参照層３Ａと、記憶層５との間に挟持されて設けられる。絶縁体層４は、参照層３Ａおよび記憶層５によって挟持されることによって、トンネル磁気抵抗（Ｔｕｎｅｎｌ　Ｍａｇｎｅｔｏ　Ｒｅｓｉｓｔａｎｃｅ：ＴＭＲ）効果を奏するトンネル接合素子を形成する。
　トンネル接合素子は、絶縁体層４を通過するスピン偏極電子を介して、記憶層５と参照層３Ａとの間でスピントルクの授受を行うことで、記憶層５の磁化方向を反転させることができる。また、トンネル接合素子は、記憶層５および参照層３Ａのそれぞれの磁化方向が平行であるのか、または反平行であるのかに基づいて、磁気抵抗効果によって絶縁体層４の電気抵抗を変化させることができる。これにより、磁気記憶素子１は、参照層３Ａと、記憶層５との間の電気抵抗を測定することで、記憶層５の磁化方向（すなわち、記憶された情報）を検出することができる。
　このような絶縁体層４は、例えば、ＭｇＯ、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＯ２、Ｂｉ２Ｏ３、ＭｇＦ２、ＣａＦ、ＳｒＴｉＯ２、ＡｌＬａＯ３、またはＡｌ－Ｎ－Ｏなどの各種絶縁体、誘電体、または半導体を用いることで形成することができる。また、絶縁体層４をＭｇＯで形成した場合、磁気抵抗変化率（すなわち、ＭＲ比）をより高くすることができる。トンネル接合素子のＭＲ比が高い場合、スピン偏極電子の注入効率を向上させることができるため、記憶層５の磁化反転に必要な電流密度を低減することができる。
　なお、絶縁体層４は、金属材料で構成されてもよい。このような場合、磁気記憶素子１は、トンネル磁気抵抗効果に替えて、巨大磁気抵抗（Ｇｉａｎｔ　Ｍａｇｎｅｔｏ　Ｒｅｓｉｓｔａｎｃｅ：ＧＭＲ）効果によって、スピン偏極電子の注入、および抵抗変化を生じさせることができる。
　記憶層５は、強磁性体材料を含む磁性体にて形成され、絶縁体層４の上に設けられる。また、記憶層５の磁化方向は、参照層３Ａの磁化方向と平行または反平行のいずれかに可変となるように設けられる。これにより、磁気記憶素子１は、記憶層５の磁化方向と、参照層３Ａの磁化方向との相対的な角度によって情報を記憶することができる。具体的には、記憶層５は、磁化容易軸が膜面の垂直方向に向いており、磁化方向が自由に変化する磁気モーメントを有する強磁性体にて構成されてもよい。なお、記憶層５は、単層で形成されてもよく、絶縁体層と磁性層との積層体で形成されてもよく、酸化物層と磁性層との積層体で形成されてもよい。
　磁化固定層３Ｃ、参照層３Ａ、および記憶層５を構成する強磁性体材料としては、例えば、Ｃｏ－Ｆｅ－Ｂを用いることができる。
　磁化固定層３Ｃ、および参照層３Ａは、磁気記憶素子１に記憶された情報の基準となるため、情報の書き込みまたは読み出しによって磁化方向が変化しないように形成される。ただし、磁化固定層３Ｃ、および参照層３Ａは、磁化方向が完全に固定されている必要はない。例えば、磁化固定層３Ｃ、および参照層３Ａは、保磁力を大きくすること、膜厚を厚くすること、または磁気ダンピング定数を大きくすることによって、記憶層５よりも磁化方向が変化しにくければよい。また、磁化固定層３Ｃ、および参照層３Ａは、ＰｔＭｎまたはＩｒＭｎなどで構成された反強磁性体層と接触することによって、磁化方向が固定されていてもよい。
　記憶層５は、情報の書き込み等において、記憶層５が受ける実効的な反磁界の大きさが飽和磁化量Ｍｓよりも小さくなるように形成されてもよい。例えば、記憶層５をＣｏ－Ｆｅ－Ｂ組成の強磁性体材料で形成し、記憶層５が受ける実効的な反磁界の大きさを飽和磁化量Ｍｓよりも小さくすることによって、記憶層５の磁化方向を膜面の垂直方向に向けることができる。このような場合、磁気記憶素子１は、垂直磁化型ＳＴＴ－ＭＲＡＭとして構成されるため、記憶層５の磁化方向を反転させる電流値を低減することで、消費電力を低減することができる。
　キャップ層６は、磁気記憶素子１の保護層として機能する。また、キャップ層６が金属材料で形成される場合、キャップ層６は、磁気記憶素子１の上部電極として機能することも可能である。
　このような積層構造を備える磁気記憶素子１は、記憶層５の磁化方向と、参照層３Ａの磁化方向との相対的な角度によって、情報の「０」または「１」を規定することができるため、情報を記憶することが可能である。
　なお、上記の磁気記憶素子１において、磁化固定層３Ｃ、参照層３Ａ、および記憶層５の磁化方向は、膜面の面内方向を向いていてもよい。すなわち、磁化固定層３Ｃ、および参照層３Ａは、磁化方向が膜面の面内方向に固定された磁気モーメントを有するように形成され、記憶層５は、磁化容易軸が膜面の面内方向に向いた磁気モーメントを有するように形成されてもよい。このような場合、磁気記憶素子１は、面内磁化型ＳＴＴ－ＭＲＡＭとして構成される。
　上記では、参照層３Ａが磁化結合層３Ｂを介して磁化固定層３Ｃと磁気的に結合する積層フェリピン構造を示したが、磁気記憶素子１の積層構造は、上記に限定されない。例えば、磁気記憶素子１は、磁化結合層３Ｂ、および磁化固定層３Ｃを備えず、積層フェリピン構造を形成していなくともよい。
　また、磁気記憶素子１は、記憶層５の両面にそれぞれ絶縁体層４および参照層３Ａが設けられ、記憶層５の両面に２つのＭＴＪ素子がそれぞれ形成されるＤｕａｌ－ＭＴＪ構造であってもよい。
　（１．３．ＳＴＴ－ＭＲＡＭの動作）
　続いて、ＳＴＴ－ＭＲＡＭに用いられる磁気記憶素子１における情報の書き込みについて、より詳細に説明する。
　電子は、２種類のスピン角運動量を取り得るが、ここでは、仮にそれぞれを上向き、下向きと定義する。この定義によると、非磁性体では、上向きの電子の数、および下向きの電子の数が同じであり、強磁性体では、上向きの電子の数、および下向きの電子の数が異なる。
　ここで、磁化方向が互いに反平行である記憶層５および参照層３Ａにおいて、電子を参照層３Ａから記憶層５へ移動させる場合を考える。参照層３Ａは、磁気モーメントが固定されているため、参照層３Ａを通過した電子は、上向きの電子の数と、下向きの電子の数との間に差が生じ、参照層３Ａの磁気モーメントと同じ偏極方向に偏極する（スピン偏極するともいう）ことになる。
　ここで、絶縁体層４が十分に薄い（例えば、数ｎｍ程度）場合、参照層３Ａを通過した電子は、スピン偏極が緩和して上向きの電子の数と、下向きの電子の数が同じになる（すなわち、非偏極状態になる）前に、記憶層５に進入する。
　記憶層５では、スピンの偏極方向が参照層３Ａから進入した電子のスピン偏極方向と逆になっている。したがって、系全体のエネルギーを低下させるため、参照層３Ａから進入した電子の一部は、スピン角運動量の向きを反転させる。ただし、系全体では、スピン角運動量は保存されるため、反転した電子のスピン角運動量の変化量の合計と同量の反作用が記憶層５の磁気モーメントに加えられる。
　記憶層５に流れる電流が少ない場合、記憶層５に進入する単位時間当たりの電子の数も少ないため、記憶層５の磁気モーメントに加えられるスピン角運動量の合計も小さい。しかしながら、記憶層５に流れる電流量の増加に伴い、記憶層５の磁気モーメントに加えられる単位時間当たりのスピン角運動量の合計も大きくなる。そして、スピン角運動量の時間変化であるスピントルクが閾値を超えた場合、記憶層５の磁気モーメントは、歳差運動を開始し、その後、１８０度反転した状態で安定となる。なお、記憶層５の磁気モーメントが１８０度反転した状態で安定となるのは、記憶層５を形成する磁性体に磁化容易軸が存在し、一軸異方性があるためである。
　上記のような動作により、記憶層５の磁化方向は、参照層３Ａの磁化方向と反平行な状態から、平行な状態へと反転する。したがって、磁気記憶素子１では、参照層３Ａから記憶層５に電子を注入する（すなわち、記憶層５から参照層３Ａに電流を流す）ことにより、記憶層５の磁化方向を反転させることができる。
　一方、磁化方向が互いに平行である記憶層５および参照層３Ａにおいて、記憶層５の磁化方向を反転させる場合、記憶層５から参照層３Ａへ電子を注入する（すなわち、参照層３Ａから記憶層５に電流を流す）。この場合、参照層３Ａに進入した電子は、参照層３Ａで反射されることで、スピンが反転する。スピンが反転した電子は、その後、記憶層５に進入する。これにより、記憶層５の磁気モーメントは、スピンが反転した電子からトルクを受けるため、上述したようにトルクが閾値を超えた場合、参照層３Ａの磁化方向と反平行な方向に反転する。
　上記のように、磁気記憶素子１では、記憶層５への情報の書き込みは、記憶層５、絶縁体層４、および参照層３Ａから構成されるトンネル接合素子に書き込む情報に対応した極性の電流を閾値以上流すことで行われる。
　より詳細には、垂直磁化型ＳＴＴ－ＭＲＡＭにおいて、記憶層５の磁化方向を反転させるために必要となる電流（反転電流ともいう）の閾値Ｉｃ＿ｐｅｒｐは、以下の式１Ａおよび式１Ｂにて表される。なお、式１Ａは、参照層３Ａの磁化方向と平行な磁化方向の記憶層５を反転させる場合の式であり、式１Ｂは、参照層３Ａの磁化方向と反平行な磁化方向の記憶層５を反転させる場合の式である。
Figure JPOXMLDOC01-appb-M000001
　また、面内磁化型ＳＴＴ－ＭＲＡＭにおいて、記憶層５の磁化方向を反転させるために必要となる電流（反転電流ともいう）の閾値Ｉｃ＿ｐａｒａは、以下の式２Ａおよび式２Ｂにて表される。なお、式２Ａは、参照層３Ａの磁化方向と平行な磁化方向の記憶層５を反転させる場合の式であり、式２Ｂは、参照層３Ａの磁化方向と反平行な磁化方向の記憶層５を反転させる場合の式である。
Figure JPOXMLDOC01-appb-M000002
　上記の式１Ａ～式２Ｂにおいて、Ａは定数、αはダンピング定数、Ｍｓは飽和磁化、Ｖは記憶層５の体積、ｇ（０）およびｇ（π）は電子のスピンと平行または反平行な記憶層５にスピントルクが伝達される効率に対する係数、Ｐはスピン分極率、Ｈｋは実効的な異方性磁界である。なお、上記の式１Ａ～式２Ｂを参照すると、垂直磁化型ＳＴＴ－ＭＲＡＭのほうが、面内磁化型ＳＴＴ－ＭＲＡＭよりも情報書き込み時の電流値を少なくすることができることがわかる。
　したがって、磁気記憶素子１は、電流磁界による磁化反転を用いた磁気記憶素子に対して、書き込み時の電流を小さくすることが可能であり、かつ電流磁界を発生させるための配線が不要であるため、低消費電力化および大容量化が容易である。
　＜２．磁気記憶素子の構造＞
　（２．１．磁気記憶素子の構成）
　次に、本開示の一実施形態に係る磁気記憶素子の構造について説明する。
　上述したように、ＳＴＴ－ＭＲＡＭは、記憶層５の磁化方向と、参照層３Ａの磁化方向との相対的な角度によって、情報の「０」または「１」を規定する。ただし、記憶層５の磁化方向は、一軸異方性により２方向であるため、１つのトンネル接合素子によって記憶可能な情報は、２値までであった。そこで、ＳＴＴ－ＭＲＡＭの記憶密度をより向上させるために、複数のトンネル接合素子を用いることで、多値情報の記憶を可能とすることが検討されている。
　例えば、上記の特許文献１には、複数のトンネル接合素子を積層形成し、電気的に直列接続することで、多値情報の記憶を可能とする磁気記憶素子が提案されている。しかしながら、このような磁気記憶素子では、複数のトンネル接合素子を積層形成するため、磁気記憶素子の積層数が増加することで、構造が複雑化し、信頼性が低下してしまう。また、このような磁気記憶素子では、情報の書き込み時に必要な電圧がトンネル接合素子の各々の磁化反転電圧の合計になってしまうため、書き込み電圧が増加することで、消費電力が増加してしまう。
　本発明者らは、上記課題等を鋭意検討することによって、本開示に係る技術を想到するに至った。本実施形態に係る磁気記憶素子は、複数のトンネル接合素子を電気的に並列接続することで、書き込み電圧を増加させることなく、多値情報を記憶することが可能である。
　また、本実施形態に係る磁気記憶素子では、複数のトンネル接合素子の各々は、積層方向に切断した断面形状が互いに異なるように形成される。これによれば、本実施形態に係る磁気記憶素子は、より簡易に複数のトンネル接合素子の各々を互いに異なる特性で形成することができるため、トンネル接合素子の各々の磁化方向をより高精度に制御することが可能である。
　以下では、図２を参照して、本実施形態に係る磁気記憶素子の構造について具体的に説明する。図２は、本実施形態に係る磁気記憶素子１０の構造を示す模式図である。
　図２に示すように、磁気記憶素子１０は、第１トンネル接合素子２０と、第２トンネル接合素子３０とを電気的に並列接続した構成を備える。なお、図２では、第１トンネル接合素子２０、および第２トンネル接合素子３０に接続する電極および配線は、模式的に示した。
　第１トンネル接合素子２０は、例えば、第１参照層２３、第１絶縁体層２４、および第１記憶層２５を順に積層したトンネル接合素子である。第１トンネル接合素子２０は、第１トンネル接合素子２０を貫通して流れる電流の極性によって、第１記憶層２５の磁化方向を制御することができる。なお、第１参照層２３および第１記憶層２５の磁化方向は、膜面の垂直方向であってもよく、面内方向であってもよい。また、第１参照層２３、第１絶縁体層２４、および第１記憶層２５の機能および材料については、図１にて説明した参照層３Ａ、絶縁体層４、および記憶層５の各々と実質的に同様であるため、これらの説明は省略する。
　第２トンネル接合素子３０は、例えば、第２参照層３３、第２絶縁体層３４、および第２記憶層３５を順に積層したトンネル接合素子である。第２トンネル接合素子３０は、第２トンネル接合素子３０を貫通して流れる電流の極性によって、第２記憶層３５の磁化方向を制御することができる。なお、第２参照層３３および第２記憶層３５の磁化方向は、膜面の垂直方向であってもよく、面内方向であってもよい。また、第２参照層３３、第２絶縁体層３４、第２記憶層３５の機能および材料については、図１にて説明した参照層３Ａ、絶縁体層４、記憶層５と実質的に同様であるため、これらの説明は省略する。
　なお、第１参照層２３および第２参照層３３の磁化の固定方向は、磁気記憶素子１０の動作を簡略化するために、同じとしてもよい。
　ここで、第１トンネル接合素子２０および第２トンネル接合素子３０は、電気的に並列接続されているため、情報の書き込み時には同じ電圧が印加される。そのため、第１記憶層２５および第２記憶層３５の磁化方向の反転電圧が同じである場合、磁気記憶素子１０は、第１記憶層２５および第２記憶層３５の磁化方向を個別に制御することが困難になる。本実施形態に係る磁気記憶素子１０では、第１トンネル接合素子２０および第２トンネル接合素子３０の断面形状に差異を設けることによって、第１トンネル接合素子２０および第２トンネル接合素子３０の特性（すなわち、反転電圧）に差異を設け、個別の制御を可能とするものである。
　具体的には、第１トンネル接合素子２０および第２トンネル接合素子３０の各断面形状は、互いに平行な上辺および下辺を含む多角形状であり、トンネル接合素子ごとに上辺に対する下辺の比が互いに異なるように形成される。例えば、第２トンネル接合素子３０は、断面形状の上辺の幅Ｗ２Ｔに対する下辺の幅Ｗ２Ｂの比Ｗ２Ｂ／Ｗ２Ｔが、第１トンネル接合素子２０の断面形状の上辺の幅Ｗ１Ｔに対する下辺の幅Ｗ１Ｂの比Ｗ１Ｂ／Ｗ１Ｔと異なるように形成される。
　第２トンネル接合素子３０の断面形状におけるＷ２Ｂ／Ｗ２Ｔと、第１トンネル接合素子２０の断面形状におけるＷ１Ｂ／Ｗ１Ｔとの差は、大きければ大きいほど、第１トンネル接合素子２０および第２トンネル接合素子３０の特性に差を設けることができる。なお、Ｗ１Ｂ／Ｗ１ＴおよびＷ２Ｂ／Ｗ２Ｔは、例えば、０．５以上１０以下であってもよい。
　また、第１トンネル接合素子２０および第２トンネル接合素子３０の断面形状の各々は、互いに頂点の数が異なる多角形状にて形成されてもよい。例えば、図２に示すように、第１トンネル接合素子２０の断面形状が四角形である場合、第２トンネル接合素子３０の断面形状は、複数の四角形を組み合わせた凹多角形であってもよい。
　なお、第１トンネル接合素子２０および第２トンネル接合素子３０の積層方向の断面は、第１トンネル接合素子２０および第２トンネル接合素子３０の平面形状の中心を含む面で切断した断面であるとする。また、第１トンネル接合素子２０および第２トンネル接合素子３０の平面形状が等方的ではない（円形ではない）場合、第１トンネル接合素子２０および第２トンネル接合素子３０の断面形状は、同一の方向で切断した断面で比較するものとする。
　第１トンネル接合素子２０および第２トンネル接合素子３０の断面形状が互いに異なる場合、第１トンネル接合素子２０および第２トンネル接合素子３０では、以下のような作用によって、第１記憶層２５および第２記憶層３５の反転電圧が互いに異なるようになる。
　例えば、トンネル接合素子では、素子の大きさが大きいほど大電流が流れ、より多くのジュール熱が発生する。ジュール熱は、熱アシスト効果によって記憶層の磁化方向の反転を促進するため、素子の大きさが大きいトンネル接合素子ほど、記憶層の反転電圧を低下させることができる。また、トンネル接合素子の断面形状が、少なくとも記憶層をエッチングした凹多角形である場合、記憶層の周囲に残存する磁性膜が面内方向の磁化成分を持つため、膜面に垂直な磁化方向を有する記憶層の磁化反転が促進される。よって、このような断面形状を有するトンネル接合素子では、記憶層の反転電圧を低下させることができる。
　したがって、第１トンネル接合素子２０および第２トンネル接合素子３０は、断面形状を異ならせることによって、第１記憶層２５および第２記憶層３５の反転電圧を異ならせることができる。これによれば、磁気記憶素子１０は、第１トンネル接合素子２０および第２トンネル接合素子３０に印加する電圧を制御することで、第１記憶層２５および第２記憶層３５の磁化方向を個別に制御することが可能である。
　第１トンネル接合素子２０および第２トンネル接合素子３０への情報の書き込み動作を説明すると以下のようになる。なお、第１記憶層２５の反転電圧はＶｃ１と表し、第２記憶層３５の反転電圧はＶｃ２と表し、Ｖｃ１の方がＶｃ２よりも大きいとする。
　例えば、第１記憶層２５および第２記憶層３５の磁化方向を互いに平行とする場合、第１トンネル接合素子２０および第２トンネル接合素子３０に反転電圧Ｖｃ１を印加すればよい。これによれば、第１記憶層２５および第２記憶層３５の磁化方向は、いずれも電流の極性に対応した方向に反転するため、第１トンネル接合素子２０および第２トンネル接合素子３０は、（１，１）または（０，０）の情報を記憶することが可能である。
　一方、第１記憶層２５および第２記憶層３５の磁化方向を互いに反平行とする場合、第１トンネル接合素子２０および第２トンネル接合素子３０に反転電圧Ｖｃ１を印加した後、反転電圧Ｖｃ２を印加すればよい。これによれば、第１記憶層２５および第２記憶層３５の磁化方向を電流の極性に対応した方向に反転させた後、第２記憶層３５の磁化方向のみを第１記憶層２５の磁化方向と反平行な方向に反転させることができる。したがって、第１トンネル接合素子２０および第２トンネル接合素子３０は、（１，０）または（０，１）の情報を記憶することが可能である。
　なお、第１トンネル接合素子２０および第２トンネル接合素子３０の層構成は、図２で示したような参照層、絶縁体層、および記憶層を積層した構造であってもよいが、本開示に係る技術は、かかる例示に限定されない。
　例えば、第１トンネル接合素子２０および第２トンネル接合素子３０は、Ｒｕなどの非磁性の磁化結合層を磁化固定層および参照層にて挟持することで、磁化固定層および参照層を互いに磁気結合させた、いわゆる積層フェリピン構造であってもよい。また、磁化固定層および参照層で磁化結合層を挟持する積層フェリピン構造は、記憶層に対して下側に設けられていてもよく、上側に設けられていてもよい。さらに、第１トンネル接合素子２０および第２トンネル接合素子３０は、記憶層の上下の両側にそれぞれ絶縁体層が設けられた、いわゆるＤｕａｌ－ＭＴＪ構造であってもよい。
　ただし、本実施形態に係る磁気記憶素子１０において、第１トンネル接合素子２０および第２トンネル接合素子３０は、互いに同一の層構成を備える。具体的には、第１トンネル接合素子２０および第２トンネル接合素子３０は、互いに同じ機能を有する膜が同じ順序で積層されている。このような場合、第１トンネル接合素子２０および第２トンネル接合素子３０は、同じ成膜工程で共通の膜を積層した後に、エッチング等の後加工を制御することで、異なる断面形状を有するようにすることができる。なお、第１トンネル接合素子２０および第２トンネル接合素子３０は、互いに層構成に差異を設けることによっても、記憶層の反転電圧を異ならせることが可能であるが、このような場合、トンネル接合素子ごとに異なる成膜工程が必要となり、製造工程が複雑になるため好ましくない。
　また、第１トンネル接合素子２０および第２トンネル接合素子３０の各層は、互いに同一の材料で形成される。このような場合、第１トンネル接合素子２０および第２トンネル接合素子３０は、同じ成膜工程で共通の膜を積層した後に、エッチング等の後加工を制御することで、異なる断面形状を有するようにすることができる。なお、第１トンネル接合素子２０および第２トンネル接合素子３０は、互いに異なる材料で各層を形成することによっても、記憶層の反転電圧を異ならせることが可能であるが、このような場合、トンネル接合素子ごとに異なる成膜工程が必要となり、製造工程が複雑になるため好ましくない。
　さらに、第１トンネル接合素子２０および第２トンネル接合素子３０の各層は、互いに同一の膜厚で形成される。このような場合、第１トンネル接合素子２０および第２トンネル接合素子３０は、同じ成膜工程で共通の膜を積層した後に、エッチング等の後加工を制御することで、異なる断面形状を有するようにすることができる。なお、第１トンネル接合素子２０および第２トンネル接合素子３０は、互いに異なる膜厚で各層を形成することによっても、記憶層の反転電圧を異ならせることが可能であるが、このような場合、製造工程が複雑になるため好ましくない。
　（２．２．具体例）
　続いて、図３Ａ～図５を参照して、上述した磁気記憶素子１０の具体例について説明する。図３Ａ～図３Ｅは、本実施形態に係る磁気記憶素子１０に用いられるトンネル接合素子の断面形状の一例を示す模式図であり、図４は、本実施形態に係る磁気記憶素子１０に用いられるトンネル接合素子の断面構造の一例を示す模式図である。また、図５は、本実施形態に係る磁気記憶素子１０Ｆの構造の一例を示す模式図である。
　例えば、図３Ａに示すように、トンネル接合素子４０Ａは、参照層４３Ａ、絶縁体層４４Ａ、および積層方向に順テーパー形状を有する記憶層４５Ａを順に積層した構造であってもよい。このような場合、トンネル接合素子４０Ａは、順テーパー形状を有する台形が四角形の上に設けられた凹多角形の断面形状を有することができる。
　また、図３Ｂに示すように、トンネル接合素子４０Ｂは、参照層４３Ｂ、絶縁体層４４Ｂ、および積層方向に逆テーパー形状を有する記憶層４５Ｂを順に積層した構造であってもよい。このような場合、トンネル接合素子４０Ｂは、逆テーパー形状を有する台形が四角形の上に設けられた凹多角形の断面形状を有することができる。
　また、図３Ｃに示すように、トンネル接合素子４０Ｃは、参照層４３Ｃ、絶縁体層４４Ｃ、および積層方向に順テーパー形状を有し、下辺の幅が絶縁体層４４Ｃの上辺の幅と同じである記憶層４５Ｃを順に積層した構造であってもよい。このような場合、トンネル接合素子４０Ｃは、積層方向に順テーパー形状を有する六角形の断面形状を有することができる。
　また、図３Ｄに示すように、トンネル接合素子４０Ｄは、積層方向に順テーパー形状を有する参照層４３Ｄ、絶縁体層４４Ｄ、および記憶層４５Ｄの３層を順に積層した構造であってもよい。このような場合、トンネル接合素子４０Ｃは、積層方向に順テーパー形状を有する台形の断面形状を有することができる。
　図３Ａ～図３Ｄに示す断面形状によれば、記憶層の周囲に残存する磁性膜が面内方向の磁化成分を持つことにより、膜面に垂直な磁化方向を有する記憶層の磁化反転を促進することができるため、記憶層の反転電圧を低下させることができる。
　例えば、図３Ｅに示すように、トンネル接合素子４０Ｅは、参照層４３Ｅと、参照層４３Ｅよりも平面形状の面積が小さい絶縁体層４４Ｅおよび記憶層４５Ｅとを順に積層した構造であってもよい。このような場合、トンネル接合素子４０Ｅは、絶縁体層４４Ｅおよび記憶層４５Ｅを含む四角形が、参照層４３Ｅを含む四角形の上に設けられた凹多角形の断面形状を有することができる。
　図３Ｅに示す断面形状であっても、少なくとも記憶層４５Ｅがエッチングされていれば、記憶層４５Ｅの周囲に残存する磁性膜が面内方向の磁化成分を持つため、トンネル接合素子４０Ｅは、記憶層４５Ｅの磁化反転を促進することができる。したがって、図３Ｅに示す断面形状であっても、トンネル接合素子４０Ｅは、記憶層４５Ｅの反転電圧を低下させることができる。
　さらに、図４に示すように、トンネル接合素子４０Ｆは、例えば、エッチング等の物理的な加工ではなく、酸化処理等による実効的な磁性領域の加工によって断面形状が変更されていてもよい。具体的には、トンネル接合素子４０Ｆは、参照層４３Ｆ、絶縁体層４４Ｆ、および記憶層４５Ｆを順に積層した構造であり、記憶層４５Ｆの一部領域は、非磁性の不活性層４６に変換されていてもよい。
　例えば、酸化処理を行い、磁性体材料を酸化することによって、磁性体材料を非磁性に変換することができる。したがって、記憶層４５Ｆを積層し、トンネル接合素子４０Ｆを形成した後、記憶層４５Ｆを構成する磁性体材料の一部を酸化することで、記憶層４５Ｆの一部領域を非磁性の不活性層４６に変換することができる。
　すなわち、図４では、トンネル接合素子４０Ｆの断面形状とは、参照層４３Ｆ、絶縁体層４４Ｆ、および記憶層４５Ｆから形成される領域の形状を表し、不活性層４６は含めない。これによれば、トンネル接合素子４０Ｆでは、物理的な加工を行わなくとも、記憶層４５Ｆ等の実効的な磁性を有する領域の断面形状を変更することが可能である。
　また、酸化処理によって非磁性となった不活性層４６は、還元処理を行うことで、再び磁性を備えるようにすることも可能である。例えば、成膜工程またはクリーニング工程などによって酸化されて非磁性化された不活性層４６を還元処理することで、磁性を有する記憶層４５Ｆに戻すことも可能である。したがって、トンネル接合素子４０Ｆは、エッチング等の物理的な加工を行わなくとも、酸化処理または還元処理を行うことで、記憶層４５Ｆの実効的な断面形状を制御することが可能である。
　さらに、図５に示すように、磁気記憶素子１０Ｇにおいて、第１トンネル接合素子２０Ｇ、および第２トンネル接合素子３０Ｇの形状の組み合わせは、互いに断面形状の上辺に対する下辺の比が異なっていれば、任意の組み合わせを選択することが可能である。
　ただし、第１トンネル接合素子２０Ｇ、および第２トンネル接合素子３０Ｇは、エッチング時のマスクの形状によって、互いの断面形状を変化させることが好ましい。具体的には、図５に示すように、第１トンネル接合素子２０Ｇおよび第２トンネル接合素子３０Ｇは、エッチング時にマスクされた第１記憶層２５Ｇおよび第２記憶層３５Ｇの領域の大きさを異ならせることによって、断面形状が異なるように形成されてもよい。また、第１トンネル接合素子２０Ｇおよび第２トンネル接合素子３０Ｇは、互いに第１記憶層２５Ｇおよび第２記憶層３５Ｇへのエッチング深さが同じとなるように形成されてもよい。
　これによれば、磁気記憶素子１０Ｇは、より簡易な方法によって第１トンネル接合素子２０Ｇ、および第２トンネル接合素子３０Ｇの断面形状を制御することができる。
　以上にて説明したように、本実施形態に係る磁気記憶素子１０は、複数のトンネル接合素子を電気的に並列接続し、並列接続した複数のトンネル接合素子の断面形状を互いに異ならせることによって、より単純な構造で多値情報を記憶することが可能である。
　＜３．磁気記憶素子の製造方法＞
　次に、図６～図１４を参照して、本実施形態に係る磁気記憶素子１０の製造方法について説明する。図６～図１４は、本実施形態に係る磁気記憶素子１０を製造する各工程を説明する断面図である。なお、以下では、磁気記憶素子１０を支持する半導体基板、磁気記憶素子１０に接続される電極および配線については、記載を省略した。
　まず、図６に示すように、参照層５３、絶縁体層５４、および記憶層５５が順に積層される。具体的には、参照層５３および記憶層５５は、Ｃｏ－Ｐｔ－Ｂ合金などをスパッタ法で成膜することで形成することができる。また、絶縁体層５４は、スパッタ法などを用いてＭｇなどの金属を成膜した後、酸化処理を行い、成膜した金属を金属酸化物に変換することで形成することができる。
　次に、図７に示すように、記憶層５５の上にレジスト層７１を形成した後、レジスト層７１をパターニングする。具体的には、スピンコート法などを用いて記憶層５５の上にフォトレジストを塗布した後、加熱によってフォトレジストの溶媒を除去することで、レジスト層７１を形成する。その後、フォトリソグラフィ法などを用いて、レジスト層７１を露光し、レジスト層７１に対応する現像液で現像することで、パターニングされたレジスト層７１を形成する。
　なお、図７において、パターニングされたレジスト層７１が残存している領域が、後段の工程で第１トンネル接合素子２０および第２トンネル接合素子３０が形成される領域である。例えば、レジスト層７１は、第１トンネル接合素子２０を形成する領域が第２トンネル接合素子３０を形成する領域よりも小さくなるようにパターニングされてもよい。
　続いて、図８に示すように、パターニングされたレジスト層７１をマスクとしてエッチングを行う。具体的には、パターニングされたレジスト層７１をマスクとして、Ｃｌ２ガス等を用いて、記憶層５５から参照層５３までエッチングを行う。
　その後、図９に示すように、エッチングによって開口された領域を絶縁膜７５によって埋め込む。具体的には、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて、酸化物または窒化物などで絶縁膜７５を成膜した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈ）などによってレジスト層７１上に堆積した絶縁膜７５を除去することで、エッチングによって開口された領域を絶縁膜７５によって埋め込むことができる。
　図９に示す工程によって、トンネル接合素子は、２つに分割される。具体的には、トンネル接合素子は、第１参照層２３、第１絶縁体層２４、および第１記憶層２５が積層された第１トンネル接合素子２０と、第２参照層３３、第２絶縁体層３４、および第２記憶層３５が積層された第２トンネル接合素子３０とに分割される。
　次に、図１０に示すように、レジスト層７１が除去される。具体的には、硫酸過水などのウェットプロセス、またはアッシングなどのドライプロセスによって、レジスト層７１は、第１記憶層２５および第２記憶層３５の上から除去されてもよい。
　続いて、図１１に示すように、第１記憶層２５および第２記憶層３５の上にレジスト層７３を形成した後、レジスト層７３をパターニングする。具体的には、スピンコート法などを用いて第１記憶層２５および第２記憶層３５の上にフォトレジストを塗布した後、加熱によってフォトレジストの溶媒を除去することで、レジスト層７３を形成する。その後、フォトリソグラフィ法などを用いて、第２記憶層３５の上のレジスト層７３をパターニングする。このとき、第２記憶層３５の上のレジスト層７３は、第２記憶層３５の中心付近に島状にパターニングされてもよい。
　次に、図１２に示すように、パターニングされたレジスト層７３をマスクとして第２記憶層３５のエッチングを行う。具体的には、パターニングされたレジスト層７３をマスクとして、Ｃｌ２ガス等を用いて、第２記憶層３５のエッチングを行う。このときのエッチングは、少なくとも第２記憶層３５を除去しつつ、かつ第２記憶層３５、第２絶縁体層３４、および第２参照層３３の全てを除去しない程度とすることが好ましい。これにより、第２トンネル接合素子３０は、第１トンネル接合素子２０と異なる断面形状を有することができる。
　続いて、図１３に示すように、エッチングによって開口された領域を絶縁膜７５によって埋め込む。具体的には、ＣＶＤ法などを用いて、酸化物または窒化物などで絶縁膜７５を成膜した後、ＣＭＰなどによってレジスト層７３上に堆積した絶縁膜７５を除去することで、エッチングによって開口された領域を絶縁膜７５によって埋め込むことができる。
　さらに、図１４に示すように、レジスト層７３が除去される。具体的には、硫酸過水などのウェットプロセス、またはアッシングなどのドライプロセスによって、レジスト層７３は、絶縁膜７５、第１記憶層２５、および第２記憶層３５の上から除去されてもよい。
　その後、第１トンネル接合素子２０および第２トンネル接合素子３０の両面に電極および配線等を形成することによって、本実施形態に係る磁気記憶素子１０を製造することができる。
　＜４．実施例＞
　次に、図１５Ａおよび図１５Ｂを参照して、本実施形態に係る磁気記憶素子の実施例について説明する。なお、以下で説明する実施例は、本実施形態に係る磁気記憶素子の効果を説明するための一例であり、本実施形態に係る磁気記憶素子が以下の実施例に限定されるものではない。
　（実施例）
　まず、厚さ０．７２５ｍｍのシリコン基板上に厚さ３００ｎｍの熱酸化膜を形成した後、下部電極および配線となる膜厚１００ｎｍのＣｕ膜を成膜した。
　その後、Ｃｕ膜上に、下地層、磁化固定層、磁化結合層、参照層、絶縁体層、記憶層、およびキャップ層を順次積層した。具体的には、下地層は、膜厚１０ｎｍのＴａおよび膜厚１０ｎｍのＲｕの積層膜にて形成し、磁化固定層は、膜厚２ｎｍのＣｏ－Ｐｔにて形成し、磁化結合層は、膜厚０．７ｎｍのＲｕにて形成し、参照層は、膜厚１．２ｎｍの（Ｃｏ２０Ｆｅ８０）８０Ｂ３０にて形成した。また、絶縁体層は、膜厚１ｎｍの酸化マグネシウムで形成し、記憶層は、膜厚１．６ｎｍの（Ｃｏ２０Ｆｅ８０）８０Ｂ３０で形成し、キャップ層は、膜厚５ｎｍのＴａで形成した。
　なお、絶縁体層以外の各層は、スパッタ法を用いて成膜した。また、絶縁体層は、スパッタ法を用いて金属膜を成膜した後、酸化チャンバ内で参加することで形成した。また、上記の各層を成膜した後、磁場中の熱処理炉にて、３５０℃で１時間熱処理を行った。
　その後、下部電極を加工することで、２つのトンネル接合素子を電気的に並列接続した。続いて、並列接続した２つのトンネル接合素子の一方を記憶層が直径５０ｎｍ～１００ｎｍの円柱状となるように下地層の上までエッチングした（このトンネル接合素子をＭＪＴａとする）。また、２つのトンネル接合素子の他方を記憶層が直径５０ｎｍ～１００ｎｍの円柱状となるように絶縁体層の上までエッチングした（このトンネル接合素子をＭＪＴｂとする）。
　次に、スパッタ法を用いて、Ａｌ２Ｏ３を厚さ１００ｎｍ程度で成膜することで、上記の２つのトンネル接合素子を埋め込み、互いを電気的に絶縁した。その後、Ｃｕ等を用いて、上部電極および配線を形成することで、実施例に係る磁気記憶素子を形成した。
　以上にて形成した磁気記憶素子について、各々のトンネル接合素子に電圧を印加することで、記憶層の磁化方向の反転電圧を測定した。その結果を図１５Ａおよび図１５Ｂに示す。図１５Ａは、２つのトンネル接合素子ＭＪＴａおよびＭＪＴｂの低抵抗状態（記憶層の磁化方向と、参照層の磁化方向とが平行な状態）での反転電圧を測定したグラフ図である。また、図１５Ｂは、２つのトンネル接合素子ＭＪＴａおよびＭＪＴｂの高抵抗状態（記憶層の磁化方向と、参照層の磁化方向とが反平行な状態）での反転電圧を測定したグラフ図である。
　図１５Ａおよび図１５Ｂに示すように、いずれの状態であっても、絶縁体層の上までエッチングしたトンネル接合素子は、下地層の上までエッチングしたトンネル接合素子に対して、反転電圧が低下していることがわかる。これは、絶縁体層の上に残存した磁性膜が面内方向の磁化成分を持つことで、膜面に垂直な磁化方向を有する記憶層の磁化反転を促進したためであると考えられる。
　したがって、本実施形態に係る磁気記憶素子は、エッチング等によって複数のトンネル接合素子の断面形状を変化させることによって、記憶層の反転電圧を変化させることが可能である。よって、本実施形態に係る磁気記憶素子は、これらの反転電圧が異なる複数のトンネル接合素子を電気的に並列接続することで、より単純な構造で多値情報の記憶を行うことが可能である。
　＜５．磁気記憶素子の適用例＞
　続いて、図１６および図１７を参照して、本実施形態に係る磁気記憶素子を用いた電子機器について説明する。例えば、電子機器は、本実施形態に係る磁気記憶素子をアレイ状に複数配列することで大容量ファイルメモリ、コードストレージまたはワーキングメモリのいずれかとして機能する磁気記憶装置を備えていてもよい。
　（５．１．電子機器の外観例）
　まず、図１６を参照して、本実施形態に係る磁気記憶素子、または磁気記憶装置を用いた電子機器１００の外観について説明する。図１６は、電子機器１００の外観例を示した斜視図である。
　図１６に示すように、電子機器１００は、例えば、横長の扁平な形状に形成された外筐１０１の内外に各構成が配置された外観を有する。電子機器１００は、例えば、ゲーム機器として用いられる機器であってもよい。
　外筐１０１の前面には、長手方向の中央部に表示パネル１０２が設けられる。また、表示パネル１０２の左右には、それぞれ周方向に離隔して配置された操作キー１０３、および操作キー１０４が設けられる。また、外筐１０１の前面の下端部には、操作キー１０５が設けられる。操作キー１０３、１０４、１０５は、方向キーまたは決定キー等として機能し、表示パネル１０２に表示されるメニュー項目の選択、およびゲームの進行等に用いられる。
　また、外筐１０１の上面には、外部機器を接続するための接続端子１０６、電力供給用の供給端子１０７、および外部機器との赤外線通信を行う受光窓１０８等が設けられる。
　（５．２．電子機器の構成例）
　次に、図１７を参照して、電子機器１００の内部構成について説明する。図１７は、電子機器１００の内部構成を示すブロック図である。
　図１７に示すように、電子機器１００は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）を含む演算処理部１１０と、各種情報を記憶する記憶部１２０と、電子機器１００の各構成を制御する制御部１３０と、を備える。演算処理部１１０、および制御部１３０には、例えば、図示しないバッテリー等から電力が供給される。
　演算処理部１１０は、各種情報の設定またはアプリケーションの選択をユーザに行わせるためのメニュー画面を生成する。また、演算処理部１１０は、ユーザによって選択されたアプリケーションを実行する。
　記憶部１２０は、ユーザにより設定された各種情報を保持する。記憶部１２０は、本実施形態に係る磁気記憶素子、または磁気記憶装置を含んで構成される。
　制御部１３０は、入力受付部１３１、通信処理部１３３、および電力制御部１３５を備える。入力受付部１３１は、例えば、操作キー１０３、１０４、および１０５の状態検出を行う。また、通信処理部１３３は、外部機器との間の通信処理を行う。さらに、電力制御部１３５は、電子機器１００の各部に供給される電力の制御を行う。
　本実施形態によれば、記憶部１２０は、大容量化、および低消費電力化が可能である。したがって、本実施形態に係る磁気記憶素子、または磁気記憶装置を用いた電子機器１００は、少ない消費電力でより大量の情報を演算処理することが可能である。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　磁化方向が固定された参照層、磁化方向が反転可能な記憶層、および前記参照層と前記記憶層との間に挟持された絶縁体層をそれぞれ含み、互いに電気的に並列接続された複数のトンネル接合素子を備え、
　前記複数のトンネル接合素子は、互いに同一の膜構成を有し、前記膜構成の各層は、互いに同一の材料および膜厚で形成され、
　前記複数のトンネル接合素子を積層方向に切断した断面形状の各々は、互いに平行な上辺および下辺を含む多角形状であり、前記上辺に対する前記下辺の比は、前記複数のトンネル接合素子ごとに互いに異なる、磁気記憶素子。
（２）
　前記複数のトンネル接合素子の少なくともいずれかの断面形状において、前記記憶層の上辺に対する下辺の比は１以上である、前記（１）に記載の磁気記憶素子。
（３）
　前記複数のトンネル接合素子の少なくともいずれかの断面形状において、前記記憶層の上辺に対する下辺の比は１未満である、前記（１）に記載の磁気記憶素子。
（４）
　前記複数のトンネル接合素子は、互いに頂点数が異なる多角形状の断面形状を有する、前記（１）～（３）のいずれか一項に記載の磁気記憶素子。
（５）
　前記複数のトンネル接合素子の断面形状のうち、少なくとも前記記憶層の断面形状が互いに異なる、前記（１）～（４）のいずれか一項に記載の磁気記憶素子。
（６）
　前記記憶層は、前記トンネル接合素子を貫通して流れる電流の方向に基づいて磁化方向を反転させる、前記（１）～（５）のいずれか一項に記載の磁気記憶素子。
（７）
　前記複数のトンネル接合素子では、前記記憶層の磁化方向を反転させる電圧が互いに異なる、前記（６）に記載の磁気記憶素子。
（８）
　磁化方向が固定された参照層、磁化方向が反転可能な記憶層、および前記参照層と前記記憶層との間に挟持された絶縁体層をそれぞれ含み、互いに電気的に並列接続された複数のトンネル接合素子を備え、前記複数のトンネル接合素子は、互いに同一の膜構成を有し、前記膜構成の各層は、互いに同一の材料および膜厚で形成され、前記複数のトンネル接合素子を積層方向に切断した断面形状の各々は、互いに平行な上辺および下辺を含む多角形状であり、前記上辺に対する前記下辺の比は、前記複数のトンネル接合素子ごとに互いに異なる磁気記憶素子をアレイ状に複数配列させた、磁気記憶装置。
（９）
　磁化方向が固定された参照層、磁化方向が反転可能な記憶層、および前記参照層と前記記憶層との間に挟持された絶縁体層をそれぞれ含み、互いに電気的に並列接続された複数のトンネル接合素子を備え、前記複数のトンネル接合素子は、互いに同一の膜構成を有し、前記膜構成の各層は、互いに同一の材料および膜厚で形成され、前記複数のトンネル接合素子を積層方向に切断した断面形状の各々は、互いに平行な上辺および下辺を含む多角形状であり、前記上辺に対する前記下辺の比は、前記複数のトンネル接合素子ごとに互いに異なる磁気記憶素子をアレイ状に複数配列させた磁気記憶部と、
　前記磁気記憶部に記憶された情報に基づいて、情報処理を実行する演算処理部と、
を備える、電子機器。
（１０）
　磁化方向が固定された参照層、磁化方向が反転可能な記憶層、および前記参照層と前記記憶層との間に挟持された絶縁体層を含む積層体を形成する工程と、
　前記積層体をエッチングによって分断し、複数のトンネル接合素子を形成する工程と、
　前記複数のトンネル接合素子の少なくともいずれかをエッチングすることで、エッチングした前記トンネル接合素子の少なくとも前記記憶層の形状を変化させる工程と、
　前記複数のトンネル接合素子を電気的に並列接続する工程と、
を含む、磁気記憶素子の製造方法。
　１、１０　　磁気記憶素子
　２　　　　　下地層
　３Ａ　　　　参照層
　３Ｂ　　　　磁化結合層
　３Ｃ　　　　磁化固定層
　４　　　　　絶縁体層
　５　　　　　記憶層
　６　　　　　キャップ層
　２０　　　　第１トンネル接合素子
　２３　　　　第１参照層
　２４　　　　第１絶縁体層
　２５　　　　第１記憶層
　３０　　　　第２トンネル接合素子
　３３　　　　第２参照層
　３４　　　　第２絶縁体層
　３５　　　　第２記憶層

Claims (10)

  1. 　磁化方向が固定された参照層、磁化方向が反転可能な記憶層、および前記参照層と前記記憶層との間に挟持された絶縁体層をそれぞれ含み、互いに電気的に並列接続された複数のトンネル接合素子を備え、
    　前記複数のトンネル接合素子は、互いに同一の膜構成を有し、前記膜構成の各層は、互いに同一の材料および膜厚で形成され、
    　前記複数のトンネル接合素子を積層方向に切断した断面形状の各々は、互いに平行な上辺および下辺を含む多角形状であり、前記上辺に対する前記下辺の比は、前記複数のトンネル接合素子ごとに互いに異なる、磁気記憶素子。
  2. 　前記複数のトンネル接合素子の少なくともいずれかの断面形状において、前記記憶層の上辺に対する下辺の比は１以上である、請求項１に記載の磁気記憶素子。
  3. 　前記複数のトンネル接合素子の少なくともいずれかの断面形状において、前記記憶層の上辺に対する下辺の比は１未満である、請求項１に記載の磁気記憶素子。
  4. 　前記複数のトンネル接合素子は、互いに頂点数が異なる多角形状の断面形状を有する、請求項１に記載の磁気記憶素子。
  5. 　前記複数のトンネル接合素子の断面形状のうち、少なくとも前記記憶層の断面形状が互いに異なる、請求項１に記載の磁気記憶素子。
  6. 　前記記憶層は、前記トンネル接合素子を貫通して流れる電流の方向に基づいて磁化方向を反転させる、請求項１に記載の磁気記憶素子。
  7. 　前記複数のトンネル接合素子では、前記記憶層の磁化方向を反転させる電圧が互いに異なる、請求項６に記載の磁気記憶素子。
  8. 　磁化方向が固定された参照層、磁化方向が反転可能な記憶層、および前記参照層と前記記憶層との間に挟持された絶縁体層をそれぞれ含み、互いに電気的に並列接続された複数のトンネル接合素子を備え、前記複数のトンネル接合素子は、互いに同一の膜構成を有し、前記膜構成の各層は、互いに同一の材料および膜厚で形成され、前記複数のトンネル接合素子を積層方向に切断した断面形状の各々は、互いに平行な上辺および下辺を含む多角形状であり、前記上辺に対する前記下辺の比は、前記複数のトンネル接合素子ごとに互いに異なる磁気記憶素子をアレイ状に複数配列させた、磁気記憶装置。
  9. 　磁化方向が固定された参照層、磁化方向が反転可能な記憶層、および前記参照層と前記記憶層との間に挟持された絶縁体層をそれぞれ含み、互いに電気的に並列接続された複数のトンネル接合素子を備え前記複数のトンネル接合素子は、互いに同一の膜構成を有し、前記膜構成の各層は、互いに同一の材料および膜厚で形成され、前記複数のトンネル接合素子を積層方向に切断した断面形状の各々は、互いに平行な上辺および下辺を含む多角形状であり、前記上辺に対する前記下辺の比は、前記複数のトンネル接合素子ごとに互いに異なる磁気記憶素子をアレイ状に複数配列させた磁気記憶部と、
    　前記磁気記憶部に記憶された情報に基づいて、情報処理を実行する演算処理部と、
    を備える、電子機器。
  10. 　磁化方向が固定された参照層、磁化方向が反転可能な記憶層、および前記参照層と前記記憶層との間に挟持された絶縁体層を含む積層体を形成する工程と、
    　前記積層体をエッチングによって分断し、複数のトンネル接合素子を形成する工程と、
    　前記複数のトンネル接合素子の少なくともいずれかをエッチングすることで、エッチングした前記トンネル接合素子の少なくとも前記記憶層の形状を変化させる工程と、
    　前記複数のトンネル接合素子を電気的に並列接続する工程と、
    を含む、磁気記憶素子の製造方法。
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