WO2018123881A1 - ＳｉＣウェハ及びＳｉＣウェハの製造方法 - Google Patents

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WO2018123881A1
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sic wafer
threading dislocations
dislocations
dislocation density
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陽平 藤川
秀隆 鷹羽
Original Assignee
昭和電工株式会社
株式会社デンソー
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Publication date
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    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C30B23/06—Heating of the deposition chamber, the substrate or the materials to be evaporated
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C30B23/025—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides

Definitions

  • the present invention relates to a SiC wafer and a method for manufacturing a SiC wafer.
  • Silicon carbide (SiC) has a dielectric breakdown field that is an order of magnitude larger than silicon (Si) and a band gap that is three times larger. Silicon carbide (SiC) has characteristics such as about three times higher thermal conductivity than silicon (Si). Therefore, silicon carbide (SiC) is expected to be applied to power devices, high frequency devices, high temperature operation devices, and the like.
  • MOSFET Metal-Oxide-Semiconductor-Field-Effect-Transistor
  • a gate oxide film is formed on the SiC epitaxial layer using thermal oxidation or the like, and a gate electrode is formed on the gate oxide film.
  • an abnormality may be caused in the semiconductor device (for example, Patent Document 1). Therefore, establishment of a high-quality SiC epitaxial wafer and a high-quality epitaxial growth technique is indispensable for promoting the practical use of semiconductor devices using SiC epitaxial wafers.
  • SiC epitaxial wafer various defects exist in the SiC epitaxial wafer. All of these defects do not adversely affect semiconductor devices. That is, depending on the type of defect, there is a defect that has no effect on the semiconductor device or is small. For example, it is known that threading dislocations and the like can cause failure of a semiconductor device, but it is not precisely known which defect mode can be a killer defect among threading dislocations. Therefore, it is required to identify a defect having a large influence on a semiconductor device among various defects and suppress the occurrence of the defect.
  • a wafer before epitaxial growth is called a SiC wafer
  • SiC epitaxial wafer a wafer after epitaxial growth
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a SiC wafer capable of specifying a defect that causes a failure of a semiconductor device in a non-destructive manner after device construction and a manufacturing method thereof.
  • this invention provides the following means in order to solve the said subject.
  • the difference between the threading dislocation density of threading dislocations exposed on the first surface and the threading dislocation density of threading dislocations exposed on the second surface is It is 10% or less of the threading dislocation density on the surface having the higher threading dislocation density among the first surface and the second surface, and the threading dislocation density is between the first surface and the second surface. 90% or more of threading dislocations appearing on the higher surface extend to the surface having a lower threading dislocation density.
  • the number of threading dislocations on the first surface and the second surface may be substantially the same.
  • the density of threading dislocations appearing on the surface on the higher threading dislocation density side of the first surface and the second surface is 1.5 / mm 2. It may be the following.
  • the difference between the threading dislocation density exposed on the first surface and the threading dislocation density exposed on the second surface is 0.02 pieces / mm 2 or less. Also good.
  • a method for producing a SiC wafer according to one aspect of the present invention includes a preparation step for producing a seed crystal having a surface density of threading dislocations of 1.5 pieces / mm 2 or less, and an increase in diameter from the seed crystal in a crucible. And a crystal growth step for crystal growth so that the crystal growth surface and the isothermal surface in the crucible are parallel to each other, and a cutting step for slicing the SiC ingot obtained in the crystal growth step.
  • the SiC wafer according to one aspect of the present invention it is possible to identify a defect that causes non-destructive failure of a semiconductor device after device construction.
  • the SiC wafer manufacturing method it is possible to obtain a SiC wafer that can identify a defect that causes a failure of a semiconductor device in a non-destructive manner after the device is constructed.
  • FIG. 1 is a schematic cross-sectional view of a SiC wafer according to one embodiment of the present invention.
  • the SiC wafer 1 shown in FIG. 1 has threading dislocations 2 penetrating the first surface 1a and the second surface 1b.
  • the SiC wafer 1 normally uses the c-plane: (0001) plane as the main surface.
  • the first surface 1a is a surface on the crystal growth direction side
  • the second surface 1b is a surface opposite to the first surface 1a.
  • the “surface on the crystal growth direction side” refers to the surface on the side on which the crystal is grown later in the ingot growth process. That is, in SiC wafer 1 shown in FIG. 1, the ingot before cutting SiC wafer 1 grows from the second surface 1b side to the first surface 1a side.
  • the SiC wafer 1 is not limited to the case of FIG.
  • the first surface 1a may be a Si plane ⁇ 0001 ⁇ plane or a C plane ⁇ 000-1 ⁇ plane.
  • the threading dislocation 2 penetrates the SiC wafer 1 in the thickness direction and is exposed on both the first surface 1a and the second surface 1b.
  • the threading dislocation 2 extends in a direction perpendicular to the c-plane of the SiC wafer 1.
  • threading dislocations 2 are formed on the first surface 1a and the second surface 1b of the SiC wafer 1 as shown in FIG. It penetrates with a slight inclination.
  • threading dislocations 2 are perpendicular to the first surface 1a and the second surface 1b of the SiC wafer 1. To penetrate.
  • the threading dislocations 2 are exposed on the first surface 1a and the second surface 1b. That is, the threading dislocations 2a exposed on the first surface 1a and the threading dislocations 2b exposed on the second surface 1b only have the same threading dislocation 2 seen on different surfaces and have a corresponding relationship.
  • FIG. 2 is a diagram schematically showing a cross section of an example of a semiconductor device constructed using the SiC wafer according to one aspect of the present invention.
  • a semiconductor device is formed by performing C-plane epitaxial growth on the first surface 1a will be described.
  • a semiconductor device 10 shown in FIG. 2 includes an oxide insulating layer 3 formed on the first surface 1a of the SiC wafer 1 described above, and an electrode 4 formed on the surface of the oxide insulating layer 3 opposite to the SiC wafer.
  • the semiconductor device 10 shown in FIG. 2 when a part of the threading dislocation 2a exposed on the first surface 1a is a killer defect that causes the failure of the semiconductor device 10, an oxide insulation formed on the killer defect.
  • the thickness of the layer 3 may vary.
  • voltage concentration occurs in a portion where the thickness of the oxide insulating layer 3 is thin, the element may be short-circuited, and a fault defect 5 may be generated.
  • the failure defect 5 is formed at a position corresponding to the threading dislocation 2 a exposed on the first surface 1 a of the SiC wafer 1.
  • the fault defect 5 and the threading dislocation 2a exposed on the first surface 1a have a correspondence relationship
  • the first surface The threading dislocation 2a exposed on 1a and the threading dislocation 2b exposed on the second surface 1b have a corresponding relationship.
  • the cause of the failure defect 5 can be traced back to the threading dislocation 2b that appears on the second surface 1b.
  • the history of the killer defect that caused the failure It can be tracked as it is formed.
  • the epitaxial growth for forming the semiconductor device may be C-plane epitaxial growth or Si-plane epitaxial growth.
  • the threading dislocation 22 may not appear on both the first surface 21a and the second surface 21b as in the SiC wafer 21 constituting the semiconductor device 20 shown in FIG. In this case, the killer defect cannot be traced.
  • the threading dislocation 22 as shown in FIG. 3 occurs when the basal plane dislocation 22A is converted into the threading dislocation 22B.
  • the SiC wafer 1 is the threading dislocation 2 in which most of the threading dislocations appearing on the first surface 1 a extend to the second surface 1 b, and the failure defect 5 of the semiconductor device 10. It is possible to track the defect causing the non-destructiveness.
  • the difference between the threading dislocation density of threading dislocations exposed on the first surface 1a and the threading dislocation density of threading dislocations exposed on the second surface 1b is the difference between the first surface 1a and the second surface 1b. Of these, it is 10% or less of the threading dislocation density on the surface having the higher threading dislocation density. This difference is preferably 5% or less, more preferably 1% or less, of the threading dislocation density on the surface having the higher threading dislocation density in the first surface 1a and the second surface 1b. .
  • the difference between the threading dislocation density of the threading dislocations appearing on the first surface 1a and the threading dislocation density of the threading dislocations appearing on the second surface 1b is within the range, so that the first surface 1a It can be assumed that the threading dislocations exposed and the threading dislocations exposed on the second surface 1b have a correlation with each other.
  • the abundance ratio of threading dislocations 2 penetrating the first surface 1a and the second surface 1b is 90% or more, preferably 95% or more, and preferably 99% or more. It is more preferable that Here, the threading dislocations in the SiC wafer can be treated as being equal to the number of threading dislocations appearing on the surface having the higher threading dislocation density in the first surface 1a and the second surface 1b.
  • the threading dislocation 2 connects the first surface 1a and the second surface 1b, so that the cause of the failure defect 5 can be traced.
  • the threading dislocations 2a appearing on the first surface 1a can be obtained, even if some of the threading dislocations 22 in FIG. You can keep track of your history. Therefore, if the abundance ratio of threading dislocations 2 penetrating through the first surface 1a and the second surface 1b in all the threading dislocations in the SiC wafer is within the above range, many threading dislocations in the SiC wafer are tracked. The cause of the failure defect 5 can be searched.
  • the number of threading dislocations 2a exposed on the first surface 1a and the number of threading dislocations 2b exposed on the second surface 1b are preferably substantially the same.
  • the “substantially the same number” is not required to be completely the same number, and a difference of about 0.02 / mm 2 is allowed.
  • the cause of the failure defect 5 can be traced. That is, if the number of threading dislocations 2a on the first surface 1a and the number of threading dislocations 2b on the second surface 1b are substantially the same, the cause can be traced. In the sense that all results are tracked, it is more preferable that the number is exactly the same.
  • FIG. 4 is a transmission X-ray topography photograph of an actually manufactured wafer.
  • the threading screw dislocation TSD in the figure may be a mixed dislocation of threading screw dislocation and edge dislocation, but in any case, it is a threading dislocation.
  • Other black spots are other than threading dislocations such as basal plane dislocations. Since the image shown in FIG. 4 looks at the whole thickness direction of the wafer, when threading dislocations are converted or disappeared in the middle, they are identified as V-shaped or the like.
  • threading dislocations appear to have a short whisker-like contrast, and these threading dislocations have no interaction or annihilation with basal plane dislocations. That is, threading dislocations penetrate through the wafer.
  • the threading dislocations appearing on the first surface 1a and the second surface 1b of the SiC wafer 1 and the basal plane dislocations other than the threading dislocations are separately observed depending on the length in the transmission X-ray topography photograph. Since the basal plane dislocation extends in the a-axis direction in the wafer, it is observed in the photograph as a string longer than the threading dislocation.
  • a transmission topography image is the simplest method for dislocation observation, but it may be difficult to determine whether it is exposed.
  • the density of threading dislocations 2 exposed on the surface having the higher threading dislocation density among the first surface 1a and the second surface 1b is 1.5 pieces / mm 2 or less.
  • the number is preferably 0.8 pieces / mm 2 or less, and more preferably 0.15 pieces / mm 2 or less.
  • the threading dislocation density between the first surface 1a and the second surface 1b of the SiC wafer 1 is calculated as follows. That is, the observation points in the range of 500 ⁇ m ⁇ 500 ⁇ m are selected so that the first surface 1a and the second surface 1b of the SiC wafer 1 pass through the center of the wafer linearly at intervals of 5 mm.
  • the straight line is selected so as to pass through the center of the wafer at intervals of 5 mm even in the direction rotated by 90 °.
  • the threading dislocations in each range are counted separately from other basal plane dislocations, and the average value of threading dislocation density per area is calculated. From the obtained threading dislocation density of the first surface 1a and the threading dislocation density of the second surface 1b, the threading dislocation density of threading dislocations appearing on the first surface 1a and the second surface 1b appearing. The difference between the threading dislocations and the threading dislocation density can be calculated.
  • the threading dislocations existing through the substrate do not always extend vertically due to the difference in growth mode, the presence of an offset angle, and the like, and may be bent in the substrate. In other words, it is necessary to reduce the threading dislocation density to some extent in order to specify whether the threading dislocations observed from the back surface coincide with the failure site on the surface. Also, the overlap between dislocations should be almost completely eliminated. From such a viewpoint, the threading dislocation density possible for this application is 1.5 / mm 2 .
  • the high density of threading dislocations appearing on the surface of the first surface 1a and the second surface 1b in the SiC wafer 1 on the side having the higher threading dislocation density means that threading dislocations are intermingled during crystal growth. This means that the probability of merging and disappearing increases.
  • the absolute amount of threading dislocations that coalesce disappears the abundance ratio of threading dislocations 2 penetrating through the first surface 1a and the second surface 1b among all threading dislocations tends to be low. Further, the total number of threading dislocations increases, and it becomes difficult to take correspondence between the first surface 1a and the second surface 1b.
  • the density of threading dislocations 2 is not sufficiently low, the correspondence between threading dislocations 2a and 2b exposed on the first surface 1a and the second surface 1b can be definitely taken. That is, it is possible to accurately track the cause of the failure defect 5. Moreover, the probability that threading dislocations coalesce and disappear is reduced, and the abundance ratio of threading dislocations 2 penetrating through the first surface 1a and the second surface 1b among all threading dislocations can be increased.
  • the difference between the threading dislocation density exposed on the first surface 1a and the threading dislocation density exposed on the second surface 1b is preferably 0.02 pieces / mm 2 or less, and 0.002 pieces / mm 2. More preferably, it is 2 mm or less.
  • the SiC wafer according to one embodiment of the present invention it is possible to identify a defect that causes a failure of a semiconductor device in a non-destructive manner after the device is constructed.
  • the SiC wafer manufacturing method includes a preparation step of producing a seed crystal having a surface density of threading dislocations of 1.5 pieces / mm 2 or less, and without increasing the diameter from the seed crystal in a crucible. And a crystal growth step for crystal growth so that the crystal growth surface and the isothermal surface in the crucible are parallel to each other, and a cutting step for slicing the SiC ingot obtained in the crystal growth step.
  • a seed crystal is prepared as a preparation process.
  • the seed crystal is obtained by a RAF (Repeated a-face) method.
  • the RAF method is a method of performing c-plane growth after performing a-plane growth at least once.
  • a SiC single crystal having almost no screw dislocations and stacking faults can be produced. This is because the defects of the SiC single crystal after the a-plane growth become defects in the basal plane direction in the c-plane growth and are not inherited. Details of the RAF method are described in, for example, Japanese Patent Application Laid-Open No. 2003-321298.
  • a crystal grown by the RAF method may be used as a seed crystal, and further a c-plane ((0001) plane) growth may be performed to produce a crystal with reduced threading dislocations, which may be used as a seed crystal.
  • a c-plane ((0001) plane) growth may be performed to produce a crystal with reduced threading dislocations, which may be used as a seed crystal.
  • threading dislocations coalesce and the threading dislocation density decreases. That is, by performing sufficient crystal growth in the crystal growth process, the threading dislocation density can be further reduced.
  • the increase / decrease in the number of threading dislocations in the crystal growth process can be further reduced, and a desired SiC wafer can be obtained more easily and reliably.
  • the seed crystal produced by such a procedure has very little or no threading dislocation.
  • the surface density of threading dislocations in the seed crystal is preferably 1.5 pieces / mm 2 or less, more preferably 0.8 pieces / mm 2 or less, and 0.15 pieces / mm 2 or less. More preferably. If the number of threading dislocations in the seed crystal is small, the number of threading dislocations on the first surface and the second surface of the SiC wafer can be easily made constant.
  • the surface density of threading dislocations in the seed crystal only needs to satisfy the above range at least on the surface on which the SiC ingot is grown. Further, the surface density of threading dislocations in the seed crystal is measured by the same method as the threading dislocation density between the first surface 1a and the second surface 1b of the SiC wafer 1.
  • Threading dislocations in the seed crystal may merge with each other in the process of crystal growth to obtain a SiC ingot from the seed crystal, and the number may decrease. If the threading dislocation density in the seed crystal is high, the probability that threading dislocations coalesce in the crystal growth process increases. If the number of threading dislocations increases or decreases during the crystal growth process, the number of threading dislocations tends to differ between the first surface and the second surface of the SiC wafer obtained by slicing the SiC ingot.
  • the threading dislocation density of the initial seed crystal is sufficiently small, the probability that the threading dislocations are combined can be lowered. That is, the number of threading dislocations on the first surface and the second surface of the SiC wafer can be easily made constant.
  • a seed crystal having a threading dislocation of 0.15 pieces / mm 2 or less is used, coalescence disappears substantially. Therefore, the number of threading dislocations appearing on the first surface and the second surface of the SiC wafer can be made substantially the same with respect to the threading dislocation caused by the seed crystal.
  • ⁇ Crystal growth process> crystal growth is performed based on the obtained seed crystal to produce a SiC ingot.
  • the cause of the increase / decrease in the number of threading dislocations in the crystal growth process is not limited to the coalescence of threading dislocations, and one of the causes is conversion from threading dislocations to basal plane dislocations.
  • crystal growth is performed so as to suppress the transformation from threading dislocations to basal plane dislocations and the generation of new threading dislocations together with suppressing coalescence of threading dislocations.
  • the crystal growth is performed while paying attention to the following points.
  • the taper guide refers to a cone-shaped member that expands from the seed crystal toward the SiC raw material when SiC is grown by the sublimation method.
  • SiC grows along the taper, so that the growth surface shape can be controlled to be convex and the diameter can be enlarged.
  • the diameter is not enlarged.
  • a method of not performing the aperture expansion there is a method of using a cylindrical guide having a constant diameter instead of the cone-shaped taper guide.
  • the crystal growth may be performed so that the crystal growth surface and the isothermal surface in the crucible are parallel to each other.
  • the crystal growth surface in crystal growth be as flat as possible.
  • Crystal growth is greatly affected by temperature during crystal growth. Therefore, a flat crystal growth surface can be maintained by setting the isothermal surface to be parallel to the crystal growth surface.
  • the isothermal surface does not need to be completely parallel to the crystal growth surface, and may be substantially parallel. More specifically, it is preferable to grow the crystal so that the inclination angle of the isothermal surface with respect to the crystal growth surface is less than 2 ° in absolute value in any direction.
  • a method disclosed in Japanese Patent Application Laid-Open No. 2008-290885 can be used as a method for making the temperature distribution during crystal growth parallel to the crystal growth surface. Specifically, it has two heaters above and below the heater facing the side surface where the seed crystal is disposed and the heater facing the side surface where the raw material is disposed, and a heat insulating member between the upper and lower heaters
  • a sublimation crystal growth apparatus having a partition wall made of The partition wall portion prevents heat from the lower heater from being transmitted above the crucible, and the isothermal surface can be made parallel to the surface of the seed crystal.
  • the growth surface becomes a striped pattern due to the difference in nitrogen (N) concentration. It is sliced in the longitudinal section direction, and the shape of the growth surface at each time can be obtained from the color-changing interface.
  • the shape of the growth surface can be maintained by adjusting by the following method.
  • Maintaining an isothermal surface during crystal growth can be realized by combining other techniques. Specifically, the crucible is moved during growth so as to correct the change in the growth surface shape obtained in advance by the above-described method, and a technique for matching the isothermal surface with the growth surface height is combined.
  • a partition wall made of a heat insulating material is provided between the high temperature region and the low temperature region, and the temperature distribution is set so that the isothermal surface is parallel to the surface of the seed crystal at the start of growth.
  • a method of using a cylindrical guide may be combined with a method of making the isothermal surface parallel to the surface of the seed crystal. This method is very effective. Since the cylindrical guide is parallel to the crucible wall in the vertical direction, it is easier to make the isothermal surface parallel to the surface of the seed crystal than a guide having an inclination for increasing the diameter.
  • SiC dislocations may proliferate if the stress in the growing crystal is high.
  • the temperature gradient near the crystal includes a temperature gradient in the growth direction (growth axis direction) and a temperature gradient in the radial direction.
  • the temperature gradient in the radial direction can be reduced by making the isothermal surface parallel to the surface of the seed crystal using an apparatus having a partition wall portion and upper and lower heaters.
  • the temperature gradient in the growth axis direction can be reduced by reducing the temperature difference between the seed crystal and the raw material. If the temperature gradient is too small, the growth becomes unstable. Therefore, the temperature gradient in the growth axis direction is preferably about 50 Kcm ⁇ 1 .
  • carbon inclusion may occur due to the growth atmosphere becoming C-rich during growth, and dislocations resulting from it may occur. It is possible to suppress the occurrence of dislocation caused by carbon inclusion by determining whether the defect is C-rich and adjusting the conditions.
  • a method for preventing C-richness a method of supplementing Si by adding Si to the raw material, a method of covering the crucible wall with a TaC member, or the like can be used.
  • ⁇ Division process> Finally, the obtained SiC ingot is divided.
  • a known method can be used for dividing the SiC ingot. For example, a wire saw or the like can be used.
  • the SiC wafer manufacturing method it is possible to obtain a SiC wafer that can identify a defect that causes non-destructive failure of a semiconductor device after device construction.

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Abstract

このＳｉＣウェハは、第１の面に表出する貫通転位の貫通転位密度と、第２の面に表出する貫通転位の貫通転位密度との差が、前記第１の面と前記第２の面とのうち貫通転位密度が高い側の面における貫通転位密度の１０％以下であり、前記第１の面と前記第２の面とのうち貫通転位密度が高い側の面に表出する貫通転位のうち９０％以上が、貫通転位密度が低い側の面まで延在している。

Description

ＳｉＣウェハ及びＳｉＣウェハの製造方法
　本発明は、ＳｉＣウェハ及びＳｉＣウェハの製造方法に関する。
　本願は、２０１６年１２月２６日に、日本に出願された特願２０１６－２５０８０４号に基づき優先権を主張し、その内容をここに援用する。
　炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に比べて絶縁破壊電界が１桁大きく、バンドギャップが３倍大きい。また、炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に比べて熱伝導率が３倍程度高い等の特性を有する。そのため炭化珪素（ＳｉＣ）は、パワーデバイス、高周波デバイス、高温動作デバイス等への応用が期待されている。
　ＳｉＣエピタキシャルウェハを用いた半導体デバイスとして、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）が知られている。ＭＯＳＦＥＴでは、ＳｉＣエピタキシャル層上に熱酸化などを用いてゲート酸化膜を形成し、そのゲート酸化膜の上にゲート電極を形成する。このとき、半導体デバイスを形成する基体であるＳｉＣウェハに欠陥があると半導体デバイスに異常をもたらすことがある（例えば、特許文献１等）。そのため、ＳｉＣエピタキシャルウェハを用いた半導体デバイスの実用化の促進には、高品質のＳｉＣエピタキシャルウェハ、及び高品質のエピタキシャル成長技術の確立が不可欠である。
　一方で、ＳｉＣエピタキシャルウェハには、種々の欠陥が存在する。これらの欠陥は、すべてが半導体デバイスに悪影響を及ぼす訳ではない。すなわち、欠陥の種類によっては、半導体デバイスへの影響が無い又は小さい欠陥も存在する。例えば、貫通転位等は半導体デバイスの故障の原因となりうることが知られているが、貫通転位の中でも、どの欠陥モードが特にキラー欠陥となりうるかまでは、厳密には分かっていない。そのため、種々の欠陥の内、半導体デバイスへの影響が大きい欠陥を特定し、その欠陥の発生を抑制することが求められている。なお、本明細書においてエピタキシャル成長前のウェハをＳｉＣウェハといい、エピタキシャル成長後のウェハをＳｉＣエピタキシャルウェハという。
特表２０１５－５２１３７８号公報
　しかしながら、貫通転位の中でもどの欠陥モードがキラー欠陥となりうるかの特定は十分進んでいない。半導体デバイスの故障の原因となる貫通転位は結晶成長の過程で合体する場合や、新たに発生する場合があり、半導体デバイスに影響を及ぼす貫通転位が発生した原因を特定することが難しいためである。またＳｉＣウェハの表面上には半導体デバイスを構築しているため、ＳｉＣウェハの表面におけるどの欠陥が故障原因となったかを追求するためには、半導体デバイスを破壊してＳｉＣウェハの表面状態を確認する必要がある。しかしながら、半導体デバイスを破壊するためには精密な処理が必要で、時間もコストもかかる。また破壊時に、新たな傷等をつけてしまう場合もある。
　本発明は上記問題に鑑みてなされたものであり、デバイス構築後に非破壊で半導体デバイスの故障原因となる欠陥を特定することができるＳｉＣウェハ及びその製造方法を提供することを目的とする。
　本発明者らは、鋭意検討の結果、ＳｉＣウェハの第１の面と第２の面に表出する貫通転位を対応付けることにより、デバイス構築後にも非破壊で半導体デバイスの故障原因となる欠陥を特定することができることを見出し、本発明を完成させた。
　すなわち、本発明は、上記課題を解決するため、以下の手段を提供する。
（１）本発明の一態様に係るＳｉＣウェハは、第１の面に表出する貫通転位の貫通転位密度と、第２の面に表出する貫通転位の貫通転位密度との差が、前記第１の面と前記第２の面とのうち貫通転位密度が高い側の面における貫通転位密度の１０％以下であり、前記第１の面と前記第２の面とのうち貫通転位密度が高い側の面に表出する貫通転位のうち９０％以上が、貫通転位密度が低い側の面まで延在している。
（２）上記態様にかかるＳｉＣウェハにおいて、第１の面と、第２の面の貫通転位数が実質同数であってもよい。
（３）上記態様にかかるＳｉＣウェハにおいて、前記第１の面と前記第２の面とのうち貫通転位密度が高い側の面に表出する貫通転位の密度が、１．５個／ｍｍ２以下であってもよい。
（４）上記態様に係るＳｉＣウェハは、第１の面に表出する貫通転位密度と第２の面に表出する貫通転位密度との差が、０．０２個／ｍｍ２以下であってもよい。
（５）本発明の一態様に係るＳｉＣウェハの製造方法は、貫通転位の面密度が１．５個／ｍｍ２以下の種結晶を作製する準備工程と、坩堝内で前記種結晶から口径拡大させずに、かつ、結晶成長面と前記坩堝内の等温面とが平行になるように結晶成長を行う結晶成長工程と、前記結晶成長工程で得られたＳｉＣインゴットをスライスする分断工程と、を有する。
　本発明の一態様に係るＳｉＣウェハによれば、デバイス構築後に非破壊で半導体デバイスの故障原因となる欠陥を特定することができる。
　本発明の一態様に係るＳｉＣウェハの製造方法によれば、デバイス構築後に非破壊で半導体デバイスの故障原因となる欠陥を特定することができるＳｉＣウェハを得ることができる。
本発明の一態様に係るＳｉＣウェハの断面模式図である。 本発明の一態様に係るＳｉＣウェハを用いて構築した半導体デバイスの一例の断面を模式的に示した図である。 貫通転位が第１の面と第２の面の両方に表出していないＳｉＣウェハを用いて構築した半導体デバイスの一例の断面を模式的に示した図である。 ＳｉＣウェハの透過Ｘ線トポグラフィー写真である。
　以下、本発明について、図を適宜参照しながら詳細に説明する。以下の説明で用いる図面は、本発明の特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際とは異なっていることがある。また、以下の説明において例示される材質、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
（ＳｉＣウェハ）
　図１は、本発明の一態様にかかるＳｉＣウェハの断面模式図である。図１に示すＳｉＣウェハ１は、第１の面１ａと第２の面１ｂを貫く貫通転位２を有する。
　ＳｉＣウェハ１は、通常ｃ面：（０００１）面を主面として用いる。図１に示すＳｉＣウェハ１においては、第１の面１ａは結晶の成長方向側の面であり、第２の面１ｂは第１の面１ａの反対側の面である。ここで、「結晶の成長方向側の面」とは、インゴットの成長過程において後に結晶が成長した側の面を示す。すなわち、図１に示すＳｉＣウェハ１においては、ＳｉＣウェハ１を切り出す前のインゴットは、第２の面１ｂ側から第１の面１ａ側に向けて成長している。
　なお、ＳｉＣウェハ１は、図１の場合に限られない。第１の面１ａは、Ｓｉ面｛０００１｝面でもＣ面｛０００－１｝面でもよい。
　貫通転位２は、ＳｉＣウェハ１を厚み方向に貫通し、第１の面１ａ及び第２の面１ｂのいずれにも表出している。貫通転位２は、ＳｉＣウェハ１のｃ面に垂直な方向に延在している。種結晶からステップフロー成長を利用して作製されたＳｉＣインゴットを切断したＳｉＣウェハの場合、貫通転位２は、図１に示すようにＳｉＣウェハ１の第１の面１ａ及び第２の面１ｂに対して僅かに傾斜して貫通する。一方、オフセット角を有さないジャスト面から結晶成長したＳｉＣインゴットを切断したＳｉＣウェハの場合、貫通転位２は、ＳｉＣウェハ１の第１の面１ａ及び第２の面１ｂに対して垂直な方向に貫通する。
　いずれの場合でも、貫通転位２は第１の面１ａ及び第２の面１ｂに表出している。つまり、第１の面１ａに表出した貫通転位２ａと第２の面１ｂに表出した貫通転位２ｂは、同一の貫通転位２を異なる面で見ているだけであり、対応関係を有する。
　図２は、本発明の一態様に係るＳｉＣウェハを用いて構築した半導体デバイスの一例の断面を模式的に示した図である。ここでは、一例として、第１の面１ａ上にＣ面エピタキシャル成長を行い、半導体デバイスを形成した場合を例に説明する。
　図２に示す半導体デバイス１０は、上述のＳｉＣウェハ１の第１の面１ａ上に形成された酸化絶縁層３と、酸化絶縁層３のＳｉＣウェハと反対側の面に形成された電極４とを有する。
　例えば、図２に示す半導体デバイス１０において、第１の面１ａに表出した貫通転位２ａの一部が半導体デバイス１０の故障原因となるキラー欠陥である場合、キラー欠陥上に形成される酸化絶縁層３の厚みにバラツキが生じることがある。そして、その酸化絶縁層３上に形成された電極４に電圧を印加すると、酸化絶縁層３の膜厚が薄い部分に電圧集中がおき、素子が短絡し、故障欠陥５を生み出すことがある。
　すなわち、故障欠陥５は、ＳｉＣウェハ１の第１の面１ａに表出した貫通転位２ａに対応する位置に形成されることになる。
　上述のように、本発明の一態様に係るＳｉＣウェハを用いた半導体デバイス１０において、故障欠陥５と第１の面１ａに表出した貫通転位２ａとは対応関係を有し、第１の面１ａに表出した貫通転位２ａと第２の面１ｂに表出した貫通転位２ｂとは対応関係を有している。換言すると、故障欠陥５の原因を第２の面１ｂに表出する貫通転位２ｂまで遡ることができる。その結果、第２の面１ｂのＸ線トポグラフ等の非破壊の測定により第２の面１ｂに表出した貫通転位２ｂを特定することで、故障原因となったキラー欠陥がどのような履歴により形成されたかを追跡することができる。
　なお、図２に示す半導体デバイス１０では、第１の面１ａ上に酸化絶縁層３及び電極４を構成した場合について説明したが、第２の面１ｂ上に酸化絶縁層３及び電極４を構成した場合も同様にキラー欠陥を追跡可能である。また半導体デバイスを形成する際のエピタキシャル成長もＣ面エピタキシャル成長でもＳｉ面エピタキシャル成長でもよい。
　これに対し図３に示す半導体デバイス２０を構成するＳｉＣウェハ２１のように、貫通転位２２が第１の面２１ａ及び第２の面２１ｂの両方に表出していない場合もある。この場合、キラー欠陥の追跡を行うことはできない。図３に示すような貫通転位２２は、基底面転位２２Ａが貫通転位２２Ｂに変換されることにより発生する。
　すなわち、本発明の一態様に係るＳｉＣウェハ１は、第１の面１ａに表出する貫通転位の多くが第２の面１ｂまで延在する貫通転位２であり、半導体デバイス１０の故障欠陥５の原因となった欠陥を非破壊で追跡することができる。
　第１の面１ａに表出する貫通転位の貫通転位密度と、第２の面１ｂに表出する貫通転位の貫通転位密度との差は、第１の面１ａと第２の面１ｂとのうち貫通転位密度が高い側の面における貫通転位密度の１０％以下である。またこの差は、第１の面１ａと第２の面１ｂとのうち貫通転位密度が高い側の面における貫通転位密度の５％以下であることが好ましく、１％以下であることがさらに好ましい。
　第１の面１ａに表出する貫通転位の貫通転位密度と、第２の面１ｂに表出する貫通転位の貫通転位密度との差が当該範囲内にあることで、第１の面１ａに表出している貫通転位と、第２の面１ｂに表出している貫通転位とが互いに相関関係を有していると想定できる。
　一方で、単に第１の面１ａに表出する貫通転位の貫通転位密度と、第２の面１ｂに表出する貫通転位の貫通転位密度との差が一致しているだけでは、第１の面１ａに表出している貫通転位と、第２の面１ｂに表出している貫通転位とが互いに相関関係を有しているとは言えない。相関関係を有していなくとも、たまたま両面の貫通転位密度が近い値となる場合が考えられるためである。
　そこで、ＳｉＣウェハ内における貫通転位の内、第１の面１ａと第２の面１ｂを貫く貫通転位２の存在比率は、９０％以上であり、９５％以上であることが好ましく、９９％以上であることがより好ましい。ここで、ＳｉＣウェハ内における貫通転位は、第１の面１ａと第２の面１ｂとのうち貫通転位密度が高い側の面に表出する貫通転位の数と等しいと扱うことができる。
　このように、貫通転位２が第１の面１ａ及び第２の面１ｂを繋いでいることにより、故障欠陥５の原因を追跡することができる。一方で、第１の面１ａに表出する貫通転位２ａの内、大半のものの対応関係を得ることができていれば、図３における貫通転位２２が一部残存していても充分故障欠陥５の履歴を追跡することはできる。そのため、ＳｉＣウェハ内における全貫通転位の内、第１の面１ａと第２の面１ｂを貫く貫通転位２の存在比率が上述の範囲内であれば、ＳｉＣウェハ内の多くの貫通転位を追跡することができ、故障欠陥５の原因を探ることができる。
　ＳｉＣウェハ１において、第１の面１ａに表出する貫通転位２ａの数と、第２の面１ｂに表出する貫通転位２ｂの数は実質同数であることが好ましい。ここで「実質同数」とは、完全に同数であることまでは求められず、０．０２個／ｍｍ２程度の差を許容する。上述のように、貫通転位２が第１の面１ａ及び第２の面１ｂを繋いでいることにより、故障欠陥５の原因を追跡することができる。すなわち、第１の面１ａの貫通転位２ａの数と第２の面１ｂの貫通転位２ｂの数が実質同数であれば原因追跡を行うことが可能である。また全ての結果を追跡するという意味では、完全同数であることがより好ましい。
　貫通転位がウェハを貫通していることは、ウェハのＸ線トポグラフィー像からも確認できる。図４は、実際に製造されたウェハの透過Ｘ線トポグラフィー写真である。画像中には矢印で貫通刃状転位ＴＥＤと貫通螺旋転位ＴＳＤの位置を示している。図中の貫通螺旋転位ＴＳＤは貫通螺旋転位と刃状転位の混合転位となっている可能性もあるが、いずれにしても貫通転位である。それ以外の黒点は基底面転位など貫通転位以外のものである。図４に示す画像はウェハの厚さ方向全体を見ていることになるので、貫通転位が途中で変換または消滅すると、Ｖ字型などの形状として識別される。この像においては、貫通転位は短いひげ状のコントラストに見え、これらの貫通転位は基底面転位との相互作用や合体消滅が無い。すなわち、貫通転位は、ウェハ内を貫通している。
　ＳｉＣウェハ１の第１の面１ａ及び第２の面１ｂに表出する貫通転位と、貫通転位以外の基底面転位等とは、透過Ｘ線トポグラフィー写真における長さによって区別して観察される。基底面転位は、ウェハ内のa軸方向に伸びるため、写真内で貫通転位より長いひも状に観察される。透過トポグラフィー像は最も簡便な転位観察の方法であるが、表出しているかどうかの判断が難しい場合がある。このような場合には、セクショントポグラフィー等の方法により、観察される転位が基板内部のものか、表出しているかを判断することが可能である。また、面分解能が高く、エネルギーが小さいX線を用いた反射トポグラフィーを用いても良い。具体的には、放射光を利用したCuのKα線を用いて、(1 1 -2 8)の回折面を撮影する方法などがある。
　またＳｉＣウェハ１において、第１の面１ａと第２の面１ｂとのうち貫通転位密度が高い側の面に表出する貫通転位２の密度は１．５個／ｍｍ２以下であることが好ましく、０．８個／ｍｍ２以下であることがより好ましく、０．１５個／ｍｍ２以下であることがさらに好ましい。
　ＳｉＣウェハ１の第１の面１ａと第２の面１ｂとの貫通転位密度は以下の通りに算出する。すなわち、ＳｉＣウェハ１の第１の面１ａと第２の面１ｂとについて５００μｍ×５００μｍの範囲の観察点を５ｍｍ間隔で直線状にウェハの中心を通るように選択する。さらに前記直線を90°回転した方向でも同様に、5mm間隔で直線状にウェハの中心を通るように選択する。Ｘ線トポグラフィー像を用いてそれぞれの範囲における貫通転位を他の底面転位等と区別して数えて、面積当たりの貫通転位密度の平均値を算出する。
　得られた第１の面１ａの貫通転位密度と第２の面１ｂの貫通転位密度とから、第１の面１ａに表出する貫通転位の貫通転位密度と、第２の面１ｂに表出する貫通転位の貫通転位密度との差を算出することができる。
　基板内を貫通して存在する貫通転位は、成長の様式の違いやオフセット角の存在等により、必ずしも垂直に伸びているわけでは無く、基板内で曲がって存在することもある。換言すると、裏面から観測された貫通転位が、表面の故障部位と一致しているかを特定するためには、ある程度貫通転位密度を減らす必要がある。また、転位同士の重なりもほぼ完全に無くさなければならない。そのような観点から、この用途として可能な貫通転位密度は１．５個／ｍｍ２となる。
　ＳｉＣウェハ１内の第１の面１ａと第２の面１ｂとのうち貫通転位密度が高い側の面に表出する貫通転位の密度が大きいということは、結晶成長中に、貫通転位同士が合体し消滅する確率が高くなることを意味する。合体消滅する貫通転位の絶対量が多くなると、全貫通転位の内、第１の面１ａと第２の面１ｂを貫く貫通転位２の存在比率が低くなりやすくなる。また貫通転位の総数も多くなり、第１の面１ａと第２の面１ｂの対応をとることが難しくなる。
　これに対し、貫通転位２の密度が充分すくなければ、第１の面１ａと第２の面１ｂのそれぞれに表出した貫通転位２ａ，２ｂの対応関係を間違いなくとることができる。すなわち、故障欠陥５を生み出す原因を精度よく追跡することができる。また、貫通転位同士が合体し消滅する確率が低くなり、全貫通転位の内、第１の面１ａと第２の面１ｂを貫く貫通転位２の存在比率を高めることができる。
　また第１の面１ａに表出する貫通転位密度と第２の面１ｂに表出する貫通転位密度との差は、０．０２個／ｍｍ２以下であることが好ましく、０．００２個／ｍｍ２以下であることがより好ましい。
　第１の面１ａと第２の面１ｂに表出する貫通密度の数が等しい程、新たに発生した貫通転位が少ないことを意味する。すなわち、追跡する欠陥以外においても、貫通転位の発生、消滅が生じていないことを意味する。
　また実際の欠陥追跡の過程を考慮すると、まず第１の面１ａと第２の面１ｂに表出する貫通転位密度を測定し、貫通転位密度の差の有無を確認することが考えられる。測定した貫通転位密度が大幅に異なる場合は、第１の面１ａと第２の面１ｂを貫く貫通転位２の存在比率が低くなっている可能性が高いことを示唆し、欠陥の原因追跡に適したＳｉＣウェハではないと判断できるためである。すなわち、第１の面１ａに表出する貫通転位密度と第２の面１ｂに表出する貫通転位密度との差が小さければ、欠陥の原因追跡に適したＳｉＣウェハであるということを簡便に判断することができ、欠陥の原因追跡の効率を高めることができる。
　上述のように、本発明の一態様に係るＳｉＣウェハを用いることで、デバイス構築後に非破壊で半導体デバイスの故障原因となる欠陥を特定することができる。
　（ＳｉＣウェハの製造方法）
　本発明の一態様に係るＳｉＣウェハの製造方法は、貫通転位の面密度が１．５個／ｍｍ２以下の種結晶を作製する準備工程と、坩堝内で前記種結晶から口径拡大させずに、かつ、結晶成長面と前記坩堝内の等温面とが平行になるように結晶成長を行う結晶成長工程と、前記結晶成長工程で得られたＳｉＣインゴットをスライスする分断工程と、を有する。
　＜準備工程＞
　まず、準備工程として種結晶を準備する。種結晶は、ＲＡＦ（Ｒｅｐｅａｔｅｄ　ａ－ｆａｃｅ）法による得る。ＲＡＦ法とは、ａ面成長を少なくとも１回以上行った後に、ｃ面成長を行うという方法である。ＲＡＦ法を用いると、螺旋転位及び積層欠陥をほとんどもたないＳｉＣ単結晶を作製できる。これはａ面成長を行った後のＳｉＣ単結晶が有する欠陥は、ｃ面成長では基底面方向の欠陥となり、引き継がれないためである。ＲＡＦ法の詳細については、例えば特開２００３－３２１２９８号公報等に記載がある。
　また、ＲＡＦ法で成長した結晶を種結晶とし、さらにｃ面（（０００１）面）成長を行い、貫通転位を減少させた結晶を作製し、それを種結晶に用いてもよい。結晶成長が進むと、貫通転位同士の合体がおき、貫通転位密度が減少していく。すなわち、結晶成長工程において充分結晶成長を行うことで、貫通転位密度をより減らすことができる。その結果、結晶成長過程における貫通転位数の増減をより減らすことができ、所望のＳｉＣウェハをより容易かつ確実に得ることができる。
　このような手順で作製された種結晶は、貫通転位が極めて少ない又は無いものとなる。
　種結晶における貫通転位の面密度としては、１．５個／ｍｍ２以下であることが好ましく、０．８個／ｍｍ２以下であることがより好ましく、０．１５個／ｍｍ２以下であることがさらに好ましい。種結晶中における貫通転位数が少なければ、ＳｉＣウェハの第１の面及び第２の面における貫通転位数の数を容易に一定にすることができる。
　種結晶における貫通転位の面密度は、少なくともＳｉＣインゴットを成長させる面において上記範囲を満たしていればよい。また、種結晶における貫通転位の面密度は、ＳｉＣウェハ１の第１の面１ａと第２の面１ｂとの貫通転位密度と同様の方法で測定される。
　種結晶中の貫通転位は、種結晶からＳｉＣインゴットを得る結晶成長の過程において互いに合体し、数が減少することがある。種結晶中における貫通転位密度が高いと、結晶成長過程において貫通転位同士が合体する確率が高まる。結晶成長過程において貫通転位の数が増減すると、ＳｉＣインゴットをスライスして得られたＳｉＣウェハの第１の面と第２の面とで、貫通転位数が異なることが生じやすくなる。
　これに対し、初期の種結晶の貫通転位密度が充分小さければ、貫通転位同士が合体する確率を下げることができる。すなわち、ＳｉＣウェハの第１の面及び第２の面における貫通転位数の数を容易に一定にすることができる。貫通転位が０．１５個／ｍｍ２以下の種結晶を用いると、実質的に合体消滅が生じなくなる。そのため、種結晶に起因する貫通転位に関して、ＳｉＣウェハの第１の面及び第２の面に表出する貫通転位の数を実質同数にすることができる。
　＜結晶成長工程＞
　次いで、得られた種結晶を基に結晶成長を行い、ＳｉＣインゴットを作製する。結晶成長工程における貫通転位の数の増減の原因は、貫通転位同士の合体に限られず、貫通転位から基底面転位への変換等も原因の一つである。
　そのため、結晶成長工程においては、貫通転位同士の合体を抑制することと合わせて、貫通転位から基底面転位への変換や新たな貫通転位の発生を抑制するように結晶成長を行う。結晶成長工程において貫通転位数が増減することを抑制するためには以下の点に注意して結晶成長を行う。
　まず一つ目としては、結晶成長時において口径拡大を行わないことが挙げられる。近年、一枚の基板から多くの半導体デバイスを得るために、ＳｉＣウェハの大口径化が求められており、テーパーガイドを用いた口径拡大が一般的に行われている。テーパーガイドとは、昇華法によりＳｉＣを結晶成長させる際に、種結晶からＳｉＣ原料に向かって拡径するコーン状の部材のことをいう。テーパーガイドを用いると、テーパーに沿ってＳｉＣが結晶成長するため、成長面形状を凸面に制御し、口径を拡大することができる。
　しかしながら、口径拡大をおこなうと、特にＳｉＣインゴットの端部において貫通転位から基底面転位への変換が生じやすい。すなわち口径拡大を行うと、貫通転位数が結晶成長途中で増減しやすく、ＳｉＣウェハの第１の面及び第２の面における貫通転位数の数を容易に一定にすることが難しくなる。
　そのため、本発明の一態様に係るＳｉＣウェハの製造方法においては、口径拡大を行わない。口径拡大を行わない方法としては、コーン状のテーパーガイドに変えて、径が一定である円筒状のガイドを用いる等の方法がある。
　また二つ目としては、結晶成長面と坩堝内の等温面が平行になるように結晶成長を行うことが挙げられる。成長過程において、結晶成長面が湾曲してくると、口径拡大する場合と同様に端部において貫通転位から基底面転位への変換がおきやすくなる。すなわち、結晶成長における結晶成長面は可能な限りフラットにすることが好ましい。
　結晶成長は、結晶成長時の温度の影響を大きく受ける。そのため、結晶成長面に対して等温面が平行になるように設定することで、フラットな結晶成長面を維持することができる。等温面は、結晶成長面に対して完全に平行である必要はなく、略平行でよい。より具体的には、結晶成長面に対する等温面の傾斜角が何れの方向にも絶対値で２°未満となるように結晶成長させることが好ましい。
　結晶成長時の温度分布を結晶成長面に対して等温面を並行にする方法として、特開２００８－２９０８８５号公報に開示されている方法を用いることができる。具体的には、種結晶が配置された箇所の側面に対向するヒーターと、原料が配置された箇所の側面に対向するヒーターの上下の２つのヒーターを有し、その上下のヒーター間に断熱部材からなる仕切壁部を設けた構成の昇華法結晶成長装置を用いることができる。仕切壁部がルツボの上方に下側のヒーターからの熱が伝わることを防止し、種結晶の表面に対して等温面を平行にできる。
　昇華法で結晶成長する際、窒素（Ｎ）ドープ量を周期的に変化させながら成長させると、窒素（Ｎ）濃度の違いにより成長面が縞模様となる。それを縦断面方向にスライスし、色変化している界面から、それぞれの時刻の成長面の形状を求めることができる。成長面が成長中に変化している場合は、次のような方法で調整して、成長面の形状を維持できる。
　結晶成長時の等温面を維持することは、さらに他の技術を組み合わせることにより実現することができる。具体的には、上述の方法で事前に求めた成長面形状の変化を補正する様に成長中にルツボを移動し、その等温面と成長面高さを一致させる技術を組み合わせる。
　まず、高温領域と低温領域の間に断熱材からなる仕切壁部を設け、成長開始時に等温面が種結晶の表面に対して平行とする温度分布にする。その後、各時間における成長面高さを事前に確認した同条件の成長の結果から類推することにより、成長面高さが断熱材からなる仕切壁部に対して相対的に同じ高さになるように調節しながら成長を行う。すると、等温面の角度を種結晶の表面に平行になる様に維持できる。
　さらに、等温面を種結晶の表面に対して平行にする方法に対して、円筒状のガイドを用いる方法を組わせてもよい。この方法は、効果が大きい。円筒状のガイドは、上下方向でるつぼ壁と平行であるので、口径拡大のために傾斜を持っているガイドよりも等温面を種結晶の表面に対して平行にしやすい。
　また、ＳｉＣの転位は、成長中の結晶内のストレス（応力）が大きいと増殖することがある。成長中の結晶近傍の温度勾配が大きいと結晶内のストレスが大きくなる。結晶近傍の温度勾配としては、成長方向（成長軸方向）の温度勾配と、径方向の温度勾配とがある。径方向の温度勾配は、上述の様に、仕切壁部と上下ヒーターとを有する装置を使用して等温面を種結晶の表面に対して平行にすることにより小さくできる。成長軸方向の温度勾配は、種結晶と原料の温度差を小さくすることにより小さくできる。温度勾配が小さすぎると成長が不安定になってしまうため、成長軸方向の温度勾配は５０Ｋｃｍ－１程度か好ましい。成長軸方向の温度勾配と径方向の温度勾配の双方を安定成長できる範囲で小さな値で制御することにより、ストレスによる転位の増殖を抑制することができる。
　また、成長中に成長雰囲気がＣリッチになることによりカーボンインクルージョンが発生し、それに起因する転位が発生する場合がある。欠陥状況からＣリッチになっているかどうかを判断して、条件を調整することにより、カーボンインクルージョン起因の転位の発生を抑制できる。Ｃリッチになることを防ぐ方法としては、原料中にＳｉＣの他にＳｉを添加して補う方法や、るつぼ壁をＴａＣ部材などで覆う方法等をとることができる。
　上述のように、口径拡大することなく、等温面を維持し、あらたな貫通転位の発生を抑制しながら結晶成長を行うことで、結晶成長工程における貫通転位の増減を低減することができる。その結果、ＳｉＣウェハの第１の面及び第２の面における貫通転位数の数を容易に一定にすることができる。
　＜分断工程＞
　最後に、得られたＳｉＣインゴットを分断する。ＳｉＣインゴットの分断は、公知の方法を用いることができる。例えば、ワイヤーソー等を用いることができる。
　上述のように、本発明の一態様に係るＳｉＣウェハの製造方法によれば、デバイス構築後に非破壊で半導体デバイスの故障原因となる欠陥を特定することができるＳｉＣウェハを得ることができる。
　以上、本発明の好ましい実施の形態について詳述したが、本発明は特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
　１，２１…ＳｉＣウェハ、１ａ，２１ａ…第１の面、１ｂ，２１ｂ…第２の面、２，２ａ，２ｂ，２２，２２Ｂ…貫通転位、３…酸化絶縁層、４…電極、５…故障欠陥、１０，２０…半導体デバイス、２２Ａ…基底面転位

Claims (5)

  1. 　第１の面に表出する貫通転位の貫通転位密度と、第２の面に表出する貫通転位の貫通転位密度との差が、前記第１の面と前記第２の面とのうち貫通転位密度が高い側の面における貫通転位密度の１０％以下であり、
    　前記第１の面と前記第２の面とのうち貫通転位密度が高い側の面に表出する貫通転位のうち９０％以上が、貫通転位密度が低い側の面まで延在しているＳｉＣウェハ。
  2. 　第１の面と、第２の面の貫通転位数が実質同数である請求項１に記載のＳｉＣウェハ。
  3. 　前記第１の面と前記第２の面とのうち貫通転位密度が高い側の面に表出する貫通転位の密度が、１．５個／ｍｍ２以下である請求項１又は２のいずれかに記載のＳｉＣウェハ。
  4. 　第１の面に表出する貫通転位密度と第２の面に表出する貫通転位密度との差が、０．０２個／ｍｍ２以下である請求項１～３のいずれか一項に記載のＳｉＣウェハ。
  5. 　貫通転位の面密度が１．５個／ｍｍ２以下の種結晶を作製する準備工程と、
    　坩堝内で前記種結晶から口径拡大させずに、かつ、結晶成長面と前記坩堝内の等温面とが平行になるように結晶成長を行う結晶成長工程と、
    　前記結晶成長工程で得られたＳｉＣインゴットをスライスする分断工程と、を有するＳｉＣウェハの製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7294502B1 (ja) 2022-06-03 2023-06-20 株式会社レゾナック ＳｉＣ単結晶基板

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6768491B2 (ja) 2016-12-26 2020-10-14 昭和電工株式会社 ＳｉＣウェハ及びＳｉＣウェハの製造方法
JP7170460B2 (ja) * 2018-08-13 2022-11-14 昭和電工株式会社 ＳｉＣ単結晶の評価方法、及び品質検査方法
CN113981535A (zh) * 2020-07-27 2022-01-28 环球晶圆股份有限公司 碳化硅晶种及碳化硅晶体的制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008290885A (ja) * 2007-05-22 2008-12-04 Denso Corp 炭化珪素単結晶の製造装置および製造方法
JP2010184829A (ja) * 2009-02-12 2010-08-26 Denso Corp 炭化珪素単結晶の製造方法
JP2014169944A (ja) * 2013-03-04 2014-09-18 Central Research Institute Of Electric Power Industry 炭化珪素基板又は炭化珪素半導体素子の検査方法及び炭化珪素基板又は炭化珪素半導体素子の製造方法
JP2015059072A (ja) * 2013-09-20 2015-03-30 新日鉄住金マテリアルズ株式会社 炭化珪素単結晶ウェハ、及び炭化珪素単結晶インゴットの製造方法
WO2016133172A1 (ja) * 2015-02-18 2016-08-25 新日鐵住金株式会社 炭化珪素単結晶インゴットの製造方法及び炭化珪素単結晶インゴット

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3776374B2 (ja) 2002-04-30 2006-05-17 株式会社豊田中央研究所 ＳｉＣ単結晶の製造方法，並びにエピタキシャル膜付きＳｉＣウエハの製造方法
US7314520B2 (en) * 2004-10-04 2008-01-01 Cree, Inc. Low 1c screw dislocation 3 inch silicon carbide wafer
JP2010184833A (ja) * 2009-02-12 2010-08-26 Denso Corp 炭化珪素単結晶基板および炭化珪素単結晶エピタキシャルウェハ
JP5276068B2 (ja) * 2010-08-26 2013-08-28 株式会社豊田中央研究所 ＳｉＣ単結晶の製造方法
CN104246026B (zh) * 2012-04-20 2017-05-31 丰田自动车株式会社 SiC单晶及其制造方法
WO2016051485A1 (ja) * 2014-09-30 2016-04-07 新日鉄住金マテリアルズ株式会社 炭化珪素単結晶ウェハ、及び炭化珪素単結晶インゴットの製造方法
WO2017057742A1 (ja) * 2015-10-02 2017-04-06 新日鐵住金株式会社 ＳｉＣ単結晶インゴット
JP6768491B2 (ja) 2016-12-26 2020-10-14 昭和電工株式会社 ＳｉＣウェハ及びＳｉＣウェハの製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008290885A (ja) * 2007-05-22 2008-12-04 Denso Corp 炭化珪素単結晶の製造装置および製造方法
JP2010184829A (ja) * 2009-02-12 2010-08-26 Denso Corp 炭化珪素単結晶の製造方法
JP2014169944A (ja) * 2013-03-04 2014-09-18 Central Research Institute Of Electric Power Industry 炭化珪素基板又は炭化珪素半導体素子の検査方法及び炭化珪素基板又は炭化珪素半導体素子の製造方法
JP2015059072A (ja) * 2013-09-20 2015-03-30 新日鉄住金マテリアルズ株式会社 炭化珪素単結晶ウェハ、及び炭化珪素単結晶インゴットの製造方法
WO2016133172A1 (ja) * 2015-02-18 2016-08-25 新日鐵住金株式会社 炭化珪素単結晶インゴットの製造方法及び炭化珪素単結晶インゴット

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7294502B1 (ja) 2022-06-03 2023-06-20 株式会社レゾナック ＳｉＣ単結晶基板
JP2023177969A (ja) * 2022-06-03 2023-12-14 株式会社レゾナック ＳｉＣ単結晶基板

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