WO2018020864A1 - 半導体装置の製造方法 - Google Patents

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貴之 原
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Definitions

  • the present invention relates to a method for manufacturing a semiconductor device.
  • a semiconductor device includes a mold part that includes a semiconductor chip, and lead terminals that are included in the mold part together with the semiconductor chip and a part of which is exposed from one surface of the mold part (for example, Patent Documents). 1).
  • the lead terminal exposed from the mold part is a connection terminal connected to a connector or the like.
  • the anchor part is formed in the mold part.
  • the anchor portion is widened in a direction intersecting with the pulling direction so as not to come out of the mold portion when pulled in the direction in which the connection terminal extends.
  • An object of the present invention is to provide a method of manufacturing a semiconductor device that can generate an anchor portion using a tie bar that supports an outer lead, and can suppress manufacturing costs.
  • a method of manufacturing a semiconductor device prepares a lead frame in which a plurality of circuit pattern formation regions are formed side by side, attaches an electronic component to the circuit pattern formation region, and forms an electronic circuit unit.
  • the first sealing body is formed with a sealing resin so as to cover the circuit portion and the plurality of outer leads are exposed, and a part of the tie bar connecting the plurality of outer leads is cut to each of the outer leads.
  • forming a primary molded body by cutting the other tie bars connected to the lead frame and the plurality of outer leads, and forming a first molded body with a sealing resin so as to cover the first sealed body and the anchor portion of the primary molded body.
  • a semiconductor device is manufactured by forming a second molded body by forming a second sealed body.
  • FIG. 1A is a plan view showing the semiconductor device according to the embodiment.
  • FIG. 1B is a plan view showing an example of a primary molded body of a semiconductor device.
  • FIG. 2 is a plan view showing a lead frame on which a circuit pattern of the semiconductor device according to the embodiment is formed.
  • FIG. 3A is a plan view illustrating the method for manufacturing the semiconductor device according to the embodiment.
  • FIG. 3B is a plan view illustrating the method for manufacturing the semiconductor device according to the embodiment.
  • FIG. 3C is a plan view illustrating the method for manufacturing the semiconductor device according to the embodiment.
  • FIG. 3D is a plan view illustrating the method for manufacturing the semiconductor device according to the embodiment.
  • FIG. 4A is a plan view showing an anchor portion of a semiconductor device according to a modification.
  • FIG. 4B is a plan view showing an anchor portion of a semiconductor device according to a modification.
  • FIG. 4C is a plan view showing an anchor portion of a semiconductor device according to a modification
  • a method of manufacturing a semiconductor device prepares a lead frame in which a plurality of circuit pattern formation regions are formed side by side, attaches an electronic component to the circuit pattern formation region, forms an electronic circuit portion, and electronic circuit portion
  • the first sealing body is formed with a sealing resin so that the plurality of outer leads are exposed, and a part of the tie bar connecting the plurality of outer leads is cut to form an anchor portion on each of the outer leads.
  • the other tie bar connected to the lead frame and the plurality of outer leads are cut to form a primary molded body, and a second sealing resin is used to cover the first sealed body and the anchor portion of the primary molded body.
  • a secondary compact is formed by forming a sealing body.
  • the anchor portion is also formed when the primary molded body is separated from the lead frame, the anchor portion is generated using a tie bar that supports the outer lead as compared to the case where this method is not adopted. Thus, the manufacturing cost can be suppressed.
  • FIG. 1A is a plan view showing a semiconductor device according to the embodiment
  • FIG. 1B is a plan view showing a primary molded body of the semiconductor device
  • FIG. 2 is a plan view showing a lead frame on which a circuit pattern of the semiconductor device according to the embodiment is formed. Note that, in each drawing according to the embodiment described below, the ratio between figures may be different from the actual ratio.
  • the semiconductor device 1 of the present embodiment is a magnetic sensor device including an electronic circuit unit 3 including a magnetic detection IC (Integrated Circuit) 30 as shown in FIGS. 1A and 1B.
  • the semiconductor device 1 is not limited to a magnetic sensor device, and may be a pressure sensor device that detects pressure, a temperature sensor device that measures temperature, an illumination device that includes a light emitting element, or the like.
  • the semiconductor device 1 is arranged in a vehicle and configured to detect the approach of a detection target.
  • the detection target is, for example, a brake pedal or a tongue plate of a seat belt device.
  • the semiconductor device 1 is formed by further sealing a primary molded body 5 including a first sealing body 4 formed by sealing an electronic circuit portion 3. ing. That is, the semiconductor device 1 is formed by twice molding.
  • the lead frame 2 is a thin plate made of a metal material or an alloy material such as aluminum, copper, or iron.
  • a plurality of circuit pattern forming regions 20 are formed in the lead frame 2.
  • a circuit pattern 21 corresponding to the electronic circuit portion 3 of the primary molded body 5 to be formed is formed.
  • the circuit pattern 21 serves as a die pad for arranging the wiring and electronic parts of the electronic circuit unit 3.
  • the circuit pattern 21 is formed by punching (pressing) or etching.
  • the circuit pattern 21 is formed so that the ends of the tie bar 22, the tie bar 23 and the outer leads 25b to the outer leads 28b are connected to the frame 200 surrounding the circuit pattern forming region 20.
  • the tie bar 22 connects the inner leads 25 a to 28 a and the frame 200. That is, the inner leads 25 a to 28 a are supported on the frame 200 by the plurality of tie bars 22.
  • the tie bar 23 is connected to both sides of the frame 200 across the outer leads 25b to the outer leads 28b arranged in a row. That is, the outer leads 25 b to the outer leads 28 b are supported on the frame 200 by the tie bars 23.
  • the ends of the outer leads 25b to the outer leads 28b are formed so as to become thinner toward the tip, and the tip is connected to a portion protruding from the frame 200. Since the protruding portion is as thin as the tip, the portion connected to the outer lead has the smallest width and is easy to cut.
  • the inner lead 25 a and the outer lead 25 b are one lead formed by processing the lead frame 2.
  • the inner lead 25 a is sealed by the first sealing body 4.
  • the outer lead 25 b is exposed from the first sealing body 4.
  • the inner lead 26a to inner lead 28a and the outer lead 26b to outer lead 28b are each one lead.
  • the number of leads is changed according to the electronic circuit portion 3 to be formed.
  • the electronic circuit unit 3 is formed by joining electronic components on the inner leads 25a to 28a. As shown in FIG. 1B, the electronic circuit unit 3 according to the present embodiment includes a magnetic detection IC 30, two Zener diodes 31, and two capacitors 32 as electronic components.
  • the magnetic detection IC 30 is disposed on the inner lead 25a using an adhesive such as silver paste.
  • the magnetic detection IC 30 is electrically connected to the inner leads 25a to 28a by wire bonding.
  • the magnetic detection IC 30 includes, for example, a magnetic detection element, an amplifier that amplifies the output of the magnetic detection element, a control unit that determines the approach of a detection target according to the amplified output, and the like.
  • the magnetic detection element includes, for example, a Hall element that detects the strength of the magnetic field generated by the detection target, a magnetoresistive element that detects a change in the direction of the magnetic field, and the like.
  • the two Zener diodes 31 are electrically connected between the inner lead 25a and the inner lead 26a, and are electrically connected between the inner lead 27a and the inner lead 28a.
  • the two capacitors 32 are electrically connected, for example, between the inner lead 25a and the inner lead 26a, and are electrically connected between the inner lead 27a and the inner lead 28a.
  • the Zener diode 31 and the capacitor 32 are configured as a protection circuit that protects the magnetic detection IC 30 from static electricity, noise, and the like.
  • the Zener diode 31 is connected so as to keep the voltage applied to the magnetic detection IC 30 constant.
  • the capacitor 32 is connected so as to remove noise generated from the Zener diode 31, for example.
  • the outer leads 25b to the outer leads 28b are formed with anchor portions 25c to 28c.
  • the anchor portions 25c to 28c are formed by cutting a part of the tie bar 23 shown in FIG. Accordingly, the anchor portion 25c has a shape protruding so as to intersect the longitudinal direction of the outer lead 25b.
  • the other anchor portions 26c to 28c have a shape protruding so as to intersect the longitudinal direction of the outer lead 26b to the outer lead 28b.
  • the anchor portions 25c to 28c are sealed by the second sealing body 6 as shown in FIG. 1A.
  • the anchor portion 25c to the anchor portion 28c prevent the outer lead 25b to the outer lead 28b from being detached from the second sealing body 6 when the connector is inserted or removed. Is to do.
  • the first sealing body 4 is formed by, for example, molding using a sealing resin.
  • This sealing resin is a thermosetting molding material in which an epoxy resin is a main component and a silica filler is added.
  • the first sealing body 4 is formed, for example, so as to protect the electronic circuit unit 3 from light, heat, humidity, and the like.
  • the second sealing body 6 is formed by sealing so that a part of the outer leads 25b to the outer leads 28b of the primary molded body 5 is exposed.
  • the second sealing body 6 is formed using a thermoplastic resin such as PE (polyethylene) or PP (polypropylene).
  • the second sealing body 6 is an exterior of the semiconductor device 1 and has a shape corresponding to the mounting location.
  • the second sealing body 6 is formed with a connector portion 50 into which a connector to be connected can be inserted.
  • the connector portion 50 has a concave shape, and a connector to be connected is inserted into the concave portion.
  • the outer leads 25 b to 28 b are exposed as connector terminals 29 in the connector portion 50 formed on the second sealing body 6.
  • the end portions of the outer leads 25 b to 28 b are exposed inside the connector portion 50 to form connector terminals 29.
  • 3A to 3D are plan views for explaining the method for manufacturing the semiconductor device according to the embodiment.
  • 3A to 3D illustrate one circuit pattern formation region 20.
  • the manufacturing method of the semiconductor device 1 includes preparing a lead frame 2 in which a plurality of circuit pattern forming regions 20 are formed side by side, attaching electronic components to the circuit pattern forming region 20 to form the electronic circuit unit 3, and forming the electronic circuit unit. 3 and a plurality of outer leads (outer leads 25b to outer leads 28b) are exposed so that the first sealing body 4 is formed of sealing resin, and a part of the tie bar 23 connecting the plurality of outer leads is formed.
  • a second molded body is formed by forming a second sealing body 6 with a sealing resin so as to cover the first sealing body 4 and the anchor portions 25c to 28c. It is intended to.
  • a lead frame 2 in which a plurality of circuit pattern formation regions 20 are formed side by side is prepared.
  • an electronic component is attached to the circuit pattern formation region 20 to form the electronic circuit portion 3.
  • This electronic component is, for example, a magnetic detection IC 30, a Zener diode 31, and a capacitor 32.
  • the first sealing body 4 is formed with a sealing resin so as to cover the electronic circuit portion 3 and to expose a plurality of outer leads (outer leads 25b to outer leads 28b). This sealing is performed in a state where the tie bar 22 and the tie bar 33 are connected to the frame 200 of the lead frame 2.
  • a part of the tie bar 23 that connects the outer lead 25b to the outer lead 28b is cut to form the anchor portion 25c to the anchor portion 28c in each of the outer leads, and the other connected to the lead frame 2.
  • the primary molded body 5 is formed by cutting the tie bar 22 and the outer leads 25b to the outer leads 28b.
  • the cutting width W of the tie bar 23 for forming the anchor portion 25c to the anchor portion 28c is preferably made small as long as the mutual insulation can be maintained. This is because the anchor portion has a higher ability to prevent the anchor portion from protruding out from the outer lead.
  • the cutting width W is, for example, about the width of the outer lead.
  • a second molded body is formed by forming a second sealed body 6 with a sealing resin so as to cover the first sealed body 4 and the anchor portion 25c to the anchor portion 28c of the primary molded body 5,
  • the semiconductor device 1 shown in FIG. 1A is obtained.
  • Modification 4A to 4C are plan views showing an anchor portion of a semiconductor device according to a modification. 4A to 4C show a part of the outer lead.
  • a plurality of anchor portions may be formed on one outer lead. That is, a plurality of tie bars 23 that connect the outer leads 25b to the outer leads 28b may be formed, and a plurality of anchor portions may be formed for each outer lead.
  • the removal from the first sealing body 4 is further suppressed as compared with the case where there is one anchor portion.
  • FIG. 4A shows an example in which the anchor portion 25c and the anchor portion 25d are formed on the outer lead 25b, and the anchor portion 26c and the anchor portion 26d are formed on the outer lead 26b.
  • the anchor portion 25c and the anchor portion 26c on the first sealing body 4 side may have a larger protruding amount than the anchor portion 25d and the anchor portion 26d.
  • the anchor portion is not limited to a rectangular shape, and for example, the outer lead side width may be formed wider than the tip end width of the anchor portion.
  • cutting is easy and disconnection from the first sealing body 4 is suppressed as compared with a case where this configuration is not adopted.
  • FIG. 4B shows an example of the anchor portion 25c and the anchor portion 26c where the width on the outer lead side is wider than the width on the distal end side of the anchor portion.
  • the anchor portion may have a shape that bends to the distal end side of the outer lead.
  • the removal from the first sealing body 4 is further suppressed as compared with the case where this configuration is not adopted.
  • FIG. 4C shows an example in which the anchor portion 25c of the outer lead 25b has a curved portion 250c that bends in the distal direction, and the anchor portion 26c of the outer lead 26b has a curved portion 260c that bends in the distal direction.
  • the anchor portion 25c to the anchor portion 28c are generated using the tie bar 23 that supports the outer lead 25b to the outer lead 28b, and the manufacturing cost can be suppressed.
  • the manufacturing method of the semiconductor device 1 when the primary molded body 5 is separated from the lead frame 2, the anchor portions 25c to 28c are formed by cutting a part of the tie bar 23. Therefore, the manufacturing method of the semiconductor device 1 generates the anchor portion 25c to the anchor portion 28c by cutting and leaving only a part of the tie bar 23 that is originally lost by cutting, so that this method is not used. Manufacturing cost can be suppressed.
  • the semiconductor device 1 includes the anchor portions 25c to 28c that are sealed by the secondary molded body, the outer leads 25b to 25a from the first sealing body 4 are compared with the case where there is no anchor portion. Omission of the outer lead 28b is suppressed, and the reliability of the connector terminal 29 is improved.

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Abstract

複数の回路パターン形成領域20が並んで形成されたリードフレーム2を準備し、回路パターン形成領域20に電子部品を取り付けて電子回路部3を形成し、電子回路部3を覆うと共に複数のアウターリードが露出するように、封止樹脂によって第1の封止体4を形成し、複数のアウターリードを繋ぐタイバー23の一部を切断してアウターリードのそれぞれにアンカ部を形成すると共にリードフレーム2と繋がる他のタイバー22と複数のアウターリードとを切断して一次成形体5を形成し、一次成形体5の第1の封止体4及びアンカ部を覆うように封止樹脂によって第2の封止体6を形成して二次成形体を形成して半導体装置1を製造する。

Description

半導体装置の製造方法
本発明は、半導体装置の製造方法に関する。
半導体チップを内包したモールド部と、半導体チップと共にモールド部に内包され、その一部がモールド部の1つの面から露出したリード端子と、を備えた半導体装置が知られている(例えば、特許文献1参照。)。
この半導体装置は、モールド部から露出したリード端子がコネクタなどと接続される接続端子となっている。この接続端子は、アンカ部がモールド部内に形成されている。このアンカ部は、接続端子が延びる方向に引っ張られた際、モールド部から抜けないように、引っ張られる方向に交差した方向に幅が広くされている。
特開2015-95486号
本発明の目的は、アウターリードを支持するタイバーを利用してアンカ部を生成し、製造コストを抑制することができる半導体装置の製造方法を提供することにある。
本発明の一実施形態による半導体装置の製造方法は、複数の回路パターン形成領域が並んで形成されたリードフレームを準備し、回路パターン形成領域に電子部品を取り付けて電子回路部を形成し、電子回路部を覆うと共に複数のアウターリードが露出するように、封止樹脂によって第1の封止体を形成し、複数のアウターリードを繋ぐタイバーの一部を切断してアウターリードのそれぞれにアンカ部を形成すると共にリードフレームと繋がる他のタイバーと複数のアウターリードとを切断して一次成形体を形成し、一次成形体の第1の封止体及びアンカ部を覆うように封止樹脂によって第2の封止体を形成して二次成形体を形成することによって半導体装置を製造する。
本発明の一実施形態によれば、アウターリードを支持するタイバーを利用してアンカ部を生成して製造コストを抑制する半導体装置の製造方法を提供することができる。
図1Aは、実施の形態に係る半導体装置を示す平面図である。 図1Bは、半導体装置の一次成形体の一例を示す平面図である。 図2は、実施の形態に係る半導体装置の回路パターンが形成されたリードフレームを示す平面図である。 図3Aは、実施の形態に係る半導体装置の製造方法を示す平面図である。 図3Bは、実施の形態に係る半導体装置の製造方法を示す平面図である。 図3Cは、実施の形態に係る半導体装置の製造方法を示す平面図である。 図3Dは、実施の形態に係る半導体装置の製造方法を示す平面図である。 図4Aは、変形例に係る半導体装置のアンカ部を示す平面図である。 図4Bは、変形例に係る半導体装置のアンカ部を示す平面図である。 図4Cは、変形例に係る半導体装置のアンカ部を示す平面図である。
(実施の形態の要約)
実施の形態に係る半導体装置の製造方法は、複数の回路パターン形成領域が並んで形成されたリードフレームを準備し、回路パターン形成領域に電子部品を取り付けて電子回路部を形成し、電子回路部を覆うと共に複数のアウターリードが露出するように、封止樹脂によって第1の封止体を形成し、複数のアウターリードを繋ぐタイバーの一部を切断してアウターリードのそれぞれにアンカ部を形成すると共にリードフレームと繋がる他のタイバーと複数のアウターリードとを切断して一次成形体を形成し、一次成形体の第1の封止体及びアンカ部を覆うように封止樹脂によって第2の封止体を形成して二次成形体を形成するものである。
この半導体装置の製造方法は、リードフレームから一次成形体を切り離す際にアンカ部も形成されるので、この方法を採用しない場合と比べて、アウターリードを支持するタイバーを利用してアンカ部を生成して製造コストを抑制することができる。
[実施の形態]
(半導体装置1の概要)
図1Aは、実施の形態に係る半導体装置を示す平面図であり、図1Bは、半導体装置の一次成形体を示す平面図である。図2は、実施の形態に係る半導体装置の回路パターンが形成されたリードフレームを示す平面図である。なお、以下に記載する実施の形態に係る各図において、図形間の比率は、実際の比率とは異なる場合がある。
本実施の形態の半導体装置1は、一例として、図1A及び図1Bに示すように、磁気検出IC(Integrated Circuit)30を含む電子回路部3を備えた磁気センサ装置である。なお半導体装置1は、磁気センサ装置に限定されず、圧力を検出する圧力センサ装置、温度を測定する温度センサ装置などでも良く、発光素子などを備えた照明装置などであっても良い。
この半導体装置1は、一例として、車両に配置され、検出対象の接近を検出するように構成されている。なお検出対象は、一例として、ブレーキペダルやシートベルト装置のタングプレートなどである。
この半導体装置1は、図1A及び図1Bに示すように、電子回路部3を封止して形成された第1の封止体4を備えた一次成形体5をさらに封止して形成されている。つまり半導体装置1は、二度のモールド成形によって形成される。
(一次成形体5の構成)
一次成形体5は、例えば、図2に示すように、リードフレーム2の回路パターン形成領域20ごとに形成される。このリードフレーム2は、例えば、アルミニウム、銅、鉄などの金属材料又は合金材料の薄板である。
このリードフレーム2には、図2に示すように、複数の回路パターン形成領域20が形成されている。この回路パターン形成領域20は、形成する一次成形体5の電子回路部3に応じた回路パターン21が形成されている。
この回路パターン21は、電子回路部3の配線や電子部品を配置するダイパッドとなるものである。そして回路パターン21は、打ち抜き(プレス)やエッチングなどによって形成される。
また回路パターン21は、タイバー22、タイバー23及びアウターリード25b~アウターリード28bの端部と、回路パターン形成領域20を囲む枠200とが繋がるように形成されている。
このタイバー22は、図2に示すように、インナーリード25a~インナーリード28aと枠200とを繋げている。つまりインナーリード25a~インナーリード28aは、複数のタイバー22によって枠200に支持されている。
タイバー23は、図2に示すように、一列に並ぶアウターリード25b~アウターリード28bと交差して枠200の両側と繋がっている。つまりアウターリード25b~アウターリード28bは、タイバー23によって枠200に支持されている。
またアウターリード25b~アウターリード28bの端部は、先端に行くほど細くなるように形成され、この先端が枠200から突出する部分と繋がっている。この突出する部分は、先端と同じように細くなっているので、アウターリードと繋がる部分は、幅が最も狭くなって切断が容易となっている。
ここでインナーリード25aとアウターリード25bは、リードフレーム2を加工して形成された一本のリードである。このインナーリード25aは、第1の封止体4によって封止される。またアウターリード25bは、第1の封止体4から露出する。同様に、インナーリード26a~インナーリード28aとアウターリード26b~アウターリード28bは、それぞれ一本のリードである。なおリードの数は、形成される電子回路部3に応じて変更される。
電子回路部3は、このインナーリード25a~インナーリード28a上に電子部品を接合することにより形成される。本実施の形態の電子回路部3は、図1Bに示すように、電子部品として、磁気検出IC30と、2つのツェナーダイオード31と、2つのコンデンサ32と、を有する。
磁気検出IC30は、一例として、銀ペーストなどの接着剤を用いてインナーリード25aに配置される。そして磁気検出IC30は、ワイヤボンディング法によってインナーリード25a~インナーリード28aと電気的に接続されている。
この磁気検出IC30は、例えば、磁気検出素子、磁気検出素子の出力を増幅するアンプ、増幅された出力に応じて検出対象の接近を判定する制御部などを備えている。磁気検出素子は、例えば、検出対象が生成する磁場の強さを検出するホール素子、磁場の方向の変化を検出する磁気抵抗素子などから構成される。
2つのツェナーダイオード31は、例えば、インナーリード25aとインナーリード26aの間に電気的に接続され、インナーリード27aとインナーリード28aの間に電気的に接続される。同様に、2つのコンデンサ32は、例えば、インナーリード25aとインナーリード26aの間に電気的に接続され、インナーリード27aとインナーリード28aの間に電気的に接続される。このツェナーダイオード31及びコンデンサ32は、静電気やノイズなどから磁気検出IC30を保護する保護回路として構成されている。ツェナーダイオード31は、例えば、磁気検出IC30に印加される電圧を一定に保つように接続されている。またコンデンサ32は、例えば、ツェナーダイオード31から発生するノイズを除去するように接続されている。
アウターリード25b~アウターリード28bには、図1Bに示すように、アンカ部25c~アンカ部28cが形成されている。アンカ部25c~アンカ部28cは、図2に示すタイバー23の一部を切断することによって形成される。従ってアンカ部25cは、アウターリード25bの長手方向に交差するように突出した形状を有する。同様に他のアンカ部26c~アンカ部28cは、アウターリード26b~アウターリード28bの長手方向に交差するように突出した形状を有する。
このアンカ部25c~アンカ部28cは、図1Aに示すように、第2の封止体6によって封止される。アンカ部25c~アンカ部28cは、アウターリード25b~アウターリード28bがコネクタ端子29として使用された場合、コネクタの抜き差しによってアウターリード25b~アウターリード28bが第2の封止体6から抜けないようにするためのものである。
第1の封止体4は、例えば、封止樹脂を用いたモールド成形によって形成される。この封止樹脂は、エポキシ樹脂を主成分に、シリカ充填材などを加えた熱硬化性成形材料である。第1の封止体4は、例えば、電子回路部3を光、熱及び湿度などから保護するように形成されている。
(第2の封止体6の構成)
第2の封止体6は、一次成形体5のアウターリード25b~アウターリード28bの一部を露出させるように封止して形成される。第2の封止体6は、一例として、PE(ポリエチレン)やPP(ポリプロピレン)などの熱可塑性樹脂を用いて形成される。
第2の封止体6は、半導体装置1の外装となるものであり、取り付け場所に応じた形状を有する。そして第2の封止体6は、接続相手のコネクタが挿入可能なコネクタ部50が形成されている。このコネクタ部50は、凹部形状を有し、この凹部内に接続相手のコネクタが挿入される。
そしてアウターリード25b~アウターリード28bは、コネクタ端子29として第2の封止体6に形成されたコネクタ部50内に露出する。言い換えるならコネクタ部50の内部には、アウターリード25b~アウターリード28bの端部が露出し、コネクタ端子29を形成している。
以下に本実施の形態の半導体装置1の製造方法の一例について図3A~図3Dの図面を参照しながら説明する。
(半導体装置1の製造方法)
図3A~図3Dは、実施の形態に係る半導体装置の製造方法を説明するための平面図である。図3A~図3Dは、1つの回路パターン形成領域20を図示している。
半導体装置1の製造方法は、複数の回路パターン形成領域20が並んで形成されたリードフレーム2を準備し、回路パターン形成領域20に電子部品を取り付けて電子回路部3を形成し、電子回路部3を覆うと共に複数のアウターリード(アウターリード25b~アウターリード28b)が露出するように、封止樹脂によって第1の封止体4を形成し、複数のアウターリードを繋ぐタイバー23の一部を切断してアウターリードのそれぞれにアンカ部25c~アンカ部28cを形成すると共にリードフレーム2と繋がる他のタイバー22と複数のアウターリードとを切断して一次成形体5を形成し、一次成形体5の第1の封止体4及びアンカ部25c~アンカ部28cを覆うように封止樹脂によって第2の封止体6を形成して二次成形体を形成するものである。
具体的には、図3Aに示すように、まず複数の回路パターン形成領域20が並んで形成されたリードフレーム2を準備する。
次に図3Bに示すように、回路パターン形成領域20に電子部品を取り付けて電子回路部3を形成する。この電子部品は、一例として、磁気検出IC30、ツェナーダイオード31及びコンデンサ32である。
次に図3Cに示すように、電子回路部3を覆うと共に複数のアウターリード(アウターリード25b~アウターリード28b)が露出するように、封止樹脂によって第1の封止体4を形成する。この封止は、タイバー22とタイバー33がリードフレーム2の枠200に繋がった状態で行われる。
次に図3Dに示すように、アウターリード25b~アウターリード28bを繋ぐタイバー23の一部を切断してアウターリードのそれぞれにアンカ部25c~アンカ部28cを形成すると共にリードフレーム2と繋がる他のタイバー22とアウターリード25b~アウターリード28bとを切断して一次成形体5を形成する。
アンカ部25c~アンカ部28cを形成するためのタイバー23の切断の幅Wは、互いの絶縁性が保てる範囲で小さくされることが好ましい。アンカ部は、アウターリードからの突出量が多い方が抜け防止性が高いからである。切断の幅Wは、一例として、アウターリードの幅程度である。
次に、一次成形体5の第1の封止体4及びアンカ部25c~アンカ部28cを覆うように封止樹脂によって第2の封止体6を形成して二次成形体を形成し、図1Aに示す半導体装置1を得る。
(変形例について)
図4A~図4Cは、変形例に係る半導体装置のアンカ部を示す平面図である。この図4A~図4Cでは、アウターリードの一部を図示している。
なお変形例としてアンカ部は、1つのアウターリードに複数形成されても良い。つまりアウターリード25b~アウターリード28bを繋ぐタイバー23が複数形成され、アウターリードごとに複数のアンカ部が形成されても良い。この変形例では、アンカ部が1つの場合と比べて、より第1の封止体4からの抜けが抑制される。
図4Aは、アウターリード25bにアンカ部25c及びアンカ部25dが形成され、アウターリード26bにアンカ部26c及びアンカ部26dが形成された一例を示している。なお第1の封止体4側のアンカ部25c及びアンカ部26cは、アンカ部25d及びアンカ部26dよりも突出量が多くても良い。
また他の変形例としてアンカ部は、矩形状に限定されず、例えば、アウターリード側の幅がアンカ部の先端側の幅よりも広く形成されても良い。この変形例では、この構成を採用しない場合と比べて、切断が容易であると共に第1の封止体4からの抜けが抑制される。図4Bは、アウターリード側の幅がアンカ部の先端側の幅よりも広いアンカ部25c及びアンカ部26cの一例を示している。
さらに他の変形例としてアンカ部は、アウターリードの先端側に折れ曲がる形状を有しても良い。この変形例では、この構成を採用しない場合と比べて、より第1の封止体4からの抜けが抑制される。図4Cは、アウターリード25bのアンカ部25cが先端方向に曲がる曲部250cを有すると共に、アウターリード26bのアンカ部26cが先端方向に曲がる曲部260cを有する一例を示している。
(実施の形態の効果)
本実施の形態に係る半導体装置1の製造方法は、アウターリード25b~アウターリード28bを支持するタイバー23を利用してアンカ部25c~アンカ部28cを生成し、製造コストを抑制することができる。具体的には、半導体装置1の製造方法は、リードフレーム2から一次成形体5を切り離す際にタイバー23の一部を切断することでアンカ部25c~アンカ部28cを形成する。従って半導体装置1の製造方法は、本来は切断によって無くなるタイバー23を、その一部だけ切断して残すことによってアンカ部25c~アンカ部28cを生成するので、この方法を採用しない場合と比べて、製造コストを抑制することができる。
半導体装置1は、二次成形体によって封止されるアンカ部25c~アンカ部28cを有しているので、アンカ部がない場合と比べて、第1の封止体4からのアウターリード25b~アウターリード28bの抜けが抑制され、コネクタ端子29の信頼性が向上する。
以上、本発明のいくつかの実施の形態及び変形例を説明したが、これらの実施の形態及び変形例は、一例に過ぎず、特許請求の範囲に係る発明を限定するものではない。これら新規な実施の形態及び変形例は、その他の様々な形態で実施されることが可能であり、本発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。また、これら実施の形態及び変形例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。さらに、これら実施の形態及び変形例は、発明の範囲及び要旨に含まれると共に、請求の範囲に記載された発明とその均等の範囲に含まれる。
1 半導体装置
2 リードフレーム
3 電子回路部
4 第1の封止体
5 一次成形体
6 第2の封止体
20 回路パターン形成領域
23 タイバー
25b~28b アウターリード
25c~28c アンカ部
25d,26d アンカ部
29 コネクタ端子
50 コネクタ部

Claims (6)

  1. 複数の回路パターン形成領域が並んで形成されたリードフレームを準備し、
    前記回路パターン形成領域に電子部品を取り付けて電子回路部を形成し、
    前記電子回路部を覆うと共に複数のアウターリードが露出するように、封止樹脂によって第1の封止体を形成し、
    前記複数のアウターリードを繋ぐタイバーの一部を切断して前記アウターリードのそれぞれにアンカ部を形成すると共に前記リードフレームと繋がる他のタイバーと前記複数のアウターリードとを切断して一次成形体を形成し、
    前記一次成形体の前記第1の封止体及び前記アンカ部を覆うように封止樹脂によって第2の封止体を形成して二次成形体を形成する、半導体装置の製造方法。
  2. 前記アウターリードがコネクタ端子として前記第2の封止体に形成されたコネクタ部内に露出する、請求項1に記載の半導体装置の製造方法。
  3. 前記複数のアウターリードを繋ぐタイバーが複数形成され、前記アウターリードごとに複数のアンカ部が形成される、請求項1又は2に記載の半導体装置の製造方法。
  4. 前記複数のアウターリードを繋ぐタイバーの一部の切断の幅は、前記アウターリードの幅に等しい、請求項1又は3に記載の半導体装置の製造方法。
  5. 前記アンカ部は、前記アウターリード側の幅に対して先端部の幅が狭い、請求項1、3又は4に記載の半導体装置の製造方法。
  6. 前記アンカ部は、曲部を有する、請求項1、3又は4に記載の半導体装置の製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110993786B (zh) * 2019-11-13 2023-05-30 合肥久昌半导体有限公司 一种多排大功率霍尔元件加工工艺

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04364766A (ja) * 1991-06-12 1992-12-17 Yamada Seisakusho Co Ltd 半導体装置の製造方法および半導体装置
JPH08116009A (ja) * 1994-10-18 1996-05-07 Hitachi Ltd 半導体装置の製造方法
JP2000150765A (ja) * 1998-10-21 2000-05-30 Amkor Technology Inc 半導体集積回路プラスチックパッケ―ジ、およびそのパッケ―ジの製造のための超小型リ―ドフレ―ムおよび製造方法
JP2006261242A (ja) * 2005-03-15 2006-09-28 Toshiba Corp リードフレームおよびそれを用いた光半導体装置
JP2011091194A (ja) * 2009-10-22 2011-05-06 Renesas Electronics Corp 半導体装置の製造方法および電子装置の製造方法
JP2013118215A (ja) * 2011-12-01 2013-06-13 Renesas Electronics Corp 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004063688A (ja) * 2002-07-26 2004-02-26 Mitsubishi Electric Corp 半導体装置及び半導体アセンブリモジュール
JP3736516B2 (ja) * 2002-11-01 2006-01-18 松下電器産業株式会社 リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法
JP5467799B2 (ja) * 2009-05-14 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置
US8530981B2 (en) * 2009-12-31 2013-09-10 Texas Instruments Incorporated Leadframe-based premolded package having acoustic air channel for micro-electro-mechanical system
US8946880B2 (en) * 2012-03-23 2015-02-03 Texas Instruments Incorporated Packaged semiconductor device having multilevel leadframes configured as modules
JP6034078B2 (ja) * 2012-07-10 2016-11-30 アピックヤマダ株式会社 プリモールドリードフレームの製造方法、および、半導体装置の製造方法
WO2015030637A1 (en) * 2013-08-26 2015-03-05 Telefonaktiebolaget L M Ericsson (Publ) Apparatus and method for processing data streams in a communication network
JP2015095486A (ja) 2013-11-08 2015-05-18 アイシン精機株式会社 半導体装置
US9666511B2 (en) * 2015-01-15 2017-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation method for a stand alone high voltage laterally-diffused metal-oxide semiconductor (LDMOS) transistor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04364766A (ja) * 1991-06-12 1992-12-17 Yamada Seisakusho Co Ltd 半導体装置の製造方法および半導体装置
JPH08116009A (ja) * 1994-10-18 1996-05-07 Hitachi Ltd 半導体装置の製造方法
JP2000150765A (ja) * 1998-10-21 2000-05-30 Amkor Technology Inc 半導体集積回路プラスチックパッケ―ジ、およびそのパッケ―ジの製造のための超小型リ―ドフレ―ムおよび製造方法
JP2006261242A (ja) * 2005-03-15 2006-09-28 Toshiba Corp リードフレームおよびそれを用いた光半導体装置
JP2011091194A (ja) * 2009-10-22 2011-05-06 Renesas Electronics Corp 半導体装置の製造方法および電子装置の製造方法
JP2013118215A (ja) * 2011-12-01 2013-06-13 Renesas Electronics Corp 半導体装置

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