WO2017211149A1 - 移位寄存器及其驱动方法、栅极驱动装置 - Google Patents

移位寄存器及其驱动方法、栅极驱动装置 Download PDF

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    • G09G3/3614—Control of polarity reversal in general

Definitions

  • the present disclosure relates to the field of display, and in particular, to a shift register and a driving method thereof, a gate driving device, a driving method thereof, and a display device.
  • the Gate Driver On Array (GOA) technology is a technology that integrates a gate driver circuit (Gate Driver IC) on an array substrate.
  • the existing GOA circuit generally adopts a dot inversion driving mode or a column inversion driving mode. Since the dot inversion driving mode has better performance than the column inversion driving mode, the dot inversion driving mode is generally preferred. Before the pixel is written to the display device, it needs to be precharged. However, the existing GOA circuits are mostly designed for the column inversion driving mode.
  • the charging difference occurs in the odd row and the even row when the existing array gate driving circuit is precharged in the dot inversion driving mode, and the embodiment of the present disclosure provides a shift register and a driving method thereof, and a gate driving device And its driving method and display device.
  • a shift register comprising: an input module coupled to an input signal terminal and a pull-up control node, and configured to provide an input signal to an input signal according to an input signal from an input signal terminal Pull control node; reset module, and reset signal terminal,
  • the first voltage signal terminal is coupled to the pull-up control node, and configured to provide the first voltage signal from the first voltage signal terminal to the pull-up control node according to the reset signal from the reset signal terminal to pull the voltage of the pull-up control node Performing a reset;
  • a pull-up module coupled to the first clock signal input terminal, the pull-up control node, the output signal terminal, and the cascade node, and configured to input the first clock signal according to the voltage of the pull-up control node
  • the first clock signal of the terminal is provided to the cascade node.
  • a control module coupled to the second clock signal input terminal, the pull-up control node, the pull-down control node, and the first voltage signal terminal, and configured to be based on the second clock signal and the pull-up control node from the second clock signal input end Voltage, controlling the voltage of the pull-down control node;
  • a pull-down module coupled to the pull-up control node, the pull-down control node, the first voltage signal terminal, and the output signal terminal, and configured to be based on the voltage of the pull-down control node a first voltage signal of a voltage signal terminal is provided to the pull-up control node and the output signal terminal to reset the voltage of the pull-up control node and the voltage of the output signal terminal;
  • the output gating module, the cascade node, the output signal terminal and the control The signal end is coupled and configured to provide a voltage of the cascade node to the output signal end as an output signal according to a control signal from the control signal end; and an output pull-down module, the first voltage signal end and
  • the input module includes a first transistor having a first pole and a control pole coupled to the input signal terminal, and a second pole coupled to the pull-up control node.
  • the reset module includes a second transistor having a first pole coupled to the pull-up control node, a second pole coupled to the first voltage signal terminal, and a control pole coupled to the reset signal terminal.
  • the pull-up module includes a third transistor and a first capacitor.
  • the first pole of the third transistor is coupled to the first clock signal input terminal, the second pole is coupled to the cascade node, and the control pole is coupled to the pull-up control node.
  • the first capacitor is coupled between the pull-up control node and the output signal terminal.
  • the control module includes a fourth transistor, a fifth transistor, a sixth transistor, and a seventh transistor.
  • the first pole and the control pole of the fourth transistor are coupled to the second clock signal input terminal.
  • the first pole of the fifth transistor is coupled to the second clock signal input terminal, and the second pole and the pull-down The control node is coupled, and the control pole is coupled to the second pole of the fourth transistor.
  • the first pole of the sixth transistor is coupled to the pull-down control node, the second pole is coupled to the first voltage signal terminal, and the control pole is coupled to the pull-up control node.
  • the first pole of the seventh transistor is coupled to the second pole of the fourth transistor, the second pole is coupled to the first voltage signal terminal, and the control pole is coupled to the pull-up control node.
  • the pull-down module includes an eighth transistor and a ninth transistor.
  • the first pole of the eighth transistor is coupled to the pull-up control node, the second pole is coupled to the first voltage signal terminal, and the control pole is coupled to the pull-down control node.
  • the first pole of the ninth transistor is coupled to the output signal end, the second pole is coupled to the first voltage signal end, and the control pole is coupled to the pull-down control node.
  • the output gating module includes a tenth transistor, the first pole is coupled to the cascade node, the second pole is coupled to the output signal end, and the control pole is coupled to the control signal end.
  • the shift register further includes a noise reduction module coupled to the second clock signal input end, the input signal end, the first voltage signal end, and the output signal end, and configured to be according to the second A second clock signal at the input of the clock signal provides an input signal from the input signal terminal to the pull-up control node and a first voltage signal from the first voltage signal terminal to the output signal terminal.
  • a method for driving a shift register in the first time period, an input signal is provided to the input module, the input module is turned on, the input signal is output to the pull-up control node, and the pull-up module is turned on according to the voltage of the pull-up control node, A clock signal is provided to the cascade node, and the control module is turned on according to the voltage of the pull-up control node and the second clock signal to control the voltage of the pull-down control node.
  • Maintaining the pull-up module is turned on during the second period of time, and providing a control signal to the output strobe module to enable the output strobe
  • the module is turned on, and the first clock signal supplied to the cascade node is output to the output signal terminal.
  • a start signal is provided to the output pull-down module, the output pull-down module is turned on, and the first voltage signal is output to the output signal end to reset the voltage of the output signal end.
  • the pull-up module and the output strobe module are turned on, and the first clock signal is output to the output signal end.
  • the second clock signal is further input to the noise reduction module during the first time period and the fifth time period, so that the noise reduction module is turned on to provide the input signal to the pull-up control node, and the first A voltage signal is provided to the output signal terminal.
  • a gate driving apparatus including a plurality of shift registers, wherein a plurality of shift registers are grouped into N shift register stages, wherein each shift register stage includes M a shift register, wherein a start signal input of a first shift register of the first shift register stage is connected to an initial enable signal, and an output of the start signal input terminal of each of the shift registers and the output of the previous shift register The signal terminals are coupled.
  • a gate driving apparatus including a plurality of shift registers
  • the plurality of shift registers are grouped into N shift register stages, wherein each shift register stage includes M shift registers, wherein the first shift register of the first shift register stage
  • the start signal input terminal is connected to the initial start signal, and the start signal input end of each of the other shift registers is coupled to the output signal end of the previous shift register.
  • control signal terminals of the 2i-1 and 2i shift registers are connected to the first control signal, and the control signal terminals of the 2i+1 and 2i+2 shift registers are connected to the second control signal.
  • a first voltage signal terminal of each shift register is coupled to the first potential signal.
  • a gate driving apparatus including a plurality of shift registers, wherein a plurality of shift registers are grouped into N shift register stages, wherein each shift register stage includes M a shift register, wherein a start signal input of a first shift register of the first shift register stage is connected to an initial enable signal, and an output of the start signal input terminal of each of the shift registers and the output of the previous shift register The signal terminals are coupled.
  • the cascaded node of the jth shift register in the first shift register stage is coupled to the input signal terminal of the corresponding jth shift register in the second shift register stage, in other shift register stages
  • the cascaded nodes of the jth shift register are respectively associated with the reset signal terminal of the corresponding jth shift register in the previous shift register stage and the input of the corresponding jth shift register in the next shift register stage
  • the signal terminals are coupled, and an input signal terminal of each shift register in the first shift register stage is connected to the input signal.
  • a first clock signal input of the jth shift register in each shift register stage is coupled to a second clock signal input of a jth shift register in an adjacent shift register stage.
  • the control signal terminals of the 3i-2, 3i-1, 3i+1, and 3i+2 shift registers are connected to the first control signal, and the control signal terminals of the 3i and 3i+3 shift registers are connected to the second control signal. .
  • Per shift register The first voltage signal terminal is connected to the first voltage signal.
  • the forward clock signal and the reverse clock signal of the gate driving device are DC signals.
  • the forward clock signal and the reverse clock signal of the gate driving device are alternating current signals.
  • a display device including the above shift register is provided.
  • a display device including the above-described gate driving device is provided.
  • a method for driving a gate drive driving device is provided.
  • the first clock signal is supplied to the cascade node under the action of the input signal during the first period of time and serves as an input signal to the corresponding shift register of the shift register stage of the next stage.
  • the first clock signal supplied to the cascade node is outputted to the output signal terminal as an output signal under the action of the control signal.
  • the output signal is stopped under the action of the control signal, and the output signal is reset by the output signal of the previous shift register.
  • the output signal is outputted by the control signal.
  • the output signal is reset by the output signal of the next shift register.
  • the shift register and method thereof, the gate driving device and method thereof, and the display device provided by the embodiment of the present disclosure add a control signal terminal to input the control signal T, the STV input terminal and the cascade node P1, and output the gating module Receiving a control signal (T) to selectively output an output signal of the shift register, and receiving an output signal of the last shift register through the output pull-down module to prevent the gate driving device from precharging line by line in the dot inversion driving mode
  • Figure 1 shows a schematic block diagram of a prior art shift register
  • FIG. 2 shows an exemplary circuit diagram of the shift register shown in FIG. 1;
  • Figure 3 is a timing chart showing signals of a gate driving device employing the shift register shown in Figure 2;
  • FIG. 5 shows an exemplary circuit diagram of the shift register shown in FIG. 4;
  • FIG. 9 is a timing chart showing signals of the gate driving device shown in FIG. 8.
  • the liquid crystal display panel is mainly composed of a gate, a source, and a matrix.
  • the gate driving circuit outputs a gate scanning signal, and turns on the TFT gate in the panel row by row to turn on the source and the drain, and writes the pixel to the corresponding electric charge to realize the display purpose.
  • a gate drive circuit is used to generate a gate scan voltage.
  • the input module 110 is coupled to the input signal terminal IN and the pull-up control node PU, and is configured to provide the input signal to the pull-up control node under the input signal of the input signal terminal IN.
  • the pull-up module 130 is connected to the first clock signal input terminal CLK, the pull-up control node PU and the output signal terminal OUT, and is configured to input the first clock signal to the first clock of the terminal CLK according to the voltage of the pull-up control node PU.
  • the signal is supplied to the output signal terminal OUT as an output signal.
  • the control module 140 is coupled to the second clock signal input terminal CLKB, the pull-up control node PU, the pull-down control node PD, and the first voltage signal terminal VSS, and is configured to be based on the second clock signal from the second clock signal input terminal CLKB and Pulling up the voltage of the control node PU controls the voltage of the pull-down control node PD.
  • FIG. 2 shows an exemplary circuit diagram of the shift register 100 according to FIG. 1.
  • the transistor employed may be an N-type transistor or a P-type transistor.
  • the transistor may be an N-type or P-type field effect transistor (MOS), or an N-type or P-type or N-type bipolar transistor (BJT).
  • MOS N-type or P-type field effect transistor
  • BJT N-type or P-type or N-type bipolar transistor
  • the gate of the transistor is referred to as a gate. Since the source and drain of the transistor are symmetrical, there is no distinction between the source and the drain, that is, the source of the transistor is the first pole (or the second pole) and the drain is the second pole (or the first pole).
  • the function of the transistor is implemented by any controlled switching device having a strobe signal input, and the controlled intermediate terminal of the switching device for receiving a control signal (eg, for turning the controlled switching device on and off) is referred to as a control electrode.
  • the other ends are respectively a first pole and a second pole.
  • the control module 140 includes a fourth transistor M4, a fifth transistor M5, a sixth transistor M6, and a seventh transistor M7.
  • the first pole and the control pole of the fourth transistor M4 are both connected to the second clock signal input terminal CLKB.
  • the first pole of the fifth transistor M5 is connected to the second clock signal input terminal CLKB, the second pole is connected to the pull-down control node PD, and the control pole is connected to the second pole of the fourth transistor M4.
  • the first pole of the sixth transistor M6 is connected to the pull-down control node PD, the second pole is connected to the first voltage signal terminal VSS, and the control pole is connected to the pull-up control node PU.
  • the first pole of the seventh transistor M7 is connected to the second pole of the fourth transistor M4, the second pole is connected to the first voltage signal terminal VSS, and the control pole is connected to the pull-up control node PU.
  • the first clock signal and the second clock signal of the shift register have the same signal period and opposite phase, and the duty ratio can be selected to be 50% or other values.
  • FIG. 3 shows a timing diagram for driving a gate driving device cascaded by the shift register of FIG. 2.
  • the first initial enable signal STV1 and the second initial enable signal STV2 represent initial start signals of the first shift register and the second shift register, that is, initial start signals of odd-numbered lines and even-numbered lines, respectively.
  • the cascading mode also needs to be adjusted accordingly.
  • the input signal terminal IN of the first shift register SR1 is input to the initial enable signal STV1
  • the input signal terminal IN of the second shift register SR2 is input to the initial enable signal STV2.
  • the output signal terminal OUT of the shift register of the odd row is connected to the input signal terminal IN of the next odd row shift register
  • the output signal terminal OUT of the shift register of the even row is connected to the input signal terminal of the next even row shift register.
  • the reset signal terminal RST of the first shift register SR1 is connected to the reset signal, and thereafter the reset signal terminal RST of each shift register is connected to the output signal terminal OUT of the previous shift register.
  • the present disclosure proposes an improved shift register structure and introduces the concept of a shift register stage when a plurality of shift registers are cascaded.
  • it is divided into groups of equal number of shift registers, each group being referred to as a shift register stage.
  • M is a natural number, M ⁇ 2.
  • the selection of M corresponds to the M-line pre-charging mode, which means that in the case of pixel writing of the current row display device in one gate driving period, the subsequent M-1 row display devices can be pre-charged in sequence.
  • FIG. 5 shows an exemplary circuit diagram of the shift register 400 according to FIG.
  • the circuit structure shown in FIG. 5 is similar to that of FIG. 2, with the main difference being that the structure of the pull-up module 430 is different, and the output gating module 460 and the output pull-down module 470 are added.
  • the following describes the difference circuit structure by taking an N-type transistor as an example.
  • the first clock signal CLK is at a high level
  • the second clock signal CLKB is at a low level
  • the control signal T is at a high level
  • the input signal IN is at a low level.
  • the first transistor M1 and the thirteenth transistor M13 are turned off, the voltage of the pull-up control node PU is further pulled up by the bootstrap action, and the transistor M3 is kept in an on state.
  • the tenth transistor M10 is turned on, and the high level signal from the first clock signal input terminal CLK is supplied to the cascade node P1, and further output to the output signal terminal OUT, that is, the output signal terminal OUT output is used for driving the gate.
  • the output signal of the line
  • the first clock signal CLK is at a high level
  • the second clock signal CLKB is at a low level
  • the control signal T is at a low level
  • the enable signal STV is at a high level.
  • the tenth transistor M10 is turned off, and the output of the first clock signal to the output signal terminal OUT is stopped. CLK.
  • the fifteenth transistor M15 is turned on to keep the output signal terminal OU T low.
  • step S730 the output pull-down module 470 is supplied with the enable signal STV to turn on the output pull-down module 470 to output the first voltage signal VSS to the output signal terminal OUT to reset the voltage of the output signal terminal OUT.
  • step S740 the pull-up module 430 and the output gating module 460 are turned on according to the voltage of the pull-up control node PU and the control signal T, and the first clock signal CLK is output to the output signal terminal OUT again.
  • the cascade node P1 of the jth shift register in the other shift register stages is connected to the RST terminal of the corresponding jth shift register in the previous shift register stage and is connected to the corresponding bit in the next shift register stage.
  • Each shift register in the first shift register stage The IN terminal of (SR1-SR3) is connected to the input signal IN.
  • a first clock signal input CLK of the jth shift register in each shift register stage is coupled to a second clock signal input terminal CLKB of the jth shift register in the adjacent shift register stage.
  • the first clock signal terminal CLK of the shift register SR1 and the second clock signal terminal CLKB of the shift register SR4 are respectively connected to the CLK1 signal
  • the first clock signal terminal CLK of the shift register SR2 and the shift register SR3 are
  • the second clock signal terminal CLKB is respectively connected to the CLK2 signal
  • the first clock signal CLK terminal of the shift register 3 and the second clock signal segment CLKB of the shift register SR6 are respectively connected to the CLK3 signal
  • the first clock signal terminal CLK of the shift register SR4 is respectively connected.
  • the second clock signal terminal CLKB of the shift register SR1 is respectively connected to the CLK4 signal, and the first clock signal terminal CLK of the shift register SR5 and the second clock signal terminal CLKB of the shift register SR2 are respectively connected to the CLK5 signal, and the shift register 6 is The first clock signal CLK terminal and the second clock signal segment CLKB of the shift register SR1 are respectively connected to the CLK6 signal.
  • the control signal terminal T of the 2i-1 (i is a natural number) shift register is connected to the 2i-1 control signal (T 2i-1 ), and the control signal terminal T of the 2ith shift register is connected to the 2nd control signal (T 2i ), that is, the odd row and the even row shift registers respectively have different control signals T.
  • the control signals of the odd-numbered lines are the same, and the control signals of the even-numbered lines are the same.
  • the T terminal of the shift register of the odd row is connected to the first control signal T1
  • the T terminal of the shift register of the even row is connected to the second control signal T2. That is, the T terminal of the shift registers SR1, SR3, and SR5 inputs the T1 signal, and the T terminals of the shift registers SR2, SR4, and SR6 input the T2 signal.
  • FIG. 9 shows a timing diagram for driving the gate driving device 800 of FIG.
  • a high level signal is supplied to the second clock signal input terminal CLKB of the shift register SR1-SR3 of the first shift register stage to the shift register SR1-SR3
  • the input signal terminal IN provides a high level signal, so that the output signal terminal OUT of the shift registers SR1-SR3 outputs a low level signal.
  • Flat signal
  • a high level CLK1 signal is supplied to the first clock signal input terminal CLK of the first shift register SR1, so that the voltage of the cascade node P1 is high.
  • a high-level T1 signal is supplied to the control signal terminal T of the first shift register SR1, so that the output signal terminal OUT outputs a high-level OUT1 signal, thereby causing the start signal of the second shift register SR2 to be high. level.
  • a high level signal is supplied to the second clock signal input terminal CLKB of the shift register SR2-SR4, so that the output signal terminal OUT of the shift register SR2-SR4 outputs a low level signal.
  • the STV1 signal of the high level is supplied to the enable signal input terminal STV of the first shift register SR1, so that the output signal terminal OUT outputs the low level OUT1.
  • the signal causes the enable signal of the second shift register SR2 to be low.
  • a high-level T1 signal is supplied to the control signal terminal T of the shift registers SR1 and SR3, so that the output signal terminals OUT of the shift registers SR1 and SR3 output the high-level OUT1 and OUT3 signals, thereby causing the shift registers SR2 and SR4.
  • the start signal is high, and the output signal terminals OUT of the shift registers SR2 and SR4 output low level OUT2 and OUT4 signals.
  • a high level signal is supplied to the second clock signal input terminal CLKB of the shift register SR4-SR6, so that the output signal terminal OUT of the shift register SR4-SR6 outputs a low level OUT4-OUT6 signal.
  • a high level CLK2-CLK4 signal is supplied to the first clock signal input terminal CLK of the shift register SR2-SR4, respectively, so that the shift register SR2-SR4
  • the voltage of the cascade node P1 is high.
  • the high level signal of the cascade node P1 of the shift register SR4 is supplied to the reset signal terminal RST of the shift register SR1, so that the reset signal of the shift register SR1 is at a high level, thereby causing the output signal terminal of the shift register SR1.
  • OUT outputs a low level OUT1 signal.
  • the high-level T2 signal is supplied to the control signal terminal T of the shift registers SR2 and SR4, so that the output signal terminals OUT of the shift registers SR2 and SR4 output the high-level OUT2 and OUT4 signals, thereby causing the shift registers SR3 and SR5.
  • the enable signal is high, causing the output signal terminals OUT of the shift registers SR3 and SR5 to output the OUT3 and OUT5 signals of a low level.
  • a high level signal is supplied to the second clock signal input terminal CLKB of the shift register SR6, so that the output signal terminal OUT of the shift register SR6 outputs a low level OUT6 signal.
  • the subsequent odd-line display device is precharged, if the pixel writing is currently performed on the even-line display device, Then the device is precharged for the subsequent even line display device.
  • the cascade node P1 is connected to the reset signal terminal RST of the corresponding shift register in the previous shift register stage and the input signal terminal IN of the corresponding shift register in the next shift register stage to ensure the pull-up node PU of the shift register.
  • the voltage has sufficient pull-up time.
  • FIG. 10 shows a pixel charging effect diagram according to the gate driving device of FIG. 8 and the driving timing of FIG.
  • the first row and the third row have the same polarity as "+”
  • the third row is precharged when the first row of pixels is written
  • the second row and the fourth row have the same polarity as "-" "When the second line of pixels is written, the fourth line turns on pre-charge.
  • the parity row achieves the same polarity pre-charging, which not only achieves pre-charging to reduce power consumption, but also avoids the charging difference of the parity row and improves the picture quality.
  • the single dot inversion driving mode is not limited to the above mode, and the gate driving device may be extended to a 2dot inversion driving and a 2+1 dot inversion driving mode or the like.
  • the key is to change the input mode of the control signal T.
  • FIG. 11 illustrates a schematic configuration diagram of a gate driving device 1100 employing a 2dot inversion driving mode, according to an embodiment of the present disclosure.
  • the Ti terminals of the 2i-1 and 2i shift registers are connected to the 2i-1 and 2i control signals (T 2i-1 and T 2i , if the control signals are the same, T1), 2i+
  • the T1 terminals of 1 and 2i+2 shift registers are connected to the 2i+1 and 2i+2 control signals (T 2i+1 and T 2i+2 , or T2 if the control signals are the same).
  • FIG. 12 illustrates a schematic structural diagram of a gate driving device 1200 employing a 2+1 dot inversion driving mode, according to an embodiment of the present disclosure.
  • the T terminals of the 3i-2, 3i-1, 3i+1, and 3i+2 shift registers are respectively connected to the 3i-2, 3i-1, 3i+1, and 3i+2 control signals ( T 3i-2 , T 3i-1 , T 3i+1 and T 3i+2 , if the control signal is the same, it is T1), and the Ti terminals of the 3i and 3i+3 shift registers are connected to the 3i and 3i+ 3 control signals (T 3i and T 3i+3 , if the control signals are the same, then T2).
  • the first clock signal CLK and the second clock signal CLKB of the shift register circuit may select a DC signal to implement DC noise reduction, or select an AC signal to implement Now AC noise reduction.
  • FIG. 13 shows a schematic flow diagram of a method of driving the gate driving device 800 shown in FIG. 8 in accordance with an embodiment of the present disclosure.
  • a low level signal is supplied to the first voltage signal terminal VSS of each shift register of the gate driving device 800.
  • step S1310 the first clock signal CLK is supplied to the cascade node P1 by the input signal INPUT, and serves as an input signal of the corresponding shift register of the shift register stage of the next stage.
  • step S1320 the first clock signal CLK supplied to the cascade node P1 is outputted to the output signal terminal OUT as the output signal OUT under the action of the control signal T.
  • step S1330 the output signal OUT is stopped under the action of the control signal T, and the output signal OUT is reset by the enable signal STV (i.e., the output signal of the previous shift register).
  • step S1340 the output signal OUT is outputted by the control signal T.
  • step S1350 the output signal OUT is reset by the reset signal RST (i.e., the output signal of the next shift register).
  • step S1340 When the odd-numbered shift registers are in step S1340, the subsequent odd-numbered shift registers are in step S1320, and when the even-numbered shift registers are in step S1340, the subsequent even-numbered shift registers are in step S1320.
  • the improved shift register receives the control signal T through the output gate module to selectively output the output signal of the shift register, and receive the previous output through the output pull-down module
  • the output signal of the shift register is used to ensure the correct timing by the cascade node P1, which avoids the brightness inconsistency caused by the difference in charging between the odd-numbered rows and the even-numbered rows when the gate driving device is pre-charged in the dot inversion driving mode.
  • the horizontal stripes phenomenon can reduce the power consumption of the source driver IC and improve the product quality.

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Abstract

一种移位寄存器（400）及其驱动方法、栅极驱动装置（800,1100,1200）及其驱动方法。移位寄存器（400）包括输入模块（410）、复位模块（420）、控制模块（440）、上拉模块（430）、下拉模块（450）、输出选通模块（460）和输出下拉模块（470）。输入模块（410）可根据输入信号（IN）将输入信号（IN）提供至上拉控制节点（PU）。复位模块（420）可根据复位信号（RST）将第一电压信号（VSS）提供至上拉控制节点（PU）。上拉模块（430）可根据上拉控制节点（PU）的电压将第一时钟信号（CLK）提供至级联节点（P1）。控制模块（440）可根据第二时钟信号（CLKB）和上拉控制节点（PU）的电压控制下拉控制节点（PD）的电压。下拉模块（450）可根据下拉控制节点（PD）的电压将第一电压信号（VSS）提供至上拉控制节点（PU）和输出信号端（OUT）。输出选通模块（460）可根据控制信号（T）将级联节点（P1）的电压提供至输出信号端（OUT）。输出下拉模块（470）可根据启动信号（STV）将第一电压信号（VSS）提供至输出信号端（OUT）。

Description

移位寄存器及其驱动方法、栅极驱动装置
相关申请的交叉引用
本申请要求于2016年6月6日递交的中国专利申请第201610395420.3号的优先权，在此全文引用上述中国专利申请公开的内容以作为本申请的一部分。
技术领域
本公开涉及显示领域，尤其涉及移位寄存器及其驱动方法、栅极驱动装置及其驱动方法、显示装置。
背景技术
阵列栅极驱动(Gate driver On Array，GOA)技术是一种将栅极驱动电路(Gate Driver IC)集成在阵列基板上的技术。现有的GOA电路一般采用点反转驱动模式或列反转驱动模式。由于点反转驱动模式比列反转驱动模式更好的性能，一般优选点反转驱动模式。在对显示器件进行像素写入前，需要对其进行预充电。但是现有的GOA电路大多针对列反转驱动模式设计。如果GOA单元在预充电时仍采用与列反转驱动模式对应的预充电模式，则会造成奇数行和偶数行显示器件充电差异，导致亮度不一致，出现横纹，增加源极驱动IC的功耗，并降低产品品质。
发明内容
针对现有的阵列栅极驱动电路在点反转驱动模式下预充电时在奇数行和偶数行出现充电差异，本公开的实施例提供了一种移位寄存器及其驱动方法、栅极驱动装置及其驱动方法、显示装置。
根据本公开的一方面，提供一种移位寄存器，其包括：输入模块，其与输入信号端和上拉控制节点耦接，并被配置为根据来自输入信号端的输入信号，将输入信号提供至上拉控制节点；复位模块，其与复位信号端、 第一电压信号端和上拉控制节点耦接，并被配置为根据来自复位信号端的复位信号，将来自第一电压信号端的第一电压信号提供至上拉控制节点，以对上拉控制节点的电压进行复位；上拉模块，其与第一时钟信号输入端、上拉控制节点、输出信号端和级联节点耦接，并被配置为根据上拉控制节点的电压，将来自第一时钟信号输入端的第一时钟信号提供至级联节点。控制模块，其与第二时钟信号输入端、上拉控制节点、下拉控制节点和第一电压信号端耦接，并被配置为根据来自第二时钟信号输入端的第二时钟信号和上拉控制节点的电压，控制下拉控制节点的电压；下拉模块，其与上拉控制节点、下拉控制节点、第一电压信号端和输出信号端耦接，并被配置为根据下拉控制节点的电压，将来自第一电压信号端的第一电压信号提供至上拉控制节点和输出信号端，以对上拉控制节点的电压和输出信号端的电压进行复位；输出选通模块，其与级联节点、输出信号端和控制信号端耦接，并被配置为根据来自控制信号端的控制信号，将级联节点的电压提供至输出信号端，作为输出信号；以及输出下拉模块，其与第一电压信号端、启动信号输入端和输出信号端耦接，并被配置为根据来自启动信号输入端的启动信号，将来自第一电压信号端的第一电压信号提供至输出信号端；其中，第一时钟信号与第二时钟信号的相位相反。
在本公开的实施例中，输入模块包括第一晶体管，其第一极和控制极与输入信号端耦接，第二极与上拉控制节点耦接。
在本公开的实施例中，复位模块包括第二晶体管，其第一极与上拉控制节点耦接，第二极与第一电压信号端耦接，控制极与复位信号端耦接。
在本公开的实施例中，上拉模块包括第三晶体管和第一电容器。第三晶体管的第一极与第一时钟信号输入端耦接，第二极与级联节点耦接，控制极与上拉控制节点耦接。第一电容被耦接在上拉控制节点和输出信号端之间器。
在本公开的实施例中，控制模块包括第四晶体管、第五晶体管、第六晶体管和第七晶体管。第四晶体管的第一极和控制极与第二时钟信号输入端耦接。第五晶体管的第一极与第二时钟信号输入端耦接，第二极与下拉 控制节点耦接，控制极与第四晶体管的第二极耦接。第六晶体管的第一极与下拉控制节点耦接，第二极与第一电压信号端耦接，控制极与上拉控制节点耦接。第七晶体管的第一极与第四晶体管的第二极耦接，第二极与第一电压信号端耦接，控制极与上拉控制节点耦接。
在本公开的实施例中，下拉模块包括第八晶体管和第九晶体管。第八晶体管的第一极与上拉控制节点耦接，第二极与第一电压信号端耦接，控制极与下拉控制节点耦接。第九晶体管的第一极与输出信号端耦接，第二极与第一电压信号端耦接，控制极与下拉控制节点耦接。
在本公开的实施例中，输出选通模块包括第十晶体管，其第一极与级联节点耦接，第二极与输出信号端耦接，控制极与控制信号端耦接。
在本公开的实施例中，输出下拉模块包括第十一晶体管，其第一极与输出信号端耦接，第二极与第一电压信号端耦接，控制极与启动信号输入端耦接。
在本公开的实施例中，移位寄存器进一步包括降噪模块，其与第二时钟信号输入端、输入信号端，第一电压信号端和输出信号端耦接，并被配置为根据来自第二时钟信号输入端的第二时钟信号，将来自输入信号端的输入信号提供至上拉控制节点，以及将来自第一电压信号端的第一电压信号提供至输出信号端。
在本公开的实施例中，降噪模块包括第十二晶体管和第十三晶体管。第十二晶体管的第一极与输出信号端耦接，第二极与第一电压信号端耦接，控制极与第二时钟信号输入端耦接。第十三晶体管的第一极与输入信号端耦接，第二极与上拉控制节点耦接，控制极与第二时钟信号输入端耦接。
根据本公开的另一方面，提供一种用于驱动移位寄存器的方法。在该方法中，在第一时间段，向输入模块提供输入信号，使输入模块导通，将输入信号输出至上拉控制节点，根据上拉控制节点的电压，使上拉模块导通，将第一时钟信号提供至级联节点，并且根据上拉控制节点的电压和第二时钟信号，使控制模块导通，以控制下拉控制节点的电压。在第二时间段，维持上拉模块导通，并且向输出选通模块提供控制信号，使输出选通 模块导通，将被提供至级联节点的第一时钟信号输出至输出信号端。在第三时间段，向输出下拉模块提供启动信号，使输出下拉模块导通，将第一电压信号输出至输出信号端，以对输出信号端的电压进行复位。在第四时间段，根据上拉控制节点的电压和控制信号，使上拉模块和输出选通模块导通，将第一时钟信号输出至输出信号端。在第五时间段，向复位模块提供复位信号，使复位模块导通，将第一电压信号提供至上拉控制节点，并且通过控制模块控制下拉控制节点的电压，以使下拉模块导通，将第一电压信号提供至上拉控制节点和输出信号端，以对上拉控制节点和输出信号端的电压进行复位。
在本公开的实施例中，在第一时间段和第五时间段，还向降噪模块输入第二时钟信号，使降噪模块导通，以将输入信号提供至上拉控制节点，以及将第一电压信号提供至输出信号端。
根据本公开的另一方面，提供一种栅极驱动装置，包括多个移位寄存器，其中多个移位寄存器被分组成N个移位寄存器级，其中，每个移位寄存器级包括M个移位寄存器，其中第一个移位寄存器级中的第一个移位寄存器的启动信号输入端连接初始启动信号，其它的每个移位寄存器的启动信号输入端与上一个移位寄存器的输出信号端耦接。第一个移位寄存器级中的第j个移位寄存器的级联节点与第二个移位寄存器级中的相应第j个移位寄存器的输入信号端耦接，其它的移位寄存器级中的第j个移位寄存器的级联节点分别与上一个移位寄存器级中的相应第j个移位寄存器的复位信号端以及下一个移位寄存器级中的相应第j个移位寄存器的输入信号端耦接，第一个移位寄存器级中的每个移位寄存器的输入信号端连接输入信号。每个移位寄存器级中的第j个移位寄存器的第一时钟信号输入端连接相邻移位寄存器级中的第j个移位寄存器的第二时钟信号输入端。第2i-1个移位寄存器的控制信号端连接第一控制信号，第2i个移位寄存器的控制信号端连接第二控制信号。每个移位寄存器的第一电压信号端连接第一电压信号。
根据本公开的另一方面，提供一种栅极驱动装置，包括多个移位寄存 器，其中多个移位寄存器被分组成N个移位寄存器级，其中，每个移位寄存器级包括M个移位寄存器，其中第一个移位寄存器级中的第一个移位寄存器的启动信号输入端连接初始启动信号，其它的每个移位寄存器的启动信号输入端与上一个移位寄存器的输出信号端耦接。第一个移位寄存器级中的第j个移位寄存器的级联节点与第二个移位寄存器级中的相应第j个移位寄存器的输入信号端耦接，其它的移位寄存器级中的第j个移位寄存器的级联节点分别与上一个移位寄存器级中的相应第j个移位寄存器的复位信号端以及下一个移位寄存器级中的相应第j个移位寄存器的输入信号端耦接，第一个移位寄存器级中的每个移位寄存器的输入信号端连接输入信号。每个移位寄存器级中的第j个移位寄存器的第一时钟信号输入端连接相邻移位寄存器级中的第j个移位寄存器的第二时钟信号输入端。第2i-1和2i个移位寄存器的控制信号端连接第一控制信号，第2i+1和2i+2个移位寄存器的控制信号端连接第二控制信号。每个移位寄存器的第一电压信号端连接第一电位信号。
根据本公开的另一方面，提供一种栅极驱动装置，包括多个移位寄存器，其中多个移位寄存器被分组成N个移位寄存器级，其中，每个移位寄存器级包括M个移位寄存器，其中第一个移位寄存器级中的第一个移位寄存器的启动信号输入端连接初始启动信号，其它的每个移位寄存器的启动信号输入端与上一个移位寄存器的输出信号端耦接。第一个移位寄存器级中的第j个移位寄存器的级联节点与第二个移位寄存器级中的相应第j个移位寄存器的输入信号端耦接，其它的移位寄存器级中的第j个移位寄存器的级联节点分别与上一个移位寄存器级中的相应第j个移位寄存器的复位信号端以及下一个移位寄存器级中的相应第j个移位寄存器的输入信号端耦接，第一个移位寄存器级中的每个移位寄存器的输入信号端连接输入信号。每个移位寄存器级中的第j个移位寄存器的第一时钟信号输入端连接相邻移位寄存器级中的第j个移位寄存器的第二时钟信号输入端。第3i-2、3i-1、3i+1和3i+2个移位寄存器的控制信号端连接第一控制信号，第3i和第3i+3个移位寄存器的控制信号端连接第二控制信号。每个移位寄存器的 第一电压信号端连接第一电压信号。
在本公开的实施例中，栅极驱动装置的正向时钟信号与反向时钟信号为直流信号。
在本公开的实施例中，栅极驱动装置的正向时钟信号与反向时钟信号为交流信号。
根据本公开的另一方面，提供一种显示装置，包括上述移位寄存器。
根据本公开的另一方面，提供一种显示装置，包括上述栅极驱动装置。
根据本公开的另一方面，提供一种用于驱动栅极驱动驱动装置的方法。在该方法中，在第一时间段，在输入信号的作用下，将第一时钟信号提供至级联节点，并作为下一级移位寄存器级的相应移位寄存器的输入信号。在第二时间段，在控制信号的作用下，将被提供至所述级联节点的第一时钟信号输出至输出信号端，作为输出信号。在第三时间段，在控制信号的作用下停止输出所述输出信号，并且在上一个移位寄存器的输出信号的作用下对所述输出信号进行复位。在第四时间段，在控制信号的作用下，输出所述输出信号。在第五时间段，在下一个移位寄存器的输出信号的作用下，对所述输出信号进行复位。其中，在第奇数个移位寄存器处于第四时间段时，随后的第奇数个移位寄存器处于第二时间段，在第偶数个移位寄存器处于第四时间段时，随后的第偶数个移位寄存器处于第二时间段。
本公开的实施例提供的移位寄存器及其方法、栅极驱动装置及其方法、显示装置，增加了控制信号端以输入控制信号T、STV输入端和级联节点P1，通过输出选通模块接收控制信号(T)以选择性地输出移位寄存器的输出信号，以及通过输出下拉模块接收上一个移位寄存器的输出信号，来避免栅极驱动装置在点反转驱动模式下逐行预充电时发生奇数行和偶数行充电差异导致的亮度不一致和横纹现象，减小源极驱动IC的功耗，并提高产品品质。
附图说明
当结合附图阅读时，可从下述实施例的描述中获得本公开的内容的完 整理解，在附图中：
图1示出现有的移位寄存器的示意框图；
图2示出图1所示的移位寄存器的示例性电路图；
图3示出采用图2所示的移位寄存器的栅极驱动装置的各信号的时序图；
图4示出根据本公开的实施例的移位寄存器的示意框图；
图5示出图4所示的移位寄存器的示例性电路图；
图6示出图5所示的移位寄存器的各信号的时序图；
图7示出用于驱动图5所示的移位寄存器的方法的示意性流程图；
图8示出采用本公开的实施例的移位寄存器的栅极驱动装置的示意图；
图9示出图8所示的栅极驱动装置的各信号的时序图；
图10示出采用图8所示的栅极驱动装置的像素充电效果图；
图11示出根据本公开的另一实施例的栅极驱动装置的示意图；
图12示出根据本公开的另一实施例的栅极驱动装置的示意图；
图13示出用于驱动图8所示的栅极驱动装置的方法的示意性流程图。
具体实施方式
下面将结合本公开的附图，对本公开的实施例中的技术方案进行清楚、完整地描述。应理解的是，本公开具体实施例仅是示意性的，而不作为对本公开保护范围的任何限制。
在下文中，除非特别说明，术语“连接/耦接”意为元件“直接”或通过一个或多个其它元件“间接”耦接到另一个或多个元件。
液晶显示面板主要由栅极、源极以及矩阵组成。其中栅极驱动电路输出栅极扫描信号，逐行打开面板中的TFT栅极以使源极和漏极导通，将像素写入相应电荷来实现显示的目的。栅极驱动电路用于产生栅极扫描电压。
阵列栅极驱动(GOA)技术是一种将栅极驱动电路集成在阵列基板上的技术。每个GOA单元作为用于控制显示器件(例如，薄膜晶体管TFT)相应行的移位寄存器，对应于一行TFT的栅极，其依次打开TFT的栅极， 完成像素写入。GOA电路由相互级联的多个GOA单元构成。
图1示出了现有的移位寄存器100的示意性框图。如图1所示，移位寄存器100可包括：输入模块110、复位模块120、上拉模块130、控制模块140和下拉模块150。
输入模块110与输入信号端IN和上拉控制节点PU连接，并被配置为在输入信号端IN的输入信号的作用下，将该输入信号提供至上拉控制节点。
复位模块120与复位信号端RST、第一电压信号端VSS和上拉控制节点PU连接，并被配置为在复位信号RESET的作用下，将第一电压信号端的第一电压信号提供至上拉控制节点PU，以对上拉控制节点PU的电压复位。
上拉模块130与第一时钟信号输入端CLK、上拉控制节点PU和输出信号端OUT连接，并被配置为根据上拉控制节点PU的电压，将第一时钟信号输入端CLK的第一时钟信号提供至输出信号端OUT，作为输出信号。
控制模块140与第二时钟信号输入端CLKB、上拉控制节点PU、下拉控制节点PD和第一电压信号端VSS连接，并被配置为根据来自第二时钟信号输入端CLKB的第二时钟信号和上拉控制节点PU的电压，控制下拉控制节点PD的电压。
下拉模块150与上拉控制节点PU、下拉控制节点PD、第一电压信号端VSS和输出信号端OUT连接，并且被配置为在下拉控制节点PD的电压的控制下，将第一电压信号端VSS的第一电压信号提供至上拉控制节点PU和输出信号端OUT，以对上拉控制节点的电压和输出信号端的电压进行复位。
图2示出了根据图1所示的移位寄存器100的示例性电路图。在实施例中，所采用的晶体管可以是N型晶体管或者P型晶体管。具体地，晶体管可以是N型或P型场效应晶体管(MOS)，或者N型或P型或N型双极性晶体管(BJT)。在本公开的实施例中，晶体管的栅极被称为控制极。由于晶体管的源极和漏极是对称的，因此对源极和漏极不做区分，即晶体管的源极为第一极(或第二极)，漏极为第二极(或第一极)。进一步，可以 采用具有选通信号输入的任何受控开关器件来实现晶体管的功能，将用于接收控制信号(例如用于开启和关断受控开关器件)的开关器件的受控中间端称为控制极，另外两端分别为第一极和第二极。以下，以N性晶体管为例进行详细的描述。
结合图1和图2，输入模块110包括第一晶体管M1。第一晶体管M1的第一极和控制极分别连接输入信号端IN，第二极连接上拉控制节点PU。
复位模块120包括第二晶体管M2。第二晶体管M2的第一极连接上拉控制节点PU，第二极连接第一电压信号端VSS，控制极连接复位信号端RST。
上拉模块130包括第三晶体管M3和电容器C1。第三晶体管M3的第一极连接第一时钟信号输入端CLK，第二极连接输出信号端OUT，控制极连接上拉控制节点PU。电容器C1作为储能元件，用于保持输入信号产生的电压差，其第一极连接上拉控制节点PU，第二极连接输出信号端OUT。
控制模块140包括第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7。第四晶体管M4的第一极和控制极均连接第二时钟信号输入端CLKB。第五晶体管M5的第一极连接第二时钟信号输入端CLKB，第二极连接下拉控制节点PD，控制极连接第四晶体管M4的第二极。第六晶体管M6的第一极连接下拉控制节点PD，第二极连接第一电压信号端VSS，控制极连接上拉控制节点PU。第七晶体管M7的第一极连接第四晶体管M4的第二极，第二极连接第一电压信号端VSS，控制极连接上拉控制节点PU。
下拉模块包括第八晶体管M8和第九晶体管M9。第八晶体管M8的第一极连接上拉控制节点PU，第二极连接第一电压信号端VSS，控制极连接下拉控制节点PD。第九晶体管M9的第一极连接输出信号端OUT，第二极连接第一电压信号端VSS，控制极连接下拉控制节点PD。
可选地，移位寄存器100还可具有降噪模块，其与第二时钟信号输入端CLKB、输入信号端IN、第一电压信号端VSS和输出信号端OUT连接，并被配置为在第二时钟信号CLKB的作用下，将来自输入信号端IN的输 入信号提供至上拉控制节点PU，以及将来自第一电压信号端VSS的第一电压信号提供至输出信号端，从而对上拉控制节点PU的电压和输出信号进行降噪。
如图2所示，降噪模块包括第十二晶体管M12和第十三晶体管M13。第十二晶体管M12的第一极连接输出信号端OUT，第二极连接第一电压信号端VSS，控制极连接第二时钟信号输入端CLKB。第十三晶体管M13的第一极连接输入信号端IN，第二极连接上拉控制节点PU，控制极连接第二时钟信号输入端CLKB。
移位寄存器的第一时钟信号和第二时钟信号具有相同的信号周期和相反的相位，并且占空比可以选择为50％或其它数值。
在将多个图2所示的移位寄存器级联为栅极驱动装置时，第一个移位寄存器的输入信号端IN输入初始启动信号STV，其它移位寄存器的输入信号端IN连接上一个移位寄存器的输出信号端OUT，复位信号端RST连接下一个移位寄存器的输出信号端OUT。
图3示出一种用于驱动由图2的移位寄存器级联而成的栅极驱动装置的时序图。如图3所示，第一初始启动信号STV1和第二初始启动信号STV2分别代表第一个移位寄存器和第二个移位寄存器的初始启动信号，即奇数行和偶数行的初始启动信号。
为保证上拉控制节点PU的电位有足够上升时间，使PU上拉时间超出完成一行显示器件的栅极充电所需的时间，需要将高电平保持一定时间。在图3中，显示器件的栅极充电所需时间为1H，STV1和STV2的高电平持续时间为2H(>1H)。
相邻行之间的预充电和数据写入(导通或关断显示器件)的时间存在交叠，其目的在于满足高分辨率的要求。CLK1和CLK3分别为奇数行的移位寄存器的第一时钟信号和第二时钟信号，CLK2和CLK4分别为偶数行的移位寄存器的第一时钟信号和第二时钟信号。OUT[n-2]、OUT[n]和OUT[n+2]代表奇数行(第1、3、5行)的移位寄存器的输出信号端OUT输出的阵列栅极驱动信号，OUT[n-1]、OUT[n+1]代表偶数行(第2、4行) 的移位寄存器的输出信号端OUT输出的阵列栅极驱动信号。
栅极驱动装置一般采用列反转驱动和点反转驱动模式。
在列反转驱动模式中，对于不同行显示器件中位于相同列中的显示器件，在同一时刻下的源极驱动电压极性相同，即在一个驱动周期中，对当前行显示器件进行像素写入时，可以同时对随后的第二行、第三行等多行显示器件的该列显示器件依次逐行预充电。但是，列反转驱动存在出现残影的缺点。
点反转驱动模式采用隔行预充电，可以克服列反转驱动模式的缺点。点反转驱动可分为单点(1dot)反转，双点(2dot)反转，和2+1dot反转等多种方式。单点反转中同列显示器件的极性为正反相间(+-+-)排列，2dot反转的同列显示器件的极性为(++--++--)，而2+1dot反转则为(++-++-)。
在单点反转驱动模式中，不同行显示器件中位于相同列中的显示器件在同一时刻下的源极驱动电压极性交替相反，即奇数行的该列显示器件具有相同的极性，而偶数行的该列显示器件具有与奇数行相反的极性。
由于点反转驱动模式采用隔行预充电，其级联方式也需要相应调整。在级联时，第一个移位寄存器SR1的输入信号端IN输入初始启动信号STV1，第二个移位寄存器SR2的输入信号端IN输入初始启动信号STV2。其中，奇数行的移位寄存器的输出信号端OUT连接下一奇数行移位寄存器的输入信号端IN，偶数行的移位寄存器的输出信号端OUT连接下一偶数行移位寄存器的输入信号端IN。第一个移位寄存器SR1的复位信号端RST连接复位信号，其后每个移位寄存器的复位信号端RST连接上一个移位寄存器的输出信号端OUT。
如果移位寄存器在预充电时仍采用与列反转驱动模式对应的预充电模式，在同一时刻下同一列中的显示器件当奇数行处于预充电状态时，偶数行由于极性相反无法预充电并且在下一时刻对偶数行充电时还需要将阵列栅极驱动电路由高电位复位，反转极性并变化到反向高电位，将造成奇数行和偶数行显示器件充电差异导致的亮度不一致。并且由于将驱动电压极性反转耗时更长，增加了源极驱动IC的功耗，降低产品品质。
对此，本公开提出改进的移位寄存器结构并在多个移位寄存器级联时引入移位寄存器级的概念。对于多个移位寄存器，将其分成具有相等数量移位寄存器的多个组，每个组称为一个移位寄存器级。每个移位寄存器级内具有M个移位寄存器，M为自然数，M≥2。M的选取对应于M行预充电模式，意为在一个栅极驱动周期中，对当前行显示器件进行像素写入时，可依次对随后的M-1行显示器件进行预充电。
图4示出根据本公开的实施例的移位寄存器400的示意性框图。如图4所示，移位寄存器400可包括输入模块410、复位模块420、上拉模块430、控制模块440、下拉模块450、输出选通模块460和输出下拉模块470。在本公开的实施例中，输入模块410、复位模块420、控制模块440和下拉模块450相应地与图1中的输入模块110、复位模块120、控制模块140和下拉模块150具有相同的结构和功能，以下不再赘述。以下具体描述不同于图1所示的移位寄存器100的模块的结构和功能。
上拉模块430与第一时钟信号输入端CLK、上拉控制节点PU、输出信号端OUT和级联节点P1连接，并被配置为根据上拉控制节点PU的电压，将第一时钟信号输入端CLK的第一时钟信号提供至级联节点P1。
输出选通模块460与级联节点P1、输出信号端OUT和控制信号端T连接，并被配置为在控制信号端T的控制信号的作用下，将级联节点P1的电压输出至输出信号端。
输出下拉模块470与第一电压信号端VSS、启动信号输入端STV和输出信号端OUT连接，并且被配置为在启动信号输入端STV的启动信号的作用下，将第一电压信号端的第一电压信号提供至输出信号端OUT。
图5示出了根据图4所示的移位寄存器400的示例性电路图。图5所示的电路结构与图2类似，主要区别在于上拉模块430的结构不同，以及增加了输出选通模块460和输出下拉模块470。以下以N性晶体管为例对区别电路结构进行详细描述。
对于上拉模块430，第三晶体管M3的第一极和控制极仍分别连接第一时钟信号输入端CLK和上拉控制节点PU，而第二极连接级联节点P1。
输出选通模块460包括第十晶体管M10。第十晶体管M10的第一极连接级联节点P1，第二极连接输出信号端OUT，控制极连接控制信号端T。
输出下拉模块470包括第十一晶体管M11。第十一晶体管M11的第一极连接输出信号端OUT，第二极连接第一电压信号端VSS，控制极连接启动信号输入端STV。
现在根据图6示出的时序图，对图5的移位寄存器400的工作过程进行详细描述。在以下的描述中，以移位寄存器中的晶体管均为N型晶体管为例。在本公开的实施例中，向第一电压信号端提供低电平信号。
在时间段A1(输入阶段)，第一时钟信号CLK为低电平，第二时钟信号CLKB为高电平，控制信号T为低电平，以及输入信号IN为高电平。在A1期间，第一晶体管M1和第十三晶体管M13导通，使得上拉控制节点PU的电压上升到高电平，对电容器C1充电。第十二晶体管M12导通，将低电平的第一电压信号输出至输出信号端OUT，使输出信号端OUT输出低电平信号。此外，第三晶体管M3导通，第十晶体管M10截止，因此输出信号端OUT不受第一时钟信号输出端CLK的影响。另一方面，第四晶体管M4、第六晶体管M6和第七晶体管M7导通，通过控制第四晶体管M4和第七晶体管M7的长宽比(W/L)的比例，使第五晶体管M5截止，并且下拉控制节点PD的电压为低电平，保证了稳定的信号输出。
在时间段A2(预充电阶段)，第一时钟信号CLK为高电平，第二时钟信号CLKB为低电平，控制信号T为高电平，以及输入信号IN为低电平。第一晶体管M1和第十三晶体管M13截止，上拉控制节点PU的电压由于自举作用而被进一步上拉，晶体管M3保持导通状态。此外，第十晶体管M10导通，将来自第一时钟信号输入端CLK的高电平信号提供至级联节点P1，并且进一步被输出至输出信号端OUT，即输出信号端OUT输出用于驱动栅线的输出信号。
在时间段A3(第一复位阶段)，第一时钟信号CLK为高电平，第二时钟信号CLKB为低电平，控制信号T为低电平，以及启动信号STV为高电平。第十晶体管M10截止，停止向输出信号端OUT输出第一时钟信号 CLK。第十五晶体管M15导通，使输出信号端OU T保持为低电平。
在时间段A4(像素写入阶段)，第一时钟信号CLK为高电平，第二时钟信号CLKB为低电平，控制信号T为高电平，以及启动信号STV为低电平。第十晶体管M10导通，输出信号端OUT再次输出高电平信号。
在时间段A5(第二复位阶段)，第一时钟信号CLK为低电平，第二时钟信号CLKB为高电平，控制信号T为低电平，以及复位信号RST为高电平。第二晶体管M2导通，上拉控制节点的电压下降到低电平。第四晶体管M4和第五晶体管M5导通，下拉控制节点的电压上升到高电平。第八晶体管M8和第九晶体管M9导通，使得输出信号端OUT保持为低电平。此外，第十二晶体管M12导通，以确保稳定的信号输出。
图7示出了根据本公开的实施例的驱动如图4所示的移位寄存器400的方法的示意性流程图。
在步骤S710，向输入模块410提供输入信号IN，使输入模块410导通，将输入信号输出至上拉控制节点PU，根据上拉控制节点PU的电压，使上拉模块430导通，将第一时钟信号CLK提供至级联节点P1，并且根据上拉控制节点PU的电压和第二时钟信号CLKB，使控制模块440导通，以控制下拉控制节点PD的电压。
在步骤S720，维持上拉模块430导通，并且向输出选通模块460提供控制信号T，使输出选通模块460导通，将被提供至级联节点P1的第一时钟信号CLK输出至输出信号端OUT。
在步骤S730，向输出下拉模块470提供启动信号STV，使输出下拉模块470导通，以将第一电压信号VSS输出至输出信号端OUT，以对输出信号端OUT的电压进行复位。
在步骤S740，根据上拉控制节点PU的电压和控制信号T，使上拉模块430和输出选通模块460导通，再次将第一时钟信号CLK输出至输出信号端OUT。
在步骤S750，向复位模块420提供复位信号RST，使复位模块420导通，将第一电压信号VSS提供至上拉控制节点PU，并且通过控制模块440 控制下拉控制节点PD的电压，以使下拉模块450导通，将第一电压信号VSS提供至上拉控制节点PU和输出信号端OUT，以对上拉控制节点PU和输出信号端OUT的电压进行复位。
可选地，用于驱动如图4所示的移位寄存器400的方法还可包括：向降噪模块输入第二时钟信号CLKB，使降噪模块导通，以将输入信号IN提供至上拉控制节点PU，以及将第一电压信号VSS提供至输出信号端OUT。
图8示出根据本公开的实施例的栅极驱动装置800的示意性结构图。如图8所示，栅极驱动装置800可包括多个如图4所示的移位寄存器，这里仅示例性示出前6个移位寄存器SR1-SR6，将其分组成2个移位寄存器级，第一个移位寄存器级包括3个移位寄存器SR1-SR3，第二个移位寄存器级包括3个移位寄存器SR4-SR6。在本公开的实施例中，采用单点反转驱动模式，3行预充电，并使用交流时钟信号。
在栅极驱动装置800中，每个移位寄存器SR的端口可包括：输入信号端IN、复位信号端RST、第一电压信号端VSS、第一时钟信号输入端CLK、第二时钟信号输入端CLKB、输出信号端OUT、级联节点P1、控制信号端T和启动信号输入端STV。
第一个移位寄存器SR1的启动信号输入端STV连接初始启动信号STV1，其它的移位寄存器的启动信号输入端STV连接上一个移位寄存器的输出信号端OUT。与图3所讨论的栅极驱动装置不同的是，栅极驱动装置800的所有移位寄存器均不使用输入信号端IN接收启动信号，而是使用启动信号输入端STV接收上一个移位寄存器的输出信号端OUT输出的输出信号。例如参见图8，移位寄存器SR1的STV端接收STV信号，移位寄存器SR2-SR6的STV端分别连接SR1-SR5的OUT端。
第一个移位寄存器级中的第j(j＝1、2或3)个移位寄存器的级联节点P1连接第二个移位寄存器级中的相应第j个移位寄存器的IN端。其它的移位寄存器级中的第j个移位寄存器的级联节点P1连接上一个移位寄存器级中的相应第j个移位寄存器的RST端并连接下一个移位寄存器级中的相应第j个移位寄存器的IN端。第一个移位寄存器级中的每个移位寄存器 (SR1-SR3)的IN端连接输入信号IN。例如参见图8，第一个移位寄存器级中的移位寄存器SR1-SR3的级联节点P1分别连接第二个移位寄存器级中的移位寄存器SR4-SR6的IN端，移位寄存器SR4-SR6的级联节点P1分别连接移位寄存器SR1-SR3的RST端以及第三个移位寄存器级中的移位寄存器SR7-SR9的IN段(未示出)。移位寄存器SR1-SR3的IN端连接IN信号。
每个移位寄存器级中的第j个移位寄存器的第一时钟信号输入端CLK连接相邻移位寄存器级中的第j个移位寄存器的第二时钟信号输入端CLKB。例如参见图8，移位寄存器SR1的第一时钟信号端CLK和移位寄存器SR4的第二时钟信号端CLKB分别连接CLK1信号，移位寄存器SR2的第一时钟信号端CLK和移位寄存器SR3的第二时钟信号端CLKB分别连接CLK2信号，移位寄存器3的第一时钟信号CLK端和移位寄存器SR6的第二时钟信号段CLKB分别连接CLK3信号，移位寄存器SR4的第一时钟信号端CLK和移位寄存器SR1的第二时钟信号端CLKB分别连接CLK4信号，移位寄存器SR5的第一时钟信号端CLK和移位寄存器SR2的第二时钟信号端CLKB分别连接CLK5信号，移位寄存器6的第一时钟信号CLK端和移位寄存器SR1的第二时钟信号段CLKB分别连接CLK6信号。
在本公开的实施例中，每个移位寄存器的第一时钟信号CLK和第二时钟信号CLKB具有相同的信号周期和相反的相位。在本实施例中，CLK2与CLK1之间的相位差可以是1/6个时间周期，CLK3与CLK1之间的相位差可以是1/3个时间周期。如果对于M行预充电，在同一移位寄存器级中的相邻移位寄存器的第一时钟信号CLK之间的相位差可以是1/2M个时间周期。根据需要，也可以选择其它的相位差。CLK和CLKB的占空比可以选择为50％或其它数值。
第2i-1(i为自然数)个移位寄存器的控制信号端T连接第2i-1控制信号(T2i-1)，第2i个移位寄存器的控制信号端T连接第2i控制信号(T2i)，即奇数行和偶数行移位寄存器分别具有不同的控制信号T。对于单点反转驱动模式的隔行扫描方式，奇数行的控制信号均相同，偶数行的控制信号 均相同。例如参见图8，奇数行的移位寄存器的T端连接第一控制信号T1，偶数行的移位寄存器的T端连接第二控制信号T2。即移位寄存器SR1、SR3和SR5的T端输入T1信号，移位寄存器SR2、SR4和SR6的T端输入T2信号。
每个移位寄存器的第一电压信号端VSS均连接VSS信号。
图9示出用于驱动图8的栅极驱动装置800的时序图。
在时间段B1(移位寄存器SR1的输入阶段)，向第一个移位寄存器级的移位寄存器SR1-SR3的第二时钟信号输入端CLKB提供高电平信号，向移位寄存器SR1-SR3的输入信号端IN提供高电平信号，使移位寄存器SR1-SR3的输出信号端OUT输出低电平信号。向移位寄存器SR1-SR3的第一时钟信号输入端CLK提供低电平信号，使其级联节点P1的电压均为低电平，进而为移位寄存器SR4-SR6的输入信号端提供低电平信号。
在时间段B2(移位寄存器SR1的预充电阶段)，向第一个移位寄存器SR1的第一时钟信号输入端CLK提供高电平的CLK1信号，使其级联节点P1的电压为高电平，使第四个移位寄存器SR4(即第二个移位寄存器级中的第一个移位寄存器)的输入信号端IN的输入信号为高电平。向第一个移位寄存器SR1的控制信号端T提供高电平的T1信号，使其输出信号端OUT输出高电平的OUT1信号，进而使第二个移位寄存器SR2的启动信号为高电平。向移位寄存器SR2-SR4的第二时钟信号输入端CLKB提供高电平信号，使移位寄存器SR2-SR4的输出信号端OUT输出低电平信号。
在时间段B3(移位寄存器SR1的第一复位阶段)，向第一个移位寄存器SR1的启动信号输入端STV提供高电平的STV1信号，使其输出信号端OUT输出低电平的OUT1信号，进而使第二个移位寄存器SR2的启动信号为低电平。分别向第一个移位寄存器级的第一个和第二个移位寄存器SR1-SR2的第一时钟信号输入端CLK提供高电平的CLK1和CLK2信号，使移位寄存器SR1-SR2的级联节点P1的电压均为高电平，并使移位寄存器SR4-SR5(即第二个移位寄存器级的第一个和第二个移位寄存器)的输入信号端IN的输入信号为高电平。向第二个移位寄存器SR2的控制信号 端T提供高电平的T2信号，使其输出信号端OUT输出高电平的OUT2信号，进而使第三个移位寄存器SR3的启动信号为高电平。向移位寄存器SR3-SR5的第二时钟信号输入端CLKB提供高电平信号，使移位寄存器SR3-SR5的输出信号端OUT输出低电平信号。
在时间段B4(移位寄存器SR1的像素写入阶段)，分别向第一个移位寄存器级的第一个至第三个移位寄存器SR1-SR3的第一时钟信号输入端CLK提供高电平的CLK1-CLK3信号，使移位寄存器SR1-SR3的级联节点P1的电压均为高电平，并使移位寄存器SR4-SR6(即第二个移位寄存器级的第一个至第三个移位寄存器)的输入信号端IN的输入信号为高电平。向移位寄存器SR1和SR3的控制信号端T提供高电平的T1信号，使移位寄存器SR1和SR3的输出信号端OUT输出高电平的OUT1和OUT3信号，进而使移位寄存器SR2和SR4的启动信号为高电平，并使移位寄存器SR2和SR4的输出信号端OUT输出低电平的OUT2和OUT4信号。向移位寄存器SR4-SR6的第二时钟信号输入端CLKB提供高电平信号，使移位寄存器SR4-SR6的输出信号端OUT输出低电平的OUT4-OUT6信号。
在时间段B5(移位寄存器SR1的第二复位阶段)，分别向移位寄存器SR2-SR4的第一时钟信号输入端CLK提供高电平的CLK2-CLK4信号，使移位寄存器SR2-SR4的级联节点P1的电压均为高电平。将移位寄存器SR4的级联节点P1的高电平信号提供至移位寄存器SR1的复位信号端RST，使移位寄存器SR1的复位信号为高电平，进而使移位寄存器SR1的输出信号端OUT输出低电平的OUT1信号。向移位寄存器SR2和SR4的控制信号端T提供高电平的T2信号，使移位寄存器SR2和SR4的输出信号端OUT输出高电平的OUT2和OUT4信号，进而使移位寄存器SR3和SR5的启动信号为高电平，使移位寄存器SR3和SR5的输出信号端OUT输出为低电平的OUT3和OUT5信号。向移位寄存器SR6的第二时钟信号输入端CLKB提供高电平信号，使移位寄存器SR6的输出信号端OUT输出低电平的OUT6信号。
由此，移位寄存器SR1的驱动时序完成，之后其它移位寄存器SR2、 SR3等类似地继续完成各自的操作过程，具体如图9所示，不再赘述。
在本公开的实施例中，在像素写入阶段，如果当前对奇数行显示器件进行像素写入，则对之后的奇数行显示器件进行预充电，如果当前对偶数行显示器件进行像素写入，则对之后的偶数行显示器件进行预充电。级联节点P1连接上一移位寄存器级中对应的移位寄存器的复位信号端RST和下一移位寄存器级中对应的移位寄存器的输入信号端IN，保证移位寄存器的上拉节点PU的电压有足够的上拉时间。
图10示出了根据图8的栅极驱动装置和图9的驱动时序的像素充电效果图。如图10所示，第一行与第三行像素极性相同为“+”，第一行像素写入时第三行开启预充电，第二行与第四行像素极性相同为“-”，第二行像素写入时，第四行开启预充电。由此，奇偶行都实现了同极性预充电，既实现了预充电降低功耗，又避免了奇偶行的充电差异，提高了画面品质。
根据本公开的实施例，单点反转驱动模式不限于上述模式，还可以将栅极驱动装置扩展到2dot反转驱动和2+1dot反转驱动模式等。对于这些多dot反转驱动模式，关键在于改变控制信号T的输入方式。
图11示出根据本公开的实施例的采用2dot反转驱动模式的栅极驱动装置1100的示意性结构图。如图11所示，第2i-1和2i个移位寄存器的T端连接第2i-1和2i控制信号(T2i-1和T2i，如果控制信号相同，则为T1)，第2i+1和2i+2个移位寄存器的T端连接第2i+1和2i+2控制信号(T2i+1和T2i+2，如果控制信号相同，则为T2)。
图12示出根据本公开的实施例的采用2+1dot反转驱动模式的栅极驱动装置1200的示意性结构图。如图12所示，第3i-2、3i-1、3i+1和3i+2个移位寄存器的T端分别连接第3i-2、3i-1、3i+1和3i+2控制信号(T3i-2、T3i-1、T3i+1和T3i+2，如果控制信号相同，则为T1)，第3i和第3i+3个移位寄存器的T端连接第3i和3i+3控制信号(T3i和T3i+3，如果控制信号相同，则为T2)。
在本公开的实施例中，移位寄存器电路的第一时钟信号CLK与第二时钟信号CLKB可以选择直流信号以实现直流降噪，或者选择交流信号以实 现交流降噪。
图13示出了根据本公开的实施例的驱动如图8所示的栅极驱动装置800的方法的示意性流程图。在本公开的实施例中，向栅极驱动装置800的各移位寄存器的第一电压信号端VSS提供低电平信号。
在步骤S1310，在输入信号INPUT的作用下，将第一时钟信号CLK提供至级联节点P1，并作为下一级移位寄存器级的相应移位寄存器的输入信号。
在步骤S1320，在控制信号T的作用下，将被提供至所述级联节点P1的第一时钟信号CLK输出至输出信号端OUT，作为输出信号OUT。
在步骤S1330，在控制信号T的作用下停止输出输出信号OUT，并且在启动信号STV(即上一个移位寄存器的输出信号)的作用下对输出信号OUT进行复位。
在步骤S1340，在控制信号T的作用下，输出输出信号OUT。
在步骤S1350，在复位信号RST(即下一个移位寄存器的输出信号)的作用下，对输出信号OUT进行复位。
在第奇数个移位寄存器处于步骤S1340时，随后的第奇数个移位寄存器处于步骤S1320，在第偶数个移位寄存器处于步骤S1340时，随后的第偶数个移位寄存器处于步骤S1320。
上述改进的移位寄存器、包括上述移位寄存器的栅极驱动装置及其驱动方法，通过输出选通模块接收控制信号T以选择性地输出移位寄存器的输出信号，通过输出下拉模块接收上一个移位寄存器的输出信号，并采用级联节点P1保证正确的时序，避免了栅极驱动装置在点反转驱动模式下逐行预充电时发生奇数行和偶数行的充电差异而导致的亮度不一致和横纹现象，可以减小源极驱动IC的功耗，并提高产品品质。
本领域技术人员将理解，根据本公开的公开和整体教导可以对技术方案中的细节进行多种修正和替代。因此，在说明书中所描述的特定实施例仅是说明性的而不作为对本公开保护范围的限制。本公开的保护范围将在所附权利要求及其任意和所有等同技术方案给出。

Claims (20)

  1. 一种移位寄存器，包括：
    输入模块，其与输入信号端和上拉控制节点耦接，并被配置为根据来自所述输入信号端的输入信号，将所述输入信号提供至所述上拉控制节点；
    复位模块，其与复位信号端、第一电压信号端和所述上拉控制节点耦接，并被配置为根据来自所述复位信号端的复位信号，将来自所述第一电压信号端的第一电压信号提供至所述上拉控制节点，以对所述上拉控制节点的电压进行复位；
    上拉模块，其与第一时钟信号输入端、所述上拉控制节点、输出信号端和级联节点耦接，并被配置为根据所述上拉控制节点的电压，将来自第一时钟信号输入端的第一时钟信号提供至所述级联节点。
    控制模块，其与第二时钟信号输入端、所述上拉控制节点、下拉控制节点和所述第一电压信号端耦接，并被配置为根据来自所述第二时钟信号输入端的第二时钟信号和所述上拉控制节点的电压，控制所述下拉控制节点的电压；
    下拉模块，其与所述上拉控制节点、所述下拉控制节点、所述第一电压信号端和所述输出信号端耦接，并被配置为根据所述下拉控制节点的电压，将来自所述第一电压信号端的第一电压信号提供至所述上拉控制节点和所述输出信号端，以对所述上拉控制节点的电压和所述输出信号端的电压进行复位；
    输出选通模块，其与所述级联节点、所述输出信号端和控制信号端耦接，并被配置为根据来自所述控制信号端的控制信号，将所述级联节点的电压提供至所述输出信号端，作为输出信号；以及
    输出下拉模块，其与所述第一电压信号端、启动信号输入端和所述输出信号端耦接，并被配置为根据来自所述启动信号输入端的启动信号，将来自所述第一电压信号端的第一电压信号提供至所述输出信号端；
    其中，所述第一时钟信号与所述第二时钟信号的相位相反。
  2. 根据权利要求1所述的移位寄存器，其中所述输入模块包括：
    第一晶体管，其第一极和控制极与所述输入信号端耦接，第二极与所述上拉控制节点耦接。
  3. 根据权利要求1所述的移位寄存器，其中所述复位模块包括：
    第二晶体管，其第一极与所述上拉控制节点耦接，第二极与所述第一电压信号端耦接，控制极与所述复位信号端耦接。
  4. 根据权利要求1所述的移位寄存器，其中所述上拉模块包括：
    第三晶体管，其第一极与所述第一时钟信号输入端耦接，第二极与所述级联节点耦接，控制极与所述上拉控制节点耦接；以及
    第一电容器，其被耦接在所述上拉控制节点和所述输出信号端之间。
  5. 根据权利要求1所述的移位寄存器，其中所述控制模块包括：
    第四晶体管，其第一极和控制极与所述第二时钟信号输入端耦接；
    第五晶体管，其第一极与所述第二时钟信号输入端耦接，第二极与所述下拉控制节点耦接，控制极与所述第四晶体管的第二极耦接；
    第六晶体管，其第一极与所述下拉控制节点耦接，第二极与所述第一电压信号端耦接，控制极与所述上拉控制节点耦接；
    第七晶体管，其第一极与所述第四晶体管的第二极耦接，第二极与所述第一电压信号端耦接，控制极与所述上拉控制节点耦接。
  6. 根据权利要求1所述的移位寄存器，其中所述下拉模块包括：
    第八晶体管，其第一极与所述上拉控制节点耦接，第二极与所述第一电压信号端耦接，控制极与所述下拉控制节点耦接；以及
    第九晶体管，其第一极与所述输出信号端耦接，第二极与所述第一电压信号端耦接，控制极与所述下拉控制节点耦接。
  7. 根据权利要求1所述的移位寄存器，其中所述输出选通模块包括：
    第十晶体管，其第一极与所述级联节点耦接，第二极与所述输出信号端耦接，控制极与所述控制信号端耦接。
  8. 根据权利要求1所述的移位寄存器，其中所述输出下拉模块包括：
    第十一晶体管，其第一极与所述输出信号端耦接，第二极与所述第一电压信号端耦接，控制极与所述启动信号输入端耦接。
  9. 根据权利要求1所述的移位寄存器，进一步包括降噪模块，其与所述第二时钟信号输入端、所述输入信号端，所述第一电压信号端和所述输出信号端耦接，并被配置为根据来自所述第二时钟信号输入端的第二时钟信号，将来自所述输入信号端的输入信号提供至所述上拉控制节点，以及将来自所述第一电压信号端的第一电压信号提供至所述输出信号端。
  10. 根据权利要求9所述的移位寄存器，其中所述降噪模块包括：
    第十二晶体管，其第一极与所述输出信号端耦接，第二极与所述第一电压信号端耦接，控制极与所述第二时钟信号输入端耦接；以及
    第十三晶体管，其第一极与所述输入信号端耦接，第二极与所述上拉控制节点耦接，控制极与所述第二时钟信号输入端耦接。
  11. 一种用于驱动如权利要求1至10中的任一项所述的移位寄存器的方法，包括：
    在第一时间段，向输入模块提供输入信号，使所述输入模块导通，将所述输入信号输出至上拉控制节点，根据所述上拉控制节点的电压，使上拉模块导通，将第一时钟信号提供至级联节点，并且根据所述上拉控制节点的电压和第二时钟信号，使控制模块导通，以控制下拉控制节点的电压；
    在第二时间段，维持所述上拉模块导通，并且向输出选通模块提供控制信号，使所述输出选通模块导通，将被提供至所述级联节点的第一时钟信号输出至输出信号端；
    在第三时间段，向输出下拉模块提供启动信号，使所述输出下拉模块导通，将第一电压信号输出至所述输出信号端，以对所述输出信号端的电压进行复位；
    在第四时间段，根据所述上拉控制节点的电压和所述控制信号，使所述上拉模块和所述输出选通模块导通，将第一时钟信号输出至输出信号端；
    在第五时间段，向复位模块提供复位信号，使所述复位模块导通，将所述第一电压信号提供至所述上拉控制节点，并且通过所述控制模块控制所述下拉控制节点的电压，以使下拉模块导通，将所述第一电压信号提供至所述上拉控制节点和所述输出信号端，以对所述上拉控制节点和所述输 出信号端的电压进行复位。
  12. 根据权利要求11所述的方法，进一步包括：
    在所述第一时间段和所述第五时间段，向降噪模块输入第二时钟信号，使所述降噪模块导通，以将所述输入信号提供至所述上拉控制节点，以及将所述第一电压信号提供至所述输出信号端。
  13. 一种栅极驱动装置，包括多个根据权利要求1至10中的任一项所述的移位寄存器，其中所述多个移位寄存器被分组成N个移位寄存器级，其中，每个移位寄存器级包括M个所述移位寄存器，
    其中，第一个移位寄存器级中的第一个移位寄存器的启动信号输入端连接初始启动信号，其它的每个移位寄存器的启动信号输入端与上一个移位寄存器的输出信号端耦接；
    所述第一个移位寄存器级中的第j个移位寄存器的级联节点与第二个移位寄存器级中的相应第j个移位寄存器的输入信号端耦接，其它的移位寄存器级中的第j个移位寄存器的级联节点分别与上一个移位寄存器级中的相应第j个移位寄存器的复位信号端以及下一个移位寄存器级中的相应第j个移位寄存器的输入信号端耦接，所述第一个移位寄存器级中的每个移位寄存器的输入信号端连接输入信号；
    每个移位寄存器级中的第j个移位寄存器的第一时钟信号输入端连接相邻移位寄存器级中的第j个移位寄存器的第二时钟信号输入端；
    第2i-1个移位寄存器的控制信号端连接第一控制信号，第2i个移位寄存器的控制信号端连接第二控制信号；
    每个移位寄存器的第一电压信号端连接第一电压信号。
  14. 一种栅极驱动装置，包括多个根据权利要求1至10中的任一项所述的移位寄存器，其中所述多个移位寄存器被分组成N个移位寄存器级，其中，每个移位寄存器级包括M个所述移位寄存器，
    其中，第一个移位寄存器级中的第一个移位寄存器的启动信号输入端连接初始启动信号，其它的每个移位寄存器的启动信号输入端与上一个移位寄存器的输出信号端耦接；
    所述第一个移位寄存器级中的第j个移位寄存器的级联节点与第二个移位寄存器级中的相应第j个移位寄存器的输入信号端耦接，其它的移位寄存器级中的第j个移位寄存器的级联节点分别与上一个移位寄存器级中的相应第j个移位寄存器的复位信号端以及下一个移位寄存器级中的相应第j个移位寄存器的输入信号端耦接，所述第一个移位寄存器级中的每个移位寄存器的输入信号端连接输入信号；
    每个移位寄存器级中的第j个移位寄存器的第一时钟信号输入端连接相邻移位寄存器级中的第j个移位寄存器的第二时钟信号输入端；
    第2i-1和2i个移位寄存器的控制信号端连接第一控制信号，第2i+1和2i+2个移位寄存器的控制信号端连接第二控制信号；
    每个移位寄存器的第一电压信号端连接第一电位信号。
  15. 一种栅极驱动装置，包括多个根据权利要求1至10中的任一项所述的移位寄存器，其中所述多个移位寄存器被分组成N个移位寄存器级，其中，每个移位寄存器级包括M个所述移位寄存器，
    其中，第一个移位寄存器级中的第一个移位寄存器的启动信号输入端连接初始启动信号，其它的每个移位寄存器的启动信号输入端与上一个移位寄存器的输出信号端耦接；
    所述第一个移位寄存器级中的第j个移位寄存器的级联节点与第二个移位寄存器级中的相应第j个移位寄存器的输入信号端耦接，其它的移位寄存器级中的第j个移位寄存器的级联节点分别与上一个移位寄存器级中的相应第j个移位寄存器的复位信号端以及下一个移位寄存器级中的相应第j个移位寄存器的输入信号端耦接，所述第一个移位寄存器级中的每个移位寄存器的输入信号端连接输入信号；
    每个移位寄存器级中的第j个移位寄存器的第一时钟信号输入端连接相邻移位寄存器级中的第j个移位寄存器的第二时钟信号输入端；
    第3i-2、3i-1、3i+1和3i+2个移位寄存器的控制信号端连接第一控制信号，第3i和第3i+3个移位寄存器的控制信号端连接第二控制信号；
    每个移位寄存器的第一电压信号端连接第一电压信号。
  16. 根据权利要求13至15中的任一项所述的栅极驱动装置，其中，所述正向时钟信号和反向时钟信号为直流信号。
  17. 根据权利要求13至15中的任一项所述的栅极驱动装置，其中，所述正向时钟信号和反向时钟信号为交流信号。
  18. 一种显示装置，包括根据权利要求1至12中的任一项所述的移位寄存器。
  19. 一种显示装置，包括根据权利要求13至15中的任一项所述的栅极驱动装置。
  20. 一种用于如权利要求13所述的栅极驱动装置的驱动方法，包括：
    在第一时间段，在输入信号的作用下，将第一时钟信号提供至级联节点，并作为下一级移位寄存器级的相应移位寄存器的输入信号；
    在第二时间段，在控制信号的作用下，将被提供至所述级联节点的第一时钟信号输出至输出信号端，作为输出信号；
    在第三时间段，在所述控制信号的作用下停止输出所述输出信号，并且在上一个移位寄存器的输出信号的作用下对所述输出信号进行复位；
    在第四时间段，在所述控制信号的作用下，输出所述输出信号；
    在第五时间段，在下一个移位寄存器的输出信号的作用下，对所述输出信号进行复位；
    其中，在第奇数个移位寄存器处于第四时间段时，随后的第奇数个移位寄存器处于第二时间段，在第偶数个移位寄存器处于第四时间段时，随后的第偶数个移位寄存器处于第二时间段。
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