WO2017169290A1 - シリコンエピタキシャルウェーハの製造方法 - Google Patents

シリコンエピタキシャルウェーハの製造方法 Download PDF

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Definitions

  • the present invention relates to a method for manufacturing a low resistance silicon epitaxial wafer.
  • An epitaxial wafer is used for a semiconductor element used for a mobile terminal or the like.
  • such wafers require low-resistivity epitaxial wafers in which an epitaxial layer is vapor-grown on a low-resistivity silicon single crystal substrate doped with a high concentration of dopant.
  • the silicon single crystal substrate that is the basis of this epitaxial wafer is fabricated from an ingot that is pulled up by doping with a high concentration of dopant, but the doped dopant evaporates during the pulling.
  • the silicon single crystal substrate on which the epitaxial layer is vapor-grown is n-type, a silicon single crystal substrate doped with red phosphorus (phosphorus) having a relatively low volatility as a dopant is used. Then, by epitaxially growing an epitaxial layer on the main surface of such a silicon single crystal substrate, a low resistance epitaxial wafer is manufactured.
  • the stacking faults observed on the main surface of the epitaxial wafer are observed as crystal defects generated on the low resistivity silicon single crystal substrate propagate to the main surface of the epitaxial wafer. Therefore, it is considered that the state of the substrate surface in the low resistivity silicon single crystal substrate affects the occurrence of stacking faults.
  • the main surface of the silicon single crystal substrate is vapor-phase etched with hydrogen chloride gas to clean the substrate surface, thereby causing stacking faults. Control measures are taken.
  • Patent Document 2 describes that an epitaxial layer is vapor-phase grown after etching the surface of a silicon wafer embedded with phosphorus at a high concentration with hydrogen chloride gas.
  • the present invention has been made in view of the above circumstances, and in a method for vapor-phase growth of a silicon epitaxial layer on the main surface of a low resistivity silicon single crystal substrate, a method capable of obtaining a silicon epitaxial wafer with a reduced number of stacking faults.
  • the issue is to provide.
  • the present invention provides a method for vapor-phase-growing a silicon epitaxial layer on a main surface of a silicon single crystal substrate having a resistivity of 1.4 m ⁇ ⁇ cm or less.
  • the main surface of the silicon single crystal substrate is vapor-phase etched with hydrogen chloride gas at an etching rate of 0.04 ⁇ m / min or more and 0.37 ⁇ m / min or less.
  • the main surface of the silicon single crystal substrate can be cleaned by this vapor phase etching. That is, crystal defects or the like (hereinafter referred to as stacking fault nuclei) that are the starting points for generating stacking faults in the epitaxial wafer can be removed from the main surface of the silicon single crystal substrate. Furthermore, a silicon epitaxial wafer with a reduced number of stacking faults can be manufactured by limiting the etching rate in the vapor phase etching to the above conditions.
  • the silicon single crystal substrate is doped with red phosphorus at 5 ⁇ 10 19 atoms / cm 3 or more.
  • the resistivity of the silicon single crystal substrate can be made 1.4 m ⁇ ⁇ cm or less.
  • the etching amount in the vapor phase etching is preferably 0.025 ⁇ m or more and 1.000 ⁇ m or less.
  • the inventor has confirmed that the number of stacking faults can be suppressed when the etching amount is 0.025 ⁇ m or more.
  • the etching amount is preferably 1.000 ⁇ m or less.
  • FIG. 6 is a graph showing the relationship between the etching rate and the number of stacking faults (pieces / cm 2 ) generated on an epitaxial wafer when the etching amount with hydrogen chloride gas is fixed at 0.5 ⁇ m. It is a graph which shows the relationship between the etching amount when the etching rate by hydrogen chloride gas is fixed to 0.090 ⁇ m / min, and the number of stacking faults (pieces / cm 2 ) generated in the epitaxial wafer.
  • a single wafer type vapor phase growth apparatus is an apparatus in which substrates are loaded one by one and an epitaxial layer is formed on the main surface of the loaded single substrate by vapor phase growth.
  • the vapor phase growth apparatus is disposed so as to surround a reaction furnace in which a substrate to be processed is loaded, a susceptor that is disposed in the reaction furnace and horizontally supports the loaded substrate, and the reaction furnace.
  • a heater for heating the inside of the reaction furnace and a temperature measuring unit for measuring the temperature of the substrate disposed in the reaction furnace are configured.
  • the susceptor is provided so as to be rotatable about its central axis, and the susceptor rotates during vapor phase growth.
  • a gas supply port for supplying various gases onto the surface of the substrate in the reaction furnace is formed on one end side of the reaction furnace.
  • the gas supplied from the gas supply port is silicon source gas, carrier gas (for example, hydrogen gas), dopant gas for adjusting the conductivity type and conductivity of the epitaxial layer, and the like.
  • a gas discharge port for discharging the gas that has passed over the surface of the substrate is formed on the opposite side of the reaction furnace from the gas supply port.
  • the heater can be, for example, a halogen lamp provided above and below the reactor.
  • the temperature measurement unit can be, for example, a pyrometer (radiation thermometer) that measures the surface temperature of the substrate without contacting the substrate.
  • a silicon single crystal substrate serving as a growth substrate on which an epitaxial layer is vapor-phase grown is manufactured.
  • a silicon single crystal ingot is produced by immersing and pulling up a seed crystal silicon rod on the surface of a melt obtained by adding polycrystalline silicon and red phosphorus for adjusting resistivity in a quartz crucible and melting it.
  • the produced silicon single crystal ingot is cut out to a predetermined thickness, and a silicon single crystal substrate obtained by subjecting the cut wafer to rough polishing, etching, polishing and the like is produced.
  • This silicon single crystal substrate is adjusted to have a resistivity of, for example, 1.4 m ⁇ ⁇ cm or less by red phosphorus added as a dopant when the silicon single crystal ingot is manufactured.
  • the resistivity of the silicon single crystal substrate is 1.4 m ⁇ ⁇ cm. That is, the resistivity of the silicon single crystal substrate can be made 1.4 m ⁇ ⁇ cm or less by adjusting the red phosphorus concentration in the silicon single crystal substrate to 5 ⁇ 10 19 atoms / cm 3 or more.
  • the amount of red phosphorus to be added may be adjusted so that the resistivity becomes 0.85 m ⁇ ⁇ cm or less, for example.
  • the silicon single crystal ingot that is the basis of the silicon single crystal substrate is not limited to the CZ method, and may be obtained by other methods such as the FZ method.
  • the produced silicon single crystal substrate is put into a reactor of a vapor phase growth apparatus and placed on a susceptor. At this time, hydrogen gas is supplied as atmospheric gas in the reactor.
  • the temperature of the silicon single crystal substrate is heated by the heater so that the temperature of the silicon single crystal substrate is increased at a constant rate of temperature, and is suitable for vapor phase etching of the silicon single crystal substrate (for example, 1050 ° C. to 1200 ° C.). Heat until.
  • the power of the heater is adjusted based on the measurement value of the temperature measurement unit provided in the vapor phase growth apparatus.
  • an etching process for performing vapor phase etching on the main surface of the silicon single crystal substrate while maintaining the temperature of the silicon single crystal substrate.
  • HCl gas hydrogen chloride gas
  • the vapor-phase etching rate is preferably set to 0.04 ⁇ m / min or more and 0.37 ⁇ m / min or less.
  • the etching rate can be adjusted by the flow rate and concentration of hydrogen chloride gas.
  • concentration of the hydrogen chloride gas can be adjusted based on, for example, the flow rate of the hydrogen chloride gas and the flow rate of the dilution gas (for example, hydrogen gas) supplied into the reaction furnace together with the hydrogen chloride gas.
  • the etching amount of the silicon single crystal substrate is set to 0.025 ⁇ m or more and 1.000 ⁇ m or less based on the direction from the main surface of the silicon single crystal substrate to the depth direction of the silicon single crystal substrate. It is preferable to set. By setting the etching amount to this condition, the number of stacking faults generated in the silicon epitaxial wafer can be reduced as shown in the following examples.
  • the etching amount can be adjusted based on, for example, the supply time and flow rate of hydrogen chloride gas.
  • a purging process for discharging hydrogen chloride gas from the reactor is performed.
  • the supply of hydrogen chloride gas to the reaction furnace is stopped and hydrogen gas is supplied into the reaction furnace.
  • the supply time of the hydrogen gas that is, the purge time may be appropriately set so that the hydrogen chloride gas does not remain in the reaction furnace after the purge process, but can be set to, for example, 30 seconds or more.
  • the temperature in the reaction furnace (the temperature of the silicon single crystal substrate) may be maintained at the temperature in the previous vapor phase etching or may be different from the temperature in the vapor phase etching.
  • the power of the heater is adjusted to bring the temperature of the silicon single crystal substrate to a growth temperature (for example, 1050 ° C. to 1200 ° C.) for vapor phase growth of the epitaxial layer.
  • the main surface of the silicon single crystal substrate is a silicon source gas, for example, trichlorosilane (TCS), a hydrogen gas that is a carrier gas for diluting the trichlorosilane, and the resistivity and conductivity type of the epitaxial layer are adjusted.
  • a dopant gas for example, PH 3
  • PH 3 is supplied to grow a silicon epitaxial layer (silicon single crystal film) on the main surface of the silicon single crystal substrate.
  • the vapor phase growth conditions may be appropriately set according to the conditions (film thickness, resistivity, etc.) of the epitaxial layer to be formed.
  • the resistivity of the epitaxial layer may be set to 1.4 m ⁇ ⁇ cm or less as in the case of the resistivity of the silicon single crystal substrate, or may be set to a value greater than 1.4 m ⁇ ⁇ cm.
  • the temperature inside the reactor is lowered at a constant rate, and the manufactured silicon epitaxial wafer is taken out of the reactor. From the above, a low resistance silicon epitaxial wafer is obtained.
  • the main surface of the silicon single crystal substrate is subjected to gas phase etching with hydrogen chloride gas before vapor phase growth, stacking fault nuclei existing on the main surface can be removed.
  • the etching rate is set to 0.04 ⁇ m / min or more and 0.37 ⁇ m / min or less, and the etching amount is set to 0.025 ⁇ m or more and 1.000 ⁇ m or less.
  • the number of stacking faults generated in the silicon epitaxial wafer can be greatly reduced. Further, since the number of stacking faults can be reduced without performing any special process other than vapor phase etching, it is possible to suppress the complexity of the manufacturing process of the silicon epitaxial wafer.
  • FIG. 1 shows the relationship between the etching rate of vapor-phase etching with hydrogen chloride gas and the stacking fault concentration on the main surface of the wafer when an epitaxial layer is vapor-grown on a low-resistance silicon single crystal substrate subjected to this vapor-phase etching. Is shown.
  • the horizontal axis shows the etching rate of vapor phase etching with hydrogen chloride gas
  • the vertical axis shows the number of stacking faults per unit area generated on the main surface of the epitaxial wafer measured by a particle counter (MAGICS manufactured by Lasertec Corporation). Show.
  • the number of stacking faults on the vertical axis is a value converted to the number per unit area by obtaining the number of stacking faults per wafer and dividing the number of stacking faults by the surface area of the wafer.
  • a silicon single crystal substrate having a red phosphorus concentration of 1.0 ⁇ 10 20 atoms / cm 3 , a resistivity of 0.75 m ⁇ ⁇ cm, and a diameter of 200 mm was used.
  • the etching amount in the gas phase etching is 0.5 ⁇ m, and purging is performed for 30 seconds for the purpose of discharging the hydrogen chloride gas from the chamber after the etching, and then the main surface of the silicon single crystal substrate A 4.0 [mu] m silicon epitaxial layer was vapor-phase grown thereon.
  • the number of stacking faults takes the minimum value at point A where the etching rate is 0.090 ⁇ m / min, and the number of stacking faults that reaches the minimum value is 4.9 pieces / cm 2 .
  • the number of stacking faults increases almost in proportion to the increase in the etching rate.
  • the number of stacking faults was 9.6 / cm 2 , which is about twice that of point A (slightly less than twice).
  • the number of stacking faults is greater than 9.6 / cm 2 .
  • the number of stacking faults increases rapidly as the etching rate decreases, and when the etching rate is 0.015 ⁇ m / min, the number of stacking faults is 50 / cm 2. It increased to the above. Further, at point C where the etching rate was 0.037 ⁇ m / min, the number of stacking faults was 8.8 pieces / cm 2 , which is about twice that of point A (slightly less than twice). When the etching rate is smaller than 0.037 ⁇ m / min, the number of stacking faults is more than 8.8 / cm 2 .
  • the effect of reducing the number of stacking faults can be improved by setting the etching rate in the vapor phase etching in the vicinity of 0.090 ⁇ m / min. Specifically, by setting the etching rate to 0.037 ⁇ m / min or more and 0.371 ⁇ m / min or less, the number of stacking faults is set to a value near the minimum value (4.9 pieces / cm 2 ) (the minimum value of 2). (A value less than double). In other words, by setting the etching rate to 0.037 ⁇ m / min or more and 0.371 ⁇ m / min or less, the number of stacking faults can be suppressed to 10 pieces / cm 2 or less.
  • a silicon epitaxial wafer with a reduced number of stacking faults can be manufactured by performing vapor phase etching at an etching rate of 0.04 ⁇ m / min or more and 0.37 ⁇ m / min or less.
  • FIG. 2 shows the relationship between the etching amount of vapor phase etching using hydrogen chloride gas and the concentration of stacking faults on the main surface of the wafer when the epitaxial layer is vapor grown on the low resistance silicon single crystal substrate subjected to the vapor phase etching. Is shown.
  • the horizontal axis shows the etching amount of gas phase etching with hydrogen chloride gas
  • the vertical axis shows the number of stacking faults per unit area generated on the main surface of the epitaxial wafer measured by a particle counter (MAGICS manufactured by Lasertec Corporation). Show.
  • the number of stacking faults on the vertical axis is a value converted to the number per unit area by obtaining the number of stacking faults per wafer and dividing the number of stacking faults by the surface area of the wafer.
  • a silicon single crystal substrate having a red phosphorus concentration of 1.0 ⁇ 10 20 atoms / cm 3 , a resistivity of 0.75 m ⁇ ⁇ cm, and a diameter of 200 mm was used.
  • the etching rate in the vapor phase etching is set to 0.090 ⁇ m / min at which the number of stacking faults is minimized in the first embodiment.
  • purging for discharging hydrogen chloride gas from the chamber was performed for 30 seconds, and then a 4.0 ⁇ m silicon epitaxial layer was vapor grown on the main surface of the silicon single crystal substrate.
  • the etching amount in the region where the etching amount is smaller than 0.025 ⁇ m, the number of stacking faults increases, and the number of stacking faults increases rapidly as the etching amount decreases.
  • the etching amount is 0.025 ⁇ m or more, the number of stacking faults converges to a constant value (about 5 / cm 2 ).
  • This result indicates that an etching amount of 0.025 ⁇ m or more is required for cleaning the substrate surface for the purpose of suppressing stacking faults, and the stacking fault nucleus is 0.025 ⁇ m or more deep from the substrate surface. It is considered to be localized in the region.
  • the etching amount exceeds 1.000 ⁇ m, the productivity is lowered. Therefore, the etching amount is preferably 1.000 ⁇ m or less.
  • the etching amount in the gas phase etching is preferably 0.025 ⁇ m or more and 1.000 ⁇ m or less. This makes it possible to effectively remove stacking fault nuclei on the main surface of the silicon single crystal substrate, and as a result, a silicon epitaxial wafer with a reduced number of stacking faults can be obtained.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and the present invention has the same configuration as the technical idea described in the claims of the present invention and exhibits the same function and effect regardless of the present invention. It is included in the technical scope of the invention.

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Abstract

シリコンエピタキシャル層の気相成長シーケンスにおいて、赤燐のドープにより抵抗率が１．４ｍΩ・ｃｍ以下に調整されたシリコン単結晶基板を準備し、そのシリコン単結晶基板の表面改質を目的として、シリコン単結晶基板表面を塩化水素ガスにより気相エッチングする。このとき、塩化水素ガスによる基板のエッチングレートを０．０４μｍ／ｍｉｎ以上、かつ０．３７μｍ／ｍｉｎ以下に制御する。また、エッチング量を０．０２５μｍ以上、かつ１．０００μｍ以下に制御する。気相エッチングの後、シリコン単結晶基板の主表面上にシリコンエピタキシャル層を気相成長により形成する。これにより、低抵抗率のシリコン単結晶基板の主表面上にシリコンエピタキシャル層を気相成長させる方法において、積層欠陥数を低減したシリコンエピタキシャルウェーハを得ることができる方法を提供する。

Description

シリコンエピタキシャルウェーハの製造方法
　本発明は、低抵抗シリコンエピタキシャルウェーハの製造方法に関する。
　モバイル端末等に用いる半導体素子にエピタキシャルウェーハが用いられる。モバイル端末の省電力化を目的に、このようなウェーハには高濃度にドーパントをドープした低抵抗率のシリコン単結晶基板にエピタキシャル層を気相成長させた低抵抗率のエピタキシャルウェーハが必要とされる。このエピタキシャルウェーハの元になるシリコン単結晶基板は、高濃度のドーパントをドープして引き上げたインゴットから作製されるが、引き上げの際にドープしたドーパントが蒸発してしまう。そのため、エピタキシャル層を気相成長させるシリコン単結晶基板がｎ型ならば、揮発性が比較的低い赤燐（リン）をドーパントとしてドープしたシリコン単結晶基板が用いられる。そして、このようなシリコン単結晶基板の主表面上にエピタキシャル層を気相成長することにより、低抵抗のエピタキシャルウェーハが製造される。
　しかし、高濃度に赤燐がドープされた低抵抗率のシリコン単結晶基板にエピタキシャル層を気相成長すると、気相成長後のエピタキシャルウェーハの主表面に多くの積層欠陥（スタッキングフォルト）が発生する（例えば特許文献１参照）。この積層欠陥が発生したエピタキシャルウェーハを用いて半導体素子を作製すると、半導体素子（デバイス）の特性が低下してしまう。そのため、積層欠陥の発生数をデバイス特性に影響のない水準まで低減する必要がある。
　エピタキシャルウェーハの主表面で観察される積層欠陥は、低抵抗率のシリコン単結晶基板上で発生した結晶欠陥等がエピタキシャルウェーハの主表面に伝搬することで観察される。そのため、積層欠陥の発生には、低抵抗率のシリコン単結晶基板における基板表面の状態が影響すると考えられている。
　そこで、低抵抗率のシリコン単結晶基板にエピタキシャル層を気相成長する前に、そのシリコン単結晶基板の主表面を塩化水素ガスで気相エッチングして基板表面を清浄化し、積層欠陥の発生を抑制する対策が採られている。
　ここで従来技術として、特許文献２には、高濃度にリンが埋込されたシリコンウェーハ表面を塩化水素ガスによりエッチングを行った後にエピタキシャル層を気相成長することが記載されている。
特開２０１４－１１２９３号公報 特開平４－７２７１８号公報
　しかし、このような気相エッチング処理が施された低抵抗率のシリコン単結晶基板に気相成長をしても、依然として半導体素子の特性に悪影響を及ぼす濃度の積層欠陥がエピタキシャルウェーハに発生する。
　本発明は上記事情に鑑みてなされ、低抵抗率のシリコン単結晶基板の主表面上にシリコンエピタキシャル層を気相成長させる方法において、積層欠陥数を低減したシリコンエピタキシャルウェーハを得ることができる方法を提供することを課題とする。
　上記課題を解決するため、本発明は、抵抗率が１．４ｍΩ・ｃｍ以下のシリコン単結晶基板の主表面上にシリコンエピタキシャル層を気相成長させる方法において、エピタキシャル層の気相成長前に前記シリコン単結晶基板の主表面を塩化水素ガスにより０．０４μｍ／ｍｉｎ以上、かつ０．３７μｍ／ｍｉｎ以下のエッチングレートで気相エッチングすることを特徴とする。
　この気相エッチングによりシリコン単結晶基板の主表面を清浄化できる。すなわち、エピタキシャルウェーハに積層欠陥を発生させる起点となる結晶欠陥等（以下、積層欠陥核という）をシリコン単結晶基板の主表面から除去することができる。さらに、気相エッチングにおけるエッチングレートを上記条件に限定することにより、積層欠陥数を低減したシリコンエピタキシャルウェーハが製造可能である。
　また、本発明において、シリコン単結晶基板は赤燐が５×１０１９ａｔｏｍｓ／ｃｍ３以上ドープされている。これによって、シリコン単結晶基板の抵抗率を１．４ｍΩ・ｃｍ以下とすることができる。
　また、気相エッチングにおけるエッチング量が０．０２５μｍ以上、かつ１．０００μｍ以下とするのが好ましい。本発明者はエッチング量を０．０２５μｍ以上にすると積層欠陥の発生数を抑えることができることを確認している。また、生産性の観点で、エッチング量は１．０００μｍ以下とするのが良い。
塩化水素ガスによるエッチング量を０．５μｍに固定した場合における、エッチングレートとエピタキシャルウェーハに発生した積層欠陥の数（個／ｃｍ２）との関係を示すグラフである。 塩化水素ガスによるエッチングレートを０．０９０μｍ／ｍｉｎに固定した場合における、エッチング量とエピタキシャルウェーハに発生した積層欠陥の数（個／ｃｍ２）との関係を示すグラフである。
　以下、図面を参照して、本発明に係る実施の形態について説明する。先ず、シリコンエピタキシャルウェーハの製造装置の一例として、枚葉式の気相成長装置の概略構成を説明する。
　枚葉式の気相成長装置は、基板が１枚ずつ投入されて、投入された１枚の基板の主表面上に気相成長によりエピタキシャル層を形成する装置である。詳しくは、気相成長装置は、処理対象となる基板が投入される反応炉と、反応炉内に配置されて投入された基板を水平に支持するサセプタと、反応炉を囲むように配置されて反応炉内を加熱するヒータと、反応炉内に配置された基板の温度を計測する温度計測部とを含んで構成される。なお、サセプタはその中心軸線回りに回転可能に設けられて、気相成長の際にはサセプタは回転する。
　反応炉の一端側には、反応炉内の基板の表面上に各種ガスを供給するためのガス供給口が形成されている。ガス供給口から供給されるガスは、シリコンソースガス、キャリアガス（例えば水素ガス）、エピタキシャル層の導電型や導電率を調整するためのドーパントガスなどである。反応炉の、ガス供給口と反対側には、基板の表面上を通過したガスを排出するためのガス排出口が形成されている。ヒータは、例えば反応炉の上下それぞれに設けられたハロゲンランプとすることができる。温度計測部は、例えば基板の表面温度を基板に非接触で計測するパイロメータ（放射温度計）とすることができる。
　次に、シリコンエピタキシャルウェーハの製造方法を説明する。先ず、エピタキシャル層を気相成長させる成長用基板となるシリコン単結晶基板を作製する。例えば、石英るつぼに多結晶シリコンと抵抗率を調整するための赤燐を入れて溶融させた溶融液の液面に種結晶シリコン棒を漬けて引き上げ、シリコン単結晶インゴットを作製する。次に、作製したシリコン単結晶インゴットを所定の厚さに切り出し、切り出したウェーハに粗研磨、エッチング、研磨等を施したシリコン単結晶基板を作製する。このシリコン単結晶基板は、シリコン単結晶インゴットの作製時にドーパントとして添加した赤燐により抵抗率が、例えば、１．４ｍΩ・ｃｍ以下となるように調整される。シリコン単結晶基板における赤燐濃度が５×１０１９ａｔｏｍｓ／ｃｍ３の場合に、シリコン単結晶基板の抵抗率が１．４ｍΩ・ｃｍとなる。つまり、シリコン単結晶基板における赤燐濃度を５×１０１９ａｔｏｍｓ／ｃｍ３以上に調整することで、シリコン単結晶基板の抵抗率を１．４ｍΩ・ｃｍ以下にできる。なお、さらに抵抗率が低いシリコン単結晶基板を得るために、例えば抵抗率が０．８５ｍΩ・ｃｍ以下となるよう、添加する赤燐の量を調整しても良い。なお、シリコン単結晶基板のもとになるシリコン単結晶インゴットは、ＣＺ法に限らず、ＦＺ法など他の方法で得るようにしてもよい。
　次に、作製されたシリコン単結晶基板を、気相成長装置の反応炉に投入して、サセプタ上に載置する。このとき、反応炉内は雰囲気ガスとして水素ガスが供給されている。
　次に、ヒータによりシリコン単結晶基板の温度が一定の昇温速度で昇温するように加熱して、シリコン単結晶基板を気相エッチングするのに適した温度（例えば、１０５０℃～１２００℃）になるまで加熱する。このとき、例えば気相成長装置に備えられた上記温度計測部の計測値に基づいてヒータのパワーが調整される。
　シリコン単結晶基板の温度が気相エッチングをするのに適した温度に到達すると、シリコン単結晶基板の温度を維持した状態で、シリコン単結晶基板の主表面に対して気相エッチングを施すエッチング工程を行う。エッチング工程では、反応炉内のシリコン単結晶基板の主表面上に塩化水素ガス（ＨＣｌガス）を供給し、その塩化水素ガスによりシリコン単結晶基板の主表面を気相エッチングする。このとき、気相エッチングのレート（エッチング速度）を０．０４μｍ／ｍｉｎ以上、かつ０．３７μｍ／ｍｉｎ以下に設定するのが好ましい。エッチングレートをこの条件に設定することで、下記実施例で示すように、シリコンエピタキシャルウェーハに発生する積層欠陥数を低減できる。エッチングレートは塩化水素ガスの流量や濃度により調整できる。塩化水素ガスの濃度は、例えば塩化水素ガスの流量と塩化水素ガスとともに反応炉内に供給する希釈ガス（例えば水素ガス）の流量とに基づいて調整できる。
　また、気相エッチングにおいては、シリコン単結晶基板の主表面からシリコン単結晶基板の深さ方向に向かう方向を基準に、シリコン単結晶基板のエッチング量を０．０２５μｍ以上、かつ１．０００μｍ以下に設定するのが好ましい。エッチング量をこの条件に設定することで、下記実施例で示すように、シリコンエピタキシャルウェーハに発生する積層欠陥数を低減できる。エッチング量は、例えば塩化水素ガスの供給時間や流量に基づいて調整できる。
　エッチング工程が終了すると、次に、塩化水素ガスを反応炉から排出することを目的としたパージ工程を行う。このパージ工程においては、反応炉への塩化水素ガスの供給を停止するとともに、反応炉内に水素ガスを供給する。このとき、水素ガスの供給時間つまりパージ時間は、パージ工程後に反応炉に塩化水素ガスが残留しないよう適宜に設定すれば良いが、例えば３０秒以上とすることができる。また、反応炉内の温度（シリコン単結晶基板の温度）は、先の気相エッチングにおける温度を維持しても良いし、気相エッチングにおける温度と異なる温度としても良い。
　パージ工程が終了すると、次に、ヒータのパワーを調整することで、シリコン単結晶基板の温度を、エピタキシャル層を気相成長させるための成長温度（例えば、１０５０℃～１２００℃）にする。そして、シリコン単結晶基板の主表面にシリコンソースガスとなる、例えば、トリクロロシラン（ＴＣＳ）と、そのトリクロロシランを希釈するキャリアガスとなる水素ガスと、エピタキシャル層の抵抗率や導電型を調整するためのドーパントガス（例えばＰＨ３）とを供給し、シリコン単結晶基板の主表面上にシリコンエピタキシャル層（シリコン単結晶膜）を気相成長させる。このとき、気相成長の条件（成長時間、ガス流量等）は、形成するエピタキシャル層の条件（膜厚、抵抗率など）に応じて適宜に設定すれば良い。なお、エピタキシャル層の抵抗率は、シリコン単結晶基板の抵抗率と同様に１．４ｍΩ・ｃｍ以下に設定しても良いし、１．４ｍΩ・ｃｍより大きい値に設定しても良い。
　その後、反応炉内を一定の降温速度で降温した後、製造されたシリコンエピタキシャルウェーハを反応炉から取り出す。以上より、低抵抗シリコンエピタキシャルウェーハが得られる。
　このように、本実施形態では、気相成長前に、シリコン単結晶基板の主表面を、塩化水素ガスにより気相エッチングを行うので、その主表面に存在していた積層欠陥核を除去できる。このとき、気相エッチングの条件として、エッチングレートを０．０４μｍ／ｍｉｎ以上、かつ０．３７μｍ／ｍｉｎ以下とし、かつ、エッチング量を０．０２５μｍ以上、かつ１．０００μｍ以下とすることで、下記実施例で示すように、シリコンエピタキシャルウェーハに発生する積層欠陥数を大幅に低減できる。また、気相エッチング以外に特別な工程を実施しなくても積層欠陥数を低減できるので、シリコンエピタキシャルウェーハの製造工程が複雑になるのを抑制できる。
　以下、実施例を挙げて本発明を具体的に説明するが、これらは本発明を限定するものではない。
　（実施例１）
　図１は、塩化水素ガスによる気相エッチングのエッチングレートと、この気相エッチングを施した低抵抗シリコン単結晶基板にエピタキシャル層を気相成長した際のウェーハ主表面上の積層欠陥濃度との関係を示している。横軸は、塩化水素ガスによる気相エッチングのエッチングレートを示し、縦軸は、パーティクルカウンタ（レーザーテック社製のＭＡＧＩＣＳ）により計測したエピタキシャルウェーハの主表面に発生した積層欠陥の単位面積当たりの個数を示している。なお、縦軸の積層欠陥数は、ウェーハ当たりの積層欠陥数を求め、その積層欠陥数をウェーハの表面積で除算することで、単位面積当たりの個数に換算した値である。
　図１の実験では、赤燐濃度が１．０×１０２０ａｔｏｍｓ／ｃｍ３、抵抗率が０．７５ｍΩ・ｃｍ、直径が２００ｍｍのシリコン単結晶基板を用いた。また、図１の実験では、気相エッチングにおけるエッチング量は０．５μｍとし、エッチング後に塩化水素ガスをチャンバーから排出することを目的としたパージを３０秒間行い、次にシリコン単結晶基板の主表面上に４．０μｍのシリコンエピタキシャル層を気相成長させた。
　図１では、エッチングレートが０．０９０μｍ／ｍｉｎである点Ａで積層欠陥数が最小値をとり、その最小値となる積層欠陥数は４．９個／ｃｍ２である。エッチングレートが０．０９０μｍ／ｍｉｎより大きい領域では、エッチングレートの増加にほぼ比例して積層欠陥数が増加している。そして、エッチングレートが０．３７１μｍ／ｍｉｎである点Ｂでは、積層欠陥数は点Ａの約２倍（２倍より若干小さい）の９．６個／ｃｍ２となった。エッチングレートが０．３７１μｍ／ｍｉｎより大きくなると、積層欠陥数が９．６個／ｃｍ２より多くなる。
　また、エッチングレートが０．０９０μｍ／ｍｉｎより小さい領域では、エッチングレートが小さいほど積層欠陥数が急激に増加し、エッチングレートが０．０１５μｍ／ｍｉｎの場合には積層欠陥数が５０個／ｃｍ２以上にまで増加した。また、エッチングレートが０．０３７μｍ／ｍｉｎである点Ｃでは、積層欠陥数は点Ａの約２倍（２倍より若干小さい）の８．８個／ｃｍ２となった。エッチングレートが０．０３７μｍ／ｍｉｎより小さいと、積層欠陥数は８．８個／ｃｍ２より多くなる。
　このように、気相エッチングにおけるエッチングレートを０．０９０μｍ／ｍｉｎ付近に設定することで積層欠陥数の低減効果を向上できる。詳しくは、エッチングレートを０．０３７μｍ／ｍｉｎ以上、かつ０．３７１μｍ／ｍｉｎ以下に設定することで、積層欠陥数を、最小値（４．９個／ｃｍ２）付近の値（最小値の２倍以下の値）に抑えることができる。別の言い方をすると、エッチングレートを０．０３７μｍ／ｍｉｎ以上、かつ０．３７１μｍ／ｍｉｎ以下に設定することで、積層欠陥数を１０個／ｃｍ２以下に抑えることができる。０．０３７μｍ／ｍｉｎ、０．３７１μｍ／ｍｉｎをそれぞれ小数第３位以下を四捨五入すると、それぞれ、０．０４μｍ／ｍｉｎ、０．３７μｍ／ｍｉｎとなる。よって、０．０４μｍ／ｍｉｎ以上、かつ０．３７μｍ／ｍｉｎ以下のエッチングレートで気相エッチングを行うことで、積層欠陥数を低減したシリコンエピタキシャルウェーハを製造できる。
　（実施例２）
　図２は、塩化水素ガスによる気相エッチングのエッチング量と、この気相エッチングを施した低抵抗シリコン単結晶基板にエピタキシャル層を気相成長した際のウェーハ主表面上の積層欠陥濃度との関係を示している。横軸は、塩化水素ガスによる気相エッチングのエッチング量を示し、縦軸は、パーティクルカウンタ（レーザーテック社製のＭＡＧＩＣＳ）により計測したエピタキシャルウェーハの主表面に発生する積層欠陥の単位面積当たりの個数を示している。なお、縦軸の積層欠陥数は、ウェーハ当たりの積層欠陥数を求め、その積層欠陥数をウェーハの表面積で除算することで、単位面積当たりの個数に換算した値である。
　図２の実験では、赤燐濃度が１．０×１０２０ａｔｏｍｓ／ｃｍ３、抵抗率が０．７５ｍΩ・ｃｍ、直径が２００ｍｍのシリコン単結晶基板を用いた。また、図２の実験では、気相エッチングにおけるエッチングレートを上記実施例１において積層欠陥の発生数が最小となる０．０９０μｍ／ｍｉｎとした。気相エッチング後に塩化水素ガスをチャンバーから排出することを目的としたパージを３０秒間行い、次にシリコン単結晶基板の主表面上に４．０μｍのシリコンエピタキシャル層を気相成長させた。
　図２においてエッチング量が０．０２５μｍより小さい領域では、積層欠陥の発生数が多くなっており、エッチング量が小さいほど積層欠陥数が急激に多くなる。エッチング量を０．０２５μｍ以上にすると積層欠陥数は一定値（約５個／ｃｍ２）に収束する。この結果は、積層欠陥の抑制を目的とした基板表面の清浄化には０．０２５μｍ以上のエッチング量が必要であることを示しており、積層欠陥核が基板表面から０．０２５μｍ以上の深さ領域に局在していると考えられる。また、エッチング量が１．０００μｍを超えると生産性が低下するため、エッチング量は１．０００μｍ以下とするのが好ましい。
　以上より、気相エッチングにおけるエッチング量は０．０２５μｍ以上、かつ１．０００μｍ以下とするのが好ましい。これにより、シリコン単結晶基板の主表面における積層欠陥核を効果的に除去することが可能となり、その結果、積層欠陥数を低減したシリコンエピタキシャルウェーハを得ることができる。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであったとしても本発明の技術的範囲に包含される。

Claims (3)

  1. 　抵抗率が１．４ｍΩ・ｃｍ以下のシリコン単結晶基板の主表面上にシリコンエピタキシャル層を気相成長させる方法において、エピタキシャル層の気相成長前に前記シリコン単結晶基板の主表面を塩化水素ガスにより０．０４μｍ／ｍｉｎ以上、かつ０．３７μｍ／ｍｉｎ以下のエッチングレートで気相エッチングすることを特徴とするシリコンエピタキシャルウェーハの製造方法。
  2. 　前記シリコン単結晶基板は赤燐が５×１０１９ａｔｏｍｓ／ｃｍ３以上ドープされていることを特徴とする請求項１に記載のシリコンエピタキシャルウェーハの製造方法。
  3. 　前記気相エッチングにおけるエッチング量が０．０２５μｍ以上、かつ１．０００μｍ以下であることを特徴とする請求項１又は２に記載のシリコンエピタキシャルウェーハの製造方法。
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