WO2017141652A1 - 半導体ウェーハの熱処理方法 - Google Patents

半導体ウェーハの熱処理方法 Download PDF

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大士 若林
美保 二井谷
賢二 目黒
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信越半導体株式会社
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Definitions

  • the present invention relates to a heat treatment method for a semiconductor wafer.
  • SOI Silicon On Insulator
  • a method of manufacturing SOI wafers by separating ion-implanted wafers after bonding ion An injection peeling method: a technique called a smart cut method (registered trademark) has attracted attention.
  • an oxide film is formed on at least one of two silicon wafers, and gas ions such as hydrogen ions and rare gas ions are implanted from the upper surface of one silicon wafer (bond wafer), After forming a microbubble layer (also referred to as an encapsulation layer or an ion implantation layer) inside the wafer, the surface into which the ions are implanted is brought into close contact with the other silicon wafer (base wafer) through an oxide film,
  • a heat treatment peel one wafer (bond wafer) into a thin film shape with the microbubble layer as a cleavage plane to form an SOI wafer.
  • heat treatment bonding heat treatment
  • the cleaved surface becomes the surface of the SOI layer, and an SOI wafer having a thin SOI film thickness and high uniformity can be obtained relatively easily.
  • polishing polish in order to remove the damaged layer and the like, mirror polishing (removal allowance: about 100 nm or more) called “polishing polish” has been performed in the final step after the bonding heat treatment.
  • polishing including a machining element is performed on the SOI layer, the polishing allowance is not uniform. Therefore, the in-plane film thickness uniformity (surface) of the SOI layer achieved by implantation and peeling of hydrogen ions and the like. There arises a problem that the (inner film thickness distribution) deteriorates.
  • the planarization and damage removal of the SOI layer surface after separation is performed only by touch polishing. Even if the in-plane film thickness uniformity of the SOI layer immediately after peeling is ⁇ 1 nm, it is unavoidable that it deteriorates to ⁇ 6 nm or more after touch polishing.
  • a flattening process for improving the surface roughness by performing a high-temperature heat treatment instead of the touch polish has been performed.
  • a bonded wafer after peeling a bond wafer is subjected to a heat treatment in an atmosphere of an inert gas, hydrogen gas, or a mixed gas thereof, and then thermal oxidation is performed to heat the thin film surface. It is described that the thickness of the thin film is reduced by forming an oxide film and removing the thermal oxide film (that is, sacrificial oxidation treatment).
  • the bonded wafer after peeling is subjected to a heat treatment in an atmosphere of inert gas, hydrogen gas, or a mixed gas thereof, and then the surface of the thin film is polished with a machining allowance of 70 nm or less. Thereafter, it is also described that the thickness of the thin film is reduced by performing a sacrificial oxidation treatment.
  • slip slip dislocation
  • Countermeasures against slips include measures to reduce thermal stress due to heat shock, such as slowing the rate of temperature rise during high-temperature heat treatment and gradually increasing the temperature by dividing the temperature rise process into multiple steps. There is a problem that the productivity is greatly reduced due to the long time, which is not preferable.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor wafer heat treatment method capable of suppressing the slip of the semiconductor wafer without significantly reducing the productivity even during the high temperature heat treatment. .
  • a susceptor on which a semiconductor wafer can be placed is disposed in a single wafer heat treatment furnace, and the semiconductor wafer placed on the susceptor is heat-treated.
  • a heat treatment method comprising: Prior to the heat treatment, preheating is performed in the heat treatment furnace for a predetermined time at a predetermined temperature lower than the temperature of the heat treatment, and the semiconductor wafer is held away from the susceptor during the preheating.
  • a method for heat-treating a semiconductor wafer is provided prior to the heat treatment.
  • Such a heat treatment method for a semiconductor wafer can suppress the slip of the semiconductor wafer without significantly reducing the productivity even during the high temperature heat treatment.
  • the semiconductor wafer is preferably separated from the susceptor by supporting the semiconductor wafer on lift pins that move the semiconductor wafer up and down relatively with respect to the susceptor.
  • Such a heat treatment method for a semiconductor wafer is simple because a dedicated spacing device is not required.
  • the semiconductor wafer is preferably an SOI wafer.
  • an SOI wafer has already undergone at least one heat treatment such as a peeling heat treatment or a bonding heat treatment in its manufacturing process, it is more sensitive to the occurrence of slip dislocation than a normal semiconductor wafer (unheated wafer) ( Therefore, the heat treatment of the present invention is particularly effective.
  • the temperature of the heat treatment is 1100 ° C. or higher and the temperature of the preheating is 700 ° C. or higher and lower than 1100 ° C.
  • Such a heat treatment method for a semiconductor wafer can further suppress the slip of the semiconductor wafer while achieving surface modification of the semiconductor wafer.
  • the heat treatment in an atmosphere of hydrogen gas, argon gas, or a mixed gas thereof.
  • the heat treatment for flattening the surface of the semiconductor wafer can be suitably performed.
  • the preheating holding time is 10 seconds or more and 90 seconds or less.
  • Such a method for heat treatment of a semiconductor wafer can provide a sufficient throughput while maintaining a slip suppression effect.
  • the semiconductor wafer heat treatment method of the present invention can suppress the slip of the semiconductor wafer without significantly reducing the productivity even during the high temperature heat treatment.
  • This method includes a step of high-temperature heat treatment of a semiconductor wafer.
  • the purpose of the high-temperature heat treatment includes surface modification (planarization) of the semiconductor wafer.
  • an object of the present invention is to provide a semiconductor wafer heat treatment method capable of suppressing slippage of a semiconductor wafer, in particular, an SOI wafer, without greatly reducing productivity even during high temperature heat treatment.
  • the present invention before placing the wafer on the susceptor, preheating the wafer held in a hollow state using, for example, lift pins in a heat treatment furnace, and reducing the temperature difference between the wafer and the susceptor. Therefore, high temperature heat treatment was performed on the susceptor. As a result, it is possible to manufacture an SOI wafer in which slip is suppressed without significantly reducing productivity.
  • Patent Document 3 describes that a wafer is supported on lift pins (separated from a susceptor) during hydrogen heat treatment before epitaxial growth.
  • Patent Document 3 discloses a method for manufacturing a silicon epitaxial wafer, and the purpose of Patent Document 3 is to reduce back surface irregularities during epitaxial growth, that is, to solve problems caused by film growth. That is. Therefore, Patent Document 3 discloses that the wafer is separated from the susceptor before performing a process other than the epitaxial growth, for example, a heat treatment without film growth as in the present invention, particularly a heat treatment for flattening the peeled surface of the semiconductor wafer. Is not disclosed or suggested.
  • FIG. 1A shows a case where the semiconductor wafer 11 is an SOI wafer in which a buried insulating film layer 22 and an SOI layer 23 are formed on a base wafer 21.
  • a lamp heating single wafer heat treatment furnace capable of performing RTA treatment (Rapid Thermal Annealing) for rapid heating, holding at a high temperature, and rapid cooling can be used.
  • RTA treatment Rapid Thermal Annealing
  • the present invention has an object to reduce slip dislocation generated in a heat treatment (for example, a high-temperature heat treatment of 1100 ° C. or higher) for flattening the peeled surface of an SOI wafer.
  • a heat treatment for example, a high-temperature heat treatment of 1100 ° C. or higher
  • the present invention can also be applied to heat treatment of a semiconductor wafer such as a silicon single crystal wafer (for example, high temperature heat treatment that eliminates surface defects).
  • An SOI wafer which is one of the objects to be subjected to the heat treatment of the present invention, has already undergone at least one heat treatment such as a peeling heat treatment or a bonding heat treatment in its manufacturing process, so that a normal semiconductor wafer (unheated wafer)
  • the heat treatment of the present invention is particularly effective because it is more sensitive to the occurrence of slip dislocations (slip is likely to occur).
  • an SOI wafer 11 is put into a single wafer heat treatment furnace 10 using a transfer blade 12 (FIG. 1A).
  • the lift pin 14 is raised relative to the susceptor 13.
  • the SOI wafer 11 can be held away from the susceptor 13.
  • the method of holding the SOI wafer 11 away from the susceptor 13 is not limited to the method of holding the SOI wafer 11 on the lift pins 14, but this method is simple because a dedicated separation device is unnecessary. .
  • the atmosphere in the heat treatment furnace 10 when the SOI wafer 11 is charged is not particularly limited.
  • hydrogen gas, argon gas, or a mixed gas atmosphere thereof can be used.
  • the temperature in the heat treatment furnace when the SOI wafer is charged is not particularly limited, but can be, for example, 700 ° C. or higher and lower than 1100 ° C.
  • preheating preheating
  • the SOI wafer 11 is held away from the susceptor 13 during the preheating.
  • Preheating can be performed by the lamp 15, for example.
  • a halogen lamp can be used as the lamp 15.
  • Preheating can be performed, for example, in hydrogen gas or argon gas, or a mixed gas atmosphere thereof.
  • the preheating holding temperature is not particularly limited, it is preferably 700 ° C. or higher and lower than 1100 ° C. If the preheating temperature is 700 ° C. or higher, the temperature difference between the semiconductor wafer 11 and the susceptor 13 can be made sufficiently small. Since the heat treatment temperature (high temperature holding temperature) described later is preferably 1100 ° C. or higher, the preheating temperature is preferably less than 1100 ° C.
  • the preheating holding time is not particularly limited, but is preferably 10 seconds or more and 90 seconds or less. If the preheating holding time is 10 seconds or more, the slip suppression effect is sufficient. If the preheating holding time is 90 seconds or less, a sufficient throughput can be obtained.
  • heat treatment is performed on the pre-heated SOI wafer 11 (FIG. 1C).
  • the SOI wafer 11 is placed on the susceptor 13 by lowering the lift pins 14 relative to the susceptor 13.
  • the heat treatment can be performed by, for example, the lamp 15. That is, the heating means in the preheating and the heating means in the heat treatment can be the same.
  • the heat treatment is preferably performed in an atmosphere of hydrogen gas, argon gas, or a mixed gas thereof.
  • the atmosphere in the preheating and the atmosphere in the heat treatment can be made the same.
  • the surface flattening heat treatment of the semiconductor wafer 11 can be performed.
  • heat treatment for planarizing a peeled surface of an SOI wafer manufactured by an ion implantation peeling method can be performed.
  • the heat treatment can be performed by RTA treatment. Thereby, the surface modification of the semiconductor wafer, particularly the SOI wafer, can be performed more sufficiently.
  • the temperature of the heat treatment (high temperature holding temperature) is not particularly limited, but is preferably 1100 ° C. or higher. When the temperature of the heat treatment is 1100 ° C. or higher, the surface modification of the semiconductor wafer, particularly the SOI wafer, can be performed more sufficiently.
  • the upper limit of the temperature of heat processing is not specifically limited, For example, it can be set to 1350 degreeC.
  • the heat treatment time (high temperature holding time) is not particularly limited, it can be, for example, 1 second or more and 300 seconds or less.
  • the temperature increase rate and the temperature decrease rate in the heat treatment are not particularly limited, and can be, for example, 10 ° C./second or more and 50 ° C./second or less.
  • the semiconductor wafer heat treatment method of the present invention is applied to an SOI wafer manufacturing method.
  • the insulating film is formed only on the bond wafer.
  • the present invention when the present invention is applied to the manufacture of an SOI wafer, that is, as a heat treatment method of the SOI wafer, before the high temperature heat treatment on the susceptor is performed, it is held in a hollow state using a lift pin or the like in a heat treatment furnace.
  • a process for preheating the wafer is added, an SOI wafer having both slip suppression and high productivity can be manufactured.
  • the bond wafer is prepared (S11 in FIG. 2).
  • the bond wafer can be a silicon single crystal wafer.
  • an insulating film for example, an oxide film
  • a buried insulating film layer also called a BOX layer in the case of the buried oxide film layer
  • CVD thermal oxidation or CVD
  • an ion implantation layer is formed in the bond wafer by implanting at least one kind of hydrogen ion and rare gas ion from above the insulating film by an ion implanter (S13 in FIG. 2). ). At this time, the ion implantation acceleration voltage is selected so that the target thickness of the SOI layer can be obtained.
  • the base wafer can be a silicon single crystal wafer.
  • the base wafer is adhered and bonded to the bond wafer on which the insulating film is formed so that the base wafer and the ion implantation surface of the bond wafer are in contact with each other (S31 in FIG. 2).
  • a heat treatment for generating a microbubble layer in the ion implantation layer is applied to the bonded wafer, and the generated microbubble layer is peeled off to form a buried insulating film layer and an SOI layer on the base wafer.
  • the bonded wafer thus prepared is produced (S32 in FIG. 2).
  • bonding heat treatment is performed on the bonded wafer (S33 in FIG. 2).
  • An SOI wafer can be manufactured as described above.
  • preheating and heat treatment surface modification high temperature heat treatment
  • S35 and S36 in FIG. 2 The details of this step are as described above.
  • the SOI wafer after the heat treatment is polished (S37 in FIG. 2). Since the polishing is performed after the high-temperature heat treatment, the machining allowance can be reduced as compared with the case where the planarization is performed only by the polishing.
  • sacrificial oxidation treatment is performed on the polished SOI wafer to reduce the thickness of the SOI layer (S38 in FIG. 2).
  • the surface of the SOI layer is thermally oxidized by an oxidation heat treatment using a batch type vertical furnace to form an oxide film, and the oxide film is removed with an aqueous solution containing HF to reduce the thickness of the SOI layer. To do.
  • An SOI wafer can be manufactured as described above.
  • Example 1 Preheating and heat treatment were performed on the SOI wafer shown in Table 1 below using the temperature profile (recipe time chart) shown in Table 1 and FIG.
  • the vertical axis represents the heat treatment temperature (° C.)
  • the horizontal axis represents the elapsed time (recipe elapsed time) (seconds).
  • the relationship between the temperature profile of Example 1, the details of the process at each temperature, and the position of the SOI wafer at each temperature is as shown in FIG.
  • FIG. 6 shows a temperature profile when two SOI wafers are heat-treated continuously.
  • the cycle time shown in Table 1 is the time from the time when the SOI wafer is charged until the time when the rapid temperature decrease is completed, as shown in FIGS.
  • the SOI wafer was put into a single wafer heat treatment furnace having an in-furnace temperature of 850 ° C. (FIG. 1A).
  • the SOI wafer was placed on the lift pins (that is, the SOI wafer was separated from the susceptor), preheating was performed at 850 ° C. for 30 seconds in a normal pressure, 100% hydrogen gas atmosphere (FIG. 1 ( b)).
  • the SOI wafer was placed on the susceptor by lowering the lift pins relative to the susceptor.
  • the temperature was raised to 1100 ° C. at a temperature rising rate of 15 ° C./second.
  • Heat treatment was performed on the SOI wafer shown in Table 1 below with the temperature profile shown in Table 1 and FIG. Specifically, heat treatment was performed under the same conditions as in Example 1 except that preheating was not performed. That is, first, the SOI wafer was put into a single wafer heat treatment furnace having an in-furnace temperature of 850 ° C., and the SOI wafer was placed on a susceptor. Next, the temperature was raised to 1100 ° C. at a temperature rising rate of 15 ° C./second. Next, heat treatment was performed under normal pressure and 100% hydrogen gas atmosphere under conditions of a holding temperature of 1100 ° C. and a high temperature holding time of 120 seconds. Next, the temperature was lowered to 850 ° C. at a temperature drop rate of 15 ° C./second.
  • the SOI wafer shown in the following Table 1 was heat-treated with the temperature profile shown in the following Table 1 and FIG. Specifically, first, the SOI wafer was put into a single wafer heat treatment furnace having an in-furnace temperature of 850 ° C., and the SOI wafer was placed on a susceptor. Next, the temperature raising process was divided into two stages to raise the temperature. Specifically, the temperature was raised to 1000 ° C. at a rate of temperature rise of 2 ° C./second, then held at 1000 ° C. for 30 seconds, and then the temperature was raised to 1100 ° C. at a rate of temperature rise of 2 ° C./second.
  • Example 1 Comparative Example 1 and Comparative Example 2 are shown in Table 1 and FIG.
  • FIG. 7 is a diagram showing the results of measuring the SOI wafers after heat treatment in Example 1, Comparative Example 1 and Comparative Example 2 with a laser surface inspection apparatus.
  • Example 1 the productivity was not significantly reduced even during the high-temperature heat treatment (the cycle time was 1.17 times that of Comparative Example 1), and no slip occurred.
  • Comparative Example 1 in which preheating was not performed, slip occurred in the outer peripheral portion of the SOI wafer. Specifically, 77 slips were detected per SOI wafer.
  • Comparative Example 2 in which the temperature was increased slowly by reducing the temperature increase rate and dividing the temperature increase process into a plurality of steps as a countermeasure against slip, no slip occurred, but the cycle time was comparative. It increased to 1.77 times that of 1, and the productivity was greatly reduced.
  • Example 2 Preheating and heat treatment were performed under the same conditions as in Example 1 except that the holding time in the preheating was set to 60 seconds. As a result, even in Example 2, no slip of the SOI wafer occurred. Moreover, the relative value of the cycle time of Example 2 with respect to Comparative Example 1 was 1.33, and productivity could be maintained.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and the present invention has substantially the same configuration as the technical idea described in the claims of the present invention, and any device that exhibits the same function and effect is the present invention. It is included in the technical scope of the invention.

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Abstract

本発明は、枚葉式の熱処理炉内に、半導体ウェーハを載置可能なサセプタを配設し、該サセプタに載置された半導体ウェーハに熱処理を行う半導体ウェーハの熱処理方法であって、前記熱処理の前に、前記熱処理炉内において、前記熱処理の温度よりも低温の所定温度で所定時間保持する予備加熱を行い、該予備加熱中は、前記半導体ウェーハを前記サセプタから離間させて保持することを特徴とする半導体ウェーハの熱処理方法である。これにより、高温熱処理時においても生産性を大きく低下させず、半導体ウェーハのスリップを抑制できる半導体ウェーハの熱処理方法が提供される。

Description

半導体ウェーハの熱処理方法
　本発明は、半導体ウェーハの熱処理方法に関する。
　例えばＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）ウェーハの製造方法、特に先端集積回路の高性能化を可能とする薄膜ＳＯＩウェーハの製造方法として、イオン注入したウェーハを接合後に剥離してＳＯＩウェーハを製造する方法（イオン注入剥離法：スマートカット法（登録商標）とも呼ばれる技術）が注目されている。このイオン注入剥離法は、二枚のシリコンウェーハの内、少なくとも一方に酸化膜を形成すると共に、一方のシリコンウェーハ（ボンドウェーハ）の上面から水素イオンや希ガスイオン等のガスイオンを注入し、該ウェーハ内部に微小気泡層（封入層又はイオン注入層とも言う）を形成させた後、該イオンを注入した方の面を、酸化膜を介して他方のシリコンウェーハ（ベースウェーハ）と密着させ、その後熱処理（剥離熱処理）を加えて微小気泡層を劈開面として一方のウェーハ（ボンドウェーハ）を薄膜状に剥離してＳＯＩウェーハとする技術（特許文献１参照）である。必要に応じて、更に熱処理（結合熱処理）を加えて強固に結合したりもする。この段階では、劈開面（剥離面）がＳＯＩ層の表面となり、ＳＯＩ膜厚が薄くてかつ均一性も高いＳＯＩウェーハが比較的容易に得られている。
　しかしながら、剥離後のＳＯＩウェーハ表面にはイオン注入によるダメージ層が存在し、また、表面粗さが通常のシリコンウェーハの鏡面に比べて大きなものとなっている。従って、イオン注入剥離法では、このようなダメージ層と表面粗さを除去することが必要になる。
　従来、このダメージ層等を除去するために、結合熱処理後の最終工程において、タッチポリッシュと呼ばれる研磨代の極めて少ない鏡面研磨（取り代：１００ｎｍ程度、或いはそれ以上）が行われていた。ところが、ＳＯＩ層に機械加工的要素を含む研磨をしてしまうと、研磨の取り代が均一でないために、水素イオンなどの注入と剥離によって達成されたＳＯＩ層の面内膜厚均一性（面内膜厚分布）が悪化してしまうという問題が生じる。具体的には、例えば直径３００ｍｍのシリコン単結晶ウェーハを用いて貼り合わせＳＯＩウェーハをイオン注入剥離法で作製する場合、剥離後のＳＯＩ層表面の平坦化・ダメージ除去をタッチポリッシュのみで行うと、剥離直後のＳＯＩ層の面内膜厚均一性が±１ｎｍであったとしても、タッチポリッシュ後には±６ｎｍ以上に悪化してしまうことが避けられない。
　このような問題点を解決する方法として、上記タッチポリッシュの代わりに高温熱処理を行って表面粗さを改善する平坦化処理が行われるようになってきている。例えば、特許文献２では、ボンドウェーハを剥離した後の貼り合わせウェーハに、不活性ガス、水素ガス、或いはこれらの混合ガス雰囲気下で熱処理を施し、その後、熱酸化を行って薄膜の表面に熱酸化膜を形成し、該熱酸化膜を除去すること（すなわち、犠牲酸化処理）により薄膜の厚さを減ずることが記載されている。
　更に別の方法として、剥離した後の貼り合わせウェーハに、不活性ガス、水素ガス、或いはこれらの混合ガス雰囲気下での熱処理を施した後、上記薄膜の表面を７０ｎｍ以下の取り代で研磨し、その後、犠牲酸化処理を行うことより薄膜の厚さを減ずることも記載されている。
特開平５－２１１１２８号公報 国際公開第ＷＯ２００３／００９３８６号パンフレット 国際公開第ＷＯ２００５／００１９１６号パンフレット
　近年、ＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ：高周波）デバイス対応のＳＯＩウェーハに対する品質要求が厳しくなってきている。特に、デバイス活性領域のＳＯＩ層（ＢＯＮＤ層）における膜厚均一性向上が強く要求されている。このような膜厚均一性を向上する方法として、上記のように、ＳＯＩウェーハに高温熱処理を施し表面改質（平坦化）を行った後に研磨加工する技術がある（特許文献２）。
　しかしながら、ＳＯＩウェーハの熱処理を高温で行うとスリップ転位（以下、単にスリップと記載する。）が発生しやすい問題が生じていた。スリップは急速な昇温処理や、高温長時間の熱処理を行うと顕在化する特徴がある。スリップの対策には高温熱処理する際の昇温速度の低速化や昇温プロセスを複数ステップに分けることで緩やかに温度上昇させるといったヒートショックによる熱応力を軽減する手段が取られているが、熱処理時間が長くなることで生産性を大きく低下させてしまう問題があり、好ましくはない。
　本発明は、上記問題点に鑑みてなされたものであって、高温熱処理時においても生産性を大きく低下させず、半導体ウェーハのスリップを抑制できる半導体ウェーハの熱処理方法を提供することを目的とする。
　上記目的を達成するために、本発明では、枚葉式の熱処理炉内に、半導体ウェーハを載置可能なサセプタを配設し、該サセプタに載置された半導体ウェーハに熱処理を行う半導体ウェーハの熱処理方法であって、
　前記熱処理の前に、前記熱処理炉内において、前記熱処理の温度よりも低温の所定温度で所定時間保持する予備加熱を行い、該予備加熱中は、前記半導体ウェーハを前記サセプタから離間させて保持することを特徴とする半導体ウェーハの熱処理方法を提供する。
　このような半導体ウェーハの熱処理方法であれば、高温熱処理時においても生産性を大きく低下させず、半導体ウェーハのスリップを抑制できる。
　また、前記半導体ウェーハの前記サセプタからの離間を、前記サセプタに対して前記半導体ウェーハを相対的に上下動させるリフトピンに前記半導体ウェーハを支持させて行うことが好ましい。
　このような半導体ウェーハの熱処理方法であれば、専用の離間装置が不要となり簡便である。
　また、前記半導体ウェーハをＳＯＩウェーハとすることが好ましい。
　ＳＯＩウェーハは、その製造工程において、剥離熱処理や結合熱処理など、少なくとも１回の熱処理を既に受けているので、通常の半導体ウェーハ（未熱処理のウェーハ）に比べてスリップ転位の発生に敏感である（スリップが発生しやすい）ため、本発明の熱処理が特に効果的である。
　また、前記熱処理の温度を１１００℃以上とし、前記予備加熱の温度を７００℃以上１１００℃未満とすることが好ましい。
　このような半導体ウェーハの熱処理方法であれば、半導体ウェーハの表面改質を達成しつつ、半導体ウェーハのスリップをより抑制できる。
　また、前記熱処理を水素ガス若しくはアルゴンガス、又は、これらの混合ガス雰囲気で行うことが好ましい。
　このような半導体ウェーハの熱処理方法であれば、半導体ウェーハの表面を平坦化する熱処理を好適に行うことができる。
　また、前記予備加熱の保持時間を１０秒以上９０秒以下とすることが好ましい。
　このような半導体ウェーハの熱処理方法であれば、スリップの抑制効果を維持しつつ、スループットが十分に得られる。
　本発明の半導体ウェーハの熱処理方法であれば、高温熱処理時においても生産性を大きく低下させず、半導体ウェーハのスリップを抑制できる。
本発明の半導体ウェーハの熱処理方法の一例を示すフロー図である。 本発明の半導体ウェーハの熱処理方法を適用したＳＯＩウェーハの製造方法の一例を示すフロー図である。 実施例１の温度プロファイルを示すグラフである。 比較例１の温度プロファイルを示すグラフである。 比較例２の温度プロファイルを示すグラフである。 実施例１の温度プロファイルと各温度における工程の詳細と各温度におけるＳＯＩウェーハの位置との関係を示す図である。 実施例１、比較例１及び比較例２の熱処理後のＳＯＩウェーハをレーザー表面検査装置で測定した結果を示す図である。
　以下、本発明をより詳細に説明する。
　上記のように、半導体ウェーハ、特にＳＯＩウェーハの高温熱処理において、生産性を大きく低下させず、半導体ウェーハのスリップを抑制できる半導体ウェーハの熱処理方法が求められている。この方法は、半導体ウェーハを高温熱処理する工程を含む。高温熱処理する目的としては、半導体ウェーハの表面改質（平坦化）が挙げられる。
　半導体ウェーハ、特にＳＯＩウェーハを熱処理する際に、従来は高温熱処理時の昇温速度の低速化や昇温プロセスを複数ステップに分けることで緩やかに温度上昇させるといったヒートショックによる熱応力を軽減する手段を取ることでスリップ抑制をしてきたが、熱処理時間が長くなり、生産性が悪化してしまう問題があった。そこで、本発明の課題は高温熱処理時においても生産性を大きく低下させず、半導体ウェーハ、特にＳＯＩウェーハのスリップを抑制できる半導体ウェーハの熱処理方法を提供することにある。
　まず、ＳＯＩウェーハを熱処理するとスリップが発生するメカニズムについて検討し、以下の知見を得た。熱処理炉内に予めあるサセプタは高温加熱された状態にあるため、このサセプタ上に熱処理炉外から搬送されたウェーハを載置すると、ウェーハとサセプタ間の温度差でウェーハの熱変形が生じ、サセプタと接触しているウェーハ外周部ではスリップの起点となるキズが形成され、熱処理時にスリップが発生しやすくなる。そこで、本発明では、サセプタ上にウェーハを載置する前に、熱処理炉内において、例えばリフトピンを用いて中空に保持した状態のウェーハを予備加熱し、ウェーハとサセプタ間の温度差が低減した後に、サセプタ上で高温熱処理することとした。その結果、生産性を大きく低下させず、スリップが抑制されたＳＯＩウェーハの製造が可能となった。
　なお、特許文献３には、エピタキシャル成長前の水素熱処理時にウェーハをリフトピン上に支持すること（サセプタと離間させること）が記載されている。しかしながら、特許文献３はシリコンエピタキシャルウェーハの製造方法を開示したものであり、特許文献３の目的はエピタキシャル成長時の裏面凹凸を低減すること、すなわち、膜成長を伴うことに起因する問題点を解決することである。従って、特許文献３には、エピタキシャル成長以外の処理、例えば、本発明のような膜成長を伴わない熱処理、特には半導体ウェーハの剥離面を平坦化する熱処理を行う前にウェーハをサセプタと離間させることは一切開示及び示唆されていない。
　以下、本発明の実施の形態について図面を参照して具体的に説明するが、本発明はこれらに限定されるものではない。
　まず、図１（ａ）を参照して、本発明の半導体ウェーハの熱処理方法に用いることができる枚葉式の熱処理炉について説明する。枚葉式の熱処理炉１０内には、熱処理炉内に半導体ウェーハ１１を投入（搬送）可能な搬送ブレード１２と、半導体ウェーハ１１を載置可能なサセプタ１３と、サセプタ１３に対して半導体ウェーハ１１を相対的に上下動させることができるリフトピン１４と、半導体ウェーハ１１に熱処理を行うことができるランプ１５とが配設されている。なお、図１（ａ）では、半導体ウェーハ１１がベースウェーハ２１上に埋め込み絶縁膜層２２とＳＯＩ層２３が形成されたＳＯＩウェーハである場合を図示している。
　枚葉式の熱処理炉１０としては、急速昇温、高温保持、急速降温するＲＴＡ処理（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）を行うことが可能なランプ加熱方式の枚葉式熱処理炉を用いることができる。
　次に、図１（ａ）～（ｃ）を参照して、本発明の半導体ウェーハの熱処理方法の一例として、ＳＯＩウェーハの熱処理方法を説明するが、本発明はこれに限定されない。本発明は、ＳＯＩウェーハの剥離面を平坦化する熱処理（例えば、１１００℃以上の高温熱処理）において発生するスリップ転位を低減することを目的の一つとしているが、ＳＯＩウェーハに限らず、通常のシリコン単結晶ウェーハ等の半導体ウェーハの熱処理（例えば、表面の欠陥を消滅させる高温熱処理）に適用することもできる。
　本発明の熱処理を行う対象の一つであるＳＯＩウェーハは、その製造工程において、剥離熱処理や結合熱処理など、少なくとも１回の熱処理を既に受けているので、通常の半導体ウェーハ（未熱処理のウェーハ）に比べてスリップ転位の発生に敏感である（スリップが発生しやすい）ため、本発明の熱処理が特に効果的である。
　まず、枚葉式の熱処理炉１０内に、搬送ブレード１２を用いてＳＯＩウェーハ１１を投入する（図１（ａ））。このとき、リフトピン１４をサセプタ１３に対して相対的に上昇させておく。これにより、ＳＯＩウェーハ１１を搬送ブレード１２から降ろしてリフトピン１４に載置した際に、ＳＯＩウェーハ１１をサセプタ１３から離間させて保持することができる。なお、ＳＯＩウェーハ１１をサセプタ１３から離間させて保持する方法は、リフトピン１４にＳＯＩウェーハ１１を支持させて行う方法に限定されないが、この方法であれば、専用の離間装置が不要となり簡便である。
　ＳＯＩウェーハ１１投入時の熱処理炉１０内の雰囲気は特に限定されないが、例えば、水素ガス若しくはアルゴンガス、又は、これらの混合ガス雰囲気とすることができる。
　ＳＯＩウェーハ投入時の熱処理炉内の温度は特に限定されないが、例えば、７００℃以上１１００℃未満とすることができる。
　次に、後述する熱処理（図１（ｃ））の前に、枚葉式の熱処理炉１０内において、後述する熱処理の温度よりも低温の所定温度で所定時間保持する予備加熱（プリヒート）を行う（図１（ｂ））。本発明では、この予備加熱中は、ＳＯＩウェーハ１１をサセプタ１３から離間させて保持する。
　予備加熱は、例えば、ランプ１５によって行うことができる。ランプ１５としては、例えば、ハロゲンランプを用いることができる。
　予備加熱は、例えば、水素ガス若しくはアルゴンガス、又は、これらの混合ガス雰囲気で行うことができる。
　予備加熱の保持温度は特に限定されないが、７００℃以上１１００℃未満とすることが好ましい。予備加熱の温度が７００℃以上であれば半導体ウェーハ１１とサセプタ１３間の温度差を十分小さくすることができる。後述する熱処理の温度（高温保持温度）は１１００℃以上とすることが好ましいため、予備加熱の温度は１１００℃未満とすることが好ましい。
　予備加熱の保持時間は特に限定されないが、１０秒以上９０秒以下とすることが好ましい。予備加熱の保持時間が１０秒以上であれば、スリップの抑制効果が十分となる。予備加熱の保持時間が９０秒以下であれば、スループットが十分に得られる。
　次に、予備加熱後のＳＯＩウェーハ１１に熱処理を行う（図１（ｃ））。熱処理を行う際には、例えば、リフトピン１４をサセプタ１３に対して相対的に下降させることによって、ＳＯＩウェーハ１１をサセプタ１３に載置する。
　熱処理は、例えば、ランプ１５によって行うことができる。すなわち、予備加熱における加熱手段と熱処理における加熱手段を同じとすることができる。
　熱処理は、水素ガス若しくはアルゴンガス、又は、これらの混合ガス雰囲気で行うことが好ましい。このように、予備加熱における雰囲気と熱処理における雰囲気を同じとすることができる。また、これにより、半導体ウェーハ１１の表面平坦化熱処理を行うことができる。また、特に、イオン注入剥離法で作製されたＳＯＩウェーハの剥離した表面を平坦化する熱処理を行うことができる。
　熱処理は、ＲＴＡ処理によって行うことができる。これにより、半導体ウェーハ、特にＳＯＩウェーハの表面改質をより十分に行うことができる。
　熱処理の温度（高温保持温度）は特に限定されないが、１１００℃以上とすることが好ましい。熱処理の温度が１１００℃以上であれば、半導体ウェーハ、特にＳＯＩウェーハの表面改質をより十分に行うことができる。熱処理の温度の上限は特に限定されないが、例えば、１３５０℃とすることができる。
　熱処理の時間（高温保持時間）は特に限定されないが、例えば、１秒以上３００秒以下とすることができる。
　熱処理における昇温速度及び降温速度は特に限定されないが、例えば、１０℃／秒以上５０℃／秒以下とすることができる。
　次に、図２を参照して、本発明の半導体ウェーハの熱処理方法をＳＯＩウェーハの製造方法に適用した場合を説明する。この例は絶縁膜形成をボンドウェーハのみに行った例である。このように、本発明をＳＯＩウェーハの製造に適用する場合、すなわち、ＳＯＩウェーハの熱処理方法として、サセプタ上での高温熱処理を行う前に、熱処理炉内においてリフトピン等を用いて中空に保持した状態のウェーハを予備加熱するプロセスを加える場合、スリップ抑制と高い生産性を両立したＳＯＩウェーハを製造できる。
　まず、ボンドウェーハを準備する（図２のＳ１１）。ボンドウェーハはシリコン単結晶ウェーハとすることができる。
　次に、例えば熱酸化やＣＶＤ等によって、ボンドウェーハに、埋め込み絶縁膜層（埋め込み酸化膜層の場合、ＢＯＸ層とも呼ばれる）となる絶縁膜（例えば、酸化膜）を成長させる（図２のＳ１２）。
　次に、上記の絶縁膜の上からイオン注入機により、水素イオンと希ガスイオンのうちの少なくとも一種類のガスイオンを注入して、ボンドウェーハ内にイオン注入層を形成する（図２のＳ１３）。この際、目標とするＳＯＩ層の厚さを得ることができるように、イオン注入加速電圧を選択する。
　次に、ボンドウェーハの貼り合わせ面のパーティクルを除去するために、貼り合わせ前洗浄を行う（図２のＳ１４）。
　一方、上記とは別に、ベースウェーハを準備する（図２のＳ２１）。ベースウェーハはシリコン単結晶ウェーハとすることができる。
　次に、ベースウェーハの表面のパーティクルを除去するために、貼り合わせ前洗浄を行う（図２のＳ２２）。なお、図２のＳ１１～Ｓ１４と、図２のＳ２１～Ｓ２２とは並行して進めることができる。
　次に、ベースウェーハとボンドウェーハのイオン注入面とが接するように、ベースウェーハを絶縁膜を形成したボンドウェーハと密着させて貼り合わせる（図２のＳ３１）。
　次に、イオン注入層に微小気泡層を発生させる熱処理（剥離熱処理）を貼り合わせたウェーハに施し、発生した微小気泡層にて剥離して、ベースウェーハ上に埋め込み絶縁膜層とＳＯＩ層が形成された貼り合わせウェーハを作製する（図２のＳ３２）。
　次に、貼り合わせ界面の結合強度を増加させるために貼り合わせウェーハに結合熱処理を施す（図２のＳ３３）。
　次に、結合熱処理によって生じた、貼り合わせウェーハ表面の酸化膜を除去する（図２のＳ３４）。上記のようにしてＳＯＩウェーハを作製することができる。
　次に、ＳＯＩウェーハの剥離面を平坦化するために、ＳＯＩウェーハに予備加熱及び熱処理（表面改質高温熱処理）を行う（図２のＳ３５及びＳ３６）。この工程の詳細については、上述した通りである。
　次に、熱処理後のＳＯＩウェーハを研磨する（図２のＳ３７）。高温熱処理後に研磨を行うので、研磨のみで平坦化を行う場合に比べて研磨の取り代を低減することができる。
　次に、研磨後のＳＯＩウェーハに犠牲酸化処理を行ってＳＯＩ層を減厚する（図２のＳ３８）。例えば、バッチ式縦型炉を用いた酸化熱処理により、ＳＯＩ層の表面を熱酸化して酸化膜を形成し、その酸化膜をＨＦを含有する水溶液等で除去することにより、ＳＯＩ層を減厚する。
　上記のようにしてＳＯＩウェーハを製造することができる。
　以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明は下記の実施例に限定されるものではない。
（実施例１）
　下記表１及び図３に示す温度プロファイル（レシピタイムチャート）にて、下記表１に示すＳＯＩウェーハに対して、予備加熱及び熱処理を行った。図３において、縦軸は熱処理温度（℃）、横軸は経過時間（レシピ経過時間）（秒）である。また、実施例１の温度プロファイルと各温度における工程の詳細と各温度におけるＳＯＩウェーハの位置との関係は図６に示す通りである。なお、図６には、ＳＯＩウェーハを２枚連続で熱処理した場合の温度プロファイルを示している。なお、表１に示すサイクルタイムは、図３～６に示すようにＳＯＩウェーハ投入時から急速降温終了時までの時間である。
　具体的には、まず、ＳＯＩウェーハを炉内温度８５０℃の枚葉式熱処理炉に投入した（図１（ａ））。次に、ＳＯＩウェーハをリフトピンに載置（すなわち、ＳＯＩウェーハをサセプタから離間）しつつ、常圧、１００％水素ガス雰囲気下、８５０℃、３０秒の条件で予備加熱を行った（図１（ｂ））。次に、リフトピンをサセプタに対して相対的に下降させることによって、ＳＯＩウェーハをサセプタに載置した。次に、昇温速度１５℃／秒で１１００℃まで温度を上昇させた。次に、常圧、１００％水素ガス雰囲気下、保持温度１１００℃、高温保持時間１２０秒の条件で熱処理を行った（図１（ｃ））。次に、降温速度１５℃／秒で８５０℃まで温度を下降させた。
（比較例１）
　下記表１及び図４に示す温度プロファイルにて、下記表１に示すＳＯＩウェーハに対して、熱処理を行った。具体的には、予備加熱を行わないこと以外は、実施例１と同様の条件で熱処理を行った。すなわち、まず、ＳＯＩウェーハを炉内温度８５０℃の枚葉式熱処理炉に投入し、ＳＯＩウェーハをサセプタに載置した。次に、昇温速度１５℃／秒で１１００℃まで温度を上昇させた。次に、常圧、１００％水素ガス雰囲気下、保持温度１１００℃、高温保持時間１２０秒の条件で熱処理を行った。次に、降温速度１５℃／秒で８５０℃まで温度を下降させた。
（比較例２）
　下記表１及び図５に示す温度プロファイルにて、下記表１に示すＳＯＩウェーハに対して、熱処理を行った。具体的には、まず、ＳＯＩウェーハを炉内温度８５０℃の枚葉式熱処理炉に投入し、ＳＯＩウェーハをサセプタに載置した。次に、昇温プロセスを２段に分けて昇温を行った。具体的には、昇温速度２℃／秒で１０００℃まで温度を上昇させた後、１０００℃で３０秒保持し、その後、昇温速度２℃／秒で１１００℃まで温度を上昇させた。この昇温後、常圧、１００％水素ガス雰囲気下、保持温度１１００℃、高温保持時間１２０秒の条件で熱処理を行った。その後、降温速度１５℃／秒で８５０℃まで温度を下降させた。
　実施例１、比較例１及び比較例２の結果を表１及び図７に示す。なお、図７は、実施例１、比較例１及び比較例２の熱処理後のＳＯＩウェーハをレーザー表面検査装置で測定した結果を示す図である。
Figure JPOXMLDOC01-appb-T000001
　表１及び図７に示すように、実施例１では、高温熱処理時においても生産性を大きく低下させず（サイクルタイムが比較例１の１．１７倍）、スリップが発生しなかった。一方、予備加熱を行わなかった比較例１では、ＳＯＩウェーハの外周部にスリップが発生した。具体的には、ＳＯＩウェーハ１枚当たり、７７個のスリップが検出された。また、スリップの対策のために、昇温速度を小さくするとともに昇温プロセスを複数ステップに分けることで緩やかに温度上昇させた比較例２では、スリップは発生しなかったものの、サイクルタイムが比較例１の１．７７倍に増加し、生産性が大きく低下した。
（実施例２）
　予備加熱における保持時間を６０秒とした以外は、実施例１と同様の条件で予備加熱及び熱処理を行った。その結果、実施例２においてもＳＯＩウェーハのスリップが発生しなかった。また、比較例１に対する実施例２のサイクルタイムの相対値は１．３３となり、生産性も維持することができた。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (6)

  1. 　枚葉式の熱処理炉内に、半導体ウェーハを載置可能なサセプタを配設し、該サセプタに載置された半導体ウェーハに熱処理を行う半導体ウェーハの熱処理方法であって、
    　前記熱処理の前に、前記熱処理炉内において、前記熱処理の温度よりも低温の所定温度で所定時間保持する予備加熱を行い、該予備加熱中は、前記半導体ウェーハを前記サセプタから離間させて保持することを特徴とする半導体ウェーハの熱処理方法。
  2. 　前記半導体ウェーハの前記サセプタからの離間を、前記サセプタに対して前記半導体ウェーハを相対的に上下動させるリフトピンに前記半導体ウェーハを支持させて行うことを特徴とする請求項１に記載の半導体ウェーハの熱処理方法。
  3. 　前記半導体ウェーハをＳＯＩウェーハとすることを特徴とする請求項１又は請求項２に記載の半導体ウェーハの熱処理方法。
  4. 　前記熱処理の温度を１１００℃以上とし、前記予備加熱の温度を７００℃以上１１００℃未満とすることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体ウェーハの熱処理方法。
  5. 　前記熱処理を水素ガス若しくはアルゴンガス、又は、これらの混合ガス雰囲気で行うことを特徴とする請求項１から請求項４のいずれか一項に記載の半導体ウェーハの熱処理方法。
  6. 　前記予備加熱の保持時間を１０秒以上９０秒以下とすることを特徴とする請求項１から請求項５のいずれか一項に記載の半導体ウェーハの熱処理方法。
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