WO2017130073A1 - 半導体装置、及び該半導体装置を有する表示装置 - Google Patents

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conductive film
insulating film
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中澤安孝
肥塚純一
羽持貴士
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Definitions

  • One embodiment of the present invention relates to a semiconductor device including an oxide semiconductor film and a display device including the semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of one embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter). Therefore, the technical field of one embodiment of the present invention disclosed in this specification more specifically includes a semiconductor device, a display device, a liquid crystal display device, a light-emitting device, a lighting device, a power storage device, a memory device, an imaging device, A driving method or a manufacturing method thereof can be given as an example.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor element such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are one embodiment of the semiconductor device.
  • An imaging device, a display device, a liquid crystal display device, a light emitting device, an electro-optical device, a power generation device (including a thin film solar cell, an organic thin film solar cell, and the like) and an electronic device may include a semiconductor device.
  • a technique for forming a transistor also referred to as a thin film transistor (TFT) or a field effect transistor (FET)) using a semiconductor film formed over a substrate has attracted attention.
  • the transistor is widely applied to an electronic device such as an integrated circuit (IC) or an image device (display device).
  • IC integrated circuit
  • FET field effect transistor
  • As a semiconductor film applicable to a transistor a silicon-based semiconductor material is widely known, but an oxide semiconductor has attracted attention as another material.
  • Patent Document 1 For example, a technique for manufacturing a transistor using an In—Ga—Zn-based oxide as an oxide semiconductor is disclosed (see, for example, Patent Document 1).
  • copper (Cu) has drawbacks such as poor adhesion to a film used as a base, and diffusion to a semiconductor film of a transistor to easily deteriorate transistor characteristics.
  • a Cu—Mn alloy is disclosed as a material for an ohmic electrode formed on an oxide semiconductor film containing indium (see, for example, Patent Document 2).
  • the Cu—Mn alloy film is heat-treated, and the oxide semiconductor film and the Cu—Mn alloy film are formed.
  • Mn oxide is formed at the bonding interface.
  • the Mn oxide is formed when Mn in the Cu—Mn alloy film diffuses toward the oxide semiconductor film and preferentially bonds with oxygen constituting the oxide semiconductor film.
  • the region in the oxide semiconductor film reduced by Mn becomes oxygen deficient, and the carrier concentration is increased to have high conductivity.
  • Mn diffuses toward the oxide semiconductor film and the Cu—Mn alloy becomes pure Cu, so that an ohmic electrode having a low electric resistance is obtained.
  • the influence of Cu diffusion from the ohmic electrode is not considered.
  • an electrode including a Cu—Mn alloy film is formed over the oxide semiconductor film, heat treatment is performed, so that a Mn oxide is formed at the bonding interface between the oxide semiconductor film and the Cu—Mn alloy film.
  • Cu that can diffuse into the oxide semiconductor film from the Cu—Mn alloy film in contact with the oxide semiconductor film can be suppressed by forming the Mn oxide, the side surface of the Cu—Mn alloy film and the Cu -Mn in the Mn alloy film is desorbed to form a pure Cu film, and Cu is reattached to the surface of the oxide semiconductor film from the side surface or surface of the film.
  • a part of the surface of the oxide semiconductor film is on a so-called back channel side, and Cu is reattached to the back channel side.
  • characteristics for example, on-current, field-effect mobility, frequency characteristics, etc.
  • transistor characteristics are deteriorated in a gate BT stress test, which is one of transistor reliability tests.
  • an object of one embodiment of the present invention is to provide a novel semiconductor device using a conductive film including copper for a transistor including an oxide semiconductor film.
  • a transistor including an oxide semiconductor film includes a transistor with excellent electrical characteristics (eg, on-state current, field-effect mobility, and frequency characteristics) using a conductive film including copper. It is an object to provide a semiconductor device.
  • Another object of one embodiment of the present invention is to provide a semiconductor device including a transistor in which variation in electrical characteristics is suppressed by using a conductive film including copper for a transistor including an oxide semiconductor film. .
  • One embodiment of the present invention is a semiconductor device including a transistor.
  • the transistor includes a gate electrode, a first insulating film over the gate electrode, and a region overlapping with the gate electrode with the first insulating film interposed therebetween.
  • An oxide semiconductor film, a source electrode electrically connected to the oxide semiconductor film, a drain electrode electrically connected to the oxide semiconductor film, the oxide semiconductor film, the source electrode, and the drain electrode A semiconductor having a source electrode and a drain electrode each including copper, and an end portion of the source electrode and an end portion of the drain electrode each including a region containing copper and silicon Device.
  • Another embodiment of the present invention is a semiconductor device including a transistor.
  • the transistor includes a gate electrode, a first insulating film over the gate electrode, and a gate electrode with the first insulating film interposed therebetween.
  • the second insulating film on the drain electrode, the source electrode and the drain electrode each include copper, and the end portion of the source electrode and the end portion of the drain electrode each include copper and silicon.
  • a semiconductor device having a region containing a compound.
  • the end portion of the source electrode and the end portion of the drain electrode each have a region in contact with the second insulating film.
  • Another embodiment of the present invention is a semiconductor device including a transistor.
  • the transistor includes a gate electrode, a first insulating film over the gate electrode, and a gate electrode with the first insulating film interposed therebetween.
  • a second insulating film on the drain electrode, and the source electrode and the drain electrode each include a first conductive film, a second conductive film in contact with the first conductive film, and a second
  • a third conductive film in contact with the conductive film, the second conductive film includes copper, and the first conductive film and the third conductive film include a material that suppresses copper diffusion.
  • the end portion of the second conductive film has a region containing copper and silicon.
  • Another embodiment of the present invention is a semiconductor device including a transistor.
  • the transistor includes a gate electrode, a first insulating film over the gate electrode, and a gate electrode with the first insulating film interposed therebetween.
  • a second insulating film on the drain electrode, and the source electrode and the drain electrode each include a first conductive film, a second conductive film in contact with the first conductive film, and a second
  • a third conductive film in contact with the conductive film, the second conductive film includes copper, and the first conductive film and the third conductive film include a material that suppresses copper diffusion.
  • the end portion of the second conductive film has a region having a compound containing copper and silicon. That is a semiconductor device.
  • the end portion of the second conductive film has a region in contact with the second insulating film.
  • the first conductive film and the third conductive film preferably include at least one of titanium, tungsten, tantalum, and molybdenum.
  • the first conductive film and the third conductive film preferably include an oxide, and the oxide preferably includes at least one of In or Zn.
  • the oxide semiconductor film preferably includes In, Zn, and M (M represents Al, Ga, Y, or Sn).
  • the oxide semiconductor film preferably includes a crystal part, and the crystal part preferably has c-axis alignment.
  • Another embodiment of the present invention is a display device including the semiconductor device according to each of the above embodiments and a display element.
  • Another embodiment of the present invention is a display module including the display device of the above embodiment and a touch sensor.
  • Another embodiment of the present invention is an electronic device including the semiconductor device of each of the above embodiments, the display device of the above embodiment, or the display module of the above embodiment, and at least one of an operation key and a battery.
  • a novel semiconductor device in which a conductive film including copper is used for a transistor including an oxide semiconductor film can be provided.
  • a transistor including an oxide semiconductor film includes a transistor having excellent electrical characteristics (eg, on-state current, field-effect mobility, and frequency characteristics) using a conductive film including copper.
  • a semiconductor device can be provided.
  • a semiconductor device including a transistor in which variation in electrical characteristics is suppressed using a conductive film including copper as a transistor including an oxide semiconductor film can be provided.
  • a semiconductor device including a highly reliable transistor can be provided using a conductive film including copper as a transistor including an oxide semiconductor film.
  • a semiconductor device in which manufacturing cost is reduced can be provided using a conductive film including copper for a transistor including an oxide semiconductor film.
  • a semiconductor device with high productivity can be provided using a conductive film including copper for a transistor including an oxide semiconductor film.
  • a novel semiconductor device can be provided.
  • a novel method for manufacturing a semiconductor device can be provided.
  • FIG. 14 is a cross-sectional view illustrating one embodiment of a semiconductor device.
  • 8A and 8B are a top view and cross-sectional views illustrating one embodiment of a semiconductor device.
  • FIG. 14 is a cross-sectional view illustrating one embodiment of a semiconductor device.
  • 8A and 8B are a top view and cross-sectional views illustrating one embodiment of a semiconductor device.
  • FIG. 14 is a cross-sectional view illustrating one embodiment of a semiconductor device.
  • FIG. 14 is a cross-sectional view illustrating one embodiment of a semiconductor device.
  • FIG. 14 is a cross-sectional view illustrating one embodiment of a semiconductor device.
  • FIG. 14 is a cross-sectional view illustrating one embodiment of a semiconductor device.
  • FIG. 14 is a cross-sectional view illustrating one embodiment of a semiconductor device.
  • FIG. 14 is a cross-sectional view illustrating one embodiment of a semiconductor device.
  • FIG. 14 is a cross-sectional view illustrating one
  • FIG. 14 is a cross-sectional view illustrating one embodiment of a semiconductor device.
  • FIG. 14 is a cross-sectional view illustrating one embodiment of a semiconductor device.
  • FIG. 14 is a cross-sectional view illustrating one embodiment of a semiconductor device.
  • 8A and 8B are a top view and cross-sectional views illustrating one embodiment of a semiconductor device.
  • 8A and 8B are a top view and cross-sectional views illustrating one embodiment of a semiconductor device.
  • 9 is a cross-sectional view illustrating an example of a manufacturing process of a semiconductor device.
  • 9 is a cross-sectional view illustrating an example of a manufacturing process of a semiconductor device.
  • 9 is a cross-sectional view illustrating an example of a manufacturing process of a semiconductor device.
  • FIG. 9 is a cross-sectional view illustrating an example of a manufacturing process of a semiconductor device.
  • 9 is a cross-sectional view illustrating an example of a manufacturing process of a semiconductor device.
  • 9 is a cross-sectional view illustrating an example of a manufacturing process of a semiconductor device.
  • 9 is a cross-sectional view illustrating an example of a manufacturing process of a semiconductor device.
  • 6A and 6B illustrate a range of an atomic ratio of an oxide semiconductor according to one embodiment of the present invention.
  • FIG. 6 illustrates a crystal of InMZnO 4 .
  • FIG. 11 is a band diagram of a stacked structure of an oxide semiconductor.
  • FIG. 4A to 4C illustrate structural analysis by XRD of a CAAC-OS and a single crystal oxide semiconductor, and a diagram illustrating a limited-field electron diffraction pattern of the CAAC-OS.
  • FIG. 6 shows changes in crystal parts of an In—Ga—Zn oxide due to electron irradiation.
  • FIG. 14 is a top view illustrating one embodiment of a display device.
  • FIG. 14 is a cross-sectional view illustrating one embodiment of a display device.
  • FIG. 14 is a cross-sectional view illustrating one embodiment of a display device.
  • FIG. 14 is a cross-sectional view illustrating one embodiment of a display device.
  • FIG. 14 is a cross-sectional view illustrating one embodiment of a display device.
  • FIG. 14 is a cross-sectional view illustrating one embodiment of a display device.
  • 10A and 10B are a block diagram and a circuit diagram illustrating a display device.
  • 6A and 6B are a circuit diagram and a timing chart for illustrating one embodiment of the present invention.
  • 5A and 5B are a graph and a circuit diagram for illustrating one embodiment of the present invention.
  • FIG. 6A and 6B are a circuit diagram and a timing chart for illustrating one embodiment of the present invention.
  • FIG. 7 is a circuit diagram and timing chart illustrating one embodiment of the present invention.
  • 4A and 4B are a block diagram, a circuit diagram, and a waveform diagram for illustrating one embodiment of the present invention.
  • 6A and 6B are a circuit diagram and a timing chart for illustrating one embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating one embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating one embodiment of the present invention. The figure explaining a display module. 10A and 10B each illustrate an electronic device. 10A and 10B each illustrate an electronic device.
  • FIG. 14 is a perspective view illustrating a display device.
  • FIG. 4A and 4B are a cross-sectional view and a circuit diagram illustrating a structure of a semiconductor device according to one embodiment of the present invention.
  • FIG. 10 is a block diagram illustrating a structure of a CPU according to one embodiment of the present invention.
  • FIG. 6 is a circuit diagram illustrating a structure of a memory element according to one embodiment of the present invention.
  • the circuit diagram which shows an example of an imaging device.
  • FIG. 11 illustrates a configuration example of an imaging device.
  • the Id-Vg characteristic of the transistor based on an Example.
  • the ordinal numbers attached as the first and second are used for convenience, and may not indicate the process order or the stacking order. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”.
  • the ordinal numbers described in this specification and the like may not match the ordinal numbers used to specify one embodiment of the present invention.
  • the “semiconductor” in this specification and the like can be called an “insulator” in some cases.
  • an “insulator” in this specification and the like can be called a “semiconductor” in some cases.
  • the “insulator” in this specification and the like can be referred to as a “semi-insulator” in some cases.
  • the semiconductor device may have characteristics as a “conductor”. Further, the boundary between the “semiconductor” and the “conductor” is ambiguous, and there are cases where it cannot be strictly distinguished. Therefore, a “semiconductor” in this specification and the like can be called a “conductor” in some cases. Similarly, a “conductor” in this specification and the like can be called a “semiconductor” in some cases.
  • a transistor is an element having at least three terminals including a gate, a drain, and a source.
  • a channel region is provided between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode), and a current flows through the drain, channel region, and source. Can do.
  • a channel region refers to a region through which a current mainly flows.
  • the functions of the source and drain may be switched when transistors with different polarities are used or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms source and drain can be used interchangeably.
  • the channel length refers to, for example, a region where a semiconductor (or a portion where current flows in the semiconductor when the transistor is on) and a gate electrode overlap with each other in a top view of the transistor, or a region where a channel is formed
  • the channel length is not necessarily the same in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in this specification and the like, the channel length is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • the channel width is, for example, a region in which a semiconductor (or a portion in which a current flows in the semiconductor when the transistor is on) and a gate electrode overlap each other, or a source and a drain in a region where a channel is formed. This is the length of the part. Note that in one transistor, the channel width is not necessarily the same in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in this specification and the like, the channel width is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • “electrically connected” includes a case of being connected via “something having an electric action”.
  • the “thing having some electric action” is not particularly limited as long as it can exchange electric signals between connection targets.
  • “thing having some electric action” includes electrodes, wiring, switching elements such as transistors, resistance elements, inductors, capacitors, and other elements having various functions.
  • the voltage often indicates a potential difference between a certain potential and a reference potential (for example, a ground potential (GND) or a source potential). Therefore, a voltage can be rephrased as a potential.
  • a reference potential for example, a ground potential (GND) or a source potential. Therefore, a voltage can be rephrased as a potential.
  • a silicon oxynitride film refers to a film having a higher oxygen content than nitrogen, preferably 55 to 65 atomic% oxygen and 1 atomic% nitrogen.
  • the silicon nitride oxide film refers to a film having a nitrogen content higher than that of oxygen as a composition.
  • nitrogen is 55 atomic% to 65 atomic%
  • oxygen is 1 atomic% to 20 atomic%
  • silicon is included.
  • film and “layer” can be interchanged.
  • conductive layer may be changed to the term “conductive film”.
  • insulating film may be changed to the term “insulating layer” in some cases.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° to 10 °. Therefore, the case of ⁇ 5 ° to 5 ° is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 ° to 30 °.
  • Vertical refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included.
  • substantially vertical means a state in which two straight lines are arranged at an angle of 60 ° to 120 °.
  • FIG. 1A is a top view of a transistor 100 which is a semiconductor device of one embodiment of the present invention.
  • 1B corresponds to a cross-sectional view of a cross section taken along the dashed-dotted line X1-X2 in FIG. 1A
  • FIG. 1C illustrates the dashed-dotted line Y1- in FIG. This corresponds to a cross-sectional view of the cut surface between Y2.
  • some components of the transistor 100 are omitted for clarity.
  • a channel length direction of the transistor 100 may be referred to as a channel length direction of the transistor 100, and a one-dot chain line Y1-Y2 direction may be referred to as a channel width direction of the transistor 100 in some cases.
  • the transistor 100 includes a conductive film 104 functioning as a gate electrode over a substrate 102, an insulating film 106 over the substrate 102 and the conductive film 104, an insulating film 107 over the insulating film 106, and an oxide semiconductor film over the insulating film 107.
  • conductive films 112a and 112b functioning as a pair of electrodes electrically connected to the oxide semiconductor film 108, insulating films 114 and 116 over the oxide semiconductor film 108 and the conductive films 112a and 112b, And an insulating film 118 over the insulating film 116.
  • the oxide semiconductor film 108 includes indium (In), zinc (Zn), and M (M represents aluminum (Al), gallium (Ga), yttrium (Y), or tin (Sn)). Preferably it has.
  • the insulating films 106 and 107 function as gate insulating films of the transistor 100.
  • one of the conductive films 112a and 112b functioning as a pair of electrodes functions as a source electrode, and the other functions as a drain electrode.
  • the conductive film 112a includes a conductive film 112a_1, a conductive film 112a_2 in contact with the conductive film 112a_1, and a conductive film 112a_3a in contact with the conductive film 112a_2.
  • the conductive film 112b includes the conductive film 112b_1 and the conductive film 112b_1.
  • the conductive film 112b_2 is in contact with the conductive film 112b_2 and the conductive film 112b_3 is in contact with the conductive film 112b_2.
  • the conductive film 112a_2 includes a region 112a_2a and a region 112a_2b.
  • the conductive film 112b_2 includes a region 112b_2a and a region 112b_2b.
  • the conductive films 112a_2 and 112b_2 each include copper, the regions 112a_2b and 112b_2b each include copper and silicon, and the conductive films 112a_1, 112a_3, 112b_1, and 112b_1 each include copper. Includes materials that inhibit diffusion.
  • the region 112a_2b is located at an end portion of the conductive film 112a_2 and has a region in contact with the insulating film 114, and the region 112b_2b has a region located at an end portion of the conductive film 112b_2 and in contact with the insulating film 114.
  • an end portion of the conductive film 112a_1 has a region located outside the end portion of the conductive film 112a_2, and an end portion of the conductive film 112b_1 has a region located outside the end portion of the conductive film 112b_2.
  • the conductive film 112a_3 covers the upper surface of the conductive film 112a_2, and the conductive film 112b_3 covers the upper surface of the conductive film 112b_2. Therefore, the conductive film 112a_2a has a structure covered with the conductive film 112a_1, the region 112a_2b, and the conductive film 112a_3.
  • the conductive film 112b_2a has a structure covered with the conductive film 112b_1, the region 112b_2b, and the conductive film 112b_3.
  • the region 112a_2b and the region 112b_2b are preferably formed of copper silicide (copper silicide). Since copper silicide has a bond between copper and silicon, it is more stable than copper and has a function of suppressing copper from diffusing to the outside.
  • the regions 112a_2b and 112b_2b each include copper and silicon, so that the adhesion between the conductive films 112a_2 and 112b_2 and the insulating film 114 is increased.
  • the regions 112a_2b and 112b_2b may contain copper, silicon, and nitrogen, and may form a copper silicide nitride (copper silicide nitride).
  • copper silicide nitride copper silicide nitride
  • the conductive film 112a and the conductive film 112b include the conductive film 112a_2 and the conductive film 112b_2 containing copper, respectively, the resistance of the conductive films 112a and 112b can be reduced.
  • diffusion of copper element to the outside of the conductive films 112a and 112b, in particular, diffusion into the oxide semiconductor film 108 can be suppressed. Therefore, a semiconductor device including a transistor with excellent electrical characteristics can be provided.
  • FIG. 2A is a top view of a transistor 100A that is a semiconductor device of one embodiment of the present invention
  • FIG. 2B is a cross-sectional view of a cross section taken along dashed-dotted line X1-X2 in FIG.
  • FIG. 2C corresponds to a drawing
  • FIG. 2C corresponds to a cross-sectional view of a cross-sectional surface taken along the alternate long and short dash line Y1-Y2 illustrated in FIG.
  • the transistor 100A includes a conductive film 104 functioning as a first gate electrode over the substrate 102, an insulating film 106 over the substrate 102 and the conductive film 104, an insulating film 107 over the insulating film 106, and an oxidation film over the insulating film 107.
  • the semiconductor film 108, the conductive films 112a and 112b functioning as a pair of electrodes electrically connected to the oxide semiconductor film 108, the insulating film 114 and the insulating films 114a and 112b over the oxide semiconductor film 108 and the conductive films 112a and 112b
  • the conductive film 112 is electrically connected to one of the conductive films 112a and 112b (the conductive film 112b in FIG.
  • the insulating films 106 and 107 have a function as a first gate insulating film of the transistor 100A, and the insulating films 114 and 116 have a function as a second gate insulating film of the transistor 100A.
  • the insulating film 118 functions as a protective insulating film of the transistor 100A. Note that in this specification and the like, the insulating films 106 and 107 may be referred to as a first gate insulating film, and the insulating films 114 and 116 may be referred to as a second gate insulating film.
  • one of the conductive films 112a and 112b functioning as a pair of electrodes functions as a source electrode, and the other functions as a drain electrode.
  • the conductive film 120a functions as a pixel electrode used for the display device.
  • the oxide semiconductor film 108 in the transistor 100A illustrated in FIG. 2 is sandwiched between the conductive film 104 and the conductive film 120b with the first gate insulating film and the second gate insulating film interposed therebetween.
  • the length in the channel length direction and the length in the channel width direction of the conductive film 104 are longer than the length in the channel length direction and the length in the channel width direction of the oxide semiconductor film 108, respectively.
  • the length in the channel length direction and the length in the channel width direction of the conductive film 120b are longer than the length in the channel length direction and the length in the channel width direction of the oxide semiconductor film 108, respectively. Therefore, the entire oxide semiconductor film 108 is covered with the conductive film 104 and the conductive film 120b with the first gate insulating film and the second gate insulating film interposed therebetween.
  • the conductive film 104 and the conductive film 120b surround the oxide semiconductor film 108 with the first gate insulating film and the second gate insulating film interposed therebetween.
  • the oxide semiconductor film 108 included in the transistor 100A can be electrically surrounded by the electric fields of the conductive films 104 and 120b.
  • a device structure of a transistor that electrically surrounds an oxide semiconductor film in which a channel region is formed by an electric field of the conductive film 104 and the conductive film 120b like the transistor 100A can be referred to as a surrounded channel (s-channel) structure. .
  • the transistor 100A Since the transistor 100A has an s-channel structure, an electric field for inducing a channel by the conductive film 104 and the conductive film 120b can be effectively applied to the oxide semiconductor film 108. Therefore, the current driving capability of the transistor 100A is improved, and high on-current characteristics can be obtained. Further, since the on-state current can be increased, the transistor 100A can be miniaturized. In addition, since the transistor 100A has a structure in which the oxide semiconductor film 108 is surrounded by the conductive film 104 and the conductive film 120b, the mechanical strength of the transistor 100A can be increased.
  • the carrier flow region in the oxide semiconductor film 108 is on the first gate insulating film side of the oxide semiconductor film 108 and on the second gate insulating film side of the oxide semiconductor film 108.
  • the oxide semiconductor film 108 has a wider range in the film, the amount of carrier movement in the transistor 100A increases.
  • the on-state current of the transistor 100A is increased and the field-effect mobility is increased.
  • the field-effect mobility is 10 cm 2 / V ⁇ s or more. Note that the field-effect mobility here is not an approximate value of mobility as a physical property value of the oxide semiconductor film but an index of current driving force in a saturation region of the transistor and is an apparent field-effect mobility.
  • the conductive films 120a and 120b may be provided over the insulating film 118.
  • the conductive film 120a and one of the conductive films 112a and 112b are electrically connected.
  • a top view of the transistor 100B is similar to the transistor 100A illustrated in FIG. 2A, and FIG. 3A is a cross-sectional view taken along the dashed-dotted line X1-X2 illustrated in FIG.
  • FIG. 3B corresponds to a cross-sectional view of a cross-sectional surface taken along the alternate long and short dash line Y1-Y2 illustrated in FIG.
  • the other structure of the transistor 100B is similar to that of the transistor 100A; therefore, the structure of the transistor 100A may be referred to.
  • the conductive films 112a and 112b may have a region where the end of the conductive film 112a_1 and the end of the conductive film 112a_2 are aligned. There may be a region where the end portion is aligned with the end portion of the conductive film 112b_2.
  • the conductive film 120b functioning as the second gate electrode includes the first gate insulating film (the insulating films 106 and 107) and the first gate insulating film.
  • the openings 152a and 152b provided in the second gate insulating film (insulating films 114 and 116) may be connected to the conductive film 104 functioning as the first gate electrode.
  • FIG. 4A is a top view of a transistor 100D which is a semiconductor device of one embodiment of the present invention.
  • 4B corresponds to a cross-sectional view of a cross section taken along the dashed-dotted line X1-X2 in FIG. 4A, and FIG.
  • FIG. 4C illustrates the dashed-dotted line Y1- in FIG. 4A. This corresponds to a cross-sectional view of the cut surface between Y2. Further, the other structure of the transistor 100D is similar to that of the transistor 100A; therefore, the structure of the transistor 100A may be referred to.
  • the conductive film 104 and the conductive film 120b are connected to each other in the opening portions 152a and 152b provided in the first gate insulating film and the second gate insulating film.
  • the side faces the conductive film 120b with the first gate insulating film and the second gate insulating film interposed therebetween.
  • the same potential is applied to the conductive film 104 and the conductive film 120b. Therefore, the oxide semiconductor film 108 included in the transistor 100D can be effectively surrounded by the electric fields of the conductive film 104 and the conductive film 120b. Note that only one of the opening 152a and the opening 152b may be provided.
  • the conductive films 120a and 120b may be provided over the insulating film 118.
  • the conductive film 120a and one of the conductive films 112a and 112b are electrically connected, and the insulating films 106, 107, 114, 116, and 118 are electrically connected.
  • the conductive film 120 b functioning as the second gate electrode and the conductive film 104 functioning as the first gate electrode are electrically connected.
  • a top view of the transistor 100E is similar to the transistor 100D illustrated in FIG.
  • FIG. 5A is a cross-sectional view taken along the dashed-dotted line X1-X2 illustrated in FIG. 5B corresponds to a cross-sectional view of a cross-sectional surface taken along the alternate long and short dash line Y1-Y2 illustrated in FIG.
  • the other structure of the transistor 100E is similar to that of the transistor 100D; therefore, the structure of the transistor 100D may be referred to.
  • FIG. 6A is a top view of a transistor 100F that is a semiconductor device of one embodiment of the present invention.
  • 6B corresponds to a cross-sectional view of a cross section taken along the dashed-dotted line X1-X2 in FIG. 6A
  • FIG. 6C illustrates the dashed-dotted line Y1- in FIG. 6A. This corresponds to a cross-sectional view of the cut surface between Y2.
  • a transistor 100F illustrated in FIGS. 6A, 6B, and 6C is provided over the insulating film 107 and the conductive film 104 in the opening 151 provided in the first gate insulating film (insulating films 106 and 107).
  • the conductive film 120b is electrically connected to the conductive film 120c.
  • the conductive film 120b is provided on the insulating film 116 and conductive in the opening 152d provided in the second gate insulating film (insulating films 114 and 116). It is different from the transistor 100A in that it is electrically connected to the film 112c.
  • the conductive film 104 and the conductive film 120b are electrically connected to each other through the conductive film 112c.
  • One of the side surfaces in the channel width direction of the oxide semiconductor film 108 is the first gate insulating film and the second gate insulating film.
  • the gate insulating film is opposed to the conductive film 112c.
  • the same potential is applied to the conductive film 104 and the conductive film 120b. Therefore, the oxide semiconductor film 108 included in the transistor 100F can be effectively surrounded by the electric fields of the conductive film 104 and the conductive film 120b.
  • one or both of the length in the channel length direction and the length in the channel width direction of the conductive film 120b may not be longer than the length in the channel length direction and the length in the channel width direction of the oxide semiconductor film 108, respectively. Good.
  • the conductive film 112c can be formed through the same process as the conductive films 112a and 112b.
  • the conductive film 112c includes a conductive film 112c_1, a conductive film 112c_2 in contact with the conductive film 112c_1, and a conductive film 112c_3 in contact with the conductive film 112c_2.
  • the conductive film 112c_2 includes a region 112c_2a and a region 112c_2b.
  • the conductive film 112c_2 includes copper, the region 112c_2b includes copper and silicon, and the conductive film 112c_1 and the conductive film 112c_3 each include a material that suppresses diffusion of copper.
  • the region 112c_2b is located at an end portion of the conductive film 112c_2 and has a region in contact with the insulating film 114.
  • the end portion of the conductive film 112c_1 includes a region located outside the end portion of the conductive film 112c_2.
  • the conductive film 112c_3 covers the upper surface of the conductive film 112c_2. Therefore, the conductive film 112c_2a has a structure covered with the conductive film 112c_1, the region 112c_2b, and the conductive film 112c_3.
  • the region 112c_2b can be formed using a material and a process similar to those of the regions 112a_2b and 112b_2b.
  • the resistance of the conductive film 112c can be reduced. Further, diffusion of copper element to the outside of the conductive film 112c, particularly diffusion to the oxide semiconductor film 108 can be suppressed.
  • the other structure of the transistor 100F is similar to that of the transistor 100A; therefore, the structure of the transistor 100A may be referred to.
  • FIG. 7A and 7B are cross-sectional views of a transistor 100G which is a semiconductor device of one embodiment of the present invention.
  • a top view of the transistor 100G is similar to the transistor 100 illustrated in FIG. 7A corresponds to a cross-sectional view of the cut surface between the alternate long and short dash line X1-X2 shown in FIG. 1A, and FIG. 7B shows the cross section between the alternate long and short dash line Y1-Y2 shown in FIG. This corresponds to a cross-sectional view of the cut surface.
  • the oxide semiconductor film 108 includes an oxide semiconductor film 108a on the conductive film 104 side, an oxide semiconductor film 108b over the oxide semiconductor film 108a, and an oxide semiconductor film 108c over the oxide semiconductor film 108b. It differs from the transistor 100 in that it has. That is, the oxide semiconductor film 108 has a three-layer structure. Other configurations are similar to those of the transistor 100, and have the same effects. Hereinafter, a structure different from that of the transistor 100 will be described.
  • the oxide semiconductor films 108a, 108b, and 108c each include In, Zn, and M (M is Al, Ga, Y, or Sn).
  • the oxide semiconductor film 108b preferably includes a region where the atomic ratio of In is larger than the atomic ratio of M.
  • the oxide semiconductor films 108a and 108c preferably each include a region with a smaller number of In atoms than the oxide semiconductor film 108b.
  • the field-effect mobility of the transistor 100G can be increased. Specifically, the field-effect mobility of the transistor 100G exceeds 10 cm 2 / Vs, more preferably the field-effect mobility of the transistor 100G can exceed 30 cm 2 / Vs.
  • the above-described transistor having a high field-effect mobility is used for a gate driver that generates a gate signal (particularly, a demultiplexer connected to an output terminal of a shift register included in the gate driver).
  • a semiconductor device or a display device (also referred to as a frame) can be provided.
  • the oxide semiconductor film 108b includes a region where the atomic ratio of In is larger than the atomic ratio of M, the electrical characteristics of the transistor 100G are likely to fluctuate during light irradiation.
  • the oxide semiconductor film 108c is formed over the oxide semiconductor film 108b. Since the oxide semiconductor film 108c has a region with a smaller atomic ratio of In than the oxide semiconductor film 108b, Eg is larger than that of the oxide semiconductor film 108b. Therefore, the oxide semiconductor film 108 which has a stacked structure of the oxide semiconductor film 108b and the oxide semiconductor film 108c can have increased resistance by an optical negative bias stress test.
  • oxygen vacancies formed in the channel region in the oxide semiconductor film 108b are problematic because they affect transistor characteristics. For example, when oxygen vacancies are formed in the channel region of the oxide semiconductor film 108b, hydrogen is bonded to the oxygen vacancies to serve as a carrier supply source. When a carrier supply source is generated in the channel region of the oxide semiconductor film 108b, a change in electrical characteristics of the transistor 100G including the oxide semiconductor film 108b, typically, a threshold voltage shift occurs. Therefore, the number of oxygen vacancies is preferably as small as possible in the channel region of the oxide semiconductor film 108b.
  • the insulating film in contact with the oxide semiconductor film 108 specifically, the insulating films 114 and 116 formed over the oxide semiconductor film 108 have a structure containing excess oxygen. .
  • oxygen vacancies in the oxide semiconductor film can be reduced.
  • the oxide semiconductor film 108 may have a two-layer structure including the oxide semiconductor film 108b and the oxide semiconductor film 108c.
  • the top view of the transistor 100H is similar to the transistor 100 illustrated in FIG. 1A, and FIG. 8A is a cross-sectional view taken along the dashed-dotted line X1-X2 illustrated in FIG. 8B corresponds to a cross-sectional view of a cross section taken along the dashed-dotted line Y1-Y2 in FIG.
  • the other structure of the transistor 100H is similar to that of the transistor 100G; therefore, the structure of the transistor 100G may be referred to.
  • the conductive film 120b functioning as the second gate electrode is provided, and the oxide semiconductor film 108 includes the oxide semiconductor film 108b and the oxide semiconductor film. It is good also as a structure which has 108c.
  • a top view of the transistor 100J is similar to the transistor 100A illustrated in FIG. 2A, and FIG. 9A is a cross-sectional view taken along the dashed-dotted line X1-X2 illustrated in FIG. FIG. 9B corresponds to a cross-sectional view of a cross-sectional surface taken along the alternate long and short dash line Y1-Y2 illustrated in FIG.
  • the other structure of the transistor 100J is similar to that of the transistor 100A; therefore, the structure of the transistor 100A may be referred to.
  • the conductive films 112a and 112b may have a region where the end of the conductive film 112a_1 and the end of the conductive film 112a_2 are aligned. There may be a region where the end portion is aligned with the end portion of the conductive film 112b_2.
  • the conductive films 120a and 120b may be provided over the insulating film 118.
  • the conductive films 112a and 112b may have a region where the end of the conductive film 112a_1 and the end of the conductive film 112a_2 are aligned. There may be a region where the end portion is aligned with the end portion of the conductive film 112b_2.
  • the region where carriers flow in the oxide semiconductor film 108 is formed on the first gate insulating film side of the oxide semiconductor film 108b and the oxide semiconductor film 108b. Since the oxide semiconductor film 108 has a wide range in the second gate insulating film side of the physical semiconductor film 108b and further in the oxide semiconductor film 108, the amount of carrier movement in these transistors increases. As a result, the on-current of the transistor increases and the field effect mobility increases.
  • the oxide semiconductor film 108 included in the transistor 100 is illustrated with a shape in which the oxide semiconductor film in a region exposed from the conductive films 112a and 112b is thin, in other words, a shape in which part of the oxide semiconductor film has a recess. is doing.
  • the oxide semiconductor film in the region exposed from the conductive films 112a and 112b does not have to be thin and does not have to have a depression.
  • FIGS. 11A and 11B are cross-sectional views illustrating an example of a semiconductor device.
  • 11A and 11B are cross-sectional views of the transistor 100N in which the oxide semiconductor film 108 of the transistor 100 described above does not have a depression.
  • Configuration Example 4 of Semiconductor Device> 12A is a top view of the transistor 100P, and FIG. 12B corresponds to a cross-sectional view of a cross section taken along dashed-dotted line X1-X2 in FIG. 12A. Corresponds to a cross-sectional view of a cut surface taken along the alternate long and short dash line Y1-Y2 shown in FIG.
  • insulating film 104 over a substrate 102, an insulating film 106 over the substrate 102 and the conductive film 104, an insulating film 107 over the insulating film 106, and an oxide semiconductor film 108 over the insulating film 107.
  • the insulating film 114 over the oxide semiconductor film 108, the insulating film 116 over the insulating film 114, and the insulating film 114 and the opening 151 a provided in the insulating film 116 are electrically connected to the oxide semiconductor film 108.
  • the conductive film 112b electrically connected to the oxide semiconductor film 108 through the opening 151b provided in the insulating film 114 and the insulating film 116.
  • An insulating film 118 is provided over the transistor 100P, more specifically, over the conductive films 112a and 112b and the insulating film 116.
  • the insulating films 106 and 107 function as a gate insulating film of the transistor 100P, and the insulating films 114 and 116 function as a protective insulating film of the oxide semiconductor film 108.
  • the film 118 functions as a protective insulating film of the transistor 100P.
  • the conductive film 104 functions as a gate electrode
  • the conductive film 112a functions as a source electrode
  • the conductive film 112b functions as a drain electrode.
  • the transistor 100P shown in FIGS. 12A, 12B, and 12C has a channel protection type structure.
  • a channel protection transistor can also be preferably used for the semiconductor device of one embodiment of the present invention. Note that the other structure of the transistor 100P is similar to that of the transistor 100; therefore, the structure of the transistor 100 may be referred to.
  • FIG. 13A is a top view of the transistor 100Q
  • FIG. 13B corresponds to a cross-sectional view of a cross section taken along dashed-dotted line X1-X2 in FIG. 13A
  • C) corresponds to a cross-sectional view of a cross-sectional surface taken along the alternate long and short dash line Y1-Y2 illustrated in FIG.
  • transistor 13 differs from the transistor 100P shown in FIGS. 12A, 12B, and 12C in the shapes of the insulating films 114 and 116.
  • the transistor 100Q shown in FIG. Specifically, the insulating films 114 and 116 of the transistor 100Q are provided in an island shape over the channel region of the oxide semiconductor film 108. Other configurations are similar to those of the transistor 100P.
  • each of the above structures can be freely combined.
  • the substrate 102 There is no particular limitation on the material of the substrate 102, but it is necessary that the substrate 102 have at least heat resistance to withstand heat treatment performed later.
  • a glass substrate, a ceramic substrate, a quartz substrate, a sapphire substrate, or the like may be used as the substrate 102.
  • a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, an SOI substrate, or the like can be applied, and a semiconductor element is provided over these substrates.
  • a substrate may be used as the substrate 102.
  • the sixth generation (1500 mm ⁇ 1850 mm), the seventh generation (1870 mm ⁇ 2200 mm), the eighth generation (2200 mm ⁇ 2400 mm), the ninth generation (2400 mm ⁇ 2800 mm), the tenth generation.
  • a large area substrate such as a generation (2950 mm ⁇ 3400 mm)
  • a large display device can be manufactured.
  • a flexible substrate may be used as the substrate 102, and the transistor 100 may be formed directly over the flexible substrate.
  • a separation layer may be provided between the substrate 102 and the transistor 100. The separation layer can be used for separation from the substrate 102 and transfer to another substrate after the semiconductor device is partially or entirely completed thereon. At that time, the transistor 100 can be transferred to a substrate having poor heat resistance or a flexible substrate.
  • the conductive film 104 functioning as a first gate electrode, the conductive film 112a functioning as a source electrode, the conductive film 112b functioning as a drain electrode, the conductive film 112c functioning as a connection electrode, and the conductive film 120b functioning as a second gate electrode
  • the conductive film 120a functioning as a pixel electrode
  • Cr chromium
  • Cu copper
  • Al aluminum
  • Au gold
  • Ag silver
  • Zn zinc
  • tantalum Is it a metal element selected from Ta), titanium (Ti), tungsten (W), manganese (Mn), nickel (Ni), iron (Fe), cobalt (Co), or an alloy containing the above metal elements as components?
  • Each of these can be formed using an alloy or the like in which the above metal elements are combined.
  • Cu is preferably used for the conductive films 104, 112a, 112b, 112c, 120a, 120b.
  • a Cu—X alloy film (X is Mn, Ni, Cr, Fe, Co, Mo, Ta, or Ti) may be applied. By using a Cu-X alloy film, it can be processed by a wet etching process, and thus manufacturing costs can be suppressed.
  • Cu or the above-described Cu—X alloy film can be preferably used for the conductive film 112a_2 included in the conductive film 112a, the conductive film 112b_2 included in the conductive film 112b, and the conductive film 112c_2 included in the conductive film 112c.
  • the Cu—X alloy film a Cu—Mn alloy film is particularly preferable. Note that in one embodiment of the present invention, the present invention is not limited to this, and the conductive films 112a_2 and 112b_2 and the conductive film 112c_2 may include at least copper.
  • the regions 112a_2b, 112b_2b, and 112c_2b preferably include Cu and Si, and preferably include copper silicide.
  • the regions 112a_2b, 112b_2b, and 112c_2b have copper silicide nitride, diffusion of copper to the outside can be suppressed.
  • Copper silicide is formed by reacting Cu or an alloy containing Cu with, for example, silane gas after film formation.
  • the conductive films 112a_1 and 112a_3 included in the conductive film 112a, the conductive films 112b_1 and 112b_3 included in the conductive film 112b, and the conductive films 112c_1 and 112c_3 included in the conductive film 112c include titanium, tungsten, It is preferable to have one or more selected from tantalum and molybdenum.
  • the conductive films 112a_1, 112a_3, 112b_1, 112b_3, 112c_1, and 112c_3 include one or more selected from titanium, tungsten, tantalum, and molybdenum
  • the conductive films 112a_2, 112b_2, and 112c_2 have copper outside. Can be suppressed. That is, the conductive films 112a_1, 112a_3, 112b_1, 112b_3, 112c_1, and 112c_3 have a function as a so-called barrier metal.
  • a so-called tantalum nitride film containing nitrogen and tantalum is preferably used for the conductive films 112a_1, 112a_3, 112b_1, 112b_3, 112c_1, and 112c_3.
  • the tantalum nitride film has conductivity and high barrier properties against copper or hydrogen.
  • a tantalum nitride film can be most preferably used as a conductive film in contact with the oxide semiconductor film 108 because it emits less hydrogen from itself.
  • the conductive films 104, 112a_1, 112a_3, 112b_1, 112b_3, 112c_1, 112c_3, 120a, and 120b each include an oxide containing indium and tin, an oxide containing tungsten and indium, and tungsten, indium, and zinc.
  • An oxide conductor such as an oxide having the same can also be applied.
  • the conductive films 112a_1, 112a_3, 112b_1, 112b_3, 112c_1, and 112c_3 each include an oxide containing at least one of In or Zn, so that diffusion of copper included in the conductive films 112a_2, 112b_2, and 112c_2 to the outside is suppressed. be able to.
  • the above-described oxide conductor can be suitably used for the conductive film 120a.
  • the conductive film 120a and the oxide semiconductor film 108 (the oxide semiconductor film 108b and the oxide semiconductor film 108c) preferably include the same metal element. With this configuration, manufacturing costs can be suppressed.
  • the oxide conductor will be described.
  • the oxide conductor may be referred to as OC (Oxide Conductor).
  • Oxide Conductor As an oxide conductor, for example, when an oxygen vacancy is formed in an oxide semiconductor and hydrogen is added to the oxygen vacancy, a donor level is formed in the vicinity of the conduction band. As a result, the oxide semiconductor becomes highly conductive and becomes a conductor.
  • a conductive oxide semiconductor can be referred to as an oxide conductor.
  • an oxide semiconductor has a large energy gap and thus has a light-transmitting property with respect to visible light.
  • an oxide conductor is an oxide semiconductor having a donor level in the vicinity of the conduction band. Therefore, the oxide conductor is less influenced by absorption due to the donor level, and has a light-transmitting property similar to that of an oxide semiconductor with respect to visible light.
  • Insulating film functioning as first gate insulating film As the insulating films 106 and 107 functioning as the first gate insulating film of the transistor 100, a silicon oxide film or a silicon oxynitride film is formed by a plasma enhanced chemical vapor deposition (PECVD) method, a sputtering method, or the like. Film, silicon nitride oxide film, silicon nitride film, aluminum oxide film, hafnium oxide film, yttrium oxide film, zirconium oxide film, gallium oxide film, tantalum oxide film, magnesium oxide film, lanthanum oxide film, cerium oxide film and neodymium oxide film Insulating layers containing one or more of each can be used. Note that instead of the stacked structure of the insulating films 106 and 107, a single-layer insulating film selected from the above materials or an insulating film having three or more layers may be used.
  • PECVD plasma enhanced chemical vapor deposition
  • the insulating film 106 functions as a blocking film that suppresses permeation of oxygen.
  • the insulating film 106 can suppress permeation of oxygen.
  • the insulating film 107 in contact with the oxide semiconductor film 108 functioning as the channel region of the transistor 100 is preferably an oxide insulating film, and includes a region containing oxygen in excess of the stoichiometric composition (oxygen-excess region). ) Is more preferable.
  • the insulating film 107 is an insulating film capable of releasing oxygen.
  • the insulating film 107 may be formed in an oxygen atmosphere.
  • the insulating film 107 after deposition may be heat-treated in an oxygen atmosphere.
  • hafnium oxide has a higher dielectric constant than silicon oxide or silicon oxynitride. Accordingly, since the thickness of the insulating film 107 can be increased as compared with the case where silicon oxide is used, the leakage current due to the tunnel current can be reduced. That is, a transistor with a small off-state current can be realized. Further, hafnium oxide having a crystal structure has a higher dielectric constant than hafnium oxide having an amorphous structure. Therefore, in order to obtain a transistor with low off-state current, it is preferable to use hafnium oxide having a crystal structure. Examples of the crystal structure include a monoclinic system and a cubic system. Note that one embodiment of the present invention is not limited thereto.
  • a silicon nitride film is formed as the insulating film 106 and a silicon oxide film is formed as the insulating film 107. Since the silicon nitride film has a higher relative dielectric constant than that of the silicon oxide film and has a large film thickness necessary for obtaining a capacitance equivalent to that of the silicon oxide film, a silicon nitride film is used as a gate insulating film of the transistor 100. Insulating film can be thickened. Accordingly, a decrease in the withstand voltage of the transistor 100 can be suppressed, and further, the withstand voltage can be improved, so that electrostatic breakdown of the transistor 100 can be suppressed.
  • oxide semiconductor film 108 any of the above materials can be used.
  • the oxide semiconductor film 108b is an In-M-Zn oxide
  • the atomic ratio of the metal elements of the sputtering target used for forming the In-M-Zn oxide preferably satisfies In> M.
  • the oxide semiconductor films 108a and 108c are In-M-Zn oxides
  • the atomic ratio of the metal elements of the sputtering target used for forming the In-M-Zn oxide satisfies In ⁇ M. It is preferable.
  • each of the oxide semiconductor films 108 is an In-M-Zn oxide
  • a target including a polycrystalline In-M-Zn oxide is preferably used as a sputtering target.
  • the oxide semiconductor films 108a, 108b, and 108c having crystallinity can be easily formed.
  • the atomic ratio of the oxide semiconductor films 108a, 108b, and 108c to be formed includes a variation of ⁇ 40% in the atomic ratio of the metal element included in the sputtering target.
  • the atomic ratio of the oxide semiconductor film 108b to be formed is In: Ga: Zn may be in the vicinity of 4: 2: 3.
  • the oxide semiconductor film 108 has an energy gap of 2 eV or more, preferably 2.5 eV or more, more preferably 3 eV or more.
  • an oxide semiconductor film with an energy gap of 2 eV or more, preferably 2 eV or more and 3.0 eV or less is used for the oxide semiconductor film 108b, and an energy gap of 2.5 eV or more and 3 is used for the oxide semiconductor films 108a and 108c. It is preferable to use an oxide semiconductor film of .5 eV or less.
  • the energy gap between the oxide semiconductor films 108a and 108c is preferably larger than that of the oxide semiconductor film 108b.
  • the thicknesses of the oxide semiconductor films 108a, 108b, and 108c are each 3 nm to 200 nm, preferably 3 nm to 100 nm, more preferably 3 nm to 50 nm.
  • oxide semiconductor films 108a and 108c oxide semiconductor films with low carrier density are used.
  • the oxide semiconductor films 108a and 108c have a carrier density of 1 ⁇ 10 17 cm ⁇ 3 or less, preferably 1 ⁇ 10 15 cm ⁇ 3 or less, more preferably 1 ⁇ 10 13 cm ⁇ 3 or less, more preferably 1 ⁇ 10 11 cm -3 or less.
  • a transistor having an appropriate composition may be used depending on required semiconductor characteristics and electrical characteristics (such as field-effect mobility and threshold voltage) of a transistor.
  • the carrier density, impurity concentration, defect density, atomic ratio of metal element to oxygen, interatomic distance, density, and the like of the oxide semiconductor film 108 are appropriate. It is preferable.
  • an oxide semiconductor film with a low impurity concentration and a low density of defect states is preferably used because a transistor having more excellent electric characteristics can be manufactured.
  • low impurity concentration and low defect level density are referred to as high purity intrinsic or substantially high purity intrinsic.
  • a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has few carrier generation sources, and thus can have a low carrier density. Therefore, a transistor in which a channel region is formed in the oxide semiconductor film rarely has electrical characteristics (also referred to as normally-on) in which the threshold voltage is negative.
  • a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has a low density of defect states, and thus may have a low density of trap states.
  • a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has an extremely small off-state current, a channel width of 1 ⁇ 10 6 ⁇ m, and a channel length L of 10 ⁇ m.
  • the voltage between the drain electrodes is in the range of 1V to 10V, it is possible to obtain a characteristic that the off-current is less than the measurement limit of the semiconductor parameter analyzer, that is, 1 ⁇ 10 ⁇ 13 A or less.
  • a transistor in which a channel region is formed in the high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor film can be a highly reliable transistor with little variation in electrical characteristics.
  • the charge trapped in the trap level of the oxide semiconductor film takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel region is formed in an oxide semiconductor film with a high trap state density may have unstable electrical characteristics.
  • impurities include hydrogen, nitrogen, alkali metals, and alkaline earth metals.
  • Hydrogen contained in the oxide semiconductor film reacts with oxygen bonded to metal atoms to become water, and forms oxygen vacancies in a lattice from which oxygen is released (or a portion from which oxygen is released). When hydrogen enters the oxygen vacancies, electrons serving as carriers may be generated. In addition, a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor including an oxide semiconductor film containing hydrogen is likely to be normally on. Therefore, it is preferable that hydrogen be reduced in the oxide semiconductor film 108 as much as possible.
  • the hydrogen concentration obtained by SIMS analysis is 2 ⁇ 10 20 atoms / cm 3 or less, preferably 5 ⁇ 10 19 atoms / cm 3 or less, more preferably 1 ⁇ 10 19. atoms / cm 3 or less, 5 ⁇ 10 18 atoms / cm 3 or less, preferably 1 ⁇ 10 18 atoms / cm 3 or less, more preferably 5 ⁇ 10 17 atoms / cm 3 or less, more preferably 1 ⁇ 10 16 atoms / cm 3 or less. cm 3 or less.
  • the oxide semiconductor film 108b preferably includes a region with a lower hydrogen concentration than the oxide semiconductor film 108c. Since the oxide semiconductor film 108b has a region with a lower hydrogen concentration than the oxide semiconductor film 108c, a highly reliable semiconductor device can be obtained.
  • the oxide semiconductor film 108b contains silicon or carbon which is one of Group 14 elements, oxygen vacancies increase in the oxide semiconductor film 108b, and the oxide semiconductor film 108b becomes n-type. Therefore, the concentration of silicon or carbon in the oxide semiconductor film 108b and the concentration of silicon or carbon in the vicinity of the interface with the oxide semiconductor film 108b (concentration obtained by SIMS analysis) are 2 ⁇ 10 18 atoms / cm 3 or less. Preferably, it is 2 ⁇ 10 17 atoms / cm 3 or less.
  • the concentration of alkali metal or alkaline earth metal obtained by SIMS analysis is set to 1 ⁇ 10 18 atoms / cm 3 or lower, preferably 2 ⁇ 10 16 atoms / cm 3 or lower.
  • the concentration of alkali metal or alkaline earth metal in the oxide semiconductor film 108b is set to 1 ⁇ 10 18 atoms / cm 3 or lower, preferably 2 ⁇ 10 16 atoms / cm 3 or lower.
  • the nitrogen in the oxide semiconductor film 108b is preferably reduced as much as possible.
  • the nitrogen concentration obtained by SIMS analysis is preferably 5 ⁇ 10 18 atoms / cm 3 or less.
  • the oxide semiconductor film 108b and the oxide semiconductor film 108c may each have a non-single-crystal structure.
  • the non-single crystal structure includes, for example, a CAAC-OS (C Axis Crystalline Oxide Semiconductor), a polycrystalline structure, a microcrystalline structure, or an amorphous structure, which will be described later.
  • CAAC-OS C Axis Crystalline Oxide Semiconductor
  • the amorphous structure has the highest density of defect states
  • the CAAC-OS has the lowest density of defect states.
  • the insulating films 114 and 116 function as a second gate insulating film of the transistor 100.
  • the insulating films 114 and 116 have a function of supplying oxygen to the oxide semiconductor film 108. That is, the insulating films 114 and 116 include oxygen.
  • the insulating film 114 is an insulating film that can transmit oxygen. Note that the insulating film 114 also functions as a damage reducing film for the oxide semiconductor film 108 when an insulating film 116 to be formed later is formed.
  • silicon oxide, silicon oxynitride, or the like with a thickness of 5 nm to 150 nm, preferably 5 nm to 50 nm can be used.
  • the insulating film 114 preferably has a small amount of defects.
  • the insulating film 114 can be formed using an oxide insulating film having a low level density due to nitrogen oxides.
  • the level density due to the nitrogen oxide can be formed between the energy (Ev_os) at the upper end of the valence band of the oxide semiconductor film and the energy (Ec_os) at the lower end of the conduction band of the oxide semiconductor film.
  • the oxide insulating film a silicon oxynitride film with a low emission amount of nitrogen oxide, an aluminum oxynitride film with a low emission amount of nitrogen oxide, or the like can be used.
  • a silicon oxynitride film with a small amount of released nitrogen oxide is a film in which the amount of released ammonia is larger than the amount of released nitrogen oxide in the temperature programmed desorption gas analysis method.
  • the amount of released ammonia is Is 1 ⁇ 10 18 pieces / cm 3 or more and 5 ⁇ 10 19 pieces / cm 3 or less.
  • the amount of ammonia released is the amount released by heat treatment at a film surface temperature of 50 ° C. to 650 ° C., preferably 50 ° C. to 550 ° C.
  • Nitrogen oxide (NO x , x exceeds 0 and is 2 or less, preferably 1 or more and 2 or less), typically NO 2 or NO forms a level in the insulating film 114 or the like.
  • the level is located in the energy gap of the oxide semiconductor film 108. Therefore, when nitrogen oxide diffuses to the interface between the insulating film 114 and the oxide semiconductor film 108, the level may trap electrons on the insulating film 114 side. As a result, trapped electrons remain in the vicinity of the interface between the insulating film 114 and the oxide semiconductor film 108, so that the threshold voltage of the transistor is shifted in the positive direction.
  • nitrogen oxides react with ammonia and oxygen during heat treatment. Since nitrogen oxide contained in the insulating film 114 reacts with ammonia contained in the insulating film 116 in the heat treatment, nitrogen oxide contained in the insulating film 114 is reduced. Therefore, electrons are hardly trapped at the interface between the insulating film 114 and the oxide semiconductor film 108.
  • the oxide insulating film as the insulating film 114, a shift in threshold voltage of the transistor can be reduced, and variation in electric characteristics of the transistor can be reduced.
  • the insulating film 114 has a g value of 2.037 or more in a spectrum obtained by measurement with an ESR of 100 K or less by heat treatment in a manufacturing process of the transistor, typically 300 ° C. or more and less than 350 ° C.
  • a first signal having a g value of 2.001 or more and 2.003 or less and a third signal having a g value of 1.964 or more and 1.966 or less are observed.
  • the split width of the first signal and the second signal and the split width of the second signal and the third signal are about 5 mT in the X-band ESR measurement.
  • the first signal having a g value of 2.037 to 2.039
  • the second signal having a g value of 2.001 to 2.003
  • the total density of the spins of the third signal is less than 1 ⁇ 10 18 spins / cm 3 , typically 1 ⁇ 10 17 spins / cm 3 or more and less than 1 ⁇ 10 18 spins / cm 3 .
  • the total spin density of the third signal that is 1.966 or less corresponds to a signal caused by nitrogen oxides (NO x , x is greater than 0 and 2 or less, preferably 1 or more and 2 or less).
  • nitrogen oxides include nitrogen monoxide and nitrogen dioxide. That is, the first signal having a g value of 2.037 to 2.039, the second signal having a g value of 2.001 to 2.003, and the g value of 1.964 to 1.966. It can be said that the smaller the total density of spins of the third signal, the smaller the content of nitrogen oxide contained in the oxide insulating film.
  • the oxide insulating film has a nitrogen concentration measured by SIMS of 6 ⁇ 10 20 atoms / cm 3 or less.
  • oxide insulating film By forming the oxide insulating film using a PECVD method using silane and dinitrogen monoxide with a substrate temperature of 220 ° C. or higher and 350 ° C. or lower, a dense and high hardness film is formed. be able to.
  • the insulating film 116 is formed using an oxide insulating film containing more oxygen than that in the stoichiometric composition. Part of oxygen is released by heating from the oxide insulating film containing oxygen in excess of that in the stoichiometric composition.
  • An oxide insulating film containing oxygen in excess of the stoichiometric composition has an oxygen desorption amount of 1.0 ⁇ 10 19 atoms / cm 3 or more in terms of oxygen atoms in TDS analysis.
  • the oxide insulating film is preferably 3.0 ⁇ 10 20 atoms / cm 3 or more.
  • the surface temperature of the film in the TDS is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 500 ° C.
  • silicon oxide, silicon oxynitride, or the like having a thickness of 30 nm to 500 nm, preferably 50 nm to 400 nm can be used.
  • the insulating film 116 preferably has a small amount of defects.
  • the insulating films 114 and 116 can be made of the same kind of material, the interface between the insulating film 114 and the insulating film 116 may not be clearly confirmed. Therefore, in this embodiment mode, the interface between the insulating film 114 and the insulating film 116 is indicated by a broken line. Note that although a two-layer structure of the insulating film 114 and the insulating film 116 has been described in this embodiment mode, the present invention is not limited thereto, and for example, a single-layer structure of the insulating film 114 or a stacked structure of three or more layers may be used. Good.
  • the insulating film 118 functions as a protective insulating film for the transistor 100.
  • the insulating film 118 has one or both of hydrogen and nitrogen. Alternatively, the insulating film 118 includes nitrogen and silicon.
  • the insulating film 118 has a function of blocking oxygen, hydrogen, water, alkali metal, alkaline earth metal, or the like.
  • a nitride insulating film can be used as the insulating film 118.
  • the nitride insulating film include silicon nitride, silicon nitride oxide, aluminum nitride, and aluminum nitride oxide.
  • various films such as the conductive film, the insulating film, and the oxide semiconductor film described above can be formed by a sputtering method or a PECVD method, but other methods such as a thermal CVD (Chemical Vapor Deposition) method can be used. May be formed.
  • thermal CVD Chemical Vapor Deposition
  • examples of the thermal CVD method include MOCVD (Metal Organic Chemical Vapor Deposition) method or ALD (Atomic Layer Deposition) method.
  • the thermal CVD method has an advantage that no defects are generated due to plasma damage because it is a film forming method that does not use plasma.
  • film formation may be performed by sending a source gas and an oxidant into the chamber at the same time, making the inside of the chamber under atmospheric pressure or reduced pressure, reacting in the vicinity of the substrate or on the substrate and depositing on the substrate. .
  • film formation may be performed by setting the inside of the chamber to atmospheric pressure or reduced pressure, sequentially introducing source gases for reaction into the chamber, and repeating the order of gas introduction.
  • the thermal CVD method such as the MOCVD method and the ALD method can form various films such as the conductive film, the insulating film, the oxide semiconductor film, and the metal oxide film of the above embodiment, for example, an In—Ga—ZnO film.
  • Is used trimethylindium, trimethylgallium, and dimethylzinc are used.
  • the chemical formula of trimethylindium is In (CH 3 ) 3 .
  • the chemical formula of trimethylgallium is Ga (CH 3 ) 3 .
  • the chemical formula of dimethylzinc is Zn (CH 3 ) 2 .
  • Triethylgallium (chemical formula Ga (C 2 H 5 ) 3 ) can be used instead of trimethylgallium, and diethylzinc (chemical formula Zn (C 2 H 5 ) is used instead of dimethylzinc. 2 ) can also be used.
  • hafnium oxide film when a hafnium oxide film is formed by a film formation apparatus using ALD, a liquid containing a solvent and a hafnium precursor compound (hafnium amide such as hafnium alkoxide or tetrakisdimethylamide hafnium (TDMAH)) is vaporized.
  • hafnium amide such as hafnium alkoxide or tetrakisdimethylamide hafnium (TDMAH)
  • gases that is, source gas and ozone (O 3 ) as an oxidizing agent are used.
  • source gas and ozone (O 3 ) as an oxidizing agent are used.
  • the chemical formula of tetrakisdimethylamide hafnium is Hf [N (CH 3 ) 2 ] 4 .
  • Other material liquids include tetrakis (ethylmethylamide) hafnium.
  • a source gas obtained by vaporizing a liquid such as trimethylaluminum (TMA)
  • TMA trimethylaluminum
  • H 2 a solvent and an aluminum precursor compound
  • gases of O Two kinds of gases of O are used.
  • trimethylaluminum is Al (CH 3 ) 3 .
  • Other material liquids include tris (dimethylamido) aluminum, triisobutylaluminum, aluminum tris (2,2,6,6-tetramethyl-3,5-heptanedionate) and the like.
  • hexachlorodisilane is adsorbed on the film formation surface, chlorine contained in the adsorbate is removed, and an oxidizing gas (O 2 , monoxide) Dinitrogen) radicals are supplied to react with the adsorbate.
  • oxidizing gas O 2 , monoxide
  • tungsten film is formed by a film forming apparatus using ALD
  • an initial tungsten film is formed by repeatedly introducing WF 6 gas and B 2 H 6 gas successively, and then WF 6 gas and H 2.
  • a tungsten film is formed using a gas.
  • SiH 4 gas may be used instead of B 2 H 6 gas.
  • an oxide semiconductor film such as an In—Ga—ZnO film is formed by a film formation apparatus using ALD
  • In (CH 3 ) 3 gas and O 3 gas are sequentially introduced and In—O is sequentially introduced.
  • a GaO layer is formed using Ga (CH 3 ) 3 gas and O 3 gas
  • a ZnO layer is formed using Zn (CH 3 ) 2 gas and O 3 gas.
  • a mixed compound layer such as an In—Ga—O layer, an In—Zn—O layer, or a Ga—Zn—O layer may be formed using these gases.
  • O 3 may be used of H 2 O gas obtained by bubbling with an inert gas such as Ar in place of the gas, but better to use an O 3 gas containing no H are preferred.
  • In (C 2 H 5 ) 3 gas may be used instead of In (CH 3 ) 3 gas.
  • Ga (C 2 H 5 ) 3 gas may be used instead of Ga (CH 3 ) 3 gas.
  • Zn (CH 3 ) 2 gas may be used.
  • FIGS. 14A to 17B are cross-sectional views illustrating a method for manufacturing a semiconductor device.
  • FIGS. 14A to 14C, FIGS. 15A to 15C, and FIGS. (C) (E) and FIGS. 17 (A), (C), and (E) are channel length directions indicated by X1-X2, and FIGS. 14 (B), (D), (F), and FIGS. D, (F), FIGS. 16B, 16D, 17F, 17B, 17D, and 17F are cross-sectional views in the channel width direction indicated by Y1-Y2.
  • a conductive film is formed over the substrate 102, and the conductive film is processed by a lithography process and an etching process, so that the conductive film 104 functioning as a first gate electrode is formed.
  • insulating films 106 and 107 functioning as first gate insulating films are formed over the conductive film 104 (see FIGS. 14A and 14B).
  • a glass substrate is used as the substrate 102, and a 10-nm-thick titanium film, a 100-nm-thick copper film, and a 50-nm-thick tantalum nitride film are used as the conductive film 104 functioning as the first gate electrode.
  • a 10-nm-thick titanium film, a 100-nm-thick copper film, and a 50-nm-thick tantalum nitride film are used as the conductive film 104 functioning as the first gate electrode.
  • conductive film 104 functioning as the first gate electrode.
  • insulating film 106 can have a stacked structure of silicon nitride films.
  • the insulating film 106 can have a three-layer structure including a first silicon nitride film, a second silicon nitride film, and a third silicon nitride film. As an example of the three-layer structure, it can be formed as follows.
  • the first silicon nitride film for example, silane having a flow rate of 200 sccm, nitrogen having a flow rate of 2000 sccm, and ammonia gas having a flow rate of 100 sccm are supplied as source gases to the reaction chamber of the PECVD apparatus, and the pressure in the reaction chamber is controlled to 100 Pa. What is necessary is just to form 2000 W electric power using a high frequency power supply of 27.12 MHz so that thickness may be set to 50 nm.
  • silane having a flow rate of 200 sccm, nitrogen having a flow rate of 2000 sccm, and ammonia gas having a flow rate of 2000 sccm are supplied as source gases to the reaction chamber of the PECVD apparatus, and the pressure in the reaction chamber is controlled to 100 Pa;
  • a thickness of 300 nm may be formed by supplying 2000 W of power using a 12 MHz high frequency power source.
  • silane having a flow rate of 200 sccm and nitrogen having a flow rate of 5000 sccm are supplied as source gases to the reaction chamber of the PECVD apparatus, the pressure in the reaction chamber is controlled to 100 Pa, and a high frequency power source of 27.12 MHz is used. Then, the power may be formed so as to have a thickness of 50 nm by supplying power of 2000 W.
  • the substrate temperature when forming the first silicon nitride film, the second silicon nitride film, and the third silicon nitride film can be 350 ° C. or lower.
  • the insulating film 106 has a three-layer structure of a silicon nitride film, for example, when a conductive film containing copper (Cu) is used for the conductive film 104, the following effects can be obtained.
  • the first silicon nitride film can suppress diffusion of copper (Cu) element from the conductive film 104.
  • the second silicon nitride film has a function of releasing hydrogen and can improve the withstand voltage of the insulating film functioning as a gate insulating film.
  • the third silicon nitride film emits less hydrogen from the third silicon nitride film and can suppress diffusion of hydrogen released from the second silicon nitride film.
  • the insulating film 107 is preferably formed using an insulating film containing oxygen in order to improve interface characteristics with the oxide semiconductor film 108 (more specifically, the oxide semiconductor film 108b) to be formed later. Further, oxygen may be added to the insulating film 107 after the insulating film 107 is formed. Examples of oxygen added to the insulating film 107 include oxygen radicals, oxygen atoms, oxygen atom ions, and oxygen molecular ions. Examples of the addition method include an ion doping method, an ion implantation method, and a plasma treatment method.
  • the oxide semiconductor film 108b and the oxide semiconductor film 108c are formed over the insulating film 107 (see FIGS. 14C and 14D).
  • FIGS. 14C and 14D are schematic cross-sectional views of the inside of a film formation apparatus when an oxide semiconductor film which will later become the oxide semiconductor film 108 is formed over the insulating film 107.
  • a sputtering apparatus is used as a film forming apparatus, and a target 191 installed inside the sputtering apparatus and a plasma 192 formed below the target 191 are schematically shown. Yes.
  • an oxide semiconductor film when forming an oxide semiconductor film, plasma is discharged in an atmosphere containing a first oxygen gas. At that time, oxygen is added into the insulating film 107 to be a formation surface of the oxide semiconductor film.
  • an inert gas eg, helium gas, argon gas, xenon gas, or the like
  • helium gas e.g, helium gas, argon gas, xenon gas, or the like
  • the first oxygen gas may be contained at least when forming the oxide semiconductor film, and the ratio of the first oxygen gas to the entire deposition gas when forming the oxide semiconductor film is as follows: It is greater than 0% and not more than 100%, preferably not less than 10% and not more than 100%, more preferably not less than 30% and not more than 100%.
  • FIGS. 14C and 14D oxygen or excess oxygen added to the insulating film 107 is schematically represented by broken-line arrows.
  • the substrate temperatures at the time of forming the oxide semiconductor film 108b and the oxide semiconductor film 108c may be the same or different. Note that it is preferable that the substrate temperatures of the oxide semiconductor film 108b and the oxide semiconductor film 108c be the same because manufacturing costs can be reduced.
  • the substrate temperature when the oxide semiconductor film 108 is formed is from room temperature to less than 340 ° C., preferably from room temperature to 300 ° C., more preferably from 100 ° C. to 250 ° C., and even more preferably from 100 ° C. to 200 ° C. It is as follows. By forming the oxide semiconductor film 108 by heating, the crystallinity of the oxide semiconductor film 108 can be increased. On the other hand, when a large glass substrate (for example, the sixth generation to the tenth generation) is used as the substrate 102, the substrate temperature when the oxide semiconductor film 108 is formed is 150 ° C. or higher and lower than 340 ° C., The substrate 102 may be deformed (distorted or warped). Therefore, in the case where a large glass substrate is used, deformation of the glass substrate can be suppressed by setting the substrate temperature at the time of forming the oxide semiconductor film 108 to 100 ° C. or higher and lower than 150 ° C.
  • a large glass substrate for example, the sixth generation to the
  • oxygen gas or argon gas used as a sputtering gas is a gas having a dew point of ⁇ 40 ° C. or lower, preferably ⁇ 80 ° C. or lower, more preferably ⁇ 100 ° C. or lower, more preferably ⁇ 120 ° C. or lower. By using it, moisture and the like can be prevented from being taken into the oxide semiconductor film as much as possible.
  • the chamber in the sputtering apparatus is provided with an adsorption-type vacuum exhaust pump such as a cryopump so as to remove water or the like which is an impurity for the oxide semiconductor film as much as possible. It is preferable to use and evacuate a high vacuum (from 5 ⁇ 10 ⁇ 7 Pa to about 1 ⁇ 10 ⁇ 4 Pa). Alternatively, it is preferable to combine a turbo molecular pump and a cold trap so that a gas, particularly a gas containing carbon or hydrogen, does not flow backward from the exhaust system into the chamber.
  • an oxide semiconductor film to be an oxide semiconductor film 108b is formed later, an oxide semiconductor film to be an oxide semiconductor film 108c later is formed. Note that when these oxide semiconductor films are formed, plasma may be discharged in an atmosphere containing the second oxygen gas.
  • the ratio of the first oxygen gas when the oxide semiconductor film which will be the oxide semiconductor film 108b later is formed and the second oxygen gas when the oxide semiconductor film which will be the oxide semiconductor film 108c later is formed may be the same or different.
  • An oxide semiconductor film to be the oxide semiconductor film 108c later is formed by a method. The substrate temperature at the time of forming these oxide semiconductor films is set to 170 ° C.
  • an oxygen gas with a flow rate of 15 sccm and an argon gas with a flow rate of 35 sccm are used.
  • an oxygen gas with a flow rate of 25 sccm and an argon gas with a flow rate of 25 sccm are used.
  • the oxide semiconductor film formed is processed into a desired shape, whereby the island-shaped oxide semiconductor film 108b and the island-shaped oxide semiconductor film 108c are formed (see FIGS. 14E and 14F). ). Note that in this embodiment, the oxide semiconductor film 108b is formed using the oxide semiconductor film 108b and the oxide semiconductor film 108c (see FIGS. 14E and 14F).
  • first heat treatment heat treatment
  • hydrogen, water, and the like contained in the oxide semiconductor film 108 can be reduced.
  • heat treatment for reducing hydrogen, water, and the like may be performed before the oxide semiconductor film 108 is processed into an island shape.
  • the first heat treatment is one of purification treatments of the oxide semiconductor film.
  • the first heat treatment can be, for example, 150 ° C. or higher and lower than the strain point of the substrate, preferably 200 ° C. or higher and 450 ° C. or lower, more preferably 250 ° C. or higher and 350 ° C. or lower.
  • an electric furnace, an RTA (Rapid Thermal Anneal) apparatus, or the like can be used for the first heat treatment.
  • the first heat treatment is performed in an atmosphere of nitrogen, oxygen, ultra-dry air (air with a water content of 20 ppm or less, preferably 1 ppm or less, preferably 10 ppb or less), or a rare gas (such as argon or helium). Just do it.
  • nitrogen, oxygen, ultra-dry air air with a water content of 20 ppm or less, preferably 1 ppm or less, preferably 10 ppb or less
  • a rare gas such as argon or helium
  • the heat treatment may be performed in an oxygen or ultra-dry air atmosphere.
  • hydrogen, water, and the like contained in the oxide semiconductor film can be eliminated and oxygen can be supplied into the oxide semiconductor film.
  • oxygen vacancies contained in the oxide semiconductor film can be reduced.
  • a conductive film 112 which will be a source electrode and a drain electrode later is formed over the insulating film 107 and the oxide semiconductor film 108 by a sputtering method (see FIGS. 15A and 15B).
  • conductive films 112_1, 112_2, and 112_3 are stacked as the conductive film 112.
  • a stacked film in which a 50-nm-thick tungsten film as the conductive film 112_1, a 200-nm-thick copper film as the conductive film 112_2, and a 5-nm-thick tungsten film as the conductive film 112_3 are sequentially stacked is formed by a sputtering method. Note that although the conductive film 112_1 and the conductive film 112_3 are formed using the same material in this embodiment, the present invention is not limited to this.
  • a stacked film in which a tungsten film with a thickness of 50 nm is formed as the conductive film 112_1, a copper film with a thickness of 200 nm as the conductive film 112_2, and a titanium film with a thickness of 50 nm as the conductive film 112_3 may be used.
  • the conductive film 112 has a three-layer structure, the present invention is not limited to this.
  • the conductive film 112 may have a two-layer structure or a four-layer structure.
  • masks 141a and 141b are formed in desired regions over the conductive film 112_3.
  • the conductive films 112_2 and 112_3 are processed using the masks 141a and 141b to form island-shaped conductive films 112a_2, 112b_2, 112a_3, and 112b_3 that are separated from each other (FIGS. 15C and 15D). )reference).
  • the conductive films 112_2 and 112_3 are processed using a wet etching apparatus.
  • the method for processing the conductive film 112 is not limited to this, and for example, a dry etching apparatus may be used. Note that the manufacturing cost can be reduced by processing the conductive film 112 using a wet etching apparatus rather than processing the conductive film 112 using a dry etching apparatus.
  • the end portions of the conductive films 112a_2 and 112b_2 are silicided, so that regions 112a_2a and 112b_2a having copper and regions 112a_2b and 112b_2b having copper silicide are formed.
  • FIGS. 15E and 15F are schematic cross-sectional views inside the plasma device when the ends of the conductive films 112a_2 and 112b_2 are silicided. 15E and 15F schematically show plasma 195 generated inside the PECVD apparatus using a PECVD apparatus as the plasma apparatus.
  • Copper exposed at the ends of the conductive films 112a_2 and 112b_2 easily forms an oxide film on the surface. Therefore, as a pretreatment for siliciding copper, plasma is discharged in an atmosphere containing a reducing gas (for example, hydrogen gas, ammonia gas, etc.) in order to remove the oxide film covering the copper surface. . At that time, the oxide film covering the copper surface is reduced, and copper is exposed at the ends of the conductive films 112a_2 and 112b_2.
  • the reduction method for removing the oxide film is not limited to plasma treatment.
  • the surface of copper may be exposed to an atmosphere containing a reducing gas (for example, hydrogen gas, ammonia gas, etc.) and heat treatment may be performed for reduction.
  • the substrate temperature when performing the plasma treatment and the heat treatment is preferably 300 ° C. or higher, more preferably 350 ° C. or higher. In the present embodiment, the substrate temperature when removing the oxide film covering the copper surface is set to 350 ° C.
  • the substrate temperature when forming the copper silicide is preferably 200 ° C. or higher and 400 ° C. or lower, more preferably 220 ° C. or higher and 350 ° C. or lower. In this embodiment, the substrate temperature for forming copper silicide is 220 ° C., and a silane gas with a flow rate of 300 sccm and a nitrogen gas with a flow rate of 500 sccm are used.
  • the substrate temperature when removing the oxide film on the copper surface and the substrate temperature when forming the copper silicide be equalized because the oxide film removal and the copper silicide formation can be performed in the same apparatus or the same chamber. In this case, it is preferable that the substrate temperature when forming the copper silicide be 350 ° C.
  • the gas for forming the copper silicide only needs to contain at least silicon, and the ratio of the gas containing silicon in the total gas for forming the copper silicide is greater than 0% and not more than 100%. , Preferably 10% to 100%, more preferably 30% to 100%.
  • silicon or silane added to the conductive films 112a_2 and 112b_2 is schematically represented by dashed arrows.
  • plasma may be discharged in an atmosphere of a gas containing nitrogen to form copper silicide nitride containing copper, silicon, and nitrogen in the conductive films 112a_2 and 112b_2.
  • copper silicide nitride containing copper, silicon, and nitrogen may be formed in the conductive films 112a_2 and 112b_2 by performing heat treatment by exposing the substrate to a gas atmosphere containing nitrogen.
  • masks 142a and 142b are formed in part over the conductive film 112_1 and desired regions over the conductive films 112a_2, 112b_2, 112a_3, and 112b_3. Subsequently, the conductive film 112_1 is processed using the masks 142a and 142b, whereby island-shaped conductive films 112a_1 and 112b_1 that are separated from each other are formed.
  • the conductive film 112a_1, the conductive film 112a_2 including the region 112a_2 and the region 112a_2b, the conductive film 112a including the conductive film 112_3, the conductive film 112b_1, and the conductive film 112b_2 including the region 112b_2a and the region 112b_2b are included.
  • a conductive film 112b including the conductive film 112b_3 is formed (see FIGS. 16A and 16B).
  • the conductive film 112_1 is processed using a dry etching apparatus.
  • the method for processing the conductive film 112_1 is not limited to this, and a wet etching apparatus may be used, for example.
  • a finer pattern can be formed by processing the conductive film 112_1 using a dry etching apparatus than by processing the conductive film 112_1 using a wet etching apparatus.
  • the surface (back channel side) of the oxide semiconductor film 108 may be cleaned after the conductive films 112a and 112b are formed.
  • the cleaning method include cleaning using a chemical solution such as phosphoric acid.
  • a chemical solution such as phosphoric acid
  • impurities attached to the surface of the oxide semiconductor film 108b eg, elements contained in the conductive films 112a and 112b
  • the cleaning is not necessarily performed, and in some cases, the cleaning may not be performed.
  • the region exposed from the conductive films 112a and 112b of the oxide semiconductor film 108 may be thin.
  • Step of Forming Second Gate Insulating Film the insulating film 114 and the insulating film 116 are formed over the oxide semiconductor film 108 and the conductive films 112a and 112b (see FIGS. 16C and 16D).
  • the insulating film 114 it is preferable to continuously form the insulating film 116 without exposure to the air.
  • the insulating film 114 and the insulating film are formed by continuously forming the insulating film 116 by adjusting one or more of the flow rate, pressure, high frequency power, and substrate temperature of the source gas without opening to the atmosphere.
  • the concentration of impurities derived from atmospheric components can be reduced at the interface with 116, and oxygen contained in the insulating films 114 and 116 can be transferred to the oxide semiconductor film 108. The amount can be reduced.
  • a silicon oxynitride film can be formed by a PECVD method.
  • a deposition gas and an oxidation gas containing silicon as the source gas.
  • the deposition gas containing silicon include silane, disilane, trisilane, and fluorinated silane.
  • the oxidizing gas include dinitrogen monoxide and nitrogen dioxide.
  • the flow rate of the oxidizing gas is more than 20 times and less than 100 times, preferably 40 times or more and 80 times or less, and the pressure in the processing chamber is less than 100 Pa, preferably 50 Pa or less with respect to the flow rate of the deposition gas.
  • the insulating film 114 contains nitrogen and has a small amount of defects.
  • the temperature at which the substrate 102 is held is 220 ° C.
  • silane with a flow rate of 50 sccm and dinitrogen monoxide with a flow rate of 2000 sccm are used as source gases
  • the pressure in the processing chamber is 20 Pa
  • parallel plates A silicon oxynitride film is formed by a PECVD method in which high-frequency power supplied to the electrode is 13.56 MHz and 100 W (power density is 1.6 ⁇ 10 ⁇ 2 W / cm 2 ).
  • a substrate placed in a processing chamber evacuated by a PECVD apparatus is held at 180 ° C. or higher and 350 ° C. or lower, and a raw material gas is introduced into the processing chamber so that the pressure in the processing chamber is 100 Pa or higher and 250 Pa or lower. , more preferably not more than 200Pa than 100 Pa, the electrode provided in the processing chamber 0.17 W / cm 2 or more 0.5 W / cm 2 or less, more preferably 0.25 W / cm 2 or more 0.35 W / cm 2 or less of A silicon oxide film or a silicon oxynitride film is formed depending on conditions for supplying high-frequency power.
  • the oxygen content in the insulating film 116 is higher than the stoichiometric composition.
  • a film formed at the above substrate temperature since the bonding force between silicon and oxygen is weak, part of oxygen in the film is released by heat treatment in a later step. As a result, an oxide insulating film containing more oxygen than that in the stoichiometric composition and from which part of oxygen is released by heating can be formed.
  • the insulating film 114 serves as a protective film for the oxide semiconductor film 108 in the step of forming the insulating film 116. Therefore, the insulating film 116 can be formed using high-frequency power with high power density while reducing damage to the oxide semiconductor film 108.
  • the amount of defects in the insulating film 116 can be reduced by increasing the flow rate of the deposition gas containing silicon with respect to the oxidizing gas under the deposition conditions of the insulating film 116.
  • An oxide insulating film with a small amount of defects that is preferably 1.5 ⁇ 10 17 spins / cm 3 or less can be formed. As a result, the reliability of the transistor 100 can be improved.
  • second heat treatment heat treatment
  • nitrogen oxides contained in the insulating films 114 and 116 can be reduced.
  • part of oxygen contained in the insulating films 114 and 116 can be moved to the oxide semiconductor film 108 by the second heat treatment, so that the amount of oxygen vacancies contained in the oxide semiconductor film 108 can be reduced.
  • the temperature of the second heat treatment is typically less than 400 ° C, preferably less than 375 ° C, and more preferably 150 ° C to 350 ° C.
  • the second heat treatment is performed in an atmosphere of nitrogen, oxygen, ultra-dry air (air with a water content of 20 ppm or less, preferably 1 ppm or less, preferably 10 ppb or less), or a rare gas (such as argon or helium). Just do it.
  • an electric furnace, an RTA apparatus, or the like can be used for the heat treatment in which hydrogen, water, or the like is preferably not contained in the nitrogen, oxygen, ultra-dry air, or the rare gas.
  • a mask is formed on the insulating film 116 by a lithography process, and an opening 152 c is formed in a desired region of the insulating films 114 and 116. Note that the opening 152c is formed so as to reach the conductive film 112b (see FIGS. 16E and 16F).
  • conductive films 120a and 120b are formed over the insulating film 116 so as to cover the opening 152c (see FIGS. 17A to 17D).
  • FIGS. 17A and 17B are schematic cross-sectional views inside the film formation apparatus when the conductive films 120 a and 120 b are formed over the insulating film 116.
  • a sputtering apparatus is used as a film forming apparatus, and a target 193 installed inside the sputtering apparatus and a plasma 194 formed below the target 193 are schematically shown. Yes.
  • the conductive films 120a and 120b when forming the conductive films 120a and 120b, plasma is discharged in an atmosphere containing a third oxygen gas. At that time, oxygen is added into the insulating film 116 which is a formation surface of the conductive films 120a and 120b.
  • an inert gas eg, helium gas, argon gas, xenon gas, or the like
  • oxygen can be preferably added to the insulating film 116.
  • the ratio of the fourth oxygen gas in the entire deposition gas may be 50% or more and 100% or less, preferably 80% or more and 100% or less. .
  • FIGS. 17A and 17B oxygen or excess oxygen added to the insulating film 116 is schematically represented by broken-line arrows.
  • the substrate temperature for forming the conductive films 120a and 120b is from room temperature to less than 340 ° C, preferably from room temperature to 300 ° C, more preferably from 100 ° C to 250 ° C, and even more preferably from 100 ° C to 200 ° C. It is as follows. By forming the conductive films 120a and 120b by heating, the crystallinity of the conductive films 120a and 120b can be increased. On the other hand, when a large glass substrate (for example, 6th generation to 10th generation) is used as the substrate 102, when the substrate temperature when forming the conductive films 120a and 120b is 150 ° C. or higher and lower than 340 ° C., The substrate 102 may be deformed (distorted or warped). Therefore, when a large glass substrate is used, deformation of the glass substrate can be suppressed by setting the substrate temperature at the time of forming the conductive films 120 a and 120 b to 100 ° C. or higher and lower than 150 ° C.
  • the method for adding oxygen to the insulating film 116 when the conductive films 120a and 120b are formed is exemplified, but the present invention is not limited thereto.
  • oxygen may be further added to the insulating film 116 after the conductive films 120a and 120b are formed.
  • the thickness of the oxide conductive film is preferably 1 nm or more and 20 nm or less, or 2 nm or more and 10 nm or less because oxygen can be suitably transmitted and release of oxygen can be suppressed.
  • oxygen is added to the insulating film 116 through the oxide conductive film.
  • the method for adding oxygen include an ion doping method, an ion implantation method, and a plasma treatment method. Further, when oxygen is added, oxygen can be effectively added to the insulating film 116 by applying a bias voltage to the substrate side.
  • an ashing device may be used as the bias voltage, and the power density of the bias voltage applied to the substrate side of the ashing device may be 1 W / cm 2 or more and 5 W / cm 2 or less.
  • the substrate temperature at the time of adding oxygen is from room temperature to 300 ° C., preferably from 100 ° C. to 250 ° C., whereby oxygen can be efficiently added to the insulating film 116.
  • the island-shaped conductive film 120a and the island-shaped conductive film 120b are formed by processing the formed conductive film into a desired shape (see FIGS. 17C and 17D).
  • the insulating film 118 is formed over the insulating film 116 and the conductive films 120a and 120b (see FIGS. 17E and 17F).
  • the insulating film 118 has one or both of hydrogen and nitrogen.
  • a silicon nitride film is preferably used.
  • the insulating film 118 can be formed using, for example, a sputtering method or a PECVD method.
  • the substrate temperature is lower than 400 ° C., preferably lower than 375 ° C., more preferably 180 ° C. or higher and 350 ° C. or lower. It is preferable to set the substrate temperature in the case of forming the insulating film 118 within the above range because a dense film can be formed.
  • oxygen or excess oxygen in the insulating films 114 and 116 can be moved to the oxide semiconductor film 108.
  • a heat treatment equivalent to the first heat treatment or the second heat treatment described above (hereinafter referred to as a third heat treatment) may be performed.
  • heat treatment is performed at a temperature lower than 400 ° C., preferably lower than 375 ° C., more preferably 180 ° C. or higher and 350 ° C. or lower.
  • oxygen or excess oxygen in the insulating film 116 can be moved into the oxide semiconductor film 108 (particularly, the oxide semiconductor film 108b), so that oxygen vacancies in the oxide semiconductor film 108 can be filled.
  • an insulating film 106 is provided below the insulating film 107, and an insulating film 118 is provided above the insulating films 114 and 116.
  • oxygen contained in the insulating films 107, 114, and 116 can be confined to the oxide semiconductor film 108 side. Oxygen can be preferably transferred to the oxide semiconductor film 108.
  • the insulating film 118 has one or both of hydrogen and nitrogen. Therefore, when the insulating film 118 is formed, the conductive films 120a and 120b in contact with the insulating film 118 have one or both of hydrogen and nitrogen added, so that the carrier density is increased and the conductive film is formed as an oxide conductive film. Can function.
  • a silicon nitride film is formed as the insulating film 118 by PECVD
  • a deposition gas containing silicon, nitrogen, and ammonia as a source gas.
  • ammonia is dissociated in the plasma and active species are generated.
  • the active species are a combination of silicon and hydrogen contained in a deposition gas containing silicon, and nitrogen. Break the triple bond. As a result, the bonding between silicon and nitrogen is promoted, the bonding between silicon and hydrogen is small, the defects are few, and a dense silicon nitride film can be formed.
  • the flow rate ratio of nitrogen to ammonia is preferably 5 to 50 times and 10 to 50 times.
  • a silicon nitride film with a thickness of 100 nm is formed as the insulating film 118 using a PECVD apparatus and using silane, nitrogen, and ammonia as source gases.
  • the flow rates are 50 sccm for silane, 5000 sccm for nitrogen, and 100 sccm for ammonia.
  • the processing chamber pressure is 100 Pa
  • the substrate temperature is 350 ° C.
  • high frequency power of 1000 W is supplied to the parallel plate electrodes using a high frequency power source of 27.12 MHz.
  • PECVD apparatus is a PECVD apparatus of a parallel plate type electrode area is 6000 cm 2, which is in terms 1.7 ⁇ 10 -1 W / cm 2 to the power per unit area power supplied (power density).
  • the transistor 100J illustrated in FIGS. 9A and 9B can be manufactured.
  • the substrate temperature is less than 400 ° C., preferably less than 375 ° C., more preferably 180 ° C. or more and 350 ° C. or less, so that deformation of the substrate ( This is preferable because distortion or warpage can be extremely reduced.
  • the substrate temperature at the time of forming the insulating films 106 and 107 typically, the substrate temperature at the time of forming the insulating films 106 and 107 (less than 400 ° C., preferably 250 ° C. to 350 ° C.), The substrate temperature at the time of forming the oxide semiconductor film 108 (room temperature to less than 340 ° C., preferably 100 ° C. to 200 ° C., more preferably 100 ° C.
  • the substrate at the time of forming the insulating films 116 and 118 Temperature (less than 400 ° C., preferably less than 375 ° C., more preferably 180 ° C. or more and 350 ° C. or less), first heat treatment or second heat treatment after addition of oxygen (less than 400 ° C., preferably less than 375 ° C., More preferably, 180 degreeC or more and 350 degrees C or less) etc. are mentioned.
  • FIGS. 18 to 20 are cross-sectional views illustrating a method for manufacturing a semiconductor device.
  • FIGS. 18A to 18C, FIGS. 19A to 19C, and FIG. 18B is a cross-sectional view in the channel width direction indicated by Y1-Y2.
  • FIG. 18B is a cross-sectional view in the channel width direction indicated by Y1-Y2. It is.
  • FIGS. 14 and 15 may be referred to.
  • a tungsten film with a thickness of 50 nm is formed as the conductive film 112_1 used for the conductive film 112, a copper film with a thickness of 200 nm as the conductive film 112_2, and a titanium film with a thickness of 50 nm as the conductive film 112_3.
  • a stacked film sequentially stacked is used.
  • the conductive film 112_1 is processed using the conductive films 112a_2, 112b_2, and 112_3 as masks, thereby forming island-shaped conductive films 112a_1 and 112b_1 that are separated from each other.
  • a conductive film 112b having see FIGS. 18A and 18B).
  • a method for forming the conductive films 112a and 112b As a method for forming the conductive films 112a and 112b, a method similar to that for the transistor 100J can be used.
  • insulating films 114 and 116 and an insulating film 118 are formed over the oxide semiconductor film 108 and the conductive films 112a and 112b (see FIGS. 18C, 18D, 18E, and 18F).
  • a method for forming the insulating films 114, 116, and 118 a method similar to that for the transistor 100J can be used.
  • a heat treatment equivalent to the first heat treatment or the second heat treatment described above (hereinafter referred to as a third heat treatment) may be performed.
  • heat treatment is performed at a temperature lower than 400 ° C., preferably lower than 375 ° C., more preferably 180 ° C. or higher and 350 ° C. or lower.
  • oxygen or excess oxygen in the insulating film 116 can be moved into the oxide semiconductor film 108 (particularly, the oxide semiconductor film 108b), so that oxygen vacancies in the oxide semiconductor film 108 can be filled.
  • FIG. 20 illustrates an oxide semiconductor by a substrate temperature (typically less than 375 ° C.) at the time of forming the insulating film 118 or a second heat treatment (typically less than 375 ° C.) after the insulating film 118 is formed.
  • 2 is a model diagram showing oxygen moving into a film 108.
  • oxygen oxygen radicals, oxygen atoms, or oxygen molecules
  • FIG. 20 oxygen (oxygen radicals, oxygen atoms, or oxygen molecules) in the oxide semiconductor film 108 is represented by a dashed arrow.
  • oxygen vacancies are compensated by movement of oxygen from an insulating film (here, the insulating film 107 and the insulating film 114) adjacent to the oxide semiconductor film 108.
  • an insulating film here, the insulating film 107 and the insulating film 1104.
  • oxygen gas is used and oxygen is added to the insulating film 107; thus, the insulating film 107 has an excess oxygen region.
  • oxygen gas is used to add oxygen into the insulating film 116 when the oxide conductive film is formed by sputtering, the insulating film 116 has an excess oxygen region.
  • the oxide semiconductor film 108 sandwiched between insulating films having excess oxygen regions is preferably filled with oxygen vacancies.
  • a mask is formed on the insulating film 118 by a lithography process, and an opening 152c is formed in a desired region of the insulating films 114, 116, and 118. Note that the opening 152c is formed so as to reach the conductive film 112b (see FIGS. 19A and 19B).
  • conductive films 120a and 120b are formed over the insulating film 116 so as to cover the opening 152c (see FIGS. 19C and 19D).
  • a method similar to that of the transistor 100J can be used.
  • the transistor 100M illustrated in FIG. 10C can be manufactured.
  • the oxide semiconductor preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to these, it is preferable that aluminum, gallium, yttrium, tin, or the like is contained. Further, one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like may be included.
  • the oxide semiconductor has indium, an element M, and zinc
  • the element M is aluminum, gallium, yttrium, tin, or the like.
  • Other elements applicable to the element M include boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M may be a combination of a plurality of the aforementioned elements.
  • FIGS. 21A, 21B, and 21C a preferable range of the atomic ratio of indium, the element M, and zinc included in the oxide semiconductor according to one embodiment of the present invention is used.
  • FIG. 21 does not describe the atomic ratio of oxygen.
  • the terms of the atomic ratio of indium, element M, and zinc included in the oxide semiconductor are [In], [M], and [Zn].
  • [In]: [M]: [Zn] (1 + ⁇ ): (1- ⁇ ): number of atoms of 4
  • a line to be a ratio and a line to have an atomic ratio of [In]: [M]: [Zn] (1 + ⁇ ) :( 1 ⁇ ): 5.
  • FIGS. 21A and 21B illustrate an example of a preferable range of the atomic ratio of indium, the element M, and zinc included in the oxide semiconductor of one embodiment of the present invention.
  • FIG. 22 shows the crystal structure of InMZnO 4 when observed from a direction parallel to the b-axis.
  • a metal element in a layer including M, Zn, and oxygen (hereinafter referred to as (M, Zn) layer) illustrated in FIG. 22 represents the element M or zinc.
  • the ratio of the element M and zinc shall be equal.
  • the element M and zinc can be substituted and the arrangement is irregular.
  • InMZnO 4 has a layered crystal structure (also referred to as a layered structure), and as shown in FIG. 22, a layer containing indium and oxygen (hereinafter referred to as an In layer) contains 1 element M, zinc, and oxygen.
  • the (M, Zn) layer having 2 is 2.
  • indium and element M can be substituted for each other. Therefore, the element M in the (M, Zn) layer can be replaced with indium and expressed as an (In, M, Zn) layer. In that case, a layered structure in which the In layer is 1 and the (In, M, Zn) layer is 2 is employed.
  • a film having an atomic ratio that deviates from the atomic ratio of the target is formed.
  • [Zn] of the film may be smaller than [Zn] of the target.
  • a plurality of phases may coexist in an oxide semiconductor (two-phase coexistence, three-phase coexistence, etc.).
  • the biphasic crystal structure and the layered crystal structure have two phases. Easy to coexist.
  • a grain boundary also referred to as a grain boundary
  • the carrier mobility (electron mobility) of the oxide semiconductor can be increased. This is because, in an oxide semiconductor containing indium, element M, and zinc, the s orbital of heavy metal mainly contributes to carrier conduction, and by increasing the indium content, the region where the s orbital overlaps becomes larger. This is because an oxide semiconductor with a high indium content has higher carrier mobility than an oxide semiconductor with a low indium content.
  • the oxide semiconductor of one embodiment of the present invention have an atomic ratio shown in a region A in FIG. 21A in which a carrier mobility is high and a layered structure with few grain boundaries is likely to be formed.
  • An oxide semiconductor having an atomic ratio represented by the region B is an excellent oxide semiconductor particularly having high crystallinity and high carrier mobility.
  • the conditions under which an oxide semiconductor forms a layered structure are not uniquely determined by the atomic ratio. Depending on the atomic ratio, there is a difference in difficulty for forming a layered structure. On the other hand, even if the atomic ratio is the same, there may be a layered structure or a layered structure depending on the formation conditions. Therefore, the illustrated region is a region where the oxide semiconductor has an atomic ratio with a layered structure, and the boundaries between the regions A to C are not strict.
  • oxide semiconductor for a transistor, carrier scattering and the like at grain boundaries can be reduced, so that a transistor with high field-effect mobility can be realized. In addition, a highly reliable transistor can be realized.
  • the oxide semiconductor has a carrier density of less than 8 ⁇ 10 11 / cm 3 , preferably less than 1 ⁇ 10 11 / cm 3 , more preferably less than 1 ⁇ 10 10 / cm 3 , and 1 ⁇ 10 ⁇ 9 / What is necessary is just to be cm 3 or more.
  • a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor has few carrier generation sources, and thus can have a low carrier density.
  • a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor has a low density of defect states, and thus may have a low density of trap states.
  • the charge trapped in the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel region is formed in an oxide semiconductor with a high trap state density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon, and the like.
  • the concentration of silicon or carbon in the oxide semiconductor and the concentration of silicon or carbon in the vicinity of the interface with the oxide semiconductor are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect level is formed and carriers may be generated in some cases. Therefore, a transistor including an oxide semiconductor containing an alkali metal or an alkaline earth metal is likely to be normally on. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor.
  • the concentration of alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • nitrogen in the oxide semiconductor is preferably reduced as much as possible.
  • the nitrogen concentration in the oxide semiconductor is less than 5 ⁇ 10 19 atoms / cm 3 in SIMS, preferably 5 ⁇ 10 18. atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, and even more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor reacts with oxygen bonded to a metal atom to become water, so that an oxygen vacancy may be formed in some cases.
  • an oxygen vacancy may be formed in some cases.
  • electrons serving as carriers may be generated.
  • a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor including an oxide semiconductor containing hydrogen is likely to be normally on. For this reason, it is preferable that hydrogen in the oxide semiconductor be reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm 3. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • Stable electrical characteristics can be provided by using an oxide semiconductor in which impurities are sufficiently reduced for a channel formation region of a transistor.
  • FIG. 23A is an example of a band diagram in the film thickness direction of a stacked structure including the insulator I1, the oxide semiconductor S1, the oxide semiconductor S2, the oxide semiconductor S3, and the insulator 12.
  • FIG. 23B is an example of a band diagram in the film thickness direction of a stacked structure including the insulator I1, the oxide semiconductor S2, the oxide semiconductor S3, and the insulator I2. Note that the band diagram shows the energy level (Ec) at the lower end of the conduction band of the insulator I1, the oxide semiconductor S1, the oxide semiconductor S2, the oxide semiconductor S3, and the insulator I2 for easy understanding.
  • Ec energy level
  • the energy level at the bottom of the conduction band is closer to the vacuum level than the oxide semiconductor S2, typically, the energy level at the bottom of the conduction band of the oxide semiconductor S2;
  • the difference from the energy level at the lower end of the conduction band of the oxide semiconductor S1 and the oxide semiconductor S3 is preferably 0.15 eV or more, or 0.5 eV or more, and 2 eV or less, or 1 eV or less.
  • the electron affinity of the oxide semiconductor S2 is larger than the electron affinity of the oxide semiconductor S1 and oxide semiconductor S3, and the electron affinity of the oxide semiconductor S1 and oxide semiconductor S3 and the electron affinity of the oxide semiconductor S2 are The difference is preferably 0.15 eV or more, or 0.5 eV or more, and 2 eV or less, or 1 eV or less.
  • the energy level at the lower end of the conduction band changes gently. In other words, it can be said that it is continuously changed or continuously joined.
  • the defect state density of the mixed layer formed at the interface between the oxide semiconductor S1 and the oxide semiconductor S2 or the interface between the oxide semiconductor S2 and the oxide semiconductor S3 is lowered. Good.
  • the oxide semiconductor S1 and the oxide semiconductor S2 and the oxide semiconductor S2 and the oxide semiconductor S3 have a common element (main component) in addition to oxygen, so that the density of defect states is low.
  • a layer can be formed.
  • the oxide semiconductor S2 is an In—Ga—Zn oxide semiconductor, an In—Ga—Zn oxide semiconductor, a Ga—Zn oxide semiconductor, gallium oxide, or the like is used as the oxide semiconductor S1 or the oxide semiconductor S3. Good.
  • the main path of carriers is the oxide semiconductor S2. Since the defect level density at the interface between the oxide semiconductor S1 and the oxide semiconductor S2 and the interface between the oxide semiconductor S2 and the oxide semiconductor S3 can be lowered, the influence on the carrier conduction due to interface scattering is small. High on-current can be obtained.
  • the trapped electrons behave like fixed charges, so that the threshold voltage of the transistor shifts in the positive direction.
  • the trap level can be kept away from the oxide semiconductor S2. With this structure, the threshold voltage of the transistor can be prevented from shifting in the positive direction.
  • the oxide semiconductor S1 and the oxide semiconductor S3 are made of a material having sufficiently low conductivity as compared with the oxide semiconductor S2.
  • the oxide semiconductor S2, the interface between the oxide semiconductor S2 and the oxide semiconductor S1, and the interface between the oxide semiconductor S2 and the oxide semiconductor S3 mainly function as a channel region.
  • the oxide semiconductor S2 when an oxide semiconductor having an atomic ratio indicated by the region A is used for the oxide semiconductor S2, [M] / [In] is 1 or more, preferably 2 or more in the oxide semiconductor S1 and the oxide semiconductor S3. It is preferable to use an oxide semiconductor.
  • the oxide semiconductor S3 it is preferable to use an oxide semiconductor in which [M] / ([Zn] + [In]) is 1 or more, which can obtain sufficiently high insulation.
  • An oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single crystal oxide semiconductor.
  • a CAAC-OS c-axis-aligned crystal oxide semiconductor
  • a polycrystalline oxide semiconductor a polycrystalline oxide semiconductor
  • an nc-OS nanocrystalline oxide semiconductor
  • a pseudo-amorphous oxide semiconductor a-like oxide OS
  • amorphous oxide semiconductor amorphous-like oxide semiconductor
  • oxide semiconductors are classified into amorphous oxide semiconductors and other crystalline oxide semiconductors.
  • a crystalline oxide semiconductor include a single crystal oxide semiconductor, a CAAC-OS, a polycrystalline oxide semiconductor, and an nc-OS.
  • Amorphous structures are generally isotropic, have no heterogeneous structure, are metastable, have no fixed atomic arrangement, have a flexible bond angle, have short-range order, but long-range order It is said that it does not have.
  • a stable oxide semiconductor cannot be called a complete amorphous oxide semiconductor.
  • an oxide semiconductor that is not isotropic (for example, has a periodic structure in a minute region) cannot be called a complete amorphous oxide semiconductor.
  • an a-like OS is not isotropic but has an unstable structure having a void (also referred to as a void). In terms of being unstable, a-like OS is physically similar to an amorphous oxide semiconductor.
  • CAAC-OS ⁇ CAAC-OS ⁇
  • CAAC-OS is a kind of oxide semiconductor having a plurality of c-axis aligned crystal parts (also referred to as pellets).
  • CAAC-OS is analyzed by X-ray diffraction (XRD: X-Ray Diffraction)
  • XRD X-ray Diffraction
  • CAAC-OS having an InGaZnO 4 crystal classified into the space group R-3m is subjected to structural analysis by an out-of-plane method
  • a diffraction angle (2 ⁇ ) as illustrated in FIG. Shows a peak near 31 °. Since this peak is attributed to the (009) plane of the InGaZnO 4 crystal, in CAAC-OS, the crystal has a c-axis orientation, and the plane on which the c-axis forms a CAAC-OS film (formation target) It can also be confirmed that it faces a direction substantially perpendicular to the upper surface.
  • a peak may also appear when 2 ⁇ is around 36 °.
  • the peak where 2 ⁇ is around 36 ° is attributed to the crystal structure classified into the space group Fd-3m. Therefore, the CAAC-OS preferably does not show the peak.
  • FIG. 24E shows a diffraction pattern obtained when an electron beam with a probe diameter of 300 nm is incident on the same sample in a direction perpendicular to the sample surface.
  • a ring-shaped diffraction pattern is confirmed from FIG. Therefore, it can be seen that the a-axis and the b-axis of the pellet included in the CAAC-OS have no orientation even by electron diffraction using an electron beam with a probe diameter of 300 nm.
  • the first ring in FIG. 24E is considered to originate from the (010) plane and the (100) plane of the InGaZnO 4 crystal. Further, the second ring in FIG. 24E is considered to be due to the (110) plane or the like.
  • FIG. 25A shows a high-resolution TEM image of a cross section of the CAAC-OS observed from a direction substantially parallel to the sample surface.
  • a spherical aberration correction function was used for observation of the high-resolution TEM image.
  • a high-resolution TEM image using the spherical aberration correction function is particularly referred to as a Cs-corrected high-resolution TEM image.
  • the Cs-corrected high resolution TEM image can be observed, for example, with an atomic resolution analytical electron microscope JEM-ARM200F manufactured by JEOL Ltd.
  • FIG. 25A shows a pellet that is a region where metal atoms are arranged in layers. It can be seen that the size of one pellet is 1 nm or more and 3 nm or more. Therefore, the pellet can also be referred to as a nanocrystal (nc).
  • the CAAC-OS can also be referred to as an oxide semiconductor including CANC (C-Axis aligned nanocrystals).
  • CANC C-Axis aligned nanocrystals.
  • the pellet reflects the unevenness of the surface or top surface of the CAAC-OS film, and is parallel to the surface or top surface of the CAAC-OS.
  • FIGS. 25B and 25C show Cs-corrected high-resolution TEM images of the plane of the CAAC-OS observed from the direction substantially perpendicular to the sample surface.
  • 25D and 25E are images obtained by performing image processing on FIGS. 25B and 25C, respectively.
  • an image processing method will be described.
  • an FFT image is obtained by performing Fast Fourier Transform (FFT) processing on FIG.
  • FFT Fast Fourier Transform
  • IFFT inverse fast Fourier transform
  • the image acquired in this way is called an FFT filtered image.
  • the FFT filtered image is an image obtained by extracting periodic components from the Cs-corrected high-resolution TEM image, and shows a lattice arrangement.
  • FIG. 25 (D) the portion where the lattice arrangement is disturbed is indicated by a broken line.
  • a region surrounded by a broken line is one pellet.
  • the location shown with the broken line is the connection part of a pellet and a pellet. Since the broken line has a hexagonal shape, it can be seen that the pellet has a hexagonal shape.
  • the shape of a pellet is not necessarily a regular hexagonal shape, and is often a non-regular hexagonal shape.
  • FIG. 25 (E) a dotted line is shown between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned.
  • a clear crystal grain boundary cannot be confirmed even in the vicinity of the dotted line.
  • a distorted hexagon, pentagon, and / or heptagon can be formed. That is, it can be seen that the formation of crystal grain boundaries is suppressed by distorting the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the atomic arrangement is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal elements. Conceivable.
  • the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of pellets (nanocrystals) are connected in the ab plane direction and have a strain. Therefore, the CAAC-OS can also be referred to as CAA crystal (c-axis-aligned ab-plane-anchored crystal).
  • CAAC-OS is an oxide semiconductor with high crystallinity. Since the crystallinity of an oxide semiconductor may be deteriorated by entry of impurities, generation of defects, or the like, the CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies).
  • the impurity means an element other than the main components of the oxide semiconductor, such as hydrogen, carbon, silicon, or a transition metal element.
  • an element such as silicon which has a stronger bonding force with oxygen than a metal element included in an oxide semiconductor, disturbs the atomic arrangement of the oxide semiconductor by depriving the oxide semiconductor of oxygen, thereby reducing crystallinity. It becomes a factor.
  • heavy metals such as iron and nickel, argon, carbon dioxide, and the like have large atomic radii (or molecular radii), which disturbs the atomic arrangement of the oxide semiconductor and decreases crystallinity.
  • nc-OS is analyzed by XRD.
  • XRD X-ray diffraction
  • FIG. 26B shows a diffraction pattern (nanobeam electron diffraction pattern) obtained when an electron beam with a probe diameter of 1 nm is incident on the same sample. From FIG. 26B, a plurality of spots are observed in the ring-shaped region. Therefore, nc-OS does not confirm order when an electron beam with a probe diameter of 50 nm is incident, but confirms order when an electron beam with a probe diameter of 1 nm is incident.
  • the nc-OS has a highly ordered region, that is, a crystal in a thickness range of less than 10 nm. Note that there are some regions where a regular electron diffraction pattern is not observed because the crystal faces in various directions.
  • FIG. 26D shows a Cs-corrected high-resolution TEM image of a cross section of the nc-OS observed from a direction substantially parallel to the formation surface.
  • the nc-OS has a region in which a crystal part can be confirmed, such as a portion indicated by an auxiliary line, and a region in which a clear crystal part cannot be confirmed in a high-resolution TEM image.
  • a crystal part included in the nc-OS has a size of 1 nm to 10 nm, particularly a size of 1 nm to 3 nm in many cases. Note that an oxide semiconductor in which the size of a crystal part is greater than 10 nm and less than or equal to 100 nm is sometimes referred to as a microcrystalline oxide semiconductor.
  • the nc-OS may not be able to clearly confirm a crystal grain boundary in a high-resolution TEM image.
  • the nanocrystal may have the same origin as the pellet in the CAAC-OS. Therefore, the crystal part of nc-OS is sometimes referred to as a pellet below.
  • nc-OS has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has no regularity in crystal orientation between different pellets. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method.
  • nc-OS is an oxide semiconductor having RANC (Random Aligned nanocrystals), or an oxide having NANC (Non-Aligned nanocrystals). It can also be called a semiconductor.
  • Nc-OS is an oxide semiconductor having higher regularity than an amorphous oxide semiconductor. Therefore, the nc-OS has a lower density of defect states than an a-like OS or an amorphous oxide semiconductor. Note that the nc-OS does not have regularity in crystal orientation between different pellets. Therefore, the nc-OS has a higher density of defect states than the CAAC-OS.
  • the a-like OS is an oxide semiconductor having a structure between the nc-OS and an amorphous oxide semiconductor.
  • FIG. 27 shows a high-resolution cross-sectional TEM image of the a-like OS.
  • FIG. 27A is a high-resolution cross-sectional TEM image of the a-like OS at the start of electron irradiation.
  • FIG. 27B is a high-resolution cross-sectional TEM image of the a-like OS after irradiation with electrons (e ⁇ ) of 4.3 ⁇ 10 8 e ⁇ / nm 2 .
  • electrons (e ⁇ ) of 4.3 ⁇ 10 8 e ⁇ / nm 2 .
  • the a-like OS Since it has a void, the a-like OS has an unstable structure.
  • the a-like OS has an unstable structure as compared with the CAAC-OS and the nc-OS, a change in structure due to electron irradiation is shown.
  • Each sample is an In—Ga—Zn oxide.
  • a high-resolution cross-sectional TEM image of each sample is acquired.
  • Each sample has a crystal part by a high-resolution cross-sectional TEM image.
  • a unit cell of an InGaZnO 4 crystal has a structure in which three In—O layers and six Ga—Zn—O layers have a total of nine layers stacked in the c-axis direction.
  • the spacing between these adjacent layers is about the same as the lattice spacing (also referred to as d value) of the (009) plane, and the value is determined to be 0.29 nm from crystal structure analysis. Therefore, in the following, a portion where the interval between lattice fringes is 0.28 nm or more and 0.30 nm or less is regarded as a crystal part of InGaZnO 4 .
  • the lattice fringes correspond to the ab plane of the InGaZnO 4 crystal.
  • FIG. 28 is an example in which the average size of the crystal parts (22 to 30 locations) of each sample was investigated. Note that the length of the lattice stripes described above is the size of the crystal part. From FIG. 28, it can be seen that in the a-like OS, the crystal part becomes larger in accordance with the cumulative irradiation amount of electrons related to acquisition of a TEM image or the like. From FIG. 28, the crystal part (also referred to as the initial nucleus) having a size of about 1.2 nm in the initial observation by TEM has a cumulative electron (e ⁇ ) irradiation dose of 4.2 ⁇ 10 8 e ⁇ / nm. In FIG.
  • FIG. 28 indicates that the crystal part sizes of the nc-OS and the CAAC-OS are approximately 1.3 nm and 1.8 nm, respectively, regardless of the cumulative electron dose.
  • a Hitachi transmission electron microscope H-9000NAR was used for electron beam irradiation and TEM observation.
  • the electron beam irradiation conditions were an acceleration voltage of 300 kV, a current density of 6.7 ⁇ 10 5 e ⁇ / (nm 2 ⁇ s), and an irradiation region diameter of 230 nm.
  • the crystal part may be grown by electron irradiation.
  • the crystal part is hardly grown by electron irradiation. That is, it can be seen that the a-like OS has an unstable structure as compared with the nc-OS and the CAAC-OS.
  • the a-like OS has a structure with a lower density than the nc-OS and the CAAC-OS. Specifically, the density of the a-like OS is 78.6% or more and less than 92.3% of the density of the single crystal having the same composition. Further, the density of the nc-OS and the density of the CAAC-OS are 92.3% or more and less than 100% of the density of the single crystal having the same composition. An oxide semiconductor that is less than 78% of the density of a single crystal is difficult to form itself.
  • the density of single crystal InGaZnO 4 having a rhombohedral structure is 6.357 g / cm 3 .
  • the density of a-like OS is 5.0 g / cm 3 or more and less than 5.9 g / cm 3.
  • the density of the nc-OS and the density of the CAAC-OS is 5.9 g / cm 3 or more and 6.3 g / less than cm 3 .
  • the density corresponding to the single crystal having a desired composition can be estimated by combining single crystals having different compositions at an arbitrary ratio. What is necessary is just to estimate the density corresponding to the single crystal of a desired composition using a weighted average with respect to the ratio which combines the single crystal from which a composition differs. However, the density is preferably estimated by combining as few kinds of single crystals as possible.
  • oxide semiconductors have various structures and various properties.
  • the oxide semiconductor may be a stacked film including two or more of an amorphous oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS, for example.
  • oxygen vacancies (Vo) in the oxide semiconductor As factors that affect the carrier density of an oxide semiconductor, oxygen vacancies (Vo) in the oxide semiconductor, impurities in the oxide semiconductor, and the like can be given.
  • the density of defect states increases when hydrogen is bonded to the oxygen vacancies (this state is also referred to as VoH).
  • this state is also referred to as VoH.
  • the carrier density of an oxide semiconductor can be controlled by controlling the density of defect states in the oxide semiconductor.
  • the object is to suppress a negative shift in the threshold voltage of the transistor or to reduce the off-state current of the transistor, it is preferable to reduce the carrier density of the oxide semiconductor.
  • the impurity concentration in the oxide semiconductor may be reduced and the defect state density may be reduced.
  • a low impurity concentration and a low density of defect states are referred to as high purity intrinsic or substantially high purity intrinsic.
  • the carrier density of the high-purity intrinsic oxide semiconductor is less than 8 ⁇ 10 15 cm ⁇ 3 , preferably less than 1 ⁇ 10 11 cm ⁇ 3 , more preferably less than 1 ⁇ 10 10 cm ⁇ 3 , and 1 ⁇ 10 What is necessary is just to be -9 cm ⁇ -3 > or more.
  • the carrier density of an oxide semiconductor for the purpose of improving the on-state current of a transistor or the field effect mobility of a transistor, it is preferable to increase the carrier density of an oxide semiconductor.
  • the impurity concentration of the oxide semiconductor may be slightly increased or the defect state density of the oxide semiconductor may be slightly increased.
  • the band gap of the oxide semiconductor is preferably made smaller.
  • an oxide semiconductor with a slightly high impurity concentration or a slightly high defect state density can be regarded as intrinsic in the range where the on / off ratio of the Id-Vg characteristics of the transistor can be obtained.
  • an oxide semiconductor having a high electron affinity and a reduced band gap and, as a result, an increased density of thermally excited electrons (carriers) can be regarded as substantially intrinsic. Note that in the case where an oxide semiconductor having higher electron affinity is used, the threshold voltage of the transistor becomes lower.
  • the oxide semiconductor whose carrier density is increased is slightly n-type. Therefore, an oxide semiconductor with an increased carrier density may be referred to as “Slightly-n”.
  • the carrier density of the substantially intrinsic oxide semiconductor is preferably 1 ⁇ 10 5 cm ⁇ 3 or more and less than 1 ⁇ 10 18 cm ⁇ 3, more preferably 1 ⁇ 10 7 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less.
  • 1 ⁇ 10 9 cm ⁇ 3 or more and 5 ⁇ 10 16 cm ⁇ 3 or less are more preferable, 1 ⁇ 10 10 cm ⁇ 3 or more and 1 ⁇ 10 16 cm ⁇ 3 or less are more preferable, and 1 ⁇ 10 11 cm ⁇ 3 or more.
  • 1 ⁇ 10 15 cm ⁇ 3 or less is more preferable.
  • FIG. 29 is a top view showing an example of the display device.
  • a display device 700 illustrated in FIG. 29 includes a pixel portion 702 provided over a first substrate 701, a source driver circuit portion 704 and a gate driver circuit portion 706 provided over the first substrate 701, a pixel portion 702,
  • the sealant 712 is disposed so as to surround the source driver circuit portion 704 and the gate driver circuit portion 706, and the second substrate 705 is provided so as to face the first substrate 701.
  • the first substrate 701 and the second substrate 705 are sealed with a sealant 712. That is, the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706 are sealed with the first substrate 701, the sealant 712, and the second substrate 705.
  • a display element is provided between the first substrate 701 and the second substrate 705.
  • the display device 700 includes a pixel portion 702, a source driver circuit portion 704, a gate driver circuit portion 706, and a gate driver circuit portion in a region different from the region surrounded by the sealant 712 over the first substrate 701. 706 and an FPC terminal portion 708 (FPC: Flexible printed circuit) electrically connected to each other.
  • FPC Flexible printed circuit
  • an FPC 716 is connected to the FPC terminal portion 708, and various signals are supplied to the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706 by the FPC 716.
  • a signal line 710 is connected to each of the pixel portion 702, the source driver circuit portion 704, the gate driver circuit portion 706, and the FPC terminal portion 708.
  • Various signals and the like supplied by the FPC 716 are supplied to the pixel portion 702, the source driver circuit portion 704, the gate driver circuit portion 706, and the FPC terminal portion 708 through the signal line 710.
  • a plurality of gate driver circuit portions 706 may be provided in the display device 700.
  • the display device 700 an example in which the source driver circuit portion 704 and the gate driver circuit portion 706 are formed over the same first substrate 701 as the pixel portion 702 is shown; however, the display device 700 is not limited to this structure.
  • only the gate driver circuit portion 706 may be formed on the first substrate 701, or only the source driver circuit portion 704 may be formed on the first substrate 701.
  • a substrate on which a source driver circuit, a gate driver circuit, or the like is formed eg, a driver circuit substrate formed of a single crystal semiconductor film or a polycrystalline semiconductor film
  • a connection method of a separately formed drive circuit board is not particularly limited, and a COG (Chip On Glass) method, a wire bonding method, or the like can be used.
  • the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706 included in the display device 700 each include a plurality of transistors, and a transistor that is a semiconductor device of one embodiment of the present invention can be used. .
  • the display device 700 can have various elements.
  • the element include, for example, an electroluminescence (EL) element (an EL element including an organic substance and an inorganic substance, an organic EL element, an inorganic EL element, an LED, and the like), a light-emitting transistor element (a transistor that emits light in response to current), an electron Emission element, liquid crystal element, electronic ink element, electrophoretic element, electrowetting element, plasma display (PDP), MEMS (micro electro mechanical system) display (for example, grating light valve (GLV), digital micromirror device (DMD), digital micro shutter (DMS) element, interferometric modulation (IMOD) element, etc.), piezoelectric ceramic display, and the like.
  • EL electroluminescence
  • a light-emitting transistor element a transistor that emits light in response to current
  • an electron Emission element for example, grating light valve (GLV), digital micromirror device (DMD), digital micro shutter (DMS) element, interfero
  • An example of a display device using an EL element is an EL display.
  • a display device using an electron-emitting device there is a field emission display (FED), a SED type flat display (SED: Surface-conduction Electron-emitter Display), or the like.
  • FED field emission display
  • SED SED type flat display
  • a display device using a liquid crystal element there is a liquid crystal display (a transmissive liquid crystal display, a transflective liquid crystal display, a reflective liquid crystal display, a direct view liquid crystal display, a projection liquid crystal display) and the like.
  • An example of a display device using an electronic ink element or an electrophoretic element is electronic paper.
  • part or all of the pixel electrode may have a function as a reflective electrode.
  • part or all of the pixel electrode may have aluminum, silver, or the like.
  • a memory circuit such as an SRAM can be provided under the reflective electrode. Thereby, power consumption can be further reduced.
  • the color elements controlled by the pixels when performing color display are not limited to three colors of RGB (R represents red, G represents green, and B represents blue).
  • RGB red
  • G represents green
  • B represents blue
  • it may be composed of four pixels: an R pixel, a G pixel, a B pixel, and a W (white) pixel.
  • one color element may be configured by two colors of RGB, and two different colors may be selected and configured depending on the color element.
  • one or more colors such as yellow, cyan, and magenta may be added to RGB.
  • the size of the display area may be different for each dot of the color element.
  • the disclosed invention is not limited to a display device for color display, and can be applied to a display device for monochrome display.
  • a colored layer (also referred to as a color filter) may be used in order to display white light (W) in a backlight (an organic EL element, an inorganic EL element, an LED, a fluorescent lamp, or the like) and display a full color display device.
  • a backlight an organic EL element, an inorganic EL element, an LED, a fluorescent lamp, or the like
  • red (R), green (G), blue (B), yellow (Y), and the like can be used in appropriate combination for the colored layer.
  • the colored layer the color reproducibility can be increased as compared with the case where the colored layer is not used.
  • white light in a region having no colored layer may be directly used for display by arranging a region having a colored layer and a region having no colored layer.
  • a decrease in luminance due to the colored layer can be reduced during bright display, and power consumption can be reduced by about 20% to 30%.
  • a self-luminous element such as an organic EL element or an inorganic EL element
  • R, G, B, Y, and W may be emitted from elements having respective emission colors.
  • power consumption may be further reduced as compared with the case where a colored layer is used.
  • colorization method in addition to a method (color filter method) in which part of the light emission from the white light emission described above is converted into red, green, and blue through a color filter, red, green, and blue light emission is performed.
  • a method of using each (three-color method) or a method of converting a part of light emission from blue light emission into red or green (color conversion method, quantum dot method) may be applied.
  • FIG. 30 is a cross-sectional view taken along one-dot chain line QR shown in FIG. 29 and has a configuration using a liquid crystal element as a display element.
  • FIG. 32 is a cross-sectional view taken along one-dot chain line QR shown in FIG. 29 and has a configuration using an EL element as a display element.
  • a display device 700 illustrated in FIGS. 30 and 32 includes a lead wiring portion 711, a pixel portion 702, a source driver circuit portion 704, and an FPC terminal portion 708. Further, the lead wiring portion 711 includes a signal line 710. In addition, the pixel portion 702 includes a transistor 750 and a capacitor 790. In addition, the source driver circuit portion 704 includes a transistor 752.
  • the transistor 750 and the transistor 752 have the same structure as the transistor 100 described above. Note that as the structures of the transistor 750 and the transistor 752, other transistors described in the above embodiment may be used.
  • the transistor used in this embodiment includes an oxide semiconductor film which is highly purified and suppresses formation of oxygen vacancies.
  • the transistor can have low off-state current. Therefore, the holding time of an electric signal such as an image signal can be increased, and the writing interval can be set longer in the power-on state. Therefore, since the frequency of the refresh operation can be reduced, there is an effect of suppressing power consumption.
  • the transistor used in this embodiment can be driven at high speed because relatively high field-effect mobility can be obtained.
  • the switching transistor in the pixel portion and the driver transistor used in the driver circuit portion can be formed over the same substrate. That is, since it is not necessary to use a semiconductor device formed of a silicon wafer or the like as a separate drive circuit, the number of parts of the semiconductor device can be reduced.
  • a high-quality image can be provided by using a transistor that can be driven at high speed.
  • the capacitor 790 includes a lower electrode formed through a step of processing the same conductive film as the conductive film that functions as the first gate electrode included in the transistor 750, and a conductive function that functions as a source electrode and a drain electrode included in the transistor 750. And an upper electrode formed through a process of processing the same conductive film as the film. Further, an insulating film formed through a step of forming the same insulating film as the insulating film functioning as the first gate insulating film included in the transistor 750 is provided between the lower electrode and the upper electrode. That is, the capacitor 790 has a stacked structure in which an insulating film functioning as a dielectric film is sandwiched between a pair of electrodes.
  • the planarization insulating film 770 is provided over the transistor 750, the transistor 752, and the capacitor 790.
  • planarization insulating film 770 an organic material having heat resistance such as polyimide resin, acrylic resin, polyimide amide resin, benzocyclobutene resin, polyamide resin, or epoxy resin can be used. Note that the planarization insulating film 770 may be formed by stacking a plurality of insulating films formed using these materials. Further, the planarization insulating film 770 may be omitted.
  • the pixel portion 702 and the source driver circuit portion 704 may use different transistors. Specifically, a structure in which a staggered transistor is used for the pixel portion 702 and an inverted staggered transistor described in Embodiment 1 is used for the source driver circuit portion 704, or an inverted staggered structure described in Embodiment 1 is used for the pixel portion 702. For example, a configuration in which a staggered transistor is used for the source driver circuit portion 704 is used. Note that the source driver circuit portion 704 may be replaced with a gate driver circuit portion.
  • the signal line 710 is formed through the same process as the conductive film functioning as the source electrode and the drain electrode of the transistors 750 and 752. For example, when a material containing a copper element is used as the signal line 710, signal delay due to wiring resistance is small and display on a large screen is possible.
  • the FPC terminal portion 708 includes a connection electrode 760, an anisotropic conductive film 780, and an FPC 716.
  • the connection electrode 760 is formed through the same process as the conductive film functioning as the source and drain electrodes of the transistors 750 and 752.
  • the connection electrode 760 is electrically connected to a terminal included in the FPC 716 through an anisotropic conductive film 780.
  • first substrate 701 and the second substrate 705 for example, glass substrates can be used.
  • a flexible substrate may be used as the first substrate 701 and the second substrate 705.
  • the flexible substrate include a plastic substrate.
  • a structure body 778 is provided between the first substrate 701 and the second substrate 705.
  • the structure body 778 is a columnar spacer obtained by selectively etching an insulating film, and is provided to control the distance (cell gap) between the first substrate 701 and the second substrate 705. Note that a spherical spacer may be used as the structure body 778.
  • a light shielding film 738 functioning as a black matrix, a colored film 736 functioning as a color filter, and an insulating film 734 in contact with the light shielding film 738 and the colored film 736 are provided.
  • a display device 700 illustrated in FIG. 30 includes a liquid crystal element 775.
  • the liquid crystal element 775 includes a conductive film 772, a conductive film 774, and a liquid crystal layer 776.
  • the conductive film 774 is provided on the second substrate 705 side and functions as a counter electrode.
  • a display device 700 illustrated in FIG. 30 can display an image by controlling transmission and non-transmission of light by changing the alignment state of the liquid crystal layer 776 depending on voltages applied to the conductive films 772 and 774.
  • the conductive film 772 is electrically connected to a conductive film functioning as a source electrode and a drain electrode of the transistor 750.
  • the conductive film 772 is formed over the planarization insulating film 770 and functions as a pixel electrode, that is, one electrode of a display element.
  • the conductive film 772 functions as a reflective electrode.
  • a display device 700 illustrated in FIG. 30 is a so-called reflective color liquid crystal display device that displays light through a colored film 736 by reflecting light with a conductive film 772 using external light.
  • a conductive film that is transparent to visible light or a conductive film that is reflective to visible light can be used.
  • a conductive film that transmits visible light for example, a material containing one kind selected from indium (In), zinc (Zn), and tin (Sn) may be used.
  • a material containing aluminum or silver is preferably used. In this embodiment, a conductive film that reflects visible light is used as the conductive film 772.
  • FIG. 30 illustrates the structure in which the conductive film 772 is connected to the conductive film functioning as the drain electrode of the transistor 750
  • the present invention is not limited thereto.
  • the conductive film 772 may be electrically connected to the conductive film functioning as the drain electrode of the transistor 750 with the conductive film 777 functioning as the connection electrode interposed therebetween.
  • the conductive film 777 can be formed without increasing the number of manufacturing steps because the conductive film 777 is formed through a process of processing the same conductive film as the conductive film functioning as the second gate electrode of the transistor 750.
  • the display device 700 illustrated in FIG. 30 is illustrated as a reflective color liquid crystal display device, the present invention is not limited thereto.
  • the conductive film 772 is transmitted by using a light-transmitting conductive film in visible light.
  • Type color liquid crystal display device Alternatively, a so-called transflective color liquid crystal display device in which a reflective color liquid crystal display device and a transmissive color liquid crystal display device are combined may be used.
  • FIG. 33 is a cross-sectional view taken along one-dot chain line QR shown in FIG. 29 and has a configuration using a liquid crystal element as a display element.
  • a display device 700 illustrated in FIG. 33 is an example of a configuration using a horizontal electric field method (eg, an FFS mode) as a driving method of a liquid crystal element.
  • the insulating film 773 is provided over the conductive film 772 functioning as the pixel electrode, and the conductive film 774 is provided over the insulating film 773.
  • the conductive film 774 functions as a common electrode (also referred to as a common electrode), and the alignment of the liquid crystal layer 776 is generated by an electric field generated between the conductive film 772 and the conductive film 774 through the insulating film 773. The state can be controlled.
  • an alignment film may be provided on one or both of the conductive film 772 and the conductive film 774 on the side in contact with the liquid crystal layer 776.
  • an optical member optical substrate
  • a polarizing member such as a polarizing member, a phase difference member, or an antireflection member
  • circularly polarized light using a polarizing substrate and a retardation substrate may be used.
  • a backlight, a sidelight, or the like may be used as the light source.
  • thermotropic liquid crystal When a liquid crystal element is used as the display element, a thermotropic liquid crystal, a low molecular liquid crystal, a polymer liquid crystal, a polymer dispersed liquid crystal, a ferroelectric liquid crystal, an antiferroelectric liquid crystal, or the like can be used. These liquid crystal materials exhibit a cholesteric phase, a smectic phase, a cubic phase, a chiral nematic phase, an isotropic phase, and the like depending on conditions.
  • a liquid crystal exhibiting a blue phase without using an alignment film may be used.
  • the blue phase is one of the liquid crystal phases.
  • the temperature of the cholesteric liquid crystal is increased, the blue phase appears immediately before the transition from the cholesteric phase to the isotropic phase. Since the blue phase appears only in a narrow temperature range, in order to improve the temperature range, a liquid crystal composition mixed with several weight percent or more of a chiral agent is used for the liquid crystal layer.
  • a liquid crystal composition containing a liquid crystal exhibiting a blue phase and a chiral agent has a short response speed and is optically isotropic, so that alignment treatment is unnecessary.
  • a liquid crystal material exhibiting a blue phase has a small viewing angle dependency.
  • a liquid crystal element when used as a display element, a TN (Twisted Nematic) mode, an IPS (In-Plane-Switching) mode, an FFS (Fringe Field Switching) mode, an ASM (Axial Symmetrical Aligned MicroOcell) mode.
  • a Compensated Birefringence mode, an FLC (Ferroelectric Liquid Crystal) mode, an AFLC (Antiferroelectric Liquid Crystal) mode, and the like can be used.
  • a normally black liquid crystal display device such as a transmissive liquid crystal display device employing a vertical alignment (VA) mode may be used.
  • VA vertical alignment
  • the vertical alignment mode There are several examples of the vertical alignment mode. For example, an MVA (Multi-Domain Vertical Alignment) mode, a PVA (Patterned Vertical Alignment) mode, an ASV mode, and the like can be used.
  • a display device 700 illustrated in FIG. 32 includes a light-emitting element 782.
  • the light-emitting element 782 includes a conductive film 772, an EL layer 786, and a conductive film 788.
  • the display device 700 illustrated in FIG. 32 can display an image when the EL layer 786 included in the light-emitting element 782 emits light.
  • the EL layer 786 includes an organic compound or an inorganic compound such as a quantum dot.
  • Examples of materials that can be used for the organic compound include fluorescent materials and phosphorescent materials.
  • Examples of materials that can be used for the quantum dots include colloidal quantum dot materials, alloy type quantum dot materials, core / shell type quantum dot materials, and core type quantum dot materials.
  • a material including an element group of Group 12 and Group 16, Group 13 and Group 15, or Group 14 and Group 16 may be used.
  • a quantum dot material having an element such as aluminum (Al) may be used.
  • an insulating film 730 is provided over the planarization insulating film 770 and the conductive film 772 in the display device 700 illustrated in FIG.
  • the insulating film 730 covers part of the conductive film 772.
  • the light-emitting element 782 has a top emission structure. Therefore, the conductive film 788 has a light-transmitting property and transmits light emitted from the EL layer 786.
  • the top emission structure is illustrated, but is not limited thereto. For example, a bottom emission structure in which light is emitted to the conductive film 772 side or a dual emission structure in which light is emitted to both the conductive film 772 and the conductive film 788 can be used.
  • a coloring film 736 is provided at a position overlapping with the light emitting element 782, and a light shielding film 738 is provided at a position overlapping with the insulating film 730, the lead wiring portion 711, and the source driver circuit portion 704. Further, the coloring film 736 and the light shielding film 738 are covered with an insulating film 734. A space between the light emitting element 782 and the insulating film 734 is filled with a sealing film 732. Note that in the display device 700 illustrated in FIG. 32, the structure in which the colored film 736 is provided is illustrated, but the present invention is not limited to this. For example, in the case where the EL layer 786 is formed by separate coating, the coloring film 736 may not be provided.
  • ⁇ 3-4 Configuration example in which input / output device is provided in display device>
  • an input / output device may be provided in the display device 700 illustrated in FIGS. Examples of the input / output device include a touch panel.
  • FIGS. 32 and 33 A configuration in which the touch panel 791 is provided in the display device 700 shown in FIGS. 32 and 33 is shown in FIGS.
  • FIG. 34 is a cross-sectional view of a configuration in which the touch panel 791 is provided on the display device 700 shown in FIG. 32
  • FIG. 35 is a cross-sectional view of a configuration in which the touch panel 791 is provided on the display device 700 shown in FIG.
  • a touch panel 791 shown in FIGS. 34 and 35 is a so-called in-cell type touch panel provided between the substrate 705 and the colored film 736.
  • the touch panel 791 may be formed on the substrate 705 side before the light shielding film 738 and the coloring film 736 are formed.
  • the touch panel 791 includes a light-blocking film 738, an insulating film 792, an electrode 793, an electrode 794, an insulating film 795, an electrode 796, and an insulating film 797.
  • a change in mutual capacitance between the electrode 793 and the electrode 794 can be detected when a detection target such as a finger or a stylus comes close.
  • the intersection of the electrode 793 and the electrode 794 is clearly shown.
  • the electrode 796 is electrically connected to two electrodes 793 sandwiching the electrode 794 through an opening provided in the insulating film 795.
  • 34 and FIG. 35 exemplify the structure in which the region where the electrode 796 is provided is provided in the pixel portion 702, but the present invention is not limited to this.
  • the region may be formed in the source driver circuit portion 704.
  • the electrode 793 and the electrode 794 are provided in a region overlapping with the light shielding film 738.
  • the electrode 793 is preferably provided so as not to overlap with the light-emitting element 782.
  • the electrode 793 is preferably provided so as not to overlap with the liquid crystal element 775.
  • the electrode 793 has an opening in a region overlapping with the light-emitting element 782 and the liquid crystal element 775. That is, the electrode 793 has a mesh shape. With such a structure, the electrode 793 can be configured not to block light emitted from the light-emitting element 782.
  • the electrode 793 can have a structure that does not block light transmitted through the liquid crystal element 775. Therefore, since the reduction in luminance due to the arrangement of the touch panel 791 is extremely small, a display device with high visibility and low power consumption can be realized. Note that the electrode 794 may have a similar structure.
  • a metal material with low visible light transmittance can be used for the electrode 793 and the electrode 794.
  • a metal material with low visible light transmittance can be used for the electrode 793 and the electrode 794.
  • the resistance of the electrode 793 and the electrode 794 can be reduced as compared with an electrode using an oxide material having a high visible light transmittance, and the sensor sensitivity of the touch panel can be improved.
  • conductive nanowires may be used for the electrodes 793, 794, and 796.
  • the nanowire may have an average diameter of 1 nm to 100 nm, preferably 5 nm to 50 nm, more preferably 5 nm to 25 nm.
  • metal nanowires such as Ag nanowire, Cu nanowire, or Al nanowire, or a carbon nanotube etc. may be used.
  • the light transmittance in visible light can be 89% or more
  • the sheet resistance value can be 40 ⁇ / ⁇ or more and 100 ⁇ / ⁇ or less.
  • 34 and 35 illustrate the configuration of the in-cell type touch panel, but the present invention is not limited to this.
  • a so-called on-cell touch panel formed over the display device 700 or a so-called out-cell touch panel used by being attached to the display device 700 may be used.
  • the display device of one embodiment of the present invention can be used in combination with various forms of touch panels.
  • a display device illustrated in FIG. 36A includes a circuit portion (hereinafter, referred to as a pixel portion 502) including a pixel of a display element and a circuit that is disposed outside the pixel portion 502 and drives the pixel. , A driver circuit portion 504), a circuit having a function of protecting an element (hereinafter referred to as a protection circuit 506), and a terminal portion 507. Note that the protection circuit 506 may be omitted.
  • part or all of the drive circuit portion 504 is formed on the same substrate as the pixel portion 502. Thereby, the number of parts and the number of terminals can be reduced.
  • part or all of the driver circuit portion 504 is formed by COG or TAB (Tape Automated Bonding). Can be implemented.
  • the pixel portion 502 includes a circuit (hereinafter referred to as a pixel circuit 501) for driving a plurality of display elements arranged in X rows (X is a natural number of 2 or more) and Y columns (Y is a natural number of 2 or more).
  • the driver circuit portion 504 outputs a signal for selecting a pixel (scanning signal) (hereinafter referred to as a gate driver 504a) and a circuit for supplying a signal (data signal) for driving a display element of the pixel (a data signal).
  • a drive circuit such as a source driver 504b).
  • the gate driver 504a has a shift register and the like.
  • the gate driver 504a receives a signal for driving the shift register via the terminal portion 507, and outputs a signal.
  • the gate driver 504a receives a start pulse signal, a clock signal, and the like and outputs a pulse signal.
  • the gate driver 504a has a function of controlling the potential of a wiring to which a scan signal is supplied (hereinafter referred to as scan lines GL_1 to GL_X).
  • scan lines GL_1 to GL_X a plurality of gate drivers 504a may be provided, and the scanning lines GL_1 to GL_X may be divided and controlled by the plurality of gate drivers 504a.
  • the gate driver 504a has a function of supplying an initialization signal.
  • the present invention is not limited to this, and the gate driver 504a can supply another signal.
  • the source driver 504b has a shift register and the like. In addition to a signal for driving the shift register, the source driver 504b receives a signal (image signal) as a source of a data signal through the terminal portion 507.
  • the source driver 504b has a function of generating a data signal to be written in the pixel circuit 501 based on the image signal.
  • the source driver 504b has a function of controlling output of a data signal in accordance with a pulse signal obtained by inputting a start pulse, a clock signal, or the like.
  • the source driver 504b has a function of controlling the potential of a wiring to which a data signal is supplied (hereinafter referred to as data lines DL_1 to DL_Y).
  • the source driver 504b has a function of supplying an initialization signal.
  • the present invention is not limited to this, and the source driver 504b can supply another signal.
  • the source driver 504b is configured using a plurality of analog switches, for example.
  • the source driver 504b can output a signal obtained by time-dividing the image signal as a data signal by sequentially turning on the plurality of analog switches. Further, the source driver 504b may be configured using a shift register or the like.
  • Each of the plurality of pixel circuits 501 receives a pulse signal through one of the plurality of scanning lines GL to which the scanning signal is applied, and receives the data signal through one of the plurality of data lines DL to which the data signal is applied. Entered. Also. In each of the plurality of pixel circuits 501, writing and holding of data signals are controlled by the gate driver 504a. For example, the pixel circuit 501 in the m-th row and the n-th column receives a pulse signal from the gate driver 504a through the scanning line GL_m (m is a natural number less than or equal to X), and the data line DL_n (n) according to the potential of the scanning line GL_m. Is a natural number less than or equal to Y), a data signal is input from the source driver 504b.
  • the protection circuit 506 shown in FIG. 36A is connected to, for example, the scanning line GL that is a wiring between the gate driver 504a and the pixel circuit 501.
  • the protection circuit 506 is connected to a data line DL that is a wiring between the source driver 504 b and the pixel circuit 501.
  • the protection circuit 506 can be connected to a wiring between the gate driver 504 a and the terminal portion 507.
  • the protection circuit 506 can be connected to a wiring between the source driver 504 b and the terminal portion 507.
  • the terminal portion 507 is a portion where a terminal for inputting a power supply, a control signal, and an image signal from an external circuit to the display device is provided.
  • the protection circuit 506 is a circuit that brings the wiring and another wiring into a conductive state when a potential outside a certain range is applied to the wiring to which the protection circuit 506 is connected.
  • the configuration of the protection circuit 506 is not limited thereto, and for example, a configuration in which the protection circuit 506 is connected to the gate driver 504a or a configuration in which the protection circuit 506 is connected to the source driver 504b may be employed. Alternatively, the protection circuit 506 may be connected to the terminal portion 507.
  • FIG. 36A illustrates an example in which the driver circuit portion 504 is formed using the gate driver 504a and the source driver 504b; however, the present invention is not limited to this structure.
  • the gate driver 504a may be formed, and a substrate on which a separately prepared source driver circuit is formed (for example, a driver circuit substrate formed using a single crystal semiconductor film or a polycrystalline semiconductor film) may be mounted.
  • the plurality of pixel circuits 501 illustrated in FIG. 36A can have a structure illustrated in FIG. 36B, for example.
  • a pixel circuit 501 illustrated in FIG. 36B includes a liquid crystal element 570, a transistor 550, and a capacitor 560.
  • the transistor described in the above embodiment can be applied to the transistor 550.
  • One potential of the pair of electrodes of the liquid crystal element 570 is appropriately set according to the specification of the pixel circuit 501.
  • the alignment state of the liquid crystal element 570 is set by written data. Note that a common potential (common potential) may be applied to one of the pair of electrodes of the liquid crystal element 570 included in each of the plurality of pixel circuits 501. Further, a different potential may be applied to one of the pair of electrodes of the liquid crystal element 570 of the pixel circuit 501 in each row.
  • a driving method of a display device including the liquid crystal element 570, a TN mode, an STN mode, a VA mode, an ASM (axially aligned micro-cell) mode, an OCB (Optically Compensated Birefringence) mode, and an FLC (Frequential) mode.
  • AFLC Anti Ferroelectric Liquid Crystal
  • MVA mode MVA mode
  • PVA Powerned Vertical Alignment
  • IPS mode Packed Vertical Alignment
  • FFS mode Transverse Bend Alignment
  • TBA Transverse Bend Alignment
  • ECB Electrode Controlled Birefringence
  • PDLC Polymer Dispersed Liquid Crystal
  • PNLC Polymer Network Liquid Crystal mode
  • the present invention is not limited to this, and various liquid crystal elements and driving methods thereof can be used.
  • one of the source electrode and the drain electrode of the transistor 550 is electrically connected to the data line DL_n, and the other is electrically connected to the other of the pair of electrodes of the liquid crystal element 570.
  • the In addition, the gate electrode of the transistor 550 is electrically connected to the scan line GL_m.
  • the transistor 550 has a function of controlling data writing of the data signal.
  • One of the pair of electrodes of the capacitor 560 is electrically connected to a wiring to which a potential is supplied (hereinafter, potential supply line VL), and the other is electrically connected to the other of the pair of electrodes of the liquid crystal element 570.
  • potential supply line VL a wiring to which a potential is supplied
  • the capacitor 560 functions as a storage capacitor for storing written data.
  • the pixel circuits 501 in each row are sequentially selected by the gate driver 504a illustrated in FIG. Write data.
  • the pixel circuit 501 in which data is written is in a holding state when the transistor 550 is turned off. By sequentially performing this for each row, an image can be displayed.
  • the plurality of pixel circuits 501 illustrated in FIG. 36A can have a structure illustrated in FIG. 36C, for example.
  • a pixel circuit 501 illustrated in FIG. 36C includes transistors 552 and 554, a capacitor 562, and a light-emitting element 572.
  • the transistor described in any of the above embodiments can be applied to one or both of the transistor 552 and the transistor 554.
  • One of the source electrode and the drain electrode of the transistor 552 is electrically connected to a wiring to which a data signal is supplied (hereinafter referred to as a signal line DL_n). Further, the gate electrode of the transistor 552 is electrically connected to a wiring to which a gate signal is supplied (hereinafter referred to as a scanning line GL_m).
  • the transistor 552 has a function of controlling data writing of the data signal.
  • One of the pair of electrodes of the capacitor 562 is electrically connected to a wiring to which a potential is applied (hereinafter referred to as a potential supply line VL_a), and the other is electrically connected to the other of the source electrode and the drain electrode of the transistor 552. Is done.
  • the capacitor element 562 functions as a storage capacitor for storing written data.
  • One of the source electrode and the drain electrode of the transistor 554 is electrically connected to the potential supply line VL_a. Further, the gate electrode of the transistor 554 is electrically connected to the other of the source electrode and the drain electrode of the transistor 552.
  • One of an anode and a cathode of the light-emitting element 572 is electrically connected to the potential supply line VL_b, and the other is electrically connected to the other of the source electrode and the drain electrode of the transistor 554.
  • the light-emitting element 572 for example, an organic electroluminescence element (also referred to as an organic EL element) or the like can be used.
  • the light-emitting element 572 is not limited thereto, and an inorganic EL element made of an inorganic material may be used.
  • one of the potential supply line VL_a and the potential supply line VL_b is supplied with the high power supply potential VDD, and the other is supplied with the low power supply potential VSS.
  • the pixel circuits 501 in each row are sequentially selected by the gate driver 504a illustrated in FIG. Write.
  • the pixel circuit 501 in which data is written is in a holding state when the transistor 552 is turned off. Further, the amount of current flowing between the source electrode and the drain electrode of the transistor 554 is controlled in accordance with the potential of the written data signal, and the light-emitting element 572 emits light with luminance corresponding to the amount of flowing current. By sequentially performing this for each row, an image can be displayed.
  • the transistor including an oxide semiconductor described in the above embodiment is referred to as an OS transistor and described below.
  • FIG. 37A is a circuit diagram of an inverter that can be applied to a shift register, a buffer, or the like included in a driver circuit.
  • the inverter 800 outputs a signal obtained by inverting the logic of the input terminal IN to the output terminal OUT.
  • the inverter 800 includes a plurality of OS transistors.
  • the signal SBG is a signal that can switch the electrical characteristics of the OS transistor.
  • FIG. 37B is an example of the inverter 800.
  • the inverter 800 includes an OS transistor 810 and an OS transistor 820. Since the inverter 800 can be manufactured using only an n-channel transistor, it can be manufactured at a lower cost than a case where an inverter (CMOS inverter) is manufactured using a CMOS (Complementary Metal Oxide Semiconductor).
  • CMOS inverter Complementary Metal Oxide Semiconductor
  • the inverter 800 having an OS transistor can also be arranged on a CMOS composed of Si transistors. Since the inverter 800 can be arranged so as to overlap with a CMOS circuit, an increase in circuit area corresponding to the addition of the inverter 800 can be suppressed.
  • the OS transistors 810 and 820 include a first gate that functions as a front gate, a second gate that functions as a back gate, a first terminal that functions as one of a source and a drain, and a second gate that functions as the other of a source and a drain. Terminal.
  • the first gate of the OS transistor 810 is connected to the second terminal of the OS transistor 810.
  • a second gate of the OS transistor 810 is connected to a wiring for supplying the signal SBG .
  • a first terminal of the OS transistor 810 is connected to a wiring that supplies the voltage VDD.
  • the second terminal of the OS transistor 810 is connected to the output terminal OUT.
  • the first gate of the OS transistor 820 is connected to the input terminal IN.
  • a second gate of the OS transistor 820 is connected to the input terminal IN.
  • the first terminal of the OS transistor 820 is connected to the output terminal OUT.
  • a second terminal of the OS transistor 820 is connected to a wiring that supplies the voltage VSS.
  • FIG. 37C is a timing chart for explaining the operation of the inverter 800.
  • the signal waveform of the input terminal IN the signal waveform of the output terminal OUT, and indicates a change in the threshold voltage of the signal S BG signal waveform and OS transistor 810,.
  • the threshold voltage of the OS transistor 810 can be controlled.
  • Signal S BG has a voltage V BG_B for shifted in the positive voltage V BG_A, the threshold voltage for negative shift the threshold voltage.
  • FIG. 38A shows an Id-Vg curve which is one of the electrical characteristics of the transistor.
  • the electrical characteristics of the OS transistor 810 described above can be shifted to a curve represented by a broken line 840 in FIG. 38A by increasing the voltage of the second gate as the voltage V BG_A . Further, the above-described electrical characteristics of the OS transistor 810 can be shifted to a curve represented by a solid line 841 in FIG. 38A by reducing the voltage of the second gate as the voltage V BG_B . As shown in FIG. 38 (A), OS transistor 810, by switching the signal S BG and so the voltage V BG_A or voltage V BG_B, can be shifted in the positive or negative shift of the threshold voltage.
  • the OS transistor 810 can be in a state in which current does not easily flow.
  • FIG. 38B visualizes this state.
  • FIG. 38C visualizes this state. As shown in FIG. 38 (C), it can be larger than at least the current I B of the current I A flowing at this time. Therefore, when the signal supplied to the input terminal IN is at a low level and the OS transistor 820 is in an off state (OFF), the voltage of the output terminal OUT can be rapidly increased. As shown in FIG. 38C, the current flowing through the OS transistor 810 can easily flow, and thus the signal waveform 832 at the output terminal in the timing chart shown in FIG. Can do.
  • the control of the threshold voltage of the OS transistor 810 by the signal S BG previously the state of the OS transistor 820 is switched, i.e. it is preferably performed before time T1 and T2.
  • the threshold voltage V TH_A is changed from the threshold voltage V TH_A to the threshold voltage V TH_B before the time T1 when the signal applied to the input terminal IN switches to the high level. It is preferable to switch the threshold voltage.
  • the OS transistor 810 is switched from the threshold voltage V TH_B to the threshold voltage V TH_A before the time T2 when the signal applied to the input terminal IN switches to the low level. It is preferable to switch the threshold voltage.
  • FIG. 39A illustrates an example of a circuit configuration that can realize this configuration.
  • FIG. 39A includes an OS transistor 850 in addition to the circuit configuration illustrated in FIG.
  • the first terminal of the OS transistor 850 is connected to the second gate of the OS transistor 810.
  • the second terminal of the OS transistor 850 is connected to a wiring for applying the voltage V BG_B (or voltage V BG_A ).
  • the first gate of the OS transistor 850 is connected to a wiring for providing signal S F.
  • a second gate of the OS transistor 850 is connected to a wiring that supplies the voltage V BG_B (or the voltage V BG_A ).
  • FIG. 39A The operation of FIG. 39A will be described with reference to the timing chart of FIG.
  • the voltage for controlling the threshold voltage of the OS transistor 810 is applied to the second gate of the OS transistor 810 before the time T3 when the signal applied to the input terminal IN switches to the high level.
  • the OS transistor 850 is turned on the signal S F to the high level, providing a voltage V BG_B for controlling a threshold voltage in the node N BG.
  • the voltage supplied to the second gate of the OS transistor 810 is shown by control from the outside, but another configuration may be used.
  • a voltage for controlling the threshold voltage may be generated based on a signal supplied to the input terminal IN and supplied to the second gate of the OS transistor 810.
  • An example of a circuit configuration that can realize this configuration is illustrated in FIG.
  • a CMOS inverter 860 is provided between the input terminal IN and the second gate of the OS transistor 810 in the circuit configuration shown in FIG.
  • the input terminal of the CMOS inverter 860 is connected to the input terminal IN.
  • the output terminal of the CMOS inverter 860 is connected to the second gate of the OS transistor 810.
  • FIG. 40A The operation in FIG. 40A will be described with reference to the timing chart in FIG. In the timing chart of FIG. 40B, changes in the signal waveform of the input terminal IN, the signal waveform of the output terminal OUT, the output waveform IN_B of the CMOS inverter 860, and the threshold voltage of the OS transistor 810 are shown.
  • the output waveform IN_B which is a signal obtained by inverting the logic of the signal applied to the input terminal IN, can be a signal for controlling the threshold voltage of the OS transistor 810. Therefore, as described in FIGS. 38A to 38C, the threshold voltage of the OS transistor 810 can be controlled. For example, at time T4 in FIG. 40B, a signal supplied to the input terminal IN is high and the OS transistor 820 is turned on. At this time, the output waveform IN_B is at a low level. Therefore, the OS transistor 810 can be set in a state in which current does not easily flow, and the voltage increase at the output terminal OUT can be sharply decreased.
  • the signal applied to the input terminal IN is at a low level, so that the OS transistor 820 is turned off.
  • the output waveform IN_B is at a high level. Therefore, the OS transistor 810 can be in a state in which current easily flows, and the voltage of the output terminal OUT can be rapidly increased.
  • the voltage of the back gate in the inverter having the OS transistor is switched in accordance with the signal logic of the input terminal IN.
  • the threshold voltage of the OS transistor can be controlled.
  • the voltage of the output terminal OUT can be changed abruptly.
  • the through current between the wirings supplying the power supply voltage can be reduced. Therefore, low power consumption can be achieved.
  • FIG. 41A is a block diagram of the semiconductor device 900.
  • the semiconductor device 900 includes a power supply circuit 901, a circuit 902, a voltage generation circuit 903, a circuit 904, a voltage generation circuit 905, and a circuit 906.
  • the power supply circuit 901 is a circuit that generates a reference voltage V ORG .
  • the voltage V ORG may be a plurality of voltages instead of a single voltage.
  • the voltage V ORG can be generated based on the voltage V 0 given from the outside of the semiconductor device 900.
  • the semiconductor device 900 can generate the voltage V ORG based on a single power supply voltage given from the outside. Therefore, the semiconductor device 900 can operate without applying a plurality of power supply voltages from the outside.
  • the circuits 902, 904, and 906 are circuits that operate with different power supply voltages.
  • the power supply voltage of the circuit 902 is a voltage applied by the voltage V ORG and the voltage V SS (V ORG > V SS ).
  • the power supply voltage of the circuit 904 is a voltage applied by the voltage V POG and the voltage V SS (V POG > V ORG ).
  • the power supply voltage of the circuit 906 is a voltage applied by the voltage V ORG and the voltage V NEG (V ORG > V SS > V NEG ). Note that if the voltage VSS is set to the same potential as the ground (GND), the types of voltages generated by the power supply circuit 901 can be reduced.
  • the voltage generation circuit 903 is a circuit that generates the voltage V POG .
  • the voltage generation circuit 903 can generate the voltage V POG based on the voltage V ORG supplied from the power supply circuit 901. Therefore, the semiconductor device 900 including the circuit 904 can operate based on a single power supply voltage supplied from the outside.
  • the voltage generation circuit 905 is a circuit that generates a voltage V NEG .
  • the voltage generation circuit 905 can generate the voltage V NEG based on the voltage V ORG supplied from the power supply circuit 901. Therefore, the semiconductor device 900 including the circuit 906 can operate based on a single power supply voltage given from the outside.
  • FIG. 41B illustrates an example of a circuit 904 that operates at the voltage V POG
  • FIG. 41C illustrates an example of a waveform of a signal for operating the circuit 904.
  • the transistor 911 is illustrated.
  • Signal applied to the gate of the transistor 911 is generated, for example, based on the voltage V POG and voltage V SS.
  • the signal is a voltage V SS during operation of the conductive state of transistor 911 voltage V POG, during operation of the non-conductive state.
  • the voltage V POG is larger than the voltage V ORG as illustrated in FIG. Therefore, the transistor 911 can more reliably perform an operation of bringing the source (S) and the drain (D) into conduction.
  • the circuit 904 can be a circuit in which malfunctions are reduced.
  • FIG. 41D illustrates an example of a circuit 906 that operates at the voltage V NEG
  • FIG. 41E illustrates an example of a waveform of a signal for operating the circuit 906.
  • FIG. 41D illustrates a transistor 912 having a back gate.
  • a signal supplied to the gate of the transistor 912 is generated based on the voltage V ORG and the voltage V SS , for example.
  • the signal voltage V ORG during operation of the conductive state of transistor 911, a voltage V SS during operation of a non-conductive state.
  • the voltage applied to the back gate of the transistor 912 is generated based on the voltage V NEG .
  • the voltage V NEG is smaller than the voltage V SS (GND) as shown in FIG. Therefore, the threshold voltage of the transistor 912 can be controlled to shift positively. Therefore, the transistor 912 can be more reliably turned off, and the current flowing between the source (S) and the drain (D) can be reduced.
  • the circuit 906 can be a circuit in which malfunctions are reduced and power consumption is reduced.
  • the voltage V NEG may be directly applied to the back gate of the transistor 912.
  • a signal to be supplied to the gate of the transistor 912 may be generated based on the voltage V ORG and the voltage V NEG and the signal may be supplied to the back gate of the transistor 912.
  • FIGS. 41D and 41E show a modification of FIGS. 41D and 41E.
  • a transistor 922 whose conduction state can be controlled by the control circuit 921 is illustrated between the voltage generation circuit 905 and the circuit 906.
  • the transistor 922 is an n-channel OS transistor.
  • Control signal S BG control circuit 921 is output a signal for controlling the conduction state of the transistor 922.
  • transistors 912A and 912B included in the circuit 906 are OS transistors which are the same as the transistor 922.
  • the timing chart of FIG. 42 (B) includes a control signal S BG, transistor 912A, indicated by a change in the potential of the state nodes N BG back gate potential of 912B.
  • Control signal S BG is transistor 922 in a conducting state at the high level, the node N BG becomes voltage V NEG. Thereafter, when the control signal SBG is at a low level, the node NBG becomes electrically floating. Since the transistor 922 is an OS transistor, the off-state current is small. Therefore, even if the node NBG is electrically floating, the voltage V NEG once applied can be held.
  • FIG. 43A illustrates an example of a circuit configuration which can be applied to the voltage generation circuit 903 described above.
  • a voltage generation circuit 903 illustrated in FIG. 43A is a five-stage charge pump including diodes D1 to D5, capacitors C1 to C5, and an inverter INV.
  • the clock signal CLK is supplied to the capacitors C1 to C5 directly or via the inverter INV.
  • the power supply voltage of the inverter INV is a voltage applied by the voltage V ORG and the voltage V SS
  • a voltage V POG that is boosted to a positive voltage five times the voltage V ORG can be obtained by the clock signal CLK.
  • the forward voltage of the diodes D1 to D5 is 0V.
  • a desired voltage V POG can be obtained by changing the number of stages of the charge pump.
  • FIG. 43B shows an example of a circuit configuration applicable to the voltage generation circuit 905 described above.
  • a voltage generation circuit 905 illustrated in FIG. 43B is a four-stage charge pump including diodes D1 to D5, capacitors C1 to C5, and an inverter INV.
  • the clock signal CLK is supplied to the capacitors C1 to C5 directly or via the inverter INV.
  • the power supply voltage of the inverter INV is a voltage applied by the voltage V ORG and the voltage V SS
  • the voltage V that is stepped down to the negative voltage that is four times the voltage V ORG from the voltage V SS by the clock signal CLK.
  • NEG can be obtained.
  • the forward voltage of the diodes D1 to D5 is 0V.
  • the desired voltage V NEG can be obtained by changing the number of stages of the charge pump.
  • circuit configuration of the voltage generation circuit 903 described above is not limited to the configuration of the circuit diagram illustrated in FIG.
  • modification examples of the voltage generation circuit 903 are illustrated in FIGS. Note that in the modification of the voltage generation circuit 903, in the voltage generation circuits 903A to 903C illustrated in FIGS. 44A to 44C, the voltage applied to each wiring is changed or the arrangement of elements is changed. It is feasible.
  • a voltage generation circuit 903A illustrated in FIG. 44A includes transistors M1 to M10, capacitors C11 to C14, and an inverter INV1.
  • the clock signal CLK is supplied directly to the gates of the transistors M1 to M10 or via the inverter INV1.
  • a voltage V POG that is boosted to a positive voltage four times the voltage V ORG can be obtained by the clock signal CLK. Note that a desired voltage V POG can be obtained by changing the number of stages.
  • the voltage generation circuit 903A illustrated in FIG. 44A can reduce off-state current by using the transistors M1 to M10 as OS transistors, and can suppress leakage of charges held in the capacitors C11 to C14. Therefore, the voltage V ORG can be efficiently boosted from the voltage V POG .
  • a voltage generation circuit 903B illustrated in FIG. 44B includes transistors M11 to M14, capacitors C15 and C16, and an inverter INV2.
  • the clock signal CLK is supplied directly to the gates of the transistors M11 to M14 or via the inverter INV2. With the clock signal CLK, it is possible to obtain a voltage V POG that is boosted to a positive voltage that is twice the voltage V ORG .
  • the voltage generation circuit 903B illustrated in FIG. 44B can reduce off-state current by using the transistors M11 to M14 as OS transistors, and can suppress leakage of charges held in the capacitors C15 and C16. Therefore, the voltage V ORG can be efficiently boosted from the voltage V POG .
  • a voltage generation circuit 903C illustrated in FIG. 44C includes an inductor Ind1, a transistor M15, a diode D6, and a capacitor C17.
  • the conduction state of the transistor M15 is controlled by the control signal EN.
  • a voltage V POG obtained by boosting the voltage V ORG can be obtained by the control signal EN. Since the voltage generation circuit 903C illustrated in FIG. 44C uses the inductor Ind1 to increase the voltage, the voltage generation circuit 903C can increase the voltage with high conversion efficiency.
  • a voltage necessary for a circuit included in the semiconductor device can be generated internally. Therefore, the semiconductor device can reduce the number of power supply voltages given from the outside.
  • a display module 7000 shown in FIG. 45 includes a touch panel 7004 connected to the FPC 7003, a display panel 7006 connected to the FPC 7005, a backlight 7007, a frame 7009, a printed circuit board 7010, and a battery between the upper cover 7001 and the lower cover 7002. 7011.
  • the semiconductor device of one embodiment of the present invention can be used for the display panel 7006, for example.
  • the shape and dimensions of the upper cover 7001 and the lower cover 7002 can be changed as appropriate in accordance with the sizes of the touch panel 7004 and the display panel 7006.
  • a resistive film type or capacitive type touch panel can be used by being superimposed on the display panel 7006.
  • the counter substrate (sealing substrate) of the display panel 7006 can have a touch panel function.
  • an optical sensor can be provided in each pixel of the display panel 7006 to form an optical touch panel.
  • the backlight 7007 has a light source 7008.
  • FIG. 45 illustrates the configuration in which the light source 7008 is provided over the backlight 7007, the present invention is not limited to this.
  • the light source 7008 may be disposed at the end of the backlight 7007 and a light diffusing plate may be used.
  • the backlight 7007 may not be provided.
  • the frame 7009 has a function as an electromagnetic shield for blocking electromagnetic waves generated by the operation of the printed circuit board 7010 in addition to the protective function of the display panel 7006.
  • the frame 7009 may have a function as a heat sink.
  • the printed circuit board 7010 includes a power supply circuit, a signal processing circuit for outputting a video signal and a clock signal.
  • the power source for supplying power to the power supply circuit may be an external commercial power source or a power source using a battery 7011 provided separately.
  • the battery 7011 can be omitted when a commercial power source is used.
  • the display module 7000 may be additionally provided with a member such as a polarizing plate, a phase difference plate, and a prism sheet.
  • FIG. 46A is a diagram showing the appearance of the camera 8000 with the viewfinder 8100 attached.
  • the camera 8000 includes a housing 8001, a display portion 8002, operation buttons 8003, a shutter button 8004, and the like.
  • the camera 8000 is attached with a detachable lens 8006.
  • the camera 8000 is configured such that the lens 8006 can be removed from the housing 8001 and replaced, but the lens 8006 and the housing may be integrated.
  • the camera 8000 can take an image by pressing a shutter button 8004.
  • the display portion 8002 has a function as a touch panel and can capture an image by touching the display portion 8002.
  • the housing 8001 of the camera 8000 has a mount having electrodes, and can be connected to a stroboscope or the like in addition to the finder 8100.
  • the finder 8100 includes a housing 8101, a display portion 8102, a button 8103, and the like.
  • the housing 8101 has a mount that engages with the mount of the camera 8000, and the finder 8100 can be attached to the camera 8000.
  • the mount includes an electrode, and an image received from the camera 8000 via the electrode can be displayed on the display portion 8102.
  • the button 8103 has a function as a power button.
  • a button 8103 can be used to switch display on the display portion 8102 on and off.
  • the display device of one embodiment of the present invention can be applied to the display portion 8002 of the camera 8000 and the display portion 8102 of the finder 8100.
  • the camera 8000 and the viewfinder 8100 are separate electronic devices and are configured to be detachable.
  • a finder including a display device is incorporated in the housing 8001 of the camera 8000. Also good.
  • FIG. 46B is a diagram showing the appearance of the head mounted display 8200.
  • the head mounted display 8200 includes a mounting portion 8201, a lens 8202, a main body 8203, a display portion 8204, a cable 8205, and the like.
  • a battery 8206 is built in the mounting portion 8201.
  • the cable 8205 supplies power from the battery 8206 to the main body 8203.
  • the main body 8203 includes a wireless receiver and the like, and can display video information such as received image data on the display portion 8204.
  • the mounting portion 8201 may be provided with a plurality of electrodes at positions where the user touches the mounting portion 8201.
  • the main body 8203 may have a function of recognizing the user's viewpoint by detecting a current flowing through the electrode in accordance with the movement of the user's eyeball. Moreover, you may have a function which monitors a user's pulse by detecting the electric current which flows into the said electrode.
  • the mounting portion 8201 may have various sensors such as a temperature sensor, a pressure sensor, and an acceleration sensor, and may have a function of displaying the user's biological information on the display portion 8204. Further, the movement of the user's head or the like may be detected, and the video displayed on the display unit 8204 may be changed in accordance with the movement.
  • the display device of one embodiment of the present invention can be applied to the display portion 8204.
  • the head mounted display 8300 includes a housing 8301, a display portion 8302, a band-shaped fixture 8304, and a pair of lenses 8305.
  • the user can visually recognize the display on the display portion 8302 through the lens 8305.
  • the display portion 8302 is preferably curved. By arranging the display portion 8302 to be curved, the user can feel a high sense of realism.
  • the display device of one embodiment of the present invention can be applied to the display portion 8302. Since the display device including the semiconductor device of one embodiment of the present invention has extremely high definition, the pixel is not visually recognized by the user even when the display device is enlarged using the lens 8305 as illustrated in FIG. More realistic video can be displayed.
  • FIGS. 47A to 47G examples of electronic devices that are different from the electronic devices illustrated in FIGS. 46A to 46E are illustrated in FIGS. 47A to 47G.
  • An electronic device illustrated in FIGS. 47A to 47G includes a housing 9000, a display portion 9001, a speaker 9003, operation keys 9005 (including a power switch or an operation switch), a connection terminal 9006, a sensor 9007 (force , Displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical, voice, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration , Including a function of measuring odor or infrared light), a microphone 9008, and the like.
  • the electronic devices illustrated in FIGS. 47A to 47G have various functions. For example, a function for displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function for displaying a calendar, date or time, a function for controlling processing by various software (programs), Wireless communication function, function for connecting to various computer networks using the wireless communication function, function for transmitting or receiving various data using the wireless communication function, and reading and displaying the program or data recorded on the recording medium It can have a function of displaying on the section. Note that the functions of the electronic devices illustrated in FIGS. 47A to 47G are not limited to these, and can have various functions. Although not illustrated in FIGS.
  • the electronic device may have a plurality of display portions.
  • the electronic device is equipped with a camera, etc., to capture still images, to capture moving images, to store captured images on a recording medium (externally or built into the camera), and to display captured images on the display unit And the like.
  • FIGS. 47A to 47G Details of the electronic devices illustrated in FIGS. 47A to 47G will be described below.
  • FIG. 47A is a perspective view showing the television device 9100.
  • the television device 9100 can incorporate the display portion 9001 with a large screen, for example, a display portion 9001 with a size of 50 inches or more, or 100 inches or more.
  • FIG. 47B is a perspective view showing the portable information terminal 9101.
  • the portable information terminal 9101 has one or a plurality of functions selected from, for example, a telephone, a notebook, an information browsing device, or the like. Specifically, it can be used as a smartphone.
  • the portable information terminal 9101 may include a speaker 9003, a connection terminal 9006, a sensor 9007, and the like.
  • the portable information terminal 9101 can display characters and image information on the plurality of surfaces.
  • three operation buttons 9050 also referred to as operation icons or simply icons
  • information 9051 indicated by a broken-line rectangle can be displayed on another surface of the display portion 9001.
  • a display for notifying an incoming call such as an e-mail, SNS (social networking service), a telephone call, a title such as an e-mail or SNS, a sender name such as an e-mail or SNS, a date and time, and a time , Battery level, antenna reception strength and so on.
  • an operation button 9050 or the like may be displayed instead of the information 9051 at a position where the information 9051 is displayed.
  • FIG. 47C is a perspective view showing the portable information terminal 9102.
  • the portable information terminal 9102 has a function of displaying information on three or more surfaces of the display portion 9001.
  • information 9052, information 9053, and information 9054 are displayed on different planes.
  • the user of the portable information terminal 9102 can check the display (information 9053 here) in a state where the portable information terminal 9102 is stored in the chest pocket of clothes.
  • the telephone number or name of the caller of the incoming call is displayed at a position where it can be observed from above portable information terminal 9102.
  • the user can check the display and determine whether to receive a call without taking out the portable information terminal 9102 from the pocket.
  • FIG. 47D is a perspective view showing a wristwatch-type portable information terminal 9200.
  • the portable information terminal 9200 can execute various applications such as a mobile phone, electronic mail, text browsing and creation, music playback, Internet communication, and computer games.
  • the display portion 9001 is provided with a curved display surface, and can perform display along the curved display surface.
  • the portable information terminal 9200 can execute short-range wireless communication with a communication standard. For example, it is possible to talk hands-free by communicating with a headset capable of wireless communication.
  • the portable information terminal 9200 includes a connection terminal 9006 and can directly exchange data with other information terminals via a connector. Charging can also be performed through the connection terminal 9006. Note that the charging operation may be performed by wireless power feeding without using the connection terminal 9006.
  • FIG. 47E, 47F, and 47G are perspective views showing a foldable portable information terminal 9201.
  • FIG. 47E is a perspective view of a state in which the portable information terminal 9201 is expanded
  • FIG. 47F is a state in which the portable information terminal 9201 is expanded or changed from one of the folded state to the other.
  • FIG. 47G is a perspective view of the portable information terminal 9201 folded.
  • the portable information terminal 9201 is excellent in portability in the folded state, and in the expanded state, the portable information terminal 9201 is excellent in display listability due to a seamless wide display area.
  • a display portion 9001 included in the portable information terminal 9201 is supported by three housings 9000 connected by a hinge 9055.
  • the portable information terminal 9201 By bending between the two housings 9000 via the hinge 9055, the portable information terminal 9201 can be reversibly deformed from the expanded state to the folded state.
  • the portable information terminal 9201 can be bent with a curvature radius of 1 mm to 150 mm.
  • FIG. 48A and 48B are perspective views of a display device having a plurality of display panels.
  • FIG. 48A is a perspective view of a form in which a plurality of display panels are wound
  • FIG. 48B is a perspective view of a state in which the plurality of display panels are developed.
  • the 48A and 48B includes a plurality of display panels 9501, a shaft portion 9511, and a bearing portion 9512.
  • the plurality of display panels 9501 each include a display region 9502 and a region 9503 having a light-transmitting property.
  • the plurality of display panels 9501 have flexibility. Further, two adjacent display panels 9501 are provided so that a part of them overlap each other. For example, a light-transmitting region 9503 of two adjacent display panels 9501 can be overlapped. By using a plurality of display panels 9501, a large-screen display device can be obtained. In addition, since the display panel 9501 can be taken up depending on the use state, a display device with excellent versatility can be obtained.
  • 48A and 48B illustrate a state in which the display area 9502 is separated by the adjacent display panel 9501
  • the present invention is not limited to this.
  • the display area 9502 of the adjacent display panel 9501 is displayed.
  • the display area 9502 may be a continuous display area by overlapping them with no gap.
  • the electronic device described in this embodiment has a display portion for displaying some information. Note that the semiconductor device of one embodiment of the present invention can also be applied to an electronic device that does not include a display portion.
  • Embodiment 8 In this embodiment mode, a semiconductor device (memory device) that can hold stored contents even when power is not supplied and has no limit on the number of writing times, and a CPU including the semiconductor device are described with reference to FIGS. explain.
  • the CPU described in this embodiment can be used for, for example, the electronic device described in the above embodiment.
  • FIG. 49 shows an example of a semiconductor device (storage device) in which stored contents can be held even when power is not supplied and the number of writings is not limited. Note that FIG. 49B is a circuit diagram of FIG.
  • 49A and 49B includes a transistor 3200 using a first semiconductor material, a transistor 3300 using a second semiconductor material, and a capacitor 3400.
  • the first semiconductor material and the second semiconductor material have different energy gaps.
  • the first semiconductor material is a semiconductor material other than an oxide semiconductor (silicon (including strained silicon), germanium, silicon germanium, silicon carbide, gallium arsenide, aluminum gallium arsenide, indium phosphide, gallium nitride, an organic semiconductor, etc.)
  • the second semiconductor material can be an oxide semiconductor.
  • a transistor using single crystal silicon or the like as a material other than an oxide semiconductor can easily operate at high speed.
  • a transistor including an oxide semiconductor has low off-state current.
  • the transistor 3300 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor. Since the transistor 3300 has low off-state current, stored data can be held for a long time by using the transistor 3300. In other words, since it is possible to obtain a semiconductor memory device that does not require a refresh operation or has a very low frequency of the refresh operation, power consumption can be sufficiently reduced.
  • the first wiring 3101 is electrically connected to the source electrode of the transistor 3200
  • the second wiring 3102 is electrically connected to the drain electrode of the transistor 3200
  • the third wiring 3103 is electrically connected to one of a source electrode and a drain electrode of the transistor 3300
  • the fourth wiring 3104 is electrically connected to a gate electrode of the transistor 3300.
  • the other of the gate electrode of the transistor 3200 and the source or drain electrode of the transistor 3300 is electrically connected to one of the electrodes of the capacitor 3400
  • the fifth wiring 3105 is electrically connected to the other of the electrodes of the capacitor 3400. Connected.
  • information can be written, held, and read as follows by utilizing the feature that the potential of the gate electrode of the transistor 3200 can be held.
  • the potential of the fourth wiring 3104 is set to a potential at which the transistor 3300 is turned on, so that the transistor 3300 is turned on. Accordingly, the potential of the third wiring 3103 is supplied to the gate electrode of the transistor 3200 and the capacitor 3400. That is, predetermined charge is supplied to the gate of the transistor 3200 (writing).
  • the potential of the fourth wiring 3104 is set to a potential at which the transistor 3300 is turned off and the transistor 3300 is turned off, whereby the charge given to the gate of the transistor 3200 is held (held).
  • the reading of information will be described.
  • an appropriate potential (reading potential) is applied to the fifth wiring 3105 in a state where a predetermined potential (constant potential) is applied to the first wiring 3101, according to the amount of charge held in the gate of the transistor 3200
  • the second wiring 3102 has different potentials.
  • the apparent threshold Vth_H in the case where a high level charge is applied to the gate electrode of the transistor 3200 is the case where the low level charge is applied to the gate electrode of the transistor 3200 This is because it becomes lower than the apparent threshold value Vth_L.
  • the apparent threshold voltage refers to a potential of the fifth wiring 3105 necessary for turning on the transistor 3200.
  • the charge given to the gate of the transistor 3200 can be determined. For example, in the case where a high-level charge is applied in writing, the transistor 3200 is turned on when the potential of the fifth wiring 3105 is V0 (> Vth_H). In the case where a low-level charge is supplied, the transistor 3200 remains in the “off state” even when the potential of the fifth wiring 3105 is V0 ( ⁇ Vth_L). Therefore, the held information can be read by determining the potential of the second wiring 3102.
  • the semiconductor device illustrated in FIG. 49C is different from FIG. 49A in that the transistor 3200 is not provided. In this case, information can be written and held by the same operation as described above.
  • the third wiring 3103 that is in a floating state and the capacitor 3400 are brought into conduction, and charge is redistributed between the third wiring 3103 and the capacitor 3400.
  • the potential of the third wiring 3103 changes.
  • the amount of change in potential of the third wiring 3103 has different values depending on one potential of the electrode of the capacitor 3400 (or charge accumulated in the capacitor 3400).
  • the potential of one of the electrodes of the capacitor 3400 is V
  • the capacitance of the capacitor 3400 is C
  • the capacitance component of the third wiring 3103 is CB
  • the potential of the third wiring 3103 before the charge is redistributed.
  • the potential of the third wiring 3103 after the charge is redistributed is (CB ⁇ VB0 + C ⁇ V) / (CB + C).
  • information can be read by comparing the potential of the third wiring 3103 with a predetermined potential.
  • a transistor to which the first semiconductor material is applied is used for a driver circuit for driving the memory cell, and a transistor to which the second semiconductor material is applied is stacked over the driver circuit as the transistor 3300. And it is sufficient.
  • memory contents can be held for an extremely long time by using a transistor with an extremely small off-state current that uses an oxide semiconductor for a channel formation region. That is, the refresh operation is not necessary or the frequency of the refresh operation can be extremely low, so that power consumption can be sufficiently reduced.
  • stored data can be held for a long time even when power is not supplied (note that a potential is preferably fixed).
  • high voltage is not needed for writing data and there is no problem of deterioration of elements.
  • it is not necessary to inject electrons into the floating gate or extract electrons from the floating gate, so that there is no problem of deterioration of the gate insulating film. That is, in the semiconductor device described in this embodiment, the number of rewritable times that is a problem in the conventional nonvolatile memory is not limited, and the reliability is dramatically improved. Further, since data is written depending on the on / off state of the transistor, high-speed operation can be easily realized.
  • the above-described storage device is, for example, an DSP such as a DSP (Digital Signal Processor), a custom LSI, a PLD (Programmable Logic Device), or an RF-ID (Radio Frequency Identity). Applicable.
  • DSP Digital Signal Processor
  • PLD Programmable Logic Device
  • RF-ID Radio Frequency Identity
  • FIG. 50 is a block diagram illustrating a configuration example of a CPU including the above-described storage device.
  • the CPU shown in FIG. 50 has an ALU 2191 (ALU: Arithmetic logic unit, arithmetic circuit), an ALU controller 2192, an instruction decoder 2193, an interrupt controller 2194, a timing controller 2195, a register 2196, a register controller 2197, and a bus interface 2198 on a substrate 2190.
  • ALU 2191 Arithmetic logic unit, arithmetic circuit
  • ALU controller 2192 Arithmetic logic unit, arithmetic circuit
  • an instruction decoder 2193 an interrupt controller 2194
  • a timing controller 2195 a register 2196, a register controller 2197, and a bus interface 2198
  • ROM I / F rewritable ROM 2199
  • ROM interface 2189 ROM I / F
  • the substrate 2190 a semiconductor substrate, an SOI substrate, a glass substrate, or the like is used.
  • the ROM 2199 and the ROM interface 2189 may be provided in separate chips. Needless to say, the CPU in
  • the configuration including the CPU or the arithmetic circuit illustrated in FIG. 50 may be a single core, and a plurality of the cores may be included, and each core may operate in parallel.
  • the number of bits that the CPU can handle with the internal arithmetic circuit or the data bus can be, for example, 8 bits, 16 bits, 32 bits, 64 bits, or the like.
  • Instructions input to the CPU via the bus interface 2198 are input to the instruction decoder 2193, decoded, and then input to the ALU controller 2192, interrupt controller 2194, register controller 2197, and timing controller 2195.
  • the ALU controller 2192, interrupt controller 2194, register controller 2197, and timing controller 2195 perform various controls based on the decoded instructions. Specifically, the ALU controller 2192 generates a signal for controlling the operation of the ALU 2191.
  • the interrupt controller 2194 determines and processes an interrupt request from an external input / output device or a peripheral circuit from the priority or mask state during execution of the CPU program.
  • the register controller 2197 generates an address of the register 2196, and reads / writes data from / to the register 2196 according to the state of the CPU.
  • the timing controller 2195 generates a signal for controlling the operation timing of the ALU 2191, the ALU controller 2192, the instruction decoder 2193, the interrupt controller 2194, and the register controller 2197.
  • the timing controller 2195 includes an internal clock generation unit that generates an internal clock signal based on the reference clock signal, and supplies the internal clock signal to the various circuits.
  • the register 2196 is provided with a storage device.
  • the register controller 2197 selects a holding operation in the register 2196 in accordance with an instruction from the ALU 2191.
  • the memory device included in the register 2196 selects whether to hold data by a flip-flop or to hold data by a capacitor.
  • the power supply voltage is supplied to the storage device in the register 2196.
  • data retention in the capacitor is selected, data is rewritten to the capacitor, and supply of power supply voltage to the memory device in the register 2196 can be stopped.
  • FIG. 51 is an example of a circuit diagram of a memory element that can be used as the register 2196.
  • the memory element 2200 includes a circuit 2201 in which stored data is volatilized by power-off, a circuit 2202 in which stored data is not volatilized by power-off, a switch 2203, a switch 2204, a logic element 2206, a capacitor 2207, and a selection function. And a circuit 2220 having the same.
  • the circuit 2202 includes a capacitor 2208, a transistor 2209, and a transistor 2210. Note that the memory element 2200 may further include other elements such as a diode, a resistance element, and an inductor, as necessary.
  • the above-described storage device can be used for the circuit 2202.
  • the ground potential (0 V) or the potential at which the transistor 2209 is turned off is continuously input to the gate of the transistor 2209 in the circuit 2202.
  • the gate of the transistor 2209 is grounded through a load such as a resistor.
  • the switch 2203 is configured using a transistor 2213 of one conductivity type (eg, n-channel type), and the switch 2204 is configured using a transistor 2214 of conductivity type (eg, p-channel type) opposite to the one conductivity type.
  • a transistor 2213 of one conductivity type eg, n-channel type
  • the switch 2204 is configured using a transistor 2214 of conductivity type (eg, p-channel type) opposite to the one conductivity type.
  • the first terminal of the switch 2203 corresponds to one of the source and the drain of the transistor 2213
  • the second terminal of the switch 2203 corresponds to the other of the source and the drain of the transistor 2213
  • the switch 2203 corresponds to the gate of the transistor 2213.
  • conduction or non-conduction between the first terminal and the second terminal that is, the on state or the off state of the transistor 2213
  • the first terminal of the switch 2204 corresponds to one of the source and the drain of the transistor 2214
  • the second terminal of the switch 2204 corresponds to the other of the source and the drain of the transistor 2214
  • the switch 2204 is input to the gate of the transistor 2214.
  • the control signal RD selects the conduction or non-conduction between the first terminal and the second terminal (that is, the on state or the off state of the transistor 2214).
  • One of a source and a drain of the transistor 2209 is electrically connected to one of a pair of electrodes of the capacitor 2208 and a gate of the transistor 2210.
  • the connection part is referred to as a node M2.
  • One of a source and a drain of the transistor 2210 is electrically connected to a wiring (eg, a GND line) that can supply a low power supply potential, and the other is connected to the first terminal of the switch 2203 (the source and the drain of the transistor 2213 On the other hand).
  • a second terminal of the switch 2203 (the other of the source and the drain of the transistor 2213) is electrically connected to a first terminal of the switch 2204 (one of the source and the drain of the transistor 2214).
  • a second terminal of the switch 2204 (the other of the source and the drain of the transistor 2214) is electrically connected to a wiring that can supply the power supply potential VDD.
  • the second terminal of the switch 2203 (the other of the source and the drain of the transistor 2213), the first terminal of the switch 2204 (one of the source and the drain of the transistor 2214), the input terminal of the logic element 2206, and the capacitor 2207
  • One of the pair of electrodes is electrically connected.
  • the connection part is referred to as a node M1.
  • the other of the pair of electrodes of the capacitor 2207 can have a structure in which a constant potential is input. For example, a low power supply potential (such as GND) or a high power supply potential (such as VDD) can be input.
  • the other of the pair of electrodes of the capacitor 2207 is electrically connected to a wiring (eg, a GND line) that can supply a low power supply potential.
  • the other of the pair of electrodes of the capacitor 2208 can have a structure in which a constant potential is input. For example, a low power supply potential (such as GND) or a high power supply potential (such as VDD) can be input.
  • the other of the pair of electrodes of the capacitor 2208 is electrically connected to a wiring (eg, a GND line) that can supply a low power supply potential.
  • the capacitor 2207 and the capacitor 2208 can be omitted by actively using a parasitic capacitance of a transistor or a wiring.
  • a control signal WE is input to a first gate (first gate electrode) of the transistor 2209.
  • a conduction state or a non-conduction state between the first terminal and the second terminal is selected by a control signal RD different from the control signal WE, and the first terminal and the second terminal of one switch When the terminals of the other switch are in a conductive state, the first terminal and the second terminal of the other switch are in a non-conductive state.
  • FIG. 51 illustrates an example in which the signal output from the circuit 2201 is input to the other of the source and the drain of the transistor 2209.
  • a signal output from the second terminal of the switch 2203 (the other of the source and the drain of the transistor 2213) is an inverted signal in which the logic value is inverted by the logic element 2206 and is input to the circuit 2201 through the circuit 2220. .
  • FIG. 51 illustrates an example in which a signal output from the second terminal of the switch 2203 (the other of the source and the drain of the transistor 2213) is input to the circuit 2201 through the logic element 2206 and the circuit 2220. It is not limited to. A signal output from the second terminal of the switch 2203 (the other of the source and the drain of the transistor 2213) may be input to the circuit 2201 without having its logic value inverted. For example, when there is a node in the circuit 2201 that holds a signal in which the logical value of the signal input from the input terminal is inverted, the second terminal of the switch 2203 (the other of the source and the drain of the transistor 2213) An output signal can be input to the node.
  • a transistor other than the transistor 2209 among transistors used for the memory element 2200 can be a transistor formed in a layer formed of a semiconductor other than an oxide semiconductor or a substrate 2190.
  • a transistor in which a channel is formed in a silicon layer or a silicon substrate can be used.
  • all the transistors used for the memory element 2200 can be transistors whose channels are formed using an oxide semiconductor film.
  • the memory element 2200 may include a transistor whose channel is formed using an oxide semiconductor film in addition to the transistor 2209, and the remaining transistors may be formed in a layer formed of a semiconductor other than an oxide semiconductor or the substrate 2190. It can also be a formed transistor.
  • a flip-flop can be used for the circuit 2201 in FIG.
  • the logic element 2206 for example, an inverter, a clocked inverter, or the like can be used.
  • data stored in the circuit 2201 can be held by the capacitor 2208 provided in the circuit 2202 while the power supply voltage is not supplied to the memory element 2200.
  • a transistor in which a channel is formed in an oxide semiconductor film has extremely low off-state current.
  • the off-state current of a transistor in which a channel is formed in an oxide semiconductor film is significantly lower than the off-state current of a transistor in which a channel is formed in crystalline silicon. Therefore, by using a transistor in which a channel is formed in an oxide semiconductor film as the transistor 2209, a signal held in the capacitor 2208 is maintained for a long time even when a power supply voltage is not supplied to the memory element 2200. In this manner, the memory element 2200 can hold stored data (data) even while the supply of power supply voltage is stopped.
  • the memory element is characterized by performing a precharge operation; therefore, after the supply of power supply voltage is resumed, the time until the circuit 2201 holds the original data again is shortened. be able to.
  • a signal held by the capacitor 2208 is input to the gate of the transistor 2210. Therefore, after the supply of power supply voltage to the memory element 2200 is restarted, the signal held by the capacitor 2208 can be converted into the state of the transistor 2210 (on state or off state) and read from the circuit 2202. it can. Therefore, the original signal can be accurately read even if the potential corresponding to the signal held in the capacitor 2208 slightly fluctuates.
  • a storage element 2200 for a storage device such as a register or a cache memory included in the processor, it is possible to prevent data in the storage device from being lost due to the supply of power supply voltage being stopped.
  • the state before the power supply stop can be restored in a short time. Accordingly, power can be stopped in a short time in the entire processor or in one or a plurality of logic circuits constituting the processor, so that power consumption can be suppressed.
  • the memory element 2200 is described as an example of using a CPU.
  • the memory element 2200 is an DSP such as a DSP (Digital Signal Processor), a custom LSI, a PLD (Programmable Logic Device), or an RF-ID ( It can also be applied to Radio Frequency Identification.
  • DSP Digital Signal Processor
  • PLD Programmable Logic Device
  • RF-ID Radio Frequency Identification
  • 52A to 52C show circuit configuration examples of the imaging device.
  • An imaging device 610 including the circuit illustrated in FIG. 52A includes a photoelectric conversion element 601, a transistor 602, a transistor 604, and a capacitor 606.
  • One of a source and a drain of the transistor 602 is electrically connected to the photoelectric conversion element 601.
  • the other of the source and the drain of the transistor 602 is electrically connected to the gate of the transistor 604 through a node 607 (charge storage portion).
  • An OS transistor is preferably used as the transistor 602. Since the OS transistor can extremely reduce off-state current, the capacitor 606 can be reduced. Alternatively, the capacitor 606 can be omitted as illustrated in FIG. In addition, when an OS transistor is used as the transistor 602, the potential of the node 607 hardly changes. Therefore, it is possible to realize an imaging device that is hardly affected by noise. As the transistor 602, for example, the transistor described in the above embodiment can be used. Note that an OS transistor may be used as the transistor 604.
  • a diode element in which a pn-type or pin-type junction is formed on a silicon substrate can be used.
  • a pin-type diode element using an amorphous silicon film, a microcrystalline silicon film, or the like may be used.
  • a diode-connected transistor may be used.
  • a variable resistor using a photoelectric effect may be formed using silicon, germanium, selenium, or the like.
  • the photoelectric conversion element may be formed using a material that can absorb radiation and generate charges.
  • materials that can generate charges by absorbing radiation include lead iodide, mercury iodide, gallium arsenide, CdTe, and CdZn.
  • the imaging device 610 having the circuit shown in FIG. 52C shows the case where a photodiode is used as the photoelectric conversion element 601.
  • An imaging device 610 illustrated in FIG. 52C includes a photoelectric conversion element 601, a transistor 602, a transistor 603, a transistor 604, a transistor 605, and a capacitor 606.
  • One of a source and a drain of the transistor 602 is electrically connected to the cathode of the photoelectric conversion element 601 and the other is electrically connected to the node 607.
  • the anode of the photoelectric conversion element 601 is electrically connected to the wiring 611.
  • One of a source and a drain of the transistor 603 is electrically connected to the node 607 and the other is electrically connected to the wiring 608.
  • a gate of the transistor 604 is electrically connected to the node 607, one of a source and a drain is electrically connected to the wiring 609, and the other is electrically connected to one of the source and the drain of the transistor 605.
  • the other of the source and the drain of the transistor 605 is electrically connected to the wiring 608.
  • One electrode of the capacitor 606 is electrically connected to the node 607 and the other electrode is electrically connected to the wiring 611.
  • the transistor 602 can function as a transfer transistor.
  • a transfer signal TX is supplied to the gate of the transistor 602.
  • the transistor 603 can function as a reset transistor.
  • a reset signal RST is supplied to the gate of the transistor 603.
  • the transistor 604 can function as an amplification transistor.
  • the transistor 605 can function as a selection transistor.
  • a selection signal SEL is supplied to the gate of the transistor 605.
  • VDD is supplied to the wiring 608 and VSS is supplied to the wiring 611.
  • OS transistors are preferably used as the transistors 602 and 603. As described above, since the off-state current of the OS transistor can be extremely small, the capacitor 606 can be small. Alternatively, the capacitor 606 can be omitted. In addition, when an OS transistor is used as the transistor 602 and the transistor 603, the potential of the node 607 hardly changes. Therefore, it is possible to realize an imaging device that is hardly affected by noise.
  • an imaging device with high resolution can be realized.
  • an imaging device capable of imaging at a resolution of so-called full high vision also referred to as “2K resolution”, “2K1K”, “2K”, etc.
  • a resolution of so-called full high vision also referred to as “2K resolution”, “2K1K”, “2K”, etc.
  • an imaging device capable of imaging at a resolution of so-called ultra high vision also referred to as “4K resolution”, “4K2K”, “4K”, etc.
  • an imaging device capable of imaging at a resolution of so-called super high vision also referred to as “8K resolution”, “8K4K”, “8K”, etc.
  • 8K resolution also referred to as “8K resolution”, “8K4K”, “8K”, etc.
  • 53A and 53B show structural examples of the imaging device 610 using the above-described transistor.
  • 53A and 53B are cross-sectional views of the imaging device 610.
  • FIG. 53A and 53B are cross-sectional views of the imaging device 610.
  • the imaging device 610 illustrated in FIG. 53A uses an n-type semiconductor as the substrate 641.
  • a p-type semiconductor 1221 of the photoelectric conversion element 601 is provided in the substrate 641.
  • part of the substrate 641 functions as the n-type semiconductor 1223 of the photoelectric conversion element 601.
  • the transistor 604 is provided over the substrate 641.
  • the transistor 604 can function as an n-channel transistor.
  • a p-type semiconductor well 1220 is provided in part of the substrate 641.
  • the well 1220 can be provided by a method similar to the formation of the p-type semiconductor 1221.
  • the well 1220 and the p-type semiconductor 1221 can be formed at the same time.
  • An imaging device 610 illustrated in FIG. 53B includes a transistor 604 and a transistor 605 provided over a substrate 641.
  • the transistor 604 can function as an n-channel transistor.
  • the transistor 605 can function as a p-channel transistor.
  • the imaging device 610 illustrated in FIG. 53B includes a photoelectric conversion element 601 provided over a substrate 641.
  • a photoelectric conversion element 601 illustrated in FIG. 53B includes a photoelectric conversion layer 681 between an electrode 686 formed using a metal material or the like and a light-transmitting conductive layer 682.
  • FIG. 53B illustrates a mode in which a selenium-based material is used for the photoelectric conversion layer 681.
  • a photoelectric conversion element 601 using a selenium-based material has a characteristic that external quantum efficiency with respect to visible light is high.
  • the photoelectric conversion element can be a highly sensitive sensor with a large amplification of electrons with respect to the amount of incident light due to the avalanche phenomenon. Further, since the selenium-based material has a high light absorption coefficient, it has an advantage that the photoelectric conversion layer 681 can be easily thinned.
  • amorphous selenium or crystalline selenium can be used as the selenium-based material.
  • crystalline selenium can be obtained by heat-treating amorphous selenium after film formation. Note that by making the crystal grain size of crystalline selenium smaller than the pixel pitch, it is possible to reduce the characteristic variation of each pixel. Crystalline selenium has higher spectral sensitivity to visible light and higher light absorption coefficient than amorphous selenium.
  • the photoelectric conversion layer 681 is illustrated as a single layer, gallium oxide or cerium oxide is provided as a hole injection blocking layer on the light-receiving surface side of the selenium-based material, and nickel oxide is used as an electron injection blocking layer on the electrode 686 side. Or it can also be set as the structure which provides antimony sulfide etc.
  • the photoelectric conversion layer 681 may be a layer containing a compound of copper, indium, and selenium (CIS). Alternatively, it may be a layer containing a compound of copper, indium, gallium, and selenium (CIGS). In CIS and CIGS, a photoelectric conversion element that can utilize an avalanche phenomenon as in the case of a single layer of selenium can be formed.
  • CIS and CIGS are p-type semiconductors, and an n-type semiconductor such as cadmium sulfide or zinc sulfide may be provided in contact with the p-type semiconductor.
  • a relatively high voltage for example, 10 V or more
  • the OS transistor has a higher drain withstand voltage than the Si transistor, it is easy to apply a relatively high voltage to the photoelectric conversion element. Therefore, by combining an OS transistor with a high drain withstand voltage and a photoelectric conversion element using a selenium-based material as a photoelectric conversion layer, an imaging device with high sensitivity and high reliability can be obtained.
  • the light-transmitting conductive layer 682 includes, for example, indium tin oxide, indium tin oxide containing silicon, indium oxide containing zinc, zinc oxide, zinc oxide containing gallium, zinc oxide containing aluminum, tin oxide, or fluorine. Tin oxide containing, tin oxide containing antimony, graphene, or the like can be used.
  • the light-transmitting conductive layer 682 is not limited to a single layer, and may be a stack of different films.
  • the photoelectric conversion element 601 may be a pin type diode element using an amorphous silicon film, a microcrystalline silicon film, or the like.
  • the photodiode has a configuration in which an n-type semiconductor layer, an i-type semiconductor layer, and a p-type semiconductor layer are sequentially stacked.
  • Amorphous silicon is preferably used for the i-type semiconductor layer.
  • amorphous silicon or microcrystalline silicon containing a dopant imparting each conductivity type can be used.
  • a photodiode using amorphous silicon as a photoelectric conversion layer has high sensitivity in the wavelength region of visible light and can easily detect weak visible light.
  • the pn-type or pin-type diode element is preferably provided so that the p-type semiconductor layer serves as a light receiving surface.
  • the output current of the photoelectric conversion element 601 can be increased.
  • the photoelectric conversion element 601 formed using the above-described selenium-based material, amorphous silicon, or the like can be manufactured using a general semiconductor manufacturing process such as a film formation process, a lithography process, or an etching process.
  • a sample having a conductive film that can be used for the semiconductor device of one embodiment of the present invention is manufactured, and the cross-sectional shape of the sample is observed with a scanning transmission electron microscope (STEM). went. Further, XPS (X-ray photoelectron spectroscopy) analysis of the sample was performed.
  • STEM scanning transmission electron microscope
  • tantalum nitride having a thickness of 35 nm and copper having a thickness of 200 nm were sequentially formed using a sputtering apparatus on a glass substrate having a size of 720 mm ⁇ 600 mm.
  • silicidation of the copper surface was performed.
  • conditions for the silicidation treatment first, plasma was discharged in an atmosphere containing ammonia gas using a PECVD apparatus in order to remove the oxide film formed on the copper surface. Subsequently, silane gas was introduced into the PECVD apparatus, and the silane gas was exposed to the copper surface to form copper silicide.
  • the substrate temperature for removing the oxide film on the copper surface was 350 ° C.
  • the substrate temperature for forming copper silicide was 220 ° C., and a silane gas with a flow rate of 300 sccm and a nitrogen gas with a flow rate of 500 sccm were used.
  • FIG. 54A is a cross-sectional STEM photograph of sample A1
  • FIG. 54B is a cross-sectional STEM photograph of sample A2.
  • FIG. 55 shows profiles of copper (Cu), silicon (Si), tantalum (Ta), oxygen (O), and nitrogen (N) in the depth direction from the film surface of the sample A2 to the glass substrate.
  • FIGS. 56A and 56B Cu2p 3/2 spectrum and Si2p spectrum obtained by XPS analysis in the depth direction of sample A2 are shown in FIGS. 56A and 56B, respectively.
  • a horizontal axis represents binding energy (Binding Energy).
  • the peak in the range of 931 eV to 934 eV is attributed to the Cu—Si group.
  • a peak in the range of 98 eV to 100 eV is attributed to a metal-Si group.
  • a transistor of one embodiment of the present invention was manufactured and electrical characteristics were evaluated.
  • Samples B1 and B2 corresponding to the transistor 100L shown in FIGS. 10A and 10B were manufactured as transistors for evaluating electrical characteristics. Note that Sample B1 is a transistor of one embodiment of the present invention, and Sample B2 is a transistor for comparison.
  • the transistor 100L includes a conductive film 104 functioning as a gate electrode over the substrate 102, insulating films 106 and 107 functioning as first gate insulating films over the substrate 102 and the conductive film 104, and an oxide semiconductor over the insulating film 107.
  • the oxide semiconductor film 108 includes oxide semiconductor films 108b and 108c.
  • the conductive film 112a includes conductive films 112a_1, 112a_2, and 112a_3, and the conductive film 112b includes conductive films 112b_1, 112b_2, and 112b_3.
  • the conductive film 112a_2 has a region 112a_2b in contact with the insulating film 114 at an end portion
  • the conductive film 112b_2 has a region 112b_2b in contact with the insulating film 114 at an end portion.
  • Embodiment 1 may be referred to for a method for manufacturing the transistor.
  • a conductive film 104 was formed over the substrate 102.
  • a glass substrate was used as the substrate 102.
  • As the conductive film 104 a titanium film with a thickness of 10 nm, a copper film with a thickness of 100 nm, and a tantalum nitride film with a thickness of 50 nm were formed in this order using a sputtering apparatus.
  • insulating films 106 and 107 were formed over the substrate 102 and the conductive film 104.
  • insulating film 106 a silicon nitride film having a thickness of 400 nm was formed using a PECVD apparatus.
  • insulating film 107 a silicon oxynitride film having a thickness of 15 nm was formed using a PECVD apparatus.
  • an oxide semiconductor film 108 was formed over the insulating film 107.
  • an In—Ga—Zn oxide (also referred to as IGZO) was used.
  • an IGZO film with a thickness of 10 nm was formed using a sputtering apparatus.
  • the substrate temperature is set to 170 ° C.
  • the oxygen gas is introduced into the chamber so that the ratio of the flow rate of argon gas to oxygen gas is 30%, and the pressure is set to 0.2 Pa.
  • an IGZO film having a thickness of 20 nm was formed using a sputtering apparatus.
  • the substrate temperature is set to 170 ° C.
  • the oxygen gas is introduced into the chamber so that the flow rate ratio between the argon gas and the oxygen gas is 50%, and the pressure is set to 0.2 Pa.
  • heat treatment was performed at 350 ° C. for 1 hour.
  • conductive films to be conductive films 112 a and 112 b later were formed over the insulating film 107 and the oxide semiconductor film 108.
  • a 50-nm-thick tungsten film, a 200-nm-thick copper film, and a 5-nm-thick tungsten film were successively formed in a vacuum using a sputtering apparatus.
  • a resist mask was formed over the conductive film, and desired regions of a tungsten film having a thickness of 5 nm and a copper film having a thickness of 200 nm were etched. After removing the resist mask, the exposed copper surface was silicided.
  • silicidation treatment As conditions for the silicidation treatment, first, plasma was discharged in an atmosphere containing ammonia gas using a PECVD apparatus in order to remove the oxide film formed on the copper surface. Subsequently, silane gas was introduced into the PECVD apparatus, and the silane gas was exposed to the copper surface to form copper silicide.
  • the substrate temperature for removing the oxide film on the copper surface was 350 ° C.
  • the substrate temperature for forming copper silicide was 220 ° C., and a silane gas with a flow rate of 300 sccm and a nitrogen gas with a flow rate of 500 sccm were used.
  • a resist mask was formed over the silicide-treated conductive film, and a desired region of the tungsten film having a thickness of 50 nm was etched to form the conductive films 112a and 112b. Note that the resist mask was removed after the formation of the conductive films 112a and 112b.
  • a phosphoric acid aqueous solution (an aqueous solution in which a phosphoric acid concentration of 85% is further diluted 100 times with pure water) is applied over the insulating film 107, the oxide semiconductor film 108, and the conductive films 112a and 112b. Then, part of the surface of the oxide semiconductor film 108 exposed from the conductive films 112a and 112b was removed.
  • the insulating film 114 and the insulating film 116 were formed over the insulating film 107, the oxide semiconductor film 108, and the conductive films 112a and 112b.
  • a silicon oxynitride film having a thickness of 40 nm was formed using a PECVD apparatus.
  • a silicon oxynitride film having a thickness of 400 nm was formed using a PECVD apparatus. Note that the insulating film 114 and the insulating film 116 were continuously formed in a vacuum by a PECVD apparatus.
  • the substrate temperature was set to 220 ° C.
  • silane gas having a flow rate of 50 sccm, and nitrous oxide gas having a flow rate of 2000 sccm were introduced into the chamber
  • the pressure was set to 20 Pa
  • the PECVD apparatus was installed.
  • a film was formed by supplying RF power of 100 W between parallel plate electrodes.
  • the insulating film 116 is formed by setting the substrate temperature to 220 ° C., introducing silane gas having a flow rate of 160 sccm and dinitrogen monoxide gas having a flow rate of 4000 sccm into the chamber, setting the pressure to 200 Pa, and installing it in the PECVD apparatus.
  • the film was formed by supplying 1500 W of RF power between the parallel plate electrodes.
  • an insulating film 118 was formed on the insulating film 116.
  • a silicon nitride film having a thickness of 100 nm was formed using a PECVD apparatus.
  • the substrate temperature is set to 220 ° C.
  • silane gas having a flow rate of 50 sccm, nitrogen gas having a flow rate of 5000 sccm, and ammonia gas having a flow rate of 100 sccm are introduced into the chamber, and the pressure is set to 100 Pa.
  • the film was formed by supplying RF power of 1000 W between the electrodes of the parallel plates installed in the plate.
  • an ITSO film with a thickness of 100 nm was formed as a conductive film over the insulating film 118 using a sputtering apparatus.
  • the conditions for forming the ITSO film were that the substrate temperature was room temperature, argon gas with a flow rate of 72 sccm and oxygen gas with a flow rate of 5 sccm were introduced into the chamber, and the pressure was 0.15 Pa.
  • a conductive film 104 was formed over the substrate 102.
  • a glass substrate was used as the substrate 102.
  • a tungsten film with a thickness of 100 nm was formed using a sputtering apparatus.
  • insulating films 106 and 107 were formed over the substrate 102 and the conductive film 104.
  • insulating film 106 a silicon nitride film having a thickness of 400 nm was formed using a PECVD apparatus.
  • insulating film 107 a silicon oxynitride film with a thickness of 50 nm was formed using a PECVD apparatus.
  • an oxide semiconductor film 108 was formed over the insulating film 107.
  • an IGZO film having a thickness of 20 nm was formed using a sputtering apparatus.
  • the substrate temperature is set to 170 ° C.
  • the oxygen gas is introduced into the chamber so that the ratio of the flow rate of argon gas to oxygen gas is 30%, and the pressure is set to 0.2 Pa.
  • an IGZO film having a thickness of 30 nm was formed using a sputtering apparatus.
  • the substrate temperature is set to 170 ° C.
  • the oxygen gas ratio in the flow rate ratio between the argon gas and the oxygen gas is introduced into the chamber to be 50%
  • the pressure is set to 0.2 Pa.
  • heat treatment was performed at 350 ° C. for 1 hour.
  • a conductive film was formed over the insulating film 107 and the oxide semiconductor film 108, a resist mask was formed over the conductive film, and desired regions were etched to form conductive films 112a and 112b.
  • a 50-nm-thick tungsten film and a 200-nm-thick copper film were continuously formed in a vacuum using a sputtering apparatus. Note that the resist mask was removed after the formation of the conductive films 112a and 112b.
  • the insulating film 114 and the insulating film 116 were formed over the insulating film 107, the oxide semiconductor film 108, and the conductive films 112a and 112b.
  • a silicon oxynitride film having a thickness of 40 nm was formed using a PECVD apparatus.
  • a silicon oxynitride film having a thickness of 400 nm was formed using a PECVD apparatus. Note that the insulating film 114 and the insulating film 116 were continuously formed in a vacuum by a PECVD apparatus.
  • the substrate temperature was set to 220 ° C.
  • silane gas having a flow rate of 50 sccm, and nitrous oxide gas having a flow rate of 2000 sccm were introduced into the chamber, the pressure was set to 20 Pa, and the PECVD apparatus was installed.
  • the film was formed by supplying RF power of 100 W between the parallel plate electrodes.
  • the film formation conditions for the insulating film 116 were as follows: the substrate temperature was 220 ° C., the flow rate was 160 sccm, the flow rate was 160 sccm, and the flow rate was 4000 sccm. Gas was introduced into the chamber, the pressure was set to 200 Pa, and a film was formed by supplying 1500 W of RF power between parallel plate electrodes installed in the PECVD apparatus.
  • an insulating film 118 was formed on the insulating film 116.
  • a silicon nitride film having a thickness of 100 nm was formed using a PECVD apparatus.
  • the substrate temperature is set to 220 ° C.
  • silane gas having a flow rate of 50 sccm, nitrogen gas having a flow rate of 5000 sccm, and ammonia gas having a flow rate of 100 sccm are introduced into the chamber, and the pressure is set to 100 Pa.
  • the film was formed by supplying RF power of 1000 W between the electrodes of the parallel plates installed in the plate.
  • an ITSO film with a thickness of 100 nm was formed as a conductive film over the insulating film 118 using a sputtering apparatus.
  • the conditions for forming the ITSO film were that the substrate temperature was room temperature, argon gas with a flow rate of 72 sccm and oxygen gas with a flow rate of 5 sccm were introduced into the chamber, and the pressure was 0.15 Pa.
  • each of the transistors has three sizes: a channel length of 2 ⁇ m and a channel width of 50 ⁇ m, a channel length of 3 ⁇ m and a channel width of 50 ⁇ m, and a channel length of 6 ⁇ m and a channel width of 50 ⁇ m.
  • sample B1-1 having a channel length of 2 ⁇ m
  • sample B1-2 having a channel length of 3 ⁇ m
  • sample B1-3 sample B1 having a channel length of 6 ⁇ m
  • FIGS. 57A and 58A show transistor characteristics with a channel length of 2 ⁇ m and a channel width of 50 ⁇ m.
  • FIGS. 57B and 58B show the transistor characteristics with a channel length of 3 ⁇ m and a channel width of 50 ⁇ m.
  • FIG. 57 (C) to FIG. 58 (C) show the transistor characteristics when the channel length is 6 ⁇ m and the channel width is 50 ⁇ m.
  • 57 and 58 show the results of applying Vg at intervals of 0.25V from -15V to 20V with the voltage (Vd) between the source electrode and the drain electrode being 0.1V and 20V.
  • the first vertical axis represents the drain current (Id)
  • the horizontal axis represents the gate voltage (Vg). Represents.
  • the data of 10 transistors are shown superimposed on each other. For any of the transistors, transistor characteristics exhibiting normally-off characteristics with little variation are obtained.
  • the sample B2 had a different threshold voltage when Vd was 0.1V and Vd was 20V.
  • the sample B1 had higher field effect mobility ( ⁇ FE) than the sample B2. From this, it was shown that a transistor having excellent electrical characteristics can be provided by performing silicide treatment on the end portions of the source electrode and the drain electrode in a transistor having copper in the source electrode and the drain electrode.
  • a sample having a conductive film that can be used for the semiconductor device of one embodiment of the present invention is manufactured, and the cross-sectional shape of the sample is observed with a scanning transmission electron microscope (STEM). went. Further, XPS (X-ray photoelectron spectroscopy) analysis of the sample was performed.
  • STEM scanning transmission electron microscope
  • a silicon oxynitride (SiON) film having a thickness of 100 nm was formed on a 720 mm ⁇ 600 mm glass substrate using a PECVD apparatus.
  • a conductive film was formed over the silicon oxynitride film, a resist mask was formed over the conductive film, and a desired region was etched.
  • a tungsten (W) film having a thickness of 5 nm, a copper (Cu) film having a thickness of 200 nm, and a tungsten (W) film having a thickness of 5 nm are continuously formed in a vacuum using a sputtering apparatus. Formed. Note that the resist mask was removed after the conductive film was formed.
  • a silicon oxynitride (SiON) film having a thickness of 100 nm was formed on a 720 mm ⁇ 600 mm glass substrate using a PECVD apparatus.
  • an IGZO film having a thickness of 50 nm was formed as an oxide semiconductor film over the silicon oxynitride film using a sputtering apparatus.
  • a conductive film was formed over the oxide semiconductor film, a resist mask was formed over the conductive film, and a desired region was etched.
  • a tungsten film having a thickness of 5 nm, a copper film having a thickness of 200 nm, and a tungsten film having a thickness of 5 nm were successively formed in a vacuum using a sputtering apparatus. Note that the resist mask was removed after the conductive film was formed.
  • silicidation of the copper surface was performed. As conditions for the silicidation treatment, first, plasma was discharged in an atmosphere containing ammonia gas using a PECVD apparatus in order to remove the oxide film formed on the copper surface. Subsequently, silane gas was introduced into the PECVD apparatus, and the silane gas was exposed to the copper surface to form copper silicide.
  • the substrate temperature for removing the oxide film on the copper surface was 350 ° C.
  • the substrate temperature for forming the copper silicide was 350 ° C., a silane gas having a flow rate of 10 sccm and a nitrogen gas having a flow rate of 1000 sccm were used.
  • FIG. 59A is a cross-sectional STEM photograph of sample C1
  • FIG. 59B is a cross-sectional STEM photograph of sample C2.

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Abstract

要約書 酸化物半導体膜を有する半導体装置において、電気特性の優れたトランジスタを有する半導体装置を 提供する。 トランジスタを有する半導体装置である。 トランジスタは、 ゲート電極と、 第１の絶縁膜と、 酸化物 半導体膜と、ソース電極と、ドレイン電極と、第２の絶縁膜と、を有する。ソース電極及びドレイン 電極は、 それぞれ第１の導電膜と、 第１の導電膜上に接する第２の導電膜と、 第２の導電膜上に接す る第３の導電膜と、を有する。第２の導電膜は、銅を有し、第１の導電膜及び第３の導電膜は、銅の 拡散を抑制する材料を有し、第２の導電膜の端部は、銅とシリコンとを含む領域を有する。

Description

半導体装置、及び該半導体装置を有する表示装置
　本発明の一態様は、酸化物半導体膜を有する半導体装置、及び該当半導体装置を有する表示装置に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
　なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、半導体装置を有している場合がある。
　基板上に形成された半導体膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）または電界効果トランジスタ（ＦＥＴ）ともいう）を構成する技術が注目されている。該トランジスタは、集積回路（ＩＣ）や画像装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
　例えば、酸化物半導体として、Ｉｎ−Ｇａ−Ｚｎ系酸化物を用いてトランジスタを作製する技術が開示されている（例えば、特許文献１参照）。
　また、配線や信号線などに用いる材料として、従来アルミニウムが広く用いられていたが、さらなる低抵抗化のために銅（Ｃｕ）を用いる開発が盛んに行われている。しかしながら、銅（Ｃｕ）は、下地に用いられる膜との密着性が悪いことや、トランジスタの半導体膜に拡散してトランジスタ特性を悪化させやすいといった欠点を有する。
　また、インジウムを含む酸化物半導体膜上に形成されるオーミック電極の材料として、Ｃｕ−Ｍｎ合金が開示されている（例えば、特許文献２参照）。
特開２００７−９６０５５号公報 国際公開第２０１２／００２５７３号
　特許文献２に記載の構成によると、酸化物半導体膜上にＣｕ−Ｍｎ合金膜を被着させた後、該Ｃｕ−Ｍｎ合金膜に対し熱処理を行い、酸化物半導体膜とＣｕ−Ｍｎ合金膜との接合界面にＭｎ酸化物を形成する。該Ｍｎ酸化物は、Ｃｕ−Ｍｎ合金膜中のＭｎが酸化物半導体膜に向けて拡散し、酸化物半導体膜を構成する酸素と優先的に結合することで形成される。また、Ｍｎによって還元された酸化物半導体膜中の領域は酸素欠損となり、キャリア濃度が増加して高導電性を有する。また、酸化物半導体膜に向けてＭｎが拡散しＣｕ−Ｍｎ合金が純Ｃｕとなることで、電気抵抗の小さいオーミック電極を得ている。
　しかしながら、上述の構成においては、オーミック電極を形成した後、オーミック電極からのＣｕの拡散の影響が考慮されていない。例えば、酸化物半導体膜上にＣｕ−Ｍｎ合金膜を含む電極を形成したあとに、熱処理を行うことで、酸化物半導体膜とＣｕ−Ｍｎ合金膜との接合界面にＭｎ酸化物を形成する。該Ｍｎ酸化物が形成されることによって、酸化物半導体膜に接するＣｕ−Ｍｎ合金膜から酸化物半導体膜中へ拡散しうるＣｕが抑制できたとしても、Ｃｕ−Ｍｎ合金膜の側面、並びにＣｕ−Ｍｎ合金膜中のＭｎが脱離して純Ｃｕ膜となった膜の側面または表面から酸化物半導体膜の表面にＣｕが再付着してしまう。
　酸化物半導体膜を用いるトランジスタとして、例えば、ボトムゲート構造を用いる場合、酸化物半導体膜の表面の一部は、所謂バックチャネル側となり、該バックチャネル側にＣｕが再付着した場合、トランジスタの電気特性（例えば、オン電流、電界効果移動度、周波数特性等）が劣化するという問題や、トランジスタの信頼性試験の一つであるゲートＢＴストレス試験において、トランジスタ特性が劣化するといった問題があった。
　上述課題に鑑み、本発明の一態様では、酸化物半導体膜を用いるトランジスタに、銅を有する導電膜を用いる新規な半導体装置を提供することを課題の一つとする。または、本発明の一態様では、酸化物半導体膜を用いるトランジスタに、銅を有する導電膜を用いて、電気特性（例えば、オン電流、電界効果移動度、周波数特性等）の優れたトランジスタを有する半導体装置を提供することを課題の一つとする。または、本発明の一態様では、酸化物半導体膜を用いるトランジスタに、銅を有する導電膜を用いて、電気特性の変動が抑制されたトランジスタを有する半導体装置を提供することを課題の一つとする。または、本発明の一態様では、酸化物半導体膜を用いるトランジスタに、銅を有する導電膜を用いて、信頼性の高いトランジスタを有する半導体装置を提供することを課題の一つとする。または、本発明の一態様では、酸化物半導体膜を用いるトランジスタに、銅を有する導電膜を用いて、製造コストが抑制された半導体装置を提供することを課題の一つとする。または、本発明の一態様では、酸化物半導体膜を用いるトランジスタに、銅を有する導電膜を用いて、生産性が高い半導体装置を提供することを課題の一つとする。または、本発明の一態様では、新規な半導体装置を提供することを課題の一つとする。または、本発明の一態様では、新規な半導体装置の作製方法を提供することを課題の一つとする。
　なお、上記の課題の記載は、他の課題の存在を妨げない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。上記以外の課題は、明細書等の記載から自ずと明らかであり、明細書等の記載から上記以外の課題を抽出することが可能である。
　本発明の一態様は、トランジスタを有する半導体装置であって、トランジスタは、ゲート電極と、ゲート電極上の第１の絶縁膜と、第１の絶縁膜を間に挟んでゲート電極と重なる領域を有する酸化物半導体膜と、酸化物半導体膜と電気的に接続されるソース電極と、酸化物半導体膜と電気的に接続されるドレイン電極と、酸化物半導体膜上、ソース電極上、及びドレイン電極上の第２の絶縁膜と、を有し、ソース電極及びドレイン電極は、それぞれ銅を有し、ソース電極の端部及びドレイン電極の端部は、それぞれ銅とシリコンとを含む領域を有する半導体装置である。
　また、本発明の他の一態様は、トランジスタを有する半導体装置であって、トランジスタは、ゲート電極と、ゲート電極上の第１の絶縁膜と、第１の絶縁膜を間に挟んでゲート電極と重なる領域を有する酸化物半導体膜と、酸化物半導体膜と電気的に接続されるソース電極と、酸化物半導体膜と電気的に接続されるドレイン電極と、酸化物半導体膜上、ソース電極上、及びドレイン電極上の第２の絶縁膜と、を有し、ソース電極及びドレイン電極は、それぞれ銅を有し、ソース電極の端部及びドレイン電極の端部は、それぞれ銅とシリコンとを含む化合物を有する領域を有する半導体装置である。
　上記各構成において、ソース電極の端部及びドレイン電極の端部は、それぞれ第２の絶縁膜と接する領域を有すると好ましい。
　また、本発明の他の一態様は、トランジスタを有する半導体装置であって、トランジスタは、ゲート電極と、ゲート電極上の第１の絶縁膜と、第１の絶縁膜を間に挟んでゲート電極と重なる領域を有する酸化物半導体膜と、酸化物半導体膜と電気的に接続されるソース電極と、酸化物半導体膜と電気的に接続されるドレイン電極と、酸化物半導体膜上、ソース電極上、及びドレイン電極上の第２の絶縁膜と、を有し、ソース電極及びドレイン電極は、それぞれ第１の導電膜と、第１の導電膜上に接する第２の導電膜と、第２の導電膜上に接する第３の導電膜と、を有し、第２の導電膜は、銅を有し、第１の導電膜及び第３の導電膜は、銅の拡散を抑制する材料を有し、第２の導電膜の端部は、銅とシリコンとを含む領域を有する半導体装置である。
　また、本発明の他の一態様は、トランジスタを有する半導体装置であって、トランジスタは、ゲート電極と、ゲート電極上の第１の絶縁膜と、第１の絶縁膜を間に挟んでゲート電極と重なる領域を有する酸化物半導体膜と、酸化物半導体膜と電気的に接続されるソース電極と、酸化物半導体膜と電気的に接続されるドレイン電極と、酸化物半導体膜上、ソース電極上、及びドレイン電極上の第２の絶縁膜と、を有し、ソース電極及びドレイン電極は、それぞれ第１の導電膜と、第１の導電膜上に接する第２の導電膜と、第２の導電膜上に接する第３の導電膜と、を有し、第２の導電膜は、銅を有し、第１の導電膜及び第３の導電膜は、銅の拡散を抑制する材料を有し、第２の導電膜の端部は、銅とシリコンとを含む化合物を有する領域を有する半導体装置である。
　上記各構成において、第２の導電膜の端部は、第２の絶縁膜と接する領域を有すると好ましい。
　また、上記各構成において、第１の導電膜及び第３の導電膜は、チタン、タングステン、タンタル、及びモリブデンの少なくとも一を有すると好ましい。また、第１の導電膜及び第３の導電膜は、酸化物を有し、酸化物は、ＩｎまたはＺｎのうち少なくとも一を有すると好ましい。
　また、上記各構成において、酸化物半導体膜は、Ｉｎと、Ｚｎと、Ｍ（Ｍは、Ａｌ、Ｇａ、Ｙ、またはＳｎを表す）と、を有すると好ましい。また、酸化物半導体膜は、結晶部を有し、結晶部は、ｃ軸配向性を有すると好ましい。
　また、本発明の他の一態様は、上記各態様の半導体装置と、表示素子とを有する表示装置である。また、本発明の他の一態様は、上記態様の表示装置とタッチセンサとを有する表示モジュールである。また、本発明の他の一態様は、上記各態様の半導体装置、上記態様の表示装置、または上記態様の表示モジュールと、操作キーまたはバッテリの少なくとも一とを有する電子機器である。
　本発明の一態様により、酸化物半導体膜を用いるトランジスタに、銅を有する導電膜を用いる新規な半導体装置を提供することができる。または、本発明の一態様により、酸化物半導体膜を用いるトランジスタに、銅を有する導電膜を用いて、電気特性（例えば、オン電流、電界効果移動度、周波数特性等）の優れたトランジスタを有する半導体装置を提供することができる。または、本発明の一態様により、酸化物半導体膜を用いるトランジスタに、銅を有する導電膜を用いて、電気特性の変動が抑制されたトランジスタを有する半導体装置を提供することができる。または、本発明の一態様により、酸化物半導体膜を用いるトランジスタに、銅を有する導電膜を用いて、信頼性の高いトランジスタを有する半導体装置を提供することができる。または、本発明の一態様により、酸化物半導体膜を用いるトランジスタに、銅を有する導電膜を用いて、製造コストが抑制された半導体装置を提供することができる。または、本発明の一態様により、酸化物半導体膜を用いるトランジスタに、銅を有する導電膜を用いて、生産性が高い半導体装置を提供することができる。または、本発明の一態様により、新規な半導体装置を提供することができる。または、本発明の一態様により、新規な半導体装置の作製方法を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す断面図。 半導体装置の一態様を示す断面図。 半導体装置の一態様を示す断面図。 半導体装置の一態様を示す断面図。 半導体装置の一態様を示す断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 本発明の一態様に係る酸化物半導体の原子数比の範囲を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 酸化物半導体の積層構造におけるバンド図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ　ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 表示装置の一態様を示す上面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置を説明するブロック図及び回路図。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するためのグラフおよび回路図。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するための回路図およびタイミングチャート 本発明の一態様を説明するためのブロック図、回路図および波形図。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 表示モジュールを説明する図。 電子機器を説明する図。 電子機器を説明する図。 表示装置を説明する斜視図。 本発明の一態様に係る半導体装置の構成を説明する断面図および回路図。 本発明の一態様に係るＣＰＵの構成を説明するブロック図。 本発明の一態様に係る記憶素子の構成を説明する回路図。 撮像装置の一例を示す回路図。 撮像装置の構成例を示す図。 実施例に係る、試料のＳＴＥＭ写真を説明する図。 実施例に係る、試料のＸＰＳ分析結果を説明する図。 実施例に係る、試料のＸＰＳ分析結果を説明する図。 実施例に係る、トランジスタのＩｄ−Ｖｇ特性。 実施例に係る、トランジスタのＩｄ−Ｖｇ特性。 実施例に係る、試料のＳＴＥＭ写真を説明する図。 実施例に係る、試料のＥＤＸ分析結果を説明する図。
　以下、本発明の実施の態様について図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることが可能である。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されない。
　なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
　また、本明細書等において、第１、第２等として付される序数詞は便宜上用いており、工程順又は積層順を示さない場合がある。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書において、「上に」「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　また、本明細書等において、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
　また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が十分に低い場合は、「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書等に記載の「半導体」は、「絶縁体」に言い換えることが可能な場合がある。同様に、本明細書等に記載の「絶縁体」は、「半導体」に言い換えることが可能な場合がある。または、本明細書等に記載の「絶縁体」を「半絶縁体」に言い換えることが可能な場合がある。
　また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が十分に高い場合は、「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書等に記載の「半導体」は、「導電体」に言い換えることが可能な場合がある。同様に、本明細書等に記載の「導電体」は、「半導体」に言い換えることが可能な場合がある。
　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができる。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる。
　なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書等では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
　チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書等では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
　また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
　また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。そのため、電圧を電位と言い換えることが可能である。
　なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれる膜をいう。窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指し、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれる膜をいう。
　また、本明細書等において、「膜」という用語と「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　また、本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
　本実施の形態においては、本発明の一態様の半導体装置及び半導体装置の作製方法について、図１乃至図２０を用いて以下説明する。
＜１−１．半導体装置の構成例１＞
　図１（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１００の上面図である。また、図１（Ｂ）は、図１（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図１（Ｃ）は、図１（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。なお、図１（Ａ）においては明瞭化のため、トランジスタ１００の構成要素の一部（基板１０２及び絶縁膜等）を省略して図示している。
　また、図１（Ａ）における一点鎖線Ｘ１−Ｘ２方向をトランジスタ１００のチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をトランジスタ１００のチャネル幅方向と呼称する場合がある。
　トランジスタ１００は、基板１０２上のゲート電極として機能する導電膜１０４と、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８に電気的に接続される一対の電極として機能する導電膜１１２ａ、１１２ｂと、酸化物半導体膜１０８上及び導電膜１１２ａ、１１２ｂ上の絶縁膜１１４及び絶縁膜１１６と、絶縁膜１１６上の絶縁膜１１８と、を有する。
　酸化物半導体膜１０８は、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、Ｍ（Ｍは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）、またはスズ（Ｓｎ）を表す）と、を有すると好ましい。
　また、トランジスタ１００において、絶縁膜１０６、１０７は、トランジスタ１００のゲート絶縁膜としての機能を有する。また、トランジスタ１００において、一対の電極として機能する導電膜１１２ａ、１１２ｂは、一方がソース電極としての機能を有し、他方がドレイン電極としての機能を有する。
　また、導電膜１１２ａは、導電膜１１２ａ＿１と、導電膜１１２ａ＿１上に接する導電膜１１２ａ＿２と、導電膜１１２ａ＿２上に接する導電膜１１２ａ＿３ａ、を有し、導電膜１１２ｂは、導電膜１１２ｂ＿１と、導電膜１１２ｂ＿１上に接する導電膜１１２ｂ＿２と、導電膜１１２ｂ＿２上に接する導電膜１１２ｂ＿３と、を有する。また、導電膜１１２ａ＿２は、領域１１２ａ＿２ａと、領域１１２ａ＿２ｂとを有る。また、導電膜１１２ｂ＿２は、領域１１２ｂ＿２ａと、領域１１２ｂ＿２ｂとを有する。
　導電膜１１２ａ＿２及び導電膜１１２ｂ＿２は、それぞれ銅を含み、領域１１２ａ＿２ｂ及び領域１１２ｂ＿２ｂは、それぞれ銅とシリコンとを含み、導電膜１１２ａ＿１、導電膜１１２ａ＿３、導電膜１１２ｂ＿１、及び導電膜１１２ｂ＿３は、それぞれ銅の拡散を抑制する材料を含む。また、領域１１２ａ＿２ｂは、導電膜１１２ａ＿２の端部に位置し、絶縁膜１１４と接する領域を有し、領域１１２ｂ＿２ｂは、導電膜１１２ｂ＿２の端部に位置し、絶縁膜１１４と接する領域を有する。また、導電膜１１２ａ＿１の端部は、導電膜１１２ａ＿２の端部より外側に位置する領域を有し、導電膜１１２ｂ＿１の端部は、導電膜１１２ｂ＿２の端部より外側に位置する領域を有する。また、導電膜１１２ａ＿３は、導電膜１１２ａ＿２の上面を覆い、導電膜１１２ｂ＿３は、導電膜１１２ｂ＿２の上面を覆う。したがって、導電膜１１２ａ＿２ａは、導電膜１１２ａ＿１、領域１１２ａ＿２ｂ、及び導電膜１１２ａ＿３に覆われる構造を有し、導電膜１１２ｂ＿２ａは、導電膜１１２ｂ＿１、領域１１２ｂ＿２ｂ、及び導電膜１１２ｂ＿３に覆われる構造を有する。
　また、領域１１２ａ＿２ｂ、及び領域１１２ｂ＿２ｂは、銅シリサイド（銅ケイ化物）を形成すると好ましい。銅シリサイドは、銅とシリコンとの結合を有するため、銅と比較して安定であり、銅が外部に拡散することを抑制する機能を有する。また、絶縁膜１１４がシリコンを有する場合、領域１１２ａ＿２ｂ、１１２ｂ＿２ｂが銅とシリコンとを有することで、導電膜１１２ａ＿２、１１２ｂ＿２と、絶縁膜１１４との密着性が高まる効果を奏する。
　また、領域１１２ａ＿２ｂ、１１２ｂ＿２ｂは、銅とシリコンと窒素とを含んでいても良く、銅シリサイドナイトライド（銅ケイ化窒化物）を形成してもよい。領域１１２ａ＿２ｂ、１１２ｂ＿２ｂが銅シリサイドナイトライドを有することで、銅が外部に拡散することを抑制することができる。
　導電膜１１２ａ及び導電膜１１２ｂが、それぞれ銅を含む導電膜１１２ａ＿２及び導電膜１１２ｂ＿２を有することで、導電膜１１２ａ、１１２ｂの抵抗を低くすることが可能となる。また、導電膜１１２ａ、１１２ｂを上記構成とすることで、銅元素を導電膜１１２ａ、１１２ｂの外部に拡散すること、特に酸化物半導体膜１０８に拡散することを抑制することができる。したがって、電気特性の優れたトランジスタを有する半導体装置を提供することができる。
＜１−２．半導体装置の構成例２＞
　次に、図１（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００と異なる構成例について、図２乃至図１１を用いて説明する。なお、以下の図２乃至図１１において、トランジスタ１００と同様の機能を有する場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　図２（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１００Ａの上面図であり、図２（Ｂ）は、図２（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図２（Ｃ）は、図２（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
　トランジスタ１００Ａは、基板１０２上の第１のゲート電極として機能する導電膜１０４と、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８に電気的に接続される一対の電極として機能する導電膜１１２ａ、１１２ｂと、酸化物半導体膜１０８上及び導電膜１１２ａ、１１２ｂ上の絶縁膜１１４及び絶縁膜１１６と、絶縁膜１１６上に設けられ、且つ絶縁膜１１４、１１６に設けられた開口部１５２ｃにおいて導電膜１１２ａ、１１２ｂの一方（図２（Ｂ）においては導電膜１１２ｂ）と電気的に接続される導電膜１２０ａと、絶縁膜１１６上に設けられ、第２のゲート電極として機能する導電膜１２０ｂと、絶縁膜１１６及び導電膜１２０ａ、１２０ｂ上の絶縁膜１１８と、を有する。
　トランジスタ１００Ａにおいて、絶縁膜１０６、１０７は、トランジスタ１００Ａの第１のゲート絶縁膜としての機能を有し、絶縁膜１１４、１１６は、トランジスタ１００Ａの第２のゲート絶縁膜としての機能を有し、絶縁膜１１８は、トランジスタ１００Ａの保護絶縁膜としての機能を有する。なお、本明細書等において、絶縁膜１０６、１０７を第１のゲート絶縁膜と、絶縁膜１１４、１１６を第２のゲート絶縁膜と、呼称する場合がある。また、トランジスタ１００Ａにおいて、一対の電極として機能する導電膜１１２ａ、１１２ｂは、一方がソース電極としての機能を有し、他方がドレイン電極としての機能を有する。また、導電膜１２０ａは、表示装置に用いる画素電極としての機能を有する。
≪ｓ−ｃｈａｎｎｅｌ構造≫
　図２に示すトランジスタ１００Ａにおける酸化物半導体膜１０８は、第１のゲート絶縁膜と、第２のゲート絶縁膜とを間に挟んで、導電膜１０４と、導電膜１２０ｂとに挟持される。導電膜１０４のチャネル長方向の長さ及びチャネル幅方向の長さは、酸化物半導体膜１０８のチャネル長方向の長さ及びチャネル幅方向の長さよりもそれぞれ長い。また、導電膜１２０ｂのチャネル長方向の長さ及びチャネル幅方向の長さは、酸化物半導体膜１０８のチャネル長方向の長さ及びチャネル幅方向の長さよりもそれぞれ長い。そのため、酸化物半導体膜１０８の全体は、第１のゲート絶縁膜及び第２のゲート絶縁膜を間に挟んで導電膜１０４及び導電膜１２０ｂに覆われている。
　別言すると、トランジスタ１００Ａのチャネル幅方向において、導電膜１０４及び導電膜１２０ｂは、第１のゲート絶縁膜及び第２のゲート絶縁膜を間に挟んで酸化物半導体膜１０８を囲む構成である。
　このような構成を有することで、トランジスタ１００Ａが有する酸化物半導体膜１０８を、導電膜１０４及び導電膜１２０ｂの電界によって電気的に囲むことができる。トランジスタ１００Ａのように、導電膜１０４及び導電膜１２０ｂの電界によって、チャネル領域が形成される酸化物半導体膜を電気的に囲むトランジスタのデバイス構造をｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
　トランジスタ１００Ａは、ｓ−ｃｈａｎｎｅｌ構造を有するため、導電膜１０４及び導電膜１２０ｂによってチャネルを誘起させるための電界を効果的に酸化物半導体膜１０８に印加することができる。したがって、トランジスタ１００Ａの電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタ１００Ａを微細化することが可能となる。また、トランジスタ１００Ａは、導電膜１０４及び導電膜１２０ｂによって酸化物半導体膜１０８が囲まれた構造を有するため、トランジスタ１００Ａの機械的強度を高めることができる。
　また、上記構成とすることによって、酸化物半導体膜１０８においてキャリアの流れる領域が、酸化物半導体膜１０８の第１のゲート絶縁膜側と、及び酸化物半導体膜１０８の第２のゲート絶縁膜側と、さらに酸化物半導体膜１０８の膜中の広い範囲となるため、トランジスタ１００Ａはキャリアの移動量が増加する。その結果、トランジスタ１００Ａのオン電流が大きくなると共に、電界効果移動度が大きくなり、具体的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけの電界効果移動度である。
　また、図３（Ａ）（Ｂ）に示すトランジスタ１００Ｂのように、導電膜１２０ａ、１２０ｂが、絶縁膜１１８上に設けられてもよい。この場合、絶縁膜１１４、１１６、１１８に設けられた開口部１５２ｃにおいて、導電膜１２０ａと、導電膜１１２ａ、１１２ｂの一方とが電気的に接続される。なお、トランジスタ１００Ｂの上面図は、図２（Ａ）に示すトランジスタ１００Ａと同様であり、図３（Ａ）は、図２（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図３（Ｂ）は、図２（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。また、トランジスタ１００Ｂの他の構成としては、トランジスタ１００Ａと同様であるため、トランジスタ１００Ａの構成を参酌すればよい。
　また、図３（Ｃ）に示すトランジスタ１００Ｃのように、導電膜１１２ａ、１１２ｂにおいて、導電膜１１２ａ＿１の端部と、導電膜１１２ａ＿２の端部とが揃う領域があっても良く、導電膜１１２ｂ＿１の端部と、導電膜１１２ｂ＿２の端部とが揃う領域があっても良い。
　また、図４（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００Ｄのように、第２のゲート電極として機能する導電膜１２０ｂが、第１のゲート絶縁膜（絶縁膜１０６、１０７）、及び第２のゲート絶縁膜（絶縁膜１１４、１１６）に設けられた開口部１５２ａ、１５２ｂにおいて、第１のゲート電極として機能する導電膜１０４と接続する構成としてもよい。なお、図４（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１００Ｄの上面図である。また、図４（Ｂ）は、図４（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図４（Ｃ）は、図４（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。また、トランジスタ１００Ｄの他の構成としては、トランジスタ１００Ａと同様であるため、トランジスタ１００Ａの構成を参酌すればよい。
　トランジスタ１００Ｄにおいては、導電膜１０４と導電膜１２０ｂとが第１のゲート絶縁膜、及び第２のゲート絶縁膜に設けられる開口部１５２ａ、１５２ｂにおいて接続するため、酸化物半導体膜１０８のチャネル幅方向の側面は、第１のゲート絶縁膜及び第２のゲート絶縁膜を間に挟んで導電膜１２０ｂと対向している。また、導電膜１０４と、導電膜１２０ｂとが、同じ電位が与えられる。そのため、効果的にトランジスタ１００Ｄが有する酸化物半導体膜１０８を、導電膜１０４及び導電膜１２０ｂの電界によって電気的に囲むことができる。なお、開口部１５２ａ及び開口部１５２ｂについては、いずれか一方のみを設ける構成であってもよい。
　また、図５（Ａ）（Ｂ）に示すトランジスタ１００Ｅのように、導電膜１２０ａ、１２０ｂが、絶縁膜１１８上に設けられてもよい。この場合、絶縁膜１１４、１１６、１１８に設けられた開口部１５２ｃにおいて、導電膜１２０ａと、導電膜１１２ａ、１１２ｂの一方とが電気的に接続され、絶縁膜１０６、１０７、１１４、１１６、１１８に設けられた開口部１５２ａ、１５２ｂにおいて、第２のゲート電極として機能する導電膜１２０ｂと、第１のゲート電極として機能する導電膜１０４とが電気的に接続される。なお、トランジスタ１００Ｅの上面図は、図４（Ａ）に示すトランジスタ１００Ｄと同様であり、図５（Ａ）は、図４（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図５（Ｂ）は、図４（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。また、トランジスタ１００Ｅの他の構成としては、トランジスタ１００Ｄと同様であるため、トランジスタ１００Ｄの構成を参酌すればよい。
　また、図６（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００Ｆのように、第２のゲート電極として機能する導電膜１２０ｂが、接続電極として機能する導電膜１１２ｃを介して、第１のゲート電極として機能する導電膜１０４と接続する構成としてもよい。なお、図６（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１００Ｆの上面図である。また、図６（Ｂ）は、図６（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図６（Ｃ）は、図６（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
　図６（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００Ｆは、絶縁膜１０７上に設けられ、且つ第１のゲート絶縁膜（絶縁膜１０６、１０７）に設けられた開口部１５１において導電膜１０４と電気的に接続される導電膜１１２ｃを有し、導電膜１２０ｂが、絶縁膜１１６上に設けられ、且つ第２のゲート絶縁膜（絶縁膜１１４、１１６）に設けられた開口部１５２ｄにおいて導電膜１１２ｃと電気的に接続される点が、トランジスタ１００Ａと異なる。
　トランジスタ１００Ｆにおいては、導電膜１０４と導電膜１２０ｂとが導電膜１１２ｃを介して電気的に接続し、酸化物半導体膜１０８のチャネル幅方向の側面の一方は、第１のゲート絶縁膜及び第２のゲート絶縁膜を間に挟んで導電膜１１２ｃと対向している。また、導電膜１０４と、導電膜１２０ｂとが、同じ電位が与えられる。そのため、効果的にトランジスタ１００Ｆが有する酸化物半導体膜１０８を、導電膜１０４及び導電膜１２０ｂの電界によって電気的に囲むことができる。
　一方、例えば、トランジスタ１００Ａやトランジスタ１００Ｂのように、導電膜１０４と導電膜１２０ｂとを接続しない構成の場合、導電膜１０４と、導電膜１２０ｂには、それぞれ異なる電位を与えることができる。
　また、導電膜１２０ｂのチャネル長方向の長さ及びチャネル幅方向の長さの一方または双方は、酸化物半導体膜１０８のチャネル長方向の長さ及びチャネル幅方向の長さよりもそれぞれ長くなくてもよい。
　導電膜１１２ｃは、導電膜１１２ａ、１１２ｂと同じ工程によって、形成することができる。この場合、導電膜１１２ｃは、導電膜１１２ｃ＿１と、導電膜１１２ｃ＿１上に接する導電膜１１２ｃ＿２と、導電膜１１２ｃ＿２上に接する導電膜１１２ｃ＿３と、を有する。また、導電膜１１２ｃ＿２は、領域１１２ｃ＿２ａと、領域１１２ｃ＿２ｂとを有する。
　導電膜１１２ｃ＿２は、銅を含み、領域１１２ｃ＿２ｂは、銅とシリコンとを含み、導電膜１１２ｃ＿１及び導電膜１１２ｃ＿３は、それぞれ銅の拡散を抑制する材料を含む。また、領域１１２ｃ＿２ｂは、導電膜１１２ｃ＿２の端部に位置し、絶縁膜１１４と接する領域を有する。また、導電膜１１２ｃ＿１の端部は、導電膜１１２ｃ＿２の端部より外側に位置する領域を有する。また、導電膜１１２ｃ＿３は、導電膜１１２ｃ＿２の上面を覆う。したがって、導電膜１１２ｃ＿２ａは、導電膜１１２ｃ＿１、領域１１２ｃ＿２ｂ、及び導電膜１１２ｃ＿３に覆われる構造を有する。
　また、領域１１２ｃ＿２ｂは、領域１１２ａ＿２ｂ、１１２ｂ＿２ｂと同様の材料及び工程により形成することができる。
　上記構成とすることで、導電膜１１２ｃの抵抗を低くすることが可能となる。また、銅元素を導電膜１１２ｃの外部に拡散すること、特に酸化物半導体膜１０８に拡散することを抑制することができる。
　なお、トランジスタ１００Ｆの他の構成としては、トランジスタ１００Ａと同様であるため、トランジスタ１００Ａの構成を参酌すればよい。
＜１−３．半導体装置の構成例３＞
　図７（Ａ）（Ｂ）は、本発明の一態様の半導体装置であるトランジスタ１００Ｇの断面図であり、トランジスタ１００Ｇの上面図は、図１（Ａ）に示すトランジスタ１００と同様であり、図７（Ａ）は、図１（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図７（Ｂ）は、図１（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
　トランジスタ１００Ｇは、酸化物半導体膜１０８が、導電膜１０４側の酸化物半導体膜１０８ａと、酸化物半導体膜１０８ａ上の酸化物半導体膜１０８ｂと、酸化物半導体膜１０８ｂ上の酸化物半導体膜１０８ｃを有する点でトランジスタ１００と異なる。すなわち、酸化物半導体膜１０８は、３層構造を有する。それ以外の構成については、トランジスタ１００と同様であり、同様の効果を奏する。以下では、トランジスタ１００と異なる構成について説明する。
　酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃは、それぞれ、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、を有する。
　例えば、酸化物半導体膜１０８ｂとしては、Ｉｎの原子数比がＭの原子数比より多い領域を有すると好ましい。また、酸化物半導体膜１０８ａ、１０８ｃとしては、酸化物半導体膜１０８ｂよりもＩｎの原子数が少ない領域を有すると好ましい。
　酸化物半導体膜１０８ｂが、Ｉｎの原子数比がＭの原子数比より多い領域を有することで、トランジスタ１００Ｇの電界効果移動度を高くすることができる。具体的には、トランジスタ１００Ｇの電界効果移動度が１０ｃｍ２／Ｖｓを超える、さらに好ましくはトランジスタ１００Ｇの電界効果移動度が３０ｃｍ２／Ｖｓを超えることが可能となる。
　例えば、上記の電界効果移動度が高いトランジスタを、ゲート信号を生成するゲートドライバ（とくに、ゲートドライバが有するシフトレジスタの出力端子に接続されるデマルチプレクサ）に用いることで、額縁幅の狭い（狭額縁ともいう）半導体装置または表示装置を提供することができる。
　一方で、酸化物半導体膜１０８ｂが、Ｉｎの原子数比がＭの原子数比より多い領域を有する場合、光照射時にトランジスタ１００Ｇの電気特性が変動しやすくなる。しかしながら、本発明の一態様の半導体装置においては、酸化物半導体膜１０８ｂ上に酸化物半導体膜１０８ｃが形成されている。酸化物半導体膜１０８ｃは、酸化物半導体膜１０８ｂよりもＩｎの原子数比が少ない領域を有するため、酸化物半導体膜１０８ｂよりもＥｇが大きくなる。したがって、酸化物半導体膜１０８ｂと、酸化物半導体膜１０８ｃとの積層構造である酸化物半導体膜１０８は、光負バイアスストレス試験による耐性を高めることが可能となる。
　また、酸化物半導体膜１０８中、特に酸化物半導体膜１０８ｂのチャネル領域に混入する水素または水分などの不純物は、トランジスタ特性に影響を与えるため問題となる。したがって、酸化物半導体膜１０８ｂ中のチャネル領域においては、水素または水分などの不純物が少ないほど好ましい。また、酸化物半導体膜１０８ｂ中のチャネル領域に形成される酸素欠損は、トランジスタ特性に影響を与えるため問題となる。例えば、酸化物半導体膜１０８ｂのチャネル領域中に酸素欠損が形成されると、該酸素欠損に水素が結合し、キャリア供給源となる。酸化物半導体膜１０８ｂのチャネル領域中にキャリア供給源が生成されると、酸化物半導体膜１０８ｂを有するトランジスタ１００Ｇの電気特性の変動、代表的にはしきい値電圧のシフトが生じる。したがって、酸化物半導体膜１０８ｂのチャネル領域においては、酸素欠損が少ないほど好ましい。
　そこで、本発明の一態様においては、酸化物半導体膜１０８に接する絶縁膜、具体的には、酸化物半導体膜１０８の上方に形成される絶縁膜１１４、１１６が過剰酸素を含有する構成である。絶縁膜１１４、１１６から酸化物半導体膜１０８へ酸素または過剰酸素を移動させることで、酸化物半導体膜中の酸素欠損を低減することが可能となる。
　また、図８（Ａ）（Ｂ）に示すトランジスタ１００Ｈのように、酸化物半導体膜１０８が、酸化物半導体膜１０８ｂ及び酸化物半導体膜１０８ｃを有する２層構造を有する構成としてもよい。なお、トランジスタ１００Ｈの上面図は、図１（Ａ）に示すトランジスタ１００と同様であり、図８（Ａ）は、図１（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図８（Ｂ）は、図１（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。また、トランジスタ１００Ｈの他の構成としては、トランジスタ１００Ｇと同様であるため、トランジスタ１００Ｇの構成を参酌すればよい。
　また、図９（Ａ）（Ｂ）に示すトランジスタ１００Ｊのように、第２のゲート電極として機能する導電膜１２０ｂを有し、酸化物半導体膜１０８が、酸化物半導体膜１０８ｂ及び酸化物半導体膜１０８ｃを有する構成としてもよい。なお、トランジスタ１００Ｊの上面図は、図２（Ａ）に示すトランジスタ１００Ａと同様であり、図９（Ａ）は、図２（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図９（Ｂ）は、図２（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。また、トランジスタ１００Ｊの他の構成としては、トランジスタ１００Ａと同様であるため、トランジスタ１００Ａの構成を参酌すればよい。
　また、図９（Ｃ）に示すトランジスタ１００Ｋのように、導電膜１１２ａ、１１２ｂにおいて、導電膜１１２ａ＿１の端部と、導電膜１１２ａ＿２の端部とが揃う領域があっても良く、導電膜１１２ｂ＿１の端部と、導電膜１１２ｂ＿２の端部とが揃う領域があっても良い。
　また、図１０（Ａ）（Ｂ）に示すトランジスタ１００Ｌのように、導電膜１２０ａ、１２０ｂが、絶縁膜１１８上に設けられてもよい。また、図１０（Ｃ）に示すトランジスタ１００Ｍのように、導電膜１１２ａ、１１２ｂにおいて、導電膜１１２ａ＿１の端部と、導電膜１１２ａ＿２の端部とが揃う領域があっても良く、導電膜１１２ｂ＿１の端部と、導電膜１１２ｂ＿２の端部とが揃う領域があっても良い。
　トランジスタ１００Ｊ、１００Ｋ、１００Ｌ、１００Ｍのように、ｓ−ｃｈａｎｎｅｌ構造を有することによって、酸化物半導体膜１０８においてキャリアの流れる領域が、酸化物半導体膜１０８ｂの第１のゲート絶縁膜側と、及び酸化物半導体膜１０８ｂの第２のゲート絶縁膜側と、さらに酸化物半導体膜１０８の膜中の広い範囲となるため、これらのトランジスタはキャリアの移動量が増加する。その結果、トランジスタのオン電流が大きくなると共に、電界効果移動度が大きくなる。
　また、トランジスタ１００が有する酸化物半導体膜１０８は図面において、導電膜１１２ａ、１１２ｂから露出した領域の酸化物半導体膜が薄くなる、別言すると酸化物半導体膜の一部が凹部を有する形状について例示している。ただし、本発明の一態様はこれに限定されず、導電膜１１２ａ、１１２ｂから露出した領域の酸化物半導体膜が薄くならず、凹部を有さなくてもよい。この場合の一例を図１１（Ａ）（Ｂ）に示す。図１１（Ａ）（Ｂ）は、半導体装置の一例を示す断面図である。なお、図１１（Ａ）（Ｂ）は、先に示すトランジスタ１００の酸化物半導体膜１０８が凹部を有さない構造を有するトランジスタ１００Ｎの断面図である。
＜１−４．半導体装置の構成例４＞
　図１２（Ａ）は、トランジスタ１００Ｐの上面図であり、図１２（Ｂ）は、図１２（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図１２（Ｃ）は、図１２（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
　図１２に示すトランジスタ１００Ｐは、基板１０２上の導電膜１０４と、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、絶縁膜１１４及び絶縁膜１１６に設けられる開口部１５１ａを介して酸化物半導体膜１０８に電気的に接続される導電膜１１２ａと、絶縁膜１１４及び絶縁膜１１６に設けられる開口部１５１ｂを介して酸化物半導体膜１０８に電気的に接続される導電膜１１２ｂとを有する。また、トランジスタ１００Ｐ上、より詳しくは、導電膜１１２ａ、１１２ｂ、及び絶縁膜１１６上には絶縁膜１１８が設けられる。
　なお、トランジスタ１００Ｐにおいて、絶縁膜１０６、１０７は、トランジスタ１００Ｐのゲート絶縁膜としての機能を有し、絶縁膜１１４、１１６は、酸化物半導体膜１０８の保護絶縁膜としての機能を有し、絶縁膜１１８は、トランジスタ１００Ｐの保護絶縁膜としての機能を有する。また、トランジスタ１００Ｐにおいて、導電膜１０４は、ゲート電極としての機能を有し、導電膜１１２ａは、ソース電極としての機能を有し、導電膜１１２ｂは、ドレイン電極としての機能を有する。
　図１に示すトランジスタ１００においては、チャネルエッチ型の構造であったのに対し、図１２（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００Ｐは、チャネル保護型の構造である。本発明の一態様の半導体装置には、チャネル保護型のトランジスタも好適に用いることができる。なお、トランジスタ１００Ｐの他の構成としては、トランジスタ１００と同様であるため、トランジスタ１００の構成を参酌すればよい。
　また、図１３（Ａ）は、トランジスタ１００Ｑの上面図であり、図１３（Ｂ）は、図１３（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図１３（Ｃ）は、図１３（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
　図１３に示すトランジスタ１００Ｑは、図１２（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００Ｐと絶縁膜１１４、１１６の形状が相違する。具体的には、トランジスタ１００Ｑの絶縁膜１１４、１１６は、酸化物半導体膜１０８のチャネル領域上に島状に設けられる。その他の構成は、トランジスタ１００Ｐと同様である。
　また、本実施の形態に係るトランジスタは、上記の構造のそれぞれを自由に組み合わせることが可能である。
＜１−５．半導体装置の構成要素＞
　以下に本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
≪基板≫
　基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１０２として用いてもよい。また、シリコンや炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０２として用いてもよい。
　なお、基板１０２として、ガラス基板を用いる場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、大型の表示装置を作製することができる。
　また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１００を形成してもよい。または、基板１０２とトランジスタ１００の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するのに用いることができる。その際、トランジスタ１００は耐熱性の劣る基板や可撓性の基板にも転載できる。
≪導電膜≫
　第１のゲート電極として機能する導電膜１０４、ソース電極として機能する導電膜１１２ａ、ドレイン電極として機能する導電膜１１２ｂ、接続電極として機能する導電膜１１２ｃ、第２のゲート電極として機能する導電膜１２０ｂ、及び画素電極として機能する導電膜１２０ａとしては、クロム（Ｃｒ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）から選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成することができる。
　また、導電膜１０４、１１２ａ、１１２ｂ、１１２ｃ、１２０ａ、１２０ｂには、Ｃｕを用いることが好ましい。また、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ−Ｘ合金膜を用いることで、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが可能となる。
　また、導電膜１１２ａが有する導電膜１１２ａ＿２、導電膜１１２ｂが有する導電膜１１２ｂ＿２、及び導電膜１１２ｃが有する導電膜１１２ｃ＿２には、Ｃｕまたは上述のＣｕ−Ｘ合金膜を好適に用いることができる。Ｃｕ−Ｘ合金膜としては、Ｃｕ−Ｍｎ合金膜が特に好ましい。ただし、本発明の一態様において、これに限定されず、導電膜１１２ａ＿２、１１２ｂ＿２、及び導電膜１１２ｃ＿２は、少なくとも銅を有していればよい。
　また、領域１１２ａ＿２ｂ、１１２ｂ＿２ｂ、１１２ｃ＿２ｂは、ＣｕとＳｉとを含むことが好ましく、銅シリサイドを有することが好ましい。領域１１２ａ＿２ｂ、１１２ｂ＿２ｂ、１１２ｃ＿２ｂが銅シリサイドナイトライドを有することで、銅が外部に拡散することを抑制することができる。銅シリサイドは、ＣｕまたはＣｕを有する合金を成膜後に、例えばシランガスと反応させることで形成する。また、シランガスと反応後に、例えば窒素を含むプラズマと反応させることでＣｕとＳｉとＮとを有する銅シリサイドナイトライドを形成してもよい。なお、銅または銅を有する合金の表面が酸化膜によって被覆されている場合は、上記反応前に水素またはアンモニア等を用いて酸化膜を除去する還元処理を行うことが好ましい。
　また、導電膜１１２ａが有する導電膜１１２ａ＿１、１１２ａ＿３、導電膜１１２ｂが有する導電膜１１２ｂ＿１、１１２ｂ＿３、及び導電膜１１２ｃが有する導電膜１１２ｃ＿１、１１２ｃ＿３には、上述の金属元素の中でも、特にチタン、タングステン、タンタル、及びモリブデンの中から選ばれるいずれか一つまたは複数を有すると好適である。導電膜１１２ａ＿１、１１２ａ＿３、１１２ｂ＿１、１１２ｂ＿３、１１２ｃ＿１、１１２ｃ＿３がチタン、タングステン、タンタル、及びモリブデンの中から選ばれるいずれか一つまたは複数を有すると、導電膜１１２ａ＿２、１１２ｂ＿２、１１２ｃ＿２が有する銅の外部への拡散を抑制することができる。すなわち、導電膜１１２ａ＿１、１１２ａ＿３、１１２ｂ＿１、１１２ｂ＿３、１１２ｃ＿１、１１２ｃ＿３は、所謂バリアメタルとしての機能を有する。
　また、導電膜１１２ａ＿１、１１２ａ＿３、１１２ｂ＿１、１１２ｂ＿３、１１２ｃ＿１、１１２ｃ＿３には、窒素とタンタルを含む、所謂窒化タンタル膜を用いると好適である。当該窒化タンタル膜は、導電性を有し、且つ、銅または水素に対して、高いバリア性を有する。また、窒化タンタル膜は、さらに自身からの水素の放出が少ないため、酸化物半導体膜１０８と接する導電膜として、最も好適に用いることができる。
　また、導電膜１０４、１１２ａ＿１、１１２ａ＿３、１１２ｂ＿１、１１２ｂ＿３、１１２ｃ＿１、１１２ｃ＿３、１２０ａ、１２０ｂには、インジウムと錫とを有する酸化物、タングステンとインジウムとを有する酸化物、タングステンとインジウムと亜鉛とを有する酸化物、チタンとインジウムとを有する酸化物、チタンとインジウムと錫とを有する酸化物、インジウムと亜鉛とを有する酸化物、シリコンとインジウムと錫とを有する酸化物、インジウムとガリウムと亜鉛とを有する酸化物等の酸化物導電体を適用することもできる。導電膜１１２ａ＿１、１１２ａ＿３、１１２ｂ＿１、１１２ｂ＿３、１１２ｃ＿１、及び１１２ｃ＿３は、ＩｎまたはＺｎのうち少なくとも一を含む酸化物を有することで、導電膜１１２ａ＿２、１１２ｂ＿２、１１２ｃ＿２が有する銅の外部への拡散を抑制することができる。
　特に、導電膜１２０ａには、上述の酸化物導電体を好適に用いることができる。また、導電膜１２０ａと、酸化物半導体膜１０８（酸化物半導体膜１０８ｂ及び酸化物半導体膜１０８ｃ）と、が同一の金属元素を有する構成とすると好適である。当該構成とすることで、製造コストを抑制することが可能となる。
　ここで、酸化物導電体について説明を行う。本明細書等において、酸化物導電体をＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）と呼称してもよい。酸化物導電体としては、例えば、酸化物半導体に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、酸化物半導体は、導電性が高くなり導電体化する。導電体化された酸化物半導体を、酸化物導電体ということができる。一般に、酸化物半導体は、エネルギーギャップが大きいため、可視光に対して透光性を有する。一方、酸化物導電体は、伝導帯近傍にドナー準位を有する酸化物半導体である。したがって、酸化物導電体は、ドナー準位による吸収の影響は小さく、可視光に対して酸化物半導体と同程度の透光性を有する。
≪第１のゲート絶縁膜として機能する絶縁膜≫
　トランジスタ１００の第１のゲート絶縁膜として機能する絶縁膜１０６、１０７としては、プラズマ化学気相堆積（ＰＥＣＶＤ：（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ））法、スパッタリング法等により、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁層を、それぞれ用いることができる。なお、絶縁膜１０６、１０７の積層構造とせずに、上述の材料から選択された単層の絶縁膜、または３層以上の絶縁膜を用いてもよい。
　また、絶縁膜１０６は、酸素の透過を抑制するブロッキング膜としての機能を有する。例えば、絶縁膜１０７、１１４、１１６及び／または酸化物半導体膜１０８中に過剰の酸素を供給する場合において、絶縁膜１０６は酸素の透過を抑制することができる。
　なお、トランジスタ１００のチャネル領域として機能する酸化物半導体膜１０８と接する絶縁膜１０７は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域（酸素過剰領域）を有することがより好ましい。別言すると、絶縁膜１０７は、酸素を放出することが可能な絶縁膜である。なお、絶縁膜１０７に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて絶縁膜１０７を形成すればよい。または、成膜後の絶縁膜１０７を酸素雰囲気下で熱処理すればよい。
　また、絶縁膜１０７として、酸化ハフニウムを用いる場合、以下の効果を奏する。酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁膜１０７の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。すなわち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
　なお、本実施の形態では、絶縁膜１０６として窒化シリコン膜を形成し、絶縁膜１０７として酸化シリコン膜を形成する。窒化シリコン膜は、酸化シリコン膜と比較して比誘電率が高く、酸化シリコン膜と同等の静電容量を得るのに必要な膜厚が大きいため、トランジスタ１００のゲート絶縁膜として、窒化シリコン膜を含むことで絶縁膜を厚膜化することができる。よって、トランジスタ１００の絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて、トランジスタ１００の静電破壊を抑制することができる。
≪酸化物半導体膜≫
　酸化物半導体膜１０８としては、先に示す材料を用いることができる。
　酸化物半導体膜１０８ｂがＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ＞Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１等が挙げられる。
　また、酸化物半導体膜１０８ａ、１０８ｃがＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≦Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、等が挙げられる。
　また、酸化物半導体膜１０８（１０８ａ、１０８ｂ、及び１０８ｃ）が、それぞれＩｎ−Ｍ−Ｚｎ酸化物の場合、スパッタリングターゲットとしては、多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いると好ましい。多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いることで、結晶性を有する酸化物半導体膜１０８ａ、１０８ｂ、及び１０８ｃを形成しやすくなる。なお、成膜される酸化物半導体膜１０８ａ、１０８ｂ、及び１０８ｃの原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、酸化物半導体膜１０８ｂのスパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される酸化物半導体膜１０８ｂの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
　また、酸化物半導体膜１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタ１００のオフ電流を低減することができる。特に、酸化物半導体膜１０８ｂには、エネルギーギャップが２ｅＶ以上、好ましくは２ｅＶ以上３．０ｅＶ以下の酸化物半導体膜を用い、酸化物半導体膜１０８ａ、１０８ｃには、エネルギーギャップが２．５ｅＶ以上３．５ｅＶ以下の酸化物半導体膜を用いると、好適である。また、酸化物半導体膜１０８ｂよりも酸化物半導体膜１０８ａ及び１０８ｃのエネルギーギャップが大きい方が好ましい。
　また、酸化物半導体膜１０８ａ、１０８ｂ、及び１０８ｃの厚さは、それぞれ３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
　また、酸化物半導体膜１０８ａ、１０８ｃとしては、キャリア密度の低い酸化物半導体膜を用いる。例えば、酸化物半導体膜１０８ａ、１０８ｃは、キャリア密度が１×１０１７ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、さらに好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下とする。
　なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、酸化物半導体膜１０８のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
　なお、酸化物半導体膜１０８としては、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することができ好ましい。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
　したがって、上記高純度真性、または実質的に高純度真性の酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとすることができる。なお、酸化物半導体膜のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。不純物としては、水素、窒素、アルカリ金属、またはアルカリ土類金属等がある。
　酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体膜１０８は水素ができる限り低減されていることが好ましい。具体的には、酸化物半導体膜１０８において、ＳＩＭＳ分析により得られる水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体膜１０８ｂは、酸化物半導体膜１０８ｃよりも水素濃度が少ない領域を有すると好ましい。酸化物半導体膜１０８ｂの方が、酸化物半導体膜１０８ｃよりも水素濃度が少ない領域を有すことにより、信頼性の高い半導体装置とすることができる。
　また、酸化物半導体膜１０８ｂにおいて、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体膜１０８ｂにおいて酸素欠損が増加し、ｎ型化してしまう。このため、酸化物半導体膜１０８ｂにおけるシリコンや炭素の濃度と、酸化物半導体膜１０８ｂとの界面近傍のシリコンや炭素の濃度（ＳＩＭＳ分析により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体膜１０８ｂにおいて、ＳＩＭＳ分析により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、酸化物半導体膜１０８ｂのアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。
　また、酸化物半導体膜１０８ｂに窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体膜において、窒素はできる限り低減されていることが好ましい、例えば、ＳＩＭＳ分析により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
　また、酸化物半導体膜１０８ｂ、及び酸化物半導体膜１０８ｃは、それぞれ非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ（Ｃ　Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
≪第２のゲート絶縁膜として機能する絶縁膜≫
　絶縁膜１１４、１１６は、トランジスタ１００の第２のゲート絶縁膜として機能する。また、絶縁膜１１４、１１６は、酸化物半導体膜１０８に酸素を供給する機能を有する。すなわち、絶縁膜１１４、１１６は、酸素を有する。また、絶縁膜１１４は、酸素を透過することのできる絶縁膜である。なお、絶縁膜１１４は、後に形成する絶縁膜１１６を形成する際の、酸化物半導体膜１０８へのダメージ緩和膜としても機能する。
　絶縁膜１１４としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。
　また、絶縁膜１１４は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁膜１１４に含まれる欠陥密度が多いと、該欠陥に酸素が結合してしまい、絶縁膜１１４における酸素の透過量が減少してしまう。
　なお、絶縁膜１１４においては、外部から絶縁膜１１４に入った酸素が全て絶縁膜１１４の外部に移動せず、絶縁膜１１４にとどまる酸素もある。また、絶縁膜１１４に酸素が入ると共に、絶縁膜１１４に含まれる酸素が絶縁膜１１４の外部へ移動することで、絶縁膜１１４において酸素の移動が生じる場合もある。絶縁膜１１４として酸素を透過することができる酸化物絶縁膜を形成すると、絶縁膜１１４上に設けられる、絶縁膜１１６から脱離する酸素を、絶縁膜１１４を介して酸化物半導体膜１０８に移動させることができる。
　また、絶縁膜１１４は、窒素酸化物に起因する準位密度が低い酸化物絶縁膜を用いて形成することができる。なお、当該窒素酸化物に起因する準位密度は、酸化物半導体膜の価電子帯の上端のエネルギー（Ｅｖ＿ｏｓ）と酸化物半導体膜の伝導帯の下端のエネルギー（Ｅｃ＿ｏｓ）の間に形成され得る場合がある。上記酸化物絶縁膜として、窒素酸化物の放出量が少ない酸化窒化シリコン膜、または窒素酸化物の放出量が少ない酸化窒化アルミニウム膜等を用いることができる。
　なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
　窒素酸化物（ＮＯｘ、ｘは０を越えて２以下、好ましくは１以上２以下）、代表的にはＮＯ２またはＮＯは、絶縁膜１１４などに準位を形成する。当該準位は、酸化物半導体膜１０８のエネルギーギャップ内に位置する。そのため、窒素酸化物が、絶縁膜１１４及び酸化物半導体膜１０８の界面に拡散すると、当該準位が絶縁膜１１４側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁膜１１４及び酸化物半導体膜１０８界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。
　また、窒素酸化物は、加熱処理においてアンモニア及び酸素と反応する。絶縁膜１１４に含まれる窒素酸化物は、加熱処理において、絶縁膜１１６に含まれるアンモニアと反応するため、絶縁膜１１４に含まれる窒素酸化物が低減される。このため、絶縁膜１１４及び酸化物半導体膜１０８の界面において、電子がトラップされにくい。
　絶縁膜１１４として、上記酸化物絶縁膜を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
　なお、トランジスタの作製工程の加熱処理、代表的には３００℃以上３５０℃未満の加熱処理により、絶縁膜１１４は、１００Ｋ以下のＥＳＲで測定して得られたスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルが観測される。なお、第１のシグナル及び第２のシグナルのスプリット幅、並びに第２のシグナル及び第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定において約５ｍＴである。また、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が１×１０１８ｓｐｉｎｓ／ｃｍ３未満であり、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である。
　なお、１００Ｋ以下のＥＳＲスペクトルにおいて、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計は、窒素酸化物（ＮＯｘ、ｘは０より大きく２以下、好ましくは１以上２以下）起因のシグナルに相当する。窒素酸化物の代表例としては、一酸化窒素、二酸化窒素等がある。即ち、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が少ないほど、酸化物絶縁膜に含まれる窒素酸化物の含有量が少ないといえる。
　また、上記酸化物絶縁膜は、ＳＩＭＳで測定される窒素濃度が６×１０２０ａｔｏｍｓ／ｃｍ３以下である。
　基板温度が２２０℃以上３５０℃以下であり、シラン及び一酸化二窒素を用いたＰＥＣＶＤ法を用いて、上記酸化物絶縁膜を形成することで、緻密であり、且つ硬度の高い膜を形成することができる。
　絶縁膜１１６は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形成する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。なお、上記ＴＤＳにおける膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
　絶縁膜１１６としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
　また、絶縁膜１１６は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、さらには１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。なお、絶縁膜１１６は、絶縁膜１１４と比較して酸化物半導体膜１０８から離れているため、絶縁膜１１４より、欠陥密度が多くともよい。
　また、絶縁膜１１４、１１６は、同種の材料の絶縁膜を用いることができるため、絶縁膜１１４と絶縁膜１１６の界面が明確に確認できない場合がある。したがって、本実施の形態においては、絶縁膜１１４と絶縁膜１１６の界面は、破線で図示している。なお、本実施の形態においては、絶縁膜１１４と絶縁膜１１６の２層構造について説明したが、これに限定されず、例えば、絶縁膜１１４の単層構造、あるいは３層以上の積層構造としてもよい。
≪保護絶縁膜として機能する絶縁膜≫
　絶縁膜１１８は、トランジスタ１００の保護絶縁膜として機能する。
　絶縁膜１１８は、水素及び窒素のいずれか一方または双方を有する。または、絶縁膜１１８は、窒素及びシリコンを有する。また、絶縁膜１１８は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜１１８を設けることで、酸化物半導体膜１０８からの酸素の外部への拡散と、絶縁膜１１４、１１６に含まれる酸素の外部への拡散と、外部から酸化物半導体膜１０８への水素、水等の入り込みを防ぐことができる。
　絶縁膜１１８としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。
　なお、上記記載の、導電膜、絶縁膜、酸化物半導体膜などの様々な膜は、スパッタリング法やＰＥＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、またはＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などが挙げられる。
　熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
　熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
　また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次チャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
　ＭＯＣＶＤ法、ＡＬＤ法などの熱ＣＶＤ法は、上記実施形態の導電膜、絶縁膜、酸化物半導体膜、金属酸化膜などの様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−ＺｎＯ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
　例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
　例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
　例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
　例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスとを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
　例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−ＺｎＯ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスとを用いてＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスとを用いてＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスに変えて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスに変えて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
＜１−６．トランジスタの作製方法１＞
　次に、本発明の一態様の半導体装置であるトランジスタ１００Ｊの作製方法について、図１４乃至図１７を用いて説明する。なお、図１４乃至図１７は、半導体装置の作製方法を説明する断面図であり、図１４（Ａ）（Ｃ）（Ｅ）、図１５（Ａ）（Ｃ）（Ｅ）、図１６（Ａ）（Ｃ）（Ｅ）、図１７（Ａ）（Ｃ）（Ｅ）は、Ｘ１−Ｘ２に示すチャネル長方向であり、図１４（Ｂ）（Ｄ）（Ｆ）、図１５（Ｂ）（Ｄ）（Ｆ）、図１６（Ｂ）（Ｄ）（Ｆ）、図１７（Ｂ）（Ｄ）（Ｆ）は、Ｙ１−Ｙ２に示すチャネル幅方向の断面図である。
≪第１のゲート電極及び第１のゲート絶縁膜の形成工程≫
　まず、基板１０２上に導電膜を形成し、該導電膜をリソグラフィ工程及びエッチング工程を行い加工して、第１のゲート電極として機能する導電膜１０４を形成する。次に、導電膜１０４上に第１のゲート絶縁膜として機能する絶縁膜１０６、１０７を形成する（図１４（Ａ）（Ｂ）参照）。
　本実施の形態では、基板１０２としてガラス基板を用い、第１のゲート電極として機能する導電膜１０４として、厚さ１０ｎｍのチタン膜と、厚さ１００ｎｍの銅膜と、厚さ５０ｎｍの窒化タンタル膜とを、それぞれスパッタリング法により形成する。
　また、絶縁膜１０６として厚さ４００ｎｍの窒化シリコン膜をＰＥＣＶＤ法により形成し、絶縁膜１０７として厚さ１５ｎｍの酸化窒化シリコン膜をＰＥＣＶＤ法により形成する。なお、絶縁膜１０６としては、窒化シリコン膜の積層構造とすることができる。具体的には、絶縁膜１０６を、第１の窒化シリコン膜と、第２の窒化シリコン膜と、第３の窒化シリコン膜との３層積層構造とすることができる。該３層積層構造の一例としては、以下のように形成することができる。
　第１の窒化シリコン膜としては、例えば、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍの窒素、及び流量１００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成すればよい。
　第２の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍの窒素、及び流量２０００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが３００ｎｍとなるように形成すればよい。
　第３の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、及び流量５０００ｓｃｃｍの窒素を原料ガスとしてＰＥＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成すればよい。
　なお、上記第１の窒化シリコン膜、第２の窒化シリコン膜、及び第３の窒化シリコン膜形成時の基板温度は３５０℃以下とすることができる。
　絶縁膜１０６を、窒化シリコン膜の３層の積層構造とすることで、例えば、導電膜１０４に銅（Ｃｕ）を含む導電膜を用いる場合において、以下の効果を奏する。
　第１の窒化シリコン膜は、導電膜１０４からの銅（Ｃｕ）元素の拡散を抑制することができる。第２の窒化シリコン膜は、水素を放出する機能を有し、ゲート絶縁膜として機能する絶縁膜の耐圧を向上させることができる。第３の窒化シリコン膜は、第３の窒化シリコン膜からの水素放出が少なく、且つ第２の窒化シリコン膜からの放出される水素の拡散を抑制することができる。
　絶縁膜１０７としては、後に形成される酸化物半導体膜１０８（より具体的には、酸化物半導体膜１０８ｂ）との界面特性を向上させるため、酸素を含む絶縁膜で形成されると好ましい。また、絶縁膜１０７の形成後に、絶縁膜１０７に酸素を添加してもよい。絶縁膜１０７に添加する酸素としては、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等がある。また、添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。
≪酸化物半導体膜の形成工程≫
　次に、絶縁膜１０７上に酸化物半導体膜１０８ｂ及び酸化物半導体膜１０８ｃを形成する（図１４（Ｃ）（Ｄ）参照）。
　図１４（Ｃ）（Ｄ）は、絶縁膜１０７上に後に酸化物半導体膜１０８となる酸化物半導体膜を形成する際の成膜装置内部の断面模式図である。図１４（Ｃ）（Ｄ）では、成膜装置としてスパッタリング装置を用い、当該スパッタリング装置内部に設置されたターゲット１９１と、ターゲット１９１の下方に形成されたプラズマ１９２とが、模式的に表されている。
　まず、酸化物半導体膜を形成する際に、第１の酸素ガスを含む雰囲気にてプラズマを放電させる。その際に、酸化物半導体膜の被形成面となる絶縁膜１０７中に、酸素が添加される。また、酸化物半導体膜を形成する際に、第１の酸素ガスの他に、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）を混合させてもよい。
　第１の酸素ガスとしては、少なくとも酸化物半導体膜を形成する際に含まれていればよく、酸化物半導体膜を形成する際の成膜ガス全体に占める第１の酸素ガスの割合としては、０％より大きく１００％以下、好ましくは１０％以上１００％以下、さらに好ましくは３０％以上１００％以下である。
　なお、図１４（Ｃ）（Ｄ）において、絶縁膜１０７に添加される酸素または過剰酸素を模式的に破線の矢印で表している。
　なお、酸化物半導体膜１０８ｂと、酸化物半導体膜１０８ｃの形成時の基板温度は、同じでも異なっていてもよい。ただし、酸化物半導体膜１０８ｂと、酸化物半導体膜１０８ｃとの、基板温度を同じとすることで、製造コストを低減することができるため好適である。
　例えば、酸化物半導体膜１０８を成膜する際の基板温度としては、室温以上３４０℃未満、好ましくは室温以上３００℃以下、より好ましくは１００℃以上２５０℃以下、さらに好ましくは１００℃以上２００℃以下である。酸化物半導体膜１０８を加熱して成膜することで、酸化物半導体膜１０８の結晶性を高めることができる。一方で、基板１０２として、大型のガラス基板（例えば、第６世代乃至第１０世代）を用いる場合、酸化物半導体膜１０８を成膜する際の基板温度を１５０℃以上３４０℃未満とした場合、基板１０２が変形する（歪むまたは反る）場合がある。よって、大型のガラス基板を用いる場合においては、酸化物半導体膜１０８の成膜する際の基板温度を１００℃以上１５０℃未満とすることで、ガラス基板の変形を抑制することができる。
　また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
　また、スパッタリング法で酸化物半導体膜を成膜する場合、スパッタリング装置におけるチャンバーは、酸化物半導体膜にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空（５×１０−７Ｐａから１×１０−４Ｐａ程度まで）排気することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体、特に炭素または水素を含む気体が逆流しないようにしておくことが好ましい。
　また、後に酸化物半導体膜１０８ｂとなる酸化物半導体膜が形成した後、続けて、後に酸化物半導体膜１０８ｃとなる酸化物半導体膜が形成する。なお、これらの酸化物半導体膜の形成時においては、第２の酸素ガスを含む雰囲気にてプラズマを放電させればよい。
　なお、後に酸化物半導体膜１０８ｂとなる酸化物半導体膜を形成する際の第１の酸素ガスの割合と、後に酸化物半導体膜１０８ｃとなる酸化物半導体膜を形成する際の第２の酸素ガスの割合とは同じでも異なっていてもよい。
　本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、スパッタリング法により後に酸化物半導体膜１０８ｂとなる酸化物半導体膜を形成し、その後真空中で連続して、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］）を用いて、スパッタリング法により後に酸化物半導体膜１０８ｃとなる酸化物半導体膜を形成する。また、これらの酸化物半導体膜の形成時の基板温度を１７０℃とする。また、後に酸化物半導体膜１０８ｂとなる酸化物半導体膜の形成時の成膜ガスとしては、流量１５ｓｃｃｍの酸素ガスと、流量３５ｓｃｃｍのアルゴンガスと、を用いる。また、後に酸化物半導体膜１０８ｃとなる酸化物半導体膜の形成時の成膜ガスとしては、流量２５ｓｃｃｍの酸素ガスと、流量２５ｓｃｃｍのアルゴンガスと、を用いる。
　次に、成膜した酸化物半導体膜を所望の形状に加工することで、島状の酸化物半導体膜１０８ｂ及び島状の酸化物半導体膜１０８ｃを形成する（図１４（Ｅ）（Ｆ）参照）。なお、本実施の形態においては、酸化物半導体膜１０８ｂ、及び酸化物半導体膜１０８ｃで酸化物半導体膜１０８を構成する（図１４（Ｅ）（Ｆ）参照）。
　また、酸化物半導体膜１０８を形成した後に、加熱処理（以下、第１の加熱処理とする）を行うと好適である。第１の加熱処理により、酸化物半導体膜１０８に含まれる水素、水等を低減することができる。なお、水素、水等の低減を目的とした加熱処理は、酸化物半導体膜１０８を島状に加工する前に行ってもよい。なお、第１の加熱処理は、酸化物半導体膜の高純度化処理の一つである。
　第１の加熱処理としては、例えば、１５０℃以上基板の歪み点未満、好ましくは２００℃以上４５０℃以下、さらに好ましくは２５０℃以上３５０℃以下とすることができる。
　また、第１の加熱処理は、電気炉、ＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り基板の歪み点以上の温度で熱処理を行うことができる。そのため、加熱時間を短縮することが可能となる。また、第１の加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい。また、窒素または希ガス雰囲気で加熱処理した後、酸素または超乾燥空気雰囲気で加熱してもよい。この結果、酸化物半導体膜中に含まれる水素、水等を脱離させると共に、酸化物半導体膜中に酸素を供給することができる。この結果、酸化物半導体膜中に含まれる酸素欠損を低減することができる。
≪ソース電極及びドレイン電極の形成工程≫
　次に、絶縁膜１０７及び酸化物半導体膜１０８上に、後にソース電極及びドレイン電極となる、導電膜１１２をスパッタリング法によって形成する（図１５（Ａ）（Ｂ）参照）。
　本実施の形態では、導電膜１１２として、導電膜１１２＿１、１１２＿２、及び１１２＿３を積層する。導電膜１１２＿１として厚さ５０ｎｍのタングステン膜と、導電膜１１２＿２として厚さ２００ｎｍの銅膜と、導電膜１１２＿３として厚さ５ｎｍのタングステン膜とを、順に積層した積層膜をスパッタリング法により成膜する。なお、本実施の形態においては、導電膜１１２＿１と導電膜１１２＿３とが同じ材料を用いて成膜するが、これに限定されない。例えば、導電膜１１２＿１として厚さ５０ｎｍのタングステン膜と、導電膜１１２＿２として厚さ２００ｎｍの銅膜と、導電膜１１２＿３として厚さ５０ｎｍのチタン膜とを、順に成膜した積層膜を用いても良い。また、導電膜１１２の３層の積層構造としたが、これに限定されない。例えば、導電膜１１２として、２層の積層構造としてもよく、４層以上の積層構造としてもよい。
　次に、導電膜１１２＿３上の所望の領域にマスク１４１ａ、１４１ｂを形成する。続けて、マスク１４１ａ、１４１ｂを用いて、導電膜１１２＿２、１１２＿３を加工することで、それぞれ互いに分離された島状の導電膜１１２ａ＿２、１１２ｂ＿２、１１２ａ＿３、１１２ｂ＿３を形成する（図１５（Ｃ）（Ｄ）参照）。
　なお、本実施の形態においては、ウエットエッチング装置を用い、導電膜１１２＿２、１１２＿３を加工する。ただし、導電膜１１２の加工方法としては、これに限定されず、例えば、ドライエッチング装置を用いてもよい。なお、ドライエッチング装置を用いて、導電膜１１２を加工するよりも、ウエットエッチング装置を用いて導電膜１１２を加工した方が、製造コストを低減することができる。
　次に、導電膜１１２ａ＿２、１１２ｂ＿２の端部をシリサイド化させることで、銅を有する領域１１２ａ＿２ａ、１１２ｂ＿２ａと、銅シリサイドを有する領域１１２ａ＿２ｂ、１１２ｂ＿２ｂとを形成する。
　図１５（Ｅ）（Ｆ）は、導電膜１１２ａ＿２、１１２ｂ＿２の端部をシリサイド化させる際のプラズマ装置内部の断面模式図である。図１５（Ｅ）（Ｆ）では、プラズマ装置としてＰＥＣＶＤ装置を用い、当該ＰＥＣＶＤ装置内部に発生したプラズマ１９５が、模式的に表されている。
　導電膜１１２ａ＿２、１１２ｂ＿２の端部で露出した銅は、表面に容易に酸化膜を形成する。したがって、銅をシリサイド化する前処理として、銅の表面を被覆している酸化膜を除去するために還元性を有するガス（例えば、水素ガス、アンモニアガスなど）を含む雰囲気にてプラズマを放電させる。その際、銅表面を覆う酸化膜が還元され、導電膜１１２ａ＿２、１１２ｂ＿２の端部に銅が露出する。なお、当該酸化膜を除去するための還元方法としては、プラズマ処理に限定されない。例えば、還元性を有するガス（例えば、水素ガス、アンモニアガスなど）を含む雰囲気に銅の表面を曝し、加熱処理をすることで還元してもよい。また、上記プラズマ処理および加熱処理を行う際の基板温度としては、好ましくは３００℃以上、より好ましくは３５０℃以上である。本実施の形態において、銅表面を覆う酸化膜を除去する際の基板温度としては３５０℃とする。
　続いて、シランガスを含む雰囲気に曝し、銅とシランガスとを反応させることで、導電膜１１２ａ＿２、１１２ｂ＿２の端部に銅とシリコンとを有する銅シリサイドを形成し、領域１１２ａ＿２ｂ、１１２ｂ＿２ｂを形成する。また、導電膜１１２ａ＿２、１１２ｂ＿２において銅シリサイドを形成しない領域を領域１１２ａ＿２ａ、１１２ｂ＿２ａとする。銅シリサイドを形成する際の基板温度としては、好ましくは２００℃以上４００℃以下、より好ましくは２２０℃以上３５０℃以下である。本実施の形態において、銅シリサイドを形成する際の基板温度としては２２０℃とし、流量３００ｓｃｃｍのシランガスと、流量５００ｓｃｃｍの窒素ガスと、を用いる。
　また、銅表面の酸化膜を除去する際の基板温度と、銅シリサイドを形成する際の基板温度を揃えることは、酸化膜除去と銅シリサイド形成を同一装置内あるいは同一チャンバー内で行えるため好ましい。この場合、銅シリサイドを形成する際の基板温度を３５０℃にすることが好ましい。
　なお、銅シリサイドを形成する際のガスとしては、少なくともシリコンが含まれていればよく、銅シリサイドを形成する際のガス全体に占めるシリコンを含むガスの割合としては、０％より大きく１００％以下、好ましくは１０％以上１００％以下、さらに好ましくは３０％以上１００％以下である。
　なお、図１５（Ｅ）（Ｆ）において、導電膜１１２ａ＿２、１１２ｂ＿２に添加されるシリコンまたはシランを模式的に破線の矢印で表している。
　なお、銅シリサイドを形成した後、窒素を含むガスの雰囲気にてプラズマを放電させて、導電膜１１２ａ＿２、１１２ｂ＿２に、銅とシリコンと窒素とを含む銅シリサイドナイトライドを形成してもよい。また、窒素を含むガスの雰囲気に基板を曝し、加熱処理を行うことで、導電膜１１２ａ＿２、１１２ｂ＿２に銅とシリコンと窒素とを含む銅シリサイドナイトライドを形成してもよい。
　次に、導電膜１１２＿１上の一部、及び導電膜１１２ａ＿２、１１２ｂ＿２、１１２ａ＿３、１１２ｂ＿３上の所望の領域にマスク１４２ａ、１４２ｂを形成する。続けて、マスク１４２ａ、１４２ｂを用いて、導電膜１１２＿１を加工することで、それぞれ互いに分離された島状の導電膜１１２ａ＿１、１１２ｂ＿１を形成する。この工程を行うことで、導電膜１１２ａ＿１と、領域１１２ａ＿２ａ及び領域１１２ａ＿２ｂを有する導電膜１１２ａ＿２と、導電膜１１２＿３とを有する導電膜１１２ａ、及び導電膜１１２ｂ＿１と、領域１１２ｂ＿２ａ及び領域１１２ｂ＿２ｂを有する導電膜１１２ｂ＿２と、導電膜１１２ｂ＿３とを有する導電膜１１２ｂ、が形成される（図１６（Ａ）（Ｂ）参照）。
　なお、本実施の形態においては、ドライエッチング装置を用い、導電膜１１２＿１を加工する。ただし、導電膜１１２＿１の加工方法としては、これに限定されず、例えば、ウエットエッチング装置を用いてもよい。なお、ウエットエッチング装置を用いて、導電膜１１２＿１を加工するよりも、ドライエッチング装置を用いて導電膜１１２＿１を加工した方が、より微細なパターンを形成することができる。
　また、導電膜１１２ａ、１１２ｂの形成後に、酸化物半導体膜１０８（より具体的には酸化物半導体膜１０８ｂ）の表面（バックチャネル側）を洗浄してもよい。当該洗浄方法としては、例えば、リン酸等の薬液を用いた洗浄が挙げられる。リン酸等の薬液を用いて洗浄を行うことで、酸化物半導体膜１０８ｂの表面に付着した不純物（例えば、導電膜１１２ａ、１１２ｂに含まれる元素等）を除去することができる。なお、当該洗浄を必ずしも行う必要はなく、場合によっては、洗浄を行わなくてもよい。
　また、導電膜１１２ａ、１１２ｂを形成する工程、及び上記洗浄工程のいずれか一方または双方において、酸化物半導体膜１０８の導電膜１１２ａ、１１２ｂから露出した領域が、薄くなる場合がある。
≪第２のゲート絶縁膜の形成工程≫
　次に、酸化物半導体膜１０８、及び導電膜１１２ａ、１１２ｂ上に絶縁膜１１４、及び絶縁膜１１６を形成する（図１６（Ｃ）（Ｄ）参照）。
　なお、絶縁膜１１４を形成した後、大気に曝すことなく、連続的に絶縁膜１１６を形成することが好ましい。絶縁膜１１４を形成後、大気開放せず、原料ガスの流量、圧力、高周波電力及び基板温度の一以上を調整して、絶縁膜１１６を連続的に形成することで、絶縁膜１１４と絶縁膜１１６との界面において大気成分由来の不純物濃度を低減することができるとともに、絶縁膜１１４、１１６に含まれる酸素を酸化物半導体膜１０８に移動させることが可能となり、酸化物半導体膜１０８の酸素欠損量を低減することが可能となる。
　例えば、絶縁膜１１４として、ＰＥＣＶＤ法を用いて、酸化窒化シリコン膜を形成することができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、一酸化二窒素、二酸化窒素等がある。また、上記の堆積性気体の流量に対して酸化性気体の流量を２０倍より大きく１００倍未満、好ましくは４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、好ましくは５０Ｐａ以下とするＰＥＣＶＤ法を用いることで、絶縁膜１１４が、窒素を含み、且つ欠陥量の少ない絶縁膜となる。
　本実施の形態においては、絶縁膜１１４として、基板１０２を保持する温度を２２０℃とし、流量５０ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室内の圧力を２０Ｐａとし、平行平板電極に供給する高周波電力を１３．５６ＭＨｚ、１００Ｗ（電力密度としては１．６×１０−２Ｗ／ｃｍ２）とするＰＥＣＶＤ法を用いて、酸化窒化シリコン膜を形成する。
　絶縁膜１１６としては、ＰＥＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上３５０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成する。
　絶縁膜１１６の成膜条件として、上記圧力の反応室において上記パワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、絶縁膜１１６中における酸素含有量が化学量論的組成よりも多くなる。一方、基板温度が、上記温度で形成された膜では、シリコンと酸素の結合力が弱いため、後の工程の加熱処理により膜中の酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化物絶縁膜を形成することができる。
　なお、絶縁膜１１６の形成工程において、絶縁膜１１４が酸化物半導体膜１０８の保護膜となる。したがって、酸化物半導体膜１０８へのダメージを低減しつつ、パワー密度の高い高周波電力を用いて絶縁膜１１６を形成することができる。
　なお、絶縁膜１１６の成膜条件において、酸化性気体に対するシリコンを含む堆積性気体の流量を増加することで、絶縁膜１１６の欠陥量を低減することが可能である。代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が６×１０１７ｓｐｉｎｓ／ｃｍ３未満、好ましくは３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは１．５×１０１７ｓｐｉｎｓ／ｃｍ３以下である欠陥量の少ない酸化物絶縁膜を形成することができる。この結果、トランジスタ１００の信頼性を高めることができる。
　また、絶縁膜１１４、１１６を成膜した後に、加熱処理（以下、第２の加熱処理とする）を行うと好適である。第２の加熱処理により、絶縁膜１１４、１１６に含まれる窒素酸化物を低減することができる。または、第２の加熱処理により、絶縁膜１１４、１１６に含まれる酸素の一部を酸化物半導体膜１０８に移動させ、酸化物半導体膜１０８に含まれる酸素欠損量を低減することができる。
　第２の加熱処理の温度は、代表的には、４００℃未満、好ましくは３７５℃未満、さらに好ましくは、１５０℃以上３５０℃以下とする。第２の加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい該加熱処理には、電気炉、ＲＴＡ装置等を用いることができる。
　次に、絶縁膜１１６上にリソグラフィ工程によりマスクを形成し、絶縁膜１１４、１１６の所望の領域に開口部１５２ｃを形成する。なお、開口部１５２ｃは、導電膜１１２ｂに達するように形成される（図１６（Ｅ）（Ｆ）参照）。
≪第２のゲート電極の形成工程≫
　次に、開口部１５２ｃを覆うように、絶縁膜１１６上に導電膜１２０ａ、１２０ｂを形成する（図１７（Ａ）（Ｂ）（Ｃ）（Ｄ）参照）。
　なお、図１７（Ａ）（Ｂ）は、絶縁膜１１６上に導電膜１２０ａ、１２０ｂを形成する際の、成膜装置内部の断面模式図である。図１７（Ａ）（Ｂ）では、成膜装置としてスパッタリング装置を用い、当該スパッタリング装置内部に設置されたターゲット１９３と、ターゲット１９３の下方に形成されたプラズマ１９４とが、模式的に表されている。
　まず、導電膜１２０ａ、１２０ｂを形成する際に、第３の酸素ガスを含む雰囲気にてプラズマを放電させる。その際に、導電膜１２０ａ、１２０ｂの被形成面となる絶縁膜１１６中に、酸素が添加される。また、導電膜１２０ａ、１２０ｂを形成する際に、第３の酸素ガスの他に、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）を混合させてもよい。例えば、アルゴンガスと、第３の酸素ガスと、を用い、アルゴンガスの流量よりも第３の酸素ガスの流量を多くするのが好ましい。第３の酸素ガスの流量を多くすることで、好適に絶縁膜１１６に酸素を添加することができる。一例としては、導電膜１２０ａ、１２０ｂの形成条件としては、成膜ガス全体に占める第４の酸素ガスの割合を、５０％以上１００％以下、好ましくは、８０％以上１００％以下とすればよい。
　なお、図１７（Ａ）（Ｂ）において、絶縁膜１１６に添加される酸素または過剰酸素を模式的に破線の矢印で表している。
　また、導電膜１２０ａ、１２０ｂを成膜する際の基板温度としては、室温以上３４０℃未満、好ましくは室温以上３００℃以下、より好ましくは１００℃以上２５０℃以下、さらに好ましくは１００℃以上２００℃以下である。導電膜１２０ａ、１２０ｂを加熱して成膜することで、導電膜１２０ａ、１２０ｂの結晶性を高めることができる。一方で、基板１０２として、大型のガラス基板（例えば、第６世代乃至第１０世代）を用いる場合、導電膜１２０ａ、１２０ｂを成膜する際の基板温度を１５０℃以上３４０℃未満とした場合、基板１０２が変形する（歪むまたは反る）場合がある。よって、大型のガラス基板を用いる場合においては、導電膜１２０ａ、１２０ｂの成膜する際の基板温度を１００℃以上１５０℃未満とすることで、ガラス基板の変形を抑制することができる。
　本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、スパッタリング法により導電膜１２０ａ、１２０ｂを形成する。また、導電膜１２０ａ、１２０ｂの形成時の基板温度を１７０℃とする。また、導電膜１２０ａ、１２０ｂの形成時の成膜ガスとしては、流量１００ｓｃｃｍの酸素ガスを用いる。
　なお、導電膜１２０ａ、１２０ｂとしては、例えば、先に記載の酸化物半導体膜（例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６［原子数比］など）を用いればよい。
　本実施の形態では、導電膜１２０ａ、１２０ｂを成膜する際に、絶縁膜１１６に酸素を添加する方法について例示したがこれに限定されない。例えば、導電膜１２０ａ、１２０ｂを形成後に、さらに絶縁膜１１６に酸素を添加してもよい。
　絶縁膜１１６に酸素を添加する方法としては、例えば、インジウムと、錫と、シリコンとを有する酸化物（ＩＴＳＯともいう）ターゲット（Ｉｎ２Ｏ３：ＳｎＯ２：ＳｉＯ２＝８５：１０：５［重量％］）を用いて、膜厚５ｎｍのＩＴＳＯ膜を酸化物導電膜として形成する。
　この場合、酸化物導電膜の膜厚としては、１ｎｍ以上２０ｎｍ以下、または２ｎｍ以上１０ｎｍ以下とすると好適に酸素を透過し、且つ酸素の放出を抑制できるため好ましい。その後、酸化物導電膜を通過させて、絶縁膜１１６に酸素を添加する。酸素の添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等が挙げられる。また、酸素を添加する際に、基板側にバイアス電圧を印加することで効果的に酸素を絶縁膜１１６に添加することができる。上記バイアス電圧としては、例えば、アッシング装置を用い、該アッシング装置の基板側に印加するバイアス電圧の電力密度を１Ｗ／ｃｍ２以上５Ｗ／ｃｍ２以下とすればよい。また、酸素を添加する際の基板温度としては、室温以上３００℃以下、好ましくは、１００℃以上２５０℃以下とすることで、絶縁膜１１６に効率よく酸素を添加することができる。
　次に、成膜した導電膜を所望の形状に加工することで、島状の導電膜１２０ａ、及び島状の導電膜１２０ｂを形成する（図１７（Ｃ）（Ｄ）参照）。
≪保護絶縁膜の形成工程≫
　次に、絶縁膜１１６、及び導電膜１２０ａ、１２０ｂ上に絶縁膜１１８を形成する（図１７（Ｅ）（Ｆ）参照）。
　絶縁膜１１８は、水素及び窒素のいずれか一方または双方を有する。絶縁膜１１８としては、例えば、窒化シリコン膜を用いると好適である。また、絶縁膜１１８としては、例えば、スパッタリング法またはＰＥＣＶＤ法を用いて形成することができる。例えば、絶縁膜１１８をＰＥＣＶＤ法で成膜する場合、基板温度は４００℃未満、好ましくは３７５℃未満、さらに好ましくは１８０℃以上３５０℃以下である。絶縁膜１１８を成膜する場合の基板温度を、上述の範囲にすることで、緻密な膜を形成できるため好ましい。また、絶縁膜１１８を成膜する場合の基板温度を、上述の範囲にすることで、絶縁膜１１４、１１６中の酸素または過剰酸素を、酸化物半導体膜１０８に移動させることが可能となる。
　また、絶縁膜１１８形成後に、先に記載の第１の加熱処理または第２の加熱処理と同等の加熱処理（以下、第３の加熱処理とする）を行ってもよい。このように、絶縁膜１１８の成膜の際に、絶縁膜１１６に酸素を添加した後に、４００℃未満、好ましくは３７５℃未満、さらに好ましくは１８０℃以上３５０℃以下の温度で、加熱処理を行うことで、絶縁膜１１６中の酸素または過剰酸素を酸化物半導体膜１０８（特に酸化物半導体膜１０８ｂ）中に移動させ、酸化物半導体膜１０８中の酸素欠損を補填することができる。
　また、絶縁膜１０７の下方には、絶縁膜１０６が設けられており、絶縁膜１１４、１１６の上方には、絶縁膜１１８が設けられている。絶縁膜１０６、１１８を酸素透過性が低い材料、例えば、窒化シリコン等により形成することで、絶縁膜１０７、１１４、１１６中に含まれる酸素を酸化物半導体膜１０８側に閉じ込めることができるため、好適に酸化物半導体膜１０８に酸素を移動させることが可能となる。
　また、絶縁膜１１８は、を水素及び窒素のいずれか一方または双方を有する。そのため、絶縁膜１１８を形成することで、絶縁膜１１８に接する導電膜１２０ａ、１２０ｂは、水素及び窒素のいずれか一方または双方が添加されることで、キャリア密度が高くなり、酸化物導電膜として機能することができる。
　また、絶縁膜１１８としてＰＥＣＶＤ法により窒化シリコン膜を形成する場合、シリコンを含む堆積性気体、窒素、及びアンモニアを原料ガスとして用いることが好ましい。窒素と比較して少量のアンモニアを用いることで、プラズマ中でアンモニアが解離し、活性種が発生する、該活性種が、シリコンを含む堆積性気体に含まれるシリコン及び水素の結合、及び窒素の三重結合を切断する。この結果、シリコン及び窒素の結合が促進され、シリコン及び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成することができる。一方、窒素に対するアンモニアの量が多いと、シリコンを含む堆積性気体及び窒素の分解が進まず、シリコン及び水素結合が残存してしまい、欠陥が増大した、且つ粗な窒化シリコン膜が形成されてしまう。これらのため、原料ガスにおいて、アンモニアに対する窒素の流量比を５倍以上５０倍以下、１０倍以上５０倍以下とすることが好ましい。
　本実施の形態においては、絶縁膜１１８として、ＰＥＣＶＤ装置を用いて、シラン、窒素、及びアンモニアを原料ガスして用いて、厚さ１００ｎｍの窒化シリコン膜を形成する。流量は、シランが５０ｓｃｃｍ、窒素が５０００ｓｃｃｍであり、アンモニアが１００ｓｃｃｍである。処理室の圧力を１００Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨｚの高周波電源を用いて１０００Ｗの高周波電力を平行平板電極に供給する。ＰＥＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のＰＥＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると１．７×１０−１Ｗ／ｃｍ２である。
　以上の工程で図９（Ａ）（Ｂ）に示すトランジスタ１００Ｊを作製することができる。
　また、トランジスタ１００Ｊの全ての作製工程において、基板温度を４００℃未満、好ましくは３７５℃未満、さらに好ましくは１８０℃以上３５０℃以下とすることで、大面積の基板を用いても基板の変形（歪みまたは反り）を極めて少なくすることができるため好適である。なお、トランジスタ１００Ｊの作製工程において、基板温度が高くなる工程としては、代表的には、絶縁膜１０６、１０７の成膜時の基板温度（４００℃未満、好ましくは２５０℃以上３５０℃以下）、酸化物半導体膜１０８の成膜時の基板温度（室温以上３４０℃未満、好ましくは１００℃以上２００℃以下、さらに好ましくは１００℃以上１５０℃未満）、絶縁膜１１６、１１８の成膜時の基板温度（４００℃未満、好ましくは３７５℃未満、さらに好ましくは１８０℃以上３５０℃以下）、酸素を添加後の第１の加熱処理または第２の加熱処理（４００℃未満、好ましくは３７５℃未満、さらに好ましくは１８０℃以上３５０℃以下）などが挙げられる。
＜１−７．トランジスタの作製方法２＞
　次に、本発明の一態様の半導体装置であるトランジスタ１００Ｍの作製方法について、図１８乃至図２０を用いて説明する。なお、図１８乃至図２０は、半導体装置の作製方法を説明する断面図であり、図１８（Ａ）（Ｃ）（Ｅ）、図１９（Ａ）（Ｃ）、図２０（Ａ）は、Ｘ１−Ｘ２に示すチャネル長方向であり、図１８（Ｂ）（Ｄ）（Ｆ）、図１９（Ｂ）（Ｄ）、図２０（Ｂ）は、Ｙ１−Ｙ２に示すチャネル幅方向の断面図である。
　導電膜１０４、絶縁膜１０６、１０７、酸化物半導体膜１０８、導電膜１１２＿１、導電膜１１２ａ＿２（領域１１２ａ＿２ａ、１１２ａ＿２ｂ）、導電膜１１２ｂ＿２（領域１１２ｂ＿２ａ、１１２ｂ＿２ｂ）、導電膜１１２ａ＿３、及び導電膜１１２ｂ＿３の形成方法としては、先のトランジスタ１００Ｊの形成方法と同じであるため、図１４及び図１５を参酌すればよい。
　なお、本実施の形態では、導電膜１１２に用いる導電膜１１２＿１として厚さ５０ｎｍのタングステン膜と、導電膜１１２＿２として厚さ２００ｎｍの銅膜と、導電膜１１２＿３として厚さ５０ｎｍのチタン膜とを、順に積層した積層膜を用いる。
　次に、導電膜１１２ａ＿２、１１２ｂ＿２、１１２＿３をマスクとして、導電膜１１２＿１を加工することで、それぞれ互いに分離された島状の導電膜１１２ａ＿１、１１２ｂ＿１を形成する。この工程を行うことで、導電膜１１２ａ＿１、導電膜１１２ａ＿２（領域１１２ａ＿２ａ、１１２ａ＿２ｂ）、及び導電膜１１２ａ＿３を有する導電膜１１２ａと、導電膜１１２ｂ＿１、導電膜１１２ｂ＿２（領域１１２ｂ＿２ａ、１１２ｂ＿２ｂ）、及び導電膜１１２ｂ＿３を有する導電膜１１２ｂと、が形成される（図１８（Ａ）（Ｂ）参照）。
　導電膜１１２ａ、１１２ｂの形成方法としては、トランジスタ１００Ｊと同様の方法を用いることができる。
　次に、酸化物半導体膜１０８、及び導電膜１１２ａ、１１２ｂ上に絶縁膜１１４、１１６、及び絶縁膜１１８を形成する（図１８（Ｃ）（Ｄ）（Ｅ）（Ｆ）参照）。絶縁膜１１４、１１６、１１８の形成方法としては、トランジスタ１００Ｊと同様の方法を用いることができる。
　また、絶縁膜１１８形成後に、先に記載の第１の加熱処理または第２の加熱処理と同等の加熱処理（以下、第３の加熱処理とする）を行ってもよい。このように、絶縁膜１１８の成膜の際に、絶縁膜１１６に酸素を添加した後に、４００℃未満、好ましくは３７５℃未満、さらに好ましくは１８０℃以上３５０℃以下の温度で、加熱処理を行うことで、絶縁膜１１６中の酸素または過剰酸素を酸化物半導体膜１０８（特に酸化物半導体膜１０８ｂ）中に移動させ、酸化物半導体膜１０８中の酸素欠損を補填することができる。
　ここで、酸化物半導体膜１０８中に移動する酸素について、図２０を用いて説明を行う。図２０は、絶縁膜１１８成膜時の基板温度（代表的には３７５℃未満）、または絶縁膜１１８の形成後の第２の加熱処理（代表的には３７５℃未満）によって、酸化物半導体膜１０８中に移動する酸素を表すモデル図である。なお、図２０中において、酸化物半導体膜１０８中に示す酸素（酸素ラジカル、酸素原子、または酸素分子）を破線の矢印で表している。
　図２０に示す酸化物半導体膜１０８は、酸化物半導体膜１０８に近接する絶縁膜（ここでは、絶縁膜１０７、及び絶縁膜１１４）から酸素が移動することで、酸素欠損が補填される。特に、本発明の一態様の半導体装置において、酸化物半導体膜１０８ｂのスパッタリング成膜時に、酸素ガスを用い、絶縁膜１０７中に酸素を添加するため、絶縁膜１０７は過剰酸素領域を有する。また、酸化物導電膜のスパッタリング成膜時に、酸素ガスを用い、絶縁膜１１６中に酸素を添加するため、絶縁膜１１６は過剰酸素領域を有する。よって、該過剰酸素領域を有する絶縁膜に挟まれた酸化物半導体膜１０８は、酸素欠損が好適に補填される。
　次に、絶縁膜１１８上にリソグラフィ工程によりマスクを形成し、絶縁膜１１４、１１６、１１８の所望の領域に開口部１５２ｃを形成する。なお、開口部１５２ｃは、導電膜１１２ｂに達するように形成される（図１９（Ａ）（Ｂ）参照）。
　次に、開口部１５２ｃを覆うように、絶縁膜１１６上に導電膜１２０ａ、１２０ｂを形成する（図１９（Ｃ）（Ｄ）参照）。導電膜１２０ａ、１２０ｂとしては、トランジスタ１００Ｊと同様の方法を用いることができる。
　以上の工程で図１０（Ｃ）に示すトランジスタ１００Ｍを作製することができる。
　以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態においては、本発明の一態様に用いることのできる、酸化物半導体の組成、及び酸化物半導体の構造等について、図２１乃至図２８を参照して説明する。
＜２−１．酸化物半導体の組成＞
　まず、酸化物半導体の組成について説明する。
　酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ここで、酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　まず、図２１（Ａ）、図２１（Ｂ）、および図２１（Ｃ）を用いて、本発明の一態様に係る酸化物半導体が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図２１には、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
　図２１（Ａ）、図２１（Ｂ）、および図２１（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
　また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
　また、二点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋γ）：２：（１−γ）の原子数比（−１≦γ≦１）となるラインを表す。また、図２１に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
図２１（Ａ）および図２１（Ｂ）では、本発明の一態様の酸化物半導体が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
　一例として、図２２に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図２２は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図２２に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
　ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図２２に示すように、インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、および酸素を有する（Ｍ，Ｚｎ）層が２となる。
　また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
　［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物半導体は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物半導体が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
　ただし、酸化物半導体中において、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が非整数である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
　例えば、酸化物半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
　また、酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
　また、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物半導体では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度が高くなるためである。
　一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近傍値である原子数比（例えば図２１（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
　従って、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図２１（Ａ）の領域Ａで示される原子数比を有することが好ましい。
　また、図２１（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物半導体は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体である。
　なお、酸化物半導体が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物半導体が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
＜２−２．酸化物半導体をトランジスタに用いる構成＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　なお、上記酸化物半導体をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
　なお、高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜２−３．酸化物半導体の積層構造＞
　続いて、該酸化物半導体を２層構造、または３層構造とした場合について述べる。酸化物半導体Ｓ１、酸化物半導体Ｓ２、および酸化物半導体Ｓ３の積層構造に接する絶縁体のバンド図と、酸化物半導体Ｓ２および酸化物半導体Ｓ３の積層構造に接する絶縁体のバンド図と、について、図２３を用いて説明する。
　図２３（Ａ）は、絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、及び絶縁体１２を有する積層構造の膜厚方向のバンド図の一例である。また、図２３（Ｂ）は、絶縁体Ｉ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、酸物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、及び絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
　酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体Ｓ２の伝導帯下端のエネルギー準位と、酸化物半導体Ｓ１、酸化物半導体Ｓ３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物半導体Ｓ１、酸化物半導体Ｓ３の電子親和力よりも、酸化物半導体Ｓ２の電子親和力が大きく、酸化物半導体Ｓ１、酸化物半導体Ｓ３の電子親和力と、酸化物半導体Ｓ２の電子親和力との差は、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
　図２３（Ａ）、および図２３（Ｂ）に示すように、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を有するためには、酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、または酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物半導体Ｓ１と酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物半導体Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物半導体の場合、酸化物半導体Ｓ１、酸化物半導体Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体、Ｇａ−Ｚｎ酸化物半導体、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物半導体Ｓ２となる。酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
　トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物半導体Ｓ１、酸化物半導体Ｓ３を設けることにより、トラップ準位を酸化物半導体Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
　酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ１との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面が、主にチャネル領域として機能する。例えば、酸化物半導体Ｓ１、酸化物半導体Ｓ３には、図２１（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物半導体を用いればよい。なお、図２１（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、またはその近傍値である原子数比を示している。
　特に、酸化物半導体Ｓ２に領域Ａで示される原子数比の酸化物半導体を用いる場合、酸化物半導体Ｓ１および酸化物半導体Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物半導体を用いることが好ましい。また、酸化物半導体Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物半導体を用いることが好適である。
＜２−４．酸化物半導体の構造＞
　以下では、酸化物半導体の構造について説明する。
　酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
　また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
　非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
　即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ　ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ　ＯＳは、物性的に非晶質酸化物半導体に近い。
≪ＣＡＡＣ−ＯＳ≫
　まずは、ＣＡＡＣ−ＯＳについて説明する。
　ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
　ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２４（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
　一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２４（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図２４（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
　次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２４（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２４（Ｅ）に示す。図２４（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２４（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２４（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
　また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
　図２５（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ　Ａｂｅｒｒａｔｉｏｎ　Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
　図２５（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの膜を被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
　また、図２５（Ｂ）および図２５（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２５（Ｄ）および図２５（Ｅ）は、それぞれ図２５（Ｂ）および図２５（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図２５（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ　Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
　図２５（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
　図２５（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ　ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ　ｃｒｙｓｔａｌ）と称することもできる。
　ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
　なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
≪ｎｃ−ＯＳ≫
　次に、ｎｃ−ＯＳについて説明する。
　ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
　また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図２６（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図２６（Ｂ）に示す。図２６（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
　また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図２６（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
　図２６（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
　このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ　Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
　ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
≪ａ−ｌｉｋｅ　ＯＳ≫
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
　図２７に、ａ−ｌｉｋｅ　ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図２７（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ　ＯＳの高分解能断面ＴＥＭ像である。図２７（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ　ＯＳの高分解能断面ＴＥＭ像である。図２７（Ａ）および図２７（Ｂ）より、ａ−ｌｉｋｅ　ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
　鬆を有するため、ａ−ｌｉｋｅ　ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ　ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
　試料として、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
　まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
　なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
　図２８は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図２８より、ａ−ｌｉｋｅ　ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図２８より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図２８より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
　このように、ａ−ｌｉｋｅ　ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
　また、鬆を有するため、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ　ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％末満である酸化物半導体は、成膜すること自体が困難である。
　例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ　ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ；Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
　なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
　以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
＜２−５．酸化物半導体のキャリア密度＞
　次に、酸化物半導体のキャリア密度について、以下に説明を行う。
　酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖｏ）、または酸化物半導体中の不純物などが挙げられる。
　酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
　ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。
　トランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
　一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。
　上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。
　実質的に真性の酸化物半導体のキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
　なお、本実施の形態に示す構成は、他の実施の形態または他の実施例に示す構成と適宜、組み合わせて用いることができる。
（実施の形態３）
　本実施の形態においては、先の実施の形態で例示したトランジスタを有する表示装置の一例について、図２９乃至図３５を用いて以下説明を行う。
　図２９は、表示装置の一例を示す上面図である。図２９に示す表示装置７００は、第１の基板７０１上に設けられた画素部７０２と、第１の基板７０１に設けられたソースドライバ回路部７０４及びゲートドライバ回路部７０６と、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を囲むように配置されるシール材７１２と、第１の基板７０１に対向するように設けられる第２の基板７０５と、を有する。なお、第１の基板７０１と第２の基板７０５は、シール材７１２によって封止されている。すなわち、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６は、第１の基板７０１とシール材７１２と第２の基板７０５によって封止されている。なお、図２９には図示しないが、第１の基板７０１と第２の基板７０５の間には表示素子が設けられる。
　また、表示装置７００は、第１の基板７０１上のシール材７１２によって囲まれている領域とは異なる領域に、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びゲートドライバ回路部７０６と、それぞれ電気的に接続されるＦＰＣ端子部７０８（ＦＰＣ：Ｆｌｅｘｉｂｌｅ　ｐｒｉｎｔｅｄ　ｃｉｒｃｕｉｔ）が設けられる。また、ＦＰＣ端子部７０８には、ＦＰＣ７１６が接続され、ＦＰＣ７１６によって画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６に各種信号等が供給される。また、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８には、信号線７１０が各々接続されている。ＦＰＣ７１６により供給される各種信号等は、信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８に与えられる。
　また、表示装置７００にゲートドライバ回路部７０６を複数設けてもよい。また、表示装置７００としては、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を画素部７０２と同じ第１の基板７０１に形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ回路部７０６のみを第１の基板７０１に形成しても良い、またはソースドライバ回路部７０４のみを第１の基板７０１に形成しても良い。この場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板７０１に形成する構成としても良い。なお、別途形成した駆動回路基板の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方法、ワイヤボンディング方法などを用いることができる。
　また、表示装置７００が有する画素部７０２、ソースドライバ回路部７０４及びゲートドライバ回路部７０６は、複数のトランジスタを有しており、本発明の一態様の半導体装置であるトランジスタを適用することができる。
　また、表示装置７００は、様々な素子を有することが出来る。該素子の一例としては、例えば、エレクトロルミネッセンス（ＥＬ）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤなど）、発光トランジスタ素子（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク素子、電気泳動素子、エレクトロウェッティング素子、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）ディスプレイ（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、デジタル・マイクロ・シャッター（ＤＭＳ）素子、インターフェロメトリック・モジュレーション（ＩＭＯＤ）素子など）、圧電セラミックディスプレイなどが挙げられる。
　また、ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ　Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ　Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク素子又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
　なお、表示装置７００における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素よって、異なる２色を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
　また、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色発光（Ｗ）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルタともいう。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、Ｗを、それぞれの発光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を用いた場合よりも、さらに消費電力を低減できる場合がある。
　また、カラー化方式としては、上述の白色発光からの発光の一部をカラーフィルタを通すことで赤色、緑色、青色に変換する方式（カラーフィルタ方式）の他、赤色、緑色、青色の発光をそれぞれ用いる方式（３色方式）、または青色発光からの発光の一部を赤色や緑色に変換する方式（色変換方式、量子ドット方式）を適用してもよい。
　本実施の形態においては、表示素子として液晶素子及びＥＬ素子を用いる構成について、図３０及び図３２を用いて説明する。なお、図３０は、図２９に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子として液晶素子を用いた構成である。また、図３２は、図２９に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子としてＥＬ素子を用いた構成である。
　まず、図３０及び図３２に示す共通部分について最初に説明し、次に異なる部分について以下説明する。
＜３−１．表示装置の共通部分に関する説明＞
　図３０及び図３２に示す表示装置７００は、引き回し配線部７１１と、画素部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。また、引き回し配線部７１１は、信号線７１０を有する。また、画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。また、ソースドライバ回路部７０４は、トランジスタ７５２を有する。
　トランジスタ７５０及びトランジスタ７５２は、先に示すトランジスタ１００と同様の構成である。なお、トランジスタ７５０及びトランジスタ７５２の構成については、先の実施の形態に示す、その他のトランジスタを用いてもよい。
　本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有する。該トランジスタは、オフ電流を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
　また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを液晶表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
　容量素子７９０は、トランジスタ７５０が有する第１のゲート電極と機能する導電膜と同一の導電膜を加工する工程を経て形成される下部電極と、トランジスタ７５０が有するソース電極及びドレイン電極として機能する導電膜と同一の導電膜を加工する工程を経て形成される上部電極と、を有する。また、下部電極と上部電極との間には、トランジスタ７５０が有する第１のゲート絶縁膜として機能する絶縁膜と同一の絶縁膜を形成する工程を経て形成される絶縁膜が設けられる。すなわち、容量素子７９０は、一対の電極間に誘電体膜として機能する絶縁膜が挟持された積層型の構造である。
　また、図３０及び図３２において、トランジスタ７５０、トランジスタ７５２、及び容量素子７９０上に平坦化絶縁膜７７０が設けられている。
　平坦化絶縁膜７７０としては、ポリイミド樹脂、アクリル樹脂、ポリイミドアミド樹脂、ベンゾシクロブテン樹脂、ポリアミド樹脂、エポキシ樹脂等の耐熱性を有する有機材料を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜７７０を形成してもよい。また、平坦化絶縁膜７７０を設けない構成としてもよい。
　また、図３０及び図３２においては、画素部７０２が有するトランジスタ７５０と、ソースドライバ回路部７０４が有するトランジスタ７５２と、を同じ構造のトランジスタを用いる構成について例示したが、これに限定されない。例えば、画素部７０２と、ソースドライバ回路部７０４とは、異なるトランジスタを用いてもよい。具体的には、画素部７０２にスタガ型のトランジスタを用い、ソースドライバ回路部７０４に実施の形態１に示す逆スタガ型のトランジスタを用いる構成、あるいは画素部７０２に実施の形態１に示す逆スタガ型のトランジスタを用い、ソースドライバ回路部７０４にスタガ型のトランジスタを用いる構成などが挙げられる。なお、上記のソースドライバ回路部７０４を、ゲートドライバ回路部と読み替えてもよい。
　また、信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程を経て形成される。信号線７１０として、例えば、銅元素を含む材料を用いた場合、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となる。
　また、ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０、及びＦＰＣ７１６を有する。なお、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程を経て形成される。また、接続電極７６０は、ＦＰＣ７１６が有する端子と異方性導電膜７８０を介して、電気的に接続される。
　また、第１の基板７０１及び第２の基板７０５としては、例えばガラス基板を用いることができる。また、第１の基板７０１及び第２の基板７０５として、可撓性を有する基板を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられる。
　また、第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構造体７７８は、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設けられる。なお、構造体７７８として、球状のスペーサを用いていても良い。
　また、第２の基板７０５側には、ブラックマトリクスとして機能する遮光膜７３８と、カラーフィルタとして機能する着色膜７３６と、遮光膜７３８及び着色膜７３６に接する絶縁膜７３４が設けられる。
＜３−２．液晶素子を用いる表示装置の構成例＞
　図３０に示す表示装置７００は、液晶素子７７５を有する。液晶素子７７５は、導電膜７７２、導電膜７７４、及び液晶層７７６を有する。導電膜７７４は、第２の基板７０５側に設けられ、対向電極としての機能を有する。図３０に示す表示装置７００は、導電膜７７２と導電膜７７４に印加される電圧によって、液晶層７７６の配向状態が変わることによって光の透過、非透過が制御され画像を表示することができる。
　また、導電膜７７２は、トランジスタ７５０が有するソース電極及びドレイン電極として機能する導電膜と電気的に接続される。導電膜７７２は、平坦化絶縁膜７７０上に形成され画素電極、すなわち表示素子の一方の電極として機能する。また、導電膜７７２は、反射電極としての機能を有する。図３０に示す表示装置７００は、外光を利用し導電膜７７２で光を反射して着色膜７３６を介して表示する、所謂反射型のカラー液晶表示装置である。
　導電膜７７２としては、可視光において透光性のある導電膜、または可視光において反射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム、または銀を含む材料を用いるとよい。本実施の形態においては、導電膜７７２として、可視光において、反射性のある導電膜を用いる。
　なお、図３０においては、導電膜７７２をトランジスタ７５０のドレイン電極として機能する導電膜に接続する構成について例示したが、これに限定されない。例えば、図３１に示すように、導電膜７７２を接続電極として機能する導電膜７７７を間に挟んでトランジスタ７５０のドレイン電極として機能する導電膜と電気的に接続させる構成としてもよい。なお、導電膜７７７としては、トランジスタ７５０の第２のゲート電極として機能する導電膜と同じ導電膜を加工する工程を経て形成されるため、製造工程を増やすことなく形成することができる。
　また、図３０に示す表示装置７００は、反射型のカラー液晶表示装置について例示したが、これに限定されない、例えば、導電膜７７２を可視光において、透光性のある導電膜を用いることで透過型のカラー液晶表示装置としてもよい。あるいは、反射型のカラー液晶表示装置と、透過型のカラー液晶表示装置と、を組み合わせた所謂半透過型のカラー液晶表示装置としてもよい。
　ここで、透過型のカラー液晶表示装置の一例を図３３に示す。図３３は、図２９に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子として液晶素子を用いた構成である。また、図３３に示す表示装置７００は、液晶素子の駆動方式として横電界方式（例えば、ＦＦＳモード）を用いる構成の一例である。図３３に示す構成の場合、画素電極として機能する導電膜７７２上に絶縁膜７７３が設けられ、絶縁膜７７３上に導電膜７７４が設けられる。この場合、導電膜７７４は、共通電極（コモン電極ともいう）としての機能を有し、絶縁膜７７３を介して、導電膜７７２と導電膜７７４との間に生じる電界によって、液晶層７７６の配向状態を制御することができる。
　また、図３０及び図３３において図示しないが、導電膜７７２または導電膜７７４のいずれか一方または双方に、液晶層７７６と接する側に、それぞれ配向膜を設ける構成としてもよい。また、図３０及び図３３において図示しないが、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設けてもよい。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
　表示素子として液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
　また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性であるため配向処理が不要である。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。また、ブルー相を示す液晶材料は、視野角依存性が小さい。
　また、表示素子として液晶素子を用いる場合、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ　Ｓｙｍｍｅｔｒｉｃ　ａｌｉｇｎｅｄ　Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モードなどを用いることができる。
　また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶモードなどを用いることができる。
＜３−３．発光素子を用いる表示装置＞
　図３２に示す表示装置７００は、発光素子７８２を有する。発光素子７８２は、導電膜７７２、ＥＬ層７８６、及び導電膜７８８を有する。図３２に示す表示装置７００は、発光素子７８２が有するＥＬ層７８６が発光することによって、画像を表示することができる。なお、ＥＬ層７８６は、有機化合物、または量子ドットなどの無機化合物を有する。
　有機化合物に用いることのできる材料としては、蛍光性材料または燐光性材料などが挙げられる。また、量子ドットに用いることのできる材料としては、コロイド状量子ドット材料、合金型量子ドット材料、コア・シェル型量子ドット材料、コア型量子ドット材料、などが挙げられる。また、１２族と１６族、１３族と１５族、または１４族と１６族の元素グループを含む材料を用いてもよい。または、カドミウム（Ｃｄ）、セレン（Ｓｅ）、亜鉛（Ｚｎ）、硫黄（Ｓ）、リン（Ｐ）、インジウム（Ｉｎ）、テルル（Ｔｅ）、鉛（Ｐｂ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）、アルミニウム（Ａｌ）、等の元素を有する量子ドット材料を用いてもよい。
　また、図３２に示す表示装置７００には、平坦化絶縁膜７７０及び導電膜７７２上に絶縁膜７３０が設けられる。絶縁膜７３０は、導電膜７７２の一部を覆う。なお、発光素子７８２はトップエミッション構造である。したがって、導電膜７８８は透光性を有し、ＥＬ層７８６が発する光を透過する。なお、本実施の形態においては、トップエミッション構造について、例示するが、これに限定されない。例えば、導電膜７７２側に光を射出するボトムエミッション構造や、導電膜７７２及び導電膜７８８の双方に光を射出するデュアルエミッション構造にも適用することができる。
　また、発光素子７８２と重なる位置に、着色膜７３６が設けられ、絶縁膜７３０と重なる位置、引き回し配線部７１１、及びソースドライバ回路部７０４に遮光膜７３８が設けられている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。また、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、図３２に示す表示装置７００においては、着色膜７３６を設ける構成について例示したが、これに限定されない。例えば、ＥＬ層７８６を塗り分けにより形成する場合においては、着色膜７３６を設けない構成としてもよい。
＜３−４．表示装置に入出力装置を設ける構成例＞
　また、図３２及び図３３に示す表示装置７００に入出力装置を設けてもよい。当該入出力装置としては、例えば、タッチパネル等が挙げられる。
　図３２及び図３３に示す表示装置７００にタッチパネル７９１を設ける構成を図３４及び図３５に示す。
　図３４は図３２に示す表示装置７００にタッチパネル７９１を設ける構成の断面図であり、図３５は図３３に示す表示装置７００にタッチパネル７９１を設ける構成の断面図である。
　まず、図３４及び図３５に示すタッチパネル７９１について、以下説明を行う。
　図３４及び図３５に示すタッチパネル７９１は、基板７０５と着色膜７３６との間に設けられる、所謂インセル型のタッチパネルである。タッチパネル７９１は、遮光膜７３８、及び着色膜７３６を形成する前に、基板７０５側に形成すればよい。
　なお、タッチパネル７９１は、遮光膜７３８と、絶縁膜７９２と、電極７９３と、電極７９４と、絶縁膜７９５と、電極７９６と、絶縁膜７９７と、を有する。例えば、指やスタイラスなどの被検知体が近接することで、電極７９３と、電極７９４との相互容量の変化を検知することができる。
　また、図３４及び図３５に示すトランジスタ７５０の上方においては、電極７９３と、電極７９４との交差部を明示している。電極７９６は、絶縁膜７９５に設けられた開口部を介して、電極７９４を挟む２つの電極７９３と電気的に接続されている。なお、図３４及び図３５においては、電極７９６が設けられる領域を画素部７０２に設ける構成を例示したが、これに限定されず、例えば、ソースドライバ回路部７０４に形成してもよい。
　電極７９３及び電極７９４は、遮光膜７３８と重なる領域に設けられる。また、図３４に示すように、電極７９３は、発光素子７８２と重ならないように設けられると好ましい。また、図３５に示すように、電極７９３は、液晶素子７７５と重ならないように設けられると好ましい。別言すると、電極７９３は、発光素子７８２及び液晶素子７７５と重なる領域に開口部を有する。すなわち、電極７９３はメッシュ形状を有する。このような構成とすることで、電極７９３は、発光素子７８２が射出する光を遮らない構成とすることができる。または、電極７９３は、液晶素子７７５を透過する光を遮らない構成とすることができる。したがって、タッチパネル７９１を配置することによる輝度の低下が極めて少ないため、視認性が高く、且つ消費電力が低減された表示装置を実現できる。なお、電極７９４も同様の構成とすればよい。
　また、電極７９３及び電極７９４が発光素子７８２と重ならないため、電極７９３及び電極７９４には、可視光の透過率が低い金属材料を用いることができる。または、電極７９３及び電極７９４が液晶素子７７５と重ならないため、電極７９３及び電極７９４には、可視光の透過率が低い金属材料を用いることができる。
　そのため、可視光の透過率が高い酸化物材料を用いた電極と比較して、電極７９３及び電極７９４の抵抗を低くすることが可能となり、タッチパネルのセンサ感度を向上させることができる。
　例えば、電極７９３、７９４、７９６には、導電性のナノワイヤを用いてもよい。当該ナノワイヤは、直径の平均値が１ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは５ｎｍ以上２５ｎｍ以下の大きさとすればよい。また、上記ナノワイヤとしては、Ａｇナノワイヤ、Ｃｕナノワイヤ、またはＡｌナノワイヤ等の金属ナノワイヤ、あるいは、カーボンナノチューブなどを用いればよい。例えば、電極７９３、７９４、７９６のいずれか一つあるいは全部にＡｇナノワイヤを用いる場合、可視光における光透過率を８９％以上、シート抵抗値を４０Ω／□以上１００Ω／□以下とすることができる。
　また、図３４及び図３５においては、インセル型のタッチパネルの構成について例示したが、これに限定されない。例えば、表示装置７００上に形成する、所謂オンセル型のタッチパネルや、表示装置７００に貼り合わせて用いる、所謂アウトセル型のタッチパネルとしてもよい。
　このように、本発明の一態様の表示装置は、様々な形態のタッチパネルと組み合わせて用いることができる。
　なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図３６を用いて説明を行う。
＜４．表示装置の回路構成＞
　図３６（Ａ）に示す表示装置は、表示素子の画素を有する領域（以下、画素部５０２という）と、画素部５０２の外側に配置され、画素を駆動するための回路を有する回路部（以下、駆動回路部５０４という）と、素子の保護機能を有する回路（以下、保護回路５０６という）と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
　駆動回路部５０４の一部、または全部は、画素部５０２と同一基板上に形成されていることが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部５０４の一部、または全部が、画素部５０２と同一基板上に形成されていない場合には、駆動回路部５０４の一部、または全部は、ＣＯＧやＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）によって、実装することができる。
　画素部５０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置された複数の表示素子を駆動するための回路（以下、画素回路５０１という）を有し、駆動回路部５０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ５０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するための回路（以下、ソースドライバ５０４ｂ）などの駆動回路を有する。
　ゲートドライバ５０４ａは、シフトレジスタ等を有する。ゲートドライバ５０４ａは、端子部５０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力する。例えば、ゲートドライバ５０４ａは、スタートパルス信号、クロック信号等が入力され、パルス信号を出力する。ゲートドライバ５０４ａは、走査信号が与えられる配線（以下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲートドライバ５０４ａを複数設け、複数のゲートドライバ５０４ａにより、走査線ＧＬ＿１乃至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ５０４ａは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ５０４ａは、別の信号を供給することも可能である。
　ソースドライバ５０４ｂは、シフトレジスタ等を有する。ソースドライバ５０４ｂは、端子部５０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元となる信号（画像信号）が入力される。ソースドライバ５０４ｂは、画像信号を元に画素回路５０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ５０４ｂは、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信号の出力を制御する機能を有する。また、ソースドライバ５０４ｂは、データ信号が与えられる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有する。または、ソースドライバ５０４ｂは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ソースドライバ５０４ｂは、別の信号を供給することも可能である。
　ソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。ソースドライバ５０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
　複数の画素回路５０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを介してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介してデータ信号が入力される。また。複数の画素回路５０１のそれぞれは、ゲートドライバ５０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列目の画素回路５０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ５０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（ｎはＹ以下の自然数）を介してソースドライバ５０４ｂからデータ信号が入力される。
　図３６（Ａ）に示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０１の間の配線である走査線ＧＬに接続される。または、保護回路５０６は、ソースドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬに接続される。または、保護回路５０６は、ゲートドライバ５０４ａと端子部５０７との間の配線に接続することができる。または、保護回路５０６は、ソースドライバ５０４ｂと端子部５０７との間の配線に接続することができる。なお、端子部５０７は、外部の回路から表示装置に電源及び制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
　保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。
　図３６（Ａ）に示すように、画素部５０２と駆動回路部５０４にそれぞれ保護回路５０６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ　Ｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ：静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。ただし、保護回路５０６の構成はこれに限定されず、例えば、ゲートドライバ５０４ａに保護回路５０６を接続した構成、またはソースドライバ５０４ｂに保護回路５０６を接続した構成とすることもできる。あるいは、端子部５０７に保護回路５０６を接続した構成とすることもできる。
　また、図３６（Ａ）においては、ゲートドライバ５０４ａとソースドライバ５０４ｂによって駆動回路部５０４を形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ５０４ａのみを形成し、別途用意されたソースドライバ回路が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実装する構成としても良い。
　また、図３６（Ａ）に示す複数の画素回路５０１は、例えば、図３６（Ｂ）に示す構成とすることができる。
　図３６（Ｂ）に示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容量素子５６０と、を有する。トランジスタ５５０に先の実施の形態に示すトランジスタを適用することができる。
　液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の電極の一方に異なる電位を与えてもよい。
　例えば、液晶素子５７０を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ　Ｓｙｍｍｅｔｒｉｃ　Ａｌｉｇｎｅｄ　Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、又はＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ　Ｂｅｎｄ　Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｃｏｎｔｒｏｌｌｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ　Ｄｉｓｐｅｒｓｅｄ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ　Ｎｅｔｗｏｒｋ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。
　ｍ行ｎ列目の画素回路５０１において、トランジスタ５５０のソース電極またはドレイン電極の一方は、データ線ＤＬ＿ｎに電気的に接続され、他方は液晶素子５７０の一対の電極の他方に電気的に接続される。また、トランジスタ５５０のゲート電極は、走査線ＧＬ＿ｍに電気的に接続される。トランジスタ５５０は、データ信号のデータの書き込みを制御する機能を有する。
　容量素子５６０の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ）に電気的に接続され、他方は、液晶素子５７０の一対の電極の他方に電気的に接続される。なお、電位供給線ＶＬの電位の値は、画素回路５０１の仕様に応じて適宜設定される。容量素子５６０は、書き込まれたデータを保持する保持容量としての機能を有する。
　例えば、図３６（Ｂ）の画素回路５０１を有する表示装置では、例えば、図３６（Ａ）に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５０をオン状態にしてデータ信号のデータを書き込む。
　データが書き込まれた画素回路５０１は、トランジスタ５５０がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
　また、図３６（Ａ）に示す複数の画素回路５０１は、例えば、図３６（Ｃ）に示す構成とすることができる。
　また、図３６（Ｃ）に示す画素回路５０１は、トランジスタ５５２、５５４と、容量素子５６２と、発光素子５７２と、を有する。トランジスタ５５２及びトランジスタ５５４のいずれか一方または双方に先の実施の形態に示すトランジスタを適用することができる。
　トランジスタ５５２のソース電極及びドレイン電極の一方は、データ信号が与えられる配線（以下、信号線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ５５２のゲート電極は、ゲート信号が与えられる配線（以下、走査線ＧＬ＿ｍという）に電気的に接続される。
　トランジスタ５５２は、データ信号のデータの書き込みを制御する機能を有する。
　容量素子５６２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ＿ａという）に電気的に接続され、他方は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
　容量素子５６２は、書き込まれたデータを保持する保持容量としての機能を有する。
　トランジスタ５５４のソース電極及びドレイン電極の一方は、電位供給線ＶＬ＿ａに電気的に接続される。さらに、トランジスタ５５４のゲート電極は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
　発光素子５７２のアノード及びカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、トランジスタ５５４のソース電極及びドレイン電極の他方に電気的に接続される。
　発光素子５７２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子５７２としては、これに限定されず、無機材料からなる無機ＥＬ素子を用いても良い。
　なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。
　図３６（Ｃ）の画素回路５０１を有する表示装置では、例えば、図３６（Ａ）に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５２をオン状態にしてデータ信号のデータを書き込む。
　データが書き込まれた画素回路５０１は、トランジスタ５５２がオフ状態になることで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
　なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、上述の実施の形態で説明したトランジスタの適用可能な回路構成の一例について、図３７乃至図４０を用いて説明する。
　なお、本実施の形態においては、先の実施の形態で説明した酸化物半導体を有するトランジスタを、ＯＳトランジスタと呼称して以下説明を行う。
＜５．インバータ回路の構成例＞
　図３７（Ａ）には、駆動回路が有するシフトレジスタやバッファ等に適用することができるインバータの回路図を示す。インバータ８００は、入力端子ＩＮの論理を反転した信号を出力端子ＯＵＴに出力する。インバータ８００は、複数のＯＳトランジスタを有する。信号ＳＢＧは、ＯＳトランジスタの電気特性を切り替えることができる信号である。
　図３７（Ｂ）は、インバータ８００の一例である。インバータ８００は、ＯＳトランジスタ８１０、およびＯＳトランジスタ８２０を有する。インバータ８００は、ｎチャネル型トランジスタのみで作製することができるため、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）でインバータ（ＣＭＯＳインバータ）を作製する場合と比較して、低コストで作製することが可能である。
　なお、ＯＳトランジスタを有するインバータ８００は、Ｓｉトランジスタで構成されるＣＭＯＳ上に配置することもできる。インバータ８００は、ＣＭＯＳの回路に重ねて配置できるため、インバータ８００を追加する分の回路面積の増加を抑えることができる。
　ＯＳトランジスタ８１０、８２０は、フロントゲートとして機能する第１ゲートと、バックゲートとして機能する第２ゲートと、ソースまたはドレインの一方として機能する第１端子と、ソースまたはドレインの他方として機能する第２端子とを有する。
　ＯＳトランジスタ８１０の第１ゲートは、ＯＳトランジスタ８１０の第２端子に接続される。ＯＳトランジスタ８１０の第２ゲートは、信号ＳＢＧを供給する配線に接続される。ＯＳトランジスタ８１０の第１端子は、電圧ＶＤＤを与える配線に接続される。ＯＳトランジスタ８１０の第２端子は、出力端子ＯＵＴに接続される。
　ＯＳトランジスタ８２０の第１ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ８２０の第２ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ８２０の第１端子は、出力端子ＯＵＴに接続される。ＯＳトランジスタ８２０の第２端子は、電圧ＶＳＳを与える配線に接続される。
　図３７（Ｃ）は、インバータ８００の動作を説明するためのタイミングチャートである。図３７（Ｃ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、信号ＳＢＧの信号波形、およびＯＳトランジスタ８１０のしきい値電圧の変化について示している。
　信号ＳＢＧをＯＳトランジスタ８１０の第２ゲートに与えることで、ＯＳトランジスタ８１０のしきい値電圧を制御することができる。
　信号ＳＢＧは、しきい値電圧をマイナスシフトさせるための電圧ＶＢＧ＿Ａ、しきい値電圧をプラスシフトさせるための電圧ＶＢＧ＿Ｂを有する。第２ゲートに電圧ＶＢＧ＿Ａを与えることで、ＯＳトランジスタ８１０はしきい値電圧ＶＴＨ＿Ａにマイナスシフトさせることができる。また、第２ゲートに電圧ＶＢＧ＿Ｂを与えることで、ＯＳトランジスタ８１０は、しきい値電圧ＶＴＨ＿Ｂにプラスシフトさせることができる。
　前述の説明を可視化するために、図３８（Ａ）には、トランジスタの電気特性の一つである、Ｉｄ−Ｖｇカーブを示す。
　上述したＯＳトランジスタ８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ａのように大きくすることで、図３８（Ａ）中の破線８４０で表される曲線にシフトさせることができる。また、上述したＯＳトランジスタ８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ｂのように小さくすることで、図３８（Ａ）中の実線８４１で表される曲線にシフトさせることができる。図３８（Ａ）に示すように、ＯＳトランジスタ８１０は、信号ＳＢＧを電圧ＶＢＧ＿Ａあるいは電圧ＶＢＧ＿Ｂというように切り替えることで、しきい値電圧をプラスシフトあるいはマイナスシフトさせることができる。
　しきい値電圧をしきい値電圧ＶＴＨ＿Ｂにプラスシフトさせることで、ＯＳトランジスタ８１０は電流が流れにくい状態とすることができる。図３８（Ｂ）には、この状態を可視化して示す。
　図３８（Ｂ）に図示するように、ＯＳトランジスタ８１０に流れる電流ＩＢを極めて小さくすることができる。そのため、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ８２０はオン状態（ＯＮ）のとき、出力端子ＯＵＴの電圧を急峻に下降させることができる。
　図３８（Ｂ）に図示したように、ＯＳトランジスタ８１０に流れる電流が流れにくい状態とすることができるため、図３７（Ｃ）に示すタイミングチャートにおける出力端子の信号波形８３１を急峻に変化させることができる。電圧ＶＤＤを与える配線と、電圧ＶＳＳを与える配線との間に流れる貫通電流を少なくすることができるため、低消費電力での動作を行うことができる。
　また、しきい値電圧をしきい値電圧ＶＴＨ＿Ａにマイナスシフトさせることで、ＯＳトランジスタ８１０は電流が流れやすい状態とすることができる。図３８（Ｃ）には、この状態を可視化して示す。図３８（Ｃ）に図示するように、このとき流れる電流ＩＡを少なくとも電流ＩＢよりも大きくすることができる。そのため、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ８２０はオフ状態（ＯＦＦ）のとき、出力端子ＯＵＴの電圧を急峻に上昇させることができる。図３８（Ｃ）に図示したように、ＯＳトランジスタ８１０に流れる電流が流れやすい状態とすることができるため、図３７（Ｃ）に示すタイミングチャートにおける出力端子の信号波形８３２を急峻に変化させることができる。
　なお、信号ＳＢＧによるＯＳトランジスタ８１０のしきい値電圧の制御は、ＯＳトランジスタ８２０の状態が切り替わる以前、すなわち時刻Ｔ１やＴ２よりも前に行うことが好ましい。例えば、図３７（Ｃ）に図示するように、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ１よりも前に、しきい値電圧ＶＴＨ＿Ａから、しきい値電圧ＶＴＨ＿ＢにＯＳトランジスタ８１０のしきい値電圧を切り替えることが好ましい。また、図３７（Ｃ）に図示するように、入力端子ＩＮに与える信号がローレベルに切り替わる時刻Ｔ２よりも前に、しきい値電圧ＶＴＨ＿Ｂからしきい値電圧ＶＴＨ＿ＡにＯＳトランジスタ８１０のしきい値電圧を切り替えることが好ましい。
　なお、図３７（Ｃ）のタイミングチャートでは、入力端子ＩＮに与える信号に応じて信号ＳＢＧを切り替える構成を示したが、別の構成としてもよい。例えば、しきい値電圧を制御するための電圧は、フローティング状態としたＯＳトランジスタ８１０の第２ゲートに保持させる構成としてもよい。当該構成を実現可能な回路構成の一例について、図３９（Ａ）に示す。
　図３９（Ａ）では、図３７（Ｂ）で示した回路構成に加えて、ＯＳトランジスタ８５０を有する。ＯＳトランジスタ８５０の第１端子は、ＯＳトランジスタ８１０の第２ゲートに接続される。またＯＳトランジスタ８５０の第２端子は、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。ＯＳトランジスタ８５０の第１ゲートは、信号ＳＦを与える配線に接続される。ＯＳトランジスタ８５０の第２ゲートは、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。
　図３９（Ａ）の動作について、図３９（Ｂ）のタイミングチャートを用いて説明する。
　ＯＳトランジスタ８１０のしきい値電圧を制御するための電圧は、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ３よりも前に、ＯＳトランジスタ８１０の第２ゲートに与える構成とする。信号ＳＦをハイレベルとしてＯＳトランジスタ８５０をオン状態とし、ノードＮＢＧにしきい値電圧を制御するための電圧ＶＢＧ＿Ｂを与える。
　ノードＮＢＧが電圧ＶＢＧ＿Ｂとなった後は、ＯＳトランジスタ８５０をオフ状態とする。ＯＳトランジスタ８５０は、オフ電流が極めて小さいため、オフ状態にし続けることで、一旦ノードＮＢＧに保持させたしきい値電圧ＶＢＧ＿Ｂを保持することができる。そのため、ＯＳトランジスタ８５０の第２ゲートに電圧ＶＢＧ＿Ｂを与える動作の回数が減るため、電圧ＶＢＧ＿Ｂの書き換えに要する分の消費電力を小さくすることができる。
　なお、図３７（Ｂ）及び図３９（Ａ）の回路構成では、ＯＳトランジスタ８１０の第２ゲートに与える電圧を外部からの制御によって与える構成について示したが、別の構成としてもよい。例えば、しきい値電圧を制御するための電圧を、入力端子ＩＮに与える信号を基に生成し、ＯＳトランジスタ８１０の第２ゲートに与える構成としてもよい。当該構成を実現可能な回路構成の一例について、図４０（Ａ）に示す。
　図４０（Ａ）では、図３７（Ｂ）で示した回路構成において、入力端子ＩＮとＯＳトランジスタ８１０の第２ゲートとの間にＣＭＯＳインバータ８６０を有する。ＣＭＯＳインバータ８６０の入力端子は、入力端子ＩＮに接続される。ＣＭＯＳインバータ８６０の出力端子は、ＯＳトランジスタ８１０の第２ゲートに接続される。
　図４０（Ａ）の動作について、図４０（Ｂ）のタイミングチャートを用いて説明する。図４０（Ｂ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、ＣＭＯＳインバータ８６０の出力波形ＩＮ＿Ｂ、及びＯＳトランジスタ８１０のしきい値電圧の変化について示している。
　入力端子ＩＮに与える信号の論理を反転した信号である出力波形ＩＮ＿Ｂは、ＯＳトランジスタ８１０のしきい値電圧を制御する信号とすることができる。したがって、図３８（Ａ）乃至図３８（Ｃ）で説明したように、ＯＳトランジスタ８１０のしきい値電圧を制御できる。例えば、図４０（Ｂ）における時刻Ｔ４となるとき、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ８２０はオン状態となる。このとき、出力波形ＩＮ＿Ｂはローレベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れにくい状態とすることができ、出力端子ＯＵＴの電圧の上昇を急峻に下降させることができる。
　また、図４０（Ｂ）における時刻Ｔ５となるとき、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ８２０はオフ状態となる。このとき、出力波形ＩＮ＿Ｂはハイレベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れやすい状態とすることができ、出力端子ＯＵＴの電圧を急峻に上昇させることができる。
　以上説明したように本実施の形態の構成では、ＯＳトランジスタを有するインバータにおける、バックゲートの電圧を入力端子ＩＮの信号の論理にしたがって切り替える。当該構成とすることで、ＯＳトランジスタのしきい値電圧を制御することができる。入力端子ＩＮに与える信号によってＯＳトランジスタのしきい値電圧を制御することで、出力端子ＯＵＴの電圧を急峻に変化させることができる。また、電源電圧を与える配線間の貫通電流を小さくすることができる。そのため、低消費電力化を図ることができる。
　なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
　本実施の形態では、上述の実施の形態で説明した酸化物半導体を有するトランジスタ（ＯＳトランジスタ）を、複数の回路に用いる半導体装置の一例について、図４１乃至図４４を用いて説明する。
＜６．半導体装置の回路構成例＞
　図４１（Ａ）は、半導体装置９００のブロック図である。半導体装置９００は、電源回路９０１、回路９０２、電圧生成回路９０３、回路９０４、電圧生成回路９０５および回路９０６を有する。
　電源回路９０１は、基準となる電圧ＶＯＲＧを生成する回路である。電圧ＶＯＲＧは、単一の電圧ではなく、複数の電圧でもよい。電圧ＶＯＲＧは、半導体装置９００の外部から与えられる電圧Ｖ０を基に生成することができる。半導体装置９００は、外部から与えられる単一の電源電圧を基に電圧ＶＯＲＧを生成できる。そのため半導体装置９００は、外部から電源電圧を複数与えることなく動作することができる。
　回路９０２、９０４および９０６は、異なる電源電圧で動作する回路である。例えば回路９０２の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳ（ＶＯＲＧ＞ＶＳＳ）とによって印加される電圧である。また、例えば回路９０４の電源電圧は、電圧ＶＰＯＧと電圧ＶＳＳ（ＶＰＯＧ＞ＶＯＲＧ）とによって印加される電圧である。また、例えば回路９０６の電源電圧は、電圧ＶＯＲＧと電圧ＶＮＥＧ（ＶＯＲＧ＞ＶＳＳ＞ＶＮＥＧ）とによって印加される電圧である。なお電圧ＶＳＳは、グラウンド（ＧＮＤ）と等電位とすれば、電源回路９０１で生成する電圧の種類を削減できる。
　電圧生成回路９０３は、電圧ＶＰＯＧを生成する回路である。電圧生成回路９０３は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＰＯＧを生成できる。そのため、回路９０４を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
　電圧生成回路９０５は、電圧ＶＮＥＧを生成する回路である。電圧生成回路９０５は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＮＥＧを生成できる。そのため、回路９０６を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
　図４１（Ｂ）は電圧ＶＰＯＧで動作する回路９０４の一例、図４１（Ｃ）は回路９０４を動作させるための信号の波形の一例である。
　図４１（Ｂ）では、トランジスタ９１１を示している。トランジスタ９１１のゲートに与える信号は、例えば、電圧ＶＰＯＧと電圧ＶＳＳを基に生成される。当該信号は、トランジスタ９１１を導通状態とする動作時に電圧ＶＰＯＧ、非導通状態とする動作時に電圧ＶＳＳとする。電圧ＶＰＯＧは、図４１（Ｃ）に図示するように、電圧ＶＯＲＧより大きい。そのため、トランジスタ９１１は、ソース（Ｓ）とドレイン（Ｄ）との間を導通状態とする動作を、より確実に行うことができる。その結果、回路９０４は、誤動作が低減された回路とすることができる。
　図４１（Ｄ）は電圧ＶＮＥＧで動作する回路９０６の一例、図４１（Ｅ）は回路９０６を動作させるための信号の波形の一例である。
　図４１（Ｄ）では、バックゲートを有するトランジスタ９１２を示している。トランジスタ９１２のゲートに与える信号は、例えば、電圧ＶＯＲＧを電圧ＶＳＳを基にして生成される。当該信号は、トランジスタ９１１を導通状態とする動作時に電圧ＶＯＲＧ、非導通状態とする動作時に電圧ＶＳＳとする。また、トランジスタ９１２のバックゲートに与える電圧は、電圧ＶＮＥＧを基に生成される。電圧ＶＮＥＧは、図４１（Ｅ）に図示するように、電圧ＶＳＳ（ＧＮＤ）より小さい。そのため、トランジスタ９１２の閾値電圧は、プラスシフトするように制御することができる。そのため、トランジスタ９１２をより確実に非導通状態とすることができ、ソース（Ｓ）とドレイン（Ｄ）との間を流れる電流を小さくできる。その結果、回路９０６は、誤動作が低減され、且つ低消費電力化が図られた回路とすることができる。
　なお、電圧ＶＮＥＧは、トランジスタ９１２のバックゲートに直接与える構成としてもよい。あるいは、電圧ＶＯＲＧと電圧ＶＮＥＧを基に、トランジスタ９１２のゲートに与える信号を生成し、当該信号をトランジスタ９１２のバックゲートに与える構成としてもよい。
　また図４２（Ａ）（Ｂ）には、図４１（Ｄ）（Ｅ）の変形例を示す。
　図４２（Ａ）に示す回路図では、電圧生成回路９０５と、回路９０６と、の間に制御回路９２１によって導通状態が制御できるトランジスタ９２２を示す。トランジスタ９２２は、ｎチャネル型のＯＳトランジスタとする。制御回路９２１が出力する制御信号ＳＢＧは、トランジスタ９２２の導通状態を制御する信号である。また回路９０６が有するトランジスタ９１２Ａ、９１２Ｂは、トランジスタ９２２と同じＯＳトランジスタである。
　図４２（Ｂ）のタイミングチャートには、制御信号ＳＢＧと、トランジスタ９１２Ａ、９１２Ｂのバックゲートの電位の状態をノードＮＢＧの電位の変化で示す。制御信号ＳＢＧがハイレベルのときにトランジスタ９２２が導通状態となり、ノードＮＢＧが電圧ＶＮＥＧとなる。その後、制御信号ＳＢＧがローレベルのときにノードＮＢＧが電気的にフローティングとなる。トランジスタ９２２は、ＯＳトランジスタであるため、オフ電流が小さい。そのため、ノードＮＢＧが電気的にフローティングであっても、一旦与えた電圧ＶＮＥＧを保持することができる。
　また、図４３（Ａ）には、上述した電圧生成回路９０３に適用可能な回路構成の一例を示す。図４３（Ａ）に示す電圧生成回路９０３は、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する５段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとによって印加される電圧とすると、クロック信号ＣＬＫによって、電圧ＶＯＲＧの５倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。
　また、図４３（Ｂ）には、上述した電圧生成回路９０５に適用可能な回路構成の一例を示す。図４３（Ｂ）に示す電圧生成回路９０５は、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する４段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとによって印加される電圧とすると、クロック信号ＣＬＫによって、グラウンド、すなわち電圧ＶＳＳから電圧ＶＯＲＧの４倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＮＥＧを得ることができる。
　なお、上述した電圧生成回路９０３の回路構成は、図４３（Ａ）で示す回路図の構成に限らない。例えば、電圧生成回路９０３の変形例を図４４（Ａ）乃至図４４（Ｃ）に示す。なお、電圧生成回路９０３の変形例は、図４４（Ａ）乃至図４４（Ｃ）に示す電圧生成回路９０３Ａ乃至９０３Ｃにおいて、各配線に与える電圧を変更すること、あるいは素子の配置を変更することで実現可能である。
　図４４（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０、キャパシタＣ１１乃至Ｃ１４、およびインバータＩＮＶ１を有する。クロック信号ＣＬＫは、トランジスタＭ１乃至Ｍ１０のゲートに直接、あるいはインバータＩＮＶ１を介して与えられる。クロック信号ＣＬＫによって、電圧ＶＯＲＧの４倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。図４４（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１１乃至Ｃ１４に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
　また、図４４（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４、キャパシタＣ１５、Ｃ１６、およびインバータＩＮＶ２を有する。クロック信号ＣＬＫは、トランジスタＭ１１乃至Ｍ１４のゲートに直接、あるいはインバータＩＮＶ２を介して与えられる。クロック信号ＣＬＫによって、電圧ＶＯＲＧの２倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。図４４（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１５、Ｃ１６に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
　また、図４４（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩｎｄ１、トランジスタＭ１５、ダイオードＤ６、およびキャパシタＣ１７を有する。トランジスタＭ１５は、制御信号ＥＮによって、導通状態が制御される。制御信号ＥＮによって、電圧ＶＯＲＧが昇圧された電圧ＶＰＯＧを得ることができる。図４４（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩｎｄ１を用いて電圧の昇圧を行うため、変換効率の高い電圧の昇圧を行うことができる。
　以上説明したように本実施の形態の構成では、半導体装置が有する回路に必要な電圧を内部で生成することができる。そのため半導体装置は、外部から与える電源電圧の数を削減できる。
　なお、本実施の形態で示す構成等は、他の実施の形態で示す構成と適宜組み合わせて用いることができる。
（実施の形態７）
　本実施の形態では、本発明の一態様の半導体装置を有する表示モジュール及び電子機器について、図４５乃至図４８を用いて説明を行う。
＜７−１．表示モジュール＞
　図４５に示す表示モジュール７０００は、上部カバー７００１と下部カバー７００２との間に、ＦＰＣ７００３に接続されたタッチパネル７００４、ＦＰＣ７００５に接続された表示パネル７００６、バックライト７００７、フレーム７００９、プリント基板７０１０、バッテリ７０１１を有する。
　本発明の一態様の半導体装置は、例えば、表示パネル７００６に用いることができる。
　上部カバー７００１及び下部カバー７００２は、タッチパネル７００４及び表示パネル７００６のサイズに合わせて、形状や寸法を適宜変更することができる。
　タッチパネル７００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル７００６に重畳して用いることができる。また、表示パネル７００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル７００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
　バックライト７００７は、光源７００８を有する。なお、図４５において、バックライト７００７上に光源７００８を配置する構成について例示したが、これに限定さない。例えば、バックライト７００７の端部に光源７００８を配置し、さらに光拡散板を用いる構成としてもよい。なお、有機ＥＬ素子等の自発光型の発光素子を用いる場合、または反射型パネル等の場合においては、バックライト７００７を設けない構成としてもよい。
　フレーム７００９は、表示パネル７００６の保護機能の他、プリント基板７０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム７００９は、放熱板としての機能を有していてもよい。
　プリント基板７０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリ７０１１による電源であってもよい。バッテリ７０１１は、商用電源を用いる場合には、省略可能である。
　また、表示モジュール７０００は、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
＜７−２．電子機器１＞
　次に、図４６（Ａ）乃至図４６（Ｅ）に電子機器の一例を示す。
　図４６（Ａ）は、ファインダー８１００を取り付けた状態のカメラ８０００の外観を示す図である。
　カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３、シャッターボタン８００４等を有する。またカメラ８０００には、着脱可能なレンズ８００６が取り付けられている。
　ここではカメラ８０００として、レンズ８００６を筐体８００１から取り外して交換することが可能な構成としたが、レンズ８００６と筐体が一体となっていてもよい。
　カメラ８０００は、シャッターボタン８００４を押すことにより、撮像することができる。また、表示部８００２はタッチパネルとしての機能を有し、表示部８００２をタッチすることにより撮像することも可能である。
　カメラ８０００の筐体８００１は、電極を有するマウントを有し、ファインダー８１００のほか、ストロボ装置等を接続することができる。
　ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する。
　筐体８１０１は、カメラ８０００のマウントと係合するマウントを有しており、ファインダー８１００をカメラ８０００に取り付けることができる。また当該マウントには電極を有し、当該電極を介してカメラ８０００から受信した映像等を表示部８１０２に表示させることができる。
　ボタン８１０３は、電源ボタンとしての機能を有する。ボタン８１０３により、表示部８１０２の表示のオン・オフを切り替えることができる。
　カメラ８０００の表示部８００２、及びファインダー８１００の表示部８１０２に、本発明の一態様の表示装置を適用することができる。
　なお、図４６（Ａ）では、カメラ８０００とファインダー８１００とを別の電子機器とし、これらを脱着可能な構成としたが、カメラ８０００の筐体８００１に、表示装置を備えるファインダーが内蔵されていてもよい。
　図４６（Ｂ）は、ヘッドマウントディスプレイ８２００の外観を示す図である。
　ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッテリ８２０６が内蔵されている。
　ケーブル８２０５は、バッテリ８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した画像データ等の映像情報を表示部８２０４に表示させることができる。また、本体８２０３に設けられたカメラで使用者の眼球やまぶたの動きを捉え、その情報をもとに使用者の視点の座標を算出することにより、使用者の視点を入力手段として用いることができる。
　また、装着部８２０１には、使用者に触れる位置に複数の電極が設けられていてもよい。本体８２０３は使用者の眼球の動きに伴って電極に流れる電流を検知することにより、使用者の視点を認識する機能を有していてもよい。また、当該電極に流れる電流を検知することにより、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能を有していてもよい。また、使用者の頭部の動きなどを検出し、表示部８２０４に表示する映像をその動きに合わせて変化させてもよい。
　表示部８２０４に、本発明の一態様の表示装置を適用することができる。
　図４６（Ｃ）（Ｄ）（Ｅ）は、ヘッドマウントディスプレイ８３００の外観を示す図である。ヘッドマウントディスプレイ８３００は、筐体８３０１と、表示部８３０２と、バンド状の固定具８３０４と、一対のレンズ８３０５と、を有する。
　使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認することができる。なお、表示部８３０２を湾曲して配置させる好適である。表示部８３０２を湾曲して配置することで、使用者が高い臨場感を感じることができる。
　なお、表示部８３０２に、本発明の一態様の表示装置を適用することができる。本発明の一態様の半導体装置を有する表示装置は、極めて精細度が高いため、図４６（Ｅ）のようにレンズ８３０５を用いて拡大したとしても、使用者に画素が視認されることなく、より現実感の高い映像を表示することができる。
＜７−３．電子機器２＞
　次に、図４６（Ａ）乃至図４６（Ｅ）に示す電子機器と、異なる電子機器の一例を図４７（Ａ）乃至図４７（Ｇ）に示す。
　図４７（Ａ）乃至図４７（Ｇ）に示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９００８、等を有する。
　図４７（Ａ）乃至図４７（Ｇ）に示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信または受信を行う機能、記録媒体に記録されているプログラムまたはデータを読み出して表示部に表示する機能、等を有することができる。なお、図４７（Ａ）乃至図４７（Ｇ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。また、図４７（Ａ）乃至図４７（Ｇ）には図示していないが、電子機器には、複数の表示部を有する構成としてもよい。また、該電子機器にカメラ等を設け、静止画を撮影する機能、動画を撮影する機能、撮影した画像を記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
　図４７（Ａ）乃至図４７（Ｇ）に示す電子機器の詳細について、以下説明を行う。
　図４７（Ａ）は、テレビジョン装置９１００を示す斜視図である。テレビジョン装置９１００は、表示部９００１を大画面、例えば、５０インチ以上、または１００インチ以上の表示部９００１を組み込むことが可能である。
　図４７（Ｂ）は、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えば電話機、手帳又は情報閲覧装置等から選ばれた一つ又は複数の機能を有する。具体的には、スマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字や画像情報をその複数の面に表示することができる。例えば、３つの操作ボタン９０５０（操作アイコンまたは単にアイコンともいう）を表示部９００１の一の面に表示することができる。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することができる。なお、情報９０５１の一例としては、電子メールやＳＮＳ（ソーシャル・ネットワーキング・サービス）や電話などの着信を知らせる表示、電子メールやＳＮＳなどの題名、電子メールやＳＮＳなどの送信者名、日時、時刻、バッテリの残量、アンテナ受信の強度などがある。または、情報９０５１が表示されている位置に、情報９０５１の代わりに、操作ボタン９０５０などを表示してもよい。
　図４７（Ｃ）は、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば、携帯情報端末９１０２の使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、その表示（ここでは情報９０５３）を確認することができる。具体的には、着信した電話の発信者の電話番号又は氏名等を、携帯情報端末９１０２の上方から観察できる位置に表示する。使用者は、携帯情報端末９１０２をポケットから取り出すことなく、表示を確認し、電話を受けるか否かを判断できる。
　図４７（Ｄ）は、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６を有し、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また接続端子９００６を介して充電を行うこともできる。なお、充電動作は接続端子９００６を介さずに無線給電により行ってもよい。
　図４７（Ｅ）（Ｆ）（Ｇ）は、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図４７（Ｅ）が携帯情報端末９２０１を展開した状態の斜視図であり、図４７（Ｆ）が携帯情報端末９２０１を展開した状態または折り畳んだ状態の一方から他方に変化する途中の状態の斜視図であり、図４７（Ｇ）が携帯情報端末９２０１を折り畳んだ状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では、継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。ヒンジ９０５５を介して２つの筐体９０００間を屈曲させることにより、携帯情報端末９２０１を展開した状態から折りたたんだ状態に可逆的に変形させることができる。例えば、携帯情報端末９２０１は、曲率半径１ｍｍ以上１５０ｍｍ以下で曲げることができる。
　また、図４８（Ａ）（Ｂ）は、複数の表示パネルを有する表示装置の斜視図である。なお、図４８（Ａ）は、複数の表示パネルが巻き取られた形態の斜視図であり、図４８（Ｂ）は、複数の表示パネルが展開された状態の斜視図である。
　図４８（Ａ）（Ｂ）に示す表示装置９５００は、複数の表示パネル９５０１と、軸部９５１１と、軸受部９５１２と、を有する。また、複数の表示パネル９５０１は、表示領域９５０２と、透光性を有する領域９５０３と、を有する。
　また、複数の表示パネル９５０１は、可撓性を有する。また、隣接する２つの表示パネル９５０１は、それらの一部が互いに重なるように設けられる。例えば、隣接する２つの表示パネル９５０１の透光性を有する領域９５０３を重ね合わせることができる。複数の表示パネル９５０１を用いることで、大画面の表示装置とすることができる。また、使用状況に応じて、表示パネル９５０１を巻き取ることが可能であるため、汎用性に優れた表示装置とすることができる。
　また、図４８（Ａ）（Ｂ）においては、表示領域９５０２が隣接する表示パネル９５０１で離間する状態を図示しているが、これに限定されず、例えば、隣接する表示パネル９５０１の表示領域９５０２を隙間なく重ねあわせることで、連続した表示領域９５０２としてもよい。
　本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。ただし、本発明の一態様の半導体装置は、表示部を有さない電子機器にも適用することができる。
　なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態８）
　本実施の形態では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）、およびそれを含むＣＰＵについて図４９乃至図５１を用いて説明する。本実施の形態で説明するＣＰＵは、例えば、先の実施の形態で説明する電子機器に用いる事が出来る。
＜８−１．記憶装置＞
　電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図４９に示す。なお、図４９（Ｂ）は図４９（Ａ）を回路図で表した図である。
　図４９（Ａ）及び（Ｂ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。
　第１の半導体材料と第２の半導体材料は異なるエネルギーギャップを持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
　トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
　図４９（Ｂ）において、第１の配線３１０１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３１０２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３１０３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３１０４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およびトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３１０５は容量素子３４００の電極の他方と電気的に接続されている。
　図４９（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
　情報の書き込みおよび保持について説明する。まず、第４の配線３１０４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３１０３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるとする。その後、第４の配線３１０４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲートに与えられた電荷が保持される（保持）。
　トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲートの電荷は長時間にわたって保持される。
　次に情報の読み出しについて説明する。第１の配線３１０１に所定の電位（定電位）を与えた状態で、第５の配線３１０５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲートに保持された電荷量に応じて、第２の配線３１０２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３１０５の電位をいう。したがって、第５の配線３１０５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲートに与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３１０５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３１０５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３１０２の電位を判別することで、保持されている情報を読み出すことができる。
　図４９（Ｃ）に示す半導体装置は、トランジスタ３２００を設けていない点で図４９（Ａ）と相違している。この場合も上記と同様の動作により情報の書き込みおよび保持動作が可能である。
　次に、図４９（Ｃ）に示す半導体装置の情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮遊状態である第３の配線３１０３と容量素子３４００とが導通し、第３の配線３１０３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３１０３の電位が変化する。第３の配線３１０３の電位の変化量は、容量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。
　例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３１０３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３１０３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３１０３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
　そして、第３の配線３１０３の電位を所定の電位と比較することで、情報を読み出すことができる。
　この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトランジスタを駆動回路上に積層して設ける構成とすればよい。
　本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
　また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、本実施の形態に示す半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
　なお、上記の記憶装置は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）の他に、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ　Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
＜８−２．ＣＰＵ＞
　以下で、上記の記憶装置を含むＣＰＵについて説明する。
　図５０は、上記の記憶装置を含むＣＰＵの一例の構成を示すブロック図である。
　図５０に示すＣＰＵは、基板２１９０上に、ＡＬＵ２１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ、演算回路）、ＡＬＵコントローラ２１９２、インストラクションデコーダ２１９３、インタラプトコントローラ２１９４、タイミングコントローラ２１９５、レジスタ２１９６、レジスタコントローラ２１９７、バスインターフェース２１９８（Ｂｕｓ　Ｉ／Ｆ）、書き換え可能なＲＯＭ２１９９、及びＲＯＭインターフェース２１８９（ＲＯＭ　Ｉ／Ｆ）を有している。基板２１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ２１９９及びＲＯＭインターフェース２１８９は、別チップに設けてもよい。もちろん、図５０に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図５０に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
　バスインターフェース２１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ２１９３に入力され、デコードされた後、ＡＬＵコントローラ２１９２、インタラプトコントローラ２１９４、レジスタコントローラ２１９７、タイミングコントローラ２１９５に入力される。
　ＡＬＵコントローラ２１９２、インタラプトコントローラ２１９４、レジスタコントローラ２１９７、タイミングコントローラ２１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ２１９２は、ＡＬＵ２１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ２１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ２１９７は、レジスタ２１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ２１９６の読み出しや書き込みを行なう。
　また、タイミングコントローラ２１９５は、ＡＬＵ２１９１、ＡＬＵコントローラ２１９２、インストラクションデコーダ２１９３、インタラプトコントローラ２１９４、及びレジスタコントローラ２１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ２１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
　図５０に示すＣＰＵでは、レジスタ２１９６に、記憶装置が設けられている。
　図５０に示すＣＰＵにおいて、レジスタコントローラ２１９７は、ＡＬＵ２１９１からの指示に従い、レジスタ２１９６における保持動作の選択を行う。すなわち、レジスタ２１９６が有する記憶装置において、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ２１９６内の記憶装置への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ２１９６内の記憶装置への電源電圧の供給を停止することができる。
　図５１は、レジスタ２１９６として用いることのできる記憶素子の回路図の一例である。記憶素子２２００は、電源遮断で記憶データが揮発する回路２２０１と、電源遮断で記憶データが揮発しない回路２２０２と、スイッチ２２０３と、スイッチ２２０４と、論理素子２２０６と、容量素子２２０７と、選択機能を有する回路２２２０と、を有する。回路２２０２は、容量素子２２０８と、トランジスタ２２０９と、トランジスタ２２１０と、を有する。なお、記憶素子２２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
　ここで、回路２２０２には、上述した記憶装置を用いることができる。記憶素子２２００への電源電圧の供給が停止した際、回路２２０２のトランジスタ２２０９のゲートには接地電位（０Ｖ）、またはトランジスタ２２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ２２０９のゲートが抵抗等の負荷を介して接地される構成とする。
　スイッチ２２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ２２１３を用いて構成され、スイッチ２２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ２２１４を用いて構成した例を示す。ここで、スイッチ２２０３の第１の端子はトランジスタ２２１３のソースとドレインの一方に対応し、スイッチ２２０３の第２の端子はトランジスタ２２１３のソースとドレインの他方に対応し、スイッチ２２０３はトランジスタ２２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ２２１３のオン状態またはオフ状態）が選択される。スイッチ２２０４の第１の端子はトランジスタ２２１４のソースとドレインの一方に対応し、スイッチ２２０４の第２の端子はトランジスタ２２１４のソースとドレインの他方に対応し、スイッチ２２０４はトランジスタ２２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ２２１４のオン状態またはオフ状態）が選択される。
　トランジスタ２２０９のソースとドレインの一方は、容量素子２２０８の一対の電極のうちの一方、及びトランジスタ２２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ２２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ２２０３の第１の端子（トランジスタ２２１３のソースとドレインの一方）と電気的に接続される。スイッチ２２０３の第２の端子（トランジスタ２２１３のソースとドレインの他方）はスイッチ２２０４の第１の端子（トランジスタ２２１４のソースとドレインの一方）と電気的に接続される。スイッチ２２０４の第２の端子（トランジスタ２２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ２２０３の第２の端子（トランジスタ２２１３のソースとドレインの他方）と、スイッチ２２０４の第１の端子（トランジスタ２２１４のソースとドレインの一方）と、論理素子２２０６の入力端子と、容量素子２２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子２２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子２２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子２２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子２２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
　なお、容量素子２２０７及び容量素子２２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ２２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ２２０３及びスイッチ２２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
　トランジスタ２２０９のソースとドレインの他方には、回路２２０１に保持されたデータに対応する信号が入力される。図５１では、回路２２０１から出力された信号が、トランジスタ２２０９のソースとドレインの他方に入力される例を示した。スイッチ２２０３の第２の端子（トランジスタ２２１３のソースとドレインの他方）から出力される信号は、論理素子２２０６によってその論理値が反転された反転信号となり、回路２２２０を介して回路２２０１に入力される。
　なお、図５１では、スイッチ２２０３の第２の端子（トランジスタ２２１３のソースとドレインの他方）から出力される信号は、論理素子２２０６及び回路２２２０を介して回路２２０１に入力する例を示したがこれに限定されない。スイッチ２２０３の第２の端子（トランジスタ２２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路２２０１に入力されてもよい。例えば、回路２２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ２２０３の第２の端子（トランジスタ２２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
　また、図５１において、記憶素子２２００に用いられるトランジスタのうち、トランジスタ２２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板２１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子２２００に用いられるトランジスタ全てを、チャネルが酸化物半導体膜で形成されるトランジスタとすることもできる。または、記憶素子２２００は、トランジスタ２２０９以外にも、チャネルが酸化物半導体膜で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板２１９０にチャネルが形成されるトランジスタとすることもできる。
　図５１における回路２２０１には、例えばフリップフロップを用いることができる。また、論理素子２２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
　本実施の形態に示す半導体装置では、記憶素子２２００に電源電圧が供給されない間は、回路２２０１に記憶されていたデータを、回路２２０２に設けられた容量素子２２０８によって保持することができる。
　また、酸化物半導体膜にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体膜にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、酸化物半導体膜にチャネルが形成されるトランジスタをトランジスタ２２０９として用いることによって、記憶素子２２００に電源電圧が供給されない間も容量素子２２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子２２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
　また、スイッチ２２０３及びスイッチ２２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路２２０１が元のデータを保持しなおすまでの時間を短くすることができる。
　また、回路２２０２において、容量素子２２０８によって保持された信号はトランジスタ２２１０のゲートに入力される。そのため、記憶素子２２００への電源電圧の供給が再開された後、容量素子２２０８によって保持された信号を、トランジスタ２２１０の状態（オン状態、またはオフ状態）に変換して、回路２２０２から読み出すことができる。それ故、容量素子２２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
　このような記憶素子２２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
　なお、本実施の形態では、記憶素子２２００をＣＰＵに用いる例として説明したが、記憶素子２２００は、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ　Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態９）
　本実施の形態では、本発明の一態様の半導体装置を用いることができる撮像装置について図５２及び図５３を用いて説明する。
　図５２（Ａ）乃至図５２（Ｃ）に、撮像装置の回路構成例を示す。
＜９．撮像装置＞
　図５２（Ａ）に示す回路を有する撮像装置６１０は、光電変換素子６０１、トランジスタ６０２、トランジスタ６０４、および容量素子６０６を有する。トランジスタ６０２のソースまたはドレインの一方は光電変換素子６０１と電気的に接続される。トランジスタ６０２のソースまたはドレインの他方はノード６０７（電荷蓄積部）を介してトランジスタ６０４のゲートと電気的に接続されている。
　トランジスタ６０２として、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、オフ電流を極めて小さくすることができるため、容量素子６０６を小さくすることができる。または、図５２（Ｂ）に示すように、容量素子６０６を省略することができる。また、トランジスタ６０２としてＯＳトランジスタを用いると、ノード６０７の電位が変動しにくい。よって、ノイズの影響を受けにくい撮像装置を実現することができる。
トランジスタ６０２として、例えば先の実施の形態に例示したトランジスタなどを用いることができる。なお、トランジスタ６０４にＯＳトランジスタを用いてもよい。
　光電変換素子６０１には、シリコン基板においてｐｎ型やｐｉｎ型の接合が形成されたダイオード素子を用いることができる。または非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型のダイオード素子などを用いてもよい。または、ダイオード接続のトランジスタを用いてもよい。また、光電効果を利用した可変抵抗などをシリコン、ゲルマニウム、セレンなど用いて形成してもよい。
　また、光電変換素子として、放射線を吸収して電荷を発生させることが可能な材料を用いて形成してもよい。放射線を吸収して電荷を発生させることが可能な材料としては、ヨウ化鉛、ヨウ化水銀、ガリウムヒ素、ＣｄＴｅ、ＣｄＺｎなどがある。
　図５２（Ｃ）に示す回路を有する撮像装置６１０は、光電変換素子６０１としてフォトダイオードを用いる場合を示している。図５２（Ｃ）に示す撮像装置６１０は、光電変換素子６０１、トランジスタ６０２、トランジスタ６０３、トランジスタ６０４、トランジスタ６０５、および容量素子６０６を有する。トランジスタ６０２のソースまたはドレインの一方は光電変換素子６０１のカソードと電気的に接続され、他方はノード６０７と電気的に接続されている。光電変換素子６０１のアノードは、配線６１１と電気的に接続されている。トランジスタ６０３のソースまたはドレインの一方はノード６０７と電気的に接続され、他方は配線６０８と電気的に接続されている。トランジスタ６０４のゲートはノード６０７と電気的に接続され、ソースまたはドレインの一方は配線６０９と電気的に接続され、他方はトランジスタ６０５のソースまたはドレインの一方と電気的に接続されている。トランジスタ６０５のソースまたはドレインの他方は配線６０８と電気的に接続されている。容量素子６０６の一方の電極はノード６０７と電気的に接続され、他方の電極は配線６１１と電気的に接続される。
　トランジスタ６０２は転送トランジスタとして機能できる。トランジスタ６０２のゲートには、転送信号ＴＸが供給される。トランジスタ６０３はリセットトランジスタとして機能できる。トランジスタ６０３のゲートには、リセット信号ＲＳＴが供給される。トランジスタ６０４は増幅トランジスタとして機能できる。トランジスタ６０５は選択トランジスタとして機能できる。トランジスタ６０５のゲートには、選択信号ＳＥＬが供給される。また、配線６０８にＶＤＤが供給され、配線６１１にはＶＳＳが供給される。
　次に、図５２（Ｃ）に示す回路を有する撮像装置６１０の動作について説明する。まず、トランジスタ６０３をオン状態にして、ノード６０７にＶＤＤを供給する（リセット動作）。その後、トランジスタ６０３をオフ状態にすると、ノード６０７にＶＤＤが保持される。次に、トランジスタ６０２をオン状態とすると、光電変換素子６０１の受光量に応じて、ノード６０７の電位が変化する（蓄積動作）。その後、トランジスタ６０２をオフ状態にすると、ノード６０７の電位が保持される。次に、トランジスタ６０５をオン状態とすると、ノード６０７の電位に応じた電位が配線６０９から出力される（選択動作）。配線６０９の電位を検出することで、光電変換素子６０１の受光量を知ることができる。
　トランジスタ６０２およびトランジスタ６０３には、ＯＳトランジスタを用いることが好ましい。前述した通り、ＯＳトランジスタはオフ電流を極めて小さくすることができるため、容量素子６０６を小さくすることができる。または、容量素子６０６を省略することができる。また、トランジスタ６０２およびトランジスタ６０３としてＯＳトランジスタを用いると、ノード６０７の電位が変動しにくい。よって、ノイズの影響を受けにくい撮像装置を実現することができる。
　図５２（Ａ）乃至図５２（Ｃ）に示したいずれかの回路を有する撮像装置６１０をマトリクス状に配置することで、解像度の高い撮像装置が実現できる。
　例えば、撮像装置６１０を１９２０×１０８０のマトリクス状に配置すると、いわゆるフルハイビジョン（「２Ｋ解像度」、「２Ｋ１Ｋ」、「２Ｋ」などとも言われる。）の解像度で撮像可能な撮像装置を実現することができる。また、例えば、撮像装置６１０を４０９６×２１６０のマトリクス状に配置すると、いわゆるウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」などとも言われる。）の解像度で撮像可能な撮像装置を実現することができる。また、例えば、撮像装置６１０を８１９２×４３２０のマトリクス状に配置すると、いわゆるスーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」などとも言われる。）の解像度で撮像可能な撮像装置を実現することができる。表示素子を増やすことで、１６Ｋや３２Ｋの解像度で撮像可能な撮像装置を実現することも可能である。
　上述したトランジスタを用いた撮像装置６１０の構造例を図５３（Ａ）（Ｂ）に示す。図５３（Ａ）（Ｂ）は撮像装置６１０の断面図である。
　図５３（Ａ）に示す撮像装置６１０は、基板６４１としてｎ型半導体を用いている。また、基板６４１中に光電変換素子６０１のｐ型半導体１２２１が設けられている。また、基板６４１の一部が、光電変換素子６０１のｎ型半導体１２２３として機能する。
　また、トランジスタ６０４は基板６４１上に設けられている。トランジスタ６０４はｎチャネル型のトランジスタとして機能できる。また、基板６４１の一部にｐ型半導体のウェル１２２０が設けられている。ウェル１２２０はｐ型半導体１２２１の形成と同様の方法で設けることができる。また、ウェル１２２０とｐ型半導体１２２１は同時に形成することができる。
　図５３（Ｂ）に示す撮像装置６１０は、基板６４１上にトランジスタ６０４とトランジスタ６０５が設けられている。トランジスタ６０４はｎチャネル型のトランジスタとして機能できる。トランジスタ６０５はｐチャネル型のトランジスタとして機能できる。
　また、図５３（Ｂ）に示す撮像装置６１０は、基板６４１上に光電変換素子６０１が設けられている。
　図５３（Ｂ）に示す光電変換素子６０１は、金属材料などで形成された電極６８６と透光性導電層６８２との間に光電変換層６８１を有する。図５３（Ｂ）では、セレン系材料を光電変換層６８１に用いた形態を示している。セレン系材料を用いた光電変換素子６０１は、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ現象により入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層６８１を薄くしやすい利点を有する。
　セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後、熱処理することで得ることができる。なお、結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。
　なお、光電変換層６８１は単層として図示しているが、セレン系材料の受光面側に正孔注入阻止層として酸化ガリウムまたは酸化セリウムなどを設け、電極６８６側に電子注入阻止層として酸化ニッケルまたは硫化アンチモンなどを設ける構成とすることもできる。
　また、光電変換層６８１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよい。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であってもよい。ＣＩＳおよびＣＩＧＳでは、セレンの単層と同様にアバランシェ現象が利用できる光電変換素子を形成することができる。
　また、ＣＩＳおよびＣＩＧＳはｐ型半導体であり、接合を形成するためにｎ型半導体の硫化カドミウムや硫化亜鉛等を接して設けてもよい。
　アバランシェ現象を発生させるためには、光電変換素子に比較的高い電圧（例えば、１０Ｖ以上）を印加することが好ましい。ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有するため、光電変換素子に比較的高い電圧を印加することが容易である。したがって、ドレイン耐圧の高いＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、高感度、かつ信頼性の高い撮像装置とすることができる。
　透光性導電層６８２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン等を用いることができる。また、透光性導電層６８２は単層に限らず、異なる膜の積層であっても良い。
　また、光電変換素子６０１には、非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型のダイオード素子などを用いてもよい。当該フォトダイオードは、ｎ型の半導体層、ｉ型の半導体層、およびｐ型の半導体層が順に積層された構成を有している。ｉ型の半導体層には非晶質シリコンを用いることが好ましい。また、ｐ型の半導体層およびｎ型の半導体層には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
　なお、ｐｎ型やｐｉｎ型のダイオード素子は、ｐ型の半導体層が受光面となるように設けることが好ましい。ｐ型の半導体層を受光面とすることで、光電変換素子６０１の出力電流を高めることができる。
　上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子６０１は、成膜工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製するこができる。
　本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
　本実施例においては、本発明の一態様の半導体装置に用いることができる導電膜を有する試料を作製し、当該試料の断面形状を走査透過型電子顕微鏡（Ｓｃａｎｎｉｎｇ　Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ：ＳＴＥＭ）により観察を行った。また、当該試料のＸＰＳ（Ｘ線光電子分光法）分析を行った。
＜試料の作製＞
　試料Ａ１としては、７２０ｍｍ×６００ｍｍサイズのガラス基板上に、厚さが３５ｎｍの窒化タンタルと、厚さが２００ｎｍの銅とを、スパッタリング装置を用いて順に成膜した。
　試料Ａ２としては、７２０ｍｍ×６００ｍｍサイズのガラス基板上に、厚さが３５ｎｍの窒化タンタルと、厚さが２００ｎｍの銅とを、スパッタリング装置を用いて順に成膜した。次に、銅表面のシリサイド化を行った。シリサイド化処理の条件としては、まず銅表面に形成される酸化膜を除去するため、ＰＥＣＶＤ装置を用いてアンモニアガスを含む雰囲気にてプラズマを放電させた。続いて、シランガスをＰＥＣＶＤ装置内に導入し、シランガスを銅表面に曝すことで、銅シリサイドを形成させた。なお、銅表面の酸化膜を除去する際の基板温度としては３５０℃とした。また、銅シリサイドを形成する際の基板温度としては、２２０℃とし、流量３００ｓｃｃｍのシランガスと、流量５００ｓｃｃｍの窒素ガスとを用いた。
＜断面観察＞
　上記作製した試料Ａ１及び試料Ａ２を、ＳＴＥＭにより断面形状の観察を行った。図５４（Ａ）は、試料Ａ１の断面ＳＴＥＭ写真であり、図５４（Ｂ）は、試料Ａ２の断面ＳＴＥＭ写真である。
　図５４（Ａ）（Ｂ）の断面ＳＴＥＭ写真により、試料Ａ２においては膜の最表面に銅と異なる膜（銅シリサイド層）が形成されていることを確認した。
＜ＸＰＳ分析＞
　次に、試料Ａ２の表面のＸＰＳ分析を行った。表１に、ＸＰＳで求めた組成を示す。なお、表面のＸＰＳにおける検出深さは、５ｎｍ程度である。
Figure JPOXMLDOC01-appb-T000001
　試料Ａ２の表面では、銅とシリコンとが検出され、銅に対するシリコンの比（Ｓｉ／Ｃｕ）は０．４７であった。
　次に、試料Ａ２の深さ方向のＸＰＳ分析を行った結果を図５５に示す。図５５は、試料Ａ２の膜表面からガラス基板までの深さ方向の銅（Ｃｕ）、シリコン（Ｓｉ）、タンタル（Ｔａ）、酸素（Ｏ）、及び窒素（Ｎ）のプロファイルを示している。
　図５５に示すように、膜の表面付近において、銅（Ｃｕ）とシリコン（Ｓｉ）とが検出された。
　次に、試料Ａ２の深さ方向のＸＰＳ分析で求められたＣｕ２ｐ３／２のスペクトル、及びＳｉ２ｐのスペクトルを図５６（Ａ）（Ｂ）にそれぞれ示す。なお、横軸は、束縛エネルギー（Ｂｉｎｄｉｎｇ　Ｅｎｅｒｇｙ）を表す。
　図５６（Ａ）において、９３１ｅＶ以上９３４ｅＶ以下の範囲のピークは、Ｃｕ−Ｓｉ基に帰属される。また、図５６（Ｂ）において、９８ｅＶ以上１００ｅＶ以下の範囲のピークは、金属−Ｓｉ基に帰属される。
　以上より、試料Ａ２において、膜の表面にＣｕとＳｉとの結合を有する銅シリサイド（銅ケイ化物）が形成されていることを確認した。
　以上、本実施例に示す構成は、他の実施の形態、または実施例と適宜組み合わせて用いることができる。
　本実施例においては、本発明の一態様のトランジスタを作製し、電気特性の評価を行った。
　電気特性を評価するトランジスタとして、図１０（Ａ）（Ｂ）で示すトランジスタ１００Ｌに相当する試料Ｂ１及びＢ２を作製した。なお、試料Ｂ１が本発明の一態様のトランジスタであり、試料Ｂ２が比較用のトランジスタである。
　トランジスタ１００Ｌは、基板１０２上のゲート電極として機能する導電膜１０４と、基板１０２及び導電膜１０４上の第１のゲート絶縁膜として機能する絶縁膜１０６、１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８に電気的に接続されるソース電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続されるドレイン電極として機能する導電膜１１２ｂと、酸化物半導体膜１０８及び導電膜１１２ａ、１１２ｂ上の第２のゲート絶縁膜として機能する絶縁膜１１４、１１６と、絶縁膜１１６上の保護絶縁膜として機能する絶縁膜１１８と、絶縁膜１１８上の第２のゲート電極として機能する１２０ｂと、を有する。また、酸化物半導体膜１０８は、酸化物半導体膜１０８ｂ、１０８ｃを有する。
　また、導電膜１１２ａは、導電膜１１２ａ＿１、導電膜１１２ａ＿２、及び１１２ａ＿３を有し、導電膜１１２ｂは、導電膜１１２ｂ＿１、１１２ｂ＿２、及び１１２ｂ＿３を有する。また、導電膜１１２ａ＿２は、端部で絶縁膜１１４と接する領域１１２ａ＿２ｂを有し、導電膜１１２ｂ＿２は、端部で絶縁膜１１４と接する領域１１２ｂ＿２ｂを有する。
＜トランジスタの作製方法＞
　次に、試料Ｂ１及び試料Ｂ２に相当するトランジスタの作製方法について説明する。なお、トランジスタの作製方法は、実施の形態１を参酌すればよい。
≪試料Ｂ１の作製≫
　基板１０２上に導電膜１０４を形成した。基板１０２としては、ガラス基板を用いた。また、導電膜１０４としては、厚さが１０ｎｍのチタン膜と、厚さが１００ｎｍの銅膜と、厚さが５０ｎｍの窒化タンタル膜とを、スパッタリング装置を用いて順に形成した。
　次に、基板１０２及び導電膜１０４上に、絶縁膜１０６、１０７を形成した。絶縁膜１０６としては、厚さが４００ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。また、絶縁膜１０７としては、厚さが１５ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。
　次に、絶縁膜１０７上に酸化物半導体膜１０８を形成した。
　酸化物半導体膜１０８として、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯともいう）を用いた。酸化物半導体膜１０８が有する酸化物半導体膜１０８ｂとしては、厚さが１０ｎｍのＩＧＺＯ膜を、スパッタリング装置を用いて形成した。なお、ＩＧＺＯ膜の成膜条件としては、基板温度を１７０℃とし、アルゴンガスと酸素ガスとの流量比における酸素ガスの比率が３０％になるようチャンバー内に導入し、圧力を０．２Ｐａとし、金属酸化物スパッタリングターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に１５００ＷのＡＣ電力を投入して成膜した。続いて、酸化物半導体膜１０８ｃとしては、厚さが２０ｎｍのＩＧＺＯ膜を、スパッタリング装置を用いて形成した。なお、ＩＧＺＯ膜の成膜条件としては、基板温度を１７０℃とし、アルゴンガスと酸素ガスとの流量比における酸素ガスの比率が５０％になるようチャンバー内に導入し、圧力を０．２Ｐａとし、金属酸化物スパッタリングターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］）に５００ＷのＡＣ電力を投入して成膜した。また、酸化物半導体膜１０８の形成後、３５０℃で１時間の熱処理を行った。
　次に、絶縁膜１０７、酸化物半導体膜１０８上に後に導電膜１１２ａ、１１２ｂとなる導電膜を形成した。該導電膜としては、厚さが５０ｎｍのタングステン膜と、厚さが２００ｎｍの銅膜と、厚さが５ｎｍのタングステン膜を、スパッタリング装置を用いて真空中で連続して形成した。次に、該導電膜上にレジストマスクを形成し、厚さが５ｎｍのタングステン膜と、厚さが２００ｎｍの銅膜との所望の領域をエッチングした。レジストマスクの除去後、露出した銅表面のシリサイド処理を行った。シリサイド化処理の条件としては、まず銅表面に形成される酸化膜を除去するため、ＰＥＣＶＤ装置を用いてアンモニアガスを含む雰囲気にてプラズマを放電させた。続いて、シランガスをＰＥＣＶＤ装置内に導入し、シランガスを銅表面に曝すことで、銅シリサイドを形成させた。なお、銅表面の酸化膜を除去する際の基板温度としては３５０℃とした。また、銅シリサイドを形成する際の基板温度としては、２２０℃とし、流量３００ｓｃｃｍのシランガスと、流量５００ｓｃｃｍの窒素ガスとを用いた。ま次に、シリサイド処理を行った導電膜上にレジストマスクを形成し、厚さが５０ｎｍのタングステン膜の所望の領域をエッチングすることで、導電膜１１２ａ、１１２ｂを形成した。なお、導電膜１１２ａ、１１２ｂの形成後レジストマスクを除去した。
　次に、絶縁膜１０７、酸化物半導体膜１０８、及び導電膜１１２ａ、１１２ｂ上から、リン酸水溶液（リン酸の濃度が８５％の水溶液を、さらに純水で１００倍に希釈した水溶液）を塗布し、導電膜１１２ａ、１１２ｂから露出した酸化物半導体膜１０８の表面の一部を除去した。
　次に、絶縁膜１０７、酸化物半導体膜１０８、及び導電膜１１２ａ、１１２ｂ上に絶縁膜１１４及び絶縁膜１１６を形成した。絶縁膜１１４としては、厚さが４０ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。また、絶縁膜１１６としては、厚さが４００ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。なお、絶縁膜１１４及び絶縁膜１１６としては、ＰＥＣＶＤ装置により真空中で連続して形成した。
　絶縁膜１１４の成膜条件としては、基板温度を２２０℃とし、流量５０ｓｃｃｍのシランガスと、流量２０００ｓｃｃｍの一酸化二窒素ガスをチャンバー内に導入し、圧力を２０Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に１００ＷのＲＦ電力を供給して成膜した。また、絶縁膜１１６の成膜条件としては、基板温度を２２０℃とし、流量１６０ｓｃｃｍのシランガスと、流量４０００ｓｃｃｍの一酸化二窒素ガスをチャンバー内に導入し、圧力を２００Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に１５００ＷのＲＦ電力を供給して成膜した。
　次に、窒素を含む雰囲気下で３００℃、１時間の熱処理を行った。
　次に、絶縁膜１１６上に絶縁膜１１８を形成した。絶縁膜１１８としては、厚さが１００ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。絶縁膜１１８の成膜条件としては、基板温度を２２０℃とし、流量５０ｓｃｃｍのシランガスと、流量５０００ｓｃｃｍの窒素ガスと、流量１００ｓｃｃｍのアンモニアガスをチャンバー内に導入し、圧力を１００Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に１０００ＷのＲＦ電力を供給して成膜した。
　次に、絶縁膜１１８上に導電膜として、厚さが１００ｎｍのＩＴＳＯ膜を、スパッタリング装置を用いて形成した。該ＩＴＳＯ膜の成膜条件としては、基板温度を室温とし、流量７２ｓｃｃｍのアルゴンガスと、流量５ｓｃｃｍの酸素ガスをチャンバー内に導入し、圧力を０．１５Ｐａとした。なお、ＩＴＳＯ膜に用いた金属酸化物ターゲットの組成は、Ｉｎ２Ｏ３：ＳｎＯ２：ＳｉＯ２＝８５：１０：５［重量％］とした。
　以上の工程で試料Ｂ１に相当するトランジスタを作製した。
≪試料Ｂ２の作製≫
　基板１０２上に導電膜１０４を形成した。基板１０２としては、ガラス基板を用いた。また、導電膜１０４としては、厚さが１００ｎｍのタングステン膜を、スパッタリング装置を用いて形成した。
　次に、基板１０２及び導電膜１０４上に、絶縁膜１０６、１０７を形成した。絶縁膜１０６としては、厚さが４００ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。また、絶縁膜１０７としては、厚さが５０ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。
　次に、絶縁膜１０７上に酸化物半導体膜１０８を形成した。
　酸化物半導体膜１０８が有する酸化物半導体膜１０８ｂとしては、厚さが２０ｎｍのＩＧＺＯ膜を、スパッタリング装置を用いて形成した。なお、ＩＧＺＯ膜の成膜条件としては、基板温度を１７０℃とし、アルゴンガスと酸素ガスとの流量比における酸素ガスの比率が３０％になるようチャンバー内に導入し、圧力を０．２Ｐａとし、金属酸化物スパッタリングターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に１５００ＷのＡＣ電力を投入して成膜した。続いて、酸化物半導体膜１０８ｃとしては、厚さが３０ｎｍのＩＧＺＯ膜を、スパッタリング装置を用いて形成した。なお、ＩＧＺＯ膜の成膜条件としては、基板温度を１７０℃とし、アルゴンガスと酸素ガスとの流量比における酸素ガスの比率か５０％になるようチャンバー内に導入し、圧力を０．２Ｐａとし、金属酸化物スパッタリングターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］）に５００ＷのＡＣ電力を投入して成膜した。また、酸化物半導体膜１０８の形成後、３５０℃で１時間の熱処理を行った。
　次に、絶縁膜１０７、酸化物半導体膜１０８上に導電膜を形成し、該導電膜上にレジストマスクを形成し、所望の領域をエッチングすることで、導電膜１１２ａ、１１２ｂを形成した。導電膜１１２ａ、１１２ｂとしては、厚さ５０ｎｍのタングステン膜と、厚さ２００ｎｍの銅膜とを、スパッタリング装置を用いて真空中で連続して形成した。なお、導電膜１１２ａ、１１２ｂの形成後レジストマスクを除去した。
　次に、絶縁膜１０７、酸化物半導体膜１０８、及び導電膜１１２ａ、１１２ｂ上に絶縁膜１１４及び絶縁膜１１６を形成した。絶縁膜１１４としては、厚さが４０ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。また、絶縁膜１１６としては、厚さが４００ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。なお、絶縁膜１１４及び絶縁膜１１６としては、ＰＥＣＶＤ装置により真空中で連続して形成した。
　絶縁膜１１４の成膜条件としては、基板温度を２２０℃とし、流量５０ｓｃｃｍのシランガスと、流量２０００ｓｃｃｍの一酸化二窒素ガスをチャンバー内に導入し、圧力を２０Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に１００ＷのＲＦ電力を供給して成膜した、また、絶縁膜１１６の成膜条件としては、基板温度を２２０℃とし、流量１６０ｓｃｃｍのシランガスと、流量４０００ｓｃｃｍの一酸化二窒素ガスをチャンバー内に導入し、圧力を２００Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に１５００ＷのＲＦ電力を供給して成膜した。
　次に、窒素を含む雰囲気下で３００℃、１時間の熱処理を行った。
　次に、絶縁膜１１６上に絶縁膜１１８を形成した。絶縁膜１１８としては、厚さが１００ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。絶縁膜１１８の成膜条件としては、基板温度を２２０℃とし、流量５０ｓｃｃｍのシランガスと、流量５０００ｓｃｃｍの窒素ガスと、流量１００ｓｃｃｍのアンモニアガスをチャンバー内に導入し、圧力を１００Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に１０００ＷのＲＦ電力を供給して成膜した。
　次に、絶縁膜１１８上に導電膜として、厚さが１００ｎｍのＩＴＳＯ膜を、スパッタリング装置を用いて形成した。該ＩＴＳＯ膜の成膜条件としては、基板温度を室温とし、流量７２ｓｃｃｍのアルゴンガスと、流量５ｓｃｃｍの酸素ガスをチャンバー内に導入し、圧力を０．１５Ｐａとした。なお、ＩＴＳＯ膜に用いた金属酸化物ターゲットの組成は、Ｉｎ２Ｏ３：ＳｎＯ２：ＳｉＯ２＝８５：１０：５［重量％］とした。
　以上の工程で試料Ｂ２に相当するトランジスタを作製した。
　なお、当該トランジスタのサイズとしてはそれぞれ、チャネル長が２μｍ且つチャネル幅が５０μｍ、チャネル長が３μｍ且つチャネル幅が５０μｍ、及びチャネル長が６μｍ且つチャネル幅が５０μｍ、という３種類のサイズを有するトランジスタを作製した。以下では、チャネル長が２μｍの試料Ｂ１を試料Ｂ１−１と、チャネル長が３μｍの試料Ｂ１を試料Ｂ１−２と、チャネル長６μｍの試料Ｂ１を試料Ｂ１−３と呼称する。試料Ｂ２についても同様である。
＜トランジスタの電気特性評価＞
　上記作製した試料Ｂ１及び試料Ｂ２に相当するトランジスタの電気特性の評価を行った。トランジスタの電気特性としては、ドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性、およびＩｄ−Ｖｇ特性における電界効果移動度（μＦＥ）とした。試料Ｂ１及び試料Ｂ２のトランジスタの電気特性を図５７及び図５８に示す。また、図５７（Ａ）及び図５８（Ａ）はチャネル長が２μｍ且つチャネル幅が５０μｍのトランジスタ特性を、図５７（Ｂ）及び図５８（Ｂ）はチャネル長が３μｍ且つチャネル幅が５０μｍのトランジスタ特性を、図５７（Ｃ）乃至図５８（Ｃ）はチャネル長が６μｍ且つチャネル幅が５０μｍのトランジスタ特性を、それぞれ示す。
　また、図５７及び図５８において、ソース電極とドレイン電極間の電圧（Ｖｄ）を０．１Ｖ及び２０Ｖとし、−１５Ｖから２０Ｖまで０．２５Ｖ間隔でＶｇを印加した結果を示している。また、図５７及び図５８において、第１縦軸がドレイン電流（Ｉｄ）を、第２縦軸がＶｄ＝２０Ｖにおける電界効果移動度（μＦＥ）を、横軸がゲート電圧（Ｖｇ）を、それぞれ表している。また、１０個のトランジスタのデータを各々重ねて示している。いずれのトランジスタについても、バラツキが少なくノーマリーオフ特性を示すトランジスタ特性が得られている。
　また、図５７及び図５８に示すように、試料Ｂ２は、Ｖｄが０．１ＶとＶｄが２０Ｖでしきい値電圧が異なる結果となった。また、試料Ｂ２より試料Ｂ１の方がトランジスタの電界効果移動度（μＦＥ）が高い結果となった。このことから、ソース電極及びドレイン電極に銅を有するトランジスタにおいて、ソース電極及びドレイン電極の端部にシリサイド処理を行うことで、優れた電気特性を有するトランジスタを提供できることが示された。
　以上、本実施例に示す構成は、他の実施の形態、または実施例と適宜組み合わせて用いることができる。
　本実施例においては、本発明の一態様の半導体装置に用いることができる導電膜を有する試料を作製し、当該試料の断面形状を走査透過型電子顕微鏡（Ｓｃａｎｎｉｎｇ　Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ：ＳＴＥＭ）により観察を行った。また、当該試料のＸＰＳ（Ｘ線光電子分光法）分析を行った。
＜試料の作製＞
　試料Ｃ１としては、７２０ｍｍ×６００ｍｍサイズのガラス基板上に、厚さが１００ｎｍの酸化窒化シリコン（ＳｉＯＮ）膜を、ＰＥＣＶＤ装置を用いて成膜した。次に、酸化窒化シリコン膜上に導電膜を形成し、該導電膜上にレジストマスクを形成し、所望の領域をエッチングした。該導電膜としては、厚さ５ｎｍのタングステン（Ｗ）膜と、厚さ２００ｎｍの銅（Ｃｕ）膜と、厚さ５ｎｍのタングステン（Ｗ）膜とを、スパッタリング装置を用いて真空中で連続して形成した。なお、該導電膜の形成後レジストマスクを除去した。
　試料Ｃ２としては、７２０ｍｍ×６００ｍｍサイズのガラス基板上に、厚さが１００ｎｍの酸化窒化シリコン（ＳｉＯＮ）膜を、ＰＥＣＶＤ装置を用いて成膜した。次に、酸化窒化シリコン膜上に酸化物半導体膜として厚さが５０ｎｍのＩＧＺＯ膜を、スパッタリング装置を用いて形成した。次に、酸化物半導体膜上に導電膜を形成し、該導電膜上にレジストマスクを形成し、所望の領域をエッチングした。該導電膜としては、厚さが５ｎｍのタングステン膜と、厚さが２００ｎｍの銅膜と、厚さが５ｎｍのタングステン膜を、スパッタリング装置を用いて真空中で連続して形成した。なお、該導電膜の形成後レジストマスクを除去した。次に、銅表面のシリサイド化を行った。シリサイド化処理の条件としては、まず銅表面に形成される酸化膜を除去するため、ＰＥＣＶＤ装置を用いてアンモニアガスを含む雰囲気にてプラズマを放電させた。続いて、シランガスをＰＥＣＶＤ装置内に導入し、シランガスを銅表面に曝すことで、銅シリサイドを形成させた。なお、銅表面の酸化膜を除去する際の基板温度としては３５０℃とした。また、銅シリサイドを形成する際の基板温度としては、３５０℃とし、流量１０ｓｃｃｍのシランガスと、流量１０００ｓｃｃｍの窒素ガスとを用いた。
＜断面観察及びＥＤＸ分析結果＞
　上記作製した試料Ｃ１及び試料Ｃ２を、ＳＴＥＭにより断面形状の観察を行った。図５９（Ａ）は、試料Ｃ１の断面ＳＴＥＭ写真であり、図５９（Ｂ）は、試料Ｃ２の断面ＳＴＥＭ写真である。
　図５９（Ｂ）の断面ＳＴＥＭ写真により、試料Ｃ２においては導電膜の端部に銅と異なる層（銅シリサイド層）が形成されていることを確認した。
　また、試料Ｃ２の導電膜端部のＥＤＸ（Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　Ｓｐｅｃｔｏｒｏｓｃｏｐｙ、エネルギー分散型Ｘ線分析法）を用いて元素分析を行った。ＥＤＸ分析結果を図６０に示す。
　図６０に示すように、試料Ｃ２の導電膜端部からは、銅（Ｃｕ）とシリコン（Ｓｉ）とが検出された。すなわち、試料Ｃ２において、導電膜端部にＣｕとＳｉとを有する銅シリサイドが形成されていることを確認した。
　以上、本実施例に示す構成は、他の実施の形態、または実施例と適宜組み合わせて用いることができる。
Ｉ１　　絶縁体
Ｉ２　　絶縁体
Ｓ１　　酸化物半導体
Ｓ２　　酸化物半導体
Ｓ３　　酸化物半導体
１００　　トランジスタ
１００Ａ　　トランジスタ
１００Ｂ　　トランジスタ
１００Ｃ　　トランジスタ
１００Ｄ　　トランジスタ
１００Ｅ　　トランジスタ
１００Ｆ　　トランジスタ
１００Ｇ　　トランジスタ
１００Ｈ　　トランジスタ
１００Ｊ　　トランジスタ
１００Ｋ　　トランジスタ
１００Ｌ　　トランジスタ
１００Ｍ　　トランジスタ
１００Ｎ　　トランジスタ
１００Ｐ　　トランジスタ
１００Ｑ　　トランジスタ
１０２　　基板
１０４　　導電膜
１０６　　絶縁膜
１０７　　絶縁膜
１０８　　酸化物半導体膜
１０８ａ　　酸化物半導体膜
１０８ｂ　　酸化物半導体膜
１０８ｃ　　酸化物半導体膜
１１２　　導電膜
１１２＿１　　導電膜
１１２＿２　　導電膜
１１２＿３　　導電膜
１１２ａ　　導電膜
１１２ａ＿１　　導電膜
１１２ａ＿２　　導電膜
１１２ａ＿２ａ　　領域
１１２ａ＿２ｂ　　領域
１１２ａ＿３　　導電膜
１１２ｂ　　導電膜
１１２ｂ＿１　　導電膜
１１２ｂ＿２　　導電膜
１１２ｂ＿２ａ　　領域
１１２ｂ＿２ｂ　　領域
１１２ｂ＿３　　導電膜
１１２ｃ　　導電膜
１１２ｃ＿１　　導電膜
１１２ｃ＿２　　導電膜
１１２ｃ＿２ａ　　領域
１１２ｃ＿２ｂ　　領域
１１２ｃ＿３　　導電膜
１１４　　絶縁膜
１１６　　絶縁膜
１１８　　絶縁膜
１２０ａ　　導電膜
１２０ｂ　　導電膜
１４１ａ　　マスク
１４１ｂ　　マスク
１４２ａ　　マスク
１４２ｂ　　マスク
１５１　　開口部
１５１ａ　　開口部
１５１ｂ　　開口部
１５２ａ　　開口部
１５２ｂ　　開口部
１５２ｃ　　開口部
１５２ｄ　　開口部
１９１　　ターゲット
１９２　　プラズマ
１９３　　ターゲット
１９４　　プラズマ
１９５　　プラズマ
５０１　　画素回路
５０２　　画素部
５０４　　駆動回路部
５０４ａ　　ゲートドライバ
５０４ｂ　　ソースドライバ
５０６　　保護回路
５０７　　端子部
５５０　　トランジスタ
５５２　　トランジスタ
５５４　　トランジスタ
５６０　　容量素子
５６２　　容量素子
５７０　　液晶素子
５７２　　発光素子
６０１　　光電変換素子
６０２　　トランジスタ
６０３　　トランジスタ
６０４　　トランジスタ
６０５　　トランジスタ
６０６　　容量素子
６０７　　ノード
６０８　　配線
６０９　　配線
６１０　　撮像装置
６１１　　配線
６４１　　基板
６８１　　光電変換層
６８２　　透光性導電層
６８６　　電極
７００　　表示装置
７０１　　基板
７０２　　画素部
７０４　　ソースドライバ回路部
７０５　　基板
７０６　　ゲートドライバ回路部
７０８　　ＦＰＣ端子部
７１０　　信号線
７１１　　配線部
７１２　　シール材
７１６　　ＦＰＣ
７３０　　絶縁膜
７３２　　封止膜
７３４　　絶縁膜
７３６　　着色膜
７３８　　遮光膜
７５０　　トランジスタ
７５２　　トランジスタ
７６０　　接続電極
７７０　　平坦化絶縁膜
７７２　　導電膜
７７３　　絶縁膜
７７４　　導電膜
７７５　　液晶素子
７７６　　液晶層
７７７　　導電膜
７７８　　構造体
７８０　　異方性導電膜
７８２　　発光素子
７８６　　ＥＬ層
７８８　　導電膜
７９０　　容量素子
７９１　　タッチパネル
７９２　　絶縁膜
７９３　　電極
７９４　　電極
７９５　　絶縁膜
７９６　　電極
７９７　　絶縁膜
８００　　インバータ
８１０　　ＯＳトランジスタ
８２０　　ＯＳトランジスタ
８３１　　信号波形
８３２　　信号波形
８４０　　破線
８４１　　実線
８５０　　ＯＳトランジスタ
８６０　　ＣＭＯＳインバータ
９００　　半導体装置
９０１　　電源回路
９０２　　回路
９０３　　電圧生成回路
９０３Ａ　　電圧生成回路
９０３Ｂ　　電圧生成回路
９０３Ｃ　　電圧生成回路
９０４　　回路
９０５　　電圧生成回路
９０６　　回路
９１１　　トランジスタ
９１２　　トランジスタ
９１２Ａ　　トランジスタ
９１２Ｂ　　トランジスタ
９２１　　制御回路
９２２　　トランジスタ
１２２０　　ウェル
１２２１　　ｐ型半導体
１２２３　　ｎ型半導体
２１８９　　ＲＯＭインターフェース
２１９０　　基板
２１９１　　ＡＬＵ
２１９２　　ＡＬＵコントローラ
２１９３　　インストラクションデコーダ
２１９４　　インタラプトコントローラ
２１９５　　タイミングコントローラ
２１９６　　レジスタ
２１９７　　レジスタコントローラ
２１９８　　バスインターフェース
２１９９　　ＲＯＭ
２２００　　記憶素子
２２０１　　回路
２２０２　　回路
２２０３　　スイッチ
２２０４　　スイッチ
２２０６　　論理素子
２２０７　　容量素子
２２０８　　容量素子
２２０９　　トランジスタ
２２１０　　トランジスタ
２２１３　　トランジスタ
２２１４　　トランジスタ
２２２０　　回路
３１０１　　配線
３１０２　　配線
３１０３　　配線
３１０４　　配線
３１０５　　配線
３２００　　トランジスタ
３３００　　トランジスタ
３４００　　容量素子
７０００　　表示モジュール
７００１　　上部カバー
７００２　　下部カバー
７００３　　ＦＰＣ
７００４　　タッチパネル
７００５　　ＦＰＣ
７００６　　表示パネル
７００７　　バックライト
７００８　　光源
７００９　　フレーム
７０１０　　プリント基板
７０１１　　バッテリ
８０００　　カメラ
８００１　　筐体
８００２　　表示部
８００３　　操作ボタン
８００４　　シャッターボタン
８００６　　レンズ
８１００　　ファインダー
８１０１　　筐体
８１０２　　表示部
８１０３　　ボタン
８２００　　ヘッドマウントディスプレイ
８２０１　　装着部
８２０２　　レンズ
８２０３　　本体
８２０４　　表示部
８２０５　　ケーブル
８２０６　　バッテリ
８３００　　ヘッドマウントディスプレイ
８３０１　　筐体
８３０２　　表示部
８３０４　　固定具
８３０５　　レンズ
９０００　　筐体
９００１　　表示部
９００３　　スピーカ
９００５　　操作キー
９００６　　接続端子
９００７　　センサ
９００８　　マイクロフォン
９０５０　　操作ボタン
９０５１　　情報
９０５２　　情報
９０５３　　情報
９０５４　　情報
９０５５　　ヒンジ
９１００　　テレビジョン装置
９１０１　　携帯情報端末
９１０２　　携帯情報端末
９２００　　携帯情報端末
９２０１　　携帯情報端末
９５００　　表示装置
９５０１　　表示パネル
９５０２　　表示領域
９５０３　　領域
９５１１　　軸部
９５１２　　軸受部

Claims (13)

  1. 　トランジスタを有する半導体装置であって、
    　前記トランジスタは、
    　ゲート電極と、
    　前記ゲート電極上の第１の絶縁膜と、
    　前記第１の絶縁膜を間に挟んで前記ゲート電極と重なる領域を有する酸化物半導体膜と、
    　前記酸化物半導体膜と電気的に接続されるソース電極と、
    　前記酸化物半導体膜と電気的に接続されるドレイン電極と、
    　前記酸化物半導体膜上、前記ソース電極上、及び前記ドレイン電極上の第２の絶縁膜と、を有し、
    　前記ソース電極及び前記ドレイン電極は、それぞれ銅を有し、
    　前記ソース電極の端部及び前記ドレイン電極の端部は、それぞれ銅とシリコンとを含む領域を有する、
    　ことを特徴とする半導体装置。
  2. 　トランジスタを有する半導体装置であって、
    　前記トランジスタは、
    　ゲート電極と、
    　前記ゲート電極上の第１の絶縁膜と、
    　前記第１の絶縁膜を間に挟んで前記ゲート電極と重なる領域を有する酸化物半導体膜と、
    　前記酸化物半導体膜と電気的に接続されるソース電極と、
    　前記酸化物半導体膜と電気的に接続されるドレイン電極と、
    　前記酸化物半導体膜上、前記ソース電極上、及び前記ドレイン電極上の第２の絶縁膜と、を有し、
    　前記ソース電極及び前記ドレイン電極は、それぞれ銅を有し、
    　前記ソース電極の端部及び前記ドレイン電極の端部は、それぞれ銅とシリコンとを含む化合物を有する領域を有する、
    　ことを特徴とする半導体装置。
  3. 　請求項１または請求項２において、
    　前記ソース電極の端部及び前記ドレイン電極の端部は、それぞれ前記第２の絶縁膜と接する領域を有する、
    　ことを特徴とする半導体装置。
  4. 　トランジスタを有する半導体装置であって、
    　前記トランジスタは、
    　ゲート電極と、
    　前記ゲート電極上の第１の絶縁膜と、
    　前記第１の絶縁膜を間に挟んで前記ゲート電極と重なる領域を有する酸化物半導体膜と、
    　前記酸化物半導体膜と電気的に接続されるソース電極と、
    　前記酸化物半導体膜と電気的に接続されるドレイン電極と、
    　前記酸化物半導体膜上、前記ソース電極上、及び前記ドレイン電極上の第２の絶縁膜と、を有し、
    　前記ソース電極及び前記ドレイン電極は、それぞれ第１の導電膜と、前記第１の導電膜上に接する第２の導電膜と、前記第２の導電膜上に接する第３の導電膜と、を有し、
    　前記第２の導電膜は、銅を有し、
    　前記第１の導電膜及び前記第３の導電膜は、銅の拡散を抑制する材料を有し、
    　前記第２の導電膜の端部は、銅とシリコンとを含む領域を有する、
    　ことを特徴とする半導体装置。
  5. 　トランジスタを有する半導体装置であって、
    　前記トランジスタは、
    　ゲート電極と、
    　前記ゲート電極上の第１の絶縁膜と、
    　前記第１の絶縁膜を間に挟んで前記ゲート電極と重なる領域を有する酸化物半導体膜と、
    　前記酸化物半導体膜と電気的に接続されるソース電極と、
    　前記酸化物半導体膜と電気的に接続されるドレイン電極と、
    　前記酸化物半導体膜上、前記ソース電極上、及び前記ドレイン電極上の第２の絶縁膜と、を有し、
    　前記ソース電極及び前記ドレイン電極は、それぞれ第１の導電膜と、前記第１の導電膜上に接する第２の導電膜と、前記第２の導電膜上に接する第３の導電膜と、を有し、
    　前記第２の導電膜は、銅を有し、
    　前記第１の導電膜及び前記第３の導電膜は、銅の拡散を抑制する材料を有し、
    　前記第２の導電膜の端部は、銅とシリコンとを含む化合物を有する領域を有する、
    　ことを特徴とする半導体装置。
  6. 　請求項４または請求項５において、
    　前記第２の導電膜の端部は、前記第２の絶縁膜と接する領域を有する、
    　ことを特徴とする半導体装置。
  7. 　請求項４または請求項５において、
    　前記第１の導電膜及び前記第３の導電膜は、チタン、タングステン、タンタル、及びモリブデンの少なくとも一を有する、
    　ことを特徴とする半導体装置。
  8. 　請求項４または請求項５において、
    　前記第１の導電膜及び前記第３の導電膜は、酸化物を有し、
    　前記酸化物は、ＩｎまたはＺｎのうち少なくとも一を有する、
    　ことを特徴とする半導体装置。
  9. 　請求項１、請求項２、請求項４、または請求項５において、
    　前記酸化物半導体膜は、Ｉｎと、Ｚｎと、Ｍ（Ｍは、Ａｌ、Ｇａ、Ｙ、またはＳｎを表す）と、を有する、
    　ことを特徴とする半導体装置。
  10. 　請求項９において、
    　前記酸化物半導体膜は、結晶部を有し、
    　前記結晶部は、ｃ軸配向性を有する、
    　ことを特徴とする半導体装置。
  11. 　請求項１、請求項２、請求項４、または請求項５に記載の半導体装置と、
    　表示素子と、を有する、
    　ことを特徴とする表示装置。
  12. 　請求項１１に記載の表示装置と、
    　タッチセンサと、を有する、
    　ことを特徴とする表示モジュール。
  13. 　請求項１、請求項２、請求項４、または請求項５に記載の半導体装置と、
    　操作キーまたはバッテリの少なくとも一と、を有する、
    　ことを特徴とする電子機器。
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