CN114068724A - 半导体装置以及晶体管 - Google Patents

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film
transistor
conductive film
semiconductor film
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中泽安孝
肥塚纯一
羽持贵士
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Semiconductor Energy Laboratory Co Ltd
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Abstract

在包括氧化物半导体膜的半导体装置中，提供一种包括电特性优良的晶体管的半导体装置。本发明是一种包括晶体管的半导体装置。晶体管包括栅电极、第一绝缘膜、氧化物半导体膜、源电极、漏电极以及第二绝缘膜。氧化物半导体膜包括第一氧化物半导体膜以及在第一氧化物半导体膜上并与其接触的第二氧化物半导体膜。源电极和漏电极都包括第一导电膜以及在第一导电膜上并与其接触的第二导电膜。第一导电膜包含钛，第二导电膜包含铜，第二导电膜的端部包括具有包含铜的化合物的区域。

Description

半导体装置以及晶体管
本申请是国际申请号为PCT/IB2017/050230，国际申请日为2017年1月17日的PCT国际申请进入中国阶段后国家申请号为201780006127.6的标题为“半导体装置以及包括该半导体装置的显示装置”的中国专利申请的分案申请。
技术领域
本发明的一个方式涉及一种包括氧化物半导体膜的半导体装置及包括该半导体装置的显示装置。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式的技术领域涉及一种物体、方法或制造方法。另外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。由此，更具体而言，作为本说明书所公开的本发明的一个方式的技术领域的一个例子可以举出半导体装置、显示装置、液晶显示装置、发光装置、照明装置、蓄电装置、存储装置、成像装置、这些装置的驱动方法或者这些装置的制造方法。
注意，本说明书等中的半导体装置是指通过利用半导体特性而能够工作的所有装置。除了晶体管等半导体元件之外，半导体电路、运算装置、存储装置也是半导体装置的一个方式。成像装置、显示装置、液晶显示装置、发光装置、电光装置、发电装置(包括薄膜太阳能电池、有机薄膜太阳能电池等)及电子设备有时包括半导体装置。
背景技术
通过利用形成在衬底上的半导体膜来构成晶体管(也称为薄膜晶体管(TFT)或场效应晶体管(FET))的技术受到关注。该晶体管被广泛地应用于如集成电路(IC)及图像装置(显示装置)等电子器件。作为可以应用于晶体管的半导体膜，硅类半导体材料被广泛地周知。但是，作为其他材料，氧化物半导体受到关注。
例如，已公开了作为氧化物半导体使用In-Ga-Zn类氧化物制造晶体管的技术(例如，参照专利文献1)。
此外，作为用于布线或信号线等的材料，以前大多使用铝，而现在为了进一步降低电阻，对使用铜(Cu)的技术展开了积极地开发。但是，铜(Cu)有如下缺点：铜与被用作基底的膜的密接性低；铜会扩散到晶体管的半导体膜而容易使晶体管特性劣化。
另外，作为形成在包含铟的氧化物半导体膜上的欧姆电极材料，已公开了Cu-Mn合金(例如，参照专利文献2)。
[先行技术文献]
[专利文献]
[专利文献1]日本专利申请公开第2007-96055号公报
[专利文献2]国际公开第2012/002573号
发明内容
发明所要解决的技术问题
在专利文献2所记载的结构中，在氧化物半导体膜上沉积Cu-Mn合金膜之后对该Cu-Mn合金膜进行加热处理，在氧化物半导体膜与Cu-Mn合金膜之间的接合界面形成Mn氧化物。通过Cu-Mn合金膜中的Mn向氧化物半导体膜扩散并与构成氧化物半导体膜的氧优先地键合，来形成该Mn氧化物。因Mn而被还原的氧化物半导体膜中的区域成为氧缺陷，增加载流子浓度而具有高导电性。另外，通过向氧化物半导体膜扩散Mn而Cu-Mn合金成为纯Cu，得到电阻小的欧姆电极。
然而，在上述结构中，不考虑到在形成欧姆电极之后从欧姆电极扩散的Cu的影响。例如，通过在氧化物半导体膜上形成包括Cu-Mn合金膜的电极之后进行加热处理，在氧化物半导体膜与Cu-Mn合金膜之间的接合界面形成Mn氧化物。当形成该Mn氧化物时，即使可以抑制从接触于氧化物半导体膜的Cu-Mn合金膜有可能向氧化物半导体膜扩散的Cu，Cu也从Cu-Mn合金膜的侧面以及Cu-Mn合金膜中的Mn脱离而获得的纯Cu膜的侧面或表面附着到氧化物半导体膜的表面。
在作为使用氧化物半导体膜的晶体管，例如使用底栅结构的情况下，氧化物半导体膜的表面的一部分位于所谓背沟道一侧，在Cu附着到该背沟道一侧的情况下，有晶体管的电特性(例如，通态电流(on-state current)、场效应迁移率、频率特性等)劣化的问题或者在进行晶体管的可靠性测试之一的栅极BT应力测试时导致晶体管特性的劣化的问题。
鉴于上述问题，本发明的一个方式的目的之一是提供一种在使用氧化物半导体膜的晶体管中使用包含铜的导电膜的新颖的半导体装置。本发明的一个方式的目的之一是提供一种包括在使用氧化物半导体膜的晶体管中使用包含铜的导电膜的电特性(例如，通态电流、场效应迁移率、频率特性等)优良的晶体管的半导体装置。本发明的一个方式的目的之一是提供一种包括在使用氧化物半导体膜的晶体管中使用包含铜的导电膜的电特性的变动得到抑制的晶体管的半导体装置。本发明的一个方式是提供一种包括在使用氧化物半导体膜的晶体管中使用包含铜的导电膜的可靠性高的晶体管的半导体装置。本发明的一个方式的目的之一是提供一种在使用氧化物半导体膜的晶体管中使用包含铜的导电膜且制造成本得到抑制的半导体装置。本发明的一个方式的目的之一是提供一种在使用氧化物半导体膜的晶体管中使用包含铜的导电膜且生产率高的半导体装置。本发明的一个方式的目的之一是提供一种新颖的半导体装置。此外，本发明的一个方式的目的之一是提供一种新颖的半导体装置的制造方法。
注意，上述目的的记载不妨碍其他目的的存在。本发明的一个方式并不一定需要实现所有上述目的。此外，可以从说明书等的记载得知并抽取上述目的以外的目的。
解决技术问题的手段
本发明的一个方式是一种半导体装置，包括：晶体管，其中，晶体管包括：栅电极；栅电极上的第一绝缘膜；包括夹着第一绝缘膜与栅电极重叠的区域的氧化物半导体膜；与氧化物半导体膜电连接的源电极；与氧化物半导体膜电连接的漏电极；以及氧化物半导体膜上、源电极上及漏电极上的第二绝缘膜，源电极及漏电极都包含铜，并且，源电极的端部及漏电极的端部都包括包含铜及硅的区域。
本发明的其他方式是一种半导体装置，包括：晶体管，其中，晶体管包括：栅电极；栅电极上的第一绝缘膜；包括夹着第一绝缘膜与栅电极重叠的区域的氧化物半导体膜；与氧化物半导体膜电连接的源电极；与氧化物半导体膜电连接的漏电极；以及氧化物半导体膜上、源电极上及漏电极上的第二绝缘膜，源电极及漏电极都包含铜，并且，源电极的端部及漏电极的端部都包括具有包含铜及硅的化合物的区域。
在上述各结构中，优选源电极的端部及漏电极的端部都包括与第二绝缘膜接触的区域。
本发明的其他方式是一种半导体装置，包括：晶体管，其中，晶体管包括：栅电极；栅电极上的第一绝缘膜；包括夹着第一绝缘膜与栅电极重叠的区域的氧化物半导体膜；与氧化物半导体膜电连接的源电极；与氧化物半导体膜电连接的漏电极；以及氧化物半导体膜上、源电极上及漏电极上的第二绝缘膜，源电极及漏电极都包括第一导电膜、在第一导电膜上并与其接触的第二导电膜以及在第二导电膜上并与其接触的第三导电膜，第二导电膜包含铜，第一导电膜及第三导电膜包含抑制铜的扩散的材料，并且，第二导电膜的端部包括包含铜及硅的区域。
本发明的其他方式是一种半导体装置，包括：晶体管，其中，晶体管包括：栅电极；栅电极上的第一绝缘膜；包括夹着第一绝缘膜与栅电极重叠的区域的氧化物半导体膜；与氧化物半导体膜电连接的源电极；与氧化物半导体膜电连接的漏电极；以及氧化物半导体膜上、源电极上及漏电极上的第二绝缘膜，源电极及漏电极都包括第一导电膜、在第一导电膜上并与其接触的第二导电膜以及在第二导电膜上并与其接触的第三导电膜，第二导电膜包含铜，第一导电膜及第三导电膜包含抑制铜的扩散的材料，并且，第二导电膜的端部包括具有包含铜及硅的化合物的区域。
在上述各结构中，第二导电膜的端部优选包括与第二绝缘膜接触的区域。
在上述各结构中，第一导电膜及第三导电膜优选包含钛、钨、钽和钼中的至少一个。此外，优选的是，第一导电膜及第三导电膜包含氧化物，并且氧化物包含In和Zn中的至少一个。
在上述各结构中，氧化物半导体膜优选包含In、Zn及M(M表示Al、Ga、Y或Sn)。此外，优选的是，氧化物半导体膜包括结晶部，并且结晶部具有c轴取向性。
本发明的其他方式是一种显示装置，包括：上述各方式的半导体装置；以及显示元件。此外，本发明的其他方式是一种显示模块；包括：上述方式的显示装置；以及触摸传感器。本发明的其他方式是一种电子设备，包括：上述方式的半导体装置、上述方式的显示模块或上述方式的显示模块；以及操作键和电池中的至少一个。
发明效果
根据本发明的一个方式，可以提供一种在使用氧化物半导体膜的晶体管中使用包含铜的导电膜的新颖的半导体装置。根据本发明的一个方式，可以提供一种包括在使用氧化物半导体膜的晶体管中使用包含铜的导电膜的电特性(例如，通态电流、场效应迁移率、频率特性等)优良的晶体管的半导体装置。根据本发明的一个方式，可以提供一种包括在使用氧化物半导体膜的晶体管中使用包含铜的导电膜的电特性的变动得到抑制的晶体管的半导体装置。本发明的一个方式是提供一种包括在使用氧化物半导体膜的晶体管中使用包含铜的导电膜的可靠性高的晶体管的半导体装置。根据本发明的一个方式，可以提供一种在使用氧化物半导体膜的晶体管中使用包含铜的导电膜且制造成本得到抑制的半导体装置。根据本发明的一个方式，可以提供一种在使用氧化物半导体膜的晶体管中使用包含铜的导电膜且生产率高的半导体装置。根据本发明的一个方式，可以提供一种新颖的半导体装置。此外，根据本发明的一个方式，可以提供一种新颖的半导体装置的制造方法。
注意，这些效果的记载不妨碍其他效果的存在。本发明的一个方式并不需要具有所有上述效果。另外，可以从说明书、附图、权利要求书等的记载得知并抽取上述效果以外的效果。
附图说明
[图1]示出半导体装置的一个方式的俯视图及截面图。
[图2]示出半导体装置的一个方式的俯视图及截面图。
[图3]示出半导体装置的一个方式的截面图。
[图4]示出半导体装置的一个方式的俯视图及截面图。
[图5]示出半导体装置的一个方式的截面图。
[图6]示出半导体装置的一个方式的俯视图及截面图。
[图7]示出半导体装置的一个方式的截面图。
[图8]示出半导体装置的一个方式的截面图。
[图9]示出半导体装置的一个方式的截面图。
[图10]示出半导体装置的一个方式的截面图。
[图11]示出半导体装置的一个方式的截面图。
[图12]示出半导体装置的一个方式的俯视图及截面图。
[图13]示出半导体装置的一个方式的俯视图及截面图。
[图14]示出半导体装置的制造工序的一个例子的截面图。
[图15]示出半导体装置的制造工序的一个例子的截面图。
[图16]示出半导体装置的制造工序的一个例子的截面图。
[图17]示出半导体装置的制造工序的一个例子的截面图。
[图18]示出半导体装置的制造工序的一个例子的截面图。
[图19]示出半导体装置的制造工序的一个例子的截面图。
[图20]示出半导体装置的制造工序的一个例子的截面图。
[图21]说明根据本发明的一个方式的氧化物半导体的原子个数比的范围的图。
[图22]说明InMZnO4的结晶的图。
[图23]氧化物半导体的叠层结构的带图。
[图24]说明利用XRD的CAAC-OS及单晶氧化物半导体的结构解析的图以及示出CAAC-OS的选区电子衍射图案的图。
[图25]CAAC-OS的截面TEM图像以及平面TEM图像及其分析图像。
[图26]示出nc-OS的电子衍射图案的图及nc-OS的截面TEM图像。
[图27]a-like OS的截面TEM图像。
[图28]示出In-Ga-Zn氧化物的因电子照射的结晶部的变化的图。
[图29]示出显示装置的一个方式的俯视图。
[图30]示出显示装置的一个方式的截面图。
[图31]示出显示装置的一个方式的截面图。
[图32]示出显示装置的一个方式的截面图。
[图33]示出显示装置的一个方式的截面图。
[图34]示出显示装置的一个方式的截面图。
[图35]示出显示装置的一个方式的截面图。
[图36]说明显示装置的方框图及电路图。
[图37]说明本发明的一个方式的电路图及时序图。
[图38]说明本发明的一个方式的图表及电路图。
[图39]说明本发明的一个方式的电路图及时序图。
[图40]说明本发明的一个方式的电路图及时序图。
[图41]说明本发明的一个方式的方框图、电路图及波形图。
[图42]说明本发明的一个方式的电路图及时序图。
[图43]说明本发明的一个方式的电路图。
[图44]说明本发明的一个方式的电路图。
[图45]说明显示模块的图。
[图46]说明电子设备的图。
[图47]说明电子设备的图。
[图48]说明显示装置的立体图。
[图49]说明根据本发明的一个方式的半导体装置的结构的截面图及电路图。
[图50]说明根据本发明的一个方式的CPU的结构的方框图。
[图51]说明根据本发明的一个方式的存储元件的结构的电路图。
[图52]示出成像装置的一个例子的电路图。
[图53]示出成像装置的结构例子的图。
[图54]说明根据实施例的样品的STEM照片的图。
[图55]说明根据实施例的样品的XPS分析结果的图。
[图56]说明根据实施例的样品的XPS分析结果的图。
[图57]根据实施例的晶体管的Id-Vg特性。
[图58]根据实施例的晶体管的Id-Vg特性。
[图59]说明根据实施例的样品的STEM照片的图。
[图60]说明根据实施例的样品的EDX分析结果的图。
具体实施方式
以下，参照附图详细地说明本发明的实施方式。注意，本发明不局限于下述说明，其方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅局限在以下所示的实施方式所记载的内容中。
此外，为了便于理解，有时在附图等中示出的各结构的位置、大小及范围等并不表示其实际的位置、大小及范围等。因此，所公开的发明不一定局限于附图等所公开的位置、大小、范围等。
此外，在本说明书等中，为了方便起见，附加了第一、第二等序数词，而其有时并不表示工序顺序或叠层顺序。因此，例如可以将“第一”适当地置换为“第二”或“第三”等而进行说明。此外，本说明书等中所记载的序数词与用于指定本发明的一个实施方式的序数词有时不一致。
在本说明书中，为方便起见，使用了“上”、“下”等表示配置的词句，以参照附图说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于本说明书中所说明的词句，可以根据情况适当地更换。
注意，在本说明书等中，当利用附图说明发明的结构时，有时在不同的附图中共同使用表示相同的部分的符号。
注意，在本说明书等中，例如在导电性充分低时，有时即便在表示为“半导体”时也具有“绝缘体”的特性。此外，“半导体”与“绝缘体”的境界不清楚，因此有时不能精确地区别。由此，有时可以将本说明书等所记载的“半导体”换称为“绝缘体”。同样地，有时可以将本说明书等所记载的“绝缘体”换称为“半导体”。或者，有时可以将本说明书等所记载的“绝缘体”换称为“半绝缘体”。
另外，在本说明书等中，例如在导电性充分高时，有时即便在表示为“半导体”时也具有“导电体”的特性。此外，“半导体”和“导电体”的境界不清楚，因此有时不能精确地区别。由此，有时可以将本说明书所记载的“半导体”换称为“导电体”。同样地，有时可以将本说明书所记载的“导电体”换称为“半导体”。
在本说明书等中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏极端子、漏区域或漏电极)与源极(源极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏极、沟道区域以及源极。注意，在本说明书等中，沟道区域是指电流主要流过的区域。
另外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，源极及漏极的功能有时互相调换。因此，在本说明书等中，源极和漏极可以互相调换。
注意，沟道长度例如是指晶体管的俯视图中的半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者形成沟道的区域中的源极(源区域或源电极)和漏极(漏区域或漏电极)之间的距离。另外，在一个晶体管中，沟道长度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道长度有时不限于一个值。因此，在本说明书等中，沟道长度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
沟道宽度例如是指半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者其中形成沟道的区域中的源极与漏极相对的部分的长度。另外，在一个晶体管中，沟道宽度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道宽度有时不限于一个值。因此，在本说明书等中，沟道宽度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
在本说明书等中，“电连接”包括通过“具有某种电作用的元件”连接的情况。在此，“具有某种电作用的元件”只要可以进行连接对象间的电信号的授受，就对其没有特别的限制。例如，“具有某种电作用的元件”不仅包括电极和布线，而且还包括晶体管等的开关元件、电阻器、电感器、电容器、其他具有各种功能的元件等。
电压大多是指某个电位与标准电位(例如，接地电位(GND)或源极电位)之间的电位差。由此，可以将电压换称为电位。
另外，在本说明书等中，“氧氮化硅膜”是指在其组成中含氧量多于含氮量的膜，优选为具有如下范围的膜：氧浓度为55原子％以上且65原子％以下，氮浓度为1原子％以上且20原子％以下，硅浓度为25原子％以上且35原子％以下，并且氢浓度为0.1原子％以上且10原子％以下。在本说明书等中，“氮氧化硅膜”是指在其组成中含氮量多于含氧量的膜，优选为具有如下浓度范围的膜：氮浓度为55原子％以上且65原子％以下，氧浓度为1原子％以上且20原子％以下，硅浓度为25原子％以上且35原子％以下，并且氢浓度为0.1原子％以上且10原子％以下。
另外，在本说明书等中，可以将“膜”和“层”相互调换。例如，有时可以将“导电层”更换为“导电膜”。此外，有时可以将“绝缘膜”更换为“绝缘层”。
在本说明书等中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。“大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态。因此也包括85°以上且95°以下的角度的状态。“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
另外，在本说明书等中，六方晶系包括三方晶系和菱方晶系。
(实施方式1)
在本实施方式中，以下参照图1至图20说明本发明的一个方式的半导体装置及半导体装置的制造方法。
<1-1.半导体装置的结构例子1>
图1A是本发明的一个方式的半导体装置的晶体管100的俯视图。此外，图1B相当于沿着图1A所示的点划线X1-X2间切断的截面图，图1C相当于沿着图1A所示的点划线Y1-Y2间切断的截面图。注意，在图1A中，为了明确起见，省略晶体管100的构成要素的一部分(衬底102及绝缘膜等)进行图示。
有时将图1A中的点划线X1-X2方向称为晶体管100的沟道长度方向，将点划线Y1-Y2方向称为晶体管100的沟道宽度方向。
晶体管100包括：衬底102上的被用作栅电极的导电膜104；衬底102及导电膜104上的绝缘膜106；绝缘膜106上的绝缘膜107；绝缘膜107上的氧化物半导体膜108；与氧化物半导体膜108电连接的被用作一对电极的导电膜112a、112b；氧化物半导体膜108上及导电膜112a、112b上的绝缘膜114及绝缘膜116；以及绝缘膜116上的绝缘膜118。
氧化物半导体膜108优选包含铟(In)、锌(Zn)、M(M表示铝(Al)、镓(Ga)、钇(Y)或锡(Sn))。
在晶体管100中，绝缘膜106、107被用作晶体管100的栅极绝缘膜。此外，在晶体管100中，被用作一对电极的导电膜112a、112b中的一方被用作源电极，另一方被用作漏电极。
导电膜112a包括导电膜112a_1、在导电膜112a_1上并与其接触的导电膜112a_2以及在导电膜112a_2上并与其接触的导电膜112a_3。导电膜112b包括导电膜112b_1、在导电膜112b_1上并与其接触的导电膜112b_2以及在导电膜112b_2上并与其接触的导电膜112b_3。导电膜112a_2包括区域112a_2a以及区域112a_2b。此外，导电膜112b_2包括区域112b_2a以及区域112b_2b。
导电膜112a_2及导电膜112b_2都包含铜，区域112a_2b及区域112b_2b都包含铜及硅，导电膜112a_1、导电膜112a_3、导电膜112b_1及导电膜112b_3都包含抑制铜的扩散的材料。此外，区域112a_2b位于导电膜112a_2的端部，并包括与绝缘膜114接触的区域。区域112b_2b位于导电膜112b_2的端部，并包括与绝缘膜114接触的区域。此外，导电膜112a_1的端部包括位于导电膜112a_2的端部的外侧的区域，导电膜112b_1的端部包括位于导电膜112b_2的端部的外侧的区域。导电膜112a_3覆盖导电膜112a_2的顶面，导电膜112b_3覆盖导电膜112b_2的顶面。因此，导电膜112a_2a具有被导电膜112a_1、区域112a_2b及导电膜112a_3覆盖的结构，导电膜112b_2a具有被导电膜112b_1、区域112b_2b及导电膜112b_3覆盖的结构。
区域112a_2b及区域112b_2b优选形成铜硅化物。铜硅化物由于具有铜与硅的键合，所以与铜相比很稳定，具有抑制铜扩散到外部的功能。此外，在绝缘膜114包含硅时，通过区域112a_2b、112b_2b具有铜及硅，发挥提高导电膜112a_2、112b_2与绝缘膜114的密接性的效果。
区域112a_2b、112b_2b也可以包含铜、硅及氮，也可以形成铜硅化物氮化物(copper silicide nitride)。通过区域112a_2b、112b_2b具有铜硅化物氮化物，可以抑制铜扩散到外部。
通过导电膜112a及导电膜112b具有分别包含铜的导电膜112a_2及导电膜112b_2，可以降低导电膜112a、112b的电阻。此外，通过使导电膜112a、112b具有上述结构，可以抑制铜元素扩散到导电膜112a、112b的外部，尤其是可以抑制铜元素扩散到氧化物半导体膜108。因此，可以提供一种包括电特性优良的晶体管的半导体装置。
<1-2.半导体装置的结构例子2>
接着，参照图2至图11说明与图1A、图1B以及图1C所示的晶体管100不同的结构例子。此外，在以下的图2至图11中，当表示具有与晶体管100相同功能的部分时有时使用相同的阴影线，而不特别附加附图标记。
图2A是作为本发明的一个方式的半导体装置的晶体管100A的俯视图，图2B相当于沿着图2A所示的点划线X1-X2间切断的截面图，图2C相当于沿着图2A所示的点划线Y1-Y2间切断的截面图。
晶体管100A包括衬底102上的被用作第一栅电极的导电膜104、衬底102及导电膜104上的绝缘膜106、绝缘膜106上的绝缘膜107、绝缘膜107上的氧化物半导体膜108、与氧化物半导体膜108电连接的被用作一对电极的导电膜112a、112b、氧化物半导体膜108上及导电膜112a、112b上的绝缘膜114及绝缘膜116、设置在绝缘膜116上且在设置在绝缘膜114、116中的开口部152c与导电膜112a和112b中的一个(在图2B中导电膜112b)电连接的导电膜120a、设置在绝缘膜116上且被用作第二栅电极的导电膜120b以及绝缘膜116及导电膜120a、120b上的绝缘膜118。
在晶体管100A中，绝缘膜106、107具有作为晶体管100A的第一栅极绝缘膜的功能，绝缘膜114、116具有作为晶体管100A的第二栅极绝缘膜的功能，绝缘膜118具有作为晶体管100A的保护绝缘膜的功能。此外，在本说明书等中，有时将绝缘膜106、107称为第一栅极绝缘膜，且将绝缘膜114、116称为第二栅极绝缘膜。此外，在晶体管100A中，被用作一对电极的导电膜112a、112b中的一个被用作源电极，另一个被用作漏电极。此外，导电膜120a具有用于显示装置中的像素电极的功能。
《s-channel结构》
图2所示的晶体管100A中的氧化物半导体膜108隔着第一栅极绝缘膜及第二栅极绝缘膜夹在导电膜104及导电膜120b。导电膜104的沟道长度方向的长度及沟道宽度方向的长度分别比氧化物半导体膜108的沟道长度方向的长度及沟道宽度方向的长度长。此外，导电膜120b的沟道长度方向的长度及沟道宽度方向的长度分别比氧化物半导体膜108的沟道长度方向的长度及沟道宽度方向的长度长。因此，氧化物半导体膜108整体隔着第一栅极绝缘膜及第二栅极绝缘膜被导电膜104及导电膜120b覆盖。
换言之，在晶体管100A的沟道宽度方向上，导电膜104及导电膜120b隔着第一栅极绝缘膜及第二栅极绝缘膜围绕氧化物半导体膜108。
通过采用上述结构，利用导电膜104及导电膜120b的电场电围绕晶体管100A所包括的氧化物半导体膜108。如晶体管100A所示，可以将利用导电膜104及导电膜120b的电场电围绕形成有沟道区域的氧化物半导体膜的晶体管的装置结构称为surrounded channel(s-channel：围绕沟道)结构。
因为晶体管100A具有s-channel结构，所以可以使用导电膜104及导电膜120b对氧化物半导体膜108有效地施加用来引起沟道的电场。由此，晶体管100A的电流驱动能力得到提高，从而可以得到高通态电流特性。此外，由于可以增加通态电流，所以可以使晶体管100A微型化。另外，由于晶体管100A具有氧化物半导体膜108被导电膜104及导电膜120b围绕的结构，所以可以提高晶体管100A的机械强度。
通过采用上述结构，由于在氧化物半导体膜108中载流子流过的区域为氧化物半导体膜108中的较广的范围，即氧化物半导体膜108的第一栅极绝缘膜一侧以及氧化物半导体膜108的第二栅极绝缘膜一侧，所以晶体管100A的载流子移动量得到增加。其结果是，在晶体管100A的通态电流增大的同时，场效应迁移率变大，具体而言场效应迁移率成为10cm2/V·s以上。此外，这里的场效应迁移率是晶体管的饱和区域中的电流驱动力的指标，即外观上的场效应迁移率，而不是作为氧化物半导体膜的物性值的迁移率的近似值。
如图3A及图3B所示的晶体管100B，导电膜120a、120b也可以设置在绝缘膜118上。此时，在设置在绝缘膜114、116、118中的开口部152c，导电膜120a与导电膜112a和112b中的一个电连接。注意，晶体管100B的俯视图与图2A所示的晶体管100A相同，图3A相当于沿着图2A所示的点划线X1-X2间切断的截面图，图3B相当于沿着图2A所示的点划线Y1-Y2间切断的截面图。此外，晶体管100B的其他结构与晶体管100A相同，参照晶体管100A的结构即可。
如图3C所示的晶体管100C，在导电膜112a、112b中，也可以包括导电膜112a_1的端部与导电膜112a_2的端部一致的区域，也可以包括导电膜112b_1的端部与导电膜112b_2的端部一致的区域。
如图4A、图4B及图4C所示的晶体管100D，被用作第二栅电极的导电膜120b在设置在第一栅极绝缘膜(绝缘膜106、107)及第二栅极绝缘膜(绝缘膜114、116)中的开口部152a、152b与被用作第一栅电极的导电膜104连接。此外，图4A是本发明的一个方式的半导体装置的晶体管100D的俯视图。此外，图4B相当于沿着图4A所示的点划线X1-X2间切断的截面图，图4C相当于沿着图4A所示的点划线Y1-Y2间切断的截面图。此外，晶体管100D的其他结构与晶体管100A相同，可以参照晶体管100A的结构。
在晶体管100D中，由于导电膜104与导电膜120b在设置在第一栅极绝缘膜及第二栅极绝缘膜中的开口部152a、152b连接，所以在氧化物半导体膜108的沟道宽度方向的侧面隔着第一栅极绝缘膜及第二栅极绝缘膜与导电膜120b对置。此外，导电膜104及导电膜120b被供应相同的电位。因此，有效地由导电膜104及导电膜120b的电场电围绕晶体管100D所包括的氧化物半导体膜108。此外，也可以采用只设置开口部152a和开口部152b中的一个。
如图5A及图5B所示的晶体管100E，导电膜120a、120b也可以设置在绝缘膜118上。此时，在设置在绝缘膜114、116、118中的开口部152c中，导电膜120a与导电膜112a和112b中的一个电连接。在设置在绝缘膜106、107、114、116、118中的开口部152a、152b中，被用作第二栅电极的导电膜120b与被用作第一栅电极的导电膜104电连接。注意，晶体管100E的俯视图与图4A所示的晶体管100D相同，图5A相当于沿着图4A所示的点划线X1-X2间切断的截面图，图5B相当于沿着图4A所示的点划线Y1-Y2间切断的截面图。此外，晶体管100E的其他结构与晶体管100D相同，所以可以参照晶体管100D的结构。
如图6A、图6B、图6C所示的晶体管100F，也可以具有如下结构：被用作第二栅电极的导电膜120b通过被用作连接电极的导电膜112c与被用作第一栅电极的导电膜104连接。此外，图6A是本发明的一个方式的半导体装置的晶体管100F的俯视图。此外，图6B相当于沿着图6A所示的点划线X1-X2间切断的截面图，图6C相当于沿着图6A所示的点划线Y1-Y2间切断的截面图。
图6A、图6B、图6C所示的晶体管100F的与晶体管100A不同之处是：包括设置在绝缘膜107上且在设置在第一栅极绝缘膜(绝缘膜106、107)中的开口部151与导电膜104电连接的导电膜112c；以及导电膜120b设置在绝缘膜116上且在设置在第二栅极绝缘膜(绝缘膜114、116)中的开口部152d与导电膜112c电连接。
在晶体管100F中，导电膜104与导电膜120b通过导电膜112c电连接，氧化物半导体膜108的沟道宽度方向的一个侧面隔着第一栅极绝缘膜及第二栅极绝缘膜与导电膜112c对置。此外，导电膜104及导电膜120b被供应相同的电位。因此，有效地由导电膜104及导电膜120b的电场电围绕晶体管100F所包括的氧化物半导体膜108。
另一方面，例如，如晶体管100A及晶体管100B，在不使导电膜104与导电膜120b连接的结构时，可以对导电膜104及导电膜120b分别供应不同的电位。
导电膜120b的沟道长度方向的长度和沟道宽度方向的长度中的一方或双方也可以分别不一定必须比氧化物半导体膜108的沟道长度方向的长度及沟道宽度方向的长度长。
导电膜112c可以与导电膜112a、112b在同一工序中形成。此时，导电膜112c包括导电膜112c_1、在导电膜112c_1上并与其接触的导电膜112c_2以及在导电膜112c_2上并与其接触的导电膜112c_3。此外，导电膜112c_2包括区域112c_2a及区域112c_2b。
导电膜112c_2包含铜，区域112c_2b包含铜及硅，导电膜112c_1及导电膜112c_3都包含抑制铜的扩散的材料。此外，区域112c_2b位于导电膜112c_2的端部，并包括与绝缘膜114接触的区域。此外，导电膜112c_1的端部包括位于导电膜112c_2的端部的外侧的区域。另外，导电膜112c_3覆盖导电膜112c_2的顶面。因此，导电膜112c_2a具有覆盖导电膜112c_1、区域112c_2b及导电膜112c_3的结构。
区域112c_2b可以以与区域112a_2b、112b_2b相同的材料及工序形成。
通过采用上述结构，可以降低导电膜112c的电阻。此外，可以抑制铜元素扩散到导电膜112c的外部，尤其是扩散到氧化物半导体膜108。
注意，由于晶体管100F的其他结构与晶体管100A相同，所以可以参照晶体管100A的结构。
<1-3.半导体装置的结构例子3>
图7A、图7B是本发明的一个方式的半导体装置的晶体管100G的截面图，晶体管100G的俯视图与图1A所示的晶体管100相同，图7A相当于沿着图1A所示的点划线X1-X2间切断的截面图，图7B相当于图1A所示的点划线Y1-Y2间切断的截面图。
晶体管100G的与晶体管100不同之处在于氧化物半导体膜108包括导电膜104一侧的氧化物半导体膜108a、氧化物半导体膜108a上的氧化物半导体膜108b以及氧化物半导体膜108b上的氧化物半导体膜108c。就是说，氧化物半导体膜108具有三层结构。其他的结构与晶体管100相同，并发挥相同的效果。以下，说明与晶体管100不同的结构。
氧化物半导体膜108a、108b及108c都包含In、Zn及M(M是Al、Ga、Y或Sn)。
例如，氧化物半导体膜108b优选包括In的原子个数比大于M的原子个数比的区域。另外，氧化物半导体膜108a、108c优选包括In的原子个数比小于氧化物半导体膜108b的区域。
通过使氧化物半导体膜108b包括In的原子个数比大于M的原子个数比的区域，可以提高晶体管100G的场效应迁移率。具体而言，晶体管100G的场效应迁移率可以超过10cm2/Vs，优选的是，晶体管100G的场效应迁移率可以超过30cm2/Vs。
例如，通过将上述场效应迁移率高的晶体管用于生成栅极信号的栅极驱动器(特别是，连接到栅极驱动器所包括的移位寄存器的输出端子的解复用器)，可以提供边框宽度窄(也称为窄边框)的半导体装置或显示装置。
另一方面，当氧化物半导体膜108b包括In的原子个数比大于M的原子个数比的区域时，在光照射时晶体管100G的电特性容易变动。然而，在本发明的一个方式的半导体装置中，在氧化物半导体膜108b上形成有氧化物半导体膜108c。氧化物半导体膜108c包括其In的原子个数比小于氧化物半导体膜108b的区域，所以其Eg大于氧化物半导体膜108b。因此，能够提高采用氧化物半导体膜108b与氧化物半导体膜108c的叠层结构的氧化物半导体膜108的对光负偏压应力测试的耐性。
另外，在氧化物半导体膜108中，尤其是混入到氧化物半导体膜108b的沟道区域的氢或水分等杂质对晶体管特性造成影响，所以会成为问题。因此，在氧化物半导体膜108b中的沟道区域中，氢或水分等杂质越少越优选。另外，形成在氧化物半导体膜108b中的沟道区域中的氧缺陷对晶体管特性造成影响，所以会成为问题。例如，当在氧化物半导体膜108b的沟道区域中形成有氧缺陷时，该氧缺陷与氢键合，而成为载流子供应源。当在氧化物半导体膜108b的沟道区域中产生载流子供应源时，发生包括氧化物半导体膜108b的晶体管100G的电特性变动，典型的是，发生阈值电压的漂移。因此，在氧化物半导体膜108b的沟道区域中，氧缺陷越少越优选。
于是，在本发明的一个方式中，接触于氧化物半导体膜108的绝缘膜，具体而言，形成在氧化物半导体膜108上方的绝缘膜114、116包含过剩氧。通过使氧或过剩氧从绝缘膜114、116移动到氧化物半导体膜108，能够减少氧化物半导体膜中的氧缺陷。
如图8A及图8B所示的晶体管100H，也可以具有如下结构：氧化物半导体膜108具有氧化物半导体膜108b及氧化物半导体膜108c的两层结构。此外，晶体管100H的俯视图与图1A所示的晶体管100相同，图8A相当于沿着图1A所示的点划线X1-X2间切断的截面图，图8B相当于沿着图1A所示的点划线Y1-Y2间切断的截面图。此外，晶体管100H的其他结构与晶体管100G相同，所以可以参照晶体管100G的结构。
如图9A及图9B所示的晶体管100J，也可以具有如下结构：包括被用作第二栅电极的导电膜120b，氧化物半导体膜108包括氧化物半导体膜108b及氧化物半导体膜108c。此外，晶体管100J的俯视图与图2A所示的晶体管100A相同，图9A相当于沿着图2A所示的点划线X1-X2间切断的截面图，图9B相当于沿着图2A所示的点划线Y1-Y2间切断的截面图。另外，晶体管100J的其他结构与晶体管100A相同，所以可以参照晶体管100A的结构。
如图9C所示的晶体管100K，在导电膜112a、112b中，也可以包括导电膜112a_1的端部与导电膜112a_2的端部一致的区域，也可以包括导电膜112b_1的端部与导电膜112b_2的端部一致的区域。
如图10A及图10B所示的晶体管100L，导电膜120a、120b也可以设置在绝缘膜118上。此外，如图10C所示的晶体管100M，在导电膜112a、112b中，也可以包括导电膜112a_1的端部与导电膜112a_2的端部一致的区域，也可以包括导电膜112b_1的端部与导电膜112b_2的端部一致的区域。
如晶体管100J、100K、100L、100M，通过具有s-channel结构，氧化物半导体膜108中的载流子流过的区域为氧化物半导体膜108中的较广的范围，即氧化物半导体膜108b的第一栅极绝缘膜一侧以及氧化物半导体膜108b的第二栅极绝缘膜一侧，所以这些晶体管的载流子移动量得到增加。其结果是，在晶体管的通态电流增大的同时，场效应迁移率变大。
附图例示出晶体管100所包括的氧化物半导体膜108的从导电膜112a、112b露出的区域的氧化物半导体膜的厚度薄，即氧化物半导体膜的一部分具有凹部。注意，本发明的一个方式不局限于此，也可以不使从导电膜112a、112b露出的区域的氧化物半导体膜薄，而不具有凹部。图11A及图11B示出此时的一个例子。图11A及图11B是示出半导体装置的一个例子的截面图。另外，图11A及图11B是上述晶体管100的氧化物半导体膜108不包括凹部的晶体管100N的截面图。
<1-4.半导体装置的结构例子4>
图12A是晶体管100P的俯视图，图12B相当于沿着图12A所示的点划线X1-X2间切断的截面图，图12C相当于沿着图12A所示的点划线Y1-Y2间切断的截面图。
图12所示的晶体管100P包括衬底102上的导电膜104、衬底102及导电膜104上的绝缘膜106、绝缘膜106上的绝缘膜107、绝缘膜107上的氧化物半导体膜108、氧化物半导体膜108上的绝缘膜114、绝缘膜114上的绝缘膜116、通过设置在绝缘膜114及绝缘膜116中的开口部151a与氧化物半导体膜108电连接的导电膜112a、以及通过设置在绝缘膜114及绝缘膜116中的开口部151b与氧化物半导体膜108电连接的导电膜112b。在晶体管100P上，更具体而言，导电膜112a、112b及绝缘膜116上设置有绝缘膜118。
在晶体管100P中，绝缘膜106、107具有晶体管100P的栅极绝缘膜的功能，绝缘膜114、116具有氧化物半导体膜108的保护绝缘膜的功能，绝缘膜118具有晶体管100P的保护绝缘膜的功能。此外，在晶体管100P中，导电膜104具有栅电极的功能，导电膜112a具有源电极的功能，导电膜112b具有漏电极的功能。
图1所示的晶体管100采用沟道蚀刻型结构，而图12A、图12B及图12C所示的晶体管100P采用沟道保护型结构。在本发明的一个方式的半导体装置中也可以采用沟道保护型晶体管。此外，晶体管100P的其他结构与晶体管100相同，所以可以参照晶体管100的结构。
图13A是晶体管100Q的俯视图，图13B相当于沿着图13A所示的点划线X1-X2间切断的截面图，图13C相当于沿着图13A所示的点划线Y1-Y2间切断的截面图。
图13所示的晶体管100Q的与图12A、图12B及图12C所示的晶体管100P的不同之处在于绝缘膜114、116的形状。具体而言，晶体管100Q的绝缘膜114、116在氧化物半导体膜108的沟道区域上形成为岛状。其他结构与晶体管100P相同。
根据本实施方式的晶体管可以与上述各结构自由地组合。
<1-5.半导体装置的构成要素>
以下，对本实施方式的半导体装置所包括的构成要素进行详细的说明。
《衬底》
虽然对衬底102的材料等没有特别的限制，但是至少需要具有能够承受后续的加热处理的耐热性。例如，作为衬底102，可以使用玻璃衬底、陶瓷衬底、石英衬底、蓝宝石衬底等。另外，还可以使用以硅或碳化硅为材料的单晶半导体衬底或多晶半导体衬底、以硅锗等为材料的化合物半导体衬底、SOI(Silicon On Insulator：绝缘体上硅)衬底等，并且也可以将设置有半导体元件的上述衬底用作衬底102。
当作为衬底102使用玻璃衬底时，通过使用第六代(1500mm×1850mm)、第七代(1870mm×2200mm)、第八代(2200mm×2400mm)、第九代(2400mm×2800mm)、第十代(2950mm×3400mm)等大面积衬底，可以制造大型显示装置。
作为衬底102，也可以使用柔性衬底，并且在柔性衬底上直接形成晶体管100。或者，也可以在衬底102与晶体管100之间设置剥离层。剥离层可以在如下情况下使用，即在剥离层上制造半导体装置的一部分或全部，然后将其从衬底102分离并转置到其他衬底上的情况。此时，也可以将晶体管100转置到耐热性低的衬底或柔性衬底上。
《导电膜》
被用作第一栅电极的导电膜104、被用作源电极的导电膜112a、被用作漏电极的导电膜112b、被用作连接电极的导电膜112c、被用作第二栅电极的导电膜120b以及被用作像素电极的导电膜120a可以使用选自铬(Cr)、铜(Cu)、铝(Al)、金(Au)、银(Ag)、锌(Zn)、钼(Mo)、钽(Ta)、钛(Ti)、钨(W)、锰(Mn)、镍(Ni)、铁(Fe)、钴(Co)中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等形成。
优选在导电膜104、112a、112b、112c、120a、120b中使用Cu。此外，也可以使用Cu-X合金膜(X是Mn、Ni、Cr、Fe、Co、Mo、Ta或Ti)。通过使用Cu-X合金膜，可以通过湿蚀刻工序进行加工，从而可以抑制制造成本。
可以将Cu或上述Cu-X合金膜适用于导电膜112a所包括的导电膜112a_2、导电膜112b所包括的导电膜112b_2及导电膜112c所包括的导电膜112c_2。作为Cu-X合金膜，尤其优选使用Cu-Mn合金膜。注意，本发明的一个方式不局限于此，导电膜112a_2、112b_2及导电膜112c_2至少包含铜。
区域112a_2b、112b_2b、112c_2b优选包含Cu及Si，优选包含铜硅化物。通过区域112a_2b、112b_2b、112c_2b包含铜硅化物氮化物，可以抑制铜扩散到外部。铜硅化物在形成Cu膜或含Cu的合金膜之后例如与硅烷气体起反应来形成。此外，也可以在与硅烷气体起反应之后，例如与含氮的等离子体起反应形成包含Cu、Si及N的铜硅化物氮化物。另外，当在铜或含铜的合金的表面被氧化膜覆盖时，在上述反应之前优选进行使用氢或氨等去除氧化膜的还原处理。
导电膜112a所包括的导电膜112a_1、112a_3、导电膜112b_所包括的导电膜112b_1、112b_3及导电膜112c所包括的导电膜112c_1、112c_3尤其优选包含上述金属元素中的选自钛、钨、钽和钼中的一个或多个。当导电膜112a_1、112a_3、112b_1、112b_3、112c_1、112c_3包含选自钛、钨、钽和钼中的一个或多个时，可以抑制导电膜112a_2、112b_2、112c_2所包含的铜扩散到外部。就是说，导电膜112a_1、112a_3、112b_1、112b_3、112c_1、112c_3具有作为所谓的阻挡金属的功能。
作为导电膜112a_1、112a_3、112b_1、112b_3、112c_1及112c_3优选使用包含氮和钽的所谓的氮化钽膜。该氮化钽膜具有导电性且具有对铜或氢的高阻挡性。此外，因为从氮化钽膜本身释放的氢少，所以可以作为与氧化物半导体膜108接触的导电膜最适合地使用氮化钽膜。
另外，作为导电膜104、112a_1、112a_3、112b_1、112b_3、112c_1、112c_3、120a、120b，也可以使用包含铟和锡的氧化物、包含钨和铟的氧化物、包含钨、铟及锌的氧化物、包含钛和铟的氧化物、包含钛、铟及锡的氧化物、包含铟和锌的氧化物、包含硅、铟及锡的氧化物、包含铟、镓及锌的氧化物等氧化物导电体。通过导电膜112a_1、112a_3、112b_1、112b_3、112c_1及112c_3具有包含In和Zn中的至少一个的氧化物，可以抑制导电膜112a_2、112b_2、112c_2所包含的铜扩散到外部。
尤其是，作为导电膜120a优选使用上述氧化物导电体。此外，优选的是，采用导电膜120a及氧化物半导体膜108(氧化物半导体膜108b及氧化物半导体膜108c)包含同一金属元素。通过采用该结构，可以抑制制造成本。
在此，说明氧化物导电体。在本说明书等中，也可以将氧化物导电体称为OC(OxideConductor)。作为氧化物导电体，例如，在氧化物半导体中形成氧缺陷，对该氧缺陷添加氢而在导带附近形成施主能级。其结果，氧化物半导体的导电性增高，而被导电体化。可以将被导电体化的氧化物半导体称为氧化物导电体。一般而言，由于氧化物半导体的能隙大，因此对可见光具有透光性。另一方面，氧化物导电体是在导带附近具有施主能级的氧化物半导体。因此，在氧化物导电体中，起因于施主能级的吸收的影响小，而对可见光具有与氧化物半导体大致相同的透光性。
《被用作第一栅极绝缘膜的绝缘膜》
作为被用作晶体管100的第一栅极绝缘膜的绝缘膜106、107，可以分别使用通过等离子体增强化学气相沉积(PECVD：Plasma Enhanced Chemical Vapor Deposition)法、溅射法等形成的包括氧化硅膜、氧氮化硅膜、氮氧化硅膜、氮化硅膜、氧化铝膜、氧化铪膜、氧化钇膜、氧化锆膜、氧化镓膜、氧化钽膜、氧化镁膜、氧化镧膜、氧化铈膜和氧化钕膜中的一种以上的绝缘层。注意，也可以使用选自上述材料中的单层的绝缘膜或三层以上的绝缘膜，而不采用绝缘膜106、107的叠层结构。
绝缘膜106具有抑制氧透过的阻挡膜的功能。例如，当对绝缘膜107、114、116及/或氧化物半导体膜108供应过剩氧时，绝缘膜106能够抑制氧透过。
接触于被用作晶体管100的沟道区域的氧化物半导体膜108的绝缘膜107优选为氧化物绝缘膜，更优选包括包含超过化学计量组成的氧的区域(氧过剩区域)。换言之，绝缘膜107是能够释放氧的绝缘膜。为了在绝缘膜107中设置氧过剩区域，例如在氧气氛下形成绝缘膜107即可。或者，在氧气氛下对形成后的绝缘膜107进行加热即可。
此外，当作为绝缘膜107使用氧化铪时发挥如下效果。氧化铪的相对介电常数比氧化硅或氧氮化硅高。因此，可以使绝缘膜107的厚度比使用氧化硅的情况大，由此，可以减少隧道电流引起的泄漏电流。也就是说，可以实现关态电流小的晶体管。再者，与具有非晶结构的氧化铪相比，具有结晶结构的氧化铪的相对介电常数较高。因此，为了形成关态电流小的晶体管，优选使用具有结晶结构的氧化铪。作为结晶结构的一个例子，可以举出单斜晶系或立方晶系等。注意，本发明的一个方式不局限于此。
注意，在本实施方式中，作为绝缘膜106形成氮化硅膜，作为绝缘膜107形成氧化硅膜。与氧化硅膜相比，氮化硅膜的相对介电常数较高且为了得到与氧化硅膜相等的静电容量需要的厚度较大，因此，通过使晶体管100的栅极绝缘膜包括氮化硅膜，可以增加绝缘膜的厚度。因此，可以通过抑制晶体管100的绝缘耐压的下降并提高绝缘耐压来抑制晶体管100的静电破坏。
《氧化物半导体膜》
作为氧化物半导体膜108可以使用上述材料。
当氧化物半导体膜108b为In-M-Zn氧化物时，用来形成In-M-Zn氧化物的溅射靶材的金属元素的原子个数比优选满足In＞M。作为这种溅射靶材的金属元素的原子个数比，可以举出In:M:Zn＝2:1:3、In:M:Zn＝3:1:2、In:M:Zn＝4:2:4.1等。
另外，当氧化物半导体膜108a、108c为In-M-Zn氧化物时，用来形成In-M-Zn氧化物的溅射靶材的金属元素的原子个数比优选满足In≤M。作为这种溅射靶材的金属元素的原子个数比，可以举出In:M:Zn＝1:1:1、In:M:Zn＝1:1:1.2、In:M:Zn＝1:3:2、In:M:Zn＝1:3:4、In:M:Zn＝1:3:6等。
另外，当氧化物半导体膜108(108a、108b及108c)都为In-M-Zn氧化物时，作为溅射靶材优选使用包含多晶的In-M-Zn氧化物的靶材。通过使用包含多晶的In-M-Zn氧化物的靶材，容易形成具有结晶性的氧化物半导体膜108a、108b及108c。注意，所形成的氧化物半导体膜108a、108b及108c的原子个数比分别包含上述溅射靶材所包含的金属元素的原子个数比的±40％的范围内的变动。例如，在作为氧化物半导体膜108b的溅射靶材使用原子个数比为In:Ga:Zn＝4:2:4.1的溅射靶材时，有时所形成的氧化物半导体膜108b的原子个数比为In:Ga:Zn＝4:2:3附近。
氧化物半导体膜108的能隙为2eV以上，优选为2.5eV以上，更优选为3eV以上。如此，通过使用能隙较宽的氧化物半导体，可以降低晶体管100的关态电流。尤其优选的是，作为氧化物半导体膜108b使用能隙为2eV以上，优选为2eV以上且3.0eV以下的氧化物半导体膜，作为氧化物半导体膜108a、108c使用能隙为2.5eV以上且3.5eV以下的氧化物半导体膜。此外，优选氧化物半导体膜108a及108c的能隙大于氧化物半导体膜108b的能隙。
此外，氧化物半导体膜108a、108b及108c的厚度分别为3nm以上且200nm以下，优选为3nm以上且100nm以下，更优选为3nm以上且50nm以下。
此外，作为氧化物半导体膜108a、108c使用载流子密度较低的氧化物半导体膜。例如，氧化物半导体膜108a、108c的载流子密度为1×1017cm-3以下，优选为1×1015cm-3以下，更优选为1×1013cm-3以下，进一步优选为1×1011cm-3以下。
本发明不局限于此，可以根据所需的晶体管的半导体特性及电特性(场效应迁移率、阈值电压等)来使用具有适当的组成的材料。另外，优选适当地设定氧化物半导体膜108的载流子密度、杂质浓度、缺陷密度、金属元素与氧的原子个数比、原子间距离、密度等，以得到所需的晶体管的半导体特性。
通过作为氧化物半导体膜108使用杂质浓度低且缺陷态密度低的氧化物半导体膜，可以制造具有更优良的电特性的晶体管，所以是优选的。这里，将杂质浓度低且缺陷态密度低(氧缺陷少)的状态称为“高纯度本征”或“实质上高纯度本征”。因为高纯度本征或实质上高纯度本征的氧化物半导体膜的载流子发生源较少，所以可以降低载流子密度。因此，在该氧化物半导体膜中形成有沟道区域的晶体管很少具有负阈值电压的电特性(也称为常开启特性)。因为高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，所以有可能具有较低的陷阱态密度。高纯度本征或实质上高纯度本征的氧化物半导体膜的关态电流显著小，即便是沟道宽度为1×106μm且沟道长度L为10μm的元件也可以获得如下特性，即在源电极与漏电极间的电压(漏电压)在1V至10V的范围时，关态电流为半导体参数分析仪的测定极限以下，即1×10-13A以下。
因此，在上述高纯度本征或实质上高纯度本征的氧化物半导体膜中形成有沟道区域的晶体管可以是电特性变动小且可靠性高的晶体管。此外，被氧化物半导体膜的陷阱能级俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的氧化物半导体膜中形成有沟道区域的晶体管的电特性不稳定。作为杂质有氢、氮、碱金属或碱土金属等。
包含在氧化物半导体膜中的氢与键合于金属原子的氧起反应生成水，与此同时在发生氧脱离的晶格(或氧脱离的部分)中形成氧缺陷。当氢进入该氧缺陷时，有时生成作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含氢的氧化物半导体膜的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体膜108中的氢。具体而言，在氧化物半导体膜108中，利用SIMS分析测得的氢浓度为2×1020atoms/cm3以下，优选为5×1019atoms/cm3以下，更优选为1×1019atoms/cm3以下，为5×1018atoms/cm3以下，优选为1×1018atoms/cm3以下，更优选为5×1017atoms/cm3以下，进一步优选为1×1016atoms/cm3以下。
另外，氧化物半导体膜108b优选包括氢浓度小于氧化物半导体膜108c的区域。通过使氧化物半导体膜108b包括氢浓度小于氧化物半导体膜108c的区域，可以提供可靠性高的半导体装置。
此外，当氧化物半导体膜108b包含第14族元素之一的硅或碳时，在氧化物半导体膜108b中氧缺陷增加而导致n型化。因此，氧化物半导体膜108b中的硅或碳的浓度以及与氧化物半导体膜108b之间的界面附近的硅或碳的浓度(利用SIMS分析测得的浓度)为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
另外，在氧化物半导体膜108b中，利用SIMS分析测得的碱金属或碱土金属的浓度为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。当碱金属及碱土金属与氧化物半导体键合时有时生成载流子而使晶体管的关态电流增大。由此，优选降低氧化物半导体膜108b的碱金属或碱土金属的浓度。
当在氧化物半导体膜108b中含有氮时，生成作为载流子的电子，载流子密度增加而导致氧化物半导体膜108b的n型化。其结果是，使用含有氮的氧化物半导体膜的晶体管容易具有常开启特性。因此，优选尽可能地减少氧化物半导体膜中的氮，例如，利用SIMS分析测得的氮浓度优选为5×1018atoms/cm3以下。
氧化物半导体膜108b及氧化物半导体膜108c可以分别具有非单晶结构。非单晶结构例如包括后述CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c轴取向结晶氧化物半导体)、多晶结构、微晶结构或非晶结构。在非单晶结构中，非晶结构的缺陷能级密度最高，而CAAC-OS的缺陷能级密度最低。
《被用作第二栅极绝缘膜的绝缘膜》
绝缘膜114、116被用作晶体管100的第二栅极绝缘膜。另外，绝缘膜114、116具有对氧化物半导体膜108供应氧的功能。即，绝缘膜114、116包含氧。另外，绝缘膜114是能够使氧透过的绝缘膜。注意，绝缘膜114还被用作在后面形成绝缘膜116时缓解对氧化物半导体膜108造成的损伤的膜。
作为绝缘膜114，可以使用厚度为5nm以上且150nm以下，优选为5nm以上且50nm以下的氧化硅、氧氮化硅等。
此外，绝缘膜114中的缺陷量优选少，典型的是，通过ESR测量的起因于硅的悬空键的g＝2.001处呈现的信号的自旋密度优选为3×1017spins/cm3以下。这是因为若绝缘膜114的缺陷密度高，氧则与该缺陷键合，而使绝缘膜114中的氧透过量减少。
在绝缘膜114中，有时从外部进入绝缘膜114的氧不是全部移动到绝缘膜114的外部，而是其一部分残留在绝缘膜114。另外，有时在氧进入绝缘膜114的同时，绝缘膜114所含有的氧移动到绝缘膜114的外部，而在绝缘膜114中发生氧的移动。在形成能够使氧透过的氧化物绝缘膜作为绝缘膜114时，可以使从设置在绝缘膜114上的绝缘膜116脱离的氧经由绝缘膜114移动到氧化物半导体膜108中。
此外，绝缘膜114可以使用起因于氮氧化物的态密度低的氧化物绝缘膜形成。注意，该起因于氮氧化物的态密度有时会形成在氧化物半导体膜的价带顶的能量(Ev_os)与氧化物半导体膜的导带底的能量(Ec_os)之间。作为上述氧化物绝缘膜，可以使用氮氧化物的释放量少的氧氮化硅膜或氮氧化物的释放量少的氧氮化铝膜等。
此外，在热脱附谱分析中，氮氧化物的释放量少的氧氮化硅膜是氨释放量比氮氧化物的释放量多的膜，典型的是氨释放量为1×1018个/cm3以上且5×1019个/cm3以下。注意，该氨释放量为在进行膜表面温度为50℃以上且650℃以下，优选为50℃以上且550℃以下的加热处理时的释放量。
氮氧化物(NOx，x大于0且为2以下，优选为1以上且2以下)，典型的是NO2或NO，在绝缘膜114等中形成能级。该能级位于氧化物半导体膜108的能隙中。由此，当氮氧化物扩散到绝缘膜114与氧化物半导体膜108的界面时，有时该能级在绝缘膜114一侧俘获电子。其结果是，被俘获的电子留在绝缘膜114与氧化物半导体膜108的界面附近，由此使晶体管的阈值电压向正方向漂移。
另外，当进行加热处理时，氮氧化物与氨及氧起反应。当进行加热处理时，绝缘膜114所包含的氮氧化物与绝缘膜116所包含的氨起反应，由此绝缘膜114所包含的氮氧化物减少。因此，在绝缘膜114与氧化物半导体膜108的界面中不容易俘获电子。
通过作为绝缘膜114使用上述氧化物绝缘膜，可以降低晶体管的阈值电压的漂移，从而可以降低晶体管的电特性的变动。
由于晶体管的制造工序的加热处理，典型的是300℃以上且低于350℃的加热处理，因此在对绝缘膜114利用100K以下的ESR测得的光谱中，观察到g值为2.037以上且2.039以下的第一信号、g值为2.001以上且2.003以下的第二信号以及g值为1.964以上且1.966以下的第三信号。在X带的ESR测量中，第一信号与第二信号之间的分割宽度(split width)及第二信号与第三信号之间的分割宽度大约为5mT。另外，g值为2.037以上且2.039以下的第一信号、g值为2.001以上且2.003以下的第二信号以及g值为1.964以上且1.966以下的第三信号的自旋密度的总和低于1×1018spins/cm3，典型为1×1017spins/cm3以上且低于1×1018spins/cm3。
在100K以下的ESR谱中，g值为2.037以上且2.039以下的第一信号、g值为2.001以上且2.003以下的第二信号以及g值为1.964以上且1.966以下的第三信号的自旋密度的总和相当于起因于氮氧化物(NOx，x大于0且为2以下，优选为1以上且2以下)的信号。作为氮氧化物的典型例子，有一氧化氮、二氧化氮等。就是说，g值为2.037以上且2.039以下的第一信号、g值为2.001以上且2.003以下的第二信号以及g值为1.964以上且1.966以下的第三信号的自旋密度的总和越少，氧化物绝缘膜中的氮氧化物含量越少。
另外，利用SIMS测得的上述氧化物绝缘膜的氮浓度为6×1020atoms/cm3以下。
通过在衬底温度为220℃以上且350℃以下的情况下利用使用硅烷及一氧化二氮的PECVD法形成上述氧化物绝缘膜，可以形成致密且硬度高的膜。
绝缘膜116使用其氧含量超过化学计量组成的氧化物绝缘膜形成。所包含的氧多于满足化学计量组成的氧的氧化物绝缘膜由于被加热而其一部分的氧脱离。通过TDS分析，其氧含量超过化学计量组成的氧化物绝缘膜换算为氧原子的氧的脱离量为1.0×1019atoms/cm3以上，优选为3.0×1020atoms/cm3以上。注意，上述TDS分析时的膜的表面温度优选为100℃以上且700℃以下或100℃以上且500℃以下。
作为绝缘膜116可以使用厚度为30nm以上且500nm以下，优选为50nm以上且400nm以下的氧化硅、氧氮化硅等。
此外，绝缘膜116中的缺陷量优选少，典型的是，通过ESR测量的起因于硅的悬空键的g＝2.001处呈现的信号的自旋密度优选低于1.5×1018spins/cm3，更优选为1×1018spins/cm3以下。由于绝缘膜116与绝缘膜114相比离氧化物半导体膜108更远，所以绝缘膜116的缺陷密度也可以高于绝缘膜114。
另外，因为绝缘膜114、116可以使用相同种类材料，所以有时无法明确地确认到绝缘膜114与绝缘膜116之间的界面。因此，在本实施方式中，以虚线图示出绝缘膜114与绝缘膜116之间的界面。注意，在本实施方式中，虽然说明绝缘膜114与绝缘膜116的两层结构，但是不局限于此，例如，也可以采用绝缘膜114的单层结构或三层以上的叠层结构。
《被用作保护绝缘膜的绝缘膜》
绝缘膜118被用作晶体管100的保护绝缘膜。
绝缘膜118包含氢和氮中的一个或两个。另外，绝缘膜118包含氮及硅。此外，绝缘膜118具有能够阻挡氧、氢、水、碱金属、碱土金属等的功能。通过设置绝缘膜118，能够防止氧从氧化物半导体膜108扩散到外部，并且能够防止绝缘膜114、116所包含的氧扩散到外部，还能够防止氢、水等从外部侵入氧化物半导体膜108中。
作为绝缘膜118，例如可以使用氮化物绝缘膜。作为该氮化物绝缘膜，有氮化硅、氮氧化硅、氮化铝、氮氧化铝等。
虽然上述所记载的导电膜、绝缘膜、氧化物半导体膜等各种膜可以利用溅射法或PECVD法形成，但是也可以利用其他方法，例如利用热CVD(Chemical Vapor Deposition：有机金属化学气相沉积)法形成。作为热CVD法的例子，可以举出MOCVD(Metal OrganicChemical Vapor Deposition：有机金属化学气相沉积)法或ALD(Atomic LayerDeposition：原子层沉积)法等。
由于热CVD法是不使用等离子体的成膜方法，因此具有不产生因等离子体损伤所引起的缺陷的优点。
可以以如下方法进行利用热CVD法的成膜：将源气体及氧化剂同时供应到处理室内，将处理室内的压力设定为大气压或减压，使其在衬底附近或在衬底上发生反应而沉积在衬底上。
另外，也可以以如下方法进行利用ALD法的成膜：将处理室内的压力设定为大气压或减压，将用于反应的源气体依次引入处理室，并且按该顺序反复地引入气体。
通过MOCVD法、ALD法等热CVD法可以形成上述实施方式所述的导电膜、绝缘膜、氧化物半导体膜及金属氧化膜等各种膜，例如，当形成In-Ga-ZnO膜时，使用三甲基铟、三甲基镓及二甲基锌。三甲基铟的化学式为In(CH3)3。三甲基镓的化学式为Ga(CH3)3。另外，二甲基锌的化学式为Zn(CH3)2。另外，不局限于上述组合，也可以使用三乙基镓(化学式为Ga(C2H5)3)代替三甲基镓，并且可以使用二乙基锌(化学式为Zn(C2H5)2)代替二甲基锌。
例如，在使用利用ALD的成膜装置形成氧化铪膜时，使用如下两种气体：通过使包含溶剂和铪前体化合物的液体(铪醇盐、四二甲基酰胺铪(TDMAH)等铪酰胺)气化而得到的源气体；以及用作氧化剂的臭氧(O3)。此外，四二甲基酰胺铪的化学式为Hf[N(CH3)2]4。另外，作为其他材料液有四(乙基甲基酰胺)铪等。
例如，在使用利用ALD的成膜装置形成氧化铝膜时，使用如下两种气体：通过使包含溶剂和铝前体化合物的液体(三甲基铝(TMA)等)气化而得到的源气体；以及用作氧化剂的H2O。此外，三甲基铝的化学式为Al(CH3)3。另外，作为其他材料液有三(二甲基酰胺)铝、三异丁基铝、铝三(2，2，6，6-四甲基-3，5-庚二酮)等。
例如，在使用利用ALD的成膜装置形成氧化硅膜时，使六氯乙硅烷附着在被成膜面上，去除附着物所包含的氯，供应氧化性气体(O2、一氧化二氮)的自由基使其与附着物起反应。
例如，在使用利用ALD的成膜装置形成钨膜时，依次反复引入WF6气体和B2H6气体形成初始钨膜，然后使用WF6气体和H2气体形成钨膜。注意，也可以使用SiH4气体代替B2H6气体。
例如，在使用利用ALD的成膜装置形成氧化物半导体膜如In-Ga-ZnO膜时，依次反复引入In(CH3)3气体和O3气体形成In-O层，然后使用Ga(CH3)3气体和O3气体形成GaO层，之后使用Zn(CH3)2气体和O3气体形成ZnO层。注意，这些层的顺序不局限于上述例子。此外，也可以使用这些气体来形成混合化合物层如In-Ga-O层、In-Zn-O层、Ga-Zn-O层等。注意，虽然也可以使用利用Ar等惰性气体进行鼓泡而得到的H2O气体代替O3气体，但是优选使用不包含H的O3气体。另外，也可以使用In(C2H5)3气体代替In(CH3)3气体。另外，也可以使用Ga(C2H5)3气体代替Ga(CH3)3气体。另外，也可以使用Zn(CH3)2气体。
<1-6.晶体管的制造方法1>
下面，参照图14至图17说明本发明的一个方式的半导体装置的晶体管100J的制造方法。此外，图14至图17是说明半导体装置的制造方法的截面图，图14A、图14C、图14E、图15A、图15C、图15E、图16A、图16C、图16E、图17A、图17C、图17E是X1-X2所示的沟道长度方向的截面图，图14B、图14D、图14F、图15B、图15D、图15F、图16B、图16D、图16F、图17B、图17D、图17F是Y1-Y2所示的沟道宽度方向的截面图。
《第一栅电极及第一栅极绝缘膜的形成工序》
首先，在衬底102上形成导电膜，通过光刻工序及蚀刻工序对该导电膜进行加工，来形成被用作第一栅电极的导电膜104。接着，在导电膜104上形成被用作第一栅极绝缘膜的绝缘膜106、107(参照图14A及图14B)。
在本实施方式中，作为衬底102使用玻璃衬底，作为被用作第一栅电极的导电膜104，通过溅射法形成厚度为10nm的钛膜、厚度为100nm的铜膜及厚度为50nm的氮化钽膜。
作为绝缘膜106，通过PECVD法形成厚度为400nm的氮化硅膜，作为绝缘膜107，通过PECVD法形成厚度为15nm的氧氮化硅膜。作为绝缘膜106，可以采用氮化硅膜的叠层结构。具体而言，作为绝缘膜106，可以采用第一氮化硅膜、第二氮化硅膜及第三氮化硅膜的三层叠层结构。该三层结构例如可以如下所示那样形成。
可以在如下条件下形成厚度为50nm的第一氮化硅膜：例如，向PECVD装置的反应室内供应流量为200sccm的硅烷、流量为2000sccm的氮以及流量为100sccm的氨气体作为源气体，将反应室内的压力控制为100Pa，使用27.12MHz的高频电源供应2000W的功率。
可以在如下条件下形成厚度为300nm的第二氮化硅膜：向PECVD装置的反应室内供应流量为200sccm的硅烷、流量为2000sccm的氮以及流量为2000sccm的氨气体作为源气体，将反应室内的压力控制为100Pa，使用27.12MHz的高频电源供应2000W的功率。
可以在如下条件下形成厚度为50nm的第三氮化硅膜：向PECVD装置的反应室内供应流量为200sccm的硅烷以及流量为5000sccm的氮作为源气体，将反应室内的压力控制为100Pa，使用27.12MHz的高频电源供应2000W的功率。
另外，可以将形成上述第一氮化硅膜、第二氮化硅膜及第三氮化硅膜时的衬底温度设定为350℃以下。
通过作为绝缘膜106采用氮化硅膜的三层结构，例如在作为导电膜104使用包含铜(Cu)的导电膜的情况下，能够发挥如下效果。
第一氮化硅膜可以抑制铜(Cu)元素从导电膜104扩散。第二氮化硅膜具有释放氢的功能，可以提高被用作栅极绝缘膜的绝缘膜的耐压。第三氮化硅膜是氢的释放量少且可以抑制从第二氮化硅膜释放的氢扩散的膜。
作为绝缘膜107，为了提高绝缘膜107与后面形成的氧化物半导体膜108(更具体而言，氧化物半导体膜108b)的界面特性，优选使用包含氧的绝缘膜形成。可以在形成绝缘膜107之后，对绝缘膜107添加氧。作为对绝缘膜107添加的氧，有氧自由基、氧原子、氧原子离子、氧分子离子等。作为添加方法，有离子掺杂法、离子注入法、等离子体处理等。
《氧化物半导体膜的形成工序》
接着，在绝缘膜107上形成氧化物半导体膜108b及氧化物半导体膜108c(参照图14C、图14D)。
图14C及图14D是在绝缘膜107上形成将后面成为氧化物半导体膜108的氧化物半导体膜时的成膜装置内的截面示意图。图14C及图14D示意性地示出：作为成膜装置的溅射装置；在该溅射装置中设置的靶材191；在靶材191的下方产生的等离子体192。
首先，在形成氧化物半导体膜时，在包含第一氧气体的气氛下进行等离子体放电。此时，对成为被形成氧化物半导体膜的绝缘膜107添加氧。形成氧化物半导体膜时的气氛除了第一氧气体以外还可以混有惰性气体(例如，氦气体、氩气体、氙气体等)。
第一氧气体至少包含在形成氧化物半导体膜时的成膜气体中即可，在形成氧化物半导体膜时的成膜气体整体中，第一氧气体所占的比例大于0％且为100％以下，优选为10％以上且100％以下，更优选为30％以上且100％以下。
此外，在图14C及图14D中，以虚线的箭头示意性地表示添加到绝缘膜107的氧或过剩氧。
形成氧化物半导体膜108b时的衬底温度与形成氧化物半导体膜108c时的衬底温度既可以相同又可以不同。但是，通过使形成氧化物半导体膜108b时的衬底温度与形成氧化物半导体膜108c时的衬底温度相同，可以减小制造成本，所以是优选的。
例如，形成氧化物半导体膜108时的衬底温度为室温以上且低于340℃，优选为室温以上且300℃以下，更优选为100℃以上且250℃以下，进一步优选为100℃以上且200℃以下。通过在加热的同时形成氧化物半导体膜108，可以提高氧化物半导体膜108的结晶性。另一方面，当作为衬底102使用大型玻璃衬底(例如，第六代至第十代)时，在形成氧化物半导体膜108时的衬底温度为150℃以上且低于340℃的情况下，衬底102有可能变形(应变或翘曲)。因此，在使用大型玻璃衬底的情况下，通过将形成氧化物半导体膜108时的衬底温度设定为100℃以上且低于150℃，可以抑制玻璃衬底的变形。
另外，也需要进行溅射气体的高纯度化。例如，作为用作溅射气体的氧气体或氩气体，使用露点为-40℃以下，优选为-80℃以下，更优选为-100℃以下，进一步优选为-120℃以下的高纯度气体，由此可以尽可能地防止水分等混入氧化物半导体膜。
另外，在通过溅射法形成氧化物半导体膜的情况下，优选使用低温泵等吸附式真空抽气泵对溅射装置的处理室进行高真空抽气(抽空到5×10-7Pa至1×10-4Pa左右)以尽可能地去除对氧化物半导体膜来说是杂质的水等。或者，优选组合涡轮分子泵和冷阱来防止气体，尤其是包含碳或氢的气体从抽气系统倒流到处理室内。
在形成将后面成为氧化物半导体膜108b的氧化物半导体膜之后，接着形成将后面成为氧化物半导体膜108c的氧化物半导体膜。注意，在形成这些氧化物半导体膜时，在包含第二氧气体的气氛下进行等离子体放电即可。
在形成将后面成为氧化物半导体膜108b的氧化物半导体膜时的第一氧气体的比例与在形成将后面成为氧化物半导体膜108c的氧化物半导体膜时的第二氧气体的比例可以相同或不同。
在本实施方式中，通过溅射法利用In-Ga-Zn金属氧化物靶材(In:Ga:Zn＝4:2:4.1[原子个数比])形成将后面成为氧化物半导体膜108b的氧化物半导体膜，然后，在真空中，通过溅射法利用In-Ga-Zn金属氧化物靶材(In:Ga:Zn＝1:1:1.2[原子个数比])连续地形成将后面成为氧化物半导体膜108c的氧化物半导体膜。另外，将形成这些氧化物半导体膜时的衬底温度设定为170℃。作为形成将后面成为氧化物半导体膜108b的氧化物半导体膜时的成膜气体，使用流量为15sccm的氧气体及流量为35sccm的氩气体。此外，作为形成将后面成为氧化物半导体膜108c的氧化物半导体膜的成膜气体，使用流量为25sccm的氧气体及流量为25sccm的氩气体。
接着，通过将形成的氧化物半导体膜加工为所希望的形状，形成岛状氧化物半导体膜108b及岛状氧化物半导体膜108c(参照图14E及图14F)。此外，在本实施方式中，由氧化物半导体膜108b及氧化物半导体膜108c构成氧化物半导体膜108(参照图14E及图14F)。
此外，优选的是，在形成氧化物半导体膜108之后进行加热处理(以下，称为第一加热处理)。通过进行第一加热处理，可以降低包含在氧化物半导体膜108中的氢、水等。另外，以氢、水等的降低为目的的加热处理也可以在将氧化物半导体膜108加工为岛状之前进行。注意，第一加热处理是氧化物半导体膜的高纯度化处理之一。
第一加热处理的温度例如可以为150℃以上且低于衬底的应变点，优选为200℃以上且450℃以下，更优选为250℃以上且350℃以下。
此外，第一加热处理可以使用电炉、RTA(Rapid Thermal Anneal)装置等。通过使用RTA装置，可只在短时间内以衬底的应变点以上的温度进行加热处理。由此，可以缩短加热时间。第一加热处理可以在氮、氧、超干燥空气(含水量为20ppm以下，优选为1ppm以下，更优选为10ppb以下的空气)或稀有气体(氩、氦等)的气氛下进行。上述氮、氧、超干燥空气或稀有气体优选不含有氢、水等。此外，在氮或稀有气体气氛下进行加热处理之后，也可以在氧或超干燥空气气氛下进行加热。其结果是，在可以使氧化物半导体膜中的氢、水等脱离的同时，可以将氧供应到氧化物半导体膜中。其结果是，可以减少氧化物半导体膜中的氧缺陷。
《源电极及漏电极的形成工序》
接着，在绝缘膜107及氧化物半导体膜108上通过溅射法形成将后面成为源电极及漏电极的导电膜112(参照图15A及图15B)。
在本实施方式中，作为导电膜112层叠导电膜112_1、112_2及112_3。通过溅射法依次层叠作为导电膜112_1的厚度为50nm的钨膜、作为导电膜112_2的厚度为200nm的铜膜以及作为导电膜112_3的厚度为5nm的钨膜来形成叠层膜。此外，在本实施方式中，导电膜112_1及导电膜112_3使用相同的材料形成，但是不局限于此。例如，也可以使用依次形成作为导电膜112_1的厚度为50nm的钨膜、作为导电膜112_2的厚度为200nm的铜膜、作为导电膜112_3的厚度为50nm的钛膜的叠层膜。另外，这里采用导电膜112的三层叠层结构，但是不局限于此。例如，作为导电膜112也可以采用两层叠层结构或四层以上的叠层结构。
接着，在导电膜112_3上的所希望的区域形成掩模141a、141b。接着，通过使用掩模141a、141b对导电膜112_2、112_3进行加工，形成彼此分离的岛状导电膜112a_2、112b_2、112a_3、112b_3(参照图15C及图15D)。
在本实施方式中，使用湿蚀刻装置对导电膜112_2、112_3进行加工。注意，导电膜112的加工方法不局限于此，例如也可以使用干蚀刻装置。此外，与使用干蚀刻装置对导电膜112进行加工相比，在使用湿蚀刻装置对导电膜112进行加工时，可以降低制造成本。
接着，通过使导电膜112a_2、112b_2的端部硅化，形成包含铜的区域112a_2a、112b_2a、包含铜硅化物的区域112a_2b、112b_2b。
图15E及图15F是使导电膜112a_2、112b_2的端部硅化时的等离子体装置内部的截面示意图。在图15E及图15F中示意性地示出作为等离子体装置使用PECVD装置且在该PECVD装置内部产生的等离子体195。
在导电膜112a_2、112b_2的端部露出的铜的表面容易形成氧化膜。因此，作为使铜硅化的预处理，为了去除覆盖铜的表面的氧化膜在具有还原性的气体(例如，氢气体、氨气体等)的气氛下进行等离子体放电。此时，使覆盖铜表面的氧化膜还原，在导电膜112a_2、112b_2的端部露出铜。此外，用来去除该氧化膜的还原方法不局限于等离子体处理。例如，也可以通过使铜的表面暴露于包含具有还原性的气体(例如，氢气体、氨气体等)的气氛且进行加热处理，进行还原。此外，进行上述等离子体处理及加热处理时的衬底温度优选为300℃以上、更优选为350℃以上。在本实施方式中，将去除覆盖铜表面的氧化膜时的衬底温度设定为350℃。
接着，通过使铜表面暴露于包含硅烷气体的气氛，且使铜与硅烷气体起反应，在导电膜112a_2、112b_2的端部形成包含铜及硅的铜硅化物，形成区域112a_2b、112b_2b。此外，将在导电膜112a_2、112b_2中没有形成铜硅化物的区域称为区域112a_2a、112b_2a。形成铜硅化物时的衬底温度优选为200℃以上且400℃以下，更优选为220℃以上且350℃以下。在本实施方式中，形成铜硅化物时的衬底温度为220℃，使用流量为300sccm的硅烷气体，流量为500sccm的氮气体。
当去除铜表面的氧化膜时的衬底温度与形成铜硅化物时的衬底温度相等时，氧化膜去除及铜硅化物形成可以在同一装置或同一处理室内进行，所以是优选的。此时，形成铜硅化物时的衬底温度优选为350℃。
作为形成铜硅化物时的气体，使用至少包含硅的气体即可，形成铜硅化物时的气体整体中含硅的气体所占的比率大于0％且100％以下，优选为10％以上且100％以下，进一步优选为30％以上且100％以下。
在图15E及图15F中，以虚线的箭头示意性地表示添加到导电膜112a_2、112b_2的硅或硅烷。
在形成铜硅化物之后，在包含氮的气体的气氛下进行等离子体放电，也可以在导电膜112a_2、112b_2中形成包含铜、硅及氮的铜硅化物氮化物。此外，通过使衬底暴露于包含氮的气体的气氛且进行加热处理，也可以在导电膜112a_2、112b_2中形成包含铜、硅及氮的铜硅化物氮化物。
接着，在导电膜112_1上的一部分及导电膜112a_2、112b_2、112a_3、112b_3上的所希望的区域形成掩模142a、142b。接着，通过使用掩模142a、142b对导电膜112_1进行加工，形成彼此分离的岛状导电膜112a_1、112b_1。通过进行上述工序，形成包括导电膜112a_1、包括区域112a_2a及区域112a_2b的导电膜112a_2以及导电膜112_3的导电膜112a；以及包括导电膜112b_1、包括区域112b_2a及区域112b_2b的导电膜112b_2以及导电膜112b_3的导电膜112b(参照图16A及图16B)。
在本实施方式中，使用干蚀刻装置对导电膜112_1进行加工。然而，导电膜112_1的加工方法不局限于此，例如也可以使用湿蚀刻装置。注意，与使用湿蚀刻装置对导电膜112_1进行加工的情况相比，使用干蚀刻装置对导电膜112_1进行加工可以形成更微细的图案。
此外，也可以在形成导电膜112a、112b后洗涤氧化物半导体膜108(更具体而言，氧化物半导体膜108b)的表面(背沟道一侧)。作为该洗涤方法，例如可以举出使用磷酸等化学溶液的洗涤。通过使用磷酸等化学溶液进行洗涤，可以去除附着于氧化物半导体膜108b的表面的杂质(例如，包含在导电膜112a、112b中的元素等)。注意，不一定必须进行该洗涤，根据情况可以不进行该洗涤。
另外，在导电膜112a、112b的形成工序和上述洗涤工序中的一个或两个中，有时氧化物半导体膜108的从导电膜112a、112b露出的区域有时变薄。
《第二栅极绝缘膜的形成工序》
接着，在氧化物半导体膜108、导电膜112a、112b上形成绝缘膜114及绝缘膜116(参照图16C及图16D)。
优选的是，在形成绝缘膜114之后，在不暴露于大气的状态下连续地形成绝缘膜116。在形成绝缘膜114之后，在不暴露于大气的状态下，调节源气体的流量、压力、高频功率和衬底温度中的一个以上而连续地形成绝缘膜116，由此可以减少绝缘膜114与绝缘膜116之间的界面处的来源于大气成分的杂质浓度，并且可以使包含于绝缘膜114、116中的氧移动到氧化物半导体膜108中，从而可以降低氧化物半导体膜108中的氧缺陷的量。
例如，作为绝缘膜114，可以通过PECVD法形成氧氮化硅膜。此时，作为源气体，优选使用含有硅的沉积气体及氧化性气体。作为包含硅的沉积气体的典型例子，可以举出硅烷、乙硅烷、丙硅烷、氟化硅烷等。作为氧化性气体，有一氧化二氮、二氧化氮等。另外，可以在如下条件下利用PECVD法形成包含氮且缺陷量少的绝缘膜114：氧化性气体的流量为上述沉积气体的流量的大于20倍且小于100倍，优选为40倍以上且80倍以下；并且处理室内的压力为低于100Pa，优选为50Pa以下。
在本实施方式中，作为绝缘膜114，在如下条件下利用PECVD法形成氧氮化硅膜：保持衬底102的温度为220℃，作为源气体使用流量为50sccm的硅烷及流量为2000sccm的一氧化二氮，处理室内的压力为20Pa，并且，供应到平行板电极的高频功率为13.56MHz、100W(功率密度为1.6×10-2W/cm2)。
作为绝缘膜116，在如下条件下形成氧化硅膜或氧氮化硅膜：将设置于进行了真空抽气的PECVD装置的处理室内的衬底温度保持为180℃以上且350℃以下，将源气体引入处理室中并将处理室内的压力设定为100Pa以上且250Pa以下，更优选为100Pa以上且200Pa以下，并且，对设置于处理室内的电极供应0.17W/cm2以上且0.5W/cm2以下，更优选为0.25W/cm2以上且0.35W/cm2以下的高频功率。
作为绝缘膜116的成膜条件，对具有上述压力的反应室供应具有上述功率密度的高频功率，由此在等离子体中源气体的分解效率得到提高，氧自由基增加，且促进源气体的氧化，使得绝缘膜116中的氧含量超过化学计量组成。另一方面，在以上述衬底温度形成的膜中，由于硅与氧的键合力较弱，因此，通过后面工序的加热处理而使膜中的氧的一部分脱离。其结果是，可以形成氧含量超过化学计量组成且由于被加热而其一部分的氧脱离的氧化物绝缘膜。
在绝缘膜116的形成工序中，绝缘膜114被用作氧化物半导体膜108的保护膜。因此，可以在减少对氧化物半导体膜108造成的损伤的同时使用功率密度高的高频功率形成绝缘膜116。
另外，作为绝缘膜116的成膜条件，通过增加相对于氧化性气体的包含硅的沉积气体的流量，可以减少绝缘膜116中的缺陷量。典型的是，能够形成缺陷量较少的氧化物绝缘膜，其中通过ESR测得的起因于硅悬空键且在g＝2.001处出现的信号的自旋密度低于6×1017spins/cm3，优选为3×1017spins/cm3以下，更优选为1.5×1017spins/cm3以下。其结果是，能够提高晶体管100的可靠性。
优选在形成绝缘膜114、116之后进行加热处理(以下，称为第二加热处理)。通过第二加热处理，可以降低包含于绝缘膜114、116中的氮氧化物。或者，通过第二加热处理，可以将包含于绝缘膜114、116中的氧的一部分移动到氧化物半导体膜108中以减少氧化物半导体膜108中的氧缺陷量。
将第二加热处理的温度典型地设定为低于400℃，优选低于375℃，进一步优选为150℃以上且350℃以下。第二加热处理可以在氮、氧、超干燥空气(含水量为20ppm以下，优选为1ppm以下，优选为10ppb以下的空气)或稀有气体(氩、氦等)的气氛下进行。优选在上述氮、氧、超干燥空气或稀有气体中不含有氢、水等。该加热处理可以使用电炉、RTA装置等进行。
接着，通过光刻工序在绝缘膜116上形成掩模，在绝缘膜114、116的所希望的区域形成开口部152c。此外，开口部152c以到达导电膜112b的方式形成(参照图16E及图16F)。
《第二栅电极的形成工序》
接着，以覆盖开口部152c的方式在绝缘膜116上形成导电膜120a、120b(参照图17A、图17B、图17C、图17D)。
图17A及图17B是在绝缘膜116上形成导电膜120a、120b时的成膜装置内的截面示意图。图17A及图17B示意性地示出：作为成膜装置的溅射装置；在该溅射装置中设置的靶材193；在靶材193的下方形成的等离子体194。
首先，在形成导电膜120a、120b时，在包含第三氧气体的气氛下进行等离子体放电。此时，对被形成导电膜120a、120b的绝缘膜116添加氧。在形成导电膜120a、120b时，该气氛除了第三氧气体以外还可以混有惰性气体(例如，氦气体、氩气体、氙气体等)。例如，优选的是，使用氩气体和第三氧气体，使第三氧气体的流量比氩气体大。通过使第三氧气体的流量比氩气体大，可以适当地对绝缘膜116添加氧。例如，作为导电膜120a、120b的形成条件，可以使成膜气体整体中的第四氧气体所占的比例为50％以上且100％以下，优选为80％以上且100％以下。
在图17A及图17B中，以虚线的箭头示意性地表示添加到绝缘膜116的氧或过剩氧。
形成导电膜120a、120b时的衬底温度为室温以上且低于340℃，优选为室温以上且300℃以下，更优选为100℃以上且250℃以下，进一步优选为100℃以上且200℃以下。通过在加热的同时形成导电膜120a、120b，导电膜120a、120b的结晶性可以得到提高。另一方面，当作为衬底102使用大型玻璃衬底(例如，第六代至第十代)时，在形成导电膜120a、120b时的衬底温度为150℃以上且低于340℃的情况下，衬底102有可能变形(应变或翘曲)。因此，在使用大型玻璃衬底的情况下，通过形成导电膜120a、120b时的衬底温度为100℃以上且低于150℃，可以抑制玻璃衬底的变形。
在本实施方式中，通过溅射法利用In-Ga-Zn金属氧化物靶材(In:Ga:Zn＝4:2:4.1[原子个数比])形成导电膜120a、120b。另外，将形成导电膜120a、120b时的衬底温度设定为170℃。作为形成导电膜120a、120b时的成膜气体，使用流量为100sccm的氧气体。
作为导电膜120a、120b，例如可以使用上述的氧化物半导体膜(例如，In：Ga：Zn＝1：1：1[原子个数比]、In:Ga:Zn＝1:3:2[原子个数比]、In:Ga:Zn＝1:3:4[原子个数比]、In:Ga:Zn＝1:3:6[原子个数比]、In:Ga:Zn＝3:1:2[原子个数比]、In:Ga:Zn＝4:2:3[原子个数比]、In:Ga:Zn＝5:1:6[原子个数比]等)。
虽然本实施方式示出在形成导电膜120a、120b时对绝缘膜116添加氧的方法，但是不局限于此。例如，也可以在形成导电膜120a、120b之后还对绝缘膜116添加氧。
作为对绝缘膜116添加氧的方法，例如可以使用包含铟、锡、硅的氧化物(也称为ITSO)靶材(In2O3:SnO2:SiO2＝85:10:5[重量％])形成厚度为5nm的ITSO膜作为氧化物导电膜。
此时，当氧化物导电膜的厚度为1nm以上且20nm以下，或者2nm以上且10nm以下时，可以适当地透过氧且抑制氧的释放，所以是优选的。然后，将氧透过氧化物导电膜添加到绝缘膜116。作为氧的添加方法，可以举出离子掺杂法、离子注入法、等离子体处理法等。当添加氧时，通过对衬底一侧施加偏压，可以有效地将氧添加到绝缘膜116。当施加偏压时，例如使用灰化装置，可以将施加到该灰化装置的衬底一侧的偏压的功率密度设定为1W/cm2以上且5W/cm2以下。此外，通过将添加氧时的衬底温度设定为室温以上且300℃以下，优选为100℃以上且250℃以下，可以高效地对绝缘膜116添加氧。
接着，通过将所形成的导电膜加工为所希望的形状，形成岛状导电膜120a及岛状导电膜120b(参照图17C及图17D)。
《保护绝缘膜的形成工序》
接着，在绝缘膜116及导电膜120a、120b上形成绝缘膜118(参照图17E及图17F)。
绝缘膜118包含氢和氮中的一个或两个。作为绝缘膜118，例如优选使用氮化硅膜。绝缘膜118例如可以通过溅射法或PECVD法形成。例如，当通过PECVD法形成绝缘膜118时，使衬底温度低于400℃，优选低于375℃，进一步优选为180℃以上且350℃以下。通过将绝缘膜118的形成时的衬底温度设定为上述范围，可以形成致密的膜，所以是优选的。另外，通过将绝缘膜118的形成时的衬底温度设定为上述范围，可以将绝缘膜114、116中的氧或者过剩氧移动到氧化物半导体膜108。
此外，也可以在形成绝缘膜118之后进行与上述第一加热处理或第二加热处理相同的加热处理(以下，称为第三加热处理)。如此，在形成绝缘膜118时将氧添加到绝缘膜116之后，以低于400℃，优选为低于375℃，进一步优选为180℃以上且350℃以下的温度进行加热处理，可以将绝缘膜116中的氧或者过剩氧移动到氧化物半导体膜108(尤其是氧化物半导体膜108b)中，由此可以填补氧化物半导体膜108中的氧缺陷。
另外，在绝缘膜107之下设置有绝缘膜106，在绝缘膜114、116之上设置有绝缘膜118。通过使用氧透过性低的材料，例如，氮化硅等形成绝缘膜106、118，可以将绝缘膜107、114、116所包含的氧封闭在氧化物半导体膜108一侧，所以可以有效地将氧移动到氧化物半导体膜108。
另外，绝缘膜118包含氢和氮中的一个或两个。因此，通过形成绝缘膜118，与绝缘膜118接触的导电膜120a、120b被添加氢和氮中的一个或两个，由此其载流子密度得到提高而可以被用作氧化物导电膜。
当作为绝缘膜118利用PECVD法形成氮化硅膜时，作为源气体优选使用包含硅的沉积气体、氮及氨。通过使用少于氮的氨，在等离子体中氨离解而产生活性种。该活性种将包括在包含硅的沉积气体中的硅与氢之间的键合及氮之间的三键切断。其结果，可以促进硅与氮的键合，而可以形成硅与氢的键合少、缺陷少且致密的氮化硅膜。另一方面，在氨量比氮量多时，包含硅的沉积气体及氮的分解不进展，硅与氢的键合会残留下来，而导致形成缺陷增加且不致密的氮化硅膜。由此，在源气体中，将相对于氨的氮流量比设定为5倍以上且50倍以下，优选为10倍以上且50倍以下。
在本实施方式中，作为绝缘膜118，通过利用PECVD装置并使用硅烷、氮及氨作为源气体，形成厚度为100nm的氮化硅膜。硅烷的流量为50sccm，氮的流量为5000sccm，氨的流量为100sccm。将处理室的压力设定为100Pa，将衬底温度设定为350℃，用27.12MHz的高频电源对平行板电极供应1000W的高频功率。PECVD装置是电极面积为6000cm2的平行板型PECVD装置，并且，将所供应的功率的换算为每单位面积的功率(功率密度)为1.7×10-1W/cm2。
通过上述工序，可以制造图9A及图9B所示的晶体管100J。
在晶体管100J的整个制造工序中，通过使衬底温度低于400℃，优选为低于375℃，更优选为180℃以上且350℃以下，即使使用大面积的衬底，也可以抑制衬底的变形(应变或翘曲)，所以是优选的。在晶体管100J的制造工序中，作为衬底温度变高的工序，典型地是，可以举出绝缘膜106、107的形成时的衬底温度(低于400℃，优选为250℃以上且350℃以下)、氧化物半导体膜108的形成时的衬底温度(室温以上且低于340℃，优选为100℃以上且200℃以下，更优选为100℃以上且低于150℃)、绝缘膜116、118的形成时的衬底温度(低于400℃，优选为低于375℃，进一步优选为180℃以上且350℃以下)、添加氧之后的第一加热处理或者第二加热处理的温度(低于400℃，优选为低于375℃，更优选为180℃以上且350℃以下)等被施加到衬底。
<1-7.晶体管的制造方法2>
接着，参照图18至图20说明本发明的一个方式的半导体装置的晶体管100M的制造方法。此外，图18至图20是说明半导体装置的制造方法的截面图，图18A、图18C、图18E、图19A、图19C、图20A是X1-X2所示的沟道长度方向，图18B、图18D、图18F、图19B、图19D、图20B是Y1-Y2所示的沟道宽度方向的截面图。
关于导电膜104、绝缘膜106、107、氧化物半导体膜108、导电膜112_1、导电膜112a_2(区域112a_2a、112a_2b)、导电膜112b_2(区域112b_2a、112b_2b)、导电膜112a_3及导电膜112b_3的形成方法，与上述晶体管100J的形成方法相同，所以可以参照图14及图15。
在本实施方式中，作为导电膜112使用如下叠层膜：依次层叠作为导电膜112_1的厚度为50nm的钨膜、作为导电膜112_2的厚度为200nm的铜膜以及作为导电膜112_3的厚度为50nm的钛膜。
接着，通过将导电膜112a_2、112b_2、112_3作为掩模，对导电膜112_1进行加工，形成彼此分离的岛状导电膜112a_1、112b_1。通过进行该工序，形成包括导电膜112a_1、导电膜112a_2(区域112a_2a、112a_2b)及导电膜112a_3的导电膜112a、包括导电膜112b_1、导电膜112b_2(区域112b_2a、112b_2b)及导电膜112b_3的导电膜112b(参照图18A及图18B)。
作为导电膜112a、112b的形成方法可以使用与晶体管100J相同的方法。
接着，在氧化物半导体膜108及导电膜112a、112b上形成绝缘膜114、116及绝缘膜118(参照图18C、图18D、图18E、图18F)。作为绝缘膜114、116、118的形成方法，可以使用与晶体管100J相同的方法。
此外，也可以在形成绝缘膜118之后进行与上述第一加热处理或第二加热处理相同的加热处理(以下，称为第三加热处理)。如此，在形成绝缘膜118时将氧添加到绝缘膜116之后，以低于400℃，优选为低于375℃，进一步优选为180℃以上且350℃以下的温度进行加热处理，可以将绝缘膜116中的氧或者过剩氧移动到氧化物半导体膜108(尤其是氧化物半导体膜108b)中，由此可以填补氧化物半导体膜108中的氧缺陷。
在此，参照图20对移动到氧化物半导体膜108中的氧进行说明。图20是示出因形成绝缘膜118时的衬底温度(典型的是低于375℃)或者形成绝缘膜118之后第二加热处理(典型的是低于375℃)而移动到氧化物半导体膜108中的氧的模型图。注意，在图20中，由虚线的箭头表示移动到氧化物半导体膜108中的氧(氧自由基、氧原子或者氧分子)。
当氧从接近于图20所示的氧化物半导体膜108的绝缘膜(在此，为绝缘膜107及绝缘膜114)移动到氧化物半导体膜108时，氧缺陷被填补。尤其是，在本发明的一个方式的半导体装置中，在通过溅射法形成氧化物半导体膜108b时，由于使用氧气体对绝缘膜107添加氧，因此绝缘膜107包含过剩氧区域。另外，在通过溅射法形成氧化物导电膜时，由于使用氧气体对绝缘膜116添加氧，所以绝缘膜116具有过剩氧区域。由此，由于氧化物半导体膜108夹在该包含过剩氧区域的绝缘膜之间，所以被有效地填补氧缺陷。
接着，通过光刻工序在绝缘膜118上形成掩模，在绝缘膜114、116、118的所希望的区域形成开口部152c。此外，开口部152c以到达导电膜112b的方式形成(参照图19A及图19B)。
接着，以覆盖开口部152c的方式在绝缘膜116上形成导电膜120a、120b(参照图19C及图19D)。导电膜120a、120b可以使用与晶体管100J相同的方法形成。
通过上述工序，可以制造图10C所示的晶体管100M。
本实施方式所示的结构、方法可以与其他实施方式所示的结构、方法适当地组合而实施。
(实施方式2)
在本实施方式中，参照图21至图28对可用于本发明的一个方式的氧化物半导体的组成、氧化物半导体的结构等进行说明。
2-1.氧化物半导体的组成
首先，说明氧化物半导体的组成。
氧化物半导体优选至少包含铟或锌。特别优选包含铟及锌。另外，优选的是，除此之外，还包含铝、镓、钇或锡等。另外，也可以包含选自硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种。
在此考虑氧化物半导体包含铟、元素M及锌的情况。注意，元素M为铝、镓、钇或锡等。作为其他的可用作元素M的元素，还有硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等。注意，作为元素M有时也可以组合多个上述元素。
首先，参照图21A、图21B及图21C说明根据本发明的一个方式的氧化物半导体所包含的铟、元素M及锌的优选的原子个数比范围。注意，在图21中，没有记载氧的原子个数比。将氧化物半导体所包含的铟、元素M及锌的原子个数比的各项分别称为[In]、[M]及[Zn]。
在图21A、图21B及图21C中，虚线表示[In]:[M]:[Zn]＝(1+α):(1-α):1的原子个数比(-1≤α≤1)的线、[In]:[M]:[Zn]＝(1+α):(1-α):2的原子个数比的线、[In]:[M]:[Zn]＝(1+α):(1-α):3的原子个数比的线、[In]:[M]:[Zn]＝(1+α):(1-α):4的原子个数比的线及[In]:[M]:[Zn]＝(1+α):(1-α):5的原子个数比的线。
点划线表示[In]:[M]:[Zn]＝1:1:β的原子个数比的(β≥0)的线、[In]:[M]:[Zn]＝1:2:β的原子个数比的线、[In]:[M]:[Zn]＝1:3:β的原子个数比的线、[In]:[M]:[Zn]＝1:4:β的原子个数比的线、[In]:[M]:[Zn]＝2:1:β的原子个数比的线及[In]:[M]:[Zn]＝5:1:β的原子个数比的线。
此外，双点划线表示[In]:[M]:[Zn]＝(1+γ):2:(1-γ)的原子个数比(-1≤γ≤1)的线。此外，图21所示的具有[In]:[M]:[Zn]＝0:2:1的原子个数比或其附近值的氧化物半导体容易具有尖晶石型结晶结构。
图21A和图21B示出本发明的一个方式的氧化物半导体所包含的铟、元素M及锌的优选的原子个数比范围的例子。
作为一个例子，图22示出[In]:[M]:[Zn]＝1:1:1的InMZnO4的结晶结构。图22是在从平行于b轴的方向上观察时的InMZnO4的结晶结构。图22所示的包含M、Zn、氧的层(以下，(M，Zn)层)中的金属元素表示元素M或锌。此时，元素M和锌的比例相同。元素M和锌可以相互置换，其排列不规则。
InMZnO4具有层状结晶结构(也称为层状结构)，如图22所示，包含铟及氧的层(下面称为In层):包含元素M、锌及氧的(M，Zn)层＝1:2。
铟和元素M可以相互置换。因此，可以用铟取代(M，Zn)层中的元素M，将该层表示为(In，M，Zn)层。在此情况下，具有In层:(In，M，Zn)层＝1:2的层状结构。
具有[In]:[M]:[Zn]＝1:1:2的原子个数比的氧化物半导体具有In层:(M，Zn)层＝1:3的层状结构。就是说，当[Zn]相对于[In]及[M]增大时，在氧化物半导体被晶化的情况下，相对于In层的(M，Zn)层的比例增加。
注意，在氧化物半导体中，在In层:(M，Zn)层＝1:非整数时，有时具有多种In层:(M，Zn)层＝1:整数的层状结构。例如，在[In]:[M]:[Zn]＝1:1:1.5的情况下，有时具有In层:(M，Zn)层＝1:2的层状结构和In层:(M，Zn)层＝1:3的层状结构混在一起的层状结构。
例如，当使用溅射装置形成氧化物半导体时，形成其原子个数比与靶材的原子个数比不同的膜。尤其是，根据成膜时的衬底温度，有时膜的[Zn]小于靶材的[Zn]。
有时在氧化物半导体中，多个相共存(例如，二相共存、三相共存等)。例如，在是[In]:[M]:[Zn]＝0:2:1的原子个数比的附近值的原子个数比的情况下，尖晶石型结晶结构和层状结晶结构的二相容易共存。在是[In]:[M]:[Zn]＝1:0:0的原子个数比的附近值的原子个数比的情况下，方铁锰矿型结晶结构和层状结晶结构的二相容易共存。当在氧化物半导体中多个相共存时，在不同的结晶结构之间有时形成晶界(也称为grain boundary)。
通过增高铟含量，可以提高氧化物半导体的载流子迁移率(电子迁移率)。这是因为：在包含铟、元素M及锌的氧化物半导体中，重金属的s轨道主要有助于载流子传导，通过增高铟含量，s轨道重叠的区域变大，由此铟含量高的氧化物半导体的载流子迁移率比铟含量低的氧化物半导体高。
另一方面，氧化物半导体的铟含量及锌含量变低时，载流子迁移率变低。因此，在是[In]:[M]:[Zn]＝0:1:0的原子个数比及其附近值的原子个数比(例如，图21C中的区域C)的情况下，绝缘性变高。
因此，本发明的一个方式的氧化物半导体优选具有图21A的以区域A表示的原子个数比，此时该氧化物半导体容易具有载流子迁移率高且晶界少的层状结构。
图21B中的区域B示出[In]:[M]:[Zn]＝4:2:3至4.1及其附近值。附近值例如包含[In]:[M]:[Zn]＝5:3:4的原子个数比。具有以区域B表示的原子个数比的氧化物半导体尤其是具有高结晶性及高载流子迁移率的优异的氧化物半导体。
注意，氧化物半导体形成层状结构的条件不是根据原子个数比唯一决定的。根据原子个数比，形成层状结构的难以有差异。另一方面，即使在原子个数比相同的情况下，也根据形成条件，有时具有层状结构，有时不具有层状结构。因此，图示的区域是表示氧化物半导体具有层状结构时的原子个数比的区域，区域A至区域C的境界不严格。
2-2.将氧化物半导体用于晶体管的结构
接着，说明将上述氧化物半导体用于晶体管的情况。
通过将上述氧化物半导体用于晶体管，可以减少晶界中的载流子散乱等，因此可以实现场效应迁移率高的晶体管。另外，可以实现可靠性高的晶体管。
此外，优选将载流子密度低的氧化物半导体用于晶体管。例如，将氧化物半导体的载流子密度设定为低于8×1011/cm3，优选低于1×1011/cm3，更优选低于1×1010/cm3且1×10-9/cm3以上。
另外，因为在高纯度本征或实质上高纯度本征的氧化物半导体中，载流子发生源少，所以可以降低载流子密度。此外，高纯度本征或实质上高纯度本征的氧化物半导体的缺陷态密度低，所以有时其陷阱态密度也降低。
此外，被氧化物半导体的陷阱能级俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的氧化物半导体中形成沟道区域的晶体管的电特性不稳定。
因此，为了使晶体管的电特性稳定，降低氧化物半导体中的杂质浓度是有效的。为了降低氧化物半导体中的杂质浓度，优选还降低靠近的膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
在此，说明氧化物半导体中的各杂质的影响。
在氧化物半导体包含第14族元素之一的硅或碳时，在氧化物半导体中形成缺陷态。因此，将氧化物半导体中的硅或碳的浓度、与氧化物半导体的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
另外，当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷态而形成载流子。因此，使用包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。由此，优选降低氧化物半导体中的碱金属或碱土金属的浓度。具体而言，使通过SIMS测得的氧化物半导体中的碱金属或碱土金属的浓度为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当氧化物半导体包含氮时，产生作为载流子的电子，并载流子密度增加，而氧化物半导体容易被n型化。其结果，将含有氮的氧化物半导体用于半导体的晶体管容易具有常开启型特性。因此，优选尽可能地减少该氧化物半导体中的氮，例如，利用SIMS分析测得的氧化物半导体中的氮浓度小于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧缺陷。当氢进入该氧缺陷时，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体中的氢。具体而言，在氧化物半导体中，利用SIMS测得的氢浓度低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。
通过将杂质充分得到降低的氧化物半导体用于晶体管的沟道形成区域，可以赋予稳定的电特性。
〈2-3.氧化物半导体的叠层结构〉
接着，对该氧化物半导体采用双层结构或三层结构的情况进行说明。参照图23，对与氧化物半导体S1、氧化物半导体S2及氧化物半导体S3的叠层结构接触的绝缘体的能带图及与氧化物半导体S2及氧化物半导体S3的叠层结构接触的绝缘体的能带图进行说明。
图23A是包括绝缘体I1、氧化物半导体S1、氧化物半导体S2、氧化物半导体S3及绝缘体I2的叠层结构的厚度方向上的能带图的一个例子。另外，图23B是包括绝缘体I1、氧化物半导体S2、氧化物半导体S3及绝缘体I2的叠层结构的厚度方向上的能带图的一个例子。注意，为了便于理解，能带图示出绝缘体I1、氧化物半导体S1、氧化物半导体S2、氧化物半导体S3及绝缘体I2的导带底的能级(Ec)。
优选的是，氧化物半导体S1、氧化物半导体S3的导带底的能级比氧化物半导体S2更靠近真空能级，典型的是，氧化物半导体S2的导带底的能级与氧化物半导体S1、氧化物半导体S3的导带底的能级的差为0.15eV以上、0.5eV以上且2eV以下或者1eV以下。就是说，与氧化物半导体S1、氧化物半导体S3相比，氧化物半导体S2的电子亲和势大，氧化物半导体S1、氧化物半导体S3的电子亲和势与氧化物半导体S2的电子亲和势的差为0.15eV以上、0.5eV以上且2eV以下或者1eV以下。
如图23A和图23B所示，在氧化物半导体S1、氧化物半导体S2、氧化物半导体S3中，导带底的能级平缓地变化。换言之，也可以将上述情况表达为导带底的能级连续地变化或者连续地接合。为了实现这种能带图，优选降低形成在氧化物半导体S1与氧化物半导体S2的界面或者氧化物半导体S2与氧化物半导体S3的界面的混合层的缺陷态密度。
具体而言，通过使氧化物半导体S1和氧化物半导体S2、氧化物半导体S2和氧化物半导体S3包含氧之外的共同元素(主要成分)，可以形成缺陷态密度低的混合层。例如，在氧化物半导体S2为In-Ga-Zn氧化物的情况下，作为氧化物半导体S1、氧化物半导体S3优选使用In-Ga-Zn氧化物半导体、Ga-Zn氧化物半导体、氧化镓等。
此时，氧化物半导体S2成为载流子的主要路径。因为可以降低氧化物半导体S1与氧化物半导体S2的界面以及氧化物半导体S2与氧化物半导体S3的界面的缺陷态密度，所以界面散射对载流子传导的影响小，从而可以得到大通态电流。
在电子被陷阱能级俘获时，被俘获的电子像固定电荷那样动作，导致晶体管的阈值电压向正方向漂移。通过设置氧化物半导体S1、氧化物半导体S3，可以使陷阱能级远离氧化物半导体S2。通过采用该结构，可以防止晶体管的阈值电压向正方向漂移。
作为氧化物半导体S1、氧化物半导体S3，使用其导电率比氧化物半导体S2充分低的材料。此时，氧化物半导体S2、氧化物半导体S2与氧化物半导体S1的界面以及氧化物半导体S2与氧化物半导体S3的界面主要被用作沟道区域。例如，氧化物半导体S1、氧化物半导体S3可以使用具有在图21C中以绝缘性高的区域C表示的原子个数比的氧化物半导体。注意，图21C所示的区域C表示[In]:[M]:[Zn]＝0:1:0或其附近值的原子个数比。
尤其是，当作为氧化物半导体S2使用具有以区域A表示的原子个数比的氧化物半导体时，作为氧化物半导体S1及氧化物半导体S3优选使用[M]/[In]为1以上，优选为2以上的氧化物半导体。另外，作为氧化物半导体S3，优选使用能够得到充分高的绝缘性的[M]/([Zn]+[In])为1以上的氧化物半导体。
<2-4.氧化物半导体的结构>
下面，说明氧化物半导体的结构。
氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体有CAAC-OS(c-axis-aligned crystalline oxide semiconductor)、多晶氧化物半导体、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-likeoxide semiconductor)及非晶氧化物半导体等。
从其他观点看来，氧化物半导体被分为非晶氧化物半导体和结晶氧化物半导体。作为结晶氧化物半导体，有单晶氧化物半导体、CAAC-OS、多晶氧化物半导体以及nc-OS等。
一般而言，非晶结构具有如下特征：具有各向同性而不具有不均匀结构；处于亚稳态且原子的配置没有被固定化；键角不固定；具有短程有序而不具有长程有序；等。
即，不能将稳定的氧化物半导体称为完全非晶(completely amorphous)氧化物半导体。另外，不能将不具有各向同性(例如，在微小区域中具有周期结构)的氧化物半导体称为完全非晶氧化物半导体。另一方面，a-like OS不具有各向同性但却是具有空洞(void)的不稳定结构。在不稳定这一点上，a-like OS在物性上接近于非晶氧化物半导体。
《CAAC-OS》
首先，说明CAAC-OS。
CAAC-OS是包含多个c轴取向的结晶部(也称为颗粒)的氧化物半导体之一。
说明使用X射线衍射(XRD：X-Ray Diffraction)对CAAC-OS进行分析时的情况。例如，当利用out-of-plane法分析包含分类为空间群R-3m的InGaZnO4结晶的CAAC-OS的结构时，如图24A所示，在衍射角(2θ)为31°附近出现峰值。由于该峰值来源于InGaZnO4结晶的(009)面，由此可确认到在CAAC-OS中结晶具有c轴取向性，并且c轴朝向大致垂直于形成CAAC-OS的膜的面(也称为被形成面)或顶面的方向。注意，除了2θ为31°附近的峰值以外，有时在2θ为36°附近时也出现峰值。2θ为36°附近的峰值起因于分类为空间群Fd-3m的结晶结构。因此，优选的是，在CAAC-OS中不出现该峰值。
另一方面，当利用从平行于被形成面的方向使X射线入射到样品的in-plane法分析CAAC-OS的结构时，在2θ为56°附近出现峰值。该峰值来源于InGaZnO4结晶的(110)面。并且，即使将2θ固定为56°附近并在以样品面的法线向量为轴(φ轴)旋转样品的条件下进行分析(φ扫描)，也如图24B所示的那样观察不到明确的峰值。另一方面，当对单晶InGaZnO4将2θ固定为56°附近来进行φ扫描时，如图24C所示，观察到来源于相等于(110)面的结晶面的六个峰值。因此，由使用XRD的结构分析可以确认到CAAC-OS中的a轴和b轴的取向没有规律性。
接着，说明利用电子衍射分析的CAAC-OS。例如，当对包含InGaZnO4结晶的CAAC-OS在平行于CAAC-OS的被形成面的方向上入射束径为300nm的电子束时，有可能出现图24D所示的衍射图案(也称为选区电子衍射图案)。在该衍射图案中包含起因于InGaZnO4结晶的(009)面的斑点。因此，电子衍射也示出CAAC-OS所包含的颗粒具有c轴取向性，并且c轴朝向大致垂直于被形成面或顶面的方向。另一方面，图24E示出对相同的样品在垂直于样品面的方向上入射束径为300nm的电子束时的衍射图案。从图24E观察到环状的衍射图案。因此，使用束径为300nm的电子束的电子衍射也示出CAAC-OS所包含的颗粒的a轴和b轴不具有取向性。可以认为图24E中的第一环起因于InGaZnO4结晶的(010)面和(100)面等。另外，可以认为图24E中的第二环起因于(110)面等。
另外，在利用透射电子显微镜(TEM：Transmission Electron Microscope)观察所获取的CAAC-OS的明视场图像与衍射图案的复合分析图像(也称为高分辨率TEM图像)中，可以观察到多个颗粒。然而，即使在高分辨率TEM图像中，有时也观察不到颗粒与颗粒之间的明确的边界，即晶界(grain boundary)。因此，可以说在CAAC-OS中，不容易发生起因于晶界的电子迁移率的降低。
图25A示出从大致平行于样品面的方向观察的CAAC-OS的截面的高分辨率TEM图像。利用球面像差校正(Spherical Aberration Corrector)功能进行高分辨率TEM图像的观察。尤其将利用球面像差校正功能获取的高分辨率TEM图像称为Cs校正高分辨率TEM图像。例如可以使用日本电子株式会社制造的原子分辨率分析型电子显微镜JEM-ARM200F等观察Cs校正高分辨率TEM图像。
从图25A可确认到其中金属原子排列为层状的颗粒。并且可知一个颗粒的尺寸为1nm以上或者3nm以上。因此，也可以将颗粒称为纳米晶(nc：nanocrystal)。另外，也可以将CAAC-OS称为具有CANC(C-Axis Aligned nanocrystals：c轴取向纳米晶)的氧化物半导体。颗粒反映CAAC-OS膜的被形成面或顶面的凸凹并平行于CAAC-OS的被形成面或顶面。
另外，图25B及图25C示出从大致垂直于样品面的方向观察所获取的CAAC-OS的平面的Cs校正高分辨率TEM图像。图25D及图25E是通过对图25B及图25C进行图像处理得到的图像。下面说明图像处理的方法。首先，通过对图25B进行快速傅里叶变换(FFT：FastFourier Transform)处理，获取FFT图像。接着，以保留所获取的FFT图像中的离原点2.8nm-1至5.0nm-1的范围的方式进行掩模处理。接着，对经过掩模处理的FFT图像进行快速傅立叶逆变换(IFFT：Inverse Fast Fourier Transform)处理而获取经过图像处理的图像。将所获取的图像称为FFT滤波图像。FFT滤波图像是从Cs校正高分辨率TEM图像中提取出周期分量的图像，其示出晶格排列。
在图25D中，以虚线示出晶格排列被打乱的部分。由虚线围绕的区域是一个颗粒。并且，以虚线示出的部分是颗粒与颗粒的联结部。虚线呈现六角形，由此可知颗粒为六角形。注意，颗粒的形状并不局限于正六角形，不是正六角形的情况较多。
在图25E中，以虚线示出晶格排列一致的区域与其他晶格排列一致的区域之间的部分。在点线附近也无法确认到明确的晶界。当以点线附近的晶格点为中心周围的晶格点相接时，可以形成畸变的六角形、五角形及/或七角形等。即，可知通过使晶格排列畸变，可抑制晶界的形成。这可能是由于CAAC-OS可容许因如下原因而发生的畸变：在a-b面方向上的原子排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等。
如上所示，CAAC-OS具有c轴取向性，其多个颗粒(纳米晶)在a-b面方向上连结而结晶结构具有畸变。因此，也可以将CAAC-OS称为CAA crystal(c-axis-aligned a-b-plane-anchored crystal)。
CAAC-OS是结晶性高的氧化物半导体。氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧缺陷等)少的氧化物半导体。
此外，杂质是指氧化物半导体的主要成分以外的元素，诸如氢、碳、硅和过渡金属元素等。例如，与氧的键合力比构成氧化物半导体的金属元素强的硅等元素会夺取氧化物半导体中的氧，由此打乱氧化物半导体的原子排列，导致结晶性下降。另外，由于铁或镍等重金属、氩、二氧化碳等的原子半径(或分子半径)大，所以会打乱氧化物半导体的原子排列，导致结晶性下降。
《nc-OS》
接着，对nc-OS进行说明。
说明使用XRD装置对nc-OS进行分析的情况。例如，当利用out-of-plane法分析nc-OS的结构时，不出现表示取向性的峰值。换言之，nc-OS的结晶不具有取向性。
另外，例如，当使包含InGaZnO4结晶的nc-OS薄片化，并在平行于被形成面的方向上使束径为50nm的电子束入射到厚度为34nm的区域时，观察到如图26A所示的环状衍射图案(纳米束电子衍射图案)。另外，图26B示出将束径为1nm的电子束入射到相同的样品时的衍射图案(纳米束电子衍射图案)。从图26B观察到环状区域内的多个斑点。因此，nc-OS在入射束径为50nm的电子束时观察不到秩序性，但是在入射束径为1nm的电子束时确认到秩序性。
另外，当使束径为1nm的电子束入射到厚度小于10nm的区域时，如图26C所示，有时观察到斑点被配置为准正六角形的电子衍射图案。由此可知，nc-OS在厚度小于10nm的范围内包含秩序性高的区域，即结晶。注意，因为结晶朝向各种各样的方向，所以也有观察不到有规律性的电子衍射图案的区域。
图26D示出从大致平行于被形成面的方向观察的nc-OS的截面的Cs校正高分辨率TEM图像。在nc-OS的高分辨率TEM图像中有如由辅助线所示的部分那样能够观察到结晶部的区域和观察不到明确的结晶部的区域。nc-OS所包含的结晶部的尺寸为1nm以上且10nm以下，尤其大多为1nm以上且3nm以下。注意，有时将其结晶部的尺寸大于10nm且是100nm以下的氧化物半导体称为微晶氧化物半导体(micro crystalline oxide semiconductor)。例如，在nc-OS的高分辨率TEM图像中，有时无法明确地观察到晶界。注意，纳米晶的来源有可能与CAAC-OS中的颗粒相同。因此，下面有时将nc-OS的结晶部称为颗粒。
如此，在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的颗粒之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-like OS或非晶氧化物半导体没有差别。
另外，由于在颗粒(纳米晶)之间结晶取向没有规律性，所以也可以将nc-OS称为包含RANC(Random Aligned nanocrystals：无规取向纳米晶)的氧化物半导体或包含NANC(Non-Aligned nanocrystals：无取向纳米晶)的氧化物半导体。
nc-OS是规律性比非晶氧化物半导体高的氧化物半导体。因此，nc-OS的缺陷态密度比a-like OS或非晶氧化物半导体低。但是，在nc-OS中的不同的颗粒之间观察不到晶体取向的规律性。所以，nc-OS的缺陷态密度比CAAC-OS高。
《a-like OS》
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。
图27示出a-like OS的高分辨率截面TEM图像。在此，图27A示出电子照射开始时的a-like OS的高分辨率截面TEM图像。图27B示出照射4.3 108e-/nm2的电子(e-)之后的a-like OS的高分辨率截面TEM图像。由图27A和图27B可知，a-like OS从电子照射开始时被观察到在纵向方向上延伸的条状明亮区域。另外，可知明亮区域的形状在照射电子之后变化。明亮区域被估计为空洞或低密度区域。
由于a-like OS包含空洞，所以其结构不稳定。为了证明与CAAC-OS及nc-OS相比a-like OS具有不稳定的结构，下面示出电子照射所导致的结构变化。
作为样品，准备a-like OS、nc-OS和CAAC-OS。每个样品都是In-Ga-Zn氧化物。
首先，取得各样品的高分辨率截面TEM图像。由高分辨率截面TEM图像可知，每个样品都具有结晶部。
已知InGaZnO4结晶的单位晶格具有所包括的三个In-O层和六个Ga-Zn-O层共计九个层在c轴方向上以层状层叠的结构。这些彼此靠近的层之间的间隔与(009)面的晶格表面间隔(也称为d值)几乎相等，由结晶结构分析求出其值为0.29nm。由此，以下可以将晶格条纹的间隔为0.28nm以上且0.30nm以下的部分看作InGaZnO4结晶部。晶格条纹对应于InGaZnO4结晶的a-b面。
图28示出调查了各样品的结晶部(22至30处)的平均尺寸的例子。注意，结晶部尺寸对应于上述晶格条纹的长度。由图28可知，在a-like OS中，结晶部根据有关取得TEM图像等的电子的累积照射量逐渐变大。由图28可知，在利用TEM的观察初期尺寸为1.2nm左右的结晶部(也称为初始晶核)在电子(e-)的累积照射量为4.2×108e-/nm2时生长到1.9nm左右。另一方面，可知nc-OS和CAAC-OS在开始电子照射时到电子的累积照射量为4.2×108e-/nm2的范围内，结晶部的尺寸都没有变化。由图28可知，无论电子的累积照射量如何，nc-OS及CAAC-OS的结晶部尺寸分别为1.3nm左右及1.8nm左右。此外，使用日立透射电子显微镜H-9000NAR进行电子束照射及TEM的观察。作为电子束照射条件，加速电压为300kV；电流密度为6.7×105e-/(nm2·s)；照射区域的直径为230nm。
如此，有时电子照射引起a-like OS中的结晶部的生长。另一方面，在nc-OS和CAAC-OS中，几乎没有电子照射所引起的结晶部的生长。也就是说，a-like OS与CAAC-OS及nc-OS相比具有不稳定的结构。
此外，由于a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具体地，a-likeOS的密度为具有相同组成的单晶的78.6％以上且小于92.3％。nc-OS的密度及CAAC-OS的密度为具有相同组成的单晶的92.3％以上且小于100％。注意，难以形成其密度低于单晶的密度的78％的氧化物半导体。
例如，在满足In:Ga:Zn＝1:1:1[原子个数比]的氧化物半导体中，具有菱方晶系结构的单晶InGaZnO4的密度为6.357g/cm3。因此，例如，在满足In:Ga:Zn＝1:1:1[原子个数比]的氧化物半导体中，a-like OS的密度为5.0g/cm3以上且低于5.9g/cm3。另外，例如，在满足In:Ga:Zn＝1:1:1[原子个数比]的氧化物半导体中，nc-OS的密度和CAAC-OS的密度为5.9g/cm3以上且低于6.3g/cm3。
注意，当不存在相同组成的单晶时，通过以任意比例组合组成不同的单晶，可以估计出相当于所希望的组成的单晶的密度。根据组成不同的单晶的组合比例使用加权平均估计出相当于所希望的组成的单晶的密度即可。注意，优选尽可能减少所组合的单晶的种类来估计密度。
如上所述，氧化物半导体具有各种结构及各种特性。注意，氧化物半导体例如可以是包括非晶氧化物半导体、a-like OS、nc-OS和CAAC-OS中的两种以上的叠层膜。
<2-5.氧化物半导体的载流子密度>
以下，对氧化物半导体的载流子密度进行说明。
作为给氧化物半导体的载流子密度带来影响的因子，可以举出氧化物半导体中的氧空位(Vo)或氧化物半导体中的杂质等。
当氧化物半导体中的氧空位增多时，氢与该氧空位键合(也可以将该状态称为VoH)，而缺陷态密度增高。或者，当氧化物半导体中的杂质增多时，起因于该杂质的增多，缺陷态密度也增高。由此，可以通过控制氧化物半导体中的缺陷态密度，控制氧化物半导体的载流子密度。
下面，对将氧化物半导体用于沟道区域的晶体管进行说明。
在以抑制晶体管的阈值电压的负向漂移或降低晶体管的关态电流为目的的情况下，优选减少氧化物半导体的载流子密度。在以降低氧化物半导体的载流子密度为目的的情况下，可以降低氧化物半导体中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。高纯度本征的氧化物半导体的载流子密度低于8×1015cm-3，优选低于1×1011cm-3，更优选低于1×1010cm-3，且为1×10-9cm-3以上，即可。
另一方面，在以增加晶体管的通态电流或提高晶体管的场效应迁移率为目的的情况下，优选增加氧化物半导体的载流子密度。在以增加氧化物半导体的载流子密度为目的的情况下，稍微增加氧化物半导体的杂质浓度，或者稍微增高氧化物半导体的缺陷态密度即可。或者，优选缩小氧化物半导体的带隙即可。例如，在得到晶体管的Id-Vg特性的导通/截止比的范围中，杂质浓度稍高或缺陷态密度稍高的氧化物半导体可以被看作实质上本征。此外，因电子亲和势大而带隙小的热激发电子(载流子)密度增高的氧化物半导体可以被看作实质上本征。另外，在使用电子亲和势较大的氧化物半导体的情况下，晶体管的阈值电压更低。
上述载流子密度增高的氧化物半导体稍微被n型化。因此，也可以将载流子密度增高的氧化物半导体称为“Slightly-n”。
实质上本征的氧化物半导体的载流子密度优选为1×105cm-3以上且低于1×1018cm-3，进一步优选为1×107cm-3以上且1×1017cm-3以下，进一步优选为1×109cm-3以上且5×1016cm-3以下，进一步优选为1×1010cm-3以上且1×1016cm-3以下，进一步优选为1×1011cm-3以上且1×1015cm-3以下。
本实施方式所示的结构可以与其他实施方式或实施例所示的结构适当地组合而使用。
(实施方式3)
在本实施方式中，使用图29至图35说明包括前面的实施方式中例示出的晶体管的显示装置的一个例子。
图29是示出显示装置的一个例子的俯视图。图29所示的显示装置700包括：设置在第一衬底701上的像素部702；设置在第一衬底701上的源极驱动电路部704、栅极驱动电路部706；以围绕像素部702、源极驱动电路部704及栅极驱动电路部706的方式设置的密封剂712；以及以与第一衬底701对置的方式设置的第二衬底705。注意，由密封剂712密封第一衬底701及第二衬底705。也就是说，像素部702、源极驱动电路部704及栅极驱动电路部706被第一衬底701、密封剂712及第二衬底705密封。注意，虽然在图29中未图示，但是在第一衬底701与第二衬底705之间设置有显示元件。
另外，在显示装置700中，在第一衬底701上的不由密封剂712围绕的区域中设置有分别电连接于像素部702、源极驱动电路部704及栅极驱动电路部706、及栅极驱动电路部706的FPC端子部708(FPC：Flexible printed circuit：柔性印刷电路)。另外，FPC端子部708连接于FPC716，并且通过FPC716对像素部702、源极驱动电路部704及栅极驱动电路部706供应各种信号等。另外，像素部702、源极驱动电路部704、栅极驱动电路部706以及FPC端子部708各与信号线710连接。由FPC716供应的各种信号等通过信号线710被供应到像素部702、源极驱动电路部704、栅极驱动电路部706以及FPC端子部708。
另外，也可以在显示装置700中设置多个栅极驱动电路部706。另外，作为显示装置700，虽然示出将源极驱动电路部704及栅极驱动电路部706形成在与像素部702相同的第一衬底701上的例子，但是并不局限于该结构。例如，可以只将栅极驱动电路部706形成在第一衬底701上，或者可以只将源极驱动电路部704形成在第一衬底701上。此时，也可以采用将形成有源极驱动电路或栅极驱动电路等的衬底(例如，由单晶半导体膜、多晶半导体膜形成的驱动电路衬底)形成于第一衬底701的结构。另外，对另行形成的驱动电路衬底的连接方法没有特别的限制，而可以采用COG(Chip On Glass：玻璃覆晶封装)方法、引线键合方法等。
另外，显示装置700所包括的像素部702、源极驱动电路部704及栅极驱动电路部706包括多个晶体管，并可以应用本发明的一个方式的半导体装置的晶体管。
另外，显示装置700可以包括各种元件。作为该元件的例子，例如可以举出电致发光(EL)元件(包含有机物及无机物的EL元件、有机EL元件、无机EL元件、LED等)、发光晶体管元件(根据电流发光的晶体管)、电子发射元件、液晶元件、电子墨水元件、电泳元件、电湿润(electrowetting)元件、等离子体显示器(PDP)、MEMS(微电子机械系统)、显示器(例如光栅光阀(GLV)、数字微镜设备(DMD)、数码微快门(DMS)元件、干涉调制(IMOD)元件等)、压电陶瓷显示器等。
此外，作为使用EL元件的显示装置的一个例子，有EL显示器等。作为使用电子发射元件的显示装置的一个例子，有场致发射显示器(FED)或SED方式平面型显示器(SED：Surface-conduction Electron-emitter Display，表面传导电子发射显示器)等。作为使用液晶元件的显示装置的例子，有液晶显示器(透射式液晶显示器、半透射式液晶显示器、反射式液晶显示器、直观式液晶显示器、投射式液晶显示器)等。作为使用电子墨水元件或电泳元件的显示装置的一个例子，有电子纸等。注意，当实现半透射式液晶显示器或反射式液晶显示器时，使像素电极的一部分或全部具有反射电极的功能。例如，使像素电极的一部分或全部包含铝、银等。并且，此时也可以将SRAM等存储电路设置在反射电极下。由此，可以进一步降低功耗。
作为显示装置700的显示方式，可以采用逐行扫描方式或隔行扫描方式等。另外，作为当进行彩色显示时在像素中控制的颜色要素，不局限于RGB(R表示红色，G表示绿色，B表示蓝色)这三种颜色。例如，可以由R像素、G像素、B像素及W(白色)像素的四个像素构成。或者，如PenTile排列，也可以由RGB中的两个颜色构成一个颜色要素，并根据颜色要素选择不同的两个颜色来构成。或者可以对RGB追加黄色(yellow)、青色(cyan)、品红色(magenta)等中的一种以上的颜色。另外，各个颜色要素的点的显示区域的大小可以不同。但是，所公开的发明不局限于彩色显示的显示装置，而也可以应用于黑白显示的显示装置。
另外，为了将白色光(W)用于背光(有机EL元件、无机EL元件、LED、荧光灯等)使显示装置进行全彩色显示，也可以使用着色层(也称为滤光片)。作为着色层，例如可以适当地组合红色(R)、绿色(G)、蓝色(B)、黄色(Y)等而使用。通过使用着色层，可以与不使用着色层的情况相比进一步提高颜色再现性。此时，也可以通过设置包括着色层的区域和不包括着色层的区域，将不包括着色层的区域中的白色光直接用于显示。通过部分地设置不包括着色层的区域，在进行明亮的显示时，有时可以减少着色层所引起的亮度降低而减少功耗两成至三成左右。但是，在使用有机EL元件或无机EL元件等自发光元件进行全彩色显示时，也可以从具有各发光颜色的元件发射R、G、B、Y、W。通过使用自发光元件，有时与使用着色层的情况相比进一步减少功耗。
此外，作为彩色化的方式，除了经过滤色片将来自上述白色光的发光的一部分转换为红色、绿色及蓝色的方式(滤色片方式)之外，还可以使用分别使用红色、绿色及蓝色的发光的方式(三色方式)以及将来自蓝色光的发光的一部分转换为红色或绿色的方式(颜色转换方式或量子点方式)。
在本实施方式中，使用图30及图32说明作为显示元件使用液晶元件及EL元件的结构。图30是沿着图29所示的点划线Q-R的截面图，作为显示元件使用液晶元件的结构。另外，图32是沿着图29所示的点划线Q-R的截面图，作为显示元件使用EL元件。
下面，首先说明图30及图32的共同部分，接着说明不同的部分。
<3-1.显示装置的共同部分的说明>
图30及图32所示的显示装置700包括：引绕布线部711；像素部702；源极驱动电路部704；以及FPC端子部708。另外，引绕布线部711包括信号线710。另外，像素部702包括晶体管750及电容器790。另外，源极驱动电路部704包括晶体管752。
晶体管750及晶体管752具有与上述晶体管100同样的结构。晶体管750及晶体管752也可以具有使用上述实施方式所示的其他晶体管的结构。
在本实施方式中使用的晶体管包括高纯度化且氧缺陷的形成被抑制的氧化物半导体膜。该晶体管可以降低关态电流。因此，可以延长图像信号等电信号的保持时间，在供电状态下也可以延长写入间隔。因此，可以降低刷新工作的频度，由此可以发挥抑制功耗的效果。
另外，在本实施方式中使用的晶体管能够得到较高的场效应迁移率，因此能够进行高速驱动。例如，通过将这种能够进行高速驱动的晶体管用于液晶显示装置，可以在同一衬底上形成像素部的开关晶体管及用于驱动电路部的驱动晶体管。也就是说，因为作为驱动电路不需要另行使用由硅片等形成的半导体装置，所以可以缩减半导体装置的构件数。另外，在像素部中可以通过使用能够进行高速驱动的晶体管提供高品质的图像。
电容器790包括：通过对与晶体管750所包括的被用作第一栅电极的导电膜相同的导电膜进行加工而形成的下部电极；以及通过对与晶体管750所包括的被用作源电极和漏电极的导电膜相同的导电膜进行加工而形成的上部电极。另外，在下部电极与上部电极之间设置有通过形成与晶体管750所包括的被用作第一栅极绝缘膜的绝缘膜相同的绝缘膜而形成的绝缘膜。就是说，电容器790具有将用作电介质膜的绝缘膜夹在一对电极之间的叠层型结构。
另外，在图30及图32中，在晶体管750、晶体管752及电容器790上设置有平坦化绝缘膜770。
作为平坦化绝缘膜770，可以使用聚酰亚胺树脂、丙烯酸树脂、聚酰亚胺酰胺树脂、苯并环丁烯树脂、聚酰胺树脂、环氧树脂等具有耐热性的有机材料。通过层叠由这些材料形成的多个绝缘膜，可以形成平坦化绝缘膜770。另外，也可以采用不设置平坦化绝缘膜770的结构。
在图30及图32中示出像素部702所包括的晶体管750及源极驱动电路部704所包括的晶体管752使用相同的结构的晶体管的结构，但是不局限于此。例如，像素部702及源极驱动电路部704也可以使用不同晶体管。具体而言，可以举出像素部702使用交错型晶体管，且源极驱动电路部704使用实施方式1所示的反交错型晶体管的结构，或者像素部702使用实施方式1所示的反交错型晶体管，且源极驱动电路部704使用交错型晶体管的结构等。此外，也可以将上述源极驱动电路部704置换为栅极驱动电路部。
信号线710与被用作晶体管750、752的源电极及漏电极的导电膜在同一工序中形成。例如，当使用包含铜元素的材料形成信号线710时，起因于布线电阻的信号延迟等较少，而可以实现大屏幕的显示。
另外，FPC端子部708包括连接电极760、各向异性导电膜780及FPC716。连接电极760与被用作晶体管750、752的源电极及漏电极的导电膜在同一工序中形成。另外，连接电极760与FPC716所包括的端子通过各向异性导电膜780电连接。
另外，作为第一衬底701及第二衬底705，例如可以使用玻璃衬底。另外，作为第一衬底701及第二衬底705，也可以使用具有柔性的衬底。作为该具有柔性的衬底，例如可以举出塑料衬底等。
另外，在第一衬底701与第二衬底705之间设置有结构体778。结构体778是通过选择性地对绝缘膜进行蚀刻而得到的柱状间隔物，用来控制第一衬底701与第二衬底705之间的距离(液晶盒厚(cell gap))。另外，作为结构体778，也可以使用球状间隔物。
另外，在第二衬底705一侧，设置有被用作黑矩阵的遮光膜738、被用作滤色片的着色膜736、与遮光膜738及着色膜736接触的绝缘膜734。
<3-2.使用液晶元件的显示装置的结构例子>
图30所示的显示装置700包括液晶元件775。液晶元件775包括导电膜772、导电膜774及液晶层776。导电膜774设置在第二衬底705一侧并被用作对置电极。图30所示的显示装置700可以通过由施加到导电膜772与导电膜774之间的电压改变液晶层776的取向状态，由此控制光的透过及非透过而显示图像。
导电膜772电连接到晶体管750所具有的被用作源电极及漏电极的导电膜。导电膜772形成在平坦化绝缘膜770上并被用作像素电极，即显示元件的一个电极。此外，导电膜772被用作反射电极。图30所示的显示装置700是由导电膜772反射外光并经过着色膜736进行显示的所谓的反射型彩色液晶显示装置。
作为导电膜772，可以使用对可见光具有透光性的导电膜或对可见光具有反射性的导电膜。作为对可见光具有透光性的导电膜，例如，优选使用包含选自铟(In)、锌(Zn)、锡(Sn)中的一种的材料。作为对可见光具有反射性的导电膜，例如，优选使用包含铝或银的材料。在本实施方式中，作为导电膜772使用对可见光具有反射性的导电膜。
此外，图30示出将导电膜772与被用作晶体管750的漏电极的导电膜连接的结构，但是不局限于此。例如，如图31所示，也可以采用将导电膜772通过被用作连接电极的导电膜777与被用作晶体管750的漏电极的导电膜电连接的结构。此外，导电膜777通过对与被用作晶体管750的第二栅电极的导电膜相同的导电膜进行加工的工序形成，所以可以在不增加制造工序的状态下形成导电膜777。
此外，图30所示的显示装置700示出反射型彩色液晶显示装置，但是不局限于此，例如，作为导电膜772使用对可见光具有透光性的导电膜，由此可以实现透射型彩色液晶显示装置。另外，可以实现组合反射型彩色液晶显示装置和透射型彩色液晶显示装置的所谓的半透射型彩色液晶显示装置。
在此，图33示出透射型彩色液晶显示装置的一个例子。图33是沿着图29所示的点划线Q-R的截面图，且示出作为显示元件使用液晶元件的结构。此外，图33所示的显示装置700是作为液晶元件的驱动方式使用水平电场方式(例如，FFS(Fringe Field Switching：边缘电场转换)模式)的结构的一个例子。在图33所示的结构的情况下，被用作像素电极的导电膜772上设置有绝缘膜773，绝缘膜773上设置有导电膜774。此时，导电膜774具有公共电极(也称为common electrode)的功能，可以由隔着绝缘膜773在导电膜772与导电膜774之间产生的电场控制液晶层776的取向状态。
注意，虽然在图30及图33中未图示，但是也可以分别在导电膜772和导电膜774中的一个或两个的与液晶层776接触的一侧设置取向膜。此外，虽然在图30及图33中未图示，但是也可以适当地设置偏振构件、相位差构件、抗反射构件等光学构件(光学衬底)等。例如，也可以使用利用偏振衬底及相位差衬底的圆偏振。此外，作为光源，也可以使用背光、侧光等。
在作为显示元件使用液晶元件的情况下，可以使用热致液晶、低分子液晶、高分子液晶、高分子分散型液晶、铁电液晶、反铁电液晶等。这些液晶材料根据条件呈现出胆甾相、近晶相、立方相、手征向列相、均质相等。
此外，在采用横向电场方式的情况下，也可以使用不使用取向膜的呈现蓝相的液晶。蓝相是液晶相的一种，是指当使胆甾型液晶的温度上升时即将从胆甾相转变到均质相之前出现的相。因为蓝相只在较窄的温度范围内出现，所以将其中混合了几wt％以上的手征试剂的液晶组合物用于液晶层，以扩大温度范围。由于包含呈现蓝相的液晶和手征试剂的液晶组成物的响应速度快，并且其具有光学各向同性。由此，包含呈现蓝相的液晶和手征试剂的液晶组成物不需要取向处理。另外，因不需要设置取向膜而不需要摩擦处理，因此可以防止由于摩擦处理而引起的静电破坏，由此可以降低制造工序中的液晶显示装置的不良和破损。此外，呈现蓝相的液晶材料的视角依赖性小。
另外，当作为显示元件使用液晶元件时，可以使用：TN(Twisted Nematic：扭曲向列)模式、IPS(In-Plane-Switching：平面内转换)模式、FFS模式、ASM(Axially Symmetricaligned Micro-cell：轴对称排列微单元)模式、OCB(Optical CompensatedBirefringence：光学补偿弯曲)模式、FLC(Ferroelectric Liquid Crystal：铁电性液晶)模式以及AFLC(AntiFerroelectric Liquid Crystal：反铁电性液晶)模式等。
另外，也可以使用常黑型液晶显示装置，例如采用垂直取向(VA)模式的透射型液晶显示装置。作为垂直取向模式，可以举出几个例子，例如可以使用MVA(Multi-DomainVertical Alignment：多畴垂直取向)模式、PVA(Patterned Vertical Alignment：垂直取向构型)模式、ASV(Advanced Super View：高级超视觉)模式等。
<3-3.使用发光元件的显示装置>
图32所示的显示装置700包括发光元件782。发光元件782包括导电膜772、EL层786及导电膜788。图32所示的显示装置700通过使发光元件782所包括的EL层786发光，可以显示图像。此外，EL层786包含有机化合物或量子点等无机化合物。
作为可以用于有机化合物的材料，可以举出荧光性材料或磷光性材料等。此外，作为可以用于量子点的材料，可以举出胶状量子点材料、合金型量子点材料、核壳(CoreShell)型量子点材料、核型量子点材料等。另外，也可以使用包含第12族与第16族、第13族与第15族或者第14族与第16族的元素群的材料。或者，可以使用包含镉(Cd)、硒(Se)、锌(Zn)、硫(S)、磷(P)、铟(In)、碲(Te)、铅(Pb)、镓(Ga)、砷(As)、铝(Al)等元素的量子点材料。
在图32所示的显示装置700中，在平坦化绝缘膜770及导电膜772上设置有绝缘膜730。绝缘膜730覆盖导电膜772的一部分。发光元件782采用顶部发射结构。因此，导电膜788具有透光性且使EL层786发射的光透过。注意，虽然在本实施方式中例示出顶部发射结构，但是不局限于此。例如，也可以应用于向导电膜772一侧发射光的底部发射结构或向导电膜772一侧及导电膜788一侧的双方发射光的双面发射结构。
另外，在与发光元件782重叠的位置上设置有着色膜736，并在与绝缘膜730重叠的位置、引绕布线部711及源极驱动电路部704中设置有遮光膜738。着色膜736及遮光膜738被绝缘膜734覆盖。由密封膜732填充发光元件782与绝缘膜734之间。注意，虽然例示出在图32所示的显示装置700中设置着色膜736的结构，但是并不局限于此。例如，在通过分别涂布来形成EL层786时，也可以采用不设置着色膜736的结构。
<3-4.在显示装置中设置输入输出装置的结构例子>
另外，也可以在图32及图33所示的显示装置700中设置输入输出装置。作为该输入输出装置例如可以举出触摸面板等。
图34及图35示出对图32及图33所示的显示装置700设置触摸面板791的结构。
图34是在图32所示的显示装置700中设置触摸面板791的结构的截面图，图35是在图33所示的显示装置700中设置触摸面板791的结构的截面图。
首先，以下说明图34及图35所示的触摸面板791。
图34及图35所示的触摸面板791是设置在衬底705与着色膜736之间的所谓的In-Cell型触摸面板。触摸面板791在形成遮光膜738及着色膜736之前形成在衬底705一侧即可。
触摸面板791包括遮光膜738、绝缘膜792、电极793、电极794、绝缘膜795、电极796、绝缘膜797。例如，当手指或触屏笔等检测对象靠近时，可以检测出电极793与电极794之间的相互电容的变化。
此外，在图34及图35所示的晶体管750的上方示出电极793、电极794的交叉部。电极796通过设置在绝缘膜795中的开口部与夹住电极794的两个电极793电连接。此外，在图34及图35中示出将设置有电极796的区域设置在像素部702中的结构，但是不局限于此，例如也可以形成在源极驱动电路部704中。
电极793及电极794设置在与遮光膜738重叠的区域。此外，如图34所示，电极793优选以不与发光元件782重叠的方式设置。此外，如图35所示，电极793优选以不与液晶元件775重叠的方式设置。换言之，电极793在与发光元件782及液晶元件775重叠的区域具有开口部。也就是说，电极793具有网格形状。通过采用这种结构，电极793可以具有不遮断发光元件782所发射的光的结构。或者，电极793也可以具有不遮断透过液晶元件775的光的结构。因此，由于因配置触摸面板791而导致的亮度下降极少，所以可以实现可见度高且功耗得到降低的显示装置。此外，电极794也可以具有相同的结构。
由于电极793及电极794不与发光元件782重叠，所以电极793及电极794可以使用可见光的透过率低的金属材料。或者，由于电极793及电极794不与液晶元件775重叠，所以电极793及电极794可以使用可见光的透过率低的金属材料。
因此，与使用可见光的透过率高的氧化物材料的电极相比，可以降低电极793及电极794的电阻，由此可以提高触摸面板的传感器灵敏度。
例如，电极793、794、796也可以使用导电纳米线。该纳米线的直径平均值可以为1nm以上且100nm以下，优选为5nm以上且50nm以下，更优选为5nm以上且25nm以下。此外，作为上述纳米线可以使用Ag纳米线、Cu纳米线、Al纳米线等金属纳米线或碳纳米管等。例如，在作为电极793、794、796中的任一个或全部使用Ag纳米线的情况下，能够实现89％以上的可见光透过率及40Ω/平方以上且100Ω/平方以下的薄层电阻值。
虽然在图34及图35中示出In-Cell型触摸面板的结构，但是不局限于此。例如，也可以采用形成在显示装置700上的所谓的On-Cell型触摸面板或贴合于显示装置700而使用的所谓的Out-Cell型触摸面板。
如此，本发明的一个方式的显示装置可以与各种方式的触摸面板组合而使用。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而实施。
(实施方式4)
在本实施方式中，参照图36说明包括本发明的一个方式的半导体装置的显示装置。
<4.显示装置的电路结构>
图36A所示的显示装置包括：具有显示元件的像素的区域(以下称为像素部502)；配置在像素部502的外侧并具有用来驱动像素的电路的电路部(以下称为驱动电路部504)；具有保护元件的功能的电路(以下称为保护电路506)；以及端子部507。此外，也可以不设置保护电路506。
驱动电路部504的一部分或全部与像素部502优选形成在同一衬底上。由此，可以减少构件的数量及端子的数量。当驱动电路部504的一部分或全部与像素部502不形成在同一衬底上时，驱动电路部504的一部分或全部可以通过COG或TAB(Tape AutomatedBonding：卷带自动结合)安装。
像素部502包括用来驱动配置为X行(X为2以上的自然数)Y列(Y为2以上的自然数)的多个显示元件的电路(以下称为像素电路501)，驱动电路部504包括输出用来选择像素的信号(扫描信号)的电路(以下称为栅极驱动器504a)以及供应用来驱动像素中的显示元件的信号(数据信号)的电路(以下称为源极驱动器504b)等驱动电路。
栅极驱动器504a具有移位寄存器等。栅极驱动器504a通过端子部507被输入用来驱动移位寄存器的信号并输出信号。例如，栅极驱动器504a被输入起始脉冲信号、时钟信号等并输出脉冲信号。栅极驱动器504a具有控制被供应扫描信号的布线(以下称为扫描线GL_1至GL_X)的电位的功能。另外，也可以设置多个栅极驱动器504a，并通过多个栅极驱动器504a各别控制扫描线GL_1至GL_X。或者，栅极驱动器504a具有供应初始化信号的功能。但是，不局限于此，栅极驱动器504a也可以供应其他信号。
源极驱动器504b具有移位寄存器等。源极驱动器504b通过端子部507接收用来驱动移位寄存器的信号和从其中得出数据信号的信号(图像信号)。源极驱动器504b具有根据图像信号生成写入到像素电路501的数据信号的功能。另外，源极驱动器504b具有依照由于起始脉冲信号、时钟信号等的输入产生的脉冲信号来控制数据信号的输出的功能。另外，源极驱动器504b具有控制被供应数据信号的布线(以下称为数据线DL_1至DL_Y)的电位的功能。或者，源极驱动器504b具有能够供应初始化信号的功能。但是，不局限于此，源极驱动器504b可以供应其他信号。
源极驱动器504b例如使用多个模拟开关等来构成。源极驱动器504b通过依次使多个模拟开关开启而可以输出对图像信号进行时间分割所得到的信号作为数据信号。此外，也可以使用移位寄存器等构成源极驱动器504b。
脉冲信号及数据信号分别通过被供应扫描信号的多个扫描线GL之一及被供应数据信号的多个数据线DL之一被输入到多个像素电路501的每一个。另外。栅极驱动器504a控制多个像素电路501的每一个中的数据信号的数据的写入及保持。例如，脉冲信号通过扫描线GL_m(m是X以下的自然数)从栅极驱动器504a被输入到第m行第n列的像素电路501，数据信号根据扫描线GL_m的电位通过数据线DL_n(n是Y以下的自然数)从源极驱动器504b被输入到第m行第n列的像素电路501。
图36A所示的保护电路506例如连接于作为栅极驱动器504a和像素电路501之间的布线的扫描线GL。或者，保护电路506连接于作为源极驱动器504b和像素电路501之间的布线的数据线DL。或者，保护电路506可以连接于栅极驱动器504a和端子部507之间的布线。或者，保护电路506可以连接于源极驱动器504b和端子部507之间的布线。此外，端子部507是指设置有用来从外部的电路对显示装置输入电力、控制信号及图像信号的端子的部分。
保护电路506是在对与其连接的布线供应一定范围之外的电位时使该布线与其他布线之间导通的电路。
如图36A所示，通过对像素部502和驱动电路部504设置保护电路506，可以提高显示装置对因ESD(Electro Static Discharge：静电放电)等而产生的过电流的耐性。但是，保护电路506的结构不局限于此，例如，也可以采用将栅极驱动器504a与保护电路506连接的结构或将源极驱动器504b与保护电路506连接的结构。或者，也可以采用将端子部507与保护电路506连接的结构。
另外，虽然在图36A中示出由栅极驱动器504a和源极驱动器504b形成驱动电路部504的例子，但是不局限于该结构。例如，也可以只形成栅极驱动器504a并安装另外准备的形成有源极驱动电路的衬底(例如，由单晶半导体膜或多晶半导体膜形成的驱动电路衬底)。
另外，图36A所示的多个像素电路501例如可以采用图36B所示的结构。
图36B所示的像素电路501包括液晶元件570、晶体管550以及电容器560。可以将前面的实施方式所示的晶体管用于晶体管550。
根据像素电路501的规格适当地设定液晶元件570的一对电极中的一个的电位。根据被写入的数据设定液晶元件570的取向状态。此外，也可以对多个像素电路501的每一个所具有的液晶元件570的一对电极中的一个供应公共电位(common potential)。此外，可以对各行内的像素电路501的液晶元件570的一对电极中的一个供应不同的电位。
例如，作为包括液晶元件570的显示装置的驱动方法也可以使用如下模式：TN模式；STN模式；VA模式；ASM(Axially Symmetric Aligned Micro-cell：轴对称排列微单元)模式；OCB(Optically Compensated Birefringence：光学补偿弯曲)模式；FLC(Ferroelectric Liquid Crystal：铁电性液晶)模式；AFLC(AntiFerroelectric LiquidCrystal：反铁电性液晶)模式；MVA模式；PVA(Patterned Vertical Alignment：垂直取向构型)模式；IPS模式；FFS模式或TBA(Transverse Bend Alignment：横向弯曲取向)模式等。另外，作为显示装置的驱动方法，除了上述驱动方法之外，还有ECB(ElectricallyControlled Birefringence：电控双折射)模式、PDLC(Polymer Dispersed LiquidCrystal：聚合物分散液晶)模式、PNLC(Polymer Network Liquid Crystal：聚合物网络液晶)模式、宾主模式等。但是，不局限于此，可以使用各种液晶元件及其驱动方式。
在第m行第n列的像素电路501中，晶体管550的源电极和漏电极中的一个与数据线DL_n电连接，源电极和漏电极中的另一个与液晶元件570的一对电极中的另一个电极电连接。晶体管550的栅电极与扫描线GL_m电连接。晶体管550具有对数据信号的数据的写入进行控制的功能。
电容器560的一对电极中的一个电极与被供应电位的布线(以下，称为电位供应线VL)电连接，另一个电极与液晶元件570的一对电极中的另一个电极电连接。此外，根据像素电路501的规格适当地设定电位供应线VL的电位。电容器560具有储存被写入的数据的存储电容器的功能。
例如，在包括图36B所示的像素电路501的显示装置中，通过图36A所示的栅极驱动器504a依次选择各行的像素电路501，并使晶体管550开启而写入数据信号。
当晶体管550被关闭时，被写入数据的像素电路501成为保持状态。通过按行依次进行上述步骤，可以显示图像。
图36A所示的多个像素电路501例如可以采用图36C所示的结构。
图36C所示的像素电路501包括晶体管552、554、电容器562以及发光元件572。可以将前面的实施方式所示的晶体管应用于晶体管552和晶体管554中的一个或两个。
晶体管552的源电极和漏电极中的一个电连接于被供应数据信号的布线(以下，称为信号线DL_n)。并且，晶体管552的栅电极电连接于被供应栅极信号的布线(以下，称为扫描线GL_m)。
晶体管552具有对数据信号的数据的写入进行控制的功能。
电容器562的一对电极中的一个电极电连接于被供应电位的布线(以下，称为电位供应线VL_a)，另一个电极电连接于晶体管552的源电极和漏电极中的另一个。
电容器562具有储存被写入的数据的存储电容器的功能。
晶体管554的源电极和漏电极中的一个电连接于电位供应线VL_a。并且，晶体管554的栅电极电连接于晶体管552的源电极和漏电极中的另一个。
发光元件572的阳极和阴极中的一个电连接于电位供应线VL_b，另一个电连接于晶体管554的源电极和漏电极中的另一个。
作为发光元件572，例如可以使用有机电致发光元件(也称为有机EL元件)等。注意，发光元件572并不局限于此，也可以使用由无机材料构成的无机EL元件。
此外，电位供应线VL_a和电位供应线VL_b中的一个被供应高电源电位VDD，另一个被供应低电源电位VSS。
例如，在包括图36C的像素电路501的显示装置中，通过图36A所示的栅极驱动器504a依次选择各行的像素电路501，并使晶体管552开启而写入数据信号的数据。
当晶体管552被关闭时，被写入数据的像素电路501成为保持状态。并且，流过晶体管554的源电极与漏电极之间的电流之量根据写入的数据信号的电位被控制，发光元件572以对应于流过的电流之量的亮度发光。通过按行依次进行上述步骤，可以显示图像。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而实施。
(实施方式5)
在本实施方式中，参照图37至图40对能够应用上述实施方式所说明的晶体管的电路结构的例子进行说明。
注意，在本实施方式中，下面将上面实施方式所说明的包括氧化物半导体的晶体管称为OS晶体管而进行说明。
〈5.反相器电路的结构例子〉
图37A示出可适用于驱动电路所包括的移位寄存器及缓冲器等的反相器的电路图。反相器800将输入端子IN的逻辑被反转的信号输出到输出端子OUT。反相器800包括多个OS晶体管。信号SBG是能够切换OS晶体管的电特性的信号。
图37B是反相器800的一个例子。反相器800包括OS晶体管810及OS晶体管820。反相器800可以只使用n沟道型晶体管，所以与使用CMOS(Complementary Metal OxideSemiconductor：互补型金属-氧化物-半导体)制造反相器(CMOS反相器)的情况相比，可以以低成本制造。
另外，包括OS晶体管的反相器800也可以设置在由Si晶体管构成的CMOS上。因为反相器800可以与CMOS电路重叠而配置，所以可以抑制追加反相器800导致的电路面积的增大。
OS晶体管810、820包括被用作前栅极的第一栅极、被用作背栅极的第二栅极、被用作源极和漏极中的一个的第一端子以及被用作源极和漏极中的另一个的第二端子。
OS晶体管810的第一栅极与OS晶体管810的第二端子连接。OS晶体管810的第二栅极与供应信号SBG的布线连接。OS晶体管810的第一端子与供应电压VDD的布线连接。OS晶体管810的第二端子与输出端子OUT连接。
OS晶体管820的第一栅极与输入端子IN连接。OS晶体管820的第二栅极与输入端子IN连接。OS晶体管820的第一端子与输出端子OUT连接。OS晶体管820的第二端子与供应电压VSS的布线连接。
图37C是用来说明反相器800的工作的时序图。图37C的时序图示出输入端子IN的信号波形、输出端子OUT的信号波形、信号SBG的信号波形以及OS晶体管810的阈值电压的变化。
通过将信号SBG施加到OS晶体管810的第二栅极，可以控制OS晶体管810的阈值电压。
信号SBG具有用来使阈值电压向负方向漂移的电压VBG_A以及用来使阈值电压向正方向漂移的电压VBG_B。通过对第二栅极施加电压VBG_A，可以使OS晶体管810的阈值电压向负方向漂移而成为阈值电压VTH_A。另外，通过对第二栅极施加电压VBG_B，可以使OS晶体管810的阈值电压向正方向漂移而成为阈值电压VTH_B。
为了使上述说明可视化，图38A示出晶体管的电特性之一的Id-Vg曲线。
通过将第二栅极的电压提高到电压VBG_A，可以将示出上述OS晶体管810的电特性的曲线向图38A中的以虚线840表示的曲线漂移。另外，通过将第二栅极的电压降低到电压VBG_B，可以将示出上述OS晶体管810的电特性的曲线向图38A中的以实线841表示的曲线漂移。通过将信号SBG切换为电压VBG_A或电压VBG_B，如图38A所示，可以使OS晶体管810的阈值电压向正方向漂移或向负方向漂移。
通过使阈值电压向正方向漂移而成为阈值电压VTH_B，可以使OS晶体管810处于电流不容易流过的状态。图38B视觉性地示出此时的状态。
如图38B所示，可以使流过OS晶体管810的电流IB极小。因此，在施加到输入端子IN的信号为高电平而OS晶体管820成为开启状态(ON)时，可以急剧降低输出端子OUT的电压。
如图38B所示，可以使OS晶体管810处于电流不容易流过的状态，所以可以在图37C所示的时序图中使输出端子的信号波形831产生急剧的变化。因为可以减少流过供应电压VDD的布线与供应电压VSS的布线之间的贯通电流，所以可以以低功耗进行工作。
另外，通过使阈值电压向负方向漂移而成为阈值电压VTH_A，可以使OS晶体管810处于电流容易流过的状态。图38C视觉性地示出此时的状态。如图38C所示，可以将此时流过的电流IA设定为至少大于电流IB的值。因此，在施加到输入端子IN的信号为低电平而OS晶体管820成为关闭状态(OFF)时，可以急剧提高输出端子OUT的电压。如图38C所示，可以使OS晶体管810处于电流容易流过的状态，所以可以在图37C所示的时序图中使输出端子的信号波形832产生急剧的变化。
注意，信号SBG对OS晶体管810的阈值电压的控制优选在切换OS晶体管820的状态之前，即在时刻T1和T2之前进行。例如，如图37C所示，优选在将施加到输入端子IN的信号切换为高电平的时刻T1之前将OS晶体管810的阈值电压从阈值电压VTH_A切换为阈值电压VTH_B。另外，如图37C所示，优选在将施加到输入端子IN的信号切换为低电平的时刻T2之前将OS晶体管810的阈值电压从阈值电压VTH_B切换为阈值电压VTH_A。
注意，虽然图37C的时序图示出根据施加到输入端子IN的信号切换信号SBG的结构，但是也可以采用别的结构。例如，可以采用使处于浮动状态的OS晶体管810的第二栅极保持用来控制阈值电压的电压的结构。图39A示出能够实现该结构的电路结构的一个例子。
在图39A中，除了图37B所示的电路结构之外还包括OS晶体管850。OS晶体管850的第一端子与OS晶体管810的第二栅极连接。OS晶体管850的第二端子与供应电压VBG_B(或电压VBG_A)的布线连接。OS晶体管850的第一栅极与供应信号SF的布线连接。OS晶体管850的第二栅极与供应电压VBG_B(或电压VBG_A)的布线连接。
参照图39B的时序图对图39A的工作进行说明。
在将施加到输入端子IN的信号切换为高电平的时刻T3之前，将用来控制OS晶体管810的阈值电压的电压施加到OS晶体管810的第二栅极。将信号SF设定为高电平而OS晶体管850成为开启状态，对节点NBG施加用来控制阈值电压的电压VBG_B。
在节点NBG成为电压VBG_B之后，使OS晶体管850处于关闭状态。因为OS晶体管850的关态电流极小，所以通过使其维持关闭状态，可以保持节点NBG所保持的阈值电压VBG_B。因此，对OS晶体管850的第二栅极施加电压VBG_B的工作的次数减少，所以可以减少改写电压VBG_B所需要的功耗。
注意，虽然在图37B及图39A的电路结构中示出通过外部控制对OS晶体管810的第二栅极施加电压的结构，但是也可以采用别的结构。例如，也可以采用基于施加到输入端子IN的信号生成用来控制阈值电压的电压而将其施加到OS晶体管810的第二栅极的结构。图40A示出能够实现该结构的电路结构的一个例子。
图40A示出在图37B所示的电路结构中的输入端子IN与OS晶体管810的第二栅极之间包括CMOS反相器860的结构。CMOS反相器860的输入端子与输入端子IN连接。CMOS反相器860的输出端子与OS晶体管810的第二栅极连接。
参照图40B的时序图对图40A的工作进行说明。图40B的时序图示出输入端子IN的信号波形、输出端子OUT的信号波形、CMOS反相器860的输出波形IN_B以及OS晶体管810的阈值电压的变化。
作为使施加到输入端子IN的信号的逻辑反转的信号的输出波形IN_B可以被用作用来控制OS晶体管810的阈值电压的信号。因此，如图38A至图38C所说明，可以控制OS晶体管810的阈值电压。例如，在图40B所示的时刻T4，施加到输入端子IN的信号为高电平而OS晶体管820成为开启状态。此时，输出波形IN_B为低电平。因此，可以使OS晶体管810处于电流不容易流过的状态，所以可以急剧降低输出端子OUT的电压上升。
另外，在图40B所示的时刻T5，施加到输入端子IN的信号为低电平而OS晶体管820成为关闭状态。此时，输出波形IN_B为高电平。因此，可以使OS晶体管810处于电流容易流过的状态，所以可以急剧提高输出端子OUT的电压。
如上所述，在本实施方式的结构中，根据输入端子IN的信号的逻辑而切换包括OS晶体管的反相器的背栅极的电压。通过采用该结构，可以控制OS晶体管的阈值电压。通过根据施加到输入端子IN的信号控制OS晶体管的阈值电压，可以使输出端子OUT的电压产生急剧的变化。另外，可以减少供应电源电压的布线之间的贯通电流。因此，可以实现低功耗化。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而实施。
(实施方式6)
在本实施方式中，参照图41至图44说明如下半导体装置的例子：将上述实施方式中说明的具有氧化物半导体的晶体管(OS晶体管)用于多个电路的半导体装置。
<6.半导体装置的电路结构例子>
图41A是半导体装置900的方框图。半导体装置900包括电源电路901、电路902、电压产生电路903、电路904、电压产生电路905及电路906。
电源电路901是生成成为基准的电压VORG的电路。电压VORG也可以为多个电压，而不需要为单一电压。电压VORG可以基于从半导体装置900的外部供应的电压V0而产生。半导体装置900可以基于从外部供应的单一电源电压而产生电压VORG。由此，半导体装置900可以在从外部没有供应多个电源电压的情况下工作。
电路902、电路904及电路906是使用不同的电源电压工作的电路。例如，电路902的电源电压是基于电压VORG及电压VSS(VORG＞VSS)而被施加的电压。另外，例如，电路904的电源电压是基于电压VPOG及电压VSS(VPOG＞VORG)而被施加的电压。另外，例如，电路906的电源电压是基于电压VORG、电压VNEG(VORG＞VSS＞VNEG)而被施加的电压。此外，当将电压VSS设定为与地电位(GND)相等的电位时，可以减少电源电路901所产生的电压的种类。
电压产生电路903是产生电压VPOG的电路。电压产生电路903可以基于从电源电路901供应的电压VORG产生电压VPOG。由此，包括电路904的半导体装置900可以基于从外部供应的单一电源电压工作。
电压产生电路905是产生电压VNEG的电路。电压产生电路905可以基于从电源电路901供应的电压VORG生成电压VNEG。由此，包括电路906的半导体装置900可以基于从外部供应的单一电源电压工作。
图41B示出以电压VPOG工作的电路904的一个例子，图41C示出用来使电路904工作的信号波形的一个例子。
图41B示出晶体管911。供应到晶体管911的栅极的信号例如基于电压VPOG及电压VSS产生。该信号在使晶体管911成为导通状态的工作中为电压VPOG，且在使晶体管911成为非导通状态的工作中为电压VSS。如图41C所示，电压VPOG比电压VORG高。由此，晶体管911可以更确实地进行使源极(S)与漏极(D)之间成为导通状态的工作。其结果是，电路904可以实现错误工作的减少。
图41D示出以电压VNEG工作的电路906的一个例子，图41E示出用来使电路906工作的信号波形的一个例子。
图41D示出包括背栅极的晶体管912。供应到晶体管912的栅极的信号例如基于电压VORG及电压VSS产生。该信号在使晶体管911成为在导通状态的工作中为电压VORG，且在使晶体管911成为非导通状态的工作中为电压VSS。另外，供应到晶体管912的背栅极的电压基于电压VNEG产生。如图41E所示，电压VNEG比电压VSS(GND)低。由此，可以以使晶体管912的阈值电压向正方向漂移的方式进行控制。由此，可以更确实地使晶体管912成为非导通状态，从而可以使流过源极(S)和漏极(D)之间的电流小。其结果是，电路906可以实现错误工作的减少及低功耗化。
另外，可以将电压VNEG直接施加到晶体管912的背栅极。或者，可以基于电压VORG及电压VNEG产生供应到晶体管912的栅极的信号并将该信号供应到晶体管912的背栅极。
图42A和图42B示出图41D及图41E的变形例子。
在图42A所示的电路图中，示出电压产生电路905与电路906之间的能够由控制电路921控制其导通状态的晶体管922。晶体管922为n沟道型OS晶体管。控制电路921所输出的控制信号SBG为控制晶体管922的导通状态的信号。另外，电路906所包括的晶体管912A、晶体管912B是与晶体管922同样的OS晶体管。
在图42B的时序图中，示出控制信号SBG及节点NBG的电位变化，节点NBG表示晶体管912A、晶体管912B的背栅极的电位状态。当控制信号SBG为高电平时，晶体管922成为导通状态，并且节点NBG成为电压VNEG。然后，当控制信号SBG为低电平时，节点NBG成为电浮动状态。晶体管922为OS晶体管，因此其关态电流小。由此，即使节点NBG成为电浮动状态，也可以保持供应了的电压VNEG。
图43A示出可适用于上述电压产生电路903的电路结构的一个例子。图43A所示的电压产生电路903是五级电荷泵，其中包括二极管D1至二极管D5、电容器C1至电容器C5以及反相器INV。时钟信号CLK直接或者通过反相器INV被供应到电容器C1至电容器C5。当反相器INV的电源电压为基于电压VORG及电压VSS施加的电压时，由于时钟信号CLK而可以获得升压到电压VORG的五倍的正电压的电压VPOG。另外，二极管D1至二极管D5的正方向电压为0V。此外，通过改变电荷泵的级数，可以获得所希望的电压VPOG。
图43B示出可适用于上述电压产生电路905的电路结构的一个例子。图43B所示的电压产生电路905是四级电荷泵，其中包括二极管D1至二极管D5、电容器C1至电容器C5以及反相器INV。时钟信号CLK直接或者通过反相器INV被供应到电容器C1至电容器C5。当反相器INV的电源电压为基于电压VORG及电压VSS施加的电压时，由于时钟信号CLK而可以获得从地电位(即，电压VSS)降压到电压VORG的四倍的负电压的电压VNEG。另外，二极管D1至二极管D5的正方向电压为0V。此外，通过改变电荷泵的级数，可以获得所希望的电压VNEG。
注意，上述电压产生电路903的电路结构不局限于图43A所示的电路图的结构。图44A至图44C示出电压产生电路903的变形例子。在图44A至图44C所示的电压产生电路903A至电压产生电路903C中，改变供应到各布线的电压或者改变元件的配置，由此可以实现电压产生电路903的变形例子。
图44A所示的电压产生电路903A包括晶体管M1至晶体管M10、电容器C11至电容器C14以及反相器INV1。时钟信号CLK直接或者通过反相器INV1被供应到晶体管M1至晶体管M10的栅极。由于时钟信号CLK而可以获得升压到电压VORG的四倍的正电压的电压VPOG。此外，通过改变级数，可以获得所希望的电压VPOG。在图44A所示的电压产生电路903A中，通过使用OS晶体管作为晶体管M1至晶体管M10，可以使关态电流小，并可以抑制在电容器C11至电容器C14中保持的电荷的泄漏。由此，可以高效地从电压VORG升压到电压VPOG。
图44B所示的电压产生电路903B包括晶体管M11至晶体管M14、电容器C15及电容器C16以及反相器INV2。时钟信号CLK直接或者通过反相器INV2被供应到晶体管M11至晶体管M14的栅极。由于时钟信号CLK而可以获得升压到电压VORG的两倍的正电压的电压VPOG。在图44B所示的电压产生电路903B中，通过使用OS晶体管作为晶体管M11至晶体管M14，可以使关态电流小，并可以抑制在电容器C15及电容器C16中保持的电荷的泄漏。由此，可以高效地从电压VORG升压到电压VPOG。
另外，图44C所示的电压产生电路903C包括电感器Ind1、晶体管M15、二极管D6及电容器C17。晶体管M15的导通状态被控制信号EN控制。由于控制信号EN而可以获得使电压VORG升压的电压VPOG。因为在图44C所示的电压产生电路903C中使用电感器Ind1进行电压的升压，所以可以以高转换效率进行电压的升压。
如上所述，在本实施方式的结构中，可以在半导体装置内部生成包括在该半导体装置中的电路所需要的电压。因此，可以减少从半导体装置的外部被供应的电源电压的个数。
本实施方式所示的结构等可以与其他实施方式所示的结构适当地组合而实施。
(实施方式7)
在本实施方式中，参照图45至图48对包括本发明的一个方式的半导体装置的显示模块、电子设备进行说明。
<7-1.显示模块>
图45所示的显示模块7000在上盖7001与下盖7002之间包括连接于FPC7003的触摸面板7004、连接于FPC7005的显示面板7006、背光7007、框架7009、印刷电路板7010、电池7011。
例如可以将本发明的一个方式的半导体装置用于显示面板7006。
上盖7001及下盖7002可以根据触摸面板7004及显示面板7006的尺寸适当地改变形状或尺寸。
触摸面板7004能够是电阻膜式触摸面板或电容式触摸面板，并且能够被形成为与显示面板7006重叠。此外，也可以使显示面板7006的对置衬底(密封衬底)具有触摸面板的功能。另外，也可以在显示面板7006的各像素内设置光传感器，而形成光学触摸面板。
背光7007具有光源7008。注意，虽然在图45中例示出在背光7007上配置光源7008的结构，但是不局限于此。例如，可以在背光7007的端部设置光源7008，并使用光扩散板。当使用有机EL元件等自发光型发光元件时，或者当使用反射型面板等时，可以采用不设置背光7007的结构。
框架7009除了具有保护显示面板7006的功能以外还具有用来遮断因印刷电路板7010的工作而产生的电磁波的电磁屏蔽的功能。此外，框架7009也可以具有散热板的功能。
印刷电路板7010具有电源电路以及用来输出视频信号及时钟信号的信号处理电路。作为对电源电路供应电力的电源，既可以采用外部的商业电源，又可以采用利用另行设置的电池7011的电源。当使用商业电源时，可以省略电池7011。
此外，在显示模块7000中还可以设置偏振片、相位差板、棱镜片等构件。
<7-2.电子设备1>
此外，图46A至图46E示出电子设备的例子。
图46A是安装有取景器8100的照相机8000的外观图。
照相机8000包括框体8001、显示部8002、操作按钮8003、快门按钮8004等。另外，照相机8000安装有可装卸的镜头8006。
在此，照相机8000具有能够从框体8001拆卸下镜头8006而交换的结构，镜头8006和框体也可以被形成为一体。
通过按下快门按钮8004，照相机8000可以进行成像。另外，显示部8002被用作触摸面板，也可以通过触摸显示部8002进行成像。
照相机8000的框体8001包括具有电极的嵌入器，除了可以与取景器8100连接以外，还可以与闪光灯装置等连接。
取景器8100包括框体8101、显示部8102以及按钮8103等。
框体8101包括嵌合到照相机8000的嵌入器的嵌入器，可以将取景器8100安装到照相机8000。另外，该嵌入器包括电极，可以将从照相机8000经过该电极接收的图像等显示到显示部8102上。
按钮8103被用作电源按钮。通过利用按钮8103，可以切换显示部8102的显示或非显示。
本发明的一个方式的显示装置可以适用于照相机8000的显示部8002及取景器8100的显示部8102。
另外，在图46A中，照相机8000与取景器8100是分开且可拆卸的电子设备，但是也可以在照相机8000的框体8001中内置有具备显示装置的取景器。
此外，图46B是示出头戴显示器8200的外观的图。
头戴显示器8200包括安装部8201、透镜8202、主体8203、显示部8204以及电缆8205等。另外，在安装部8201中内置有电池8206。
通过电缆8205，将电力从电池8206供应到主体8203。主体8203具备无线接收器等，能够将所接收的图像数据等的图像信息显示到显示部8204上。另外，通过利用设置在主体8203中的相机捕捉使用者的眼球及眼睑的动作，并根据该信息算出使用者的视点的坐标，可以利用使用者的视点作为输入方法。
另外，也可以对安装部8201的被使用者接触的位置设置多个电极。主体8203也可以具有通过检测出根据使用者的眼球的动作而流过电极的电流，识别使用者的视点的功能。此外，主体8203可以具有通过检测出流过该电极的电流来监视使用者的脉搏的功能。安装部8201可以具有温度传感器、压力传感器、加速度传感器等各种传感器，也可以具有将使用者的生物信息显示在显示部8204上的功能。另外，主体8203也可以检测出使用者的头部的动作等，并与使用者的头部的动作等同步地使显示在显示部8204上的图像变化。
可以对显示部8204适用本发明的一个方式的显示装置。
图46C、图46D及图46E是示出头戴显示器8300的外观的图。头戴显示器8300包括框体8301、显示部8302、带状的固定工具8304以及一对镜头8305。
使用者可以通过镜头8305看到显示部8302上的显示。优选的是，弯曲配置显示部8302。通过弯曲配置显示部8302，使用者可以感受高真实感。
可以将本发明的一个方式的显示装置适用于显示部8302。因为包括本发明的一个方式的半导体装置的显示装置具有极高的分辨率，所以即使如图46E那样地使用镜头8305放大，也可以不使使用者看到像素而可以显示现实感更高的映像。
<7-3.电子设备2>
接着，图47A至图47G示出与图46A至图46E所示的电子设备不同的电子设备的例子。
图47A至图47G所示的电子设备包括框体9000、显示部9001、扬声器9003、操作键9005(包括电源开关或操作开关)、连接端子9006、传感器9007(该传感器具有测量如下因素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)、麦克风9008等。
图47A至图47G所示的电子设备具有各种功能。例如，可以具有如下功能：将各种信息(静态图像、动态图像、文字图像等)显示在显示部上的功能；触控面板的功能；显示日历、日期或时间等的功能；通过利用各种软件(程序)控制处理的功能；进行无线通信的功能；通过利用无线通信功能来连接到各种计算机网络的功能；通过利用无线通信功能，进行各种数据的发送或接收的功能；读出储存在存储介质中的程序或数据来将其显示在显示部上的功能；等。注意，图47A至图47G所示的电子设备可具有的功能不局限于上述功能，而可以具有各种功能。另外，虽然在图47A至图47G中未图示，但是电子设备可以包括多个显示部。此外，也可以在该电子设备中设置照相机等而使其具有如下功能：拍摄静态图像的功能；拍摄动态图像的功能；将所拍摄的图像储存在存储介质(外部存储介质或内置于照相机的存储介质)中的功能；将所拍摄的图像显示在显示部上的功能；等。
下面，详细地说明图47A至图47G所示的电子设备。
图47A是示出电视装置9100的立体图。可以将例如是50英寸以上或100英寸以上的大型的显示部9001组装到电视装置9100。
图47B是示出便携式信息终端9101的立体图。便携式信息终端9101例如具有电话机、电子笔记本和信息阅读装置等中的一种或多种的功能。具体而言，可以将其用作智能手机。另外，便携式信息终端9101可以设置有扬声器9003、连接端子9006、传感器9007等。另外，便携式信息终端9101可以将文字及图像信息显示在其多个面上。例如，可以将三个操作按钮9050(还称为操作图标或只称为图标)显示在显示部9001的一个面上。另外，可以将由虚线矩形表示的信息9051显示在显示部9001的另一个面上。此外，作为信息9051的例子，可以举出提示收到来自电子邮件、SNS(Social Networking Services：社交网络服务)或电话等的信息的显示；电子邮件或SNS等的标题；电子邮件或SNS等的发送者姓名；日期；时间；电量；以及天线接收强度等。或者，可以在显示有信息9051的位置上显示操作按钮9050等代替信息9051。
图47C是示出便携式信息终端9102的立体图。便携式信息终端9102具有将信息显示在显示部9001的三个以上的面上的功能。在此，示出信息9052、信息9053、信息9054分别显示于不同的面上的例子。例如，便携式信息终端9102的使用者能够在将便携式信息终端9102放在上衣口袋里的状态下确认其显示(这里是信息9053)。具体而言，将打来电话的人的电话号码或姓名等显示在能够从便携式信息终端9102的上方观看这些信息的位置。使用者可以确认到该显示而无需从口袋里拿出便携式信息终端9102，由此能够判断是否接电话。
图47D是示出手表型便携式信息终端9200的立体图。便携式信息终端9200可以执行移动电话、电子邮件、文章的阅读及编辑、音乐播放、网络通信、电脑游戏等各种应用程序。此外，显示部9001的显示面被弯曲，能够在所弯曲的显示面上进行显示。另外，便携式信息终端9200可以进行被通信标准化的近距离无线通信。例如，通过与可进行无线通信的耳麦相互通信，可以进行免提通话。此外，便携式信息终端9200包括连接端子9006，可以通过连接器直接与其他信息终端进行数据的交换。另外，也可以通过连接端子9006进行充电。此外，充电工作也可以利用无线供电进行，而不通过连接端子9006。
图47E、图47F和图47G是示出能够折叠的便携式信息终端9201的立体图。另外，图47E是展开状态的便携式信息终端9201的立体图，图47F是从展开状态和折叠状态中的一个状态变为另一个状态的中途的状态的便携式信息终端9201的立体图，图47G是折叠状态的便携式信息终端9201的立体图。便携式信息终端9201在折叠状态下可携带性好，在展开状态下因为具有无缝拼接的较大的显示区域而其显示的一览性强。便携式信息终端9201所包括的显示部9001由铰链9055所连接的三个框体9000来支撑。通过铰链9055使两个框体9000之间弯折，可以从便携式信息终端9201的展开状态可逆性地变为折叠状态。例如，可以以1mm以上且150mm以下的曲率半径使便携式信息终端9201弯曲。
图48A和图48B是包括多个显示面板的显示装置的立体图。图48A是多个显示面板被卷绕时的立体图，图48B是展开多个显示面板时的立体图。
图48A和图48B所示的显示装置9500包括多个显示面板9501、轴部9511、轴承部9512。多个显示面板9501都包括显示区域9502、具有透光性的区域9503。
多个显示面板9501具有柔性。以其一部分互相重叠的方式设置相邻的两个显示面板9501。例如，可以重叠相邻的两个显示面板9501的各具有透光性的区域9503。通过使用多个显示面板9501，可以实现屏幕大的显示装置。另外，根据使用情况可以卷绕显示面板9501，所以可以实现通用性高的显示装置。
图48A和图48B示出相邻的显示面板9501的显示区域9502彼此分开的情况，但是不局限于此，例如，也可以通过没有间隙地重叠相邻的显示面板9501的显示区域9502，实现连续的显示区域9502。
本实施方式所示的电子设备的特征在于具有用来显示某些信息的显示部。注意，本发明的一个方式的半导体装置也可以应用于不包括显示部的电子设备。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
(实施方式8)
在本实施方式中，参照图49至图51对半导体装置(存储装置)及包括该半导体装置(存储装置)的CPU进行说明，该半导体装置(存储装置)即使在没有电力供应的情况下也能够保持存储内容，并且对写入次数也没有限制。本实施方式所说明的CPU例如可以被用于上述实施方式所说明的电子设备。
<8-1.存储装置>
图49示出半导体装置(存储装置)的一个例子，该半导体装置(存储装置)即使在没有电力供应的情况下也能够保持存储内容，并且，对写入次数也没有限制。另外，图49B是由电路图表示图49A的图。
在图49A及图49B所示的半导体装置包括：使用第一半导体材料的晶体管3200；使用第二半导体材料的晶体管3300；以及电容器3400。
第一半导体材料及第二半导体材料优选是具有不同的能隙的材料。例如，第一半导体材料可以是氧化物半导体以外的半导体材料(硅(包括应变硅)、锗、硅锗、碳化硅、砷化镓、砷化铝镓、磷化铟、氮化镓、有机半导体等)，第二半导体材料可以是氧化物半导体。使用用作氧化物半导体以外的材料的单晶硅等的晶体管易于进行高速工作。另一方面，使用氧化物半导体的晶体管的关态电流低。
晶体管3300是其沟道形成在包括氧化物半导体的半导体层中的晶体管。因为晶体管3300的关态电流小，所以通过使用该晶体管，可以长期保持存储内容。换言之，因为可以形成不需要刷新工作或刷新工作的频率极低的半导体存储装置，所以可以充分降低功耗。
在图49B中，第一布线3101与晶体管3200的源电极电连接，第二布线3102与晶体管3200的漏电极电连接。此外，第三布线3103与晶体管3300的源电极和漏电极中的一个电连接，第四布线3104与晶体管3300的栅电极电连接。再者，晶体管3200的栅电极及晶体管3300的源电极和漏电极中的另一个与电容器3400的电极的一个电连接，第五布线3105与电容器3400的电极的另一个电连接。
在图49A所示的半导体装置中，通过有效地利用能够保持晶体管3200的栅电极的电位的特征，可以如下所示那样进行信息的写入、保持以及读出。
对信息的写入及保持进行说明。首先，将第四布线3104的电位设定为使晶体管3300成为导通状态的电位，使晶体管3300成为导通状态。由此，第三布线3103的电位施加到晶体管3200的栅电极及电容器3400。换言之，对晶体管3200的栅极施加规定的电荷(写入)。这里，施加赋予两种不同电位电平的电荷(以下，称为低电平电荷、高电平电荷)中的任一种。然后，通过将第四布线3104的电位设定为使晶体管3300成为关闭状态(off-state)的电位，来使晶体管3300成为关闭状态，而保持施加到晶体管3200的栅极的电荷(保持)。
因为晶体管3300的关态电流极小，所以晶体管3200的栅极的电荷被长时间地保持。
接着，对信息的读出进行说明。当在对第一布线3101施加规定的电位(恒电位)的状态下对第五布线3105施加适当的电位(读出电位)时，根据保持在晶体管3200的栅极中的电荷量，第二布线3102具有不同的电位。这是因为如下缘故：一般而言，在晶体管3200为n沟道晶体管的情况下，对晶体管3200的栅电极施加高电平电荷时的外观上的阈值电压Vth_H低于对晶体管3200的栅电极施加低电平电荷时的外观上的阈值电压Vth_L。在此，外观上的阈值电压是指为了使晶体管3200成为“导通状态”所需要的第五布线3105的电位。因此，通过将第五布线3105的电位设定为Vth_L与Vth_H之间的电位V0，可以辨别施加到晶体管3200的栅极的电荷。例如，在写入时被供应高电平电荷的情况下，如果第五布线3105的电位为V0(＞Vth_H)，晶体管3200则成为“导通状态”。当被供应低电平电荷时，即使第五布线3105的电位为V0(＜Vth_L)，晶体管3200还保持“关闭状态”。因此，通过辨别第二布线3102的电位，可以读出所保持的信息。
图49C所示的半导体装置与图49A之间的不同之处在于没有设置晶体管3200。在此情况下也可以通过与上述相同的工作进行信息的写入及保持工作。
接着，对图49C所示的半导体装置的信息的读出进行说明。在晶体管3300成为导通状态时，处于浮动状态的第三布线3103和电容器3400导通，且在第三布线3103和电容器3400之间再次分配电荷。其结果是，第三布线3103的电位产生变化。第三布线3103的电位的变化量根据电容器3400的电极中的一个的电位(或积累在电容器3400中的电荷)而具有不同的值。
例如，在电容器3400的电极中的一个的电位为V，电容器3400的电容为C，第三布线3103所具有的电容成分为CB，再次分配电荷之前的第三布线3103的电位为VB0时，再次分配电荷之后的位线BL的电位为(CB×VB0+C×V)/(CB+C)。因此，在假定作为存储单元的状态，电容器3400的电极中的一个的电位成为两种状态，即V1和V0(V1＞V0)时，可以知道保持电位V1时的位线BL的电位(＝(CB×VB0+C×V1)/(CB+C))高于保持电位V0时的位线BL的电位(＝(CB×VB0+C×V0)/(CB+C))。
通过对第三布线3103的电位和规定的电位进行比较，可以读出信息。
在此情况下，可以将使用上述第一半导体材料的晶体管用于用来驱动存储单元的驱动电路，并在该驱动电路上作为晶体管3300层叠使用第二半导体材料的晶体管。
在本实施方式所示的半导体装置中，通过使用其沟道形成区域包括氧化物半导体的关态电流极小的晶体管，可以极长期地保持存储内容。换言之，因为不需要进行刷新工作，或者，可以使刷新工作的频率变得极低，所以可以充分降低功耗。另外，即使在没有电力供给的情况下(注意，优选固定电位)，也可以长期保持存储内容。
另外，在本实施方式所示的半导体装置中，信息的写入不需要高电压，而且也没有元件劣化的问题。由于例如不需要如现有的非易失性存储器那样地对浮动栅极注入电子或从浮动栅极抽出电子，因此不会发生如栅极绝缘膜的劣化等的问题。换言之，在根据本实施方式所示的半导体装置中，对重写的次数没有限制，这限制是现有的非易失性存储器所具有的问题，所以可靠性得到极大提高。再者，根据晶体管的导通状态或关闭状态而进行信息写入，而可以容易实现高速工作。
可以将上述存储装置应用于例如CPU(Central Processing Unit：中央处理器)、LSI诸如DSP(Digital Signal Processor：数字信号处理器)、定制LSI、PLD(ProgrammableLogic Device：可编程逻辑器件)等、RF-ID(Radio Frequency Identification：射频识别)。
<8-2.CPU>
下面说明包括上述存储装置的CPU。
图50是示出包括上述存储装置的CPU的结构的一个例子的框图。
图50所示的CPU在衬底2190上具有：ALU2191(ALU：Arithmetic logic unit：算术逻辑单元)、ALU控制器2192、指令译码器2193、中断控制器2194、时序控制器2195、寄存器2196、寄存器控制器2197、总线接口2198(Bus I/F)、能够重写的ROM2199以及ROM接口2189(ROM I/F)。作为衬底2190使用半导体衬底、SOI衬底、玻璃衬底等。ROM2199及ROM接口2189也可以设置在不同的芯片上。当然，图50所示的CPU只不过是简化其结构而表示的一个例子，所以实际上的CPU根据其用途具有各种结构。例如，也可以以包括图50所示的CPU或运算电路的结构为核心，设置多个该核心并使其同时工作。另外，在CPU的内部运算电路或数据总线中能够处理的位数例如可以为8位、16位、32位、64位等。
通过总线接口2198输入到CPU的指令在输入到指令译码器2193并被译码之后，输入到ALU控制器2192、中断控制器2194、寄存器控制器2197、时序控制器2195。
ALU控制器2192、中断控制器2194、寄存器控制器2197、时序控制器2195根据被译码的指令进行各种控制。具体而言，ALU控制器2192生成用来控制ALU2191的工作的信号。另外，中断控制器2194在执行CPU的程序时，根据其优先度或掩码的状态来判断来自外部的输入/输出装置或外围电路的中断要求而对该要求进行处理。寄存器控制器2197生成寄存器2196的地址，并根据CPU的状态来进行寄存器2196的读出或写入。
另外，时序控制器2195生成用来控制ALU2191、ALU控制器2192、指令译码器2193、中断控制器2194以及寄存器控制器2197的工作时序的信号。例如，时序控制器2195具有根据参考时钟信号生成内部时钟信号的内部时钟发生器，并将内部时钟信号供应到上述各种电路。
在图50所示的CPU中，在寄存器2196中设置有存储装置。
在图50所示的CPU中，寄存器控制器2197根据来自ALU2191的指令进行寄存器2196中的保持工作的选择。换言之，寄存器控制器2197在寄存器2196所具有的存储装置中选择由触发器保持数据还是由电容器保持数据。在选择由触发器保持数据的情况下，对寄存器2196中的存储装置供应电源电压。在选择由电容器保持数据的情况下，对电容器进行数据的重写，而可以停止对寄存器2196中的存储装置供应电源电压。
图51是可以用作寄存器2196的存储元件的电路图的一个例子。存储元件2200包括当关闭电源时丢失存储数据的电路2201、当关闭电源时不丢失存储数据的电路2202、开关2203、开关2204、逻辑元件2206、电容器2207以及具有选择功能的电路2220。电路2202包括电容器2208、晶体管2209及晶体管2210。另外，存储元件2200根据需要还可以包括其他元件诸如二极管、电阻元件或电感器等。
在此，电路2202可以使用上述存储装置。在停止对存储元件2200供应电源电压时，接地电位(0V)或使晶体管2209关闭的电位继续输入到电路2202中的晶体管2209的栅极。例如，晶体管2209的栅极通过电阻器等负载接地。
在此示出开关2203为具有一导电型(例如，n沟道型)的晶体管2213，而开关2204为具有与此相反的导电型(例如，p沟道型)的晶体管2214的例子。这里，开关2203的第一端子对应于晶体管2213的源极和漏极中的一个，开关2203的第二端子对应于晶体管2213的源极和漏极中的另一个，并且开关2203的第一端子与第二端子之间的导通或非导通(即，晶体管2213的开启状态或关闭状态)由输入到晶体管2213的栅极的控制信号RD选择。开关2204的第一端子对应于晶体管2214的源极和漏极中的一个，开关2204的第二端子对应于晶体管2214的源极和漏极中的另一个，并且开关2204的第一端子与第二端子之间的导通或非导通(即，晶体管2214的开启状态或关闭状态)由输入到晶体管2214的栅极的控制信号RD选择。
晶体管2209的源电极和漏电极中的一个电连接到电容器2208的一对电极中的一个及晶体管2210的栅极。在此，将连接部分称为节点M2。晶体管2210的源极和漏极中的一个电连接到能够供应低电源电位的布线(例如，GND线)，而另一个电连接到开关2203的第一端子(晶体管2213的源极和漏极中的一个)。开关2203的第二端子(晶体管2213的源极和漏极中的另一个)电连接到开关2204的第一端子(晶体管2214的源极和漏极中的一个)。开关2204的第二端子(晶体管2214的源极和漏极中的另一个)电连接到能够供应电源电位VDD的布线。开关2203的第二端子(晶体管2213的源极和漏极中的另一个)、开关2204的第一端子(晶体管2214的源极和漏极中的一个)、逻辑元件2206的输入端子和电容器2207的一对电极中的一个彼此电连接。在此，将连接部分称为节点M1。可以对电容器2207的一对电极中的另一个输入固定电位。例如，可以输入低电源电位(GND等)或高电源电位(VDD等)。电容器2207的一对电极中的另一个电连接到能够供应低电源电位的布线(例如，GND线)。可以对电容器2208的一对电极中的另一个输入固定电位。例如，可以输入低电源电位(GND等)或高电源电位(VDD等)。电容器2208的一对电极中的另一个电连接到能够供应低电源电位的布线(例如，GND线)。
当积极地利用晶体管或布线的寄生电容等时，可以不设置电容器2207及电容器2208。
控制信号WE输入到晶体管2209的第一栅极(第一栅电极)。开关2203及开关2204的第一端子与第二端子之间的导通状态或非导通状态由与控制信号WE不同的控制信号RD选择，当一个开关的第一端子与第二端子之间处于导通状态时，另一个开关的第一端子与第二端子之间处于非导通状态。
对应于保持在电路2201中的数据的信号被输入到晶体管2209的源极和漏极中的另一个。图51示出从电路2201输出的信号输入到晶体管2209的源极和漏极中的另一个的例子。由逻辑元件2206使从开关2203的第二端子(晶体管2213的源极和漏极中的另一个)输出的信号的逻辑值反转而成为反转信号，将其经由电路2220输入到电路2201。
另外，虽然图51示出从开关2203的第二端子(晶体管2213的源极和漏极中的另一个)输出的信号经由逻辑元件2206及电路2220输入到电路2201的例子，但是不局限于此。另外，也可以不使从开关2203的第二端子(晶体管2213的源极和漏极中的另一个)输出的信号的逻辑值反转而输入到电路2201。例如，当在电路2201内存在其中保持使从输入端子输入的信号的逻辑值反转的信号的节点时，可以将从开关2203的第二端子(晶体管2213的源极和漏极中的另一个)输出的信号输入到该节点。
在图51所示的用于存储元件2200的晶体管中，晶体管2209以外的晶体管可以使用其沟道形成在由氧化物半导体以外的半导体构成的层中或衬底2190中的晶体管。例如，可以使用其沟道形成在硅层或硅衬底中的晶体管。此外，也可以作为用于存储元件2200的所有的晶体管使用其沟道形成在氧化物半导体膜中的晶体管。或者，存储元件2200还可以包括晶体管2209以外的其沟道形成在氧化物半导体膜中的晶体管，并且作为剩下的晶体管可以使用其沟道形成在由氧化物半导体以外的半导体构成的层中或衬底2190中的晶体管。
图51所示的电路2201例如可以使用触发器。另外，作为逻辑元件2206例如可以使用反相器或时钟反相器等。
在本实施方式所示的半导体装置中，在不向存储元件2200供应电源电压的期间，可以由设置在电路2202中的电容器2208保持储存在电路2201中的数据。
另外，其沟道形成在氧化物半导体膜中的晶体管的关态电流极小。例如，其沟道形成在氧化物半导体膜中的晶体管的关态电流比其沟道形成在具有结晶性的硅中的晶体管的关态电流低得多。因此，通过将其沟道形成在氧化物半导体膜中的晶体管用作晶体管2209，即使在不向存储元件2200供应电源电压的期间也可以长期间地保持电容器2208所保持的信号。因此，存储元件2200在停止供应电源电压的期间也可以保持存储内容(数据)。
另外，由于该存储元件是以通过设置开关2203及开关2204进行预充电工作为特征的存储元件，因此它可以缩短在再次开始供应电源电压之后直到电路2201再次保持原来的数据为止的时间。
另外，在电路2202中，由电容器2208保持的信号被输入到晶体管2210的栅极。因此，在再次开始向存储元件2200供应电源电压之后，可以将由电容器2208保持的信号转换为晶体管2210的状态(开启状态或关闭状态)，并从电路2202读出。因此，即使对应于保持在电容器2208中的信号的电位有些变动，也可以准确地读出原来的信号。
通过将这种存储元件2200用于处理器所具有的寄存器或高速缓冲存储器等存储装置，可以防止存储装置内的数据因停止电源电压的供应而消失。另外，在再次开始供应电源电压之后存储装置可以在短时间内恢复到停止供应电源之前的状态。因此，在整个处理器或构成处理器的一个或多个逻辑电路中在短时间内也可以停止电源，从而可以抑制功耗。
注意，在本实施方式中，虽然对将存储元件2200用于CPU的例子进行说明，但是也可以将存储元件2200应用于LSI诸如DSP(Digital Signal Processor：数字信号处理器)、定制LSI、PLD(Programmable Logic Device：可编程逻辑器件)等、RF-ID(Radio FrequencyIdentification：射频识别)。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
(实施方式9)
在本实施方式中，参照图52及图53对能够使用本发明的一个方式的半导体装置的成像装置进行说明。
图52A至图52C示出成像装置的电路结构例子。
<9.成像装置>
包括图52A所示的电路的成像装置610包括光电转换元件601、晶体管602、晶体管604以及电容器606。晶体管602的源极和漏极中的一个与光电转换元件601电连接。晶体管602的源极和漏极中的另一个通过节点607(电荷存储部)与晶体管604的栅极电连接。
晶体管602优选使用OS晶体管。在OS晶体管中可以使其关态电流极小，因此可以使电容器606小。或者，如图52B所示，可以省略电容器606。另外，通过使用OS晶体管作为晶体管602，可以使节点607的电位不容易变动。由此，可以实现不容易受到噪声的影响的成像装置。
作为晶体管602例如可以使用上述实施方式所示的晶体管等。另外，也可以将OS晶体管用于晶体管604。
作为光电转换元件601，可以采用硅衬底中形成有pn结或pin结的二极管元件，或者也可以采用使用非晶硅膜或微晶硅膜等的pin结二极管元件等。另外，也可以使用二极管连接的晶体管。此外，也可以使用硅、锗、硒等形成利用光电效果的可变电阻等。
光电转换元件也可以使用能够吸收辐射产生电荷的材料形成。作为能够吸收辐射而产生电荷的材料，有碘化铅、碘化汞、砷化镓、CdTe或CdZn等。
包括图52C所示的电路的成像装置610中使用光电二极管作为光电转换元件601。图52C所示的成像装置610包括光电转换元件601、晶体管602、晶体管603、晶体管604、晶体管605以及电容器606。晶体管602的源极和漏极中的一个与光电转换元件601的阴极电连接，源极和漏极中的另一个与节点607电连接。光电转换元件601的阳极与布线611电连接。晶体管603的源极和漏极中的一个与节点607电连接，源极和漏极中的另一个与布线608电连接。晶体管604的栅极与节点607电连接，源极和漏极中的一个与布线609电连接，源极和漏极中的另一个与晶体管605的源极和漏极中的一个电连接。晶体管605的源极和漏极中的另一个与布线608电连接。电容器606的一个电极与节点607电连接，另一个电极与布线611电连接。
晶体管602可以被用作传移晶体管。对晶体管602的栅极供应传移信号TX。晶体管603可以被用作复位晶体管。对晶体管603的栅极供应复位信号RST。晶体管604可以被用作放大晶体管。晶体管605可以被用作选择晶体管。对晶体管605的栅极供应选择信号SEL。对布线608供应VDD，对布线611供应VSS。
接着，说明包括图52C所示的电路的成像装置610的工作。首先，使晶体管603成为导通状态，对节点607供应VDD(复位工作)。然后，使晶体管603成为关闭状态，VDD保持在节点607中。接着，使晶体管602成为导通状态，对应于光电转换元件601的受光量而使节点607的电位变化(蓄积工作)。然后，使晶体管602成为关闭状态，保持节点607的电位。接着，使晶体管605成为导通状态，从布线609输出对应于节点607的电位的电位(选择工作)。通过检测出布线609的电位，可以知道光电转换元件601的受光量。
晶体管602及晶体管603优选使用OS晶体管。如上所述，在OS晶体管中可以使其关态电流极小，因此可以使电容器606小。或者，可以省略电容器606。另外，通过使用OS晶体管作为晶体管602及晶体管603，可以使节点607的电位不容易变动。由此，可以实现不容易受到噪声的影响的成像装置。
通过将包括图52A至图52C所示的任一个的电路的成像装置610配置为矩阵状，可以实现分辨率高的成像装置。
例如，当将成像装置610配置为1920×1080的矩阵状时，可以实现以所谓全高清(也称为“2K分辨率”、“2K1K”或“2K”等)的分辨率能够成像的成像装置。另外，例如，当将成像装置610配置为4096×2160的矩阵状时，可以实现以所谓超高清(也称为“4K分辨率”、“4K2K”或“4K”等)的分辨率能够成像的成像装置。另外，例如，当将成像装置610配置为8192×4320的矩阵状时，可以实现以所谓超高清(也称为“8K分辨率”、“8K4K”或“8K”等)的分辨率能够成像的成像装置。通过增加显示元件的数量，也可以实现以16K或32K的分辨率能够成像的成像装置。
图53A及图53B示出使用上述晶体管的成像装置610的结构例子。图53A及图53B是成像装置610的截面图。
图53A所示的成像装置610作为衬底641使用n型半导体。此外，衬底641中设置有光电转换元件601的p型半导体1221。此外，衬底641的一部分用作光电转换元件601的n型半导体1223。
晶体管604设置在衬底641上。晶体管604可以被用作n沟道晶体管。另外，在衬底641的一部分中设置有p型半导体的阱1220。阱1220可以通过与形成p型半导体1221时同样的方法设置。另外，阱1220及p型半导体1221可以同时形成。
在图53B所示的成像装置610中，在衬底641上形成有晶体管604及晶体管605。晶体管604可以被用作n沟道晶体管。晶体管605可以被用作p沟道晶体管。
在图53B所示的成像装置610中，衬底641上设置有光电转换元件601。
在图53B所示的光电转换元件601中，在由金属材料等形成的电极686与透光导电层682之间包括光电转换层681。图53B示出将硒类材料用于光电转换层681的方式。使用硒类材料的光电转换元件601对可见光具有高外部量子效率。该光电转换元件可以是因雪崩击穿现象而使电子放大量相对于入射光量大的高灵敏度的传感器。另外，由于硒类材料的光吸收系数高，而具有易于将光电转换层681形成得较薄的优点。
作为硒类材料，可以使用非晶硒或结晶硒。例如，通过在形成非晶硒之后进行加热处理，可以得到结晶硒。另外，通过使结晶硒的结晶粒径小于像素间距，可以减少各像素的特性偏差。另外，与非晶硒相比，结晶硒对可见光具有更高的光谱灵敏度及光吸收系数。
注意，虽然附图示出光电转换层681为单层的情况，但是也可以采用在硒类材料的受光面一侧作为空穴阻挡层设置氧化镓或氧化铈等，并在电极686一侧作为电子阻挡层设置氧化镍或硫化锑等的结构。
光电转换层681可以是包含铜、铟和硒的化合物(CIS)的层。或者，也可以是包含铜、铟、镓和硒的化合物(CIGS)的层。通过使用CIS及CIGS，与使用硒的单层的情况同样，可以形成能够利用雪崩击穿现象的光电转换元件。
另外，CIS及CIGS是p型半导体，为了形成接合，也可以以与p型半导体接触的方式设置n型半导体的硫化镉或硫化锌等。
为了使雪崩击穿现象发生，优选对光电转换元件施加较高的电压(例如，10V以上)。由于OS晶体管具有其漏极耐压高于Si晶体管的特性，因此可以更容易地对光电转换元件施加较高的电压。因此，通过组合漏极耐压高的OS晶体管与将硒类材料用于光电转换层的光电转换元件，可以实现高灵敏度且高可靠性的成像装置。
透光导电层682例如可以使用铟锡氧化物、包含硅的铟锡氧化物、包含锌的氧化铟、氧化锌、包含镓的氧化锌、包含铝的氧化锌、氧化锡、包含氟的氧化锡、包含锑的氧化锡或石墨烯等。此外，透光导电层682不局限于单层，而也可以为不同膜的叠层。
作为光电转换元件601，也可以采用使用如非晶硅膜或微晶硅膜等的pin结二极管元件等。该光电二极管包括依次层叠的n型半导体层、i型半导体层及p型半导体层。i型半导体层优选使用非晶硅。p型半导体层及n型半导体层可以使用包含赋予各导电型的掺杂剂的非晶硅或者微晶硅等。其光电转换层包含非晶硅的光电二极管在可见光波长区域内的灵敏度较高，容易检测出微弱的可见光。
pn结二极管元件及pin结二极管元件优选以p型半导体层为受光面的方式设置。通过以p型半导体层为受光面，可以提高光电转换元件601的输出电流。
使用上述硒类材料或非晶硅等形成的光电转换元件601可以利用成膜工序、光刻工序、蚀刻工序等一般的半导体制造工序制造。
本实施方式可以与其他的实施方式等所记载的结构适当地组合而实施。
[实施例1]
在本实施例中，制造包括能够用于本发明的一个方式的半导体装置的导电膜的样品，通过扫描透射电子显微镜(Scanning Transmission Electron Microscope：STEM)对该样品的截面形状进行观察。此外，进行该样品的XPS(X射线光电子能谱)分析。
<样品的制造>
作为样品A1，在720mm×600mm的玻璃衬底上利用溅射装置依次形成厚度为35nm的氮化钽及厚度为200nm的铜。
作为样品A2，在720mm×600mm的玻璃衬底上利用溅射装置依次形成厚度为35nm的氮化钽及厚度为200nm的铜。接着，进行铜表面的硅化。在硅化处理的条件中，首先为了去除形成在铜表面的氧化膜，利用PECVD装置在包含氨气体的气氛下进行等离子体放电。接着，在PECVD装置中引入硅烷气体，使铜表面暴露于硅烷气体，形成铜硅化物。此外，去除铜表面的氧化膜时的衬底温度为350℃。此外，形成铜硅化物时的衬底温度为220℃，使用流量为300sccm的硅烷气体及流量为500sccm的氮气体。
<截面观察>
利用STEM对上述制造的样品A1及样品A2的截面形状进行观察。图54A是样品A1的截面STEM照片，图54B是样品A2的截面STEM照片。
从图54A及图54B的截面STEM照片确认到在样品A2中膜的最外表面形成有与铜不同的膜(铜硅化物层)。
<XPS分析>
接着，进行样品A2表面的XPS分析。表1示出利用XPS得到的组成。此外，表面的XPS的检测深度为5nm左右。
[表1]
Cu O C Si N
组成(atomic％) 24.1 37.6 18.2 11.3 8.8
在样品A2的表面检测出铜及硅，对于铜的硅的比例(Si/Cu)为0.47。
接着，图55示出样品A2的深度方向的XPS分析结果。图55示出从样品A2的膜表面至玻璃衬底的深度方向的铜(Cu)、硅(Si)、钽(Ta)、氧(O)及氮(N)的分布。
如图55所示，在膜的表面附近检测出铜(Cu)及硅(Si)。
接着，图56A及图56B分别示出从样品A2的深度方向的XPS分析得出的Cu2p3/2的光谱及Si2p的光谱。此外，横轴表示结合能量(Binding Energy)。
在图56A中，931eV以上且934eV以下的范围的峰值来源于Cu-Si基。此外，在图56B中，98eV以上且100eV以下的范围的峰值来源于金属-Si基。
如上所述，确认到在样品A2中膜的表面形成有具有Cu与Si的键合的铜硅化物。
本实施例所示的结构可以与其他实施方式或实施例所示的结构适当地组合而实施。
[实施例2]
在本实施例中，制造本发明的一个方式的晶体管并进行电特性的评价。
作为进行电特性评价的晶体管，制造相当于图10A及图10B所示的晶体管100L的样品B1及B2。此外，样品B1是本发明的一个方式的晶体管，样品B2是用于比较的晶体管。
晶体管100L包括衬底102上的被用作栅电极的导电膜104、衬底102及导电膜104上的被用作第一栅极绝缘膜的绝缘膜106、107、绝缘膜107上的氧化物半导体膜108、被用作与氧化物半导体膜108电连接的源电极的导电膜112a、被用作与氧化物半导体膜108电连接的漏电极的导电膜112b、氧化物半导体膜108及导电膜112a、112b上的被用作第二栅极绝缘膜的绝缘膜114、116、绝缘膜116上的被用作保护绝缘膜的绝缘膜118、以及绝缘膜118上的被用作第二栅电极的120b。此外，氧化物半导体膜108包括氧化物半导体膜108b、108c。
导电膜112a包括导电膜112a_1、导电膜112a_2及112a_3，导电膜112b包括导电膜112b_1、112b_2及112b_3。此外，导电膜112a_2包括在其端部与绝缘膜114接触的区域112a_2b，导电膜112b_2包括在其端部与绝缘膜114接触的区域112b_2b。
<晶体管的制造方法>
接着，说明相当于样品B1及样品B2的晶体管的制造方法。此外，晶体管的制造方法可以参照实施方式1。
《样品B1的制造》
在衬底102上形成导电膜104。作为衬底102，使用玻璃衬底。此外，导电膜104利用溅射装置依次层叠厚度为10nm的钛膜、厚度为100nm的铜膜以及厚度为50nm的氮化钽膜来形成。
接着，在衬底102及导电膜104上形成绝缘膜106、107。作为绝缘膜106，利用PECVD装置形成厚度为400nm的氮化硅膜。此外，作为绝缘膜107，利用PECVD装置形成厚度为15nm的氧氮化硅膜。
接着，在绝缘膜107上形成氧化物半导体膜108。
作为氧化物半导体膜108使用In-Ga-Zn氧化物(也称为IGZO)。作为氧化物半导体膜108所包括的氧化物半导体膜108b，利用溅射装置形成厚度为10nm的IGZO膜。IGZO膜的成膜条件为如下：将衬底温度设定为170℃；将在氩气体和氧气体的总流量中氧气体所占的比率设定为30％并将其引入处理室内；将压力设定为0.2Pa；以及对金属氧化物溅射靶材(In：Ga：Zn＝4：2：4.1[原子个数比])供应1500W的AC功率。接着，作为氧化物半导体膜108c，利用溅射装置形成厚度为20nm的IGZO膜。此外，IGZO膜的成膜条件为如下：将衬底温度设定为170℃；将在氩气体和氧气体的总流量中氧气体所占的比率设定为50％并将其引入处理室内；将压力设定为0.2Pa；以及对金属氧化物溅射靶材(In：Ga：Zn＝1：1：1.2[原子个数比])供应500W的AC功率。另外，在形成氧化物半导体膜108之后以350℃进行1小时的加热处理。
接着，在绝缘膜107、氧化物半导体膜108上形成将后面成为导电膜112a、112b的导电膜。作为该导电膜，利用溅射装置在真空中连续形成厚度为50nm的钨膜、厚度为200nm的铜膜以及厚度为5nm的钨膜。接着，在该导电膜上形成抗蚀剂掩模，对厚度为5nm的钨膜及厚度为200nm的铜膜的所希望的区域进行蚀刻。在去除抗蚀剂掩模之后对所露出的铜表面进行硅化物处理。在硅化处理的条件中，首先为了去除形成在铜表面的氧化膜，利用PECVD装置在包含氨气体的气氛下进行等离子体放电。接着，在PECVD装置中引入硅烷气体，使铜表面暴露于硅烷气体，形成铜硅化物。此外，去除铜表面的氧化膜时的衬底温度为350℃。此外，形成铜硅化物时的衬底温度为220℃，使用流量为300sccm的硅烷气体及流量为500sccm的氮气体。接着，在进行硅化物处理的导电膜上形成抗蚀剂掩模，对厚度为50nm的钨膜的所希望的区域进行蚀刻，形成导电膜112a、112b。此外，在形成导电膜112a、112b之后去除抗蚀剂掩模。
接着，从绝缘膜107、氧化物半导体膜108、导电膜112a、112b上涂敷磷酸水溶液(使用纯水稀释磷酸的浓度为85％的水溶液100倍而成的水溶液)，去除从导电膜112a、112b露出的氧化物半导体膜108的表面的一部分。
接着，在绝缘膜107、氧化物半导体膜108以及导电膜112a、112b上形成绝缘膜114及绝缘膜116。作为绝缘膜114利用PECVD装置形成厚度为40nm的氧氮化硅膜。另外，作为绝缘膜116利用PECVD装置形成厚度为400nm的氧氮化硅膜。注意，绝缘膜114及绝缘膜116是利用PECVD装置在真空中连续形成的。
绝缘膜114的成膜条件为如下：衬底温度为220℃；将流量为50sccm的硅烷气体及流量为2000sccm的一氧化二氮气体引入到处理室内；压力为20Pa；以及对设置在PECVD装置内的平行板电极供应100W的RF功率。绝缘膜116的成膜条件为如下：衬底温度为220℃；将流量为160sccm的硅烷气体及流量为4000sccm的一氧化二氮气体引入到处理室内；压力为200Pa；以及对设置在PECVD装置内的平行板电极供应1500W的RF功率。
接着，在包含氮的气氛下以300℃进行1小时的热处理。
接着，在绝缘膜116上形成绝缘膜118。作为绝缘膜118，利用PECVD装置形成厚度为100nm的氮化硅膜。绝缘膜118的成膜条件为如下：将衬底温度设定为220℃；将流量为50sccm的硅烷气体、流量为5000sccm的氮气体和流量为100sccm的氨气体引入处理室内；将压力设定为100Pa；以及对设置于PECVD装置内的平行板电极之间供应1000W的RF功率。
接着，在绝缘膜118上作为导电膜利用溅射装置形成厚度为100nm的ITSO膜。该ITSO膜的成膜条件为如下：衬底温度为室温；将流量为72sccm的氩气体和流量为5sccm的氧气体引入处理室内；将压力为0.15Pa。此外，用于ITSO膜的金属氧化物靶材的组成为In2O3：SnO2：SiO2＝85：10：5[重量％]。
通过上述工序制造相当于样品B1的晶体管。
《样品B2的制造》
在衬底102上形成导电膜104。作为衬底102，使用玻璃衬底。此外，导电膜104利用溅射装置形成厚度为100nm的钨膜。
接着，在衬底102及导电膜104上形成绝缘膜106、107。作为绝缘膜106，利用PECVD装置形成厚度为400nm的氮化硅膜。此外，作为绝缘膜107，利用PECVD装置形成厚度为50nm的氧氮化硅膜。
接着，在绝缘膜107上形成氧化物半导体膜108。
作为氧化物半导体膜108所包括的氧化物半导体膜108b，利用溅射装置形成厚度为20nm的IGZO膜。IGZO膜的成膜条件为如下：将衬底温度设定为170℃；将在氩气体和氧气体的总流量中氧气体所占的比率设定为30％并将其引入处理室内；将压力设定为0.2Pa；以及对金属氧化物溅射靶材(In：Ga：Zn＝4：2：4.1[原子个数比])供应1500W的AC功率。接着，作为氧化物半导体膜108c，利用溅射装置形成厚度为30nm的IGZO膜。此外，IGZO膜的成膜条件为如下：将衬底温度设定为170℃；将在氩气体和氧气体的总流量中氧气体所占的比率设定为50％并将其引入处理室内；将压力设定为0.2Pa；以及对金属氧化物溅射靶材(In：Ga：Zn＝1：1：1.2[原子个数比])供应500W的AC功率。另外，在形成氧化物半导体膜108之后以350℃进行1小时的加热处理。
接着，在绝缘膜107及氧化物半导体膜108上形成导电膜，在该导电膜上形成抗蚀剂掩模，对所希望的区域进行蚀刻，由此形成导电膜112a、112b。作为导电膜112a、112b，通过利用溅射装置在真空中连续地形成厚度为50nm的钨膜以及厚度为200nm的铜膜。此外，在形成导电膜112a、112b之后去除抗蚀剂掩模。
接着，在绝缘膜107、氧化物半导体膜108以及导电膜112a、112b上形成绝缘膜114及绝缘膜116。作为绝缘膜114利用PECVD装置形成厚度为40nm的氧氮化硅膜。另外，作为绝缘膜116利用PECVD装置形成厚度为400nm的氧氮化硅膜。注意，绝缘膜114及绝缘膜116是利用PECVD装置在真空中连续形成的。
绝缘膜114的成膜条件为如下：衬底温度为220℃；将流量为50sccm的硅烷气体及流量为2000sccm的一氧化二氮气体引入到处理室内；压力为20Pa；以及对设置在PECVD装置内的平行板电极供应100W的RF功率。绝缘膜116的成膜条件为如下：衬底温度为220℃；将流量为160sccm的硅烷气体及流量为4000sccm的一氧化二氮气体引入到处理室内；压力为200Pa；以及对设置在PECVD装置内的平行板电极供应1500W的RF功率。
接着，在包含氮的气氛下以300℃进行1小时的热处理。
接着，在绝缘膜116上形成绝缘膜118。作为绝缘膜118，利用PECVD装置形成厚度为100nm的氮化硅膜。绝缘膜118的成膜条件为如下：将衬底温度设定为220℃；将流量为50sccm的硅烷气体、流量为5000sccm的氮气体和流量为100sccm的氨气体引入处理室内；将压力设定为100Pa；以及对设置于PECVD装置内的平行板电极之间供应1000W的RF功率。
接着，在绝缘膜118上作为导电膜利用溅射装置形成厚度为100nm的ITSO膜。该ITSO膜的成膜条件为如下：衬底温度为室温；将流量为72sccm的氩气体和流量为5sccm的氧气体引入处理室内；将压力为0.15Pa。此外，用于ITSO膜的金属氧化物靶材的组成为In2O3：SnO2：SiO2＝85：10：5[重量％]。
通过上述工序制造相当于样品B2的晶体管。
注意，作为各样品制造如下三种晶体管：沟道长度2μm且沟道宽度50μm的晶体管；沟道长度3μm且沟道宽度50μm的晶体管；沟道长度6μm且沟道宽度50μm的晶体管。下面，有时将沟道长度2μm的样品B1称为样品B1-1，将沟道长度3μm的样品B1称为样品B1-2，将沟道长度6μm的样品B1称为样品B1-3。样品B2也是同样的。
<晶体管的电特性评价>
对相当于上述制造样品B1及样品B2的晶体管的电特性进行评价。晶体管的电特性为如下：漏极电流(Id)-栅极电压(Vg)特性；以及根据Id-Vg特性算出的场效应迁移率(μFE)。图57及图58示出样品B1及样品B2的晶体管的电特性。此外，图57A及图58A示出沟道长度为2μm且沟道宽度为50μm的晶体管特性，图57B及图58B示出沟道长度为3μm且沟道宽度为50μm的晶体管特性，图57C至图58C示出沟道长度为6μm且沟道宽度为50μm的晶体管特性。
在图57及图58中，示出将源电极与漏电极之间的电压(Vd)设定为0.1V及20V，在-15V至20V的范围内每隔0.25V施加Vg的结果。另外，在图57及图58中，第一纵轴表示漏极电流(Id)，第二纵轴表示Vd＝20V时的场效应迁移率(μFE)，横轴表示栅极电压(Vg)。在附图中，将10个晶体管的数据重叠在一起。所有的晶体管的偏差少，都具有常关闭特性。
如图57及图58所示，在Vd为0.1V与Vd为20V之间样品B2的阈值电压不同。此外，样品B1的晶体管的场效应迁移率(μFE)比样品B2高。由此，在源电极及漏电极中包含铜的晶体管中，通过对源电极及漏电极的端部进行硅化物处理，可以提供具有优良的电特性的晶体管。
本实施例所示的结构可以与其他实施方式或实施例所示的结构适当地组合而实施。
[实施例3]
在本实施例中，制造包括能够用于本发明的一个方式的半导体装置的导电膜的样品，通过扫描透射电子显微镜(Scanning Transmission Electron Microscope：STEM)对该样品的截面形状进行观察。此外，进行该样品的XPS(X射线光电子能谱)分析。
<样品的制造>
作为样品C1在720mm×600mm的玻璃衬底上利用PECVD装置形成厚度为100nm的氧氮化硅(SiON)膜。接着，在氧氮化硅膜上形成导电膜，在该导电膜上形成抗蚀剂掩模，对所希望的区域进行蚀刻。作为该导电膜，利用溅射装置在真空中连续地形成厚度为5nm的钨(W)膜、厚度为200nm的铜(Cu)膜、厚度为5nm的钨(W)膜。此外，在形成该导电膜之后去除抗蚀剂掩模。
作为样品C2在720mm×600mm的玻璃衬底上利用PECVD装置形成厚度为100nm的氧氮化硅(SiON)膜。接着，在氧氮化硅膜上利用溅射装置作为氧化物半导体膜形成厚度为50nm的IGZO膜。接着，在氧化物半导体膜上形成导电膜，在该导电膜上形成抗蚀剂掩模，对所希望的区域进行蚀刻。作为该导电膜，利用溅射装置在真空中连续地形成厚度为5nm的钨膜、厚度为200nm的铜膜、厚度为5nm的钨膜。在形成该导电膜之后去除抗蚀剂掩模。接着，进行铜表面的硅化。在硅化处理的条件中，首先为了去除形成在铜表面的氧化膜，利用PECVD装置在包含氨气体的气氛下进行等离子体放电。接着，在PECVD装置中引入硅烷气体，使铜表面暴露于硅烷气体，形成铜硅化物。此外，去除铜表面的氧化膜时的衬底温度为350℃。此外，形成铜硅化物时的衬底温度为350℃，使用流量为10sccm的硅烷气体及流量为1000sccm的氮气体。
<截面观察及EDX分析结果>
利用STEM对上述制造的样品C1及样品C2的截面形状进行观察。图59A是样品C1的截面STEM照片，图59B是样品C2的截面STEM照片。
从图59B的截面STEM照片确认到在样品C2的导电膜的端部形成有与铜不同的层(铜硅化物层)。
利用EDX(Energy Dispersive X-ray Spectoroscopy：能量分散型X射线分析法)进行样品C2的导电膜端部的元素分析。图60示出EDX分析结果。
如图60所示，从样品C2的导电膜端部检测出铜(Cu)及硅(Si)。换言之，确认到在样品C2中在导电膜端部形成有包含Cu及Si的铜硅化物。
本实施例所示的结构可以与其他实施方式或实施例所示的结构适当地组合而实施。
[符号说明]
I1 绝缘体
I2 绝缘体
S1 氧化物半导体
S2 氧化物半导体
S3 氧化物半导体
100 晶体管
100A 晶体管
100B 晶体管
100C 晶体管
100D 晶体管
100E 晶体管
100F 晶体管
100G 晶体管
100H 晶体管
100J 晶体管
100K 晶体管
100L 晶体管
100M 晶体管
100N 晶体管
100P 晶体管
100Q 晶体管
102 衬底
104 导电膜
106 绝缘膜
107 绝缘膜
108 氧化物半导体膜
108a 氧化物半导体膜
108b 氧化物半导体膜
108c 氧化物半导体膜
112 导电膜
112_1 导电膜
112_2 导电膜
112_3 导电膜
112a 导电膜
112a_1 导电膜
112a_2 导电膜
112a_2a 区域
112a_2b 区域
112a_3 导电膜
112b 导电膜
112b_1 导电膜
112b_2 导电膜
112b_2a 区域
112b_2b 区域
112b_3 导电膜
112c 导电膜
112c_1 导电膜
112c_2 导电膜
112c_2a 区域
112c_2b 区域
112c_3 导电膜
114 绝缘膜
116 绝缘膜
118 绝缘膜
120a 导电膜
120b 导电膜
141a 掩模
141b 掩模
142a 掩模
142b 掩模
151 开口部
151a 开口部
151b 开口部
152a 开口部
152b 开口部
152c 开口部
152d 开口部
191 靶材
192 等离子体
193 靶材
194 等离子体
195 等离子体
501 像素电路
502 像素部
504 驱动电路部
504a 栅极驱动器
504b 源极驱动器
506 保护电路
507 端子部
550 晶体管
552 晶体管
554 晶体管
560 电容器
562 电容器
570 液晶元件
572 发光元件
601 光电转换元件
602 晶体管
603 晶体管
604 晶体管
605 晶体管
606 电容器
607 节点
608 布线
609 布线
610 成像装置
611 布线
641 衬底
681 光电转换层
682 透光导电层
686 电极
700 显示装置
701 衬底
702 像素部
704 源极驱动电路部
705 衬底
706 栅极驱动电路部
708 FPC端子部
710 信号线
711 布线部
712 密封剂
716 FPC
730 绝缘膜
732 密封膜
734 绝缘膜
736 着色膜
738 遮光膜
750 晶体管
752 晶体管
760 连接电极
770 平坦化绝缘膜
772 导电膜
773 绝缘膜
774 导电膜
775 液晶元件
776 液晶层
777 导电膜
778 结构体
780 各向异性导电膜
782 发光元件
786 EL层
788 导电膜
790 电容器
791 触摸面板
792 绝缘膜
793 电极
794 电极
795 绝缘膜
796 电极
797 绝缘膜
800 反相器
810 OS晶体管
820 OS晶体管
831 信号波形
832 信号波形
840 虚线
841 实线
850 OS晶体管
860 CMOS反相器
900 半导体装置
901 电源电路
902 电路
903 电压产生电路
903A 电压产生电路
903B 电压产生电路
903C 电压产生电路
904 电路
905 电压产生电路
906 电路
911 晶体管
912 晶体管
912A 晶体管
912B 晶体管
921 控制电路
922 晶体管
1220 阱
1221 p型半导体
1223 n型半导体
2189 ROM接口
2190 衬底
2191 ALU
2192 ALU控制器
2193 指令译码器
2194 中断控制器
2195 时序控制器
2196 寄存器
2197 寄存器控制器
2198 总线接口
2199 ROM
2200 存储元件
2201 电路
2202 电路
2203 开关
2204 开关
2206 逻辑元件
2207 电容器
2208 电容器
2209 晶体管
2210 晶体管
2213 晶体管
2214 晶体管
2220 电路
3101 布线
3102 布线
3103 布线
3104 布线
3105 布线
3200 晶体管
3300 晶体管
3400 电容器
7000 显示模块
7001 上盖
7002 下盖
7003 FPC
7004 触摸面板
7005 FPC
7006 显示面板
7007 背光
7008 光源
7009 框架
7010 印刷电路板
7011 电池
8000 照相机
8001 外壳
8002 显示部
8003 操作按钮
8004 快门按钮
8006 镜头
8100 取景器
8101 外壳
8102 显示部
8103 按钮
8200 头戴显示器
8201 安装部
8202 透镜
8203 主体
8204 显示部
8205 电缆
8206 电池
8300 头戴显示器
8301 外壳
8302 显示部
8304 固定工具
8305 镜头
9000 外壳
9001 显示部
9003 扬声器
9005 操作键
9006 连接端子
9007 传感器
9008 麦克风
9050 操作按钮
9051 信息
9052 信息
9053 信息
9054 信息
9055 铰链
9100 电视装置
9101 便携式信息终端
9102 便携式信息终端
9200 便携式信息终端
9201 便携式信息终端
9500 显示装置
9501 显示面板
9502 显示区域
9503 区域
9511 轴部
9512 轴承部

Claims (11)

1.一种半导体装置，包括：
晶体管，
其中，所述晶体管包括：
栅电极；
所述栅电极上的第一绝缘膜；
包括夹着所述第一绝缘膜与所述栅电极重叠的区域的氧化物半导体膜；
与所述氧化物半导体膜电连接的源电极；
与所述氧化物半导体膜电连接的漏电极；以及
所述氧化物半导体膜上、所述源电极上及所述漏电极上的第二绝缘膜，
其中所述氧化物半导体膜包括第一氧化物半导体膜以及在所述第一氧化物半导体膜上并与其接触的第二氧化物半导体膜，
其中所述第二氧化物半导体膜的厚度大于所述第一氧化物半导体膜的厚度，
其中所述源电极和所述漏电极都包括第一导电膜以及在所述第一导电膜上并与其接触的第二导电膜，
其中所述第一导电膜的端部具有位于比所述第二导电膜的端部更外侧的区域，
其中所述第一导电膜包含钛，
其中所述第二导电膜包含铜，
并且，所述第二导电膜的所述端部包括具有包含铜的化合物的区域。
2.一种半导体装置，包括：
晶体管，
其中，所述晶体管包括：
栅电极；
所述栅电极上的第一绝缘膜；
所述栅电极上的第二绝缘膜；
包括夹着所述第一绝缘膜和所述第二绝缘膜与所述栅电极重叠的区域的氧化物半导体膜；
与所述氧化物半导体膜电连接的源电极；
与所述氧化物半导体膜电连接的漏电极；以及
所述氧化物半导体膜上、所述源电极上及所述漏电极上的第三绝缘膜，
其中所述氧化物半导体膜包括第一氧化物半导体膜以及在所述第一氧化物半导体膜上并与其接触的第二氧化物半导体膜，
其中所述第二氧化物半导体膜的厚度大于所述第一氧化物半导体膜的厚度，
其中所述源电极和所述漏电极都包括第一导电膜以及在所述第一导电膜上并与其接触的第二导电膜，
其中所述第一导电膜的端部具有位于比所述第二导电膜的端部更外侧的区域，
其中所述第一导电膜包含钛，
其中所述第二导电膜包含铜，
并且，所述第二导电膜的所述端部包括具有包含铜的化合物的区域。
3.一种半导体装置，包括：
晶体管，
其中，所述晶体管包括：
栅电极；
所述栅电极上的第一绝缘膜；
包括夹着所述第一绝缘膜与所述栅电极重叠的区域的氧化物半导体膜；
与所述氧化物半导体膜电连接的源电极；
与所述氧化物半导体膜电连接的漏电极；以及
所述氧化物半导体膜上、所述源电极上及所述漏电极上的第二绝缘膜，
其中所述氧化物半导体膜包括第一氧化物半导体膜以及在所述第一氧化物半导体膜上并与其接触的第二氧化物半导体膜，
其中所述第二氧化物半导体膜的厚度大于所述第一氧化物半导体膜的厚度，
其中所述源电极和所述漏电极都包括第一导电膜以及在所述第一导电膜上并与其接触的第二导电膜，
其中所述第一导电膜的端部具有位于比所述第二导电膜的端部更外侧的区域，
其中所述第一导电膜包含第一元素，
其中所述第二导电膜包含第二元素，
其中所述第一元素和所述第二元素互不相同，
并且，所述第二导电膜的所述端部包括具有包含铜的化合物的区域。
4.一种半导体装置，包括：
晶体管，
其中，所述晶体管包括：
栅电极；
所述栅电极上的第一绝缘膜；
包括夹着所述第一绝缘膜与所述栅电极重叠的区域的氧化物半导体膜；
与所述氧化物半导体膜电连接的源电极；
与所述氧化物半导体膜电连接的漏电极；以及
所述氧化物半导体膜上、所述源电极上及所述漏电极上的第二绝缘膜，
其中所述氧化物半导体膜包括第一氧化物半导体膜以及与所述第一氧化物半导体膜接触的第二氧化物半导体膜，
其中所述第二氧化物半导体膜的厚度大于所述第一氧化物半导体膜的厚度，
其中所述源电极和所述漏电极都包括第一导电膜以及与所述第一导电膜接触的第二导电膜，
其中所述第一导电膜的端部具有位于比所述第二导电膜的端部更外侧的区域，
其中所述第一导电膜包含钛，
其中所述第二导电膜包含铜，
并且，所述第二导电膜的所述端部包括具有包含铜的化合物的区域。
5.一种半导体装置，包括：
晶体管，
其中，所述晶体管包括：
栅电极；
所述栅电极上的第一绝缘膜；
所述栅电极上的第二绝缘膜；
包括夹着所述第一绝缘膜和所述第二绝缘膜与所述栅电极重叠的区域的氧化物半导体膜；
与所述氧化物半导体膜电连接的源电极；
与所述氧化物半导体膜电连接的漏电极；
所述氧化物半导体膜上、所述源电极上及所述漏电极上的第三绝缘膜，
所述第三绝缘膜上的第四绝缘膜；以及
第一导电体，所述第一导电体在设置在所述第三绝缘膜和所述第四绝缘膜中的开口部中与所述源电极和所述漏电极中的一个电连接，
其中所述氧化物半导体膜包括第一氧化物半导体膜以及在所述第一氧化物半导体膜上并与其接触的第二氧化物半导体膜，
其中所述第二氧化物半导体膜的厚度大于所述第一氧化物半导体膜的厚度，
其中所述源电极和所述漏电极都包括第一导电膜以及在所述第一导电膜上并与其接触的第二导电膜，
其中所述第一导电膜的端部具有位于比所述第二导电膜的端部更外侧的区域，
其中所述源电极与所述第一氧化物半导体膜和所述第二氧化物半导体膜的侧面接触，
其中所述第一导电膜包含钛，
其中所述第二导电膜包含铜，
并且，所述第二导电膜的所述端部包括具有包含铜的化合物的区域。
6.一种半导体装置，包括：
沟道蚀刻型晶体管，
其中，所述沟道蚀刻型晶体管包括：
衬底上的栅电极；
所述栅电极上的第一绝缘膜；
包括夹着所述第一绝缘膜与所述栅电极重叠的区域的氧化物半导体膜；
与所述氧化物半导体膜电连接的源电极；
与所述氧化物半导体膜电连接的漏电极；以及
所述氧化物半导体膜上、所述源电极上及所述漏电极上的第二绝缘膜，
其中所述氧化物半导体膜包括第一氧化物半导体膜以及在所述第一氧化物半导体膜上并与其接触的第二氧化物半导体膜，
其中所述第二氧化物半导体膜的厚度大于所述第一氧化物半导体膜的厚度，
其中所述源电极和所述漏电极都包括第一导电膜以及在所述第一导电膜上并与其接触的第二导电膜，
其中所述第一导电膜的端部具有位于比所述第二导电膜的端部更外侧的区域，
其中所述第一导电膜包含钛，
其中所述第二导电膜包含铜，
并且，所述第二导电膜的所述端部包括具有包含铜的化合物的区域。
7.一种半导体装置，包括：
沟道蚀刻型晶体管，
其中，所述沟道蚀刻型晶体管包括：
衬底上的栅电极；
所述栅电极上的第一绝缘膜；
所述栅电极上的第二绝缘膜；
包括夹着所述第一绝缘膜和所述第二绝缘膜与所述栅电极重叠的区域的氧化物半导体膜；
与所述氧化物半导体膜电连接的源电极；
与所述氧化物半导体膜电连接的漏电极；以及
所述氧化物半导体膜上、所述源电极上及所述漏电极上的第三绝缘膜，
所述第三绝缘膜上的第四绝缘膜；以及
第一导电体，所述第一导电体在设置在所述第三绝缘膜和所述第四绝缘膜中的开口部中与所述源电极和所述漏电极中的一个电连接，
其中所述氧化物半导体膜包括第一氧化物半导体膜以及在所述第一氧化物半导体膜上并与其接触的第二氧化物半导体膜，
其中所述第二氧化物半导体膜的厚度大于所述第一氧化物半导体膜的厚度，
其中所述源电极和所述漏电极都包括第一导电膜以及在所述第一导电膜上并与其接触的第二导电膜，
其中所述第一导电膜的端部具有位于比所述第二导电膜的端部更外侧的区域，
其中所述源电极与所述第一氧化物半导体膜和所述第二氧化物半导体膜的侧面接触，
其中所述第一导电膜包含钛，
其中所述第二导电膜包含铜，
并且，所述第二导电膜的所述端部包括具有包含铜的化合物的区域。
8.根据权利要求1至7中任一项所述的半导体装置，
其中所述第一氧化物半导体膜和所述第二氧化物半导体膜都包含In、Zn及M，
其中所述M是Al、Ga、Y或Sn。
9.一种半导体装置，包括：
源电极和漏电极，所述源电极和所述漏电极都包括第一层至第三层，
其中所述第一层至第三层的侧面相一致。
10.一种半导体装置，包括：
两层源电极和两层漏电极。
11.一种晶体管，包括：
包含硅的沟道层。
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