WO2017028778A1 - 半导体芯片封装结构及其封装方法 - Google Patents

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  • the semiconductor chip needs to be packaged, and the semiconductor chip can be protected by the packaging technology to prevent the semiconductor chip from being polluted by the external environment, and the circuit interface in the semiconductor chip can be taken out by the packaging technology to facilitate connection with other circuits.

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Abstract

提供一种半导体芯片封装结构及其封装方法。该半导体封装结构包括:半导体芯片,具有功能区域(111);保护基板,位于半导体芯片的一侧并覆盖功能区域(111);支撑单元,位于保护基板与半导体芯片之间并包围功能区域(111);支撑单元包括外支撑件(212)和位于外支撑件(212)内侧的内支撑件(211),该内支撑件(211)与半导体芯片以及保护基板之间形成收容腔(213),该内支撑件(211)与外支撑件(212)、半导体芯片以及保护基板之间形成空腔(214);在该内支撑件(211)上设置至少一个第一透气结构(21,22),使收容腔(213)与空腔(214)连通,有效释放了水汽瞬间气化膨胀产生的压力,消除了支撑单元开裂的情况。

Description

半导体芯片封装结构及其封装方法
本申请要求于2015年8月18日提交中国专利局、申请号为201510505195.X、发明名称为“半导体芯片封装结构及其封装方法”以及2015年8月18日提交中国专利局、申请号为201520620396.X、发明名称为“半导体芯片封装结构”的中国专利申请的优先权,其全部内容通过引用结合在本申请中。
技术领域
本发明涉及半导体技术领域,尤其涉及一种半导体芯片封装结构及其封装方法。
背景技术
半导体芯片需要进行封装,通过封装技术可以将半导体芯片保护起来,避免半导体芯片受到外界环境的污染,并且通过封装技术可以将半导体芯片内的电路接口引出,方便其与其他电路连接。
现今主流的封装技术是晶圆级芯片尺寸封装技术(Wafer Level Chip Size Packaging,WLCSP),是对整片晶圆进行封装并测试后再进行切割得到单个成品芯片的技术。利用此种封装技术封装后的单个成品芯片尺寸与单个晶粒尺寸一致,顺应了市场对微电子产品日益轻、小、短、薄化和低价化要求。晶圆级芯片尺寸封装技术是当前封装领域的热点和未来发展的趋势。
请参考图1,图1所示为晶圆1',晶圆1'为晶圆级半导体芯片,其尺寸可以是8寸或者12寸或者其他尺寸,此处不限定晶圆1'的尺寸大小,晶圆1' 上具有多颗阵列排布的晶粒11',此处的晶粒11'为具有影像传感器的半导体芯片,请参考图2,图2所示为保护基板2'与晶圆1'对位压合后的结构示意图,保护基板2'与晶圆1'的形状以及尺寸一致,于本实施例中,保护基板2'为高透光的光学玻璃,在保护基板2'上设置多个阵列排布的支撑单元,通过在支撑单元的顶端涂布胶,将晶圆1'与保护基板2'对位压合在一起,支撑单元位于晶圆1'与保护基板2'之间,使两者之间形成一定的间隔,每一支撑单元对应一个晶粒11'。晶粒11'具有功能区域111',支撑单元包围功能区域111'。通常,支撑单元为双层或者多层结构,目的在于隔离并保护功能区域111'以及在晶圆1'与保护基板2'之间形成间隔并提供足够的支撑力。支撑单元具有内支撑件211'以及外支撑件212',当晶圆1'与保护基板2'压合在一起时,内支撑件211'与前述两者之间包围形成一个封闭的收容腔213'。
发明内容
本发明实施例提供一种半导体芯片封装结构,可以消除支撑件开裂的情况,提高半导体芯片封装结构的信耐性。
本发明实施例提供一种半导体芯片封装结构,包括:半导体芯片,具有功能区域;保护基板,位于所述半导体芯片的一侧并覆盖所述功能区域;支撑单元,位于所述保护基板与所述半导体芯片之间,所述支撑单元包围所述功能区域;所述支撑单元包括外支撑件以及位于所述外支撑件内侧的内支撑件,所述内支撑件与所述半导体芯片以及保护基板之间形成收容腔,所述内支撑件与所述外支撑件、半导体芯片以及保护基板之间形成空腔;所述内支撑件上设置至 少一个第一透气结构,使所述收容腔与所述空腔连通。
本发明通过在内支撑件上设置透气结构,有效释放了水汽瞬间气化膨胀产生的压力,消除了支撑单元开裂的情况。
可选的,所述外支撑件上设置至少一个第二透气结构使所述空腔与所述外支撑件的外侧连通,且所述第一透气结构与所述第二透气结构之间相互错开。
可选的,所述空腔形成气流跑道,所述第一透气结构与所述第二透气结构之间的距离不小于所述气流跑道长度的一半。
可选的,所述内支撑件上设置至少两个第一透气结构,所述两个第一透气结构之间的连线位于所述功能区域的边缘。
可选的,所述空腔内设置有用于阻挡气流的阻挡件,所述第一透气结构以及所述第二透气结构分别位于所述阻挡件的两侧。
可选的,所述内支撑件、外支撑件以及所述阻挡件的材质为光刻胶。
可选的,所述第一透气结构为开口或者通孔,所述第二透气结构为开口或者通孔,所述开口的高度等于所述内支撑件的高度,所述通孔的高度小于所述内支撑件的高度。
可选的,所述半导体芯片为影像传感器芯片。
可选的,所述半导体芯片具有第一表面以及与其相背的第二表面,所述半导体芯片还包括:与所述功能区域电连接的焊垫;从所述半导体芯片的第二表面贯穿所述半导体芯片的通孔,所述通孔暴露出所述焊垫;覆盖所述半导体芯片第二表面和所述通孔侧壁表面的绝缘层;位于所述绝缘层表面且与所述焊垫电连接的金属层;位于所述金属层和所述绝缘层表面的阻焊层,所述阻焊层具 有暴露出部分所述金属层的开口;填充所述开口,并暴露在所述阻焊层表面之外的外接凸起。
本发明实施例还提供一种半导体芯片的封装方法,包括:提供待封装的晶圆,晶圆上具有多颗阵列排布的半导体芯片,每一半导体芯片具有功能区域;提供保护基板,其上形成有多个阵列排布的支撑单元,每一支撑单元对应一颗半导体芯片;将所述保护基板与所述晶圆对位压合,使两者粘合在一起,且所述支撑单元位于两者之间;其中,所述支撑单元包括外支撑件以及位于所述外支撑件内侧的内支撑件,所述内支撑件与所述半导体芯片以及保护基板之间形成收容腔,所述内支撑件与所述外支撑件、半导体芯片以及保护基板之间形成空腔;所述内支撑件上设置至少一个第一透气结构,使所述收容腔与所述空腔连通。
可选的,在所述保护基板上形成支撑单元包括:在所述保护基板的其中一个表面上形成光刻胶薄膜;利用图形化掩膜对所述光刻胶薄膜进行图形曝光;显影处理,使得保护基板上形成光刻胶图案;将所述光刻胶图案烘烤硬化形成支撑单元。
可选的,在所述保护基板上形成支撑单元包括:利用丝网印刷的方式在所述保护基板的其中一个表面上形成光刻胶图案;对所述光刻胶图案进行曝光显影;将所述光刻胶图案烘烤硬化形成支撑单元。
可选的,在所述保护基板上形成支撑单元包括:在所述保护基板的其中一个表面上形成材料层;对所述材料层进行图形化,去除部分所述材料层,形成支撑单元。
附图说明
图1为现有技术中晶圆的结构示意图;
图2为现有技术中保护基板与晶圆对位压合后的剖面图;
图3为本发明一实施例中保护基板与晶圆对位压合后的剖面图;
图4为本发明一实施例中单个成品芯片的俯视示意图;
图5为本发明另一实施例中单个成品芯片的俯视示意图;以及
图6为本发明又一实施例中单个成品芯片的俯视示意图。
具体实施方式
以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明,本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
请参考图3,晶圆1具有多颗阵列排布的晶粒,保护基板2上设置有多个阵列排布的支撑单元,晶圆1与保护基板2对位压合,支撑单元位于晶圆1与保护基板2之间,使晶圆1与保护基板2之间形成间隔,每一支撑单元对应一颗晶粒。
晶圆1具有第一表面101以及与第一表面101相背的第二表面102。晶粒为半导体芯片,可选地,本发明一本实施例中,晶粒可以为具有影像传感器的半导体芯片。晶粒的其中一侧面设置有功能区域111以及与功能区域111电连接的焊垫112,功能区域111以及焊垫112设置于晶圆1的第一表面101,功能区域111具有影像传感器,影像传感器能够接收外界光线并将其转换成电信号。焊垫112对应的位置形成贯穿晶圆1的通孔115,晶圆1的第二表面102 上设置有电连接垫,在本发明一实施例中,所述电连接垫可以为焊球114,焊球114与焊垫112之间设置有使两者电连接的布线层113。电信号通过焊垫112、布线层113以及焊球114传送给与该芯片电连接的PCB或者FPC上的其他电路。
保护基板2位于晶粒的一侧并覆盖功能区域111,支撑单元沿功能区域111的四周包围所述功能区域111,支撑单元包括外支撑件212以及位于外支撑件212内侧的内支撑件211。当晶圆1与保护基板2对位压合后,内支撑件211与晶圆1以及保护基板2之间形成收容腔213,内支撑件211与外支撑件212、晶圆1以及保护基板2之间形成空腔214。
晶圆1在完成封装并切割得到一颗颗成品半导体芯片之后,需要对成品半导体芯片进行有关信耐性的一系列测试,测试包括吸湿以及高温,举例来说,将完成封装的成品半导体芯片置于高湿度环境中一段时间,随后将其置于高温环境中一段时间,然后检查该芯片的各项参数,此处不再对测试进行详细阐述。
经观察研究发现,在信耐性测试中,支撑单元会出现开裂的现象,影响了成品芯片的质量。导致支撑单元开裂的原因在于,现有技术中的成品半导体芯片的支撑单元为密封结构,在突然的高温环境中,成品半导体芯片内的水汽瞬间气化膨胀冲击支撑单元使其开裂。特别是,当支撑单元设置有多层支撑件时,若最内层的支撑件是密封的,则开裂集中在最内层支撑件上。
本发明实施例提供的支撑单元可以解决支撑件开裂的问题。
本发明一实施例中,可以在所述内支撑件上设置至少一个第一透气结构,使所述收容腔与所述空腔连通来释放成品半导体芯片内的水汽瞬间气化膨胀对支撑结构产生的压力。本发明一实施例中,所述第一透气结构可以是开口。
请参考图4,功能区域111为四边形,内支撑件211为Π字形,外支撑件212为四边形。通过在内支撑件211上设置开口21以及开口22,使得收容腔213与空腔214之间连通,有效释放了水汽膨胀产生的压力,从而避免了支撑单元的开裂情况的发生。开口21的宽度或开口22的宽度与内支撑件211相应边的宽度一致,开口21的长度或开口22的长度不大于内支撑件211相应边长的1/5,这样,不仅能够有效释放气压,同时,使得设置开口的内支撑件提供的支撑力与不设置开口的内支撑件提供的支撑力相差不大。
开口21以及开口22分别设置于内支撑件211彼此相对的两条边上,且开口21以及开口22之间的连线平行于内支撑件211的另一条边,可选的,本发明一实施例中,开口21以及开口22分别设置于其所在边的端部,且开口21以及开口22之间的连线位于功能区域111的边缘,如此设置使得内支撑件211对功能区域111提供足够的支撑力,且,两个开口的连线位于边缘位置而不是穿过功能区域111,使得内支撑件211能够有效保护功能区域111防止在外力作用下半导体芯片沿着两个开口之间的连线裂开,且此种结构的内支撑件211能够对功能区域111提供均匀的支撑力。
请参考图5,图5中的内支撑件221的结构与图4中的内支撑件211的结构类似,区别仅在于=5中的开口23以及开口24的位置与图4中的开口21以及开口22的位置不同。
当然,本发明实施例不限定内支撑件211的形状,例如内支撑件221可以为Π字形,或者内支撑件221也可以是四边形,本发明实施例也不限定两个开口之间的连线是否平行于Π字形内支撑件的另一条边,只要两个开口之间的连接线不穿过功能区域,即两个开口之间的连线位于功能区域的边缘即可,本发 明一实施例中允许所述连线相对于Π字形内支撑件的另一条边有一定的倾斜。
请参考图6,功能区域111为四边形,内支撑件231为四边形,外支撑件232为四边形。在内支撑件231上设置开口25,使得收容腔213与空腔214之间连通,有效释放了收容腔213内部水汽膨胀产生的压力,同时,在外支撑件232上设置一个开口26,使空腔214与外支撑件232的外侧连通,有效释放了空腔214内的气压,通过在内支撑件231以及外支撑件232上均设置透气结构能够有效防止高温蒸汽在遇到密封的外支撑件时回流至收容腔231内部而使得收容腔231内的气压不能有效释放的问题。
开口25与开口26之间的距离大于内支撑件231与外支撑件232之间的距离,即开口25的位置与开口26的位置互相错开,防止粉尘等颗粒通过开口26以及开口25进入到功能区域111。
空腔214形成气流跑道,可以通过增加开口26以及开口25之间的距离防止粉尘等颗粒进入功能区域111,可选的,设置开口26与开口25之间的距离为空腔214形成的气流跑道长度的1/2。
于本实施例中,在内支撑件231与外支撑件232之间设置有用于阻挡气流的阻挡件230,通过合理布局开口26、开口25以及阻挡件230的位置可以防止粉尘等颗粒进入到收容腔213内部。图6中,开口26以及开口25将空腔214形成的跑道分割成第一跑道以及第二跑道,第一跑道的长度小于第二跑道的长度,阻挡件230设置于第一跑道上使得开口25与开口26分别位于阻挡件230的两侧。
第一跑道与第二跑道的长度差越大,阻止粉尘等颗粒进入收容腔213的效果就越好。
当内支撑件以及外支撑件都是四边形时,在不设置阻挡件的情况下,设置在内支撑件上的开口与设置在外支撑件上的开口之间最远的距离为空腔所形成跑道长度的1/2;当内支撑件为Π字形,外支撑件为四边形时,设置在内支撑件上的开口与设置在外支撑件上的开口之间的最远距离近似等于空腔所形成跑道的长度。
本发明一实施例中,所述内支撑件、外支撑件以及阻挡件的材质可以为光刻胶,形成支撑单元的具体工艺包括:1)利用旋涂或者喷涂的方式在保护基板2的其中一个表面形成光刻胶薄膜;2)利用图形化掩膜对所述光刻胶薄膜进行图形曝光;3)显影处理,使得保护基板2上形成光刻胶图案;4)将所述光刻胶图案烘烤硬化。
当然,本发明也可以通过丝网印刷的方式在保护基板2的其中一面上形成光刻胶图案。
当然,本发明实施例中的内支撑件、外支撑件以及阻挡件的材质可以不限定为光刻胶,也可以是其他材质,具体的,首先形成覆盖保护基板其中一个表面的材料层,接着对所述材料层进行图形化,去除部分所述材料层,形成支撑单元。在一些实施例中,所述材料层的材料可以为氧化硅、氮化硅、氮氧化硅等绝缘介质材料,通过沉积工艺形成,后续采用刻蚀工艺进行图形化形成支撑单元。
在其他一些实施例中,支撑单元还可以通过对保护基板进行刻蚀后形成。具体地,可以在保护基板上形成图形化的光刻胶层,然后再以所述图形化的光刻胶层为掩膜刻蚀所述保护基板,在所述保护基板上形成支撑单元。
通过粘合层将保护基板2与晶圆1压合。在保护基板2的支撑单元的顶表 面上形成粘合层,再将保护基板1与晶圆1相对压合,通过所述粘合层结合。所述粘合层既可以实现粘接作用,又可以起到绝缘和密封作用。所述粘合层可以为高分子粘接材料,例如硅胶、环氧树脂、苯并环丁烯等聚合物材料。
在将保护基板2与晶圆1压合之后,接着,对晶圆1进行封装处理。
请参考图3,首先,从晶圆1的第二表面102对晶圆1进行减薄,以便于后续通孔115的刻蚀,对晶圆1的减薄可以采用机械研磨、化学机械研磨工艺等;接着,从晶圆1的第二表面102对晶圆1进行刻蚀,形成通孔(未标示),所述通孔115暴露出晶圆1第一表面101一侧的焊垫112;接着,在晶圆1的第二表面102上以及所述通孔的侧壁上形成绝缘层116,所述绝缘层116暴露出所述通孔底部的焊垫112,所述绝缘层116可以为晶圆1的第二表面102提供电绝缘,所述绝缘层116的材料可以为氧化硅、氮化硅、氮氧化硅或者绝缘树脂;接着,在所述绝缘层116表面形成连接所述焊垫112的布线层113,所述布线层113可以作为再布线层,将所述焊垫112引至晶圆1的第二表面102上,再与外部电路连接,所述布线层113经过金属薄膜沉积和对金属薄膜的刻蚀后形成;接着,在所述布线层113表面及所述绝缘层116表面形成具有开口(未标示)的阻焊层117,所述开口暴露出部分所述布线层113的表面,所述阻焊层117的材料为氧化硅、氮化硅等绝缘介质材料,用于保护所述布线层113;再接着,在所述阻焊层117的表面上形成外接凸起,所述外接凸起填充所述开口,本实施例中,所述外接凸起为焊球114,材料可以为铜、铝、金、锡或铅等金属材料。
对晶圆1进行封装处理后,可以使得后续切割获得多颗成品半导体芯片。
本发明中设置于内支撑件上的第一透气结构以及设置于外支撑件上的第 二透气结构不限定为开口,也可以是通孔,所谓通孔是指其高度小于支撑单元的高度,而开口的高度与支撑单元的高度相同。通孔可以采用激光刻的方式形成。
应当理解,虽然本说明书按照实施方式加以描述,但并非每个实施方式仅包含一个独立的技术方案,说明书的这种叙述方式仅仅是为清楚起见,本领域技术人员应当将说明书作为一个整体,各实施方式中的技术方案也可以经适当组合,形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明,它们并非用以限制本发明的保护范围,凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims (14)

  1. 一种半导体芯片封装结构,包括:
    半导体芯片,具有功能区域;
    保护基板,位于所述半导体芯片的一侧并覆盖所述功能区域;以及
    支撑单元,位于所述保护基板与所述半导体芯片之间,所述支撑单元包围所述功能区域;
    其特征在于:
    所述支撑单元包括外支撑件以及位于所述外支撑件内侧的内支撑件,所述内支撑件与所述半导体芯片以及保护基板之间形成收容腔,所述内支撑件与所述外支撑件、半导体芯片以及保护基板之间形成空腔;
    所述内支撑件上设置至少一个第一透气结构,使所述收容腔与所述空腔连通。
  2. 根据权利要求1所述的半导体芯片封装结构,其特征在于,所述外支撑件上设置至少一个第二透气结构使所述空腔与所述外支撑件的外侧连通,且所述第一透气结构与所述第二透气结构之间相互错开。
  3. 根据权利要求2所述的半导体芯片封装结构,其特征在于,所述空腔形成气流跑道,所述第一透气结构与所述第二透气结构之间的距离不小于所述气流跑道长度的一半。
  4. 根据权利要求1所述的半导体芯片封装结构,其特征在于,所述内支撑件上设置至少两个第一透气结构,所述两个第一透气结构之间的连线位于所述功能区域的边缘。
  5. 根据权利要求2所述的半导体芯片封装结构,其特征在于,所述空腔 内设置有用于阻挡气流的阻挡件,所述第一透气结构以及所述第二透气结构分别位于所述阻挡件的两侧。
  6. 根据权利要求5所述的半导体芯片封装结构,其特征在于,所述内支撑件、外支撑件以及所述阻挡件的材质为光刻胶。
  7. 根据权利要求1所述的半导体芯片封装结构,其特征在于,
    所述第一透气结构为开口或者通孔;
    所述开口的高度等于所述内支撑件的高度,所述通孔的高度小于所述内支撑件的高度。
  8. 根据权利要求2所述的半导体芯片封装结构,其特征在于,
    所述第二透气结构为开口或者通孔;
    所述开口的高度等于所述内支撑件的高度,所述通孔的高度小于所述内支撑件的高度。
  9. 根据权利要求1所述的半导体芯片封装结构,其特征在于,所述半导体芯片为影像传感器芯片。
  10. 根据权利要求1所述的半导体芯片封装结构,其特征在于,所述半导体芯片具有第一表面以及与其相背的第二表面,所述半导体芯片还包括:
    与所述功能区域电连接的焊垫;
    从所述半导体芯片的第二表面贯穿所述半导体芯片的通孔,所述通孔暴露出所述焊垫;
    覆盖所述半导体芯片第二表面和所述通孔侧壁表面的绝缘层;
    位于所述绝缘层表面且与所述焊垫电连接的金属层;
    位于所述金属层和所述绝缘层表面的阻焊层,所述阻焊层具有暴露出部分 所述金属层的开口;
    填充所述开口,并暴露在所述阻焊层表面之外的外接凸起。
  11. 一种权利要求1-10任意一项权利要求所述半导体芯片封装结构的封装方法,其特征在于,包括:
    提供待封装的晶圆,晶圆上具有多颗阵列排布的半导体芯片,每一半导体芯片具有功能区域;
    提供保护基板,其上形成有多个阵列排布的支撑单元,每一支撑单元对应一颗半导体芯片;以及
    将所述保护基板与所述晶圆对位压合,使两者粘合在一起,且所述支撑单元位于两者之间;
    其中,所述支撑单元包括外支撑件以及位于所述外支撑件内侧的内支撑件,所述内支撑件与所述半导体芯片以及保护基板之间形成收容腔,所述内支撑件与所述外支撑件、半导体芯片以及保护基板之间形成空腔;所述内支撑件上设置至少一个第一透气结构,使所述收容腔与所述空腔连通。
  12. 根据权利要求11所述的封装方法,其特征在于,在所述保护基板上形成支撑单元包括:
    在所述保护基板的其中一个表面上形成光刻胶薄膜;
    利用图形化掩膜对所述光刻胶薄膜进行图形曝光;
    显影处理,使得保护基板上形成光刻胶图案;以及
    将所述光刻胶图案烘烤硬化形成支撑单元。
  13. 根据权利要求11所述的封装方法,其特征在于,在所述保护基板上形成支撑单元包括:
    利用丝网印刷的方式在所述保护基板的其中一个表面上形成光刻胶图案;
    对所述光刻胶图案进行曝光显影;以及
    将所述光刻胶图案烘烤硬化形成支撑单元。
  14. 根据权利要求11所述的封装方法,其特征在于,在所述保护基板上形成支撑单元包括:
    在所述保护基板的其中一个表面上形成材料层;以及
    对所述材料层进行图形化,去除部分所述材料层,形成支撑单元。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021205792A1 (ja) 2020-04-08 2021-10-14 ソニーグループ株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI631672B (zh) * 2017-09-01 2018-08-01 Kingpak Technology Inc. 感測器封裝結構

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004119881A (ja) * 2002-09-27 2004-04-15 Sony Corp 半導体装置及びその製造方法
CN1685500A (zh) * 2002-09-30 2005-10-19 皇家飞利浦电子股份有限公司 包括密封间隙和防止蒸汽诱发故障的集成电路封装及其制造方法
CN101414613A (zh) * 2007-10-19 2009-04-22 采钰科技股份有限公司 晶片级封装物及制作晶片级封装物的掩模
CN102651350A (zh) * 2011-02-25 2012-08-29 精材科技股份有限公司 晶片封装体
CN103531488A (zh) * 2012-07-06 2014-01-22 佳能株式会社 半导体设备、制造半导体设备的方法和照相机
CN105185751A (zh) * 2015-08-18 2015-12-23 苏州晶方半导体科技股份有限公司 半导体芯片封装结构及其封装方法
CN204991681U (zh) * 2015-08-18 2016-01-20 苏州晶方半导体科技股份有限公司 半导体芯片封装结构

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5201960A (en) * 1991-02-04 1993-04-13 Applied Photonics Research, Inc. Method for removing photoresist and other adherent materials from substrates
US6744109B2 (en) 2002-06-26 2004-06-01 Agilent Technologies, Inc. Glass attachment over micro-lens arrays
JP3830495B2 (ja) 2004-05-10 2006-10-04 シャープ株式会社 半導体装置、半導体装置の製造方法及び光学装置用モジュール
US7927497B2 (en) * 2005-03-16 2011-04-19 Korea Advanced Institute Of Science And Technology Integrated thin-film solar cells and method of manufacturing thereof and processing method of transparent electrode for integrated thin-film solar cells and structure thereof, and transparent substrate having processed transparent electrode
JP2008047889A (ja) * 2006-07-20 2008-02-28 Fujikura Ltd 半導体パッケージとその製造方法
US8125042B2 (en) * 2008-11-13 2012-02-28 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
JP2013520808A (ja) 2010-02-26 2013-06-06 精材科技股▲ふん▼有限公司 チップパッケージおよびその製造方法
US8581386B2 (en) * 2010-02-26 2013-11-12 Yu-Lin Yen Chip package
JP2014030155A (ja) * 2012-07-31 2014-02-13 Sharp Corp 筐体および固体撮像装置
CN103400807B (zh) 2013-08-23 2016-08-24 苏州晶方半导体科技股份有限公司 影像传感器的晶圆级封装结构及封装方法
CN104022046B (zh) 2014-06-13 2017-07-11 中国科学院上海微系统与信息技术研究所 基于带状吸气剂的混合晶圆级真空封装方法及结构
JP5825415B2 (ja) * 2014-09-12 2015-12-02 大日本印刷株式会社 センサーパッケージおよびその製造方法
CN104637967A (zh) 2015-02-13 2015-05-20 苏州晶方半导体科技股份有限公司 封装方法及封装结构

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004119881A (ja) * 2002-09-27 2004-04-15 Sony Corp 半導体装置及びその製造方法
CN1685500A (zh) * 2002-09-30 2005-10-19 皇家飞利浦电子股份有限公司 包括密封间隙和防止蒸汽诱发故障的集成电路封装及其制造方法
CN101414613A (zh) * 2007-10-19 2009-04-22 采钰科技股份有限公司 晶片级封装物及制作晶片级封装物的掩模
CN102651350A (zh) * 2011-02-25 2012-08-29 精材科技股份有限公司 晶片封装体
CN103531488A (zh) * 2012-07-06 2014-01-22 佳能株式会社 半导体设备、制造半导体设备的方法和照相机
CN105185751A (zh) * 2015-08-18 2015-12-23 苏州晶方半导体科技股份有限公司 半导体芯片封装结构及其封装方法
CN204991681U (zh) * 2015-08-18 2016-01-20 苏州晶方半导体科技股份有限公司 半导体芯片封装结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021205792A1 (ja) 2020-04-08 2021-10-14 ソニーグループ株式会社 半導体装置および半導体装置の製造方法
US12575443B2 (en) 2020-04-08 2026-03-10 Sony Group Corporation Semiconductor device and manufacturing method of semiconductor device

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