WO2016185558A1 - プログラマブルロジックコントローラ、エンジニアリングツール及びエンジニアリングツールプログラム - Google Patents

プログラマブルロジックコントローラ、エンジニアリングツール及びエンジニアリングツールプログラム Download PDF

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logic controller
programmable logic
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美泰 長友
圭史 高倉
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三菱電機株式会社
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Definitions

  • the present invention relates to a programmable logic controller, an engineering tool, and an engineering tool program that can easily perform troubleshooting.
  • the programmable logic controller has a problem that it takes time to troubleshoot when a malfunction of a sequential function chart (Sequential Function Chart, SFC) program occurs due to an illegal operation of a device value.
  • SFC sequential Function Chart
  • Patent Document 1 discloses a programmable logic controller in which an SFC program and an output state of a device in the SFC program can be confirmed on one screen in order to simplify troubleshooting.
  • the present invention has been made in view of the above, and an object of the present invention is to obtain a programmable logic controller that can display all device outputs in a step and can check a device operation process retroactively.
  • the present invention provides a sequential function having a plurality of blocks each including a first basic unit indicating an operation output and a second basic unit indicating a transition condition.
  • a programmable logic controller that executes a chart program, and includes a device data collection unit and a device data collection unit that collect device data of a device included in an active first basic unit for each scan when executing a sequential function chart program
  • a device data storage unit for storing collected data; and a device data output unit for outputting data stored in the device data storage unit to a storage medium in a file for each first basic unit or block.
  • the programmable logic controller according to the present invention can display all the device outputs in the step, and has the effect of being able to confirm the operation process of the device retroactively.
  • FIG. 1 is a diagram illustrating a hardware configuration of an information processing apparatus that implements an engineering tool according to a first embodiment;
  • the figure which shows the structure of the SFC program which the programmable logic controller concerning Embodiment 1 performs A flowchart showing a flow of device data collection operation of the programmable logic controller according to the first embodiment.
  • the figure which shows the example of the troubleshooting by the engineering tool concerning Embodiment 1 The figure which shows the example of the troubleshooting by the engineering tool concerning Embodiment 1
  • the figure which shows the example of the troubleshooting by the engineering tool concerning Embodiment 1 The figure which shows the structure of the programmable logic controller and engineering tool concerning Embodiment 2 of this invention.
  • a flowchart showing a flow of device data collection operation of the programmable logic controller according to the second embodiment A flowchart showing a flow of block activation processing of the programmable logic controller according to the second embodiment.
  • FIG. 1 is a diagram illustrating configurations of a programmable logic controller and an engineering tool according to the first embodiment of the present invention.
  • the programmable logic controller 1 according to the first embodiment includes a device data collection function unit 2 that collects device data, a step that is a first basic unit that indicates an operation output, and a transition that is a second basic unit that indicates a transition condition. And an SFC monitoring unit 3 that monitors the SFC program configured to transmit the monitoring result to the engineering tool 12.
  • the programmable logic controller 1 includes an SFC program execution unit 4 that executes an SFC program, an SFC device analysis check unit 6 that is a device analysis check unit that checks whether or not a device in a step has been analyzed, and a programmable logic controller 1
  • An SFC device analysis unit 7 that is a device analysis unit that analyzes device data in a step when the logic controller 1 is powered on or after execution of a program in the step, and a device data collection unit that collects a device output state when the step is activated
  • the SFC device data collection unit 8, the SFC device data storage unit 9 which is a device data storage unit for storing the collected device output state, and the device output state stored in the SFC device data storage unit 9 are storage media.
  • a SFC device data output unit 10 is a device data output unit for file output for each flop.
  • the SFC device data storage unit 9 has a ring buffer structure, and is rewritten from old information to new information in order. Note that the storage medium that stores the device output state is not limited to the memory card 11.
  • FIG. 2 is a diagram illustrating a hardware configuration of the programmable logic controller according to the first embodiment.
  • the programmable logic controller 1 includes an arithmetic device 21 that executes a program, a memory 22 that the arithmetic device 21 uses as a work area, a storage device 23 that stores programs and data, and a memory card writer 24 that records information in the memory card 11. And a communication device 25 for communication with the engineering tool 12.
  • a CPU Central Processing Unit
  • a RAM Random Access Memory
  • a nonvolatile semiconductor memory can be applied to the storage device 23.
  • the memory card writer 24 may be externally attached to the programmable logic controller 1.
  • the device data collection function unit 2 is realized by using the work area and executing the software. A plurality of arithmetic devices and a plurality of memories may cooperate to execute the above function.
  • the SFC monitor unit 3 is realized by the arithmetic device 21 and the communication device 25.
  • the device data storage unit 9 for SFC is realized by the storage device 23.
  • the SFC device data output unit 10 is realized by the memory card writer 24.
  • the engineering tool 12 superimposes and displays the SFC output file reading unit 13 for reading a file from the memory card 11 and the device data read by the SFC output file reading unit 13 on the SFC program.
  • the display unit 14 includes an SFC display unit 14 and a monitor result display unit 15 that receives and displays the monitor result of the SFC program from the programmable logic controller 1.
  • FIG. 3 is a diagram illustrating a hardware configuration of the information processing apparatus that implements the engineering tool according to the first embodiment.
  • the information processing device 30 includes an arithmetic device 31 that executes a program, a memory 32 that the arithmetic device 31 uses as a work area, a storage device 33 that stores an engineering tool program 38 and data, a display device 34 that displays information, An input device 35 that is a user interface for a user to input information, a memory card reader 36 that reads information from the memory card 11, and a communication device 37 for communication with the programmable logic controller 1 are included.
  • a CPU Central Processing Unit
  • a RAM Random Access Memory
  • a nonvolatile semiconductor memory or a hard disk drive can be applied to the storage device 33.
  • a liquid crystal display device can be applied to the display device 34.
  • a keyboard and a mouse can be applied to the input device 35.
  • the memory card reader 36 may be externally attached to the information processing apparatus 30.
  • the display device 34 and the input device 35 do not need to be housed in a casing that is integral with the arithmetic device 31, the memory 32, and the storage device 33.
  • the information processing apparatus 30 is the engineering tool 12 when the arithmetic device 31 executes the engineering tool program 38 stored in the storage device 33 using the memory 32 as a work area. That is, the SFC display unit 14 shown in FIG. 1 is realized when the arithmetic device 31 executes the engineering tool program 38 stored in the storage device 33 using the memory 32 as a work area. A plurality of arithmetic devices and a plurality of memories may cooperate to execute the above function.
  • the SFC output file reading unit 13 is realized by the memory card reader 36.
  • the monitor result display unit 15 is realized by the arithmetic device 31, the display device 34, and the communication device 37.
  • FIG. 4 is a diagram illustrating the structure of the SFC program executed by the programmable logic controller according to the first embodiment.
  • the SFC program 40 is described in a description format of a control specification that can divide a series of control operations into a plurality of steps and clearly express the execution order and execution conditions of the program.
  • the SFC program 40 includes three blocks of a block [1] 41, a block [2] 42, and a block [3] 43.
  • the block [1] 41 includes a plurality of steps and transitions of step [1], step [2], step [3],.
  • Each step is a first basic unit constituting a block, and indicates an operation output.
  • Each transition is a second basic unit constituting the block, and indicates a condition for moving to the next step.
  • step [1] If the transition condition c1 is satisfied when step [1] is active, step [2] is active and step [1] is inactive. If the transition condition c2 is satisfied when step [2] is active, step [3] becomes active and step [2] becomes inactive. If the transition condition c3 is satisfied when the step [3] is active, the step [3] becomes inactive and the next step becomes active.
  • Block [2] 42 includes a plurality of steps of step [11], step [12], step [13],. If the transition condition c11 is satisfied when the step [11] is active, the step [12] is active and the step [11] is inactive. If the transition condition c12 is satisfied when the step [12] is active, the step [13] becomes active and the step [12] becomes inactive. If the transition condition c13 is satisfied when the step [13] is active, the step [13] becomes inactive and the next step becomes active.
  • Block [3] 43 includes a plurality of steps of step [21], step [22], step [23],. If the transition condition c21 is satisfied when the step [21] is active, the step [22] becomes active and the step [21] becomes inactive. If the transition condition c22 is satisfied when the step [22] is active, the step [23] becomes active and the step [22] becomes inactive. If the transition condition c23 is satisfied when the step [23] is active, the step [23] becomes inactive and the next step becomes active.
  • FIG. 5 is a flowchart of a device data collection operation performed by the programmable logic controller according to the first embodiment.
  • the SFC program execution unit 4 performs an initial process.
  • the SFC program execution unit 4 performs an SFC program execution process.
  • the SFC program execution unit 4 performs end processing.
  • the processes of step S12 and step S13 are executed during one scan which is the operation cycle of the programmable logic controller 1.
  • FIG. 6 is a flowchart showing the flow of the SFC program execution process of the programmable logic controller according to the first embodiment.
  • the SFC program execution processing loop processing is performed for the number of blocks of the SFC program.
  • block activation processing is performed in step S21.
  • the SFC program execution unit 4 ends the SFC program execution process.
  • FIG. 7 is a flowchart showing a flow of block activation processing of the programmable logic controller according to the first embodiment.
  • the loop process is performed for the number of steps in the block.
  • the SFC program execution unit 4 determines whether the step of the SFC program is active. If the step of the SFC program is not active, No is made in step S31, the loop process is terminated, and the loop process is performed for the next step. If the step of the SFC program is active, “Yes” is determined in step S31, and in step S32, the SFC program execution unit 4 executes the operation output in the step.
  • step S33 the SFC device analysis check unit 6 determines whether or not the device in the step has been analyzed. If it has been analyzed, Yes in step S33, and the process proceeds to step S35. If it has not been analyzed, No is determined in step S33, and in step S34, the SFC device analysis unit 7 analyzes the device in the step.
  • the storage area for the analyzed step is formed in the device data storage unit 9 for SFC. Since the device data storage unit 9 for SFC has a ring buffer structure, when the storage device 23 has no free capacity, the oldest storage area in the device data storage unit 9 for SFC newly analyzes the device. It is rewritten to the storage area.
  • step S ⁇ b> 35 the SFC device data collection unit 8 stores the device output state in the step in the SFC device data storage unit 9. When the number of steps of the SFC program loops, the SFC device data collection unit 8 ends the process.
  • the SFC device data collection unit 8 identifies the active step in the SFC program, and stores the device data in the SFC device data storage unit 9.
  • FIG. 8 is a diagram schematically illustrating data collection timing of the programmable logic controller according to the first embodiment.
  • step [1] is active at the start of scanning, so the SFC device data collection unit 8 uses the device data of step [1] in step [1] in the SFC device data storage unit 9. ] Is stored in the storage area 91.
  • the transition condition a is established during the scan and step [1] is deactivated and step [2] is activated, but step [1] is active at the start of the scan. Therefore, the device data collection unit 8 for SFC stores the device data of step [1] in the storage area 91 for step [1] in the device data storage unit 9 for SFC.
  • the transition condition b is established during the scan and step [2] is inactive, and step [3] is active, but step [2] is active at the start of the scan. Therefore, the device data collection unit for SFC 8 stores the device data of step [2] in the storage area 92 for step [2] in the device data storage unit 9 for SFC.
  • step [3] is active at the start of scanning, so the SFC device data collection unit 8 uses the device data in step [3] as the step [3 in the SFC device data storage unit 9. ] Is stored in the storage area 93.
  • the device data stored in the SFC device data storage unit 9 is output to the memory card 11 by the SFC device data output unit 10 when the step is inactive.
  • the device data of step [1] stored in the storage area 91 for step [1] is output to the memory card 11 by the SFC device data output unit 10 after the third scan.
  • Device data is stored in the memory card 11 as files in units of steps or blocks.
  • step [3] of the SFC program When troubleshooting with the engineering tool 12, the location where the illegal calculation occurred is identified by checking the device calculation process retroactively from the location where the illegal calculation occurred in the SFC program.
  • the SFC monitor unit 3 detects that an illegal operation has occurred in step [3] of the SFC program, the monitor result is displayed on the engineering tool 12 by the monitor result display unit 15. Therefore, the user starts troubleshooting from step [3] of the SFC program.
  • FIG. 9 shows the device data display screen 53 of step [3]. From the device data display screen 53 in step [3] of the SFC program, it can be confirmed that if the value of the device D1 is larger than 120, an illegal operation occurs and the value of the device D1 is 130.
  • step [2] which is the step immediately preceding step [3] in the SFC program
  • the device data of step [2] is read from the memory card 11 by the SFC output file reading unit 13 and displayed by the SFC display unit 14.
  • FIG. 10 shows the device data display screen 52 in step [2]. From the device data display screen 52 in step [2], it can be confirmed that the value of the device D1 is 130 as a result of adding 20 to the device D1.
  • step [1] which is the step immediately preceding step [2] is read from the memory card 11 by the SFC output file reading unit 13 and displayed by the SFC display unit 14.
  • FIG. 11 shows the device data display screen 51 of step [1]. From the device data display screen 51 in step [1], it can be confirmed that the value of the device D1 has become 110 as a result of adding 10 to the device D1.
  • the device data can be confirmed using a graphical user interface for displaying the SFC program.
  • a graphical user interface that displays an SFC program, troubleshooting is easier than when checking device data with numerical data using spreadsheet software.
  • the device in the step is analyzed when the operation output in the step is executed.
  • the power of the programmable logic controller is turned on
  • the device in each step of the SFC program is analyzed. Also good. If the device of each step of the SFC program is analyzed when the power of the programmable logic controller is turned on, the process of step S33 for determining whether the device in the step has been analyzed and the device in the step when executing the SFC program Since the process of step S34 for analyzing the process can be omitted, the execution speed of the SFC program can be increased.
  • the storage area for each step is secured in the device data storage unit for SFC at the time of analyzing the device in the step, if the device is analyzed when the power of the programmable logic controller is turned on, the device data storage for SFC
  • the storage device that realizes the storage unit is required to have a storage capacity that can secure device data storage units for all steps of the SFC program. Therefore, based on the number of steps of the SFC program and the storage capacity of the storage device, it is preferable to determine whether to analyze the device when the power source of the programmable logic controller is turned on.
  • device data is collected for each step of the SFC program, so that all device outputs in the step can be displayed, and the operation process of the device can be confirmed retroactively.
  • FIG. FIG. 12 is a diagram illustrating configurations of the programmable logic controller and the engineering tool according to the second embodiment of the present invention.
  • the programmable logic controller 61 according to the second embodiment includes the SFC parameter storage unit 5 that stores parameters in which whether or not device data is collected and the range of steps to be collected is set for each block.
  • the programmable logic controller 1 is different.
  • the SFC program execution unit 4 executes the SFC program according to the setting of the SFC parameters.
  • the hardware configuration of the programmable logic controller 61 is the same as that of the programmable logic controller 1 of the first embodiment. Therefore, the SFC parameter storage unit 5 illustrated in FIG. 12 is realized by the storage device 23.
  • the engineering tool 62 has an SFC parameter setting unit 16 that sets whether or not to collect device data and sets a range of steps for collecting device data. This is different from the engineering tool 12 of the first embodiment.
  • the hardware configuration of the information processing apparatus that implements the engineering tool 62 according to the second embodiment is the same as that of the first embodiment. Therefore, the SFC parameter setting unit 16 shown in FIG. 12 is realized when the arithmetic device 31 executes the engineering tool program 38 stored in the storage device 33 using the memory 32 as a work area.
  • FIG. 13 is a diagram illustrating an example of the SFC parameter setting screen of the engineering tool according to the second embodiment.
  • the SFC parameter setting screen 70 is provided with a device data collection setting column 71 and a device data collection range setting column 72.
  • the device data collection setting column 71 is a pull-down menu, and either “collect device data” or “do not collect device data” can be selected alternatively.
  • a device data collection range setting dialog 73 is popped up.
  • the device data collection range setting dialog 73 includes a block name designation column 731 and a collection range designation column 732. In FIG. 13, the setting for collecting device data is made between step [0] and step [3] of block [1].
  • FIG. 14 is a flowchart of the device data collection operation of the programmable logic controller according to the second embodiment.
  • the initial process of step S11 ' is different from the initial process of step S11 of the first embodiment in that it includes a process of acquiring parameters set in the SFC parameter setting unit 16 by the engineering tool 62.
  • the flow of the SFC program execution process of the programmable logic controller 61 according to the second embodiment is the same as that of the first embodiment.
  • FIG. 15 is a flowchart illustrating a flow of block activation processing of the programmable logic controller according to the second embodiment.
  • step S36 which is a process for confirming the SFC parameter
  • step S37 which is a process for confirming whether it is within the device data collection range. This is different from the block activation process of the programmable logic controller 1 according to the first embodiment.
  • step S36 the device data collection unit 8 for SFC confirms whether the SFC parameter is set to collect device data. If the setting is to collect device data, the determination is YES in step S36, and the device data collection unit 8 for SFC confirms whether it is within the device data collection range in step S37. If it is within the device data collection range, Yes in step S37, and the process proceeds to step S33.
  • step S36 If the SFC parameter is set not to collect device data, No is returned in step S36 and the process is terminated. If it is outside the range of the device data collection range, No is returned in step S37 and the process is terminated.
  • the programmable logic controller 61 switches whether or not to collect device data within a step with SFC parameters in units of blocks.
  • the device data collection range can be set in units of steps. Device data can be collected only when shooting is necessary. For this reason, it is possible to prevent the scan time of the programmable logic controller 61 from deteriorating during normal operation.
  • the configuration described in the above embodiment shows an example of the contents of the present invention, and can be combined with another known technique, and can be combined with other configurations without departing from the gist of the present invention. It is also possible to omit or change the part.

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Abstract

動作出力を示すステップと移行条件を示すトランジションとを含んだ複数のブロックを有するＳＦＣプログラムを実行するプログラマブルロジックコントローラ（１）であって、ＳＦＣプログラムの実行時に、活性なステップに含まれるデバイスのデバイスデータをスキャンごとに収集するＳＦＣ用デバイスデータ収集部（８）と、ＳＦＣ用デバイスデータ収集部（８）が収集したデータを記憶するＳＦＣ用デバイスデータ記憶部（９）と、ＳＦＣ用デバイスデータ記憶部（９）に記憶したデータをステップごと又はブロックごとのファイルでメモリカード（１１）に出力するＳＦＣ用デバイスデータ出力部（１０）と、を有する。

Description

プログラマブルロジックコントローラ、エンジニアリングツール及びエンジニアリングツールプログラム
　本発明は、トラブルシュートを容易に行えるプログラマブルロジックコントローラ、エンジニアリングツール及びエンジニアリングツールプログラムに関する。
　従来、プログラマブルロジックコントローラでは、デバイス値の不正演算によるシーケンシャルファンクションチャート（Sequential　Function　Chart,　SFC）プログラムの誤動作が発生した場合に、トラブルシュートに時間がかかるという問題があった。
　特許文献１には、トラブルシュートを簡単にするために、ＳＦＣプログラムとＳＦＣプログラム内のデバイスの出力状態とを一画面で確認できるようにしたプログラマブルロジックコントローラが開示されている。
特開２００１－１９５１０８号公報
　しかしながら、上記特許文献１に記載の方法では、ＳＦＣプログラムの実行時間に比べてプログラマブルロジックコントローラとエンジニアリングツールとの通信時間の方が大きいため、ステップ内のデバイス出力を全て表示できるわけではない。また、ＳＦＣプログラムの誤動作が発生した場合、特許文献１に記載の方法では、現在のデバイス出力状態のみを表示するため、過去に遡ってデバイスの演算過程を確認することはできないという問題があった。
　本発明は、上記に鑑みてなされたものであって、ステップ内のデバイス出力を全て表示でき、過去に遡ってデバイスの演算過程を確認可能なプログラマブルロジックコントローラを得ることを目的とする。
　上述した課題を解決し、目的を達成するために、本発明は、動作出力を示す第１の基本単位と移行条件を示す第２の基本単位とを含んで構成されたブロックを複数有するシーケンシャルファンクションチャートプログラムを実行するプログラマブルロジックコントローラであって、シーケンシャルファンクションチャートプログラムの実行時に、活性な第１の基本単位に含まれるデバイスのデバイスデータをスキャンごとに収集するデバイスデータ収集部とデバイスデータ収集部が収集したデータを記憶するデバイスデータ記憶部と、デバイスデータ記憶部に記憶したデータを第１の基本単位ごと又はブロックごとのファイルで記憶媒体に出力するデバイスデータ出力部と、を有することを特徴とする。
　本発明にかかるプログラマブルロジックコントローラは、ステップ内のデバイス出力を全て表示でき、過去に遡ってデバイスの演算過程を確認可能であるという効果を奏する。
本発明の実施の形態１にかかるプログラマブルロジックコントローラ及びエンジニアリングツールの構成を示す図 実施の形態１にかかるプログラマブルロジックコントローラのハードウェア構成を示す図 実施の形態１にかかるエンジニアリングツールを実現する情報処理装置のハードウェア構成を示す図 実施の形態１にかかるプログラマブルロジックコントローラが実行するＳＦＣプログラムの構造を示す図 実施の形態１にかかるプログラマブルロジックコントローラのデバイスデータ収集動作の流れを示すフローチャート 実施の形態１にかかるプログラマブルロジックコントローラのＳＦＣプログラム実行処理の流れを示すフローチャート 実施の形態１にかかるプログラマブルロジックコントローラのブロック起動処理の流れを示すフローチャート 実施の形態１にかかるプログラマブルロジックコントローラのデータ収集のタイミングを模式的に示す図 実施の形態１にかかるエンジニアリングツールによるトラブルシュートの例を示す図 実施の形態１にかかるエンジニアリングツールによるトラブルシュートの例を示す図 実施の形態１にかかるエンジニアリングツールによるトラブルシュートの例を示す図 本発明の実施の形態２にかかるプログラマブルロジックコントローラ及びエンジニアリングツールの構成を示す図 実施の形態２にかかるエンジニアリングツールのＳＦＣパラメータ設定画面の一例を示す図 実施の形態２にかかるプログラマブルロジックコントローラのデバイスデータ収集動作の流れを示すフローチャート 実施の形態２にかかるプログラマブルロジックコントローラのブロック起動処理の流れを示すフローチャート
　以下に、本発明の実施の形態にかかるプログラマブルロジックコントローラ、エンジニアリングツール及びエンジニアリングツールプログラムを図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態１．
　図１は、本発明の実施の形態１にかかるプログラマブルロジックコントローラ及びエンジニアリングツールの構成を示す図である。実施の形態１にかかるプログラマブルロジックコントローラ１は、デバイスデータを収集するデバイスデータ収集機能部２と、動作出力を示す第１の基本単位であるステップと移行条件を示す第２の基本単位であるトランジションとを含んで構成されたＳＦＣプログラムをモニタしてモニタ結果をエンジニアリングツール１２へ送信するＳＦＣモニタ部３と、を有する。また、プログラマブルロジックコントローラ１は、ＳＦＣプログラムを実行するＳＦＣ用プログラム実行部４と、ステップ内のデバイスを解析済か否かを確認するデバイス解析チェック部であるＳＦＣ用デバイス解析チェック部６と、プログラマブルロジックコントローラ１の電源オン時又はステップ内のプログラム実行後にステップ内のデバイスデータを解析するデバイス解析部であるＳＦＣ用デバイス解析部７と、ステップ活性時にデバイス出力状態を収集するデバイスデータ収集部であるＳＦＣ用デバイスデータ収集部８と、収集したデバイス出力状態を記憶するデバイスデータ記憶部であるＳＦＣ用デバイスデータ記憶部９と、ＳＦＣ用デバイスデータ記憶部９に記憶したデバイス出力状態を記憶媒体であるメモリカード１１へステップごとにファイル出力するデバイスデータ出力部であるＳＦＣ用デバイスデータ出力部１０とを有する。ＳＦＣ用デバイスデータ記憶部９は、リングバッファ構造になっており、古い情報から順に新しい情報に書き換えられる。なお、デバイス出力状態を記憶する記憶媒体は、メモリカード１１に限定されることはない。
　図２は、実施の形態１にかかるプログラマブルロジックコントローラのハードウェア構成を示す図である。プログラマブルロジックコントローラ１は、プログラムを実行する演算装置２１と、演算装置２１がワークエリアに用いるメモリ２２と、プログラム及びデータを記憶する記憶装置２３と、メモリカード１１に情報を記録するメモリカードライタ２４と、エンジニアリングツール１２との通信用の通信装置２５とを有する。演算装置２１には、ＣＰＵ（Central　Processing　Unit）を適用できる。メモリ２２には、ＲＡＭ（Random　Access　Memory）を適用できる。記憶装置２３には、不揮発性半導体メモリを適用できる。なお、メモリカードライタ２４は、プログラマブルロジックコントローラ１に外付けされてもよい。
　図１に示したデバイスデータ収集機能部２、ＳＦＣ用プログラム実行部４、ＳＦＣ用デバイス解析チェック部６、ＳＦＣ用デバイス解析部７及びＳＦＣ用デバイスデータ収集部８は、演算装置２１がメモリ２２をワークエリアに用いて、ソフトウェアを実行することによって実現される。また、複数の演算装置及び複数のメモリが連携して上記機能を実行してもよい。ＳＦＣモニタ部３は、演算装置２１と通信装置２５とによって実現される。ＳＦＣ用デバイスデータ記憶部９は、記憶装置２３によって実現される。ＳＦＣ用デバイスデータ出力部１０は、メモリカードライタ２４によって実現される。
　図１に示すように、エンジニアリングツール１２は、メモリカード１１からファイルを読み込むＳＦＣ用出力ファイル読み込み部１３と、ＳＦＣ用出力ファイル読み込み部１３が読み出したデバイスデータを、ＳＦＣプログラムに重畳して表示するＳＦＣ用表示部１４と、プログラマブルロジックコントローラ１からＳＦＣプログラムのモニタ結果を受信して表示するモニタ結果表示部１５とを有する。
　図３は、実施の形態１にかかるエンジニアリングツールを実現する情報処理装置のハードウェア構成を示す図である。情報処理装置３０は、プログラムを実行する演算装置３１と、演算装置３１がワークエリアに用いるメモリ３２と、エンジニアリングツールプログラム３８及びデータを記憶する記憶装置３３と、情報を表示する表示装置３４と、ユーザが情報を入力するためのユーザインタフェースである入力装置３５と、メモリカード１１から情報を読み出すメモリカードリーダ３６と、プログラマブルロジックコントローラ１との通信用の通信装置３７とを有する。演算装置３１には、ＣＰＵ（Central　Processing　Unit）を適用できる。メモリ３２には、ＲＡＭ（Random　Access　Memory）を適用できる。記憶装置３３には、不揮発性半導体メモリ又はハードディスクドライブを適用できる。表示装置３４には、液晶表示装置を適用できる。入力装置３５にはキーボード及びマウスを適用できる。なお、メモリカードリーダ３６は、情報処理装置３０に外付けされてもよい。表示装置３４及び入力装置３５は、演算装置３１、メモリ３２及び記憶装置３３と一体の筐体に収容されている必要はない。
　情報処理装置３０は、記憶装置３３に記憶されているエンジニアリングツールプログラム３８を演算装置３１がメモリ３２をワークエリアにして実行することによってエンジニアリングツール１２になっている。すなわち、図１に示したＳＦＣ用表示部１４は、記憶装置３３に記憶されているエンジニアリングツールプログラム３８を演算装置３１がメモリ３２をワークエリアにして実行することによって実現される。また、複数の演算装置及び複数のメモリが連携して上記機能を実行してもよい。ＳＦＣ用出力ファイル読み込み部１３は、メモリカードリーダ３６によって実現される。モニタ結果表示部１５は、演算装置３１、表示装置３４及び通信装置３７によって実現される。
　図４は、実施の形態１にかかるプログラマブルロジックコントローラが実行するＳＦＣプログラムの構造を示す図である。ＳＦＣプログラム４０は、一連の制御動作を複数のステップに分割し、プログラムの実行順序及び実行条件を明確に表現可能な制御仕様の記述形式で記述されている。ＳＦＣプログラム４０は、ブロック［１］４１、ブロック［２］４２及びブロック［３］４３の三つのブロックを含んでいる。ブロック［１］４１は、ステップ［１］、ステップ［２］、ステップ［３］、・・・の複数のステップ及びトランジションを含んでいる。各ステップは、ブロックを構成する第１の基本単位であり、動作出力を示す。各トランジションは、ブロックを構成する第２の基本単位であり、次のステップへ移行するための条件を示す。ステップ［１］が活性の時に移行条件ｃ１が成立すると、ステップ［２］が活性となり、ステップ［１］は非活性となる。ステップ［２］が活性の時に移行条件ｃ２が成立すると、ステップ［３］が活性となり、ステップ［２］は非活性となる。ステップ［３］が活性の時に移行条件ｃ３が成立すると、ステップ［３］は非活性となり次のステップが活性になる。
　ブロック［２］４２は、ステップ［１１］、ステップ［１２］、ステップ［１３］、・・・の複数のステップを含んでいる。ステップ［１１］が活性の時に移行条件ｃ１１が成立すると、ステップ［１２］が活性となり、ステップ［１１］は非活性となる。ステップ［１２］が活性の時に移行条件ｃ１２が成立すると、ステップ［１３］が活性となり、ステップ［１２］は非活性となる。ステップ［１３］が活性の時に移行条件ｃ１３が成立すると、ステップ［１３］は非活性となり、次のステップが活性になる。
　ブロック［３］４３は、ステップ［２１］、ステップ［２２］、ステップ［２３］、・・・の複数のステップを含んでいる。ステップ［２１］が活性の時に移行条件ｃ２１が成立すると、ステップ［２２］が活性となり、ステップ［２１］は非活性となる。ステップ［２２］が活性の時に移行条件ｃ２２が成立すると、ステップ［２３］が活性となり、ステップ［２２］は非活性となる。ステップ［２３］が活性の時に移行条件ｃ２３が成立すると、ステップ［２３］は非活性となり、次のステップが活性になる。
　実施の形態１にかかるプログラマブルロジックコントローラ１の動作について説明する。図５は、実施の形態１にかかるプログラマブルロジックコントローラのデバイスデータ収集動作の流れを示すフローチャートである。ステップＳ１１でＳＦＣ用プログラム実行部４は、イニシャル処理を行う。ステップＳ１２で、ＳＦＣ用プログラム実行部４は、ＳＦＣプログラム実行処理を行う。ステップＳ１３で、ＳＦＣ用プログラム実行部４は、エンド処理を行う。ステップＳ１２及びステップＳ１３の処理は、プログラマブルロジックコントローラ１の動作周期である１スキャンの間に実行される。
　図６は、実施の形態１にかかるプログラマブルロジックコントローラのＳＦＣプログラム実行処理の流れを示すフローチャートである。ＳＦＣプログラム実行処理では、ＳＦＣプログラムのブロックの数だけループ処理を行う。ループ処理では、ステップＳ２１で、ブロック起動処理を行う。ＳＦＣプログラムのブロックの数だけループしたらＳＦＣ用プログラム実行部４は、ＳＦＣプログラム実行処理を終了する。
　図７は、実施の形態１にかかるプログラマブルロジックコントローラのブロック起動処理の流れを示すフローチャートである。ブロック起動処理では、ブロック内のステップの数だけループ処理を行う。ループ処理では、ステップＳ３１において、ＳＦＣ用プログラム実行部４は、ＳＦＣプログラムのステップが活性かを判断する。ＳＦＣプログラムのステップが活性でなければ、ステップＳ３１でＮｏとなり、ループ処理を終了して、次のステップについてループ処理を行う。ＳＦＣプログラムのステップが活性であれば、ステップＳ３１でＹｅｓとなり、ステップＳ３２で、ＳＦＣ用プログラム実行部４は、ステップ内の動作出力を実行する。
　続いて、ステップＳ３３で、ＳＦＣ用デバイス解析チェック部６は、ステップ内のデバイスを解析済か否かを判断する。解析済であれば、ステップＳ３３でＹｅｓとなり、ステップＳ３５に進む。未解析であれば、ステップＳ３３でＮｏとなり、ステップＳ３４で、ＳＦＣ用デバイス解析部７は、ステップ内のデバイスを解析する。ＳＦＣ用デバイス解析部７がステップ内のデバイスを解析すると、ＳＦＣ用デバイスデータ記憶部９に解析したステップ用の記憶領域が形成される。ＳＦＣ用デバイスデータ記憶部９は、リングバッファ構造であるため、記憶装置２３に空き容量が無い場合には、ＳＦＣ用デバイスデータ記憶部９内の最古の記憶領域が新たにデバイスを解析したステップ用の記憶領域に書き換えられる。ステップＳ３５で、ＳＦＣ用デバイスデータ収集部８は、ステップ内のデバイス出力状態をＳＦＣ用デバイスデータ記憶部９に記憶させる。ＳＦＣプログラムのステップの数だけループしたらＳＦＣ用デバイスデータ収集部８は、処理を終了する。
　上記の処理により、ＳＦＣ用デバイスデータ収集部８は、ＳＦＣプログラムの中で活性ステップを特定し、デバイスデータをＳＦＣ用デバイスデータ記憶部９に記憶させる。
　図８は、実施の形態１にかかるプログラマブルロジックコントローラのデータ収集のタイミングを模式的に示す図である。１回目のスキャンでは、スキャン開始の時点でステップ［１］が活性であるため、ＳＦＣ用デバイスデータ収集部８は、ステップ［１］のデバイスデータをＳＦＣ用デバイスデータ記憶部９内のステップ［１］用の記憶領域９１に記憶させる。２回目のスキャンでは、スキャン中に移行条件ａが成立してステップ［１］が非活性となり、ステップ［２］が活性となっているが、スキャン開始の時点でステップ［１］が活性であるため、ＳＦＣ用デバイスデータ収集部８は、ステップ［１］のデバイスデータをＳＦＣ用デバイスデータ記憶部９内のステップ［１］用の記憶領域９１に記憶させる。３回目のスキャンでは、スキャン中に移行条件ｂが成立してステップ［２］が非活性となり、ステップ［３］が活性となっているが、スキャン開始の時点でステップ［２］が活性であるため、ＳＦＣ用デバイスデータ収集部８は、ステップ［２］のデバイスデータをＳＦＣ用デバイスデータ記憶部９内のステップ［２］用の記憶領域９２に記憶させる。４回目のスキャンでは、スキャン開始の時点でステップ［３］が活性であるため、ＳＦＣ用デバイスデータ収集部８は、ステップ［３］のデバイスデータをＳＦＣ用デバイスデータ記憶部９内のステップ［３］用の記憶領域９３に記憶させる。
　ＳＦＣ用デバイスデータ記憶部９に記憶されたデバイスデータは、ステップが非活性の時にＳＦＣ用デバイスデータ出力部１０によってメモリカード１１に出力される。一例を挙げると、ステップ［１］用の記憶領域９１に記憶されたステップ［１］のデバイスデータは、３回目のスキャン以降にＳＦＣ用デバイスデータ出力部１０によってメモリカード１１に出力される。メモリカード１１には、ステップ又はブロックを単位とするファイルでデバイスデータが格納される。
　エンジニアリングツール１２でトラブルシュートを行う際には、ＳＦＣプログラムの不正演算発生箇所から遡ってデバイスの演算過程を確認することで、不正演算が発生した箇所を特定する。ＳＦＣプログラムのステップ［３］で不正演算が発生していることがＳＦＣモニタ部３で検出されると、モニタ結果表示部１５によりモニタ結果がエンジニアリングツール１２上で表示される。従って、ユーザは、ＳＦＣプログラムのステップ［３］からトラブルシュートを開始する。図９、図１０及び図１１は、実施の形態１にかかるエンジニアリングツールによるトラブルシュートの例を示す図である。まず、ＳＦＣプログラムのステップ［３］のデバイスデータをＳＦＣ用出力ファイル読み込み部１３でメモリカード１１から読み込み、ＳＦＣ用表示部１４により表示する。図９には、ステップ［３］のデバイスデータ表示画面５３が示されている。ＳＦＣプログラムのステップ［３］のデバイスデータ表示画面５３からは、デバイスＤ１の値が１２０よりも大きいと不正演算が発生することと、デバイスＤ１の値が１３０であることとを確認できる。
　次に、ＳＦＣプログラムでステップ［３］の一つ前段のステップであるステップ［２］のデバイスデータをＳＦＣ用出力ファイル読み込み部１３でメモリカード１１から読み込み、ＳＦＣ用表示部１４により表示する。図１０には、ステップ［２］のデバイスデータ表示画面５２が示されている。ステップ［２］のデバイスデータ表示画面５２からは、デバイスＤ１に２０を加算した結果、デバイスＤ１の値が１３０になったことを確認できる。
　次に、ＳＦＣプログラムでステップ［２］の一つ前段のステップであるステップ［１］のデバイスデータをＳＦＣ用出力ファイル読み込み部１３でメモリカード１１から読み込み、ＳＦＣ用表示部１４により表示する。図１１には、ステップ［１］のデバイスデータ表示画面５１が示されている。ステップ［１］のデバイスデータ表示画面５１からは、デバイスＤ１に１０を加算した結果、デバイスＤ１の値が１１０になったことを確認できる。
　図９に示したステップ［３］のデバイスデータ表示画面５３、図１０に示したステップ［２］のデバイスデータ表示画面５２及び図１１に示したステップ［１］のデバイスデータ表示画面５１により、ステップ［２］でデバイスＤ１の値に２０を加算したことが不正演算の原因であることを特定できる。
　上記のように、メモリカード１１に出力したデバイスデータをエンジニアリングツール１２上で表示することにより、ＳＦＣプログラムを表示するグラフィカルユーザインタフェースを用いてデバイスデータを確認することが可能となる。ＳＦＣプログラムを表示するグラフィカルユーザインタフェースを用いてデバイスデータを確認することにより、表計算ソフトウェアを用いてデバイスデータを数値データで確認する場合よりも、トラブルシュートが容易である。
　なお、上述した動作においては、ステップ内の動作出力を実行する際にステップ内のデバイスを解析しているが、プログラマブルロジックコントローラの電源がオンされた時にＳＦＣプログラムの各ステップのデバイスを解析してもよい。プログラマブルロジックコントローラの電源がオンされた時にＳＦＣプログラムの各ステップのデバイスを解析すれば、ＳＦＣプログラム実行時には、ステップ内のデバイスを解析済であるかを判断するステップＳ３３の処理と、ステップ内のデバイスを解析するステップＳ３４の処理とを省略できるため、ＳＦＣプログラムの実行速度を高めることができる。ただし、ステップ内のデバイスを解析時点でＳＦＣ用デバイスデータ記憶部にステップごとの記憶領域が確保されるため、プログラマブルロジックコントローラの電源がオンされた時にデバイスの解析を行うと、ＳＦＣ用デバイスデータ記憶部を実現する記憶装置は、ＳＦＣプログラムの全ステップ分のデバイスデータ記憶部を確保できる記憶容量が要求されることになる。したがって、ＳＦＣプログラムのステップ数と記憶装置の記憶容量とに基づいて、プログラマブルロジックコントローラの電源がオンされた時にデバイスを解析するか否かを判断すると良い。
　実施の形態１によれば、ＳＦＣプログラムのステップごとにデバイスデータを収集するため、ステップ内のデバイス出力を全て表示でき、過去に遡ってデバイスの演算過程を確認することができる。
実施の形態２．
　図１２は、本発明の実施の形態２にかかるプログラマブルロジックコントローラ及びエンジニアリングツールの構成を示す図である。実施の形態２にかかるプログラマブルロジックコントローラ６１は、デバイスデータを収集するか否か及び収集するステップの範囲をブロックごとに設定したパラメータを記憶するＳＦＣパラメータ記憶部５を有する点で、実施の形態１のプログラマブルロジックコントローラ１と相違する。なお、実施の形態２では、ＳＦＣ用プログラム実行部４は、ＳＦＣパラメータの設定に従ってＳＦＣプログラムを実行する。
　プログラマブルロジックコントローラ６１のハードウェア構成は、実施の形態１のプログラマブルロジックコントローラ１と同様である。したがって、図１２に示したＳＦＣパラメータ記憶部５は、記憶装置２３によって実現される。
　図１２に示すように、実施の形態２にかかるエンジニアリングツール６２は、デバイスデータを収集するか否かの切替及びデバイスデータを収集するステップの範囲を設定するＳＦＣパラメータ設定部１６を有する点で、実施の形態１のエンジニアリングツール１２と相違する。
　実施の形態２にかかるエンジニアリングツール６２を実現する情報処理装置のハードウェア構成は実施の形態１と同様である。従って図１２に示したＳＦＣパラメータ設定部１６は、記憶装置３３に記憶されているエンジニアリングツールプログラム３８を演算装置３１がメモリ３２をワークエリアにして実行することによって実現される。
　図１３は、実施の形態２にかかるエンジニアリングツールのＳＦＣパラメータ設定画面の一例を示す図である。ＳＦＣパラメータ設定画面７０には、デバイスデータ収集設定欄７１と、デバイスデータ収集範囲設定欄７２とが設けられている。デバイスデータ収集設定欄７１は、プルダウンメニューになっており、「デバイスデータを収集する」又は「デバイスデータを収集しない」のいずれかを択一的に選択可能である。デバイスデータ収集範囲設定欄７２は、選択することによってデバイスデータ収集範囲設定ダイアログ７３がポップアップ表示される。デバイスデータ収集範囲設定ダイアログ７３は、ブロック名指定欄７３１と収集範囲指定欄７３２とを備えている。図１３では、ブロック［１］のステップ［０］からステップ［３］の間でデバイスデータを収集する設定がなされている。
　図１４は、実施の形態２にかかるプログラマブルロジックコントローラのデバイスデータ収集動作の流れを示すフローチャートである。ステップＳ１１’のイニシャル処理は、エンジニアリングツール６２によってＳＦＣパラメータ設定部１６に設定されたパラメータを取得する処理を含む点で、実施の形態１のステップＳ１１のイニシャル処理と相違する。
　実施の形態２にかかるプログラマブルロジックコントローラ６１のＳＦＣプログラム実行処理の流れは、実施の形態１と同様である。
　図１５は、実施の形態２にかかるプログラマブルロジックコントローラのブロック起動処理の流れを示すフローチャートである。実施の形態１にかかるプログラマブルロジックコントローラ１のブロック起動処理と比較すると、ＳＦＣパラメータを確認する処理であるステップＳ３６と、デバイスデータ収集範囲の範囲内かを確認する処理であるステップＳ３７とが追加されている点で、実施の形態１にかかるプログラマブルロジックコントローラ１のブロック起動処理と相違している。
　ステップＳ３６で、ＳＦＣ用デバイスデータ収集部８は、ＳＦＣパラメータがデバイスデータを収集する設定であるかを確認する。デバイスデータを収集する設定であれば、ステップＳ３６でＹｅｓとなり、ＳＦＣ用デバイスデータ収集部８は、ステップＳ３７でデバイスデータ収集範囲の範囲内であるかを確認する。デバイスデータ収集範囲の範囲内であれば、ステップＳ３７でＹｅｓとなり、ステップＳ３３に進む。
　ＳＦＣパラメータがデバイスデータを収集しない設定になっている場合は、ステップＳ３６でＮｏとなり、処理を終了する。デバイスデータ収集範囲の範囲外であれば、ステップＳ３７でＮｏとなり、処理を終了する。
　ステップ内のデバイスデータを無条件に収集すると、プログラマブルロジックコントローラのスキャンタイムが劣化してしまう。実施の形態２にかかるプログラマブルロジックコントローラ６１は、ＳＦＣパラメータでステップ内のデバイスデータを収集するか否かをブロック単位で切り替え、収集する場合にはデバイスデータ収集範囲をステップ単位で設定できるため、トラブルシュートが必要な時のみデバイスデータの収集を行える。このため、通常動作時にプログラマブルロジックコントローラ６１のスキャンタイムが劣化することを防止できる。
　以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
　１，６１　プログラマブルロジックコントローラ、２　デバイスデータ収集機能部、３　ＳＦＣモニタ部、４　ＳＦＣ用プログラム実行部、５　ＳＦＣパラメータ記憶部、６　ＳＦＣ用デバイス解析チェック部、７　ＳＦＣ用デバイス解析部、８　ＳＦＣ用デバイスデータ収集部、９　ＳＦＣ用デバイスデータ記憶部、１０　ＳＦＣ用デバイスデータ出力部、１１　メモリカード、１２，６２　エンジニアリングツール、１３　ＳＦＣ用出力ファイル読み込み部、１４　ＳＦＣ用表示部、１５　モニタ結果表示部、１６　ＳＦＣパラメータ設定部、２１，３１　演算装置、２２，３２　メモリ、２３，３３　記憶装置、２４　メモリカードライタ、２５，３７　通信装置、３０　情報処理装置、３４　表示装置、３５　入力装置、３６　メモリカードリーダ、３８　エンジニアリングツールプログラム、　４１　ブロック［１］、４２　ブロック［２］、４３　ブロック［３］、５１，５２，５３　デバイスデータ表示画面、７０　ＳＦＣパラメータ設定画面、７１　デバイスデータ収集設定欄、７２　デバイスデータ収集範囲設定欄、７３　デバイスデータ収集範囲設定ダイアログ、９１，９２，９３　記憶領域、７３１　ブロック名設定欄、７３２　収集範囲指定欄。

Claims (6)

  1. 　動作出力を示す第１の基本単位と移行条件を示す第２の基本単位とを含んで構成されたブロックを複数有するシーケンシャルファンクションチャートプログラムを実行するプログラマブルロジックコントローラであって、
    　前記シーケンシャルファンクションチャートプログラムの実行時に、活性な第１の基本単位に含まれるデバイスのデバイスデータをスキャンごとに収集するデバイスデータ収集部と、
    　前記デバイスデータ収集部が収集したデータを記憶するデバイスデータ記憶部と、
    　前記デバイスデータ記憶部に記憶したデータを前記第１の基本単位ごと又は前記ブロックごとのファイルで記憶媒体に出力するデバイスデータ出力部と、
    　を有することを特徴とするプログラマブルロジックコントローラ。
  2. 　前記デバイスデータを収集するか否かと、前記デバイスデータを収集する第１の基本単位とを前記ブロックごとに設定したパラメータを記憶するパラメータ記憶部を有することを特徴とする請求項１に記載のプログラマブルロジックコントローラ。
  3. 　動作出力を示す第１の基本単位と移行条件を示す第２の基本単位とを含んで構成されたブロックを複数有するシーケンシャルファンクションチャートプログラムを実行するプログラマブルロジックコントローラの動作をモニタするエンジニアリングツールであって、
    　前記プログラマブルロジックコントローラが前記シーケンシャルファンクションチャートプログラムを実行する際の活性な第１の基本単位に含まれるデバイスのデバイスデータが、前記第１の基本単位ごと又は前記ブロックごとのファイルで書き込まれた記憶媒体から、前記デバイスデータを読み出す出力ファイル読み込み部と、
    　前記ファイル読み込み部が読み出したデバイスデータを、前記シーケンシャルファンクションチャートに重畳して表示する表示部とを有することを特徴とするエンジニアリングツール。
  4. 　前記デバイスデータを収集するか否かと、前記デバイスデータを収集する第１の基本単位の範囲とを示すパラメータを、前記ブロックごとに設定するシーケンシャルファンクションチャートパラメータ設定部を有することを特徴とする請求項３に記載のエンジニアリングツール。
  5. 　コンピュータに、プログラマブルロジックコントローラの動作をモニタさせるエンジニアリングツールプログラムであって、
    　前記コンピュータに、
    　動作出力を示す第１の基本単位と移行条件を示す第２の基本単位とを含んで構成されたブロックを複数有するシーケンシャルファンクションチャートプログラムを実行するプログラマブルロジックコントローラが、前記シーケンシャルファンクションチャートプログラムを実行する際の活性な第１の基本単位に含まれるデバイスのデバイスデータが、前記第１の基本単位ごと又は前記ブロックごとのファイルで書き込まれた記憶媒体から、前記デバイスデータを読み出す処理と、
    　読み出した前記デバイスデータを、前記シーケンシャルファンクションチャートに重畳して表示する処理とを実行させることを特徴とするエンジニアリングツールプログラム。
  6. 　前記コンピュータに、前記デバイスデータを収集するか否かと、前記デバイスデータを収集する第１の基本単位の範囲とを示すパラメータを、前記ブロックごとに設定する処理を行わせることを特徴とする請求項５に記載のエンジニアリングツールプログラム。
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