WO2016008189A1

WO2016008189A1 - 具有自我补偿功能的栅极驱动电路

Info

Publication number: WO2016008189A1
Application number: PCT/CN2014/084339
Authority: WO
Inventors: 戴超
Original assignee: Shenzhen China Star Optoelectronics Technology Co Ltd
Current assignee: TCL China Star Optoelectronics Technology Co Ltd
Priority date: 2014-07-17
Filing date: 2014-08-14
Publication date: 2016-01-21
Anticipated expiration: 2017-01-17
Also published as: US20160260403A1; KR101879145B1; JP2017528747A; GB201700516D0; GB2543210A; CN104064158B; CN104064158A; US9524688B2; KR20170030599A; JP6321280B2; GB2543210B

Abstract

一种具有自我补偿功能的栅极驱动电路，包括：级联的多个GOA单元，该第N级GOA单元包括：上拉控制模块（1）、上拉模块（2）、下传模块（3）、第一下拉模块（4）、自举电容模块（5）、及下拉维持模块（6）；该上拉模块（2）、第一下拉模块（4）、自举电容模块（5）、下拉维持模块（6）分别与第N级栅极信号点Q(N)和该第N级水平扫描线G(N)电性连接，该上拉控制模块（1）与下传模块（3）分别与该第N级栅极信号点Q(N)电性连接，该下拉维持模块（6）输入直流低电压VSS；该下拉维持模块（6）采用第一下拉维持模块（61）与第二下拉维持模块（62）交替工作构成。通过设计具有自我补偿功能的下拉维持模块（6）来提高栅极驱动电路长期操作的可靠性，降低阈值电压漂移对栅极驱动电路运作的影响。

Description

具有自我补偿功能的栅极驱动电路技术领域

本发明涉及液晶技术领域，尤其涉及一种具有自我补偿功能的栅极驱动电路。背景技术

GOA (Gate Driver on Array, 阵列基板行驱动）技术是将作为栅极开关电路的 TFT (Thin Film Transistor, 薄膜场效应晶体管）集成于阵列基板上，从而省掉原先设置在阵列基板外的栅极驱动集成电路部分，从材料成本和工艺步骤两个方面来降低产品的成本。 GOA 技术是目前 TFT-LCD (Thin Film Transistor-Liquid Crystal Display，薄膜场效应晶体管液晶显示器）技术领域常用的一种栅极驱动电路技术，其制作工艺简单，具有良好的应用前景。 GOA电路的功能主要包括：利用上一行栅线输出的高电平信号对移位寄存器单元中的电容充电，以使本行栅线输出高电平信号，再利用下一行栅线输出的高电平信号实现复位。

请参阅图 1，图 1为目前常采用的栅极驱动电路架构示意图。包括：级联的多个 GOA单元，按照第 N级 GOA单元控制对显示区域第 N级水平扫描线 G(N)充电，该第 N级 GOA单元包括上拉控制模块 Γ、上拉模块 2'、下传模块 3 '、第一下拉模块 4' (Key pull-down part) , 自举电容模块 5'、及下拉維持模块 6' (Pull-down holding part)。所述上拉模块 2'、第一下拉模块 4'、自举电容模块 5'、下拉維持电路 6'分别与第 N级栅极信号点 Q(N) 和该第 N级水平扫描线 G(N)电性连接，所述上拉控制模块 Γ与下传模块 3' 分别与该第 N级栅极信号点 Q(N)电性连接，所述下拉維持模块 6'输入直流低电压 VSS。

所述上拉控制模块 Γ包括第一薄膜晶体管 ΤΓ，其栅极输入来自第 N-1 级 GOA 单元的下传信号 ST(N-1)，漏极电性连接于第 N-1 级水平扫描线 G(N-l), 源极电性连接于该第 N级栅极信号点 Q(N); 所述上拉模块 2'包括第二薄膜晶体管 T2'，其栅极电性连接该第 Ν级栅极信号点 Q(N；)，漏极输入第一高频时钟信号 CK或第二高频时钟信号 XCK，源极电性连接于第 N 级水平扫描线 G(N) ; 所述下传模块 3，包括第三薄膜晶体管 T3，，其栅极电性连接该第 Ν级栅极信号点 Q(N；)，漏极输入第一高频时钟信号 CK或第二高频时钟信号 XCK，源极输出第 N级下传信号 ST(N); 所述第一下拉模块 4'包括第四薄膜晶体管 T4'，其栅极电性连接第 N+1级水平扫描线 G(N+1)，漏极电性连接于第 N级水平扫描线 G(N)，源极输入直流低电压 VSS ; 第五薄膜晶体管 T5'，其栅极电性连接第 N+1级水平扫描线 G(N+1)，漏极电性连接于该第 N级栅极信号点 Q(N)，源极输入直流低电压 VSS ; 所述自举电容模块 5，包括自举电容 Cb，；所述下拉維持模块 6，包括：第六薄膜晶体管 T6'，其栅极电性连接第一电路点 Ρ(Ν)'，漏极电性连接第 Ν级水平扫描线 G(N), 源极输入直流低电压 VSS ; 第七薄膜晶体管 T7，，其栅极电性连接第一电路点 Ρ(Ν)'，漏极电性连接该第 Ν级栅极信号点（¾Ν)，源极输入直流低电压 VSS ; 第八薄膜晶体管 Τ8'，其栅极电性连接第二电路点 Κ(Ν)'，漏极电性连接第 Ν级水平扫描线 G(N)，源极输入直流低电压 VSS ; 第九薄膜晶体管 T9'，其栅极电性连接第二电路点 Κ(Ν)'，漏极电性连接该第 Ν级栅极信号点 Q(N)，源极输入直流低电压 VSS ; 第十薄膜晶体管 T10'，其栅极输入第一低频时钟信号 LC1，漏极输入第一低频时钟信号 LC1，源极电性连接第一电路点 Ρ(Ν)' ; 第十一薄膜晶体管 Τ1Γ，其栅极输入第二低频时钟信号 LC2，漏极输入第一低频时钟信号 LC1，源极电性连接第一电路点 Ρ(Ν)' ; 第十二薄膜晶体管 Τ12'，其栅极输入第二低频时钟信号 LC2，漏极输入第二低频时钟信号 LC2，源极电性连接第二电路点 Κ(Ν)' ; 第十三薄膜晶体管 Τ13'，其栅极输入第一低频时钟信号 LC1，漏极输入第二低频时钟信号 LC2，源极电性连接第二电路点 Κ(Ν)，；第十四薄膜晶体管 Τ14，，其栅极电性连接该第 Ν级栅极信号点 Q(N)，漏极电性连接第一电路点 P(N)'，源极输入直流低电压 VSS ; 第十五薄膜晶体管 T15'，其栅极电性连接该第 Ν级栅极信号点 Q(N)，漏极电性连接第二电路点 Κ(Ν)'，源极输入直流低电压 VSS ; 其中，第六薄膜晶体管 Τ6，与第八薄膜晶体管 Τ8，负责非作用期间維持第 Ν级水平扫描线 G(N)的低电位，第七薄膜晶体管 T7，与第九薄膜晶体管 T9'负责非作用期间維持第 Ν级栅极信号点 Q(N)的低电位。

从整个电路架构上来看，下拉維持模块 6'处于较长的工作状态，也就是第一电路点 p<;Ny与第二电路点 K N)'会长时间处于一个正向的高电位状态，这样电路中受到电压应力作用（Stress) 最严重的几个元件就是薄膜晶体管 T6，、 Τ7，、 Τ8，、 Τ9，。随着栅极驱动电路工作时间的增加，薄膜晶体管 Τ6，、 Τ7，、 Τ8，、 Τ9，的阈值电压 Vth会逐渐增加，开态电流会逐渐降低，这就会导致第 N级水平扫描线 G(N)和第 N级栅极信号点 Q(N)无法很好地維持在一个稳定的低电位状态，这也是影响栅极驱动电路可靠性最重要的因素。

对于非晶硅薄膜晶体管栅极驱动电路而言，下拉維持模块是必不可少的，通常可以设计为一组下拉維持模块，或者两组交替作用的下拉維持模块。设计成两组下拉維持模块主要目的就是为了减轻下拉維持模块中第一电路点 Ρ(Ν)'与第二电路点 Κ(Ν)'控制的薄膜晶体管 T6'、 T7'、 T8'、 T9'受到的电压应力作用。但是实际量测发现，即使设计成两组下拉維持模块，薄膜晶体管 Τ6，、 Τ7，、 Τ8，、 Τ9，这四颗薄膜晶体管依然是整个栅极驱动电路电路中受到电压应力最严重的部分，也就是说薄膜晶体管的阈值电压 (Vth) 漂移最大。

请参阅图 2a，为阈值电压漂移前后薄膜晶体管整体电流对数与电压曲线关系变化示意图，其中，实线是未发生阈值电压漂移的电流对数与电压关系曲线，虚线是阈值电压漂移后的电流对数与电压关系曲线。由图 2a可知，在同一栅源极电压 Vgs 下，未发生阈值电压漂移的电流对数 Log(Ids) 大于阈值电压漂移后的电流对数。请参阅图 2b，为阈值电压漂移前后薄膜晶体管整体电流与电压曲线关系变化示意图。由图 2b可知，在同一漏源极电流 Ids下，未发生阈值电压漂移的栅极电压 Vgl 小于阈值电压漂移后的栅极电压 Vg2，即阈值电压漂移后，想要达到同等的漏源极电流 Ids, 需要更大的栅极电压。

由图 2a与图 2b可以看出，阈值电压 Vth往正向漂移会导致薄膜晶体管的开态电流 Ion逐渐降低，随着阈值电压 Vth的增加，薄膜晶体管的开态电流 Ion会持续降低，那么，对于电路而言，就无法很好地維持第 N级栅极信号点 Q(N)与第 N级水平扫描线 G(N)电位的稳定，这样就会导致液晶显示器画面显示的异常。

如上所述，栅极驱动电路中最容易失效的元件就是下拉維持模块的薄膜晶体管 T6'、 Τ7'、 Τ8'、 Τ9'，因此，为了提高栅极驱动电路和液晶显示面板的可靠性必须要解决这个问题。通常设计上的做法是增加这四颗薄膜晶体管的尺寸，但是，增加薄膜晶体管尺寸的同时也会增加薄膜晶体管工作的关态漏电流，无法从本^上解决问题。发明内容

本发明的目的在于提供一种具有自我补偿功能的栅极驱动电路，通过具有自我补偿功能的下拉維持模块来提高栅极驱动电路长期搡作的可靠性，降低阈值电压漂移对栅极驱动电路运作的影响。

为实现上述目的，本发明提供一种具有自我补偿功能的栅极驱动电路，包括：级联的多个 GOA单元，按照第 Ν级 GOA单元控制对显示区域第 Ν 级水平扫描线 G(N)充电，该第 N级 GOA单元包括：上拉控制模块、上拉模块、下传模块、第一下拉模块、自举电容模块、及下拉維持模块；所述上拉模块、第一下拉模块、自举电容模块、下拉維持电路分别与第 N级栅极信号点 Q(N)和该第 N级水平扫描线 G(N)电性连接，所述上拉控制模块与下传模块分别与该第 N级栅极信号点 Q(N)电性连接，所述下拉維持模块输入直流低电压 VSS ;

所述下拉維持模块采用第一下拉維持模块与第二下拉維持模块交替工作构成；

所述第一下拉維持模块包括：第一薄膜晶体管 Tl，其栅极电性连接第一电路点 Ρ(Ν)，漏极电性连接第 Ν级水平扫描线 G(N)，源极输入直流低电压 VSS ; 第二薄膜晶体管 T2，其栅极电性连接第一电路点 Ρ(Ν)，漏极电性连接第 Ν级栅极信号点 Q(N)，源极输入直流低电压 VSS ; 第三薄膜晶体管 T3，其栅极电性连接第一低频时钟信号 LCI 或第一高频时钟信号 CK，漏极电性连接第一低频时钟信号 LC1 或第一高频时钟信号 CK，源极电性连接第二电路点 S(N); 第四薄膜晶体管 T4，其栅极电性连接第 Ν级栅极信号点 Q N；)，漏极电性连接第二电路点 S(N；)，源极输入直流低电压 VSS ; 第五薄膜晶体管 Τ5，其栅极电性连接第 N-1级栅极信号点 Q(N-1)，漏极电性连接第一电路点 P(N)，源极输入直流低电压 VSS ; 第六薄膜晶体管 T6，其栅极电性连接第 N+1级水平扫描线 G(N+1)，漏极电性连接第一电路点 P(N)，源极电性连接第 N级栅极信号点 Q(N) ; 第七薄膜晶体管 T7，其栅极电性连接第二低频时钟信号 LC2或第二高频时钟信号 XCK，漏极电性连接第一低频时钟信号 LC1 或第一高频时钟信号 CK，源极电性连接第二电路点 S(N) ; 第一电容 Cstl，其上极板电性连接第二电路点 S(N)，下极板电性连接第一电路点 P N);

所述第二下拉維持模块包括：第八薄膜晶体管 T8，其栅极电性连接第三电路点 Κ(Ν)，漏极电性连接第 Ν级水平扫描线 G(N)，源极输入直流低电压 VSS ; 第九薄膜晶体管 T9，其栅极电性连接第三电路点 Κ(Ν)，漏极电性连接第 Ν级栅极信号点 Q(N)，源极输入直流低电压 VSS ; 第十薄膜晶体管 T10，其栅极电性连接第二低频时钟信号 LC2或第二高频时钟信号 XCK，漏极电性连接第二低频时钟信号 LC2或第二高频时钟信号 XCK，源极电性连接第四电路点 T(N) ; 第十一薄膜晶体管 Tll，其栅极电性连接第 Ν级栅极信号点 Q(N)，漏极电性连接第四电路点 T(N)，源极输入直流低电压 VSS ; 第十二薄膜晶体管 T12，其栅极电性连接第 N-1 级栅极信号点（¾Ν-1)，漏极电性连接第三电路点 K(N)，源极输入直流低电压 VSS ; 第十三薄膜晶体管 T13，其栅极电性连接第 N+1级水平扫描线 G(N+1)，漏极电性连接第三电路点 K(N)，源极电性连接第 N级栅极信号点 Q(N) ; 第十四薄膜晶体管 T14，其栅极电性连接第一低频时钟信号 LCI或第一高频时钟信号 CK，漏极电性连接第二低频时钟信号 LC2或第二高频时钟信号 XCK，源极电性连接第四电路点 T(N); 第二电容 Cst2，其上极板电性连接第四电路点 T(N)，下极板电性连接第三电路点 K(N；)。

所述上拉控制模块包括第十五薄膜晶体管 T15，其栅极输入来自第 N-1 级 GOA 单元的下传信号 ST(N-1)，漏极电性连接于第 N-1 级水平扫描线 G(N-l), 源极电性连接于该第 N级栅极信号点 Q(N) ; 所述上拉模块包括第十六薄膜晶体管 T16，其栅极电性连接该第 Ν级栅极信号点 Q(N)，漏极输入第一高频时钟信号 CK或第二高频时钟信号 XCK，源极电性连接于第 N 级水平扫描线 G(N) ; 所述下传模块包括第十七薄膜晶体管 T17，其栅极电性连接该第 Ν级栅极信号点 Q(N；)，漏极输入第一高频时钟信号 CK或第二高频时钟信号 XCK，源极输出第 N级下传信号 ST(N); 所述第一下拉模块包括第十八薄膜晶体管 T18，其栅极电性连接第 Ν+2级水平扫描线 G(N+2)，漏极电性连接于第 N级水平扫描线 G(N)，源极输入直流低电压 VSS ; 第十九薄膜晶体管 T19，其栅极电性连接第 Ν+2级水平扫描线 G(N+2)，漏极电性连接于该第 N级栅极信号点 Q(N)，源极输入直流低电压 VSS ; 所述自举电容模块包括自举电容 Cb。

所述栅极驱动电路的第一级连接关系中，第五薄膜晶体管 T5的栅极电性连接于电路启动信号 STV; 第十二薄膜晶体管 T12的栅极电性连接于电路启动信号 STV; 第十五薄膜晶体管 T15的栅极和漏极均电性连接于电路启动信号 STV。

所述栅极驱动电路的最后一级连接关系中，第六薄膜晶体管 T6的栅极电性连接于电路启动信号 STV; 第十三薄膜晶体管 T13的栅极电性连接于电路启动信号 STV; 第十八薄膜晶体管 T18的栅极电性连接于第二级水平扫描线 G(2); 第十九薄膜晶体管 T19的栅极电性连接于第二级水平扫描线 G(2)。

所述第一下拉維持模块还包括：第三电容 Cst3，其上极板电性连接第一电路点 P N；)，下极板输入直流低电压 VSS ; 所述第一下拉維持模块与第二下拉維持模块的电路架构相同。

所述第一下拉維持模块还包括：第二十薄膜晶体管 T20，其栅极电性连接第 N+1 级水平扫描线 G(N+1)，漏极电性连接第二电路点 S(N)，源极输入直流低电压 VSS ; 所述第一下拉維持模块与第二下拉維持模块的电路架构相同。所述第一下拉維持模块还包括：第三电容 Cst3，其上极板电性连接第一电路点 P(N)，下极板输入直流低电压 VSS ; 第二十薄膜晶体管 T20，其栅极电性连接第 N+1 级水平扫描线 G(N+1)，漏极电性连接第二电路点 S(N), 源极输入直流低电压 VSS ; 所述第一下拉維持模块与第二下拉維持模块的电路架构相同。

所述第一高频时钟信号 CK与第二高频时钟信号 XCK是两个相位完全相反的高频时钟信号源；所述第一低频时钟信号 LC1 与第二低频时钟信号 LC2是两个相位完全相反的低频信号源。

所述第一下拉模块中第十八薄膜晶体管 T18 的栅极与第十九薄膜晶体管 T19的栅极均电性连接第 N+2级水平扫描线 G(N+2)，主要为了实现第 N 级栅极信号点 Q(N)电位呈三个阶段，第一阶段是上升至一个高电位并維持一段时间，第二阶段在第一阶段的基础上又上升一个高电位并維持一段时间，第三阶段在第二阶段的基础上下降到与第一阶段基本持平的高电位，然后利用三个阶段中的第三阶段进行阈值电压的自我补偿。

所述第 N级栅极信号点 Q(N)电位呈三个阶段，其中第三阶段的变化主要受第六薄膜晶体管 T6或第十三晶体管（T13) 的影响。

本发明的有益效果：本发明提供一种具有自我补偿功能的栅极驱动电路，利用电容的自举作用来控制下拉維持模块的第一电路点 P(N)或第三电路点 K(N)，设计能够检测薄膜晶体管阈值电压的功能，并将阈值电压存贮在第一电路点 P(N)或第三电路点 K(N)，进而实现第一电路点 P(N)或第三电路点 K(N)的控制电压随着薄膜晶体管的阈值电压漂移而变化。本发明通过设计具有自我补偿功能的下拉維持模块来提高栅极驱动电路长期搡作的可靠性，降低阈值电压漂移对栅极驱动电路运作的影响。

为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。附图说明

下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。

附图中，

图 1为目前常采用的栅极驱动电路架构示意图；

图 2a为阈值电压漂移前后薄膜晶体管整体电流对数与电压曲线关系变化示意图；图 2b为阈值电压漂移前后薄膜晶体管整体电流与电压曲线关系变化示意图；

图 3为本发明具有自我补偿功能的栅极驱动电路单级架构示意图；图 4 为本发明具有自我补偿功能的栅极驱动电路单级架构第一级连接关系示意图；

图 5 为本发明具有自我补偿功能的栅极驱动电路单级架构最后一级连接关系示意图；

图 6为图 3中采用的第一下拉維持模块第一实施例的电路图；图 7a为阈值电压漂移前图 3所示的栅极驱动电路时序图；

图 7b为阈值电压漂移后图 3所示的栅极驱动电路时序图；

图 8为图 3中采用的第一下拉維持模块第二实施例的电路图；图 9为图 3中采用的第一下拉維持模块第三实施例的电路图；图 10为图 3中采用的第一下拉維持模块第四实施例的电路图。具体实施方式

为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。

请参阅图 3，为本发明具有自我补偿功能的栅极驱动电路单级架构示意图。包括：级联的多个 GOA单元，按照第 N级 GOA单元控制对显示区域第 N级水平扫描线 G(N)充电，该第 N级 GOA单元包括：上拉控制模块 1、上拉模块 2、下传模块 3、第一下拉模块 4、自举电容模块 5、及下拉維持模块 6 ; 所述上拉模块 2、第一下拉模块 4、自举电容模块 5、下拉維持电路 6分别与第 N级栅极信号点 Q(N)和该第 N级水平扫描线 G(N)电性连接，所述上拉控制模块 1与下传模块 3分别与该第 N级栅极信号点 Q(N)电性连接，所述下拉維持模块 6输入直流低电压 VSS。

所述下拉維持模块 6采用第一下拉維持模块 61与第二下拉維持模块 62 交替工作构成；

所述第一下拉維持模块 61包括：第一薄膜晶体管 Tl，其栅极电性连接第一电路点 Ρ(Ν)，漏极电性连接第 Ν级水平扫描线 G(N)，源极输入直流低电压 VSS ; 第二薄膜晶体管 T2，其栅极电性连接第一电路点 Ρ(Ν)，漏极电性连接第 Ν级栅极信号点 Q(N)，源极输入直流低电压 VSS ; 第三薄膜晶体管 T3，其栅极电性连接第一低频时钟信号 LC1或第一高频时钟信号 CK，漏极电性连接第一低频时钟信号 LC1 或第一高频时钟信号 CK，源极电性连接第二电路点 S(N); 第四薄膜晶体管 T4，其栅极电性连接第 Ν级栅极信号点 Q(N)，漏极电性连接第二电路点 S(N)，源极输入直流低电压 VSS ; 第五薄膜晶体管 T5，其栅极电性连接第 N-1级栅极信号点 Q(N-1)，漏极电性连接第一电路点 P(N)，源极输入直流低电压 VSS ; 第六薄膜晶体管 T6，其栅极电性连接第 N+1 级水平扫描线 G(N+1)，漏极电性连接第一电路点 P(N), 源极电性连接第 N级栅极信号点 Q(N); 第七薄膜晶体管 T7，其栅极电性连接第二低频时钟信号 LC2或第二高频时钟信号 XCK，漏极电性连接第一低频时钟信号 LC1 或第一高频时钟信号 CK，源极电性连接第二电路点 S(N) ; 第一电容 Cstl，其上极板电性连接第二电路点 S(N)，下极板电性连接第一电路点 P N);

所述第二下拉維持模块 62包括：第八薄膜晶体管 T8，其栅极电性连接第三电路点 Κ(Ν)，漏极电性连接第 Ν级水平扫描线 G(N)，源极输入直流低电压 VSS ; 第九薄膜晶体管 T9，其栅极电性连接第三电路点 Κ(Ν)，漏极电性连接第 Ν级栅极信号点 Q(N)，源极输入直流低电压 VSS ; 第十薄膜晶体管 T10，其栅极电性连接第二低频时钟信号 LC2 或第二高频时钟信号 XCK, 漏极电性连接第二低频时钟信号 LC2或第二高频时钟信号 XCK，源极电性连接第四电路点 T(N) ; 第十一薄膜晶体管 Tll，其栅极电性连接第 Ν级栅极信号点 Q(N)，漏极电性连接第四电路点 T(N)，源极输入直流低电压 VSS ; 第十二薄膜晶体管 T12，其栅极电性连接第 N-1 级栅极信号点 Q(N-l), 漏极电性连接第三电路点 K N；)，源极输入直流低电压 VSS ; 第十三薄膜晶体管 T13，其栅极电性连接第 N+1级水平扫描线 G(N+1)，漏极电性连接第三电路点 K(N)，源极电性连接第 N级栅极信号点 Q(N) ; 第十四薄膜晶体管 T14，其栅极电性连接第一低频时钟信号 LC1 或第一高频时钟信号 CK，漏极电性连接第二低频时钟信号 LC2或第二高频时钟信号 XCK，源极电性连接第四电路点 T(N) ; 第二电容 Cst2，其上极板电性连接第四电路点 T(N)，下极板电性连接第三电路点 K(N)。

所述上拉控制模块 1 包括第十五薄膜晶体管 T15，其栅极输入来自第 N-1级 GOA单元的下传信号 ST(N-1)，漏极电性连接于第 N-1级水平扫描线 G(N-1)，源极电性连接于该第 N级栅极信号点 Q(N) ; 所述上拉模块 2 包括第十六薄膜晶体管 T16，其栅极电性连接该第 Ν级栅极信号点 Q(N)，漏极输入第一高频时钟信号 CK或第二高频时钟信号 XCK，源极电性连接于第 N级水平扫描线 G N) ; 所述下传模块 3包括第十七薄膜晶体管 T17，其栅极电性连接该第 Ν 级栅极信号点 Q(N；)，漏极输入第一高频时钟信号 CK或第二高频时钟信号 XCK，源极输出第 N级下传信号 ST(N); 所述第一下拉模块 4包括第十八薄膜晶体管 T18，其栅极电性连接第 Ν+2级水平扫描线 G(N+2)，漏极电性连接于第 N级水平扫描线 G(N)，源极输入直流低电压 VSS ; 第十九薄膜晶体管 T19，其栅极电性连接第 Ν+2级水平扫描线 G(N+2)，漏极电性连接于该第 N级栅极信号点 Q(N)，源极输入直流低电压 VSS ; 所述第一下拉模块 4 中第十八薄膜晶体管 T18的栅极与第十九薄膜晶体管 T19的栅极均电性连接第 N+2级水平扫描线 G(N+2)，这样做的目的是为了使第 N级栅极信号点 Q(N)电位呈三个阶段，第一阶段是上升至一个高电位并維持一段时间，第二阶段在第一阶段的基础上又上升一个高电位并維持一段时间，第三阶段在第二阶段的基础上下降到与第一阶段基本持平的高电位，然后利用三个阶段中的第三阶段进行阈值电压的自我补偿；所述自举电容模块 5包括自举电容 Cb。

所述多级水平扫描线之间的级数是循环的，即当第 N级水平扫描线 G(N) 中的 N为最后一级 Last时，第 N+2级水平扫描线 G(N+2)代表第二级水平扫描线 G(2); 当第 N级水平扫描线 G(N)中的 N为倒数第二级 Last-1 时，第 N+2级水平扫描线 G(N+2)代表第一级水平扫描线 G(l)，以此类推。

请参阅图 4并结合图 3，图 4为本发明具有自我补偿功能的栅极驱动电路单级架构第一级连接关系示意图，即 N为 1 时的栅极驱动电路连接关系示意图。其中，第五薄膜晶体管 T5的栅极电性连接于电路启动信号 STV; 第十二薄膜晶体管 T12的栅极电性连接于电路启动信号 STV; 第十五薄膜晶体管 T15的栅极和漏极均电性连接于电路启动信号 STV。

请参阅图 5并结合图 3，图 5为本发明具有自我补偿功能的栅极驱动电路单级架构最后一级连接关系示意图，即 N为最后一级 Last时的栅极驱动电路连接关系示意图。其中，第六薄膜晶体管 T6的栅极电性连接于电路启动信号 STV;第十三薄膜晶体管 T13的栅极电性连接于电路启动信号 STV; 第十八薄膜晶体管 T18的栅极电性连接于第二级水平扫描线 G(2); 第十九薄膜晶体管 T19的栅极电性连接于第二级水平扫描线 G(2)。

请参阅图 6，为图 3中采用的第一下拉維持模块第一实施例的电路图。包括：第一薄膜晶体管 Tl，其栅极电性连接第一电路点 Ρ(Ν：)，漏极电性连接第 Ν级水平扫描线 G(N)，源极输入直流低电压 VSS ; 第二薄膜晶体管 T2, 其栅极电性连接第一电路点 P(N)，漏极电性连接第 N 级栅极信号点 Q(N), 源极输入直流低电压 VSS ; 第三薄膜晶体管 T3，其栅极电性连接第一低频时钟信号 LC1 或第一高频时钟信号 CK，漏极电性连接第一低频时钟信号 LC1 或第一高频时钟信号 CK，源极电性连接第二电路点 S N); 第四薄膜晶体管 Τ4，其栅极电性连接第 Ν级栅极信号点 Q(N)，漏极电性连接第二电路点 S(N)，源极输入直流低电压 VSS，第四薄膜晶体管 T4主要在作用期间拉低第二电路点 s(N)，这样就可以实现通过第二电路点 S(N)来控制第一电路点 P(N)电位的目的；第五薄膜晶体管 T5，其栅极电性连接第 N-1 级栅极信号点 Q(N-1)，漏极电性连接第一电路点 P(N)，源极输入直流低电压 VSS，所述第五薄膜晶体管 T5 的作用是确保在第 N级水平扫描线 G(N)和第 N级栅极信号点 Q(N)输出的作用期间，第一电路点 P(N)处于低电位的关闭状态，从而确保第 N级水平扫描线 G(N)和第 N级栅极信号点 Q(N) 能够正常输出；第六薄膜晶体管 T6，其栅极电性连接第 N+1级水平扫描线 G(N+1), 漏极电性连接第一电路点 P(N)，源极电性连接第 N级栅极信号点 Q(N),这样设计的目的就是利用第 N级栅极信号点 Q(N)的三个阶段中的第三阶段的电位进行阈值电压的侦测，并将其电位存贮在第一电路点 P(N) ; 第七薄膜晶体管 T7，其栅极电性连接第二低频时钟信号 LC2或第二高频时钟信号 XCK，漏极电性连接第一低频时钟信号 LC1 或第一高频时钟信号 CK，源极电性连接第二电路点 S(N) ; 第一电容 Cstl，其上极板电性连接第二电路点 S N；)，下极板电性连接第一电路点 P N；)。所述第一下拉維持模块与第二下拉維持模块的电路架构相同。

请参阅图 7a、 7b并结合图 3，图 7a为阈值电压漂移前图 3所示的栅极驱动电路时序图，图 7b为阈值电压漂移后图 3所示的栅极驱动电路时序图。在图 7a、 7b中， STV信号是电路启动信号，第一高频时钟信号 CK和第二高频时钟信号 XCK是一组相位完全相反的高频时钟控制信号，第一低频时钟信号 LC1和第二低频时钟信号 LC2是两个相位完全相反的低频信号源， G(N-l)是第 N-1级水平扫描线，即前一级的扫描输出信号， ST(N-1)是第 N-1 级下传信号，即前一级的下传信号， Q N-1)是第 N-1 级栅极信号点，即前一级的栅极信号点， Q(N)是第 N级栅极信号点，即本级的栅极信号点。

图 7a、 7b是第一低频时钟信号 LCI处于工作状态下的时序图，即第一下拉維持模块 61处于工作状态下的时序图。可以看出，第 N级栅极信号点 Q(N)电位呈三个阶段，第一阶段是上升至一个高电位并維持一段时间，第二阶段在第一阶段的基础上又上升一个高电位并維持一段时间，第三阶段在第二阶段的基础上下降到与第一阶段基本持平的高电位，其中第三阶段的变化主要受第六薄膜晶体管 T6的影响。由图 7a可知，在液晶面板刚点亮的初始时间 TO时，阈值电压 Vth较小，即栅极驱动电路没经过长期搡作时，阈值电压 Vth未发生漂移，第 N级栅极信号点 Q(N)的第三阶段电位较低，与之对应的第一电路点 P(N)的电位也较低。由图 7b可知，第 N级栅极信号点 Q(N)的第三阶段电位在电压应力作用下阈值电压 Vth漂移后随之抬升，这样就可以实现利用该部分来侦测第一薄膜晶体管 T1与第二薄膜晶体管 T2的阈值电压的目的。

由图 7a与 7b可知图 3所示栅极驱动电路的工作过程为：第 N+1级水平扫描线 G N+l)导通时，第六薄膜晶体管 T6打开，此时第 N级栅极信号点 Q(N)与第一电路点 P(N)的电位相同，第二薄膜晶体管 T2等效成二极体接法，第一电路点 P(N)在第 N级栅极信号点 Q(N)的第三阶段，可以通过第六薄膜晶体管 T6存储第一薄膜晶体管 T1与第二薄膜晶体管 T2的阈值电压的值，那么，随着阈值电压 Vth的漂移，第 N级栅极信号点 Q(N)的第三阶段的电位抬升，第一电路点 P N)存贮的阈值电压的电位值也抬升，然后，第二电路点 S(N)再通过第一电容 Cstl来抬升第一电路点 P(N)，这样就可以补偿阈值电压的变化。

图 7a、 7b中，阈值电压 Vth漂移前后，第 N级栅极信号点 Q(N)与第一电路点 P(N)的电位也发生了明显的变化，尤其是第一电路点 P(N)的电位的增加能够有效地降低阈值电压漂移对第一薄膜晶体管 T1与第二薄膜晶体管 T2开态电流的影响，从而确保第 N级水平扫描线 G(N)和第 N级栅极信号点 Q(N)能够在长期搡作后，依然很好地維持在低电位状态。

同理，当第二低频时钟信号 LC2处于工作状态时（未图示），第二下拉維持模块 62工作，第 N级栅极信号点 Q(N) 呈三个阶段，第一阶段是上升至一个高电位并維持一段时间，第二阶段在第一阶段的基础上又上升一个高电位并維持一段时间，第三阶段在第二阶段的基础上下降到与第一阶段基本持平的高电位，其中第三阶段的变化主要受第十三薄膜晶体管 T13 的影响，第三阶段在阈值电压漂移前较低，阈值电压漂移后随之抬升，这样就可以实现利用该部分来侦测第八薄膜晶体管 T8与第九晶体管 T9的阈值电压的目的。此时图 3所示栅极驱动电路的工作过程为：第 N+1级水平扫描线 G N+l)导通时，第十三薄膜晶体管 T13打开，此时第 N级栅极信号点 Q(N)与第三电路点 K(N)的电位相同，第九薄膜晶体管 T9等效成二极体接法，第三电路点 K(N)在第 N级栅极信号点 Q(N)的第三阶段，可以通过第十三薄膜晶体管 T13存储第八薄膜晶体管 T8与第九晶体管 T9的阈值电压的值，那么，随着阈值电压 Vth的漂移，第 N级栅极信号点 Q(N)的第三阶段的电位抬升，第三电路点 K N)存贮的阈值电压的电位值也抬升，然后，第四电路点 T(N)再通过第二电容 Cst2来抬升第三电路点 K(N)，这样就可以补偿阈值电压的变化，从而确保第 N级水平扫描线 G(N)和第 N级栅极信号点 Q(N)能够在长期搡作后，依然很好地維持在低电位状态。

如图 7a、 7b所示，第一低频时钟信号 LC1 和第二低频时钟信号 LC2 是交替工作的，也就是图 3所示的第一下拉維持模块 61与第二下拉維持模块 62交替工作，这样可以减少每个模块的工作时间，使得受到的电压应力作用降低，进而提高电路整体的可靠性。

请参阅图 8并结合图 6，图 8为图 3采用的第一下拉維持模块第二实施例的电路图。图 8是在图 6的基础上增加一个第三电容 Cst3，其上极板电性连接第一电路点 P(N；)，下极板输入直流低电压 VSS，第三电容 Cst3的主要作用就是存贮阈值电压。所述第一下拉維持模块与第二下拉維持模块的电路架构相同。由于第一薄膜晶体管 T1 与第二薄膜晶体管 T2本身存在一定的寄生电容，可以起到第三电容 Cst3的作用，因此，在实际电路设计中第三电容 Cst3可以去掉。

请参阅图 9并结合图 6，图 9为图 3采用的第一下拉維持模块第三实施例的电路图。图 9是在图 6的基础上增加一个第二十薄膜晶体管 T20，其栅极电性连接第 N+1级水平扫描线 G(N+1)，漏极电性连接第二电路点 S(N)，源极输入直流低电压 VSS ; 所述第一下拉維持模块与第二下拉維持模块的电路架构相同。该第二十薄膜晶体管 T20的主要目的是弥补第 N级栅极信号点 Q(N)第一阶段电位不高，而导致的第二电路点 S(N)作用期间电位下拉不够低。

请参阅图 10并结合图 6，图 10为图 3采用的第一下拉維持模块第四实施例的电路图。图 10是在图 6的基础上增加：第三电容 Cst3，其上极板电性连接第一电路点 P(N)，下极板输入直流低电压 VSS ; 第二十薄膜晶体管 T20, 其栅极电性连接第 N+1级水平扫描线 G(N+1)，漏极电性连接第二电路点 S N；)，源极输入直流低电压 VSS。所述第一下拉維持模块与第二下拉維持模块的电路架构相同。

图 3所示的栅极驱动电路中第一下拉維持模块 61与第二下拉維持模块

62均可以替换为图 6、图 8、图 9、图 10 中的任意一种下拉維持模块电路架构，且第一下拉維持模块 61 与第二下拉維持模块 62 电路架构相同，其替换后的栅极驱动电路时序图与图 7a、图 7b相同，其工作过程与图 3所示的栅极驱动电路相同，因此不再赘述。

综上所述，本发明提供一种具有自我补偿功能的栅极驱动电路，针对现有栅极驱动电路架构中下拉維持模块受到电压应力严重、最容易失效的问题，利用电容的自举作用来控制下拉維持模块的第一电路点 P(N)或第三电路点 K(N)，设计能够检测薄膜晶体管阈值电压的功能，并将阈值电压存贮在第一电路点 P(N)或第三电路点 K(N)，进而实现第一电路点 P(N)或第三电路点 K(N)的控制电压随着薄膜晶体管的阈值电压漂移而变化。本发明通过设计具有自我补偿功能的下拉維持模块来提高栅极驱动电路长期搡作的可靠性，降低阈值电压漂移对栅极驱动电路运作的影响。

以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。

Claims

权利要求

1、一种具有自我补偿功能的栅极驱动电路，包括：级联的多个 GOA 单元，按照第 N级 GOA单元控制对显示区域第 N级水平扫描线充电，该第 N级 GOA单元包括：上拉控制模块、上拉模块、下传模块、第一下拉模块、自举电容模块、及下拉維持模块；所述上拉模块、第一下拉模块、自举电容模块、下拉維持电路分别与第 N级栅极信号点和该第 N级水平扫描线电性连接，所述上拉控制模块与下传模块分别与该第 N级栅极信号点电性连接，所述下拉維持模块输入直流低电压；

所述第一下拉維持模块包括：第一薄膜晶体管，其栅极电性连接第一电路点，漏极电性连接第 N级水平扫描线，源极输入直流低电压；第二薄膜晶体管，其栅极电性连接第一电路点，漏极电性连接第 N级栅极信号点，源极输入直流低电压；第三薄膜晶体管，其栅极电性连接第一低频时钟信号或第一高频时钟信号，漏极电性连接第一低频时钟信号或第一高频时钟信号，源极电性连接第二电路点；第四薄膜晶体管，其栅极电性连接第 N 级栅极信号点，漏极电性连接第二电路点，源极输入直流低电压；第五薄膜晶体管，其栅极电性连接第 N-1 级栅极信号点，漏极电性连接第一电路点，源极输入直流低电压；第六薄膜晶体管，其栅极电性连接第 N+1级水平扫描线，漏极电性连接第一电路点，源极电性连接第 N级栅极信号点；第七薄膜晶体管，其栅极电性连接第二低频时钟信号或第二高频时钟信号，漏极电性连接第一低频时钟信号或第一高频时钟信号，源极电性连接第二电路点；第一电容，其上极板电性连接第二电路点，下极板电性连接第一电路点；

所述第二下拉維持模块包括：第八薄膜晶体管，其栅极电性连接第三电路点，漏极电性连接第 N级水平扫描线，源极输入直流低电压；第九薄膜晶体管，其栅极电性连接第三电路点，漏极电性连接第 N级栅极信号点，源极输入直流低电压；第十薄膜晶体管，其栅极电性连接第二低频时钟信号或第二高频时钟信号，漏极电性连接第二低频时钟信号或第二高频时钟信号，源极电性连接第四电路点；第十一薄膜晶体管，其栅极电性连接第 N 级栅极信号点，漏极电性连接第四电路点，源极输入直流低电压；第十二薄膜晶体管，其栅极电性连接第 N-1 级栅极信号点，漏极电性连接第三电路点，源极输入直流低电压；第十三薄膜晶体管，其栅极电性连接第 N+1 级水平扫描线，漏极电性连接第三电路点，源极电性连接第 N级栅极信号点；第十四薄膜晶体管，其栅极电性连接第一低频时钟信号或第一高频时钟信号，漏极电性连接第二低频时钟信号或第二高频时钟信号，源极电性连接第四电路点；第二电容，其上极板电性连接第四电路点，下极板电性连接第三电路点。

2、如权利要求 1所述的具有自我补偿功能的栅极驱动电路，其中，所述上拉控制模块包括第十五薄膜晶体管，其栅极输入来自第 N-1级 GOA单元的下传信号，漏极电性连接于第 N-1 级水平扫描线，源极电性连接于该第 N级栅极信号点；所述上拉模块包括第十六薄膜晶体管，其栅极电性连接该第 N级栅极信号点，漏极输入第一高频时钟信号或第二高频时钟信号，源极电性连接于第 N级水平扫描线；所述下传模块包括第十七薄膜晶体管，其栅极电性连接该第 N级栅极信号点，漏极输入第一高频时钟信号或第二高频时钟信号，源极输出第 N级下传信号；所述第一下拉模块包括第十八薄膜晶体管，其栅极电性连接第 N+2级水平扫描线，漏极电性连接于第 N 级水平扫描线，源极输入直流低电压；第十九薄膜晶体管，其栅极电性连接第 N+2级水平扫描线，漏极电性连接于该第 N级栅极信号点，源极输入直流低电压；所述自举电容模块包括自举电容。

3、如权利要求 2所述的具有自我补偿功能的栅极驱动电路，其中，所述栅极驱动电路的第一级连接关系中，第五薄膜晶体管的栅极电性连接于电路启动信号；第十二薄膜晶体管的栅极电性连接于电路启动信号；第十五薄膜晶体管的栅极和漏极均电性连接于电路启动信号。

4、如权利要求 2所述的具有自我补偿功能的栅极驱动电路，其中，所述栅极驱动电路的最后一级连接关系中，第六薄膜晶体管的栅极电性连接于电路启动信号；第十三薄膜晶体管的栅极电性连接于电路启动信号；第十八薄膜晶体管的栅极电性连接于第二级水平扫描线；第十九薄膜晶体管的栅极电性连接于第二级水平扫描线。

5、如权利要求 1所述的具有自我补偿功能的栅极驱动电路，其中，所述第一下拉維持模块还包括：第三电容，其上极板电性连接第一电路点，下极板输入直流低电压；所述第一下拉維持模块与第二下拉維持模块的电路架构相同。

6、如权利要求 1所述的具有自我补偿功能的栅极驱动电路，其中，所述第一下拉維持模块还包括：第二十薄膜晶体管，其栅极电性连接第 N+1 级水平扫描线，漏极电性连接第二电路点，源极输入直流低电压；所述第一下拉維持模块与第二下拉維持模块的电路架构相同。

7、如权利要求 1所述的具有自我补偿功能的栅极驱动电路，其中，所述第一下拉維持模块还包括：第三电容，其上极板电性连接第一电路点，下极板输入直流低电压；第二十薄膜晶体管，其栅极电性连接第 N+1级水平扫描线，漏极电性连接第二电路点，源极输入直流低电压；所述第一下拉維持模块与第二下拉維持模块的电路架构相同。

8、如权利要求 2所述的具有自我补偿功能的栅极驱动电路，其中，所述第一高频时钟信号与第二高频时钟信号是两个相位完全相反的高频时钟信号源；所述第一低频时钟信号与第二低频时钟信号是两个相位完全相反的低频信号源。

9、如权利要求 2所述的具有自我补偿功能的栅极驱动电路，其中，所述第一下拉模块中第十八薄膜晶体管的栅极与第十九薄膜晶体管的栅极均电性连接第 N+2级水平扫描线，主要为了实现第 N级栅极信号点电位呈三个阶段，第一阶段是上升至一个高电位并維持一段时间，第二阶段在第一阶段的基础上又上升一个高电位并維持一段时间，第三阶段在第二阶段的基础上下降到与第一阶段基本持平的高电位，然后利用三个阶段中的第三阶段进行阈值电压的自我补偿。

10、如权利要求 9 所述的具有自我补偿功能的栅极驱动电路，其中，所述第 N级栅极信号点电位呈三个阶段，其中第三阶段的变化主要受第六薄膜晶体管或第十三晶体管的影响。

11、一种具有自我补偿功能的栅极驱动电路，包括：级联的多个 GOA 单元，按照第 N级 GOA单元控制对显示区域第 N级水平扫描线充电，该第 N级 GOA单元包括：上拉控制模块、上拉模块、下传模块、第一下拉模块、自举电容模块、及下拉維持模块；所述上拉模块、第一下拉模块、自举电容模块、下拉維持电路分别与第 N级栅极信号点和该第 N级水平扫描线电性连接，所述上拉控制模块与下传模块分别与该第 N级栅极信号点电性连接，所述下拉維持模块输入直流低电压；

所述第二下拉維持模块包括：第八薄膜晶体管，其栅极电性连接第三电路点，漏极电性连接第 N级水平扫描线，源极输入直流低电压；第九薄膜晶体管，其栅极电性连接第三电路点，漏极电性连接第 N级栅极信号点，源极输入直流低电压；第十薄膜晶体管，其栅极电性连接第二低频时钟信号或第二高频时钟信号，漏极电性连接第二低频时钟信号或第二高频时钟信号，源极电性连接第四电路点；第十一薄膜晶体管，其栅极电性连接第 N 级栅极信号点，漏极电性连接第四电路点，源极输入直流低电压；第十二薄膜晶体管，其栅极电性连接第 N-1 级栅极信号点，漏极电性连接第三电路点，源极输入直流低电压；第十三薄膜晶体管，其栅极电性连接第 N+1 级水平扫描线，漏极电性连接第三电路点，源极电性连接第 N级栅极信号点；第十四薄膜晶体管，其栅极电性连接第一低频时钟信号或第一高频时钟信号，漏极电性连接第二低频时钟信号或第二高频时钟信号，源极电性连接第四电路点；第二电容，其上极板电性连接第四电路点，下极板电性连接第三电路点；

其中，所述上拉控制模块包括第十五薄膜晶体管，其栅极输入来自第 N-1级 GOA单元的下传信号，漏极电性连接于第 N-1级水平扫描线，源极电性连接于该第 N级栅极信号点；所述上拉模块包括第十六薄膜晶体管，其栅极电性连接该第 N级栅极信号点，漏极输入第一高频时钟信号或第二高频时钟信号，源极电性连接于第 N级水平扫描线；所述下传模块包括第十七薄膜晶体管，其栅极电性连接该第 N级栅极信号点，漏极输入第一高频时钟信号或第二高频时钟信号，源极输出第 N级下传信号；所述第一下拉模块包括第十八薄膜晶体管，其栅极电性连接第 N+2级水平扫描线，漏极电性连接于第 N级水平扫描线，源极输入直流低电压；第十九薄膜晶体管，其栅极电性连接第 N+2级水平扫描线，漏极电性连接于该第 N级栅极信号点，源极输入直流低电压；所述自举电容模块包括自举电容；其中，所述栅极驱动电路的第一级连接关系中，第五薄膜晶体管的栅极电性连接于电路启动信号；第十二薄膜晶体管的栅极电性连接于电路启动信号；第十五薄膜晶体管的栅极和漏极均电性连接于电路启动信号；所述栅极驱动电路的最后一级连接关系中，第六薄膜晶体管的栅极电性连接于电路启动信号；第十三薄膜晶体管的栅极电性连接于电路启动信号；第十八薄膜晶体管的栅极电性连接于第二级水平扫描线；第十九薄膜晶体管的栅极电性连接于第二级水平扫描线；

其中，所述第一高频时钟信号与第二高频时钟信号是两个相位完全相反的高频时钟信号源；所述第一低频时钟信号与第二低频时钟信号是两个相位完全相反的低频信号源；

其中，所述第一下拉模块中第十八薄膜晶体管的栅极与第十九薄膜晶体管的栅极均电性连接第 N+2级水平扫描线，主要为了实现第 N级栅极信号点电位呈三个阶段，第一阶段是上升至一个高电位并維持一段时间，第二阶段在第一阶段的基础上又上升一个高电位并維持一段时间，第三阶段在第二阶段的基础上下降到与第一阶段基本持平的高电位，然后利用三个阶段中的第三阶段进行阈值电压的自我补偿；

其中，所述第 N级栅极信号点电位呈三个阶段，其中第三阶段的变化主要受第六薄膜晶体管或第十三晶体管的影响。