JP6321280B2 - ブーストラップ機能を具えるゲート電極駆動回路 - Google Patents

ブーストラップ機能を具えるゲート電極駆動回路 Download PDF

Info

Publication number
JP6321280B2
JP6321280B2 JP2017502217A JP2017502217A JP6321280B2 JP 6321280 B2 JP6321280 B2 JP 6321280B2 JP 2017502217 A JP2017502217 A JP 2017502217A JP 2017502217 A JP2017502217 A JP 2017502217A JP 6321280 B2 JP6321280 B2 JP 6321280B2
Authority
JP
Japan
Prior art keywords
electrically connected
gate electrode
thin film
pull
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2017502217A
Other languages
English (en)
Other versions
JP2017528747A (ja
Inventor
戴超
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TCL China Star Optoelectronics Technology Co Ltd
Original Assignee
Shenzhen China Star Optoelectronics Technology Co Ltd
TCL China Star Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen China Star Optoelectronics Technology Co Ltd, TCL China Star Optoelectronics Technology Co Ltd filed Critical Shenzhen China Star Optoelectronics Technology Co Ltd
Publication of JP2017528747A publication Critical patent/JP2017528747A/ja
Application granted granted Critical
Publication of JP6321280B2 publication Critical patent/JP6321280B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2230/00—Details of flat display driving waveforms
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0209—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display
    • G09G2320/0214—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display with crosstalk due to leakage current of pixel switch in active matrix panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Description

この発明は液晶表示技術に関し、特にブーストラップ機能を具えるゲート電極駆動回路に関する。
ＧＯＡ（Gate Driver on Array）と呼ばれる技術は、ゲートスイッチ回路の薄膜トランジスタをアレイ基板上に集積し、本来設置すべきアレイ基板のゲートドライバ集積回路の部分を省いて、材料のコストと工程の両方面から製品のコスト節減を達成することができる。目下ＧＯＡ技術は、ＴＦＴ-ＬＣＤ（Thin Film Transistor-Liquid Crystal Display）技術の領域で常用される一種のゲート電極駆動技術であって、その製造技術は簡易であり、優れた応用性を有することから将来の発展が嘱望されている。ＧＯＡ回路の主な機能は、その行の一行前のグリッド線から高レベル信号を出力し、シフトレジスタユニットのコンデンサに充電を行い、その行のグリッド線から高レベル信号を出力し、さらにその行の次の行のグリッド線を利用して高レベル信号を出力することでリセットを達成することにある。
図１は、従来の常用されているゲート電極駆動回路の構造を示した説明図である。図面に開示するように、カスケード接続する複数のＧＯＡユニットを含んでなり、第Ｎ段のＧＯＡユニットの制御に基づき表示領域の第Ｎ段水平走査線Ｇ（Ｎ）に対して充電を行う。該第Ｎ段ＧＯＡユニットはプルアップ制御モジュール１'と、プルアップモジュール２'と、ダウンロードモジュール３'と、第１プルダウンモジュール４' （Key pull-down part）と、ブーストラップコンデンサモジュール５'と、プルダウンホールディングモジュール６' （Pull-down holding part）とを含む。プルアップモジュール２'と、第１プルダウンモジュール４'と、ブーストラップコンデンサモジュール５'と、プルダウンホールディングモジュール６'とは、それぞれ第Ｎ段ゲート電極信号点Ｑ（Ｎ）と第Ｎ段水平走査線Ｇ（Ｎ）とに電気的に接続する。プルアップ制御モジュール１'とダウンロードモジュール３'とは、それぞれ第Ｎ段ゲート電極信号点Ｑ（Ｎ）に電気的に接続する。プルダウンホールディングモジュール６'には直流低電圧ＶＳＳを入力する。
プルアップ制御モジュール１'は、第１薄膜トランジスタＴ１'を含み、そのゲート電極には第Ｎ−１段ＧＯＡユニットからのダウンロード信号ＳＴ（Ｎ-１）を入力し、ドレイン電極は第Ｎ-１段の水平走査線Ｇ（Ｎ-１）に電気的に接続し、ソース電極は該第Ｎ段ゲート電極信号点Ｑ（Ｎ）に電気的に接続する。プルアップモジュール２'は、第２薄膜トランジスタＴ２'を含んでなり、そのゲート電極は第Ｎ段ゲート電極信号点Ｑ（Ｎ）に電気的に接続し、ドレイン電極には第１高周波クロック信号ＣＫか、もしくは第２高周波クロック信号ＸＣＫが入力し、ソース電極は第Ｎ段水平走査線Ｇ（Ｎ）に電気的に接続する。ダウンロードモジュール３'は第３薄膜トランジスタＴ３'を含んでなり、そのゲート電極は第Ｎ段ゲート電極信号点Ｑ（Ｎ）に電気的に接続し、ドレイン電極には第１高周波クロック信号ＣＫか、もしくは第２高周波クロック信号ＸＣＫが入力し、ソース電極は第Ｎ段ダウンロード信号ＳＴ（Ｎ）を出力する。第１プルダウンモジュール４'は第４薄膜トランジスタＴ４'と第５薄膜トランジスタＴ５'とを含んでなり、薄膜トランジスタＴ４'のゲート電極は第Ｎ＋１段水平走査線Ｇ（Ｎ＋１）に電気的に接続し、ドレイン電極は第Ｎ段水平走査線Ｇ（Ｎ）に電気的に接続し、ソース電極には直流低電圧ＶＳＳが入力し、かつ第５薄膜トランジスタＴ５'は、ゲート電極が第Ｎ＋１段水平走査線Ｇ（Ｎ＋１）に電気的に接続し、ドレイン電極が該第Ｎ段ゲート電極信号点Ｑ（Ｎ）に電気的に接続し、ソース電極に直流低電圧ＶＳＳが入力する。ブーストラップコンデンサモジュール５'はブーストラップコンデンサＣｂ'を含んでなる。プルダウンホールディングモジュール６'は第６薄膜トランジスタＴ６'と第７薄膜トランジスタＴ７'と、第８薄膜トランジスタＴ８'と、第９薄膜トランジスタＴ９'と、第１０薄膜トランジスタＴ１０'と、第１１薄膜トランジスタＴ１１'と、第１２薄膜トランジスタＴ１２'と、第１３薄膜トランジスタＴ１３'と、第１４薄膜トランジスタＴ１４'と、を含んでなり、第６薄膜トランジスタＴ６'のゲート電極は第１回路点Ｐ（Ｎ）'に電気的に接続し、ドレイン電極が第Ｎ段水平走査線Ｇ（Ｎ）に電気的に接続し、ソース電極に直流低電圧ＶＳＳが入力し、第７薄膜トランジスタＴ７'は、そのゲート電極が第１回路点Ｐ（Ｎ）'に電気的に接続し、ドレイン電極が第Ｎ段ゲート電極信号点Ｑ（Ｎ）に電気的に接続し、ソース電極に直流低電圧ＶＳＳが入力し、第８薄膜トランジスタＴ８'は、そのゲート電極が第２回路点Ｋ（Ｎ）'に電気的に接続し、ドレイン電極が第Ｎ段水平走査線Ｇ（Ｎ）に電気的に接続し、ソースに直流低電圧ＶＳＳが入力し、第９トランジスタＴ９'は、そのゲート電極が第２回路点Ｋ（Ｎ）'に電気的に接続し、ドレイン電極が第Ｎ段ゲート電極信号点Ｑ（Ｎ）に電気的に接続し、ソース電極に直流低電圧ＶＳＳが入力し、第１０薄膜トランジスタＴ１０'は、そのゲート電極に第１低周波クロック信号ＬＣ１が入力し、ドレイン電極に第１低周波クロック信号ＬＣ１が入力し、ソース電極が第１回路点Ｐ（Ｎ）に電気的に接続し、第１１薄膜トランジスタＴ１１'は、そのゲート電極に第２低周波クロック信号ＬＣ２が入力し、ドレイン電極に第１低周波クロック信号ＬＣ１が入力し、ソース電極が第１回路点Ｐ（Ｎ）に電気的に接続し、第１２薄膜トランジスタＴ１２'は、そのゲート電極に第２低周波クロック信号ＬＣ２が入力し、ドレイン電極に第２低周波クロック信号ＬＣ２が入力し、ソース電極が第２回路点Ｋ（Ｎ）に電気的に接続し、第１３薄膜トランジスタＴ１３'は、そのゲート電極に第１低周波クロック信号ＬＣ１が入力し、ドレイン電極に第２低周波クロック信号ＬＣ２が入力し、ソース電極が第２回路点Ｋ（Ｎ）'に電気的に接続し、第１４薄膜トランジスタＴ１４'は、そのゲート電極が該第Ｎ段ゲート電極信号点Ｑ（Ｎ）に電気的に接続し、ドレイン電極が第１回路点Ｐ（Ｎ）'に電気的に接続し、ソース電極に直流低電圧ＶＳＳが入力し、第１５薄膜トランジスタＴ１５'は、そのゲート電極が該第Ｎ段ゲート電極信号点Ｑ（Ｎ）に電気的に接続し、ドレイン電極が第２回路点Ｋ（Ｎ）'に電気的に接続し、ソース電極に直流低電圧ＶＳＳが入力する。該第６薄膜トランジスタＴ６'と該第８薄膜トランジスタＴ８'とによって、非作動時間における第Ｎ段水平走査線Ｇ（Ｎ）の低電位を維持し、該第７薄膜トランジスタＴ７'と第９薄膜トランジスタＴ９'とによって、非作動時間における第Ｎ段ゲート電極信号点Ｑ（Ｎ）の低電位を維持する。
回路の全体構造からみれば、プルダウンホールディングモジュール６'は、比較的長い作動状態に置かれる。即ち、第１回路点Ｐ（Ｎ）'と第２回路点Ｋ（Ｎ）'とが、長時間順方向の高電位状態となる。係る回路において電圧のストレスを最も深刻に受ける素子が薄膜トランジスタＴ６'、Ｔ７'、Ｔ８'、Ｔ９'である。ゲート電極駆動回路の作動時間の増加に連れて、薄膜トランジスタＴ６'、Ｔ７'、Ｔ８'、Ｔ９'の閾値電圧Ｖｔｈが漸増し、オン状態電流が漸減する。係る状況においては第Ｎ段水平走査線Ｇ（Ｎ）と第Ｎ段ゲート電極信号点Ｑ（Ｎ）は、安定した好ましい低電位の状態を維持することができなくなり、このためゲート電極駆動回路の信頼性に影響を与える深刻な要因となる。
アモルファスシリコン薄膜トランジスタゲート電極駆動回路にとってプルダウンホールディングモジュールは不可欠である。通常はプルダウンホールディングモジュールを１セット設けるよう設計するか、もしくは交互に作動する２セットのプルダウンホールディングモジュールを設けるよう設計する。２セットのプルダウンホールディングモジュールを設けるデザインの主要な目的は、プルダウンホールディングモジュールの第１回路点Ｐ（Ｎ）'と第２回路点Ｋ（Ｎ）'によって制御する薄膜トランジスタＴ６'、Ｔ７'、Ｔ８'、Ｔ９'の受ける電圧ストレスを軽減させるためである。但し、実際に測定した結果、２セットのプルダウンホールディングモジュールを設けるよう設計しても、薄膜トランジスタＴ６'、Ｔ７'、Ｔ８'、Ｔ９'の４つの薄膜トランジスタは、依然としてゲート電極駆動回路全体から最も深刻な電圧ストレスを受ける部分であることが判明した。即ち、薄膜トランジスタの閾値（Ｖｔｈ）に最大のドリフトが発生することになる。
図２ａは、閾値電圧にドリフトの発生する前後の時点における薄膜トランジスタ全体の電流対数と電圧曲線関係の変化を示した説明図である。図面には閾値電圧にドリフトが発生する前の電流対数と電圧との関係曲線を実線で表示し、電圧閾値にドリフトが発生した後の電流対数と電圧との関係曲線を点線で表示した。図２ａから明らかなように、同一のゲートソース電圧Ｖｇｓの条件下、閾値電圧にドリフトの発生していない状態における電流対数Ｌｏｇ（Ｉｄｓ）は、閾値電圧にドリフトが発生した後の電流対数に比して大きい。図２ｂは、閾値電圧にドリフトの発生する前後の時点における薄膜トランジスタ全体の電流と電圧曲線関係の変化を示した説明図である。図２ｂから明らかなように、同一のドレインソース電流Ｉｄｓの条件下、閾値電圧にドリフトの発生していない状態におけるゲート電極電圧Ｖｇ１は、閾値電圧にドリフトの発生した後のゲート電極電圧Ｖｇ２に比して低い。即ち、閾値電圧にドリフトが発生した後、同等のドレインソース電流Ｉｄｓを達成しようとするのであれば、さらに高いゲート電極電圧を必要とする。
図２ａ、図２ｂから明らかなように、閾値電圧Ｖｔｈが順方向にドリフトすることによって、薄膜トランジスタのオン状態電流Ｉｏｎが徐々に低下し、閾値電圧Ｖｔｈの増加に伴い薄膜トランジスタのオン状態電流Ｉｏｎも継続的に低下する。よって、回路にとっては、第Ｎ段ゲート電極信号点Ｑ（Ｎ）と第Ｎ段水平走査線Ｇ（Ｎ）の電位の安定という好ましい状態を維持することができなくなる。係る状況は液晶表示装置の画面表示の異状を招くことになる。
以上述べたように、ゲート電極駆動回路において、最も容易に効力を失う素子は、プルダウンホールディングモジュールの薄膜トランジスタＴ６'、Ｔ７'、Ｔ８'、Ｔ９'である。したがって、ゲート電極駆動回路と液晶表示パネルの信頼性を高めるためには、前掲の問題を改善する必要がある。通常は、回路のデザインにおいて常用される手法として、４つの薄膜トランジスタのサイズを増大する方法が挙げられる。但し、薄膜トランジスタのサイズを増大させることは、同時に薄膜トランジスタを作動させるオフ状態ドレイン電流を増加させることになり、前掲の問題の本質的な解決には至らない。
この発明は、長期的に操作上の信頼性を高め、かつ閾値電圧のドリフトがゲート電極駆動回路の動作に与える影響を低減させるブーストラップ機能を具えるゲート電極駆動回路を提供することを課題とする。
そこで、本発明者は、従来の技術に見られる問題点に鑑み鋭意研究を重ねた結果、カスケード接続する複数のＧＯＡユニットを含んでなり、第Ｎ段ＧＯＡの制御によって、表示領域の第Ｎ段水平走査線に対して充電を行い、該第Ｎ段ＧＯＡユニットが、プルアップ制御モジュールと、プルアップモジュールと、ダウンロードモジュールと、第１プルダウンモジュールと、ブーストラップコンデンサモジュールと、プルダウンホールディングモジュールとを含んでなり、該プルアップモジュールと、該第１プルダウンモジュールと、該ブーストラップコンデンサモジュールと、該プルダウンホールディングモジュールとが、それぞれ第Ｎ段ゲート電極信号点と第Ｎ段水平走査線とに電気的に接続し、該プルアップ制御モジュールと、該ダウンロードモジュールとが、それぞれ該第Ｎ段ゲート電極信号点に電気的に接続し、該プルダウンホールディングモジュールが交互に作動する第１プルダウンホールディングモジュールと第２プルダウンホールディングモジュールとによってなるブーストラップ機能を具えるゲート電極駆動回路によって課題を解決できる点に着眼し、係る知見に基づいて本発明を完成させた。
以下この発明について説明する。請求項１に記載するブーストラップ機能を具えるゲート電極駆動回路は、カスケード接続する複数のＧＯＡユニットを含んでなり、第Ｎ段ＧＯＡの制御によって、表示領域の第Ｎ段水平走査線に対して充電を行い、該第Ｎ段ＧＯＡユニットが、プルアップ制御モジュールと、プルアップモジュールと、ダウンロードモジュールと、第１プルダウンモジュールと、ブーストラップコンデンサモジュールと、プルダウンホールディングモジュールとを含んでなり、該プルアップモジュールと、該第１プルダウンモジュールと、該ブーストラップコンデンサモジュールと、該プルダウンホールディングモジュールとが、それぞれ第Ｎ段ゲート電極信号点と第Ｎ段水平走査線とに電気的に接続し、該プルアップ制御モジュールと、該ダウンロードモジュールとが、それぞれ該第Ｎ段ゲート電極信号点に電気的に接続し、該プルダウンホールディングモジュールに直流低電圧が入力し、
該プルダウンホールディングモジュールが交互に作動する第１プルダウンホールディングモジュールと第２プルダウンホールディングモジュールとによってなり、
該第１プルダウンホールディングモジュールは、ゲート電極が第１回路点に電気的に接続し、ドレイン電極が第Ｎ段水平走査線に電気的に接続し、かつソース電極に直流低電圧が入力する第１薄膜トランジスタと、ゲート電極が第１回路点に電気的に接続し、ドレイン電極が第Ｎ段ゲート電極信号点に電気的に接続し、かつソース電極に直流低電圧が入力する第２薄膜トランジスタと、ゲート電極が第１低周波クロック信号か、もしくは第１高周波クロック信号に電気的に接続し、ドレイン電極が第１低周波クロック信号か、もしくは第１高周波信号に電気的に接続し、ソース電極が第２回路点に電気的に接続する第３薄膜トランジスタと、ゲート電極が第Ｎ段ゲート電極信号点に電気的に接続し、ドレイン電極が第２回路点に電気的に接続し、かつソース電極に直流低電圧が入力する第４薄膜トランジスタと、ゲート電極が第Ｎ-１段ゲート電極信号点に電気的に接続し、ドレイン電極が第１回路点に電気的に接続し、かつソース電極に直流低電圧が入力する第５薄膜トランジスタと、ゲート電極が第Ｎ＋１段水平走査線に電気的に接続し、ドレイン電極が第１回路点に電気的に接続し、かつソース電極が第Ｎ段ゲート電極信号点に電気的に接続する第６薄膜トランジスタと、ゲート電極が第２低周波クロック信号か、もしくは第２高周波クロック信号に電気的に接続し、ドレイン電極が第１低周波クロック信号か、もしくは第１高周波信号に電気的に接続し、ソース電極が第２回路点に電気的に接続する第７薄膜トランジスタと、上電極板が第２回路点に電気的に接続し、下電極板が第１回路点に電気的に接続する第１コンデンサと、を含み、
該第２プルダウンホールディングモジュールは、ゲート電極が第３回路点に電気的に接続し、ドレイン電極が第Ｎ段水平走査線に電気的に接続し、かつソース電極に直流低電圧が入力する第８薄膜トランジスタと、ゲート電極が第３回路点に電気的に接続し、ドレイン電極が第Ｎ段ゲート電極信号点に電気的に接続し、かつソース電極に直流低電圧が入力する第９薄膜トランジスタと、ゲート電極が第２低周波クロック信号か、もしくは第２高周波クロック信号に電気的に接続し、ドレインが第２低周波クロック信号か、もしくは第２高周波クロック信号に電気的に接続し、かつソース電極が第４回路点）に電気的に接続する第１０薄膜トランジスタと、ゲート電極が第Ｎ段ゲート電極信号点に電気的に接続し、ドレイン電極が第４回路点に電気的に接続し、かつソース電極に直流低電圧が入力する第１１薄膜トランジスタと、ゲート電極がＮ−１段ゲート電極信号点に電気的に接続し、ドレイン電極が第３回路点に電気的に接続し、かつソース電極に直流低電圧が入力する第１２薄膜トランジスタと、ゲート電極が第Ｎ＋１段水平走査線に電気的に接続し、ドレイン電極が第３回路点に電気的に接続し、かつソース電極が第Ｎ段ゲート電極信号点に電気的に接続する第１３薄膜トランジスタと、ゲート電極が第１低周波クロック信号か、第１高周波信号に電気的に接続し、ドレイン電極が第２低周波クロック信号か、第２高周波クロック信号に電気的に接続し、ソース電極が第４回路点に電気的に接続する第１４薄膜トランジスタＴ、上電極板が第４回路点に電気的に接続し、下電極板が第３回路点に電気的に接続する第２コンデンサと、を含む。
請求項２に記載するブーストラップ機能を具えるゲート電極駆動回路は、請求項１におけるプルアップ制御モジュールが、ゲート電極に第Ｎ−１段ＧＯＡユニットからのダウンロード信号が入力し、ドレイン電極が第Ｎ−１段水平走査線に電気的に接続し、かつソース電極が該第Ｎ段ゲート電極信号点に電気的に接続する第１５薄膜トランジスタを含み、
該プルアップモジュールが、ゲート電極が第Ｎ段ゲート電極信号点に電気的に接続し、ドレイン電極に第１高周波クロック信号か、第２高周波クロック信号が入力し、かつソース電極が第Ｎ段水平走査線に電気的に接続する第１６薄膜トランジスタを含み、
該ダウンロードモジュールが、ゲート電極が該第Ｎ段ゲート電極信号点に電気的に接続し、ドレイン電極に第１高周波クロック信号か、第２高周波クロック信号が入力し、かつソース電極が第Ｎ段ダウンロード信号を出力する第１７薄膜トランジスタを含み、
該第１プルダウンモジュールが、ゲート電極が第Ｎ＋２段水平走査線に電気的に接続し、ドレイン電極が第Ｎ段水平走査線に電気的に接続し、かつソース電極に直流低電圧が入力する第１８薄膜トランジスタと、及びゲート電極が第Ｎ＋２段水平走査線に電気的に接続し、ドレイン電極が該第Ｎ段ゲート電極信号点に電気的に接続し、かつソース電極に直流低電圧が入力する第１９薄膜トランジスタとを含み、
該ブーストラップコンデンサモジュールが、ブーストラップコンデンサを含む。
請求項３に記載するブーストラップ機能を具えるゲート電極駆動回路は、請求項２におけるゲート電極駆動回路の第１段の接続関係において、第５薄膜トランジスタのゲート電極が回路起動信号に電気的に接続し、第１２薄膜トランジスタのゲート電極とドレイン電極とが、回路起動信号に電気的に接続し、第１５薄膜トランジスタのゲート電極とドレイン電極とが、いずれも回路起動信号に電気的に接続する。
請求項４に記載するブーストラップ機能を具えるゲート電極駆動回路は、請求項２におけるゲート電極駆動回路の最後の１段の接続関係において、第６薄膜トランジスタのゲート電極が回路起動信号に電気的に接続し、第１３薄膜トランジスタのゲート電極が第回路起動信号に電気的に接続し、第１８薄膜トランジスタのゲート電極が第２段水平走査線に電気的に接続し、第１９薄膜トランジスタのゲート電極が第２段水平走査線に電気的に接続する。
請求項５に記載のブーストラップ機能を具えるゲート電極駆動回路は、
請求項１に記載のブーストラップ機能を具えるゲート電極駆動回路において、
前記第１プルダウンホールディングモジュールが、上電極板が第１回路点に電気的に接続し、かつ下電極板に直流低電圧が入力する第３コンデンサを含み、
前記第２プルダウンホールディングモジュールが、上電極板が第３回路点に電気的に接続し、かつ下電極板に直流低電圧が入力するコンデンサを含み、
該第１プルダウンホールディングモジュールと該第２プルダウンホールディングモジュールとの回路の構成が同一である
ことを特徴とする。
請求項６に記載のブーストラップ機能を具えるゲート電極駆動回路は、
請求項１に記載のブーストラップ機能を具えるゲート電極駆動回路において、
前記第１プルダウンホールディングモジュールが、ゲート電極が第Ｎ＋１段水平走査線に電気的に接続し、ドレイン電極が第２回路点に電気的に接続し、かつソース電極に直流低電圧が入力する第２０薄膜トランジスタを含み、
前記第２プルダウンホールディングモジュールが、ゲート電極が第Ｎ＋１段水平走査線に電気的に接続し、ドレイン電極が第４回路点に電気的に接続し、かつソース電極に直流低電圧が入力する薄膜トランジスタを含み、
該第１プルダウンホールディングモジュールと該第２プルダウンホールディングモジュールの回路の構成が同一である
ことを特徴とする。
請求項７に記載のブーストラップ機能を具えるゲート電極駆動回路は、
請求項１に記載のブーストラップ機能を具えるゲート電極駆動回路において、
前記第１プルダウンホールディングモジュールが、
上電極板が第１回路点に電気的に接続し、下電極板に直流低電圧が入力する第３コンデンサと、
ゲート電極が第Ｎ＋１段水平走査線に電気的に接続し、ドレイン電極が第２回路点に電気的に接続し、かつソース電極に直流低電圧が入力する第２０薄膜トランジスタと、を含み、
前記第２プルダウンホールディングモジュールが、
上電極板が第３回路点に電気的に接続し、下電極板に直流低電圧が入力するコンデンサと、
ゲート電極が第Ｎ＋１段水平走査線に電気的に接続し、ドレイン電極が第４回路点に電気的に接続し、かつソース電極に直流低電圧が入力する薄膜トランジスタと、を含み、
該第１プルダウンホールディングモジュールと該第２プルダウンホールディングモジュールの回路の構成が同一である
ことを特徴とする。
請求項８に記載のブーストラップ機能を具えるゲート電極駆動回路は、
請求項２に記載のブーストラップ機能を具えるゲート電極駆動回路において、
前記第１高周波クロック信号と該第２高周波クロック信号とが、２つの位相の完全に逆である高周波クロック信号源であって、該第１低周波クロック信号と該第２低周波クロック信号とが２つの位相の完全に逆である低周波クロック信号源である
ことを特徴とする。
従来の常用されているゲート電極駆動回路の構造を示した説明図である。 閾値電圧にドリフトの発生する前後の時点における薄膜トランジスタ全体の電流対数と電圧曲線関係の変化を示した説明図である。 閾値電圧にドリフトの発生する前後の時点における薄膜トランジスタ全体の電流と電圧曲線関係の変化を示した説明図である。 この発明によるブーストラップ機能を具えるゲート電極駆動回路の単段構成を示した説明図である。 この発明によるブーストラップ機能を具えたゲート電極駆動回路の単段構成の第１段の接続関係を示した説明図である。 この発明によるブーストラップ機能を具えたゲート電極駆動回路の単段構成の最後の１段の接続関係を示した説明図である。 図３に開示するプルダウンホールディングモジュールの第１の実施の形態を示した回路図である。 （ａ）は閾値電圧がドリフトする前の図３に開示するゲート駆動回路のシーケンス図である。 （ｂ）は閾値電圧がドリフトした後の図３に開示するゲート電極駆動回路のシーケンス図である。 図３に採用するプルダウンホールディングモジュールの第２の実施の形態による回路図である。 図３に採用するプルダウンホールディングモジュールの第３の実施の形態による回路図である。 図３に採用するプルダウンホールディングモジュールの第４の実施の形態による回路図である
この発明は、長期的に操作上の信頼性を高め、かつ閾値電圧のドリフトがゲート電極駆動回路の動作に与える影響を低減させるブーストラップ機能を具えるゲート電極駆動回路を提供するものであって、カスケード接続する複数のＧＯＡユニットを含んでなり、第Ｎ段ＧＯＡの制御によって、表示領域の第Ｎ段水平走査線に対して充電を行い、該第Ｎ段ＧＯＡユニットが、プルアップ制御モジュールと、プルアップモジュールと、ダウンロードモジュールと、第１プルダウンモジュールと、ブーストラップコンデンサモジュールと、プルダウンホールディングモジュールと、を含んでなり、該プルアップモジュールと、該第１プルダウンモジュールと、該ブーストラップコンデンサモジュールと、該プルダウンホールディングモジュールとが、それぞれ第Ｎ段ゲート電極信号点と第Ｎ段水平走査線とに電気的に接続し、該プルアップ制御モジュールと、該ダウンロードモジュールとが、それぞれ該第Ｎ段ゲート電極信号点に電気的に接続し、該プルダウンホールディングモジュールが交互に作動する第１プルダウンホールディングモジュールと第２プルダウンホールディングモジュールとによってなる。係るブーストラップ機能を具えるゲート電極駆動回路の構造と特徴を説明するために、具体的な実施例を挙げ、図面を参照にして以下に詳述する。
図３は、この発明によるブーストラップ機能を具えるゲート電極駆動回路の単段構成を示した説明図であって、図面に開示するようにカスケード接続する複数のＧＯＡユニットを含んでなり、第Ｎ段ＧＯＡの制御によって、表示領域の第Ｎ段水平走査線Ｇ（Ｎ）に対して充電を行う。該第Ｎ段ＧＯＡユニットは、プルアップ制御モジュール１と、プルアップモジュール２と、ダウンロードモジュール３と、第１プルダウンモジュール４と、ブーストラップコンデンサモジュール５と、プルダウンホールディングモジュール６とを含む。プルアップモジュール２と、第１プルダウンモジュール４と、ブーストラップコンデンサモジュール５と、プルダウンホールディングモジュール６とは、それぞれ第Ｎ段ゲート電極信号点Ｑ（Ｎ）と該第Ｎ段水平走査線Ｇ（Ｎ）とに電気的に接続する。プルアップ制御モジュール１とダウンロードモジュール３とは、それぞれ該第Ｎ段ゲート電極信号点Ｑ（Ｎ）に電気的に接続し、プルダウンホールディングモジュール６には直流低電圧Ｖｓｓが入力する。
プルダウンホールディングモジュール６は、第１プルダウンモジュール６１と第２プルダウンホールディングモジュール６２とが交互に作動するよう構成する。
第１プルダウンホールディングモジュール６１は、ゲート電極が第１回路点Ｐ（Ｎ）に電気的に接続し、ドレイン電極が第Ｎ段水平走査線Ｇ（Ｎ）に電気的に接続し、かつソース電極に直流低電圧Ｖｓｓが入力する第１薄膜トランジスタＴ１と、ゲート電極が第１回路点Ｐ（Ｎ）に電気的に接続し、ドレイン電極が第Ｎ段ゲート電極信号点Ｑ（Ｎ）に電気的に接続し、かつソース電極に直流低電圧ＶＳＳが入力する第２薄膜トランジスタＴ２と、ゲート電極が第１低周波クロック信号ＬＣ１か、もしくは第１高周波クロック信号ＣＫに電気的に接続し、ドレインが第１低周波クロック信号ＬＣ１か、もしくは第１高周波クロック信号ＣＫに電気的に接続し、かつソース電極が第２回路点Ｓ（Ｎ）に電気的に接続する第３薄膜トランジスタＴ３と、ゲート電極が第Ｎ段ゲート電極信号点Ｑ（Ｎ）に電気的に接続し、ドレイン電極が第２回路点Ｓ（Ｎ）に電気的に接続し、かつソース電極に直流低電圧ＶＳＳが入力する第４薄膜トランジスタＴ４と、ゲート電極が第Ｎ-１段ゲート電極信号点Ｑ（Ｎ-１）に電気的に接続し、ドレイン電極が第１回路点Ｐ（Ｎ）に電気的に接続し、かつソース電極に直流低電圧ＶＳＳが入力する第５薄膜トランジスタＴ５と、ゲート電極が第Ｎ＋１段水平走査線Ｇ（Ｎ＋１）に電気的に接続し、ドレイン電極が第１回路点Ｐ（Ｎ）に電気的に接続し、かつソース電極が第Ｎ段ゲート電極信号点Ｑ（Ｎ）に電気的に接続する第６薄膜トランジスタＴ６と、ゲート電極が第２低周波クロック信号ＬＣ２か、第２高周波信号ＸＣＫに電気的に接続し、ドレイン電極が第１低周波クロック信号ＬＣ１か、第１高周波クロック信号ＣＫに電気的に接続し、ソース電極が第２回路点Ｓ（Ｎ）に電気的に接続する第７薄膜トランジスタＴ７と、上電極板が第２回路点Ｓ（Ｎ）に電気的に接続し、下電極板が第１回路点Ｐ（Ｎ）に電気的に接続する第１コンデンサＣｓｔ１と、を含む。
第２プルダウンホールディングモジュール６２は、ゲート電極が第３回路点Ｋ（Ｎ）に電気的に接続し、ドレイン電極が第Ｎ段水平走査線Ｇ（Ｎ）に電気的に接続し、かつソース電極に直流低電圧ＶＳＳが入力する第８薄膜トランジスタＴ８と、ゲート電極が第３回路点Ｋ（Ｎ）に電気的に接続し、ドレイン電極が第Ｎ段ゲート電極信号点Ｑ（Ｎ）に電気的に接続し、かつソース電極に直流低電圧ＶＳＳが入力する第９薄膜トランジスタＴ９と、ゲート電極が第２低周波クロック信号ＬＣ２か、もしくは第２高周波クロック信号ＸＣＫに電気的に接続し、ドレインが第２低周波クロック信号ＬＣ２か、もしくは第２高周波クロック信号ＸＣＫに電気的に接続し、かつソース電極が第４回路点Ｔ（Ｎ）に電気的に接続する第１０薄膜トランジスタＴ１０と、ゲート電極が第Ｎ段ゲート電極信号点Ｑ（Ｎ）に電気的に接続し、ドレイン電極が第４回路点Ｔ（Ｎ）に電気的に接続し、かつソース電極に直流低電圧ＶＳＳが入力する第１１薄膜トランジスタＴ１１と、ゲート電極がＮ−１段ゲート電極信号点Ｑ（Ｎ−１）に電気的に接続し、ドレイン電極が第３回路点Ｋ（Ｎ）に電気的に接続し、かつソース電極に直流低電圧ＶＳＳが入力する第１２薄膜トランジスタＴ１２と、ゲート電極が第Ｎ＋１段水平走査線Ｇ（Ｎ＋１）に電気的に接続し、ドレイン電極が第３回路点Ｋ（Ｎ）に電気的に接続し、かつソース電極が第Ｎ段ゲート電極信号点Ｑ（Ｎ）に電気的に接続する第１３薄膜トランジスタＴ１３と、ゲート電極が第１低周波クロック信号ＬＣ１か、第１高周波信号ＣＫに電気的に接続し、ドレイン電極が第２低周波クロック信号ＬＣ２か、第２高周波クロック信号ＸＣＫに電気的に接続し、ソース電極が第４回路点Ｔ（Ｎ）に電気的に接続する第１４薄膜トランジスタＴ１４と、上電極板が第４回路点Ｔ（Ｎ）に電気的に接続し、下電極板が第３回路点Ｋ（Ｎ）に電気的に接続する第２コンデンサＣｓｔ２と、を含む。
プルアップ制御モジュール１は、ゲート電極に第Ｎ−１段ＧＯＡユニットからのプルダウン信号ＳＴ（Ｎ−１）を入力し、ドレイン電極は第Ｎ-１段の水平走査線Ｇ（Ｎ-１）に電気的に接続し、ソース電極は該第Ｎ段ゲート電極信号点Ｑ（Ｎ）に電気的に接続する第１５薄膜トランジスタＴ１５を含み、プルアップモジュール２は、ゲート電極は第Ｎ段ゲート電極信号点Ｑ（Ｎ）に電気的に接続し、ドレイン電極には第１高周波クロック信号ＣＫか、もしくは第２高周波クロック信号ＸＣＫが入力し、ソース電極は第Ｎ段水平走査線Ｇ（Ｎ）に電気的に接続する第１６薄膜トランジスタＴ１６と含み、ダウンロードモジュール３は、ゲート電極が第Ｎ段ゲート電極信号点Ｑ（Ｎ）に電気的に接続し、ドレイン電極には第１高周波クロック信号ＣＫか、もしくは第２高周波クロック信号ＸＣＫが入力し、ソース電極が第Ｎ段ダウンロード信号ＳＴ（Ｎ）を出力する第１７薄膜トランジスタＴ１７を含み、第１プルダウンモジュール４は、ゲート電極が第Ｎ＋２段水平走査線Ｇ（Ｎ＋２）に電気的に接続し、ドレイン電極が第Ｎ段水平走査線Ｇ（Ｎ）に電気的に接続し、かつソース電極に直流低電圧ＶＳＳが入力する第１８薄膜トランジスタＴ１８と、及びゲート電極が第Ｎ＋２段水平走査線Ｇ（Ｎ＋２）に電気的に接続し、ドレイン電極が第Ｎ段ゲート電極信号点Ｑ（Ｎ）に電気的に接続し、かつソース電極に直流低電圧ＶＳＳが入力する第１９薄膜トランジスタＴ１９と、を含み、第１プルダウンモジュール４における第１８薄膜トランジスタＴ１８のゲート電極と、第１９薄膜トランジスタＴ１９におけるゲート電極とのいずれもが第Ｎ＋２段水平走査線Ｇ（Ｎ＋２）に電気的に接続する。係る構成は、
第Ｎ段ゲート電極信号点Ｑ（Ｎ）の電位が三段階を呈するようにすることを主な目的とする。即ち、第１段階は高電位に至るまで上昇し、かつ一定の時間維持する。第２段階は第１段階を基礎として、さらなる高電位に上昇し、かつ一定の時間維持し、第３段階は第２段階を基礎として、第１段階の基本レベルの高電位に至るまで下降する。次いで、３段階における第３段階を利用して閾値電圧のブーストラップを進行させる。ブーストラップコンデンサモジュール５はブーストラップコンデンサＣｂを含む。
多段水平走査線のそれぞれの間の段数は循環する。即ち、第Ｎ段水平走査線Ｇ（Ｎ）のＮが最後の一段Ｌａｓｔである場合、第Ｎ＋２段水平走査線Ｇ（Ｎ＋２）は、第２段水平走査線Ｇ（２）を表わす。第Ｎ段水平走査線Ｇ（Ｎ）におけるＮが下から第２段のＬａｓｔ−１である場合、第Ｎ＋２段水平走査線Ｇ（Ｎ＋２）は、第１段水平走査線Ｇ（１）を表わし、その他はこれを以って推類する。
図３を参照し、図４について説明する。図４は、この発明によるブーストラップ機能を具えたゲート電極駆動回路の単段構成の第１段の接続関係を示した説明図である。即ち、Ｎが１である場合のゲート電極駆動回路の接続関係を示した説明図である。図面に開示するように、第５薄膜トランジスタＴ５は、ゲート電極が回路起動信号ＳＴＶに電気的に接続し、第１２薄膜トランジスタＴ１２はゲート電極が回路起動信号ＳＴＶに電気的に接続し、第１５薄膜トランジスタＴ１５はゲート電極とドレイン電極とが回路起動信号ＳＴＶに電気的に接続する。
図３を参照し、図５について説明する。図５は、この発明によるブーストラップ機能を具えたゲート電極駆動回路の単段構成の最後の１段の接続関係を示した説明図である。即ち、Ｎが最後の１段のＬａｓｔである場合のゲート電極駆動回路の接続関係を示した説明図である。図面に開示するように、第６薄膜トランジスタＴ６は、ゲート電極が回路起動信号ＳＴＶに電気的に接続し、
第１３薄膜トランジスタＴ１３はゲート電極が回路起動信号ＳＴＶに電気的に接続し、第１８薄膜トランジスタＴ１８は、ゲート電極が第２段水平走査線Ｇ（２）に電気的に接続し、第１９薄膜トランジスタＴ１９は、ゲート電極が第２段水平走査線Ｇ（２）に電気的に接続する。
図６は、図３に開示する第１プルダウンホールディングモジュールの実施の形態を示した回路図であって、図面に開示するように、第１薄膜トランジスタＴ１と、第２薄膜トランジスタＴ２と第３薄膜トランジスタＴ３と第４薄膜トランジスタＴ４と、第５薄膜トランジスタＴ５と、第６薄膜トランジスタＴ６と、第７薄膜トランジスタＴ７と、第１コンデンサＣｓｔ１と、を含む。第１薄膜トランジスタＴ１は、ゲート電極が第１回路点Ｐ（Ｎ）に電気的に接続し、ドレイン電極が第Ｎ段水平走査線Ｇ（Ｎ）に電気的に接続し、かつソース電極に直流低電圧ＶＳＳが入力する。第２薄膜トランジスタＴ２は、ゲート電極が第１回路点Ｐ（Ｎ）に電気的に接続し、ドレイン電極が第Ｎ段ゲート電極信号点Ｑ（Ｎ）に電気的に接続し、かつソース電極に直流低電圧Ｖｓｓが入力する。第３薄膜トランジスタＴ３はゲート電極が第１低周波クロック信号ＬＣ１か、もしくは第１高周波信号ＣＫに電気的に接続し、ドレイン電極が第１低周波クロック信号ＬＣ１か、もしくは第１高周波信号ＣＫに電気的に接続し、かつソース電極が第２回路点Ｓ（Ｎ）に電気的に接続する。第４薄膜トランジスタＴ４は、ゲート電極が第Ｎ段ゲート電極信号点Ｑ（Ｎ）に電気的に接続し、ドレイン電極が第２回路点Ｓ（Ｎ）に電気的に接続し、かつソース電極に直流低電圧ＶＳＳが入力する。第４薄膜トランジスタＴ４は、主に作動時において第２回路点Ｓ（Ｎ）をプルダウンする。係る作用によって、第２回路点Ｓ（Ｎ）による第１回路点Ｐ（Ｎ）電位の制御という目的を達成することができる。第５薄膜トランジスタＴ５は、ゲート電極が第Ｎ-１段ゲート電極信号点Ｑ（Ｎ-１）に電気的に接続し、ドレイン電極が第１回路点Ｐ（Ｎ）に電気的に接続し、かつソース電極に直流低電圧ＶＳＳが入力する。第５薄膜トランジスタＴ５の作用は、第Ｎ段水平走査線Ｇ（Ｎ）と第Ｎ段ゲート電極信号点Ｑ（Ｎ）の出力の作用時間を確保することにあり、第１回路点Ｐ（Ｎ）が低電位のオフ状態になり、ここから第Ｎ段水平走査線Ｇ（Ｎ）と第Ｎ段ゲート電極信号点Ｑ（Ｎ）の正常な出力を確保する。第６薄膜トランジスタＴ６は、ゲート電極が第Ｎ＋１段水平走査線Ｇ（Ｎ＋１）に電気的に接続し、ドレイン電極が第１回路点Ｐ（Ｎ）に電気的に接続し、かつソース電極が第Ｎ段ゲート電極信号点Ｑ（Ｎ）に電気的に接続する。係る構成は、第Ｎ段ゲート電極信号点Ｑ（Ｎ）の三段階における第３段階の電位を利用して閾値電圧の測定を進行させ、かつ当該電位を第１回路点Ｐ（Ｎ）に保存することを目的とする。第７薄膜トランジスタＴ７はゲート電極が第２低周波クロック信号ＬＣ２か、もしくは第２高周波信号ＸＣＫに電気的に接続し、ドレイン電極が第１低周波クロック信号ＬＣ１か、もしくは第１高周波信号ＣＫに電気的に接続し、かつソース電極が第２回路点Ｓ（Ｎ）に電気的に接続する。第１コンデンサＣｓｔ１は、上電極板が第２回路点Ｓ（Ｎ）に電気的に接続し、下電極板が第１回路点Ｐ（Ｎ）に電気的に接続する。第１プルダウンホールディングモジュールと第２プルダウンホールディングモジュールとは、回路の構造が同一である。
図３を参照し、図７（ａ）、（ｂ）について説明する。図７（ａ）は閾値電圧がドリフトする前の図３に開示するゲート駆動回路のシーケンス図であって、図７（ｂ）は閾値電圧がドリフトした後の図３に開示するゲート電極駆動回路のシーケンス図である。図７（ａ）、（ｂ）に開示するように、ＳＴＶ信号は回路起動信号であって、第１高周波クロック信号ＣＫと第２高周波クロック信号ＸＣＫとは、位相が完全に逆である一組の高周波信号源であり、第１低周波クロック信号ＬＣ１と第２低周波クロック信号ＬＣ２とは、位相が完全に逆である一組の低周波信号源である。Ｇ（Ｎ−１）はＮ−１段水平走査線であって、即ち前１段の走査出力信号である。ＳＴ（Ｎ−１）はＮ−１段のダウンロード信号であって、即ち前１段のダウンロード信号である。Ｑ（Ｎ−１）は、第Ｎ−１段ゲート電極信号点であって、即ち前１段のゲート電極信号点である。Ｑ（Ｎ）は第Ｎ段ゲート電極信号点であって、即ち当該段のゲート電極信号点である。
図７（ａ）、（ｂ）は、第１低周波クロック信号ＬＣ１が作動状態となった場合のシーケンス図である。図７（ａ）、（ｂ）の開示から明らかなように、第Ｎ段ゲート電極信号点Ｑ（Ｎ）電位は３段階を呈し、第１段階は高電位に至るまで上昇し、かつ一定の時間維持する。第２段階は第１段階を基礎として、さらなる高電位に上昇し、かつ一定の時間維持し、第３段階は第２段階を基礎として、第１段階の基本レベルの高電位に至るまで下降する。その第３段階の変化は、主に第６薄膜トランジスタＴ６の影響を受ける。図７（ａ）から明らかなように、液晶パネルが起動し点灯を始める初期タイムＴ０において、閾値電圧Ｖｔｈは比較的低い。即ちゲート電極駆動回路が長時間の操作を経ていない時点では閾値電圧Ｖｔｈにドリフトは発生していなく、第Ｎ段ゲート電極信号Ｑ（Ｎ）の第３段階の電位が比較的低く、これに対応する第１回路点Ｐ（Ｎ）の電位も比較的低い。図７（ｂ）ら明らかなように、第Ｎ段ゲート電極信号点Ｑ（Ｎ）の第３段階における電位は、電圧の応力の作用によって閾値電圧Ｖｔｈにドリフトが発生してから、これに伴い上昇する。よって該部分を利用して第１薄膜トランジスタＴ１と第２薄膜トランジスタＴ２の閾値電圧の測定という目的を達成することができる。
図７（ａ）と（ｂ）とから明らかなように、図３に開示するゲート電極駆動回路の作動の過程は次のとおりである、即ち、第Ｎ＋１段水平走査線Ｇ（Ｎ＋１）が通電状態になると、第６薄膜トランジスタＴ６がオンになる。この場合第Ｎ段ゲート電極信号点Ｑ（Ｎ）と第１回路点Ｐ（Ｎ）の電位が同一となり、第２薄膜トランジスタＴ２が等価のダイオード接続法となる。第１回路点Ｐ（Ｎ）は、第Ｎ段ゲート電極信号点Ｑ（Ｎ）の第３段階において、第６薄膜トランジスタＴ６を通じて第１薄膜トランジスタＴ１と第２薄膜トランジスタＴ２の閾値電圧の値を保存することができる。よって、閾値電圧Ｖｔｈのドリフトに伴い、第Ｎ段ゲート電極信号点Ｑ（Ｎ）の第３段階における電位は上昇し、第１回路点Ｐ（Ｎ）が保存する閾値電圧の電圧値も上昇する。次いで第２回路点Ｓ（Ｎ）が再度第１コンデンサＣｓｔ１を通じて第１回路点Ｐ（Ｎ）を上昇させる。係る方式によって閾値電圧の変化を補償することができる。
図７（ａ）、（ｂ）に開示するように、閾値電圧がドリフトする前後において、第Ｎ段ゲート電極信号点Ｑ（Ｎ）と第１回路点Ｐ（Ｎ）との電位に明らかな変化が発生する、特に第１回路点Ｐ（Ｎ）の電位の増加は、閾値電圧のドリフトが第１薄膜トランジスタＴ１と第２薄膜トランジスタＴ２のオン状態電流に対する影響を効率よく低減することができる。ここから第Ｎ段水平走査線Ｇ（Ｎ）と第Ｎ段ゲート電極信号点Ｑ（Ｎ）は、長時間にわたる操作を経た後においても依然として好ましい低電位状態を維持することができる。
同様に、第２低周波クロック信号ＬＣ２の作動状態時（図示しない）において、第２プルダウンホールディングモジュール６２が作動し、第Ｎ段ゲート電極信号点Ｑ（Ｎ）は３段階の変化を呈する。第１段階は高電位に至るまで上昇し、かつ一定の時間維持する。第２段階は第１段階を基礎として、さらなる高電位に上昇し、かつ一定の時間維持し、第３段階は第２段階を基礎として、第１段階の基本レベルの高電位に至るまで下降する。第３段階の変化は、主に第１３薄膜トランジスタＴ１３の影響を受ける。第３段階の閾値電圧はドリフトする前において比較的低く、閾値電圧のドリフト発生に伴い上昇する。よって、当該部分を利用して第８薄膜トランジスタＴ８と第９薄膜トランジスタＴ９の閾値電圧を測定するという目的を達成することができる。この場合図３に開示するゲート電極駆動回路の作動の過程は、第Ｎ＋１段水平走査線Ｇ（Ｎ＋１）が通電状態になると、第１３薄膜トランジスタＴ１３がオンになる。この場合、第Ｎ段ゲート電極信号点Ｑ（Ｎ）と第３回路点Ｋ（Ｎ）の電位が同一となり、第９薄膜トランジスタＴ９が等価となりダイオード接続となる。第３回路点Ｋ（Ｎ）は第Ｎ段ゲート電極信号点の第３段階において、第１３薄膜トランジスタＴ１３を通じて第８薄膜トランジスタＴ８と第９薄膜トランジスタＴ９の閾値電圧を保存することができる。よって、閾値電圧Ｖｔｈのドリフトに伴い、第Ｎ段ゲート電極信号点Ｑ（Ｎ）の第３段階における電位が上昇し、第３回路点Ｋ（Ｎ）に保存した閾値電圧も上昇する。次いで、第４回路点Ｔ（Ｎ）が、再度第２コンデンサＣｓｔ２を通じて第３回路点Ｋ（Ｎ）を上昇させる。このため閾値電圧の変化をブーストラップし、ここから第Ｎ段水平走査線Ｇ（Ｎ）と第Ｎ段ゲート電極信点Ｑ（Ｎ）は長時間の走査を経ても、依然として好ましい低電圧状態を維持することができる。
図７（ａ）、７（ｂ）に開示するように、第１低周波クロック信号ＬＣ１と第２低周波クロック信号ＬＣ２とは交互に作動する。即ち、図３に開示する第１プルダウンホールディングモジュール６１と第２プルダウンホールディングモジュール６２とが交互に作動すする。よって、それぞれのモジュールの作動時間を減少させ、電圧から受ける応力の作用を低減させ、回路全体の信頼性を高めることができる。
図６を参照にして図８について説明する。図８は図３に採用する第１プルダウンホールディングモジュールの第２の実施の形態による回路図である。図８に開示する構造は、図６に開示する構造を基礎として、さらに第３コンデンサＣｓｔ３を加えてなり、その上電極板は第１回路点Ｐ（Ｎ）に電気的に接続し、下電極板には直流低電圧Ｖｓｓが入力する。第３コンデンサＣｓｔ３の主要な作用は閾値電圧を保存することにある。第１薄膜トランジスタＴ１と薄膜トランジスタＴ２本体に存在する一定の浮遊容量によって、第３コンデンサＣｓｔ３の作用を生起させることができる。よって、実際の回路の設計において、第３コンデンサＣｓｔ３は省くことができる。
図６を参照、図９について説明する。図９は図３に採用する第１プルダウンホールディングモジュールの第３の実施の形態による回路図である。図９に開示する構造は、図６に開示する構造を基礎として、さらに第２０薄膜トランジスタＴ２０を加えてなり、そのゲート電極は第Ｎ＋１段水平走査線Ｇ（Ｎ＋１）に電気的に接続し、ドレイン電極は第２回路点Ｓ（Ｎ）に電気的に接続し、かつソース電極には直流低電圧Ｖｓｓが入力する。第１プルダウンホールディングモジュールと第２ホールディングモジュールとは、回路の構成が同一である。第２０薄膜トランジスタＴ２０は第Ｎ段ゲート電極信号点Ｑ（Ｎ）の第１段階の電位が高くないことによって第２回路点Ｓ（Ｎ）の作動時間における電位がプルダウンして十分に低くならないことを補うこと、を主な目的とする。
図６を参照にし、図１０について説明する。図１０は図３で採用する第１プルダウンホールディングモジュールの第４の実施の形態による回路図である。図１０に開示する構造は、図６に開示する構造を基礎として、さらに第３コンデンサＣｓｔ３と第２０薄膜トランジスタＴ２０とを加えてなり、第３コンデンサＣｓｔ３は上電極板が第１回路点Ｐ（Ｎ）に電気的に接続し、下電極板には直流低電圧Ｖｓｓが入力する。第２０薄膜トランジスタＴ２０は、ゲート電極が第Ｎ＋１段水平走査線Ｇ（Ｎ＋１）に電気的に接続し、ドレイン電極が第２回路点Ｓ（Ｎ）に電気的に接続し、かつソース電極には直流低電圧Ｖｓｓが入力する。第１プルダウンホールディングモジュールと第２ホールディングモジュールとは、回路の構成が同一である。
図３に開示するゲート電極駆動回路における第１プルダウンホールディングモジュール６１と第２プルダウンホールディングモジュール６２とは、図６、図８、図９、図１０に開示するプルダウンホールディングモジュールの回路の内の任意の一構成を以って代替とすることができ、第１プルダウンホールディングモジュール６１と第２プルダウンホールディングモジュール６２とは回路の構成が同一である。代替した後のゲート電極駆動回路のシーケンス図は図７（ａ）、（ｂ）の開示と同一になる。その作動の過程は図３に開示するゲート電極駆動回路と同一である。よって、詳細な説明は割愛する。
以上をまとめると、この発明によるブーストラップ機能を具えるゲート電極駆動回路は、従来のゲート電極駆動回路の構造においてプルダウンホールディングモジュールの電圧から受ける応力が深刻で、容易に失効するという問題を改善するためのものであって、コンデンサのブーストラップ作用を利用してプルダウンホールディングモジュールの第１回路点Ｐ（Ｎ）か、もしくは第３回路点Ｋ（Ｎ）を制御し、薄膜トランジスタの閾値電圧を測定する機能が得られるよう設計することで第１回路点Ｐ（Ｎ）か、もしくは第３回路点Ｋ（Ｎ）に閾値電圧を保存する。ここから、薄膜トランジスタの閾値電圧のドリフトによって生起する変化に対して、第１回路点Ｐ（Ｎ）、もしくは第３回路点Ｋ（Ｎ）による制御を達成することができる。この発明はブーストラップ機能を具えるプルダウンホールディングモジュールによってゲート電極駆動回路の長時間の操作における信頼性を高め、閾値電圧のドリフトがゲート電極駆動回路の作動に与える影響を低減させるものである。
以上は、この発明の好ましい実施の形態を説明したものであって、この発明の実施の範囲を限定するものではない。よって、当業者がこの発明の提示する技術プランと技術思想に基づき修正、
改変などを行うことは可能であるが、但しこれら修正、改変などはいずれもこの発明の特許請求の範囲に含まれるものとする。
１、１' プルアップ制御モジュール
２、２' プルアップモジュール
３、３' ダウンロードモジュール
４、４' 第１プルダウンモジュール
５、５' ブーストラップコンデンサモジュール
６、６' プルダウンホールディングモジュール
６１ 第１プルダウンホールディングモジュール
６２ 第２プルダウンホールディングモジュール
Ｃｂ' ブーストラップコンデンサ
ＣＫ 第１高周波クロック信号
Ｃｓｔ１ 第１コンデンサ
Ｃｓｔ２ 第２コンデンサ
Ｃｓｔ３ 第３コンデンサ
ＤＣ 直流信号源
Ｇ（１） 第１段水平走査線
Ｇ（２） 第２段水平走査線
Ｇ（Ｎ） 第Ｎ段水平走査線
Ｇ（Ｎ＋１） 第Ｎ＋１段水平走査線
Ｇ（Ｎ＋２） 第Ｎ＋１段水平走査線
Ｇ（Ｎ−１） Ｎ−１段水平走査線
Ｉｄｓ ドレインソース電流
Ｉｏｎ オン状態電流
Ｋ（Ｎ）' 第２回路点
Ｋ（Ｎ） 第３回路点
ＬＣ 第１低周波クロック信号
Ｌｏｇ（Ｉｄｓ） 電流対数
ＬＣ２ 第２低周波クロック信号
Ｐ（Ｎ）、Ｐ（Ｎ）' 第１回路点
Ｑ（Ｎ） 第Ｎ段ゲート電極信号点
Ｑ（Ｎ−１） 第Ｎ−１段ゲート電極信号点
Ｓ（Ｎ） 第２回路点
ＳＴ（Ｎ−１） ダウンロード信号
ＳＴＶ 回路起動信号
Ｔ０ 初期タイム
Ｔ１、Ｔ１' 第１薄膜トランジスタ
Ｔ２、Ｔ２' 第２薄膜トランジスタ
Ｔ３、Ｔ３' 第３薄膜トランジスタ
Ｔ４、Ｔ４' 第４薄膜トランジスタ
Ｔ５、Ｔ５' 第５薄膜トランジスタ
Ｔ６、Ｔ６' 第７薄膜トランジスタ
Ｔ８、Ｔ８' 第８薄膜トランジスタ
Ｔ９、Ｔ９' 第９薄膜トランジスタ
Ｔ１０、Ｔ１０' 第１０薄膜トランジスタ
Ｔ１１、Ｔ１１' 第１１薄膜トランジスタ
Ｔ１２、Ｔ１２' 第１２薄膜トランジスタ
Ｔ１３、Ｔ１３' 第１３薄膜トランジスタ
Ｔ１４、Ｔ１４' 第１４薄膜トランジスタ
Ｔ１５、Ｔ１５' 第１５薄膜トランジスタ
Ｔ１６ 第１６薄膜トランジスタ
Ｔ１７ 第１７薄膜トランジスタ
Ｔ１８ 第１８薄膜トランジスタ
Ｔ１９ 第１９薄膜トランジスタ
Ｔ２０ 第２０薄膜トランジスタ
Ｔ（Ｎ） 第４回路点
Ｖｇｓ ゲートソース電圧
Ｖｇ１ ゲート電極電圧
Ｖｇ２ ゲート電極電圧
ＶＳＳ 直流低電圧
Ｖｔｈ 閾値電圧
ＸＣＫ 第２高周波クロック信号

Claims (8)

  1. カスケード接続する複数のＧＯＡユニットを含んでなり、第Ｎ段ＧＯＡの制御によって、表示領域の第Ｎ段水平走査線に対して充電を行い、
    該第Ｎ段ＧＯＡユニットが、プルアップ制御モジュールと、プルアップモジュールと、ダウンロードモジュールと、第１プルダウンモジュールと、ブーストラップコンデンサモジュールと、プルダウンホールディングモジュールとを含んでなり、
    該プルアップモジュールと、該第１プルダウンモジュールと、該ブーストラップコンデンサモジュールと、該プルダウンホールディングモジュールとが、それぞれ第Ｎ段ゲート電極信号点と第Ｎ段水平走査線とに電気的に接続し、
    該プルアップ制御モジュールと、該ダウンロードモジュールとが、それぞれ該第Ｎ段ゲート電極信号点に電気的に接続し、該プルダウンホールディングモジュールに直流低電圧が入力し、
    該プルダウンホールディングモジュールが交互に作動する第１プルダウンホールディングモジュールと第２プルダウンホールディングモジュールとによってなり、
    該第１プルダウンホールディングモジュールは、
    ゲート電極が第１回路点に電気的に接続し、ドレイン電極が第Ｎ段水平走査線に電気的に接続し、かつソース電極に直流低電圧が入力する第１薄膜トランジスタと、
    ゲート電極が第１回路点に電気的に接続し、ドレイン電極が第Ｎ段ゲート電極信号点に電気的に接続し、かつソース電極に直流低電圧が入力する第２薄膜トランジスタと、
    ゲート電極が第１低周波クロック信号か、もしくは第１高周波クロック信号に電気的に接続し、ドレイン電極が第１低周波クロック信号か、もしくは第１高周波信号に電気的に接続し、ソース電極が第２回路点に電気的に接続する第３薄膜トランジスタと、
    ゲート電極が第Ｎ段ゲート電極信号点に電気的に接続し、ドレイン電極が第２回路点に電気的に接続し、かつソース電極に直流低電圧が入力する第４薄膜トランジスタと、
    ゲート電極が第Ｎ−１段ゲート電極信号点に電気的に接続し、ドレイン電極が第１回路点に電気的に接続し、かつソース電極に直流低電圧が入力する第５薄膜トランジスタと、
    ゲート電極が第Ｎ＋１段水平走査線に電気的に接続し、ドレイン電極が第１回路点に電気的に接続し、かつソース電極が第Ｎ段ゲート電極信号点に電気的に接続する第６薄膜トランジスタと、
    ゲート電極が第２低周波クロック信号か、もしくは第２高周波クロック信号に電気的に接続し、ドレイン電極が第１低周波クロック信号か、もしくは第１高周波信号に電気的に接続し、ソース電極が第２回路点に電気的に接続する第７薄膜トランジスタと、
    上電極板が第２回路点に電気的に接続し、下電極板が第１回路点に電気的に接続する第１コンデンサと、を含み、
    該第２プルダウンホールディングモジュールは、
    ゲート電極が第３回路点に電気的に接続し、ドレイン電極が第Ｎ段水平走査線に電気的に接続し、かつソース電極に直流低電圧が入力する第８薄膜トランジスタと、
    ゲート電極が第３回路点に電気的に接続し、ドレイン電極が第Ｎ段ゲート電極信号点に電気的に接続し、かつソース電極に直流低電圧が入力する第９薄膜トランジスタと、
    ゲート電極が第２低周波クロック信号か、もしくは第２高周波クロック信号に電気的に接続し、ドレインが第２低周波クロック信号か、もしくは第２高周波クロック信号に電気的に接続し、かつソース電極が第４回路点に電気的に接続する第１０薄膜トランジスタと、
    ゲート電極が第Ｎ段ゲート電極信号点に電気的に接続し、ドレイン電極が第４回路点に電気的に接続し、かつソース電極に直流低電圧が入力する第１１薄膜トランジスタと、
    ゲート電極がＮ−１段ゲート電極信号点に電気的に接続し、ドレイン電極が第３回路点に電気的に接続し、かつソース電極に直流低電圧が入力する第１２薄膜トランジスタと、
    ゲート電極が第Ｎ＋１段水平走査線に電気的に接続し、ドレイン電極が第３回路点に電気的に接続し、かつソース電極が第Ｎ段ゲート電極信号点に電気的に接続する第１３薄膜トランジスタと、
    ゲート電極が第１低周波クロック信号か、第１高周波信号に電気的に接続し、ドレイン電極が第２低周波クロック信号か、第２高周波クロック信号に電気的に接続し、ソース電極が第４回路点に電気的に接続する第１４薄膜トランジスタと、
    上電極板が第４回路点に電気的に接続し、下電極板が第３回路点に電気的に接続する第２コンデンサと、を含む
    ことを特徴とするブーストラップ機能を具えるゲート電極駆動回路。
  2. 請求項１に記載のブーストラップ機能を具えるゲート電極駆動回路において、
    前記プルアップ制御モジュールが、ゲート電極に第Ｎ−１段ＧＯＡユニットからのダウンロード信号が入力し、ドレイン電極が第Ｎ−１段水平走査線に電気的に接続し、かつソース電極が該第Ｎ段ゲート電極信号点に電気的に接続する第１５薄膜トランジスタを含み、
    該プルアップモジュールが、ゲート電極が第Ｎ段ゲート電極信号点に電気的に接続し、ドレイン電極に第１高周波クロック信号か、第２高周波クロック信号が入力し、かつソース電極が第Ｎ段水平走査線に電気的に接続する第１６薄膜トランジスタを含み、
    該ダウンロードモジュールが、ゲート電極が該第Ｎ段ゲート電極信号点に電気的に接続し、ドレイン電極に第１高周波クロック信号か、第２高周波クロック信号が入力し、かつソース電極が第Ｎ段ダウンロード信号を出力する第１７薄膜トランジスタを含み、
    該第１プルダウンモジュールが、
    ゲート電極が第Ｎ＋２段水平走査線に電気的に接続し、ドレイン電極が第Ｎ段水平走査線に電気的に接続し、かつソース電極に直流低電圧が入力する第１８薄膜トランジスタと、
    ゲート電極が第Ｎ＋２段水平走査線に電気的に接続し、ドレイン電極が該第Ｎ段ゲート電極信号点に電気的に接続し、かつソース電極に直流低電圧が入力する第１９薄膜トランジスタと、を含み、
    該ブーストラップコンデンサモジュールが、ブーストラップコンデンサを含む
    ことを特徴とするブーストラップ機能を具えるゲート電極駆動回路。
  3. 請求項２に記載のブーストラップ機能を具えるゲート電極駆動回路において、
    前記ゲート電極駆動回路の第１段の接続関係において、第５薄膜トランジスタのゲート電極が回路起動信号に電気的に接続し、第１２薄膜トランジスタのゲート電極とドレイン電極とが、回路起動信号に電気的に接続し、第１５薄膜トランジスタのゲート電極とドレイン電極とが、いずれも回路起動信号に電気的に接続する
    ことを特徴とするブーストラップ機能を具えるゲート電極駆動回路。
  4. 請求項２に記載のブーストラップ機能を具えるゲート電極駆動回路において、
    前記ゲート電極駆動回路の最後の１段の接続関係において、第６薄膜トランジスタのゲート電極が回路起動信号に電気的に接続し、第１３薄膜トランジスタのゲート電極が第回路起動信号に電気的に接続し、第１８薄膜トランジスタのゲート電極が第２段水平走査線に電気的に接続し、第１９薄膜トランジスタのゲート電極が第２段水平走査線に電気的に接続する
    ことを特徴とするブーストラップ機能を具えるゲート電極駆動回路。
  5. 請求項１に記載のブーストラップ機能を具えるゲート電極駆動回路において、
    前記第１プルダウンホールディングモジュールが、上電極板が第１回路点に電気的に接続し、かつ下電極板に直流低電圧が入力する第３コンデンサを含み、
    前記第２プルダウンホールディングモジュールが、上電極板が第３回路点に電気的に接続し、かつ下電極板に直流低電圧が入力するコンデンサを含み、
    該第１プルダウンホールディングモジュールと該第２プルダウンホールディングモジュールとの回路の構成が同一である
    ことを特徴とするブーストラップ機能を具えるゲート電極駆動回路。
  6. 請求項１に記載のブーストラップ機能を具えるゲート電極駆動回路において、
    前記第１プルダウンホールディングモジュールが、ゲート電極が第Ｎ＋１段水平走査線に電気的に接続し、ドレイン電極が第２回路点に電気的に接続し、かつソース電極に直流低電圧が入力する第２０薄膜トランジスタを含み、
    前記第２プルダウンホールディングモジュールが、ゲート電極が第Ｎ＋１段水平走査線に電気的に接続し、ドレイン電極が第４回路点に電気的に接続し、かつソース電極に直流低電圧が入力する薄膜トランジスタを含み、
    該第１プルダウンホールディングモジュールと該第２プルダウンホールディングモジュールの回路の構成が同一である
    ことを特徴とするブーストラップ機能を具えるゲート電極駆動回路。
  7. 請求項１に記載のブーストラップ機能を具えるゲート電極駆動回路において、
    前記第１プルダウンホールディングモジュールが、
    上電極板が第１回路点に電気的に接続し、下電極板に直流低電圧が入力する第３コンデンサと、
    ゲート電極が第Ｎ＋１段水平走査線に電気的に接続し、ドレイン電極が第２回路点に電気的に接続し、かつソース電極に直流低電圧が入力する第２０薄膜トランジスタと、を含み、
    前記第２プルダウンホールディングモジュールが、
    上電極板が第３回路点に電気的に接続し、下電極板に直流低電圧が入力するコンデンサと、
    ゲート電極が第Ｎ＋１段水平走査線に電気的に接続し、ドレイン電極が第４回路点に電気的に接続し、かつソース電極に直流低電圧が入力する薄膜トランジスタと、を含み、
    該第１プルダウンホールディングモジュールと該第２プルダウンホールディングモジュールの回路の構成が同一である
    ことを特徴とするブーストラップ機能を具えるゲート電極駆動回路。
  8. 請求項２に記載のブーストラップ機能を具えるゲート電極駆動回路において、
    前記第１高周波クロック信号と該第２高周波クロック信号とが、２つの位相の完全に逆である高周波クロック信号源であって、該第１低周波クロック信号と該第２低周波クロック信号とが２つの位相の完全に逆である低周波クロック信号源である
    ことを特徴とするブーストラップ機能を具えるゲート電極駆動回路。
JP2017502217A 2014-07-17 2014-08-14 ブーストラップ機能を具えるゲート電極駆動回路 Expired - Fee Related JP6321280B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201410342346.XA CN104064158B (zh) 2014-07-17 2014-07-17 具有自我补偿功能的栅极驱动电路
CN201410342346.X 2014-07-17
PCT/CN2014/084339 WO2016008189A1 (zh) 2014-07-17 2014-08-14 具有自我补偿功能的栅极驱动电路

Publications (2)

Publication Number Publication Date
JP2017528747A JP2017528747A (ja) 2017-09-28
JP6321280B2 true JP6321280B2 (ja) 2018-05-09

Family

ID=51551838

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017502217A Expired - Fee Related JP6321280B2 (ja) 2014-07-17 2014-08-14 ブーストラップ機能を具えるゲート電極駆動回路

Country Status (6)

Country Link
US (1) US9524688B2 (ja)
JP (1) JP6321280B2 (ja)
KR (1) KR101879145B1 (ja)
CN (1) CN104064158B (ja)
GB (1) GB2543210B (ja)
WO (1) WO2016008189A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108699723B (zh) * 2016-02-05 2021-03-16 硅电子股份公司 在提拉单晶期间确定和调节单晶直径的方法

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104332144B (zh) 2014-11-05 2017-04-12 深圳市华星光电技术有限公司 液晶显示面板及其栅极驱动电路
CN104392700B (zh) * 2014-11-07 2016-09-14 深圳市华星光电技术有限公司 用于氧化物半导体薄膜晶体管的扫描驱动电路
CN104409057B (zh) * 2014-11-14 2017-09-29 深圳市华星光电技术有限公司 一种扫描驱动电路
CN104464665B (zh) * 2014-12-08 2017-02-22 深圳市华星光电技术有限公司 一种扫描驱动电路
CN104505049B (zh) * 2014-12-31 2017-04-19 深圳市华星光电技术有限公司 一种栅极驱动电路
CN104575428B (zh) * 2015-01-23 2017-02-22 昆山龙腾光电有限公司 一种栅极驱动电路及使用其的显示装置
CN104732945B (zh) 2015-04-09 2017-06-30 京东方科技集团股份有限公司 移位寄存器及驱动方法、阵列基板栅极驱动装置、显示面板
CN104795034B (zh) * 2015-04-17 2018-01-30 深圳市华星光电技术有限公司 一种goa电路及液晶显示器
CN106297624B (zh) 2015-06-11 2020-03-17 南京瀚宇彩欣科技有限责任公司 移位寄存器和显示装置
CN105895018B (zh) * 2016-06-17 2018-09-28 京东方科技集团股份有限公司 基板及其制作方法、显示器件
CN106098003B (zh) * 2016-08-08 2019-01-22 武汉华星光电技术有限公司 Goa电路
CN106297704B (zh) * 2016-08-31 2019-06-11 深圳市华星光电技术有限公司 一种栅极驱动电路
CN106157914B (zh) * 2016-08-31 2019-05-03 深圳市华星光电技术有限公司 一种栅极驱动电路
CN106356015B (zh) * 2016-10-31 2020-05-12 合肥鑫晟光电科技有限公司 移位寄存器及驱动方法、显示装置
KR102261134B1 (ko) 2017-03-10 2021-06-07 엘지전자 주식회사 냉장고
US10269318B2 (en) 2017-04-10 2019-04-23 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd Liquid crystal display device and GOA circuit of the same
CN107086028B (zh) * 2017-04-10 2018-11-20 深圳市华星光电半导体显示技术有限公司 液晶显示装置及其goa电路
CN107039016B (zh) * 2017-06-07 2019-08-13 深圳市华星光电技术有限公司 Goa驱动电路及液晶显示器
CN107154244B (zh) * 2017-07-10 2019-08-02 深圳市华星光电技术有限公司 Goa电路及液晶显示装置
CN107564450B (zh) * 2017-09-14 2021-03-12 昆山龙腾光电股份有限公司 栅极驱动电路和显示装置
CN107799083B (zh) * 2017-11-17 2020-02-07 武汉华星光电技术有限公司 一种goa电路
CN109949758B (zh) * 2017-12-21 2022-01-04 咸阳彩虹光电科技有限公司 基于栅极驱动电路的扫描信号补偿方法及装置
CN110660362B (zh) * 2018-06-28 2021-01-22 京东方科技集团股份有限公司 移位寄存器及栅极驱动电路
CN109064993B (zh) 2018-11-06 2020-01-21 合肥京东方光电科技有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN113168880A (zh) * 2018-12-28 2021-07-23 深圳市柔宇科技股份有限公司 Goa单元及其goa电路、显示装置
CN110070839A (zh) * 2019-04-23 2019-07-30 深圳市华星光电半导体显示技术有限公司 Goa电路及显示面板
CN110335572B (zh) * 2019-06-27 2021-10-01 重庆惠科金渝光电科技有限公司 阵列基板行驱动电路单元与其驱动电路及液晶显示面板
CN110415662B (zh) 2019-07-18 2021-01-01 深圳市华星光电技术有限公司 Goa器件及栅极驱动电路
CN110459191B (zh) * 2019-08-26 2021-11-16 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路和显示装置
CN111091775B (zh) * 2020-03-22 2020-09-01 深圳市华星光电半导体显示技术有限公司 一种显示面板以及电子设备
CN111710305B (zh) * 2020-06-09 2021-09-24 深圳市华星光电半导体显示技术有限公司 Goa电路及显示面板
CN113744701B (zh) * 2021-07-30 2023-05-26 北海惠科光电技术有限公司 显示面板的驱动电路、阵列基板及显示面板
CN114421908B (zh) * 2022-03-28 2022-06-24 成都英思嘉半导体技术有限公司 用于光通信的低频补偿电路、模块、调制驱动器及芯片
CN115050338B (zh) * 2022-06-15 2023-07-25 Tcl华星光电技术有限公司 栅极驱动电路、显示面板及显示装置
CN115862511B (zh) * 2022-11-30 2024-04-12 Tcl华星光电技术有限公司 栅极驱动电路及显示面板

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI342544B (en) * 2006-06-30 2011-05-21 Wintek Corp Shift register
JP5079301B2 (ja) * 2006-10-26 2012-11-21 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
CN101765876A (zh) * 2007-07-24 2010-06-30 皇家飞利浦电子股份有限公司 具有阈值电压补偿的移位寄存器电路
TWI398852B (zh) * 2008-06-06 2013-06-11 Au Optronics Corp 可降低時脈偶合效應之移位暫存器及移位暫存器單元
JP5245678B2 (ja) * 2008-09-24 2013-07-24 カシオ計算機株式会社 信号シフト装置、シフトレジスタ、電子機器及び信号シフト装置の駆動方法
KR101520807B1 (ko) * 2009-01-05 2015-05-18 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시장치
CN101783124B (zh) * 2010-02-08 2013-05-08 北京大学深圳研究生院 栅极驱动电路单元、栅极驱动电路及显示装置
KR101170241B1 (ko) * 2010-06-03 2012-07-31 하이디스 테크놀로지 주식회사 Ｅｐｄ 및 디스플레이 장치의 구동회로
TWI473059B (zh) * 2013-05-28 2015-02-11 Au Optronics Corp 移位暫存器電路
CN103680453B (zh) * 2013-12-20 2015-09-16 深圳市华星光电技术有限公司 阵列基板行驱动电路
CN103745700B (zh) * 2013-12-27 2015-10-07 深圳市华星光电技术有限公司 自修复型栅极驱动电路
CN103730094B (zh) * 2013-12-30 2016-02-24 深圳市华星光电技术有限公司 Goa电路结构
CN103778896B (zh) * 2014-01-20 2016-05-04 深圳市华星光电技术有限公司 集成栅极驱动电路及具有集成栅极驱动电路的显示面板
CN103928007B (zh) * 2014-04-21 2016-01-20 深圳市华星光电技术有限公司 一种用于液晶显示的goa电路及液晶显示装置
CN103928008B (zh) * 2014-04-24 2016-10-05 深圳市华星光电技术有限公司 一种用于液晶显示的goa电路及液晶显示装置
CN103928009B (zh) * 2014-04-29 2017-02-15 深圳市华星光电技术有限公司 用于窄边框液晶显示器的栅极驱动器
CN104078022B (zh) * 2014-07-17 2016-03-09 深圳市华星光电技术有限公司 具有自我补偿功能的栅极驱动电路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108699723B (zh) * 2016-02-05 2021-03-16 硅电子股份公司 在提拉单晶期间确定和调节单晶直径的方法

Also Published As

Publication number Publication date
GB201700516D0 (en) 2017-03-01
US9524688B2 (en) 2016-12-20
WO2016008189A1 (zh) 2016-01-21
KR101879145B1 (ko) 2018-07-16
KR20170030599A (ko) 2017-03-17
GB2543210B (en) 2020-09-02
GB2543210A (en) 2017-04-12
CN104064158B (zh) 2016-05-04
CN104064158A (zh) 2014-09-24
JP2017528747A (ja) 2017-09-28
US20160260403A1 (en) 2016-09-08

Similar Documents

Publication Publication Date Title
JP6321280B2 (ja) ブーストラップ機能を具えるゲート電極駆動回路
JP6415684B2 (ja) ブーストラップ機能を具えるゲート電極駆動回路
JP6329690B2 (ja) ブーストラップ機能を具えるゲート電極駆動回路
JP6387453B2 (ja) ブーストラップ機能を具えるゲート電極駆動回路
JP6329691B2 (ja) ブーストラップ機能を具えるゲート電極駆動回路
JP6415683B2 (ja) ブーストラップ機能を具えるゲート電極駆動回路
JP6691991B2 (ja) 走査駆動回路
KR101624441B1 (ko) 시프트 레지스터 유닛 및 게이트 드라이버 회로
KR102190083B1 (ko) Goa 구동 회로 및 액정 디스플레이 장치
JP6423956B2 (ja) Ｉｇｚｏ製造工程に基づくゲート電極駆動回路
JP6423957B2 (ja) Ｉｇｚｏ製造工程に基づくゲート電極駆動回路
US20180211606A1 (en) Shift register circuit and driving method therefor, gate line driving circuit and array substrate
KR101989721B1 (ko) 액정 디스플레이 장치 및 그 게이트 드라이버
KR20070095585A (ko) 게이트 구동회로 및 이를 갖는 표시 장치

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171218

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180306

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180330

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180404

R150 Certificate of patent or registration of utility model

Ref document number: 6321280

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees