WO2016000280A1 - 用于平板显示的互补型goa电路 - Google Patents

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虞晓江
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Shenzhen China Star Optoelectronics Technology Co Ltd
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    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Definitions

  • the present invention relates to the field of display technologies, and in particular, to a complementary GOA circuit for flat panel display. Background technique
  • the GOA Gate Driver on Array
  • TFT Thin Film Transistor
  • the functions of the GOA circuit mainly include: charging the capacitor in the shift register unit by using a high level signal outputted by the gate line of the previous row, so that the gate line of the current line outputs a high level signal, and then using the high output of the next line of the gate line output.
  • the flat signal is reset.
  • the GO A technology can use the existing process of the display panel to fabricate the driving circuit for controlling the horizontal scanning line on the substrate around the panel display area to replace the IC (integrated circuit) to complete the horizontal scanning line driving.
  • GOA technology can simplify the manufacturing process of display panels, reduce cost, and make display panels more suitable for making narrow-frame or borderless display products. In recent years, it has been widely used in flat panel display.
  • FIG. 1 is a schematic diagram of a single-stage architecture of a conventional GOA circuit for flat panel display.
  • the method includes: cascading a plurality of GOA units, and charging the display area n-th horizontal scanning line G(n) according to the n-th stage GOA unit, the n-th stage GOA unit includes a pull-up circuit module 100, a pull-down circuit module 200, The pull-down sustaining circuit module 300, the pull-up control circuit module 400, the pull-down circuit module 500 of the n-th gate signal point Q(n), and the bootstrap capacitor Cb; the pull-up circuit module 100, the pull-down sustain circuit module 300, and The lifting capacitor Cb is respectively connected to the nth-level gate signal point Q(n) and the n-th horizontal scanning line G(n), the pull-down circuit module 200, the pull-up control circuit module 400, and the nth-level gate signal
  • the pull-down circuit module 500 of the point Q(n) is respectively connected to the n-th gate
  • the pull-up circuit module 100 includes: a thin film transistor T21 that directly controls charging of the n-th horizontal scanning line G(n) of the display area, and the gate thereof is electrically connected to the n-th gate signal point Q(n),
  • the drain and the source of the thin film transistor T21 are respectively input to the nth-level clock signal CK(n) and connected to the The nth horizontal scanning line G(n), the potential of the nth gate signal point Q(n) of the gate of the thin film transistor T21 can directly affect the nth stage clock signal CK(n) to the nth level
  • the scan line G(n) is charged;
  • the pull-down circuit module 200 includes a thin film transistor ⁇ 41 that discharges the nth-level gate signal point Q(n), and the gate of the thin film transistor T41 is electrically connected to the ⁇ +2 stage.
  • the horizontal scanning line G(n+2), the drain and the source of the thin film transistor T41 are respectively connected to the nth gate signal point Q(n) and the input DC low voltage VSS, and the thin film transistor T41 can be at the n+2 level.
  • the scanning line G(n+2) is at a high potential, it is turned on and discharged;
  • the pull-down sustain circuit module 300 includes a set of thin film transistors that can maintain a low potential of the nth gate signal point Q(n) and the nth horizontal scan line G(n) during the non-charging period of the GOA circuit.
  • the pull-down maintaining circuit module 300 includes: a thin film transistor T32 having a gate electrically connected to the first circuit point ⁇ , the drain and the source being respectively connected to the n-th horizontal scanning line G(n) and the input DC low voltage VSS;
  • the thin film transistor T33 has a gate electrically connected to the second circuit point ⁇ , and the drain and the source are electrically connected to the nth horizontal scanning line G(n) and the input DC low voltage VSS, respectively;
  • the electrode is electrically connected to the first circuit point P, and the drain and the source are electrically connected to the nth horizontal scanning line G(n) and the nth gate signal point Q(n), respectively;
  • the thin film transistor T43 is gated
  • the pull-up control circuit module 400 includes a thin film transistor T1 l having a gate input with an start signal ST(n-2) from the n-2th stage GOA unit, and a drain and a source respectively connected to the n-2th horizontal scan. Line G(n-2) and nth gate signal point Q(n);
  • the pull-down circuit module 500 of the n-th gate signal point Q(n) includes a thin film transistor T22 whose gate is electrically connected to the n-th gate signal point Q(n), and the drain and the source are respectively input.
  • the first circuit point P and the second circuit point in the pull-down maintaining circuit module 300 K is alternately charged by the charging of the first low frequency clock signal LCI and the second low frequency clock signal LC2, thereby alternately controlling the opening of the thin film transistor T32&T42 or T33&T43 to maintain the nth horizontal scanning line G(n) or the nth stage.
  • the gate signal point Q(n) is low at the non-charging period, and the thin film transistor is prevented from being affected by the gate voltage stress for a long time; the thin film transistor T52 and the thin film transistor T62 can be at the nth gate signal point Q(n) When it is at a high level, will it turn on the first circuit point?
  • the potential of the second circuit point K is pulled low to turn off the thin film transistor T32, the thin film transistor ⁇ 42, the thin film transistor ⁇ 33, and the thin film transistor ⁇ 43 so as not to affect the nth horizontal scanning line G(n) and the nth stage gate signal.
  • the thin film transistor T11 and the thin film transistor T22 can control the driving signal ST of the pre-stage GOA circuit to be transmitted to the GOA circuit of the current stage, so that the GOA circuit can be charged and discharged step by step;
  • the nth stage gate A bootstrap capacitor Cb with a bootstrap function connected between the signal point Q(n) and the nth horizontal scanning line G(n) can be bootstrapped when the potential of the nth horizontal scanning line G(n) is boosted
  • the coupling effect of the capacitor Cb boosts the potential of the nth gate signal point Q(n), thereby obtaining a higher potential of the nth gate signal point Q(n) and a smaller RC delay of the GOA charging signal (RC) Delay).
  • the GOA unit in the single-stage architecture of the GOA circuit for flat panel display shown in Figure 1 uses 14 Thin Film Transistor (TFT) components.
  • TFT Thin Film Transistor
  • the peak potential of the gate of the thin film transistor T11 in the pull-up control circuit module 400 is approximately equal to the potential of the n-2th horizontal scanning line G(n-2).
  • V G(n-2) the potential at which the nth gate signal point Q(n) can be charged by the thin film transistor T11 is approximately equal to V(i( n _ 2 )-Vth, the nth gate signal point
  • the potential at which Q(n) can be charged before bootstrap is susceptible to the drift of the threshold voltage Vth of the thin film transistor T11.
  • FIG. 2 is a schematic diagram of a multi-level architecture of a conventional GOA circuit for flat panel display. 2 shows a multi-stage connection method of a conventional GOA circuit for flat panel display, a first low frequency clock signal LC1, a first low frequency clock signal LC2, a DC low voltage VSS, and four high frequency clock signals CK1 to CK4
  • the metal wires are placed on the periphery of the GOA circuits at the left and right sides of the panel.
  • each shift register respectively outputs a gate signal to scan a corresponding gate line in the display device,
  • Each of the shift registers is electrically connected to one of the first low frequency clock signal LC1, the second low frequency clock signal LC2, the direct current low voltage VSS, and the four high frequency clock signals CK1 CKCK4.
  • the nth stage GOA circuit respectively receives the first low frequency clock signal LC1, the second low frequency clock signal LC2, the direct current low voltage VSS, and one of the high frequency clock signals CK1 CKCK4, the n-2th stage.
  • the G(n-2) signal generated by the GOA circuit and the start signal ST(n-2), and the G(n+2) generated by the n+2th GOA circuit Signal and generate G(n), ST(n), and Q(n) signals.
  • the number of thin film transistor components used in the GOA circuit for flat panel display is large, and two metal wires are required on the left and right sides of the display panel to transmit the first low frequency clock signal LC1 and the second low frequency.
  • the clock signal LC2 is not conducive to the reduction of manufacturing cost, and is not conducive to the reduction of the size of the GOA circuit. Summary of the invention
  • a complementary GOA circuit for flat panel display which can reduce the size of the pull-down sustaining circuit module of the GOA circuit, and can obtain a reduced-size GOA circuit, making the GOA circuit suitable for narrow borders or no borders.
  • the present invention provides a complementary GOA circuit for flat panel display, comprising: a plurality of cascaded GOA units, controlling an nth horizontal scanning line G(n) of a display area according to an nth stage GOA unit Charging, the nth stage GOA unit includes a pull-up circuit module, a pull-down circuit module, a pull-down sustain circuit module, a pull-up control circuit module, a pull-down circuit module of the n-th gate signal point Q(n), and a bootstrap capacitor Cbl
  • the n-th horizontal scanning line G(n) is electrically connected
  • the pull-up control circuit module is electrically connected to the n-th gate signal point Q(n).
  • the pull-up circuit module includes: a thin film transistor T1 directly controlling charging of the n-th horizontal scanning line G(n) of the display region, the gate of which is electrically connected to the n-th gate signal point Q(n), the film
  • the drain and the source of the transistor T1 are respectively input to the nth stage clock signal CK(n) and the nth stage horizontal scanning line G(n), and the nth stage gate signal point Q of the gate of the thin film transistor T1
  • the potential of (n) directly affects the nth-level clock signal CK(n) to charge the n-th horizontal scanning line G(n).
  • the pull-down circuit module includes: a thin film transistor T3 that discharges the nth horizontal scanning line G(n) and a thin film transistor T4 that discharges the nth gate signal point Q(n) at the end of charging; a thin film transistor
  • the gate of T3 is electrically connected to the n+2 horizontal scanning line G(n+2), and the drain and the source are electrically connected to the nth horizontal scanning line G(n) and the input DC low voltage VSS, respectively;
  • the gate of the transistor T4 is electrically connected to the n+2th horizontal scanning line G(n+2), and the drain and the source of the thin film transistor T4 are respectively connected to the nth gate signal point Q(n) and the input DC
  • the thin film transistor T3 and the thin film transistor T4 can be discharged when the n+2th horizontal scanning line G(n+2) is at a high potential.
  • the pull-down sustaining circuit module includes: a thin film transistor ⁇ 5 whose gate is electrically connected to the first circuit point P1, and the drain and the source are respectively connected to the n-th horizontal scanning line G(n) and the input DC low voltage VSS; Transistor T6, whose gate is electrically connected to the nth-level gate signal point Q(n), the drain and The source is electrically connected to the second circuit point K1 and the input DC low voltage VSS respectively; the thin film transistor T7 has a gate electrically connected to the nth gate signal point Q(n), and the drain and the source are respectively electrically Connected to the first circuit point P1 and the input DC low voltage VSS; the thin film transistor T8 has a gate electrically connected to the second circuit point K1, and a drain thereof inputting the first low frequency clock signal LCI or the second low frequency clock signal LC2, The source is electrically connected to the first circuit point P; the thin film transistor T9 has a gate inputting a first low frequency clock signal LC1 or a second low
  • the first circuit point PI may be periodically charged by the charging of the first low frequency clock signal LCI or the second low frequency clock signal LC2, thereby controlling the opening of the thin film transistor T5 to maintain the nth horizontal scanning line G(n a low potential during a non-charging period; the thin film transistor T6 and the thin film transistor T7 can be turned on when the nth gate signal point Q(n) is at a high potential, and the first circuit point P1 is pulled low to turn off the film
  • the transistor T5 is such that it does not affect the charging of the nth horizontal scanning line G(n).
  • the pull-up control circuit module includes a thin film transistor T10 having a gate inputting an n-3th-level gate signal point Q(n-3), and a drain and a source electrically connected to the n-2th horizontal scanning line G, respectively. (n-2) and the nth-level gate signal point Q(n), the n-3th-level gate signal point Q(n-3) controls a thin film transistor responsible for signal transmission between the upper and lower stages of the GOA circuit The opening of the T10.
  • the pull-down circuit module of the nth-level gate signal point Q(n) includes a thin film transistor T0 having a gate inputting an nth-level clock signal CK(n), and the drain and the source are electrically connected to the nth-level gate, respectively.
  • the GOA unit employs 10 thin film transistor elements.
  • a metal wire is required on the left and right sides of the display panel to transmit the first low frequency clock signal LC1 or the second low frequency clock signal LC2.
  • the waveform of the nth horizontal scanning line G(n) can be normally output when the first low frequency clock signal LC1 is in the on state and the second low frequency clock signal LC2 is in the on state, and in both cases The waveforms of the nth horizontal scanning line G(n) substantially coincide.
  • the present invention also provides a complementary GOA circuit for flat panel display, comprising: a plurality of cascaded GOA units, controlling charging of an nth horizontal scanning line G(n) of a display area according to an nth stage GOA unit,
  • the n-stage GOA unit includes a pull-up circuit module, a pull-down circuit module, a pull-down sustain circuit module, a pull-up control circuit module, a pull-down circuit module of the nth gate signal point Q(n), and a bootstrap capacitor Cbl; Pull circuit module, pull-down circuit module, pull-down sustain circuit module, pull-down circuit module of n-th gate signal point Q(n), and bootstrap capacitor Cbl and n-th gate signal point Q(n) and the first
  • the n-level horizontal scanning line G(n) is electrically connected
  • the pull-up control circuit module is electrically connected to the n-th gate signal point Q(n);
  • the pull-up circuit module includes: directly controlling to the display area n-th horizontal scanning line G(n)
  • the gate transistor T1 for charging is electrically connected to the nth gate signal point Q(n), and the drain and the source of the thin film transistor T1 are respectively input to the nth clock signal CK(n) and connected thereto.
  • the scan line G(n) is charged;
  • the pull-down circuit module includes: a thin film transistor T3 that discharges the nth horizontal scanning line G(n) at the end of charging and a pair of nth gate signal points Q(n)
  • the thin film transistor T4 is electrically connected to the n+2 horizontal scanning line G(n+2), and the drain and the source are electrically connected to the nth horizontal scanning line G(n), respectively.
  • the gate of the thin film transistor T4 is electrically connected to the n+2th horizontal scanning line G(n+2), and the drain and the source of the thin film transistor T4 are respectively connected to the nth stage gate signal Point Q(n) and the input DC low voltage VSS, and the thin film transistor T3 and the thin film transistor T4 can be discharged when the n+2th horizontal scanning line G(n+2) is at a high potential;
  • the pull-down sustaining circuit module includes: a thin film transistor ⁇ 5 whose gate is electrically connected to the first circuit point P1, and the drain and the source are respectively connected to the n-th horizontal scanning line G(n) and the input DC low voltage VSS;
  • the transistor T6 has a gate electrically connected to the n-th gate signal point Q(n), and a drain and a source electrically connected to the second circuit point K1 and the input DC low voltage VSS, respectively; the thin film transistor T7, the gate thereof
  • the gate electrode is electrically connected to the nth gate signal point Q(n), and the drain and the source are electrically connected to the first circuit point P1 and the input DC low voltage VSS, respectively; and the thin film transistor T8 is electrically connected to the gate thereof.
  • the second circuit point K1 has a drain inputting a first low frequency clock signal LCI or a second low frequency clock signal LC2, the source of which is electrically connected to the first circuit point P; the thin film transistor T9 whose gate is input with the first low frequency clock signal LC1 Or the second low frequency clock signal LC2, the drain of which is input to the first low frequency clock signal LC1 or the second low frequency clock signal LC2, the source of which is electrically connected to the second circuit point K1;
  • the first circuit point P1 may be periodically charged by the charging of the first low frequency clock signal LC1 or the second low frequency clock signal LC2, thereby controlling the opening of the thin film transistor T5 to maintain the nth horizontal scanning line G(n). a low potential during a non-charging period; the thin film transistor T6 and the thin film transistor T7 can be turned on when the nth gate signal point Q(n) is at a high potential, and the first circuit point P1 is pulled low to turn off the film
  • the transistor T5 is such that it does not affect the charging of the nth horizontal scanning line G(n);
  • the pull-up control circuit module includes a thin film transistor T10 whose gate is input to the n-3th-level gate signal point Q(n-3) The drain and the source are electrically connected to the n-2th horizontal scanning line G(n-2) and the nth gate signal point Q(n), respectively, and the n-3th gate signal point Q ( N-3) controlling the opening of the thin film transistor T10 responsible for signal transmission between the
  • the pull-down circuit module of the nth-level gate signal point Q(n) includes a thin film transistor T0 having a gate inputting an nth-level clock signal CK(n), and the drain and the source are electrically connected to the nth-level gate, respectively.
  • the GOA unit uses 10 thin film transistor elements;
  • a metal wire is needed on the left and right sides of the display panel to transmit the first low frequency clock signal LC1 or the second low frequency clock signal LC2;
  • the waveform of the nth horizontal scanning line G(n) can be normally output when the first low frequency clock signal LC1 is in the on state and the second low frequency clock signal LC2 is in the on state, and in both cases The waveforms of the nth horizontal scanning line G(n) substantially coincide.
  • the present invention provides a complementary GOA circuit for flat panel display, which reduces the GOA by complementing a pull-down sustaining circuit module (G(n) pull down) of the left and right GOA circuits of the display panel.
  • the pull-down of the circuit maintains the size of the circuit module, thereby reducing the size of the GOA circuit, and reducing the size of the GOA circuit can make the GOA circuit more suitable for narrow-border or borderless display products, and can reduce the GOA circuit area in the display panel.
  • the chance of being affected by dust during the process is conducive to the improvement of panel yield.
  • the signal transmission method between the upper and lower stages of the GOA circuit of the present invention is improved compared to the current mainstream method, and a n-3th-level gate signal point Q(n-3) having a higher peak voltage is used.
  • a n-3th-level gate signal point Q(n-3) having a higher peak voltage is used.
  • FIG. 1 is a schematic diagram of a single-stage architecture of a conventional GOA circuit for flat panel display
  • FIG. 2 is a schematic diagram of a multi-level architecture of a conventional GOA circuit for flat panel display
  • FIG. 3 is a schematic diagram of a single-stage architecture of a complementary GOA circuit for flat panel display according to the present invention
  • FIG. 4 is a timing diagram of a complementary GOA circuit for flat panel display according to the present invention
  • the gate drive module includes:
  • FIG. 3 is a schematic diagram of a single-stage architecture of a complementary GOA circuit for flat panel display of the present invention.
  • the method includes: cascading a plurality of GOA units, and controlling charging of the nth horizontal scanning line G(n) of the display area according to the nth stage GOA unit, wherein the nth stage GOA unit comprises a pull-up circuit module 1 and a pull-down circuit module 2.
  • the pull-up circuit module 1 includes: a thin film transistor T1 directly controlling charging of the n-th horizontal scanning line G(n) of the display region, the gate of which is electrically connected to the n-th gate signal point Q(n),
  • the drain and the source of the thin film transistor T1 are respectively input to the nth stage clock signal CK(n) and the nth stage horizontal scan line G(n), and the nth stage gate signal point of the gate of the thin film transistor T1
  • the potential of Q(n) may directly affect the nth-level clock signal CK(n) to charge the n-th horizontal scanning line G(n);
  • the pull-down circuit module 2 includes: the n-th horizontal scanning at the end of charging
  • the thin film transistor T3 that discharges the line G(n) and the thin film transistor T4 that discharges the nth stage gate signal point Q(n);
  • the gate of the thin film transistor T3 is electrically connected to the n+2th horizontal scanning line G (n+2), the drain
  • the pull-down sustaining circuit module 3 includes a set of thin film transistors that can maintain a low potential of the nth-level horizontal scanning line G(n) during the non-charging period of the GOA circuit.
  • the pull-down maintaining circuit module 3 includes: a thin film transistor T5 having a gate electrically connected to the first circuit point P1, and a drain and a source respectively connected to the n-th horizontal scanning line G(n) and the input DC low voltage VSS;
  • the thin film transistor T6 has a gate electrically connected to the nth gate signal point Q(n), and a drain and a source electrically connected to the second circuit point K1 and the input DC low voltage VSS, respectively;
  • the thin film transistor T7 The gate is electrically connected to the nth gate signal point Q(n), and the drain and the source are electrically connected to the first circuit point P1 and the input DC low voltage VSS, respectively; and the thin film transistor T8 has a gate electrically connected At the second circuit point K1, the drain thereof is input with
  • the pull-up control circuit module 4 includes a thin film transistor T10 whose gate is input to the n-3th-level gate signal point Q(n-3), and the drain and the source are electrically connected to the n-2th horizontal scanning line, respectively.
  • G(n-2) and nth gate signal point Q(n); the n-3th gate signal point Q(n-3) controls a film responsible for signal transmission between the upper and lower stages of the GOA circuit
  • the thin film transistor T10 can control the gate signal point Q(n-3) signal of the n-3th stage GOA circuit to be transmitted to the GOA circuit of the current stage, so that the GOA signal can be transmitted step by step;
  • the pull-down circuit module 5 of the nth-level gate signal point Q(n) includes a thin film transistor T0 whose gate is input with an nth-level clock signal CK(n), and the drain and the source are electrically connected to the n-th stage, respectively. a gate signal point Q(n) and an nth-level horizontal scan line G(n); the pull-down circuit module 5 of the n-th gate signal point Q(n) can maintain an nth-level gate signal during a non-charge period The low potential of point Q(n).
  • a bootstrap capacitor Cb1 having a bootstrap function is connected between the nth stage gate signal point Q(n) and the nth horizontal scanning line G(n), and can be at the nth horizontal scanning line G(n) potential
  • the potential of the nth-level gate signal point Q(n) is raised by the coupling effect of the bootstrap capacitor Cb1, thereby obtaining a higher n-th gate signal point Q(n) potential and a smaller GOA charging signal. Resistance delay.
  • the present invention can reduce the number of thin film transistor components of the GOA circuit by complementing the pull-down sustain circuit modules of the GOA circuits on both sides of the panel.
  • the gate of the thin film transistor T10 responsible for signal transmission between the upper and lower stages is input to the n-3th gate signal point Q(n-3), and the drain and the source are respectively electrically connected.
  • the voltage difference Vgs between the gate and the source of the thin film transistor T10 must be not less than its threshold voltage Vth, that is, Vgs-Vth ⁇ O o
  • FIG. 4 and FIG. 3 is a complementary GOA device for flat panel display according to the present invention.
  • Timing diagram of the road In Fig. 4, t1 to t4 are preparation times before charging of the nth horizontal scanning line G(n), t4 to t5 are charging times of G(n), and the nth horizontal scanning line G(n) is discharged after t5.
  • the working process of the complementary GOA circuit for flat panel display of the present invention is: When tl, the potential of the n-3th clock signal CK(n-3) starts to rise, and the n-3th gate signal point Q(n- 3) Bootstrap to a high potential (about 2 times the high potential of the n-3th horizontal scanning line G(n-3), but the drain of the thin film transistor T10 is electrically connected to the n-2th horizontal scanning line G(n-2) is low, and the nth gate signal point Q(n) is not charged.
  • the potential of the n-2th clock signal CK(n-2) starts to rise, the n-2th horizontal scanning line G(n-2) is charged to the high potential, and the n-3th stage gate signal point Q (n-3) still maintains a high bootstrap potential (significantly higher than the high potential of the n-2th horizontal scanning line G(n-2)), and the thin film transistor T10 is turned on to the nth gate signal point Q(n) ) Charging.
  • the thin film transistor T6 and the thin film transistor T7 can be turned on, thereby pulling down the potential of the first circuit point P1 to turn off the thin film transistor ⁇ 5 so as not to affect the nth horizontal scanning line.
  • G(n) is charged.
  • the potential of the n-3th clock signal CK(n-3) starts to decrease, and the potential of the n-3th gate signal point Q(n-3) also drops, the nth horizontal scanning line G(n) Maintaining a high potential, the potential of the nth gate signal point Q(n) remains substantially unchanged.
  • the potential of the nth clock signal CK(n) starts to rise, the thin film transistor T1 is turned on, the nth gate signal point Q(n) is bootstrapped to a higher potential and the thin film transistor T1 is controlled to the nth level horizontal scan.
  • Line G(n) is charged, and the nth horizontal scanning line G(n) is raised in potential.
  • the nth-level clock signal CK(n) starts to fall, the n+2th horizontal scanning line G(n+2) is raised, and the thin film transistor T3 and the thin film transistor T4 are turned on to ensure the nth horizontal scanning line G. (n) is pulled to a low potential with the nth gate signal point Q(n).
  • the thin film transistor T6 and the thin film transistor T7 are turned off after the potential of the nth gate signal point Q(n) is pulled low, and the thin film transistor T4 and the thin film transistor TO can be normally periodically turned on to maintain the nth horizontal scanning line G(n).
  • the potential of the n-3th gate signal point Q(n-3) input to the gate of the thin film transistor T10 of the pull-up control circuit module 4 in the pull-up control circuit module 4 is about n-2 after the bootstrap.
  • the horizontal scanning line G(n-2) is twice as high as V G(n-2 ), that is, 2V G(n-2 ). Therefore, the nth gate signal point Q(n) can be thinned by the thin film transistor T10.
  • the charge is approximately equal to V(i( n _ 2 )
  • the potential at which the n-th gate signal point Q(n) can be charged before the bootstrap is not easily affected by the drift of the threshold voltage Vth of the thin film transistor T10.
  • FIG. 5 is a schematic diagram of a multi-level architecture of a complementary GOA circuit for flat panel display according to the present invention.
  • 5 is a multi-level connection method of a complementary GOA circuit for flat panel display of the present invention, in which a GOA circuit is connected at both ends of each gate line of the display area (the structure of the single-stage circuit can be Referring to Figure 3), the GOA circuit can charge and discharge the scan lines from the left and right sides to achieve a uniform charging effect.
  • a metal line of the first low frequency clock signal LC1 and the second low frequency clock signal LC2, the DC low voltage VSS, and the four high frequency clock signals CK1 CKCK4 are placed on the periphery of the GOA circuits at both sides of the panel.
  • each shift register respectively outputs a gate signal for scanning corresponding scan lines in the display device, and each shift register is respectively One of the first low frequency clock signal LC1 or the second low frequency clock signal LC2, the DC low voltage VSS, and one of the four high frequency clock signals CK1 CKCK4 are electrically connected.
  • the nth stage GOA circuit respectively receives one of the first low frequency clock signal LC1 or the second low frequency clock signal LC2, the DC low voltage VSS, and one of the four high frequency clock signals CK1 CKCK4 a signal, an n-2th stage gate signal generated by the n-2th stage GOA circuit to scan a corresponding scan line G(n-2) in the display device, and an n-3th gate generated by the n-3th stage GOA circuit
  • the n+2th gate signal generated by the pole signal point Q(n-3) and the n+2th GOA circuit to scan the corresponding scan line G(n+2) in the display device, and generate the nth gate
  • the signal is to scan a corresponding scan line G(n) and an n-3th stage gate signal point Q(n) in the display device.
  • the multi-level connection method shown in FIG. 5 can ensure that the GOA signal can be transmitted step by step, and the GOA circuits of each stage can charge and discharge the horizontal scanning lines of the display area from
  • the GOA circuit shown in FIG. 2 requires two metal lines on the left and right sides of the display panel to transmit the first low frequency clock signal LC1 and the second low frequency clock signal. LC2, while the GOA circuit of the present invention as shown in FIG. 5 requires only one metal line on the left and right sides of the display panel to transmit the first low frequency clock signal LC1 or the second low frequency clock signal LC2.
  • FIG. 6 and FIG. 3, FIG. 5, and FIG. 6 are simulation diagrams of the output waveform of the complementary GOA circuit for flat panel display according to the present invention.
  • the simulation software used is Eldo SPICE software.
  • the multi-level GOA circuit is built by Eldo SPICE software, and the characteristic parameters of the amorphous silicon thin film transistor device prepared by the display panel production line are substituted, and the GOA circuit is in the on state and the first low frequency clock signal LC1.
  • the output of the nth horizontal scanning line G(n) when the second low frequency clock signal LC2 is in the on state is simulated. It can be seen from the simulation result of FIG.
  • the complementary GOA circuit for flat panel display of the present invention can normally output the nth horizontal scan when the first low frequency clock signal LC1 is in the on state and the second low frequency clock signal LC2 is in the on state.
  • the waveform of the line G(n), and the waveforms of the nth horizontal scanning line G(n) in both cases substantially coincide.
  • the Eldo SPICE software simulation results show that the GOA circuit of the present invention can normally charge the scan lines of the display panel.
  • the present invention provides a complementary GOA circuit for flat panel display, which complements the pull-down sustaining circuit module (G( ) pull down) of the left and right GOA circuits of the display panel to reduce the GOA circuit. Pull down to maintain the size of the circuit module, thereby reducing the GOA power
  • the size of the road, reducing the size of the GOA circuit can make the GOA circuit more suitable for narrow-border or borderless display products, and can reduce the chance of the GOA circuit area being affected by dust during the manufacturing process of the display panel, which is beneficial to the panel yield. Improvement.
  • the signal transmission method between the upper and lower stages of the GOA circuit of the present invention is improved compared to the current mainstream method, and a n-3th-level gate signal point Q(n-3) having a higher peak voltage is used.
  • a n-3th-level gate signal point Q(n-3) having a higher peak voltage is used.

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Abstract

一种用于平板显示的互补型GOA电路，包括级联的多个GOA单元，按照第n级GOA单元控制对显示区域第n级水平扫描线G(n)充电，该第n级GOA单元包括上拉电路模块、下拉电路模块、下拉维持电路模块、上拉控制电路模块、第n级栅极信号点Q(n)的下拉电路模块、及自举电容；该上拉电路模块、下拉电路模块、下拉维持电路模块、第n级栅极信号点Q(n)的下拉电路模块、及自举电容分别与第n级栅极信号点Q(n)及该第n级水平扫描线G(n)电性连接，该上拉控制电路模块与该第n级栅极信号点Q(n)电性连接。该用于平板显示的互补型GOA电路，可以减小GOA电路的下拉维持电路模块的尺寸，获得尺寸精简的GOA电路，使GOA电路适用于窄边框或无边框的平板显示产品。

Description

用于平板显示的互补型 GOA电路 技术领域
本发明涉及显示技术领域， 尤其涉及一种用于平板显示的互补型 GOA 电路。 背景技术
GOA (Gate Driver on Array, 阵列基板行驱动） 技术是将作为栅极开关 电路的 TFT (Thin Film Transistor, 薄膜场效应晶体管） 集成于阵列基板上， 从而省掉原先设置在阵列基板外的栅极驱动集成电路部分， 从材料成本和 工艺步骤两个方面来降低产品的成本。 GOA 技术是目前 TFT-LCD (Thin Film Transistor-Liquid Crystal Display, 薄膜场效应晶体管液晶显示器） 技术 领域常用的一种栅极驱动电路技术， 其制作工艺简单， 具有良好的应用前 景。 GOA电路的功能主要包括： 利用上一行栅线输出的高电平信号对移位 寄存器单元中的电容充电， 以使本行栅线输出高电平信号， 再利用下一行 栅线输出的高电平信号实现复位。
GO A技术可以使用显示面板的现有制程将控制水平扫描线的驱动电路 制作在面板显示区周围的基板上， 使之替代 IC (integrated circuit, 集成电 路） 来完成水平扫描线的驱动。 GOA技术能简化显示面板的制作工序， 降 低成本， 并可使显示面板更适合制作窄边框或无边框的显示产品， 近年来 在平板显示领域得到广泛应用。
请参阅图 1， 为现有用于平板显示的 GOA电路的单级架构示意图。 包 括： 级联的多个 GOA单元， 按照第 n级 GOA单元控制对显示区域第 n级 水平扫描线 G(n)充电， 该第 n级 GOA单元包括上拉电路模块 100、 下拉电 路模块 200、 下拉維持电路模块 300、 上拉控制电路模块 400、 第 n级栅极 信号点 Q(n)的下拉电路模块 500、 及自举电容 Cb ; 该上拉电路模块 100、 下拉維持电路模块 300及自举电容 Cb分别与第 n级栅极信号点 Q(n)和该第 n级水平扫描线 G(n)连接， 该下拉电路模块 200、 上拉控制电路模块 400、 及第 n级栅极信号点 Q(n)的下拉电路模块 500分别与该第 n级栅极信号点 Q(n)连接；
所述上拉电路模块 100 包括： 直接控制给显示区域第 n级水平扫描线 G(n)进行充电的薄膜晶体管 T21，其栅极电性连接于第 n级栅极信号点 Q(n)， 薄膜晶体管 T21 的漏极和源极分别输入该第 n级时钟信号 CK(n)和连接该 第 n级水平扫描线 G(n)，所述薄膜晶体管 T21栅极的第 n级栅极信号点 Q(n) 的电位可直接影响该第 n级时钟信号 CK(n)对第 n级水平扫描线 G(n)充电； 所述下拉电路模块 200包括对第 n级栅极信号点 Q(n)进行放电的薄膜 晶体管 Τ41， 薄膜晶体管 T41 的栅极电性连接于该第 η+2 级水平扫描线 G(n+2), 薄膜晶体管 T41的漏极和源极分别连接第 n级栅极信号点 Q(n)和 输入直流低电压 VSS， 薄膜晶体管 T41可以在第 n+2级水平扫描线 G(n+2) 处于高电位时打开进行放电；
所述下拉維持电路模块 300包括的一组薄膜晶体管可以在 GOA电路非 充电时期保持第 n级栅极信号点 Q(n)与第 n级水平扫描线 G(n)的低电位。 所述下拉維持电路模块 300包括： 薄膜晶体管 T32， 其栅极电性连接于第一 电路点 Ρ， 漏极和源极分别连接第 η级水平扫描线 G(n)和输入直流低电压 VSS ; 薄膜晶体管 T33， 其栅极电性连接于第二电路点 Κ， 漏极和源极分别 电性连接于第 η 级水平扫描线 G(n)和输入直流低电压 VSS ; 薄膜晶体管 T42， 其栅极电性连接于第一电路点 P， 漏极和源极分别电性连接于第 n级 水平扫描线 G(n)和第 n级栅极信号点 Q(n) ; 薄膜晶体管 T43， 其栅极电性 连接于第二电路点 κ， 漏极和源极分别电性连接于第 η级水平扫描线 G(n) 和第 n级栅极信号点 Q(n) ; 薄膜晶体管 T52， 其栅极电性连接于第 η级栅 极信号点 Q(n)， 漏极和源极分别电性连接于第一电路点 P和输入直流低电 压 VSS ; 薄膜晶体管 T62， 其栅极电性连接于第 η级栅极信号点 Q(n)， 漏 极和源极分别电性连接于第二电路点 K和输入直流低电压 VSS ; 薄膜晶体 管 T53， 其栅极输入第一低频时钟信号 LC1， 漏极和源极分别输入第一低频 时钟信号 LC1 和连接第一电路点 P ; 薄膜晶体管 T54， 其栅极输入第二低 频时钟信号 LC2， 漏极和源极分别输入第一低频时钟信号 LC1和连接第一 电路点 P ; 薄膜晶体管 T63， 其栅极输入第二低频时钟信号 LC2， 漏极和源 极分别输入第二低频时钟信号 LC2和连接第二电路点 K; 薄膜晶体管 T64， 其栅极输入第一低频时钟信号 LC1， 漏极和源极分别输入第二低频时钟信 号 LC2和连接第二电路点 K;
所述上拉控制电路模块 400 包括薄膜晶体管 Tl l， 其栅极输入来自第 η-2级 GOA单元的开动信号 ST(n-2)， 漏极和源极分别连接第 n-2级水平扫 描线 G(n-2)和第 n级栅极信号点 Q(n)；
所述第 n级栅极信号点 Q(n)的下拉电路模块 500包括薄膜晶体管 T22， 其栅极电性连接于该第 η级栅极信号点 Q(n)， 漏极和源极分别输入第 n级 时钟信号 CK(n)和输出开动信号 ST(n)。
工作时， 所述下拉維持电路模块 300 中的第一电路点 P与第二电路点 K交替受第一低频时钟信号 LCI与第二低频时钟信号 LC2的充电而处于高 电位， 从而交替控制薄膜晶体管 T32&T42或 T33&T43的打开， 以維持第 n 级水平扫描线 G(n)或第 n级栅极信号点 Q(n)在非充电时期的低电位， 并避 免薄膜晶体管长时间受栅极电压应力的影响； 薄膜晶体管 T52 与薄膜晶体 管 T62可在第 n级栅极信号点 Q(n)处于高电位时打开， 而将第一电路点？、 第二电路点 K的电位拉低以关闭薄膜晶体管 T32、 薄膜晶体管 Τ42、 薄膜 晶体管 Τ33、 及薄膜晶体管 Τ43， 使之不影响第 η级水平扫描线 G(n)和第 η 级栅极信号点 Q(n)充电； 所述薄膜晶体管 T11与薄膜晶体管 T22可以控制 将前级 GOA电路的开动信号 ST传递给本级 GOA电路，使 GOA电路可以 逐级充放电； 所述第 n级栅极信号点 Q(n)与第 n级水平扫描线 G(n)之间所 连接的有自举功能的自举电容 Cb， 可在第 n级水平扫描线 G(n)电位提升时 通过自举电容 Cb的耦合效应使第 n级栅极信号点 Q(n)电位提升，从而获得 更高的第 n级栅极信号点 Q(n)电位及更小的 GOA充电信号的阻容延迟（RC delay)。
如图 1所示的用于平板显示的 GOA电路单级架构中 GOA单元采用 14 个薄膜晶体管 （Thin Film Transistor, TFT) 元件。
对于目前大部分的 GOA电路， 例如图 1所示的 GOA电路， 上拉控制 电路模块 400 中薄膜晶体管 T11栅极的峰值电位约等于第 n-2级水平扫描 线 G(n-2)的电位 VG(n-2), 因此， 第 n级栅极信号点 Q(n)可被薄膜晶体管 T11 充至的电位约等于 V(i(n_2)-Vth， 第 n级栅极信号点 Q(n)在自举前可被充至的 电位易受到薄膜晶体管 T11阈值电压 Vth漂移的影响。
请参阅图 2， 为现有用于平板显示的 GOA电路的多级架构示意图。 图 2给出了现有用于平板显示的 GOA电路的一种多级连接方法， 第一低频时 钟信号 LC1、 第一低频时钟信号 LC2、 直流低电压 VSS、 及 4个高频时钟 信号 CK1〜CK4的金属线放置于面板左右两侧各级 GOA电路的外围。 数个 提供数据信号的数据线， 数个提供扫描信号的扫描线， 数个像素 P 阵列排 布， 每一像素 P 电性连接于一条数据线及一条扫描线； 数个移位寄存器依 序排列 S(n-3)、 S(n-2)、 S(n-l), S(n), 每一移位寄存器分别输出一栅极信号， 以扫描显示装置中对应的扫描线 （gate line) , 各移位寄存器分别电性连接 第一低频时钟信号 LC1、 第二低频时钟信号 LC2、 直流低电压 VSS、 四个 高频时钟信号 CK1〜CK4中的一个高频时钟信号。 具体地， 第 n级 GOA电 路分别接受第一低频时钟信号 LC1、 第二低频时钟信号 LC2、 直流低电压 VSS、 高频时钟信号 CK1〜CK4中的 1个高频时钟信号、 第 n-2级 GOA电 路产生的 G(n-2)信号和开动信号 ST(n-2)、第 n+2级 GOA电路产生的 G(n+2) 信号， 并产生 G(n)、 ST(n)和 Q(n)信号。
由此可见，现有用于平板显示的 GOA电路中使用的薄膜晶体管元件数 量较多， 并且在显示面板的左、 右两侧都需要两条金属线来传输第一低频 时钟信号 LC1与第二低频时钟信号 LC2， 既不利于制作成本的降低， 也不 利于 GOA电路尺寸的縮减。 发明内容
本发明的目的在于提供一种用于平板显示的互补型 GOA电路， 可以减 小 GOA电路的下拉維持电路模块的尺寸，可以获得尺寸精简的 GOA电路， 使 GOA电路适合用于窄边框或无边框的平板显示产品。
为实现上述目的， 本发明提供一种用于平板显示的互补型 GOA电路， 包括： 级联的多个 GOA单元， 按照第 n级 GOA单元控制对显示区域第 n 级水平扫描线 G(n)充电， 该第 n级 GOA单元包括上拉电路模块、 下拉电路 模块、 下拉維持电路模块、 上拉控制电路模块、 第 n级栅极信号点 Q(n)的 下拉电路模块、 及自举电容 Cbl ; 所述上拉电路模块、 下拉电路模块、 下 拉維持电路模块、第 n级栅极信号点 Q(n)的下拉电路模块、及自举电容 Cbl 分别与第 n级栅极信号点 Q(n)及该第 n级水平扫描线 G(n)电性连接， 所述 上拉控制电路模块与该第 n级栅极信号点 Q(n)电性连接。
所述上拉电路模块包括： 直接控制给显示区域第 n级水平扫描线 G(n) 进行充电的薄膜晶体管 Tl， 其栅极电性连接于第 η级栅极信号点 Q(n)， 薄 膜晶体管 T1的漏极和源极分别输入该第 n级时钟信号 CK(n)和连接该第 n 级水平扫描线 G(n)，所述薄膜晶体管 T1栅极的第 n级栅极信号点 Q(n)的电 位可直接影响该第 n级时钟信号 CK(n)对第 n级水平扫描线 G(n)充电。
所述下拉电路模块包括： 在充电结束时对第 n级水平扫描线 G(n)进行 放电的薄膜晶体管 T3 与对第 n级栅极信号点 Q(n)进行放电的薄膜晶体管 T4; 薄膜晶体管 T3 的栅极电性连接于第 n+2级水平扫描线 G(n+2)， 漏极 和源极分别电性连接第 n级水平扫描线 G(n)与输入直流低电压 VSS ; 薄膜 晶体管 T4的栅极电性连接于该第 n+2级水平扫描线 G(n+2)， 薄膜晶体管 T4的漏极和源极分别连接第 n级栅极信号点 Q(n)和输入直流低电压 VSS， 薄膜晶体管 T3与薄膜晶体管 T4可以在第 n+2级水平扫描线 G(n+2)处于高 电位时 4τ开进行放电。
所述下拉維持电路模块包括： 薄膜晶体管 Τ5， 其栅极电性连接于第一 电路点 Pl， 漏极和源极分别连接第 η级水平扫描线 G(n)和输入直流低电压 VSS ; 薄膜晶体管 T6， 其栅极电性连接于第 η级栅极信号点 Q(n)， 漏极和 源极分别电性连接于第二电路点 K1 和输入直流低电压 VSS ; 薄膜晶体管 T7， 其栅极电性连接于第 η级栅极信号点 Q(n)， 漏极和源极分别电性连接 于第一电路点 P1和输入直流低电压 VSS ; 薄膜晶体管 T8， 其栅极电性连 接于第二电路点 Kl，其漏极输入第一低频时钟信号 LCI或第二低频时钟信 号 LC2， 其源极电性连接第一电路点 P ; 薄膜晶体管 T9， 其栅极输入第一 低频时钟信号 LC1或第二低频时钟信号 LC2， 其漏极输入第一低频时钟信 号 LC1或第二低频时钟信号 LC2， 其源极电性连接第二电路点 Kl。
所述第一电路点 PI可以周期性受第一低频时钟信号 LCI或第二低频时 钟信号 LC2的充电而处于高电位， 从而控制薄膜晶体管 T5的打开， 以維持 第 n级水平扫描线 G(n)在非充电时期的低电位；所述薄膜晶体管 T6与薄膜 晶体管 T7可在第 n级栅极信号点 Q(n)处于高电位时打开，而将第一电路点 P1电位拉低以关闭薄膜晶体管 T5，使之不影响第 n级水平扫描线 G(n)充电。
所述上拉控制电路模块包括薄膜晶体管 T10，其栅极输入第 η-3级栅极 信号点 Q(n-3)， 漏极和源极分别电性连接第 n-2级水平扫描线 G(n-2)和第 n 级栅极信号点 Q(n)， 所述第 n-3级栅极信号点 Q(n-3)控制负责 GOA电路的 上、 下级之间信号传递的薄膜晶体管 T10的打开。
所述第 n级栅极信号点 Q(n)的下拉电路模块包括薄膜晶体管 T0， 其栅 极输入第 η级时钟信号 CK(n)，漏极和源极分别电性连接于第 n级栅极信号 点 Q(n)与第 n级水平扫描线 G(n)。
所述 GOA单元采用 10个薄膜晶体管元件。
在显示面板的左、 右两侧都需要一条金属线来传输第一低频时钟信号 LC1或第二低频时钟信号 LC2。
采用 Eldo SPICE软件模拟， 在第一低频时钟信号 LC1处于开启状态时 及第二低频时钟信号 LC2处于开启状态时均能正常输出第 n级水平扫描线 G(n)的波形， 且两种情况下的第 n级水平扫描线 G(n)的波形基本重合。
本发明还提供一种用于平板显示的互补型 GOA电路， 包括： 级联的多 个 GOA单元，按照第 n级 GOA单元控制对显示区域第 n级水平扫描线 G(n) 充电， 该第 n级 GOA单元包括上拉电路模块、 下拉电路模块、 下拉維持电 路模块、 上拉控制电路模块、 第 n级栅极信号点 Q(n)的下拉电路模块、 及 自举电容 Cbl ; 所述上拉电路模块、 下拉电路模块、 下拉維持电路模块、 第 n级栅极信号点 Q(n)的下拉电路模块、 及自举电容 Cbl分别与第 n级栅 极信号点 Q(n)及该第 n级水平扫描线 G(n)电性连接， 所述上拉控制电路模 块与该第 n级栅极信号点 Q(n)电性连接；
所述上拉电路模块包括： 直接控制给显示区域第 n级水平扫描线 G(n) 进行充电的薄膜晶体管 Tl， 其栅极电性连接于第 η级栅极信号点 Q(n)， 薄 膜晶体管 T1的漏极和源极分别输入该第 n级时钟信号 CK(n)和连接该第 n 级水平扫描线 G(n)，所述薄膜晶体管 T1栅极的第 n级栅极信号点 Q(n)的电 位可直接影响该第 n级时钟信号 CK(n)对第 n级水平扫描线 G(n)充电； 所述下拉电路模块包括： 在充电结束时对第 n级水平扫描线 G(n)进行 放电的薄膜晶体管 T3 与对第 n级栅极信号点 Q(n)进行放电的薄膜晶体管 T4 ; 薄膜晶体管 T3 的栅极电性连接于第 n+2级水平扫描线 G(n+2)， 漏极 和源极分别电性连接第 n级水平扫描线 G(n)与输入直流低电压 VSS ; 薄膜 晶体管 T4的栅极电性连接于该第 n+2级水平扫描线 G(n+2)， 薄膜晶体管 T4的漏极和源极分别连接第 n级栅极信号点 Q(n)和输入直流低电压 VSS， 薄膜晶体管 T3与薄膜晶体管 T4可以在第 n+2级水平扫描线 G(n+2)处于高 电位时 4τ开进行放电；
所述下拉維持电路模块包括： 薄膜晶体管 Τ5， 其栅极电性连接于第一 电路点 Pl， 漏极和源极分别连接第 η级水平扫描线 G(n)和输入直流低电压 VSS ; 薄膜晶体管 T6， 其栅极电性连接于第 η级栅极信号点 Q(n)， 漏极和 源极分别电性连接于第二电路点 K1 和输入直流低电压 VSS ; 薄膜晶体管 T7， 其栅极电性连接于第 η级栅极信号点 Q(n)， 漏极和源极分别电性连接 于第一电路点 P1和输入直流低电压 VSS ; 薄膜晶体管 T8， 其栅极电性连 接于第二电路点 Kl，其漏极输入第一低频时钟信号 LCI或第二低频时钟信 号 LC2， 其源极电性连接第一电路点 P ; 薄膜晶体管 T9， 其栅极输入第一 低频时钟信号 LC1或第二低频时钟信号 LC2， 其漏极输入第一低频时钟信 号 LC1或第二低频时钟信号 LC2， 其源极电性连接第二电路点 K1 ;
所述第一电路点 P1可以周期性受第一低频时钟信号 LC1或第二低频时 钟信号 LC2的充电而处于高电位， 从而控制薄膜晶体管 T5的打开， 以維持 第 n级水平扫描线 G(n)在非充电时期的低电位；所述薄膜晶体管 T6与薄膜 晶体管 T7可在第 n级栅极信号点 Q(n)处于高电位时打开，而将第一电路点 P1电位拉低以关闭薄膜晶体管 T5，使之不影响第 n级水平扫描线 G(n)充电； 所述上拉控制电路模块包括薄膜晶体管 T10，其栅极输入第 η-3级栅极 信号点 Q(n-3)， 漏极和源极分别电性连接第 n-2级水平扫描线 G(n-2)和第 n 级栅极信号点 Q(n)， 所述第 n-3级栅极信号点 Q(n-3)控制负责 GOA电路的 上、 下级之间信号传递的薄膜晶体管 T10的打开；
所述第 n级栅极信号点 Q(n)的下拉电路模块包括薄膜晶体管 T0， 其栅 极输入第 η级时钟信号 CK(n)，漏极和源极分别电性连接于第 n级栅极信号 点 Q(n)与第 n级水平扫描线 G(n) ; 所述 GOA单元采用 10个薄膜晶体管元件；
在显示面板的左、 右两侧都需要一条金属线来传输第一低频时钟信号 LC1或第二低频时钟信号 LC2 ;
采用 Eldo SPICE软件模拟， 在第一低频时钟信号 LC1处于开启状态时 及第二低频时钟信号 LC2处于开启状态时均能正常输出第 n级水平扫描线 G(n)的波形， 且两种情况下的第 n级水平扫描线 G(n)的波形基本重合。
本发明的有益效果： 本发明提供一种用于平板显示的互补型 GOA 电 路，通过显示面板左右两边 GOA电路的下拉維持电路模块（ G(n) pull down) 进行互补的方法， 来减小 GOA电路的下拉維持电路模块的尺寸， 从而縮减 GOA电路的尺寸，縮减 GOA电路的尺寸可以使 GOA电路更适合用于窄边 框或无边框的显示产品， 并且可以减少 GOA电路区在显示面板制作过程中 受尘埃影响的机会， 有利于面板良率的提升。 并且， 本发明中 GOA电路的 上、 下级之间的信号传递方法相较于目前主流的方法做了改进， 用一个峰 值电压更高的第 n-3级栅极信号点 Q(n-3)来控制负责 GOA电路的上、 下级 之间信号传递的薄膜晶体管的打开， 使 GOA电路上、 下级之间的信号传递 受薄膜晶体管阈值电压漂移的影响较目前方法更小， 因此， 可使 GOA电路 的输出受薄膜晶体管元件阈值电压漂移的影响变小，应用本发明的 GOA电 路可以制作窄边框或无边框的平板显示产品。
为了能更进一步了解本发明的特征以及技术内容， 请参阅以下有关本 发明的详细说明与附图， 然而附图仅提供参考与说明用， 并非用来对本发 明加以限制。 附图说明
下面结合附图， 通过对本发明的具体实施方式详细描述， 将使本发明 的技术方案及其它有益效果显而易见。
附图中，
图 1为现有用于平板显示的 GOA电路的单级架构示意图；
图 2为现有用于平板显示的 GOA电路的多级架构示意图；
图 3为本发明用于平板显示的互补型 GOA电路的单级架构示意图； 图 4为本发明用于平板显示的互补型 GOA电路的时序图；
图 5为本发明用于平板显示的互补型 GOA电路的多级架构示意图； 图 6为本发明用于平板显示的互补型 GOA电路的输出波形的模拟图。 具体实施方式 为更进一步阐述本发明所采取的技术手段及其效果， 以下结合本发明 的优选实施例及其附图进行详细描述。 栅极驱动模块包括：
请参阅图 3， 为本发明用于平板显示的互补型 GOA电路的单级架构示 意图。 包括： 级联的多个 GOA单元， 按照第 n级 GOA单元控制对显示区 域第 n级水平扫描线 G(n)充电， 该第 n级 GOA单元包括上拉电路模块 1、 下拉电路模块 2、 下拉維持电路模块 3、 上拉控制电路模块 4、 第 n级栅极 信号点 Q(n)的下拉电路模块 5、 及自举电容 Cbl ; 所述上拉电路模块 1、 下 拉电路模块 2、 下拉維持电路模块 3、 第 n级栅极信号点 Q(n)的下拉电路模 块 5、 及自举电容 Cbl分别与第 n级栅极信号点 Q(n)及该第 n级水平扫描 线 G(n)电性连接， 所述上拉控制电路模块 4与该第 n级栅极信号点 Q(n)电 性连接；
所述上拉电路模块 1包括：直接控制给显示区域第 n级水平扫描线 G(n) 进行充电的薄膜晶体管 Tl， 其栅极电性连接于第 η级栅极信号点 Q(n)， 薄 膜晶体管 T1的漏极和源极分别输入该第 n级时钟信号 CK(n)和连接该第 n 级水平扫描线 G(n)，所述薄膜晶体管 T1栅极的第 n级栅极信号点 Q(n)的电 位可直接影响该第 n级时钟信号 CK(n)对第 n级水平扫描线 G(n)充电； 所述下拉电路模块 2包括： 在充电结束时对第 n级水平扫描线 G(n)进 行放电的薄膜晶体管 T3与对第 n级栅极信号点 Q(n)进行放电的薄膜晶体管 T4; 薄膜晶体管 T3 的栅极电性连接于第 n+2级水平扫描线 G(n+2)， 漏极 和源极分别电性连接第 n级水平扫描线 G(n)与输入直流低电压 VSS ; 薄膜 晶体管 T4的栅极电性连接于该第 n+2级水平扫描线 G(n+2)， 薄膜晶体管 T4的漏极和源极分别连接第 n级栅极信号点 Q(n)和输入直流低电压 VSS， 薄膜晶体管 T3与薄膜晶体管 T4可以在第 n+2级水平扫描线 G(n+2)处于高 电位时 4τ开进行放电；
所述下拉維持电路模块 3包括的一组薄膜晶体管可以在 GOA电路非充 电时期保持第 η级水平扫描线 G(n)的低电位。 所述下拉維持电路模块 3 包 括： 薄膜晶体管 T5， 其栅极电性连接于第一电路点 Pl， 漏极和源极分别连 接第 η级水平扫描线 G(n)和输入直流低电压 VSS ; 薄膜晶体管 T6， 其栅极 电性连接于第 η级栅极信号点 Q(n)， 漏极和源极分别电性连接于第二电路 点 K1和输入直流低电压 VSS ; 薄膜晶体管 T7， 其栅极电性连接于第 η级 栅极信号点 Q(n)， 漏极和源极分别电性连接于第一电路点 P1和输入直流低 电压 VSS ; 薄膜晶体管 T8， 其栅极电性连接于第二电路点 Kl， 其漏极输 入第一低频时钟信号 LC1或第二低频时钟信号 LC2， 其源极电性连接第一 电路点 P; 薄膜晶体管 T9， 其栅极输入第一低频时钟信号 LCI或第二低频 时钟信号 LC2， 其漏极输入第一低频时钟信号 LC1 或第二低频时钟信号 LC2, 其源极电性连接第二电路点 K1 ; 所述第一电路点 P1可以周期性受第 一低频时钟信号 LC1或第二低频时钟信号 LC2的充电而处于高电位， 从而 控制薄膜晶体管 T5的打开， 以維持第 n级水平扫描线 G(n)在非充电时期的 低电位， 并避免薄膜晶体管长时间受栅极电压应力的影响； 所述薄膜晶体 管 T6与薄膜晶体管 T7可在第 n级栅极信号点 Q(n)处于高电位时打开， 而 将第一电路点 P1 电位拉低以关闭薄膜晶体管 T5， 使之不影响第 η级水平 扫描线 G(r 充电。
所述上拉控制电路模块 4包括薄膜晶体管 T10，其栅极输入第 n-3级栅 极信号点 Q(n-3)，漏极和源极分别电性连接第 n-2级水平扫描线 G(n-2)和第 n级栅极信号点 Q(n) ; 所述第 n-3级栅极信号点 Q(n-3)控制负责 GOA电路 的上、 下级之间信号传递的薄膜晶体管 T10 的打开， 所述薄膜晶体管 T10 可以控制将第 n-3级 GOA电路的栅极信号点 Q(n-3)信号传递给本级 GOA 电路， 使 GOA信号可以逐级传递；
所述第 n级栅极信号点 Q(n)的下拉电路模块 5包括薄膜晶体管 T0， 其 栅极输入第 η级时钟信号 CK(n)，漏极和源极分别电性连接于第 n级栅极信 号点 Q(n)与第 n级水平扫描线 G(n) ; 所述第 n级栅极信号点 Q(n)的下拉电 路模块 5可以在非充电时期維持第 n级栅极信号点 Q(n)的低电位。
所述第 n级栅极信号点 Q(n)与第 n级水平扫描线 G(n)之间连接有自举 功能的自举电容 Cbl， 可在第 n级水平扫描线 G(n)电位提升时通过自举电 容 Cbl的耦合效应使第 n级栅极信号点 Q(n)电位提升， 从而获得更高的第 n级栅极信号点 Q(n)电位及更小的 GOA充电信号的阻容延迟。
图 4所示的本发明的 GOA电路单级架构中 GOA单元仅用了 10个薄膜 晶体管元件， 而如图 1 所示的目前用于平板显示的 GOA 电路单级架构中 GOA单元采用 14个薄膜晶体管元件。 由此可见， 本发明可以通过显示面 板两侧 GOA电路的下拉維持电路模块互补的方法来减少 GOA电路的薄膜 晶体管元件个数。
如图 3所示， 本发明中负责上、 下级间信号传递的薄膜晶体管 T10的 栅极输入第 n-3级栅极信号点 Q(n-3)， 漏极和源极分别电性连接第 n-2级水 平扫描线 G(n-2)和第 n级栅极信号点 Q(n); 根据半导体器件物理常识， 如 果要使第 n级栅极信号点 Q(n)接受到来自薄膜晶体管 T10的充电， 薄膜晶 体管 T10 的栅极与源极间的电压差 Vgs 须不小于其阈值电压 Vth， 即 Vgs-Vth^ O o
请参阅图 4并结合图 3， 图 4为本发明用于平板显示的互补型 GOA电 路的时序图。图 4中 tl〜t4为第 n级水平扫描线 G(n)充电前的准备时间， t4〜t5 为 G(n)的充电时间， t5后第 n级水平扫描线 G(n)被放电。 本发明用于平板 显示的互补型 GOA电路的工作过程为： tl 时， 第 n-3级时钟信号 CK(n-3) 的电位开始抬升， 第 n-3级栅极信号点 Q(n-3)自举到高电位（约等于 2倍第 n-3级水平扫描线 G(n-3)的高电位）， 但薄膜晶体管 T10的漏极电性连接的 第 n-2级水平扫描线 G(n-2)为低电位， 第 n级栅极信号点 Q(n)未充电。 t2 时，第 n-2级时钟信号 CK(n-2)的电位开始抬升，第 n-2级水平扫描线 G(n-2) 被充至高电位， 第 n-3级栅极信号点 Q(n-3)仍維持高的自举电位（明显高于 第 n-2级水平扫描线 G(n-2)的高电位）， 薄膜晶体管 T10打开给第 n级栅极 信号点 Q(n)充电。 第 n级栅极信号点 Q(n)电位抬升后， 可打开薄膜晶体管 T6与薄膜晶体管 T7， 从而拉低第一电路点 P1电位以关闭薄膜晶体管 Τ5， 使之不影响第 η级水平扫描线 G(n)充电。 t3时， 第 n-3级时钟信号 CK(n-3) 的电位开始下降， 第 n-3级栅极信号点 Q(n-3)的电位也下降， 第 n级水平扫 描线 G(n)維持高电位， 第 n级栅极信号点 Q(n)电位基本保持不变。 t4时， 第 n级时钟信号 CK(n)的电位开始抬升， 薄膜晶体管 T1打开， 第 n级栅极 信号点 Q(n)自举到更高电位并控制薄膜晶体管 T1给第 n级水平扫描线 G(n) 充电， 第 n级水平扫描线 G(n)电位抬升。 t5时， 第 n级时钟信号 CK(n)开 始下降， 第 n+2级水平扫描线 G(n+2)电位抬升， 薄膜晶体管 T3与薄膜晶体 管 T4打开，以确保第 n级水平扫描线 G(n)与第 n级栅极信号点 Q(n)被拉至 低电位。 薄膜晶体管 T6与薄膜晶体管 T7在第 n级栅极信号点 Q(n)电位拉 低后关闭， 薄膜晶体管 T4与薄膜晶体管 TO可正常周期性打开， 以維持第 n级水平扫描线 G(n)与第 n级栅极信号点 Q(n)在非充电时期的低电位。
如图 4所示， 本发明上拉控制电路模块 4中薄膜晶体管 T10的栅极输 入的第 n-3 级栅极信号点 Q(n-3)在自举后的电位约是第 n-2 级水平扫描线 G(n-2)高电位 VG(n-2)的 2倍， 即 2VG(n-2) ， 因此， 第 n级栅极信号点 Q(n)可 被薄膜晶体管 T10充至约等于 V(i(n_2)， 第 n级栅极信号点 Q(n)在自举前可 被充至的电位不易受到薄膜晶体管 T10阈值电压 Vth漂移的影响。
请参阅图 5并结合图 3， 图 5为本发明用于平板显示的互补型 GOA电 路的多级架构示意图。 图 5给出了本发明用于平板显示的互补型 GOA电路 的一种多级连接方法，显示区域的每条扫描线（gate line)的两端连接有 GOA 电路 （其单级电路的架构可参见图 3)， GOA电路可以从左、 右两边对扫描 线进行充电和放电， 以获得均匀的充电效果。 第一低频时钟信号 LC1 与第 二低频时钟信号 LC2中的一个低频时钟信号、 直流低电压 VSS、 及四个高 频时钟信号 CK1〜CK4的金属线放置于面板两侧各级 GOA电路的外围。 数 个提供数据信号的数据线， 数个提供扫描信号的扫描线， 数个像素 P 阵列 排布， 每一像素 p 电性连接于一条数据线及一条扫描线； 数个移位寄存器 依序排列 S(n-3)、 S(n-2)、 S(n-l), S(n), 每一移位寄存器分别输出一栅极信 号， 以扫描显示装置中对应的扫描线， 各移位寄存器分别电性连接第一低 频时钟信号 LC1或第二低频时钟信号 LC2中的一个低频时钟信号、 直流低 电压 VSS、 四个高频时钟信号 CK1〜CK4中的一个高频时钟信号。 具体地， 第 n级 GOA电路分别接受第一低频时钟信号 LC1或第二低频时钟信号 LC2 中的一个低频时钟信号、 直流低电压 VSS、 四个高频时钟信号 CK1〜CK4 中的一个高频时钟信号、 第 n-2级 GOA电路产生的第 n-2级栅极信号以扫 描显示装置中对应的扫描线 G(n-2)、 第 n-3级 GOA电路产生的第 n-3级栅 极信号点 Q(n-3)、第 n+2级 GOA电路产生的第 n+2级栅极信号以扫描显示 装置中对应的扫描线 G(n+2)， 并产生第 n级栅极信号以扫描显示装置中对 应的扫描线 G(n)和第 n-3级栅极信号点 Q(n)。 图 5所示的多级连接方法可 以保证 GOA信号能逐级传递， 并且各级 GOA电路可以逐级从左、 右两边 对显示区的水平扫描线进行充电和放电。
与背景技术中图 2所示的 GOA电路相比， 图 2所示的 GOA电路在显 示面板的左、 右两侧都需要两条金属线来传输第一低频时钟信号 LC1 与第 二低频时钟信号 LC2，而如图 5所示的本发明的 GOA电路在显示面板的左、 右两侧都仅需要一条金属线来传输第一低频时钟信号 LC1或第二低频时钟 信号 LC2。
请参阅图 6 并结合图 3、 图 5， 图 6 为本发明用于平板显示的互补型 GOA电路的输出波形的模拟图， 采用的模拟软件为 Eldo SPICE软件。依照 本发明用 Eldo SPICE软件建立多级 GOA电路， 并代入某显示面板生产线 所制备的非晶硅薄膜晶体管元件的特性参数， 对 GOA电路在第一低频时钟 信号 LC1处于开启 （on) 状态及第二低频时钟信号 LC2处于打开启状态时 的第 n级水平扫描线 G(n)的输出进行模拟。 由图 6的模拟结果可见， 本发 明用于平板显示的互补型 GOA电路在第一低频时钟信号 LC1 处于开启状 态时及第二低频时钟信号 LC2处于开启状态时均能正常输出第 n级水平扫 描线 G(n)的波形，且两种情况下的第 n级水平扫描线 G(n)的波形基本重合。 Eldo SPICE软件模拟结果显示本发明 GOA 电路可以正常给显示面板的扫 描线充电。
综上所述， 本发明提供一种用于平板显示的互补型 GOA电路， 通过显 示面板左右两边 GOA电路的下拉維持电路模块（G( ) pull down)进行互补 的方法， 来减小 GOA电路的下拉維持电路模块的尺寸， 从而縮减 GOA电 路的尺寸， 縮减 GOA电路的尺寸可以使 GOA电路更适合用于窄边框或无 边框的显示产品， 并且可以减少 GOA电路区在显示面板制作过程中受尘埃 影响的机会， 有利于面板良率的提升。 并且， 本发明中 GOA电路的上、 下 级之间的信号传递方法相较于目前主流的方法做了改进， 用一个峰值电压 更高的第 n-3级栅极信号点 Q(n-3)来控制负责 GOA电路的上、 下级之间信 号传递的薄膜晶体管的打开， 使 GOA电路上、 下级之间的信号传递受薄膜 晶体管阈值电压漂移的影响较目前方法更小， 因此， 可使 GOA电路的输出 受薄膜晶体管元件阈值电压漂移的影响变小， 应用本发明的 GOA电路可以 制作窄边框或无边框的平板显示产品。
以上所述， 对于本领域的普通技术人员来说， 可以根据本发明的技术 方案和技术构思作出其他各种相应的改变和变形， 而所有这些改变和变形 都应属于本发明权利要求的保护范围。

Claims

权 利 要 求
1、 一种用于平板显示的互补型 GOA电路， 包括： 级联的多个 GOA单 元， 按照第 n级 GOA单元控制对显示区域第 n级水平扫描线充电， 该第 n 级 GOA单元包括上拉电路模块、 下拉电路模块、 下拉維持电路模块、 上拉 控制电路模块、 第 n 级栅极信号点的下拉电路模块、 及自举电容； 所述上 拉电路模块、 下拉电路模块、 下拉維持电路模块、 第 n 级栅极信号点的下 拉电路模块、 及自举电容分别与第 n级栅极信号点及该第 n级水平扫描线 电性连接， 所述上拉控制电路模块与该第 n级栅极信号点电性连接。
2、 如权利要求 1所述的用于平板显示的互补型 GOA电路， 其中， 所 述上拉电路模块包括： 直接控制给显示区域第 n 级水平扫描线进行充电的 薄膜晶体管， 其栅极电性连接于第 n 级栅极信号点， 薄膜晶体管的漏极和 源极分别输入该第 n级时钟信号和连接该第 n级水平扫描线， 所述薄膜晶 体管栅极的第 n级栅极信号点的电位可直接影响该第 n级时钟信号对第 n 级水平扫描线充电。
3、 如权利要求 1所述的用于平板显示的互补型 GOA电路， 其中， 所 述下拉电路模块包括： 在充电结束时对第 n 级水平扫描线进行放电的薄膜 晶体管与对第 n 级栅极信号点进行放电的薄膜晶体管； 薄膜晶体管的栅极 电性连接于第 n+2级水平扫描线， 漏极和源极分别电性连接第 n级水平扫 描线与输入直流低电压； 薄膜晶体管的栅极电性连接于该第 n+2 级水平扫 描线， 薄膜晶体管的漏极和源极分别连接第 n 级栅极信号点和输入直流低 电压， 薄膜晶体管与薄膜晶体管可以在第 n+2 级水平扫描线处于高电位时
4丁开进行放电。
4、 如权利要求 1所述的用于平板显示的互补型 GOA电路， 其中， 所 述下拉維持电路模块包括： 薄膜晶体管， 其栅极电性连接于第一电路点， 漏极和源极分别连接第 n 级水平扫描线和输入直流低电压； 薄膜晶体管， 其栅极电性连接于第 n 级栅极信号点， 漏极和源极分别电性连接于第二电 路点和输入直流低电压； 薄膜晶体管， 其栅极电性连接于第 n 级栅极信号 点， 漏极和源极分别电性连接于第一电路点和输入直流低电压； 薄膜晶体 管， 其栅极电性连接于第二电路点， 其漏极输入第一低频时钟信号或第二 低频时钟信号， 其源极电性连接第一电路点； 薄膜晶体管， 其栅极输入第 一低频时钟信号或第二低频时钟信号， 其漏极输入第一低频时钟信号或第 二低频时钟信号， 其源极电性连接第二电路点。
5、 如权利要求 4所述的用于平板显示的互补型 GOA电路， 其中， 所 述第一电路点可以周期性受第一低频时钟信号或第二低频时钟信号的充电 而处于高电位， 从而控制薄膜晶体管的打开， 以維持第 n 级水平扫描线在 非充电时期的低电位； 所述薄膜晶体管与薄膜晶体管可在第 n 级栅极信号 点处于高电位时打开， 而将第一电路点电位拉低以关闭薄膜晶体管， 使之 不影响第 n级水平扫描线充电。
6、 如权利要求 1所述的用于平板显示的互补型 GOA电路， 其中， 所 述上拉控制电路模块包括薄膜晶体管， 其栅极输入第 n-3级栅极信号点， 漏 极和源极分别电性连接第 n-2 级水平扫描线和第 n级栅极信号点， 所述第 n-3级栅极信号点控制负责 GOA电路的上、 下级之间信号传递的薄膜晶体 管的打开。
7、 如权利要求 1所述的用于平板显示的互补型 GOA电路， 其中， 所 述第 n级栅极信号点的下拉电路模块包括薄膜晶体管， 其栅极输入第 n级 时钟信号， 漏极和源极分别电性连接于第 n级栅极信号点与第 n级水平扫 描线。
8、 如权利要求 1所述的用于平板显示的互补型 GOA电路， 其中， 所 述 GOA单元采用 10个薄膜晶体管元件。
9、 如权利要求 1所述的用于平板显示的互补型 GOA电路， 其中， 在 显示面板的左、 右两侧都需要一条金属线来传输第一低频时钟信号或第二 低频时钟信号。
10、 如权利要求 1所述的用于平板显示的互补型 GOA电路， 其中， 采 用 Eldo SPICE软件模拟， 在第一低频时钟信号处于开启状态时及第二低频 时钟信号处于开启状态时均能正常输出第 n 级水平扫描线的波形， 且两种 情况下的第 n级水平扫描线的波形基本重合。
11、 一种用于平板显示的互补型 GOA电路， 包括： 级联的多个 GOA 单元， 按照第 n级 GOA单元控制对显示区域第 n级水平扫描线充电， 该第 n级 GOA单元包括上拉电路模块、 下拉电路模块、 下拉維持电路模块、 上 拉控制电路模块、 第 n 级栅极信号点的下拉电路模块、 及自举电容； 所述 上拉电路模块、 下拉电路模块、 下拉維持电路模块、 第 n 级栅极信号点的 下拉电路模块、 及自举电容分别与第 n级栅极信号点及该第 n级水平扫描 线电性连接， 所述上拉控制电路模块与该第 n级栅极信号点电性连接； 其中， 所述上拉电路模块包括： 直接控制给显示区域第 n 级水平扫描 线进行充电的薄膜晶体管， 其栅极电性连接于第 n 级栅极信号点， 薄膜晶 体管的漏极和源极分别输入该第 n级时钟信号和连接该第 n级水平扫描线， 所述薄膜晶体管栅极的第 n级栅极信号点的电位可直接影响该第 n级时钟 信号对第 n级水平扫描线充电；
其中， 所述下拉电路模块包括： 在充电结束时对第 n 级水平扫描线进 行放电的薄膜晶体管与对第 n 级栅极信号点进行放电的薄膜晶体管； 薄膜 晶体管的栅极电性连接于第 n+2 级水平扫描线， 漏极和源极分别电性连接 第 n 级水平扫描线与输入直流低电压； 薄膜晶体管的栅极电性连接于该第 n+2级水平扫描线，薄膜晶体管的漏极和源极分别连接第 n级栅极信号点和 输入直流低电压， 薄膜晶体管与薄膜晶体管可以在第 n+2 级水平扫描线处 于高电位时打开进行放电；
其中， 所述下拉維持电路模块包括： 薄膜晶体管， 其栅极电性连接于 第一电路点， 漏极和源极分别连接第 n 级水平扫描线和输入直流低电压； 薄膜晶体管， 其栅极电性连接于第 n 级栅极信号点， 漏极和源极分别电性 连接于第二电路点和输入直流低电压； 薄膜晶体管， 其栅极电性连接于第 n 级栅极信号点， 漏极和源极分别电性连接于第一电路点和输入直流低电压； 薄膜晶体管， 其栅极电性连接于第二电路点， 其漏极输入第一低频时钟信 号或第二低频时钟信号， 其源极电性连接第一电路点； 薄膜晶体管， 其栅 极输入第一低频时钟信号或第二低频时钟信号， 其漏极输入第一低频时钟 信号或第二低频时钟信号， 其源极电性连接第二电路点；
其中， 所述第一电路点可以周期性受第一低频时钟信号或第二低频时 钟信号的充电而处于高电位， 从而控制薄膜晶体管的打开， 以維持第 n 级 水平扫描线在非充电时期的低电位；所述薄膜晶体管与薄膜晶体管可在第 n 级栅极信号点处于高电位时打开， 而将第一电路点电位拉低以关闭薄膜晶 体管， 使之不影响第 n级水平扫描线充电；
其中， 所述上拉控制电路模块包括薄膜晶体管， 其栅极输入第 n-3级栅 极信号点，漏极和源极分别电性连接第 n-2级水平扫描线和第 n级栅极信号 点， 所述第 n-3级栅极信号点控制负责 GOA电路的上、 下级之间信号传递 的薄膜晶体管的打开；
其中， 所述第 n 级栅极信号点的下拉电路模块包括薄膜晶体管， 其栅 极输入第 n级时钟信号， 漏极和源极分别电性连接于第 n级栅极信号点与 第 n级水平扫描线；
其中， 所述 GOA单元采用 10个薄膜晶体管元件；
其中， 在显示面板的左、 右两侧都需要一条金属线来传输第一低频时 钟信号或第二低频时钟信号；
其中， 采用 Eldo SPICE软件模拟， 在第一低频时钟信号处于开启状态 时及第二低频时钟信号处于开启状态时均能正常输出第 n 级水平扫描线的 波形， 且两种情况下的第 n级水平扫描线的波形基本重合。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111785227A (zh) * 2020-08-12 2020-10-16 成都中电熊猫显示科技有限公司 栅极驱动电路和栅极驱动器

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9514695B2 (en) * 2014-10-31 2016-12-06 Shenzhen China Star Optoelectronics Technology Co., Ltd. Gate driver on array circuit and liquid crystal display device
CN104409056B (zh) * 2014-11-14 2017-01-11 深圳市华星光电技术有限公司 一种扫描驱动电路
CN104409058B (zh) * 2014-11-14 2017-02-22 深圳市华星光电技术有限公司 一种扫描驱动电路
CN104537992B (zh) * 2014-12-30 2017-01-18 深圳市华星光电技术有限公司 用于液晶显示装置的goa电路
CN104977768B (zh) * 2015-07-30 2018-11-06 武汉华星光电技术有限公司 液晶显示面板及其像素充电电路
CN105161060B (zh) * 2015-08-18 2017-12-15 深圳市华星光电技术有限公司 扫描驱动电路及具有该电路的液晶显示装置
CN105118465B (zh) * 2015-09-23 2018-01-30 深圳市华星光电技术有限公司 一种goa电路及其驱动方法、液晶显示器
CN105139796B (zh) 2015-09-23 2018-03-09 深圳市华星光电技术有限公司 一种goa电路、显示装置和goa电路的驱动方法
CN105161046B (zh) * 2015-10-23 2018-01-12 重庆京东方光电科技有限公司 一种显示面板、其驱动方法及显示装置
CN105405421B (zh) * 2015-11-09 2018-04-20 深圳市华星光电技术有限公司 液晶显示设备及goa电路
CN105304044B (zh) * 2015-11-16 2017-11-17 深圳市华星光电技术有限公司 液晶显示设备及goa电路
CN105405382B (zh) * 2015-12-24 2018-01-12 深圳市华星光电技术有限公司 阵列栅极驱动电路与显示面板
CN105895045B (zh) * 2016-06-12 2018-02-09 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及其驱动方法
US10297781B2 (en) * 2016-06-30 2019-05-21 Lg Display Co., Ltd. Organic light emitting display device and driving method of the same
CN106128401A (zh) * 2016-08-31 2016-11-16 深圳市华星光电技术有限公司 一种双边阵列基板行驱动电路、液晶显示面板、驱动方法
CN106297715B (zh) * 2016-09-30 2019-02-26 深圳市华星光电技术有限公司 一种三阶驱动的goa电路及液晶显示器
CN106409262A (zh) * 2016-11-28 2017-02-15 深圳市华星光电技术有限公司 Goa驱动电路及液晶显示装置
CN106486080A (zh) * 2016-12-30 2017-03-08 深圳市华星光电技术有限公司 一种实现goa 超窄边框的栅极驱动电路
CN107086028B (zh) * 2017-04-10 2018-11-20 深圳市华星光电半导体显示技术有限公司 液晶显示装置及其goa电路
CN107103887B (zh) * 2017-05-16 2020-07-03 深圳市华星光电半导体显示技术有限公司 一种goa电路以及液晶显示器
CN107221299B (zh) * 2017-07-12 2019-06-07 深圳市华星光电半导体显示技术有限公司 一种goa电路及液晶显示器
CN107369422B (zh) * 2017-08-16 2019-12-03 深圳市华星光电半导体显示技术有限公司 一种goa驱动电路及液晶显示装置
CN107808650B (zh) * 2017-11-07 2023-08-01 深圳市华星光电半导体显示技术有限公司 Goa电路
US20200035179A1 (en) * 2018-07-26 2020-01-30 Shenzhen China Star Optoelectronics Technology Co., Ltd. Liquid crystal panel including goa circuit and driving method thereof
CN111223459B (zh) 2018-11-27 2022-03-08 元太科技工业股份有限公司 移位寄存器以及栅极驱动电路
CN110047450A (zh) * 2019-04-01 2019-07-23 深圳市华星光电技术有限公司 栅极驱动电路及阵列基板
CN110111715B (zh) * 2019-04-22 2023-02-28 深圳市华星光电半导体显示技术有限公司 Goa电路及显示面板
CN110148389B (zh) * 2019-06-06 2021-10-12 京东方科技集团股份有限公司 移位寄存器、栅极驱动器、显示面板和显示装置
CN110599898A (zh) * 2019-08-20 2019-12-20 深圳市华星光电技术有限公司 栅极驱动阵列型显示面板
CN111415623B (zh) * 2020-03-31 2021-05-14 合肥京东方显示技术有限公司 像素驱动电路及其驱动方法、显示面板和显示设备
KR102740142B1 (ko) * 2020-10-21 2024-12-06 엘지디스플레이 주식회사 전계발광 표시장치
CN114842786B (zh) * 2022-04-26 2024-08-16 Tcl华星光电技术有限公司 Goa电路及显示面板
CN115862511B (zh) * 2022-11-30 2024-04-12 Tcl华星光电技术有限公司 栅极驱动电路及显示面板
CN119964520B (zh) * 2024-12-09 2025-12-30 咸阳彩虹光电科技有限公司 Goa器件、栅极驱动电路和显示面板

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110150169A1 (en) * 2009-12-22 2011-06-23 Au Optronics Corp. Shift register
CN103310755A (zh) * 2013-07-03 2013-09-18 深圳市华星光电技术有限公司 阵列基板行驱动电路
CN103680388A (zh) * 2013-12-26 2014-03-26 深圳市华星光电技术有限公司 用于平板显示的可修复的goa电路及显示装置
CN103680451A (zh) * 2013-12-18 2014-03-26 深圳市华星光电技术有限公司 用于液晶显示的goa电路及显示装置
CN103680386A (zh) * 2013-12-18 2014-03-26 深圳市华星光电技术有限公司 用于平板显示的goa电路及显示装置
CN103745700A (zh) * 2013-12-27 2014-04-23 深圳市华星光电技术有限公司 自修复型栅极驱动电路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2363214B (en) * 1999-10-29 2002-05-29 Sgs Thomson Microelectronics A method of identifying an accurate model
KR101520807B1 (ko) * 2009-01-05 2015-05-18 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시장치
US8537094B2 (en) * 2010-03-24 2013-09-17 Au Optronics Corporation Shift register with low power consumption and liquid crystal display having the same
CN101976580B (zh) * 2010-10-12 2015-06-03 友达光电股份有限公司 可增加驱动能力的第n级移位寄存器及其方法
CN102467891B (zh) * 2010-10-29 2013-10-09 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动装置及液晶显示器
KR102028992B1 (ko) * 2013-06-27 2019-10-07 엘지디스플레이 주식회사 쉬프트 레지스터

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110150169A1 (en) * 2009-12-22 2011-06-23 Au Optronics Corp. Shift register
CN103310755A (zh) * 2013-07-03 2013-09-18 深圳市华星光电技术有限公司 阵列基板行驱动电路
CN103680451A (zh) * 2013-12-18 2014-03-26 深圳市华星光电技术有限公司 用于液晶显示的goa电路及显示装置
CN103680386A (zh) * 2013-12-18 2014-03-26 深圳市华星光电技术有限公司 用于平板显示的goa电路及显示装置
CN103680388A (zh) * 2013-12-26 2014-03-26 深圳市华星光电技术有限公司 用于平板显示的可修复的goa电路及显示装置
CN103745700A (zh) * 2013-12-27 2014-04-23 深圳市华星光电技术有限公司 自修复型栅极驱动电路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111785227A (zh) * 2020-08-12 2020-10-16 成都中电熊猫显示科技有限公司 栅极驱动电路和栅极驱动器

Also Published As

Publication number Publication date
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