WO2015096452A1

WO2015096452A1 - 一种移位寄存器及其驱动方法、显示设备

Info

Publication number: WO2015096452A1
Application number: PCT/CN2014/081715
Authority: WO
Inventors: 郑亮亮; 何剑; 金婷婷
Original assignee: 京东方科技集团股份有限公司; 合肥京东方光电科技有限公司
Priority date: 2013-12-24
Filing date: 2014-07-07
Publication date: 2015-07-02
Also published as: US20150339999A1; CN103680387B; US9495930B2; CN103680387A

Abstract

根据本公开文本提供的移位寄存器具体可以包括多级移位寄存器单元、第一连通薄膜晶体管集合和第二连通薄膜晶体管集合。在多级移位寄存器单元中，奇数级移位寄存器单元的控制信号输入端输入第一控制信号，偶数级移位寄存器单元的控制信号输入端输入第二控制信号。第一连通薄膜晶体管集合和第二连通薄膜晶体管集合的连通薄膜晶体管，用于在时序控制器发送的控制信号控制下，实现移位寄存器中的奇数级移位寄存器单元和偶数级移位寄存器单元的栅极信号输出端之间的电连通。

Description

一种移位寄存器及其驱动方法、显示设备

本申请主张在 2013 年 12 月 24 日在中国提交的中国专利申请号 No. 201310723033.4的优先权，其全部内容通过引用包含于此。

近年来，随着半导体科技的蓬勃发展，便携式电子产品及平面显示器产品也随之兴起。而—巨.，薄膜晶体管（TFT Thin Film Transistor)液晶显示器由于具有操作电压低、无辐射线散射、重量轻、以及体积小等优点，已逐渐成为各种数据产品的标准输出设备。

TFT 液晶显示器一般由水平和垂直两个方向排列的像素矩阵构成， TFT 液晶显示器进行显示时，通过移位寄存器产生栅极输入信号，从第一行到最后一行依次扫描各行像素。在设计 TFT液晶显示器时，需要设计适当的移位寄存器，以保证其稳定工作。通常，移位寄存器是由多级移位寄存器单元串联构成，而前一级移位寄存器单元的输出信号作为后一级移位寄存器的输入信号。

为了降低 TFT液晶显示器的制作成本，现有技术中通过非晶硅工艺直接在面板的玻璃基板上制作多级非晶硅移位寄存器，借以取代公知所惯) ¾的栅极驱动器，从而达到降低液晶显示器制作成本的目的。

但是使非晶硅材料制作的 TFT, 在受到电压的应力 (stress)条件下，阈值电压会产生移动，丛而会使得 TFT的驱动能力减弱，进而会缩短液晶显示器的寿命，因此，在设计非晶硅移位寄存器的电路时，需要减缓非晶硅材料制作的 TFT的阈值电压的移动，以保证液晶显示器的产品寿命规格内，移位寄存器能正常工作，即正常驱动整个液晶面板。同时，在每一帧时间内，每一行櫥极输出信号在被置位时，由时钟信号（CLK)将 G0A单元充电至高电位（VGH)，该行扫描结束后，放电至低电位（VGL)。

现有技术提供的移位寄存器单元结构中，为了确保其实现正常的信号输出功能，需要其内部的薄膜晶体管处于较长的导通时间，丛而导致移位寄存器单元功耗的上升。而 ϋ，现有技术提供的移位寄存器单元在每一帧时间内，有一半时间内櫥极信号输被拉低，另一半时间内櫥极信号输出端处于悬空状态（floating) , 从而导致现有移位寄存器存在较高的噪声，对移位寄存器电路造成一定的损害。

(一）要解决的技术问题

本公开文本提供一种移位寄存器及其驱动方法、显示设备，从而可缩短移位寄存器单元栅极信号输出端的悬空时间，降低移位寄存器的噪声以及功耗。

(二）技术方案

本发明实施例所提供的技术方案如下：

本发明实施例提供了一种移位寄存器，所述移位寄存器包括：

多级移位寄存器单元，在所述多级移位寄存器单元中，奇数级移位寄存器单元的控制信号输入端输入第一控制信号，偶数级移位寄存器单元的控制信号输入端输入第二控制信号；

第一连通薄膜晶体管集合，所述第一连通薄膜晶体管集合中的薄膜晶体管的第一极与奇数级移位寄存器单元的栅极信号输出端连接，所述第一连通薄膜晶体管集合中的薄膜晶体管的 »极与时序控制器连接，用于接收所述时序控制器发送的第一控制信号，所述第一连通薄膜晶体管集合中的薄膜晶体管的第二极与偶数级移位寄存器单元的栅极信号输出端连接；以及

第二连通薄膜晶体管集合，所述第二连通薄膜晶体管集合中的薄膜晶体管的第一极与偶数级移位寄存器单元的櫥极信号输出端连接，所述第二连通薄膜晶体管集合中的薄膜晶体管的栅极与所述时序控制器连接，用于接收所述时序控制器发送的第二控制信号，所述第二连通薄膜晶体管集合中的薄膜晶体管的第二极与奇数级移位寄存器单元的栅极信号输出端连接。此外，每个所述移位寄存器单元还可以包括：

第一电容、预充电模块、上拉模块、复位控制模块、下拉模块；其中：所述预充电模块，分别与起始信号输入端、下拉模块、第一电容第一端、上拉模块连接， ^于在第一阶段为第一电容进行预充电；

所述上拉模块，分别与第一时钟信号输入端、第一电容、预充电模块、下拉模块、栅极信号输出端连接， ^于在第二阶段控制 »极信号输出端输出櫥极驱动信号；

所述复位控制模块，分别与复位信号输入端、控制信号输入端、第一电平信号输入端、下拉模块连接，用于在第三阶段控制下拉模块处于截止状态; 所述下拉模块，分别与第二时钟信号输入端、第一电平信号输入端、栅极信号输出端、预充电模块、第一电容、上拉模块、复位控制模块连接，用于在第四阶段控制栅极信号输出端的电位降低以及为所述第一电容放电。

此外，所述预充电模块还可以包括：

第一薄膜晶体管，所述第一薄膜晶体管的第一极和 »极，与起始信号输入端连接，所述第一薄膜晶体管的第二极分别与第一电容第一端、上拉模块、下拉模块连接。

此外，所述上拉模块还可以包括：

第三薄膜晶体管，所述第三薄膜晶体管的第一极与第一时钟信号输入端连接，所述第三薄膜晶体管的栅极分别与第一电容第一端、预充电模块、下拉模块连接，所述第三薄膜晶体管的第二极，分别与栅极信号输出端、第一电容第二端、下拉模块连接。

此外，所述复位控制模块还可以包括：

第十二薄膜晶体管、第十三薄膜晶体管、第十四薄膜晶体管、第十五薄膜晶体管；其中：

所述第十二薄膜晶体管的第一极和栅极，与复位信号输入端连接，所述第十二薄膜晶体管的第二极，分别与第十三薄膜晶体管的栅极、第十四薄膜晶体管的第一极连接；

所述第十三薄膜晶体管的第一极与所述复位信号输入端连接，所述第十三薄膜晶体管的第二极，分别与第十五薄膜晶体管的第一极、下拉模块连接; 所述第十四薄膜晶体管的栅极，与控制信号输入端连接，所述第十四薄膜晶体管的第二极，与第一电平信号输入端连接；

所述第十五薄膜晶体管的栅极，与控制信号输入端连接，所述第十五薄膜晶体管的第二极，与第一电平信号输入端连接。

此外，所述下拉模块还可以包括：

第二薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管，其中：

所述第二薄膜晶体管的第一极，分别与第六薄膜晶体管的櫥极、第八薄膜晶体管的栅极、预充电模块、第一电容第一端、上拉模块连接，所述第二薄膜晶体管的櫥极，与复位控制模块连接，所述第二薄膜晶体管的第二极，与第一电平信号输入端连接；

所述第四薄膜晶体管的第一极，分别与上拉模块、第一电容第二端、栅极信号输出端连接，所述第四薄膜晶体管的栅极，与复位控制模块连接，所述第四薄膜晶体管的第二极，与第一电平信号输入端连接；

所述第五薄膜晶体管的第一极与第二时钟信号输入端连接，所述第五薄膜晶体管的栅极，分别与第八薄膜晶体管的第一极、第九薄膜晶体管的第二极连接，所述第五薄膜晶体管的第二极，分别与第六薄膜晶体管的第一极、第十薄膜晶体管的栅极、第十一薄膜晶体管的栅极连接；

所述第六薄膜晶体管的第二极，与第一电平信号输入端连接；

所述第八薄膜晶体管的第二极，与第一电平信号输入端连接；

所述第九薄膜晶体管的第一极和栅极，与第二时钟信号输入端连接；所述第十薄膜晶体管的第一极，分别与第六薄膜晶体管的栅极、第八薄膜晶体管的栅极、预充电模块、第一电容第一端、上拉模块连接，所述第十薄膜晶体管的第二极，与第一电平信号输入端连接；

所述第十一薄膜晶体管的第一极，分别与上拉模块、第一电容第二端、栅极信号输出端连接，所述第十一薄膜晶体管的第二极，与第一电平信号输入.端连接。此外，所述薄膜晶体管还可以均为 N型薄膜晶体管，所述薄膜晶体管的第一极为源极，所述薄膜晶体管的第二极为漏极。

此外，所述第一电平信号输入端还可以输入低电平信号。

此外，所述移位寄存器还可以包括：

开关薄膜晶体管，所述开关薄膜晶体管的第一极连接第二电平信号输入端，所述开关薄膜晶体管的櫥极连接时序控制器，用于接收所述时序控制器发送的第三控制信号，所述开关薄膜晶体管的第二极与移位寄存器中第一级移位寄存器单元的栅极信号输出端连接。

此外，所述第一控制信号可以为第一片选信号，所述第二控制信号可以为第二片选信号，所述第三控制信号可以为关机复位信号；

所述第二电平信号输入端可以输入高电平信号。

本发明实施例还提供了一种移位寄存器驱动方法，所述移位寄存器为上述本发明实施例提供的移位寄存器，所述方法包括：

在第一阶段，第一连通薄膜晶体管集合和第二连通薄膜晶体管集合中的薄膜晶体管处于截止状态，第一时钟信号输入端输入高电平信号，第二时钟信号输入端输入低电平信号，第一移位寄存器单元的栅极信号输出端输出栅极驱动信号，第二移位寄存器单元和第三移位寄存器单元的栅极信号输出端输出低电平信号；

在第二阶段，第一连通薄膜晶体管集合中的薄膜晶体管处于导通状态，第二连通薄膜晶体管集合中的薄膜晶体管处于截止状态，第一时钟信号输入端和第二时钟信号输入端处于高阻状态，第一移位寄存器单元的栅极信号输出端与第二移位寄存器单元的栅极信号输出端之间实现电连通，第三移位寄存器单元的栅极信号输出端输出低电平信号；

在第三阶段，第一连通薄膜晶体管集合和第二连通薄膜晶体管集合中的薄膜晶体管处于截止状态，第一时钟信号输入端输入低电平信号，第二时钟信号输入端输入高电平信号，第二移位寄存器单元的栅极信号输出端输出栅极驱动信号，第一移位寄存器单元和第三移位寄存器单元的櫥极信号输出端输出低电平信号；

在第四阶段，第一连通薄膜晶体管集合中的薄膜晶体管处于截止状态，第二连通薄膜晶体管集合中的薄膜晶体管处于导通状态，第一时钟信号输入端和第二时钟信号输入端处于高阻状态，第一移位寄存器单元的栅极信号输出端输出低电平信号，第二移位寄存器单元的栅极信号输出端与第三移位寄存器单元的栅极信号输出端之间实现电连通。

此外，当时序控制器监测到输入电源低于一预设值时，同时将所述时序控制器发送的第一控制信号、第二控制信号以及第三控制信号设置为高电平信号。

本发明实施例还提供了一种显示设备，所述显示设备具体可以包括上述本发明实施例提供的移位寄存器。

(三）有益效果

本发明实施例至少具有如下有益效果：

从以上所述可以看出，根据本公开文本提供的移位寄存器及其驱动方法、显示设备，该移位寄存器具体可以包括多级移位寄存器单元、第一连通薄膜晶体管集合和第二连通薄膜晶体管集合。其中，在多级移位寄存器单元中，奇数级移位寄存器单元的控制信号输入端输入第一控制信号，偶数级移位寄存器单元的控制信号输入端输入第二控制信号；第一连通薄膜晶体管集合和第二连通薄膜晶体管集合的连通薄膜晶体管，用于在时序控制器发送的控制信号控制下，实现移位寄存器中的奇数级移位寄存器单元和偶数级移位寄存器单元的栅极信号输出端之间的电连通，从而可缩短移位寄存器单元 *极信号输出端的悬空时间，降低移位寄存器的噪声以及功耗。

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使的險图作筒单地介绍，显而易见地，下面描述中的險图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图 1为本发明实施例提供的移位寄存器结构的示意图 -Ί

图 2为本发明实施例提供的移位寄存器输入信号的时序示意图一；图 3为本发明实施例提供的移位寄存器驱动方法的流程示意图；图 4为本发明实施例提供的移位寄存器结构的示意图二；

图 5为本发明实施例提供的移位寄存器输入信号的时序示意图二；图 6为本发明实施例提供的移位寄存器单元结构的示意图一；

图 7为本发明实施例提供的移位寄存器单元结构的示意图二；以及图 8为本发明实施例提供的移位寄存器单元驱动方法的流程示意图。

下面结合附图和实施例，对本发明的具体实施方式做进一步描述。以下实施例仅用于说明本发明，但不^来限制本发明的范围。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。

除非另作定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明专利申请说明书以及权利要求书中使用的 "第一 "、 "第二 " 以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样， "一个，，或者 "一" 等类似词语 ffi不表示数量限制，而是表示存在至少一个。 "连接"或者 "相连" 等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。 "上"、 "下"、 "左"、 "右"等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也相应地改变。

本发明实施例提供了一种移位寄存器，如图 1所示，该移位寄存器具体可以包括：

多级移位寄存器单元（SRn)，在多级移位寄存器单元中，奇数级移位寄存器单元的控制信号输入端输入第一控制信号，偶数级移位寄存器单元的控制信号输入端输入第二控制信号；

第一连通薄膜晶体管集合（具体可以包括如图 i 中所示的连通薄膜晶体管 Tl、 Τ3等）, 该第一连通薄膜晶体管集合中的薄膜晶体管的第一极与奇数级移位寄存器单元的 »极信号输出端连接，该第一连通薄膜晶体管集合中的薄膜晶体管的栅极与时序控制器（TCON) 连接， ^于接收时序控制器发送的第一控制信号，该第一连通薄膜晶体管集合中的薄膜晶体管的第二极与偶数级移位寄存器单元的栅极信号输出端连接；

第二连通薄膜晶体管集合（具体可以包括如图 1 中所示的连通薄膜晶体管 T2等），该第二连通薄膜晶体管集合中的薄膜晶体管的第一极与偶数级移位寄存器单元的栅极信号输出端连接，该第二连通薄膜晶体管集合中的薄膜晶体管的栅极与时序控制器连接，用于接收时序控制器发送的第二控制信号，该第二连通薄膜晶体管集合中的薄膜晶体管的第二极与奇数级移位寄存器单元的 »极信号输出端连接。

由于本发明实施例中所涉及的不同移位寄存器单元，可通过连通薄膜晶体管连接，这样，当连通薄膜晶体管在控制信号控制下处于导通状态时，可实现不同移位寄存器单元的欐极信号输出端之间电荷共享，尤其是在一移位寄存器单元的栅极信号输出端输出栅极驱动信号（即高电平信号）后，可使该移位寄存器单元的 »极信号输出端通过电荷共享的方式，降低栅极信号输出端的电位，丛而一方面降低了移位寄存器的功耗，另一方面还缩短了栅极信号输出端的悬空时间，降低移位寄存器单元的噪声。

在一具体实施例中，如图 1所示，连通薄膜晶体管 T1即可为本发明实施例所涉及的第一连通薄膜晶体管集合中的薄膜晶体管。那么可见，连通薄膜晶体管 T1的第一极与第一级移位寄存器单元（即第一个奇数级的移位寄存器单元）的栅极信号输出端连接，连通薄膜晶体管 T1的第二极与第一级移位寄存器单元（即第一个偶数级移位寄存器单元）的栅极信号输出端连接，而连通薄膜晶体管 Ti的栅极用于接收时序控制器发送的第一控制信号。

同样如图 i所示，连通薄膜晶体管 T2即可为本发明实施例所涉及的第二连通薄膜晶体管集合中的薄膜晶体管。那么可见，连通薄膜晶体管 T2的第一极与第二级移位寄存器单元（即第一个偶数级的移位寄存器单元）的栅极信号输出端连接，连通薄膜晶体管 T2的第二极与第三级移位寄存器单元（即第二个奇数级移位寄存器单元）的極极信号输出端连接，而连通薄膜晶体管 T2 的栅极用于接收时序控制器发送的第二控制信号。这里需要说明的是，图 1 所示的连通薄膜晶体管 ΤΊ 和连通薄膜晶体管 T2所连通的移位寄存器单元为相邻的奇、偶数级移位寄存器单元，但在其他实施例中，连通薄膜晶体管连通的移位寄存器单元也可为不相邻的移位寄存器单元， ϋ连通薄膜晶体管连通的移位寄存器也可均为奇数级移位寄存器或者均为偶数级移位寄存器，只要能够在控制信号的控制下，实现不同的移位寄存器单元的栅极信号输出端之间的电连通即电荷共享即可。

上述本发明实施例所涉及的控制信号具体为片选信号（CS )，当然，也可以为其他信号。

本发明实施例所提供的移位寄存器所涉及的输入信号时序图具体可如图 2所示。

下面集合图 2所示的信号输入时序图，对本发明实施例提供的移位寄存器的具体工作过程进行详细的说明。

在第一控制信号 CS1有效之前，即第一阶段中（图 2所示的阶段 B)，第一时钟信号（CLK) 为高电平，第二时钟信号（CLKB ) 为低电平。此时，移位寄存器中第一级移位寄存器单元（即第一级奇数级移位寄存器单元）输出栅极驱动信号，移位寄存器中非置位单元的奇数级和偶数级移位寄存器单元 (例如 SR2、 SR3 ) 均输出低电平信号。当 CS1有效（高电平信号）时，即第二阶段中（图 2所示的阶段 C)，连接在 SRI与 SR2， SR3与 SR4， SR5与 SR6等移位寄存器单元栅极信号输出端之间的第一连通薄膜晶体管集合中的连通薄膜晶体管（例如 Tl、 Τ3 ) 处于导通状态，从而可以将奇数级移位寄存器单元欐极信号输出端的电荷通过共享的方式拉低到低电平（因为此时偶数级移位寄存器单元栅极信号输出端为低电平），从而以较低的功耗缩短奇数级移位寄存器单元 »极信号输出端的悬空时间，降低移位寄存器的噪声。

在第二控制信号 CS2有效之前，即第三阶段（图 2所示的阶段 D) , 第一时钟信号（CLK)为低电平，第二时钟信号（CLKB) 为高电平。此时，移位寄存器中第二级移位寄存器单元（即第一级偶数级移位寄存器单元）输出栅极驱动信号，移位寄存器中非置位单元的奇数级和偶数级移位寄存器单元（例如 SR1、 S 3 ) 均输出低电平。当 CS2有效（高电平信号）时，即第四阶段中（图 2所示的阶段 E)，则连接在 SR2与 SR3， S 4与 SR5， SR6与 SR7 等移位寄存器单元栅极信号输出端之间的第二连通薄膜晶体管集合中的连通薄膜晶体管（例如 T2) 处于导通状态，丛而可以将偶数级移位寄存器单元栅极信号输出端的电荷通过共享的方式拉低到低电平（因为此时奇数级移位寄存器单元栅极信号输出端为低电平），从而以较低的功耗缩短偶数级移位寄存器单元栅极信号输出端的悬空时间，降低移位寄存器的噪声。

后续可重复执行上述步骤，实现移位寄存器中所有移位寄存器单元的栅极驱动信号输出以及电荷共享的操作。

那么可见，在本发明一具体实施例中，当奇数行移位寄存器单元处于第二阶段时，第一控制信号 CS1为高电平信号，第二控制信号 CS2为低电平信号。此时，奇数行移位寄存器单元的栅极信号输出端与偶数行移位寄存器单元的櫥极信号输出端短接（例如 G1与 G2、 G3与 G4、 G5与 G6等等），从而实现电荷共享，奇数行移位寄存器单元的栅极信号输出端将其相应的电荷状态（例如 VGH、 VGL) 共享到偶数行移位寄存器单元中。

而当偶数行移位寄存器单元处于第四阶段时，第一控制信号 CS1为低电平信号，第二控制信号 CS2为高电平信号，此时，偶数行移位寄存器单元的栅极信号输出端与奇数行移位寄存器单元的栅极信号输出端短接（例如 G2 与 G3、 G4与 G5、 G6与 G7等等），从而实现电荷共享，偶数行移位寄存器单元的栅极信号输出端将其相应的电荷状态（倒如 VGH、 VGL)共享到奇数行移位寄存器单元中。

即本发明实施例还提供了一种移位寄存器驱动方法，如图 3所示，该方法具体可以包括：

步骤 31，在第一阶段，第一连通薄膜晶体管集合和第二连通薄膜晶体管集合中的连通薄膜晶体管处于截止状态，第一时钟信号输入端（CLK) 输入高电平信号，第二时钟信号输入端（CLKB )输入低电平信号，第一移位寄存器单元的栅极信号输出端输出栅极驱动信号，第二移位寄存器单元和第三移位寄存器单元的栅极信号输出端输出低电平信号；

步骤 32，在第二阶段，第一连通薄膜晶体管集合中的连通薄膜晶体管处于导通状态，第二连通薄膜晶体管集合中的连通薄膜晶体管处于截止状态，第一 i吋钟信号输入端和第二时钟信号输入端处于高阻状态（ffi- Z)，第一移位寄存器单元的 »极信号输出端与第二移位寄存器单元的 »极信号输出端之间实现电连通，第三移位寄存器单元的»极信号输出端输出低电平信号；

步骤 33，在第三阶段，第一连通薄膜晶体管集合和第二连通薄膜晶体管集合中的连通薄膜晶体管处于截止状态，第一时钟信号输入端输入低电平信号，第二时钟信号输入端输入高电平信号，第二移位寄存器单元的栅极信号输出端输出栅极驱动信号，第一移位寄存器单元和第三移位寄存器单元的栅极信号输出端输出低电平信号；

步骤 34，在第四阶段，第一连通薄膜晶体管集合中的连通薄膜晶体管处于截止状态，第二连通薄膜晶体管集合中的连通薄膜晶体管处于导通状态，第一时钟信号输入端和第二时钟信号输入端处于高阻状态，第一移位寄存器单元的 »极信号输出端输出低电平信号，第二移位寄存器单元的栅极信号输出端与第三移位寄存器单元的栅极信号输出端之间实现电连通。

在本发明另一具体实施例中，如图 4所示，本发明实施例所涉及的移位寄存器具体还可以包括：

开关薄膜晶体管 Tx，该开关薄膜晶体管 Τχ的第一极连接第二电平信号输入端，开关薄膜晶体管 Τχ的栅极连接时序控制器（或者其他控制器），用于接收时序控制器发送的第三控制信号，开关薄膜晶体管 Τχ的第二极与移位寄存器中第一级移位寄存器的栅极信号输出端连接。

本发明一具体实施例中，所述第三控制信号具体可为关机复位信号 (ΧΟΝ) , 第二电平信号输入端输入的信号具体可为高电平信号，倒如 VGH。

本发明实施例所提供的移位寄存器中之所以设置开关薄膜晶体管 Tx，这是因为在显示设备关机瞬间，显示面板内部的存储电容（SOURCE) 的电荷无法释放，从而导致关机后显示面板仍然存在显示画面残留，从而表现出关机残影。

而本发明实施例中，当显示设备关机的瞬间，即当时序控制器监测到显示设备电源系统的输入电压低于一预设值时，同时将第一控制信号、第二控制信号以及第三控制信号置位，即设置为高电平信号，则本发明实施例所涉及的所有连通薄膜晶体管以及开关薄膜晶体管 Tx同时处于导通状态，那么此时，本发明实施例所提供的移位寄存器中，所有移位寄存器单元的櫥极信号输出端全部短接在一起，且均与 VGH端连接，进而使得所有薄膜晶体管单元櫥极信号输出端处于拉高状态（即输出高电平 VGH，电位示意图具体可如图 5所示），而当移位寄存器电路均输出高电平时，显示面板内部的栅极薄膜晶体管被打开， SOURCE电容上的电荷被快速释放掉，从而使显示面板不会出现画面残留的情况，从而可以实现关机消残影功能。

如图 1所示，本发明实施例所涉及的移位寄存器单元中，具体可以包括起始信号输入端（INPUT)、第一电平信号输入端（VSS )、第一时钟信号输入端（CLK)、第二时钟信号输入端（CLKB)、复位信号输入端（RESET)、控制信号输入端（CS) 以及栅极信号输出端（OUTPUT) 等信号输入、输出卞。

下面结合 f†图，对本发明实施例提供的移位寄存器单元及移位寄存器的组成和工作过程进行详细的说明。

如图 6所示，本发明实施例所涉及的移位寄存器单元具体可以包括：第一电容 Cl、预充电模块 1、上拉模块 2、复位控制模块 3，下拉模块 4; 预充电模块 1，分别与起始信号输入端、下拉模块 4、第一电容 C1第一端、上拉模块 2连接，用于在阶段 A为第一电容 C1进行预充电；

上拉模块 2，分别与第一时钟信号输入端、第一电容 Cl、预充电模块 1、下拉模块 4、欐极信号输出端连接，）¾于在阶段 B (即第一阶段）控制欐极信号输出端输出栅极驱动信号；

复位控制模块 3，分别与复位信号输入端、控制信号输入端、第一电平信号输入端、下拉模块 4连接，用于在阶段 C (即第二阶段）控制下拉模块 4 处于截止状态；

下拉模块 4，分别与第二时钟信号输入端、第一电平信号输入端、栅极信号输出端、预充电模块 1、第一电容 Cl、上拉模块 2、复位控制模块 3连接，）¾于在阶段 D (即第三阶段）控制栅极信号输出端的电位降低以及为第一电容 C1放电。

本发明实施例所提供的移位寄存器单元，可在栅极信号输出端输出極极驱动信号后的一阶段内，由复位控制模块 3控制下拉模块 4处于截止状态（此时，连通薄膜晶体管处于导通状态，栅极信号输出端与其他移位寄存器单元的栅极信号输出端之间电连通，以实现电荷共享即电位降低），从而缩短了该移位寄存器单元中薄膜晶体管处于导通的时间，从而降低移位寄存器单元的功耗。

在一具体实施例中，如图 7所示，预充电模块 1具体可以包括：第一薄膜晶体管 Ml，第一薄膜晶体管 Ml的第一极和栅极，与起始信号输入端（INPUT) 连接，用于接收起始信号（STV) , 例如上一级移位寄存器单元 »极信号输出端输出的信号，第一薄膜晶体管 Ml 的第二极分别与第一电容 C1第一端、上拉模块 2、下拉模块 4连接。

如图 7所示，本发明实施例所涉及的上拉模块 2具体可以包括：第三薄膜晶体管 M3，第三薄膜晶体管 M3的第一极与第一时钟信号输入端（CLK.) 连接， ^于接收第一时钟信号（CLK.：)，第三薄膜晶体管 M3的栅极分别与第一电容 C1第一端、预充电模块 1、下拉模块 4连接，第三薄膜晶体管 M3的第二极，分别与栅极信号输出端（OUTPUT) . 第一电容 Ci第二端、下拉模块 4连接。

如图 7所示，本发明实施例所涉及的复位控制模块 3具体可以包括：第十二薄膜晶体管 M12、第十三薄膜晶体管 Mi3、第十四薄膜晶体管

M14, 第十五薄膜晶体管 M15; 其中：

第十二薄膜晶体管 M12的第一极和栅极，与复位信号输入端（RESET) 连接，于接收复位信号，例如下一级移位寄存器单元栅极信号端输出的信号，第十二薄膜晶体管 M12的第二极，分别与第十三薄膜晶体管 M13 的栅极、第十四薄膜晶体管 M14的第一极连接；

第十三薄膜晶体管 M13的第一极与复位信号输入端连接，第十三薄膜晶体管 M13 的第二极，分别与第十五薄膜晶体管 M15 的第一极、下拉模块 4 连接；

第十四薄膜晶体管 M14的欐极，与控制信号输入端（CS)连接，用于接收控制信号，例如时序控制器发送的信号，第十四薄膜晶体管 M14的第二极, 与第一电平信号输入端（VSS ) 连接；

第十五薄膜晶体管 M15的栅极，与控制信号输入端连接，第十五薄膜晶体管 M15的第二极，与第一电平信号输入端连接。

如图 7所示，本发明实施例所涉及的下拉模块 4具体可以包括：第二薄膜晶体管 M2、第四薄膜晶体管 M4、第五薄膜晶体管 M5、第六薄膜晶体管 M6、第八薄膜晶体管 M8、第九薄膜晶体管 M9、第十薄膜晶体管 M】0、第十一薄膜晶体管 Ml l，其中：

第二薄膜晶体管 M2的第一极，分别与第六薄膜晶体管 M6的栅极、第八薄膜晶体管 M8的栅极、预充电模块 1、第一电容 C1第一端、上拉模块 2 连接，第二薄膜晶体管 M2的櫥极，与复位控制模块 3连接，第二薄膜晶体管 M2的第二极，与第一电平信号输入端连接；

第四薄膜晶体管 M4的第一极，分别与上拉模块 2、第一电容第二端、

»极信号输出端连接，第四薄膜晶体管 Μ4的栅极，与复位控制模块 3连接，第四薄膜晶体管 Μ4的第二极，与第一电平信号输入端连接；

第五薄膜晶体管 Μ5的第一极与第二时钟信号输入端（CLKB )连接，用于接收第二时钟信号（CLKB)，第五薄膜晶体管 M5的栅极，分别与第八薄膜晶体管 M8的第一极、第九薄膜晶体管 M9的第二极连接，第五薄膜晶体管 M5的第二极，分别与第六薄膜晶体管 M6的第一极、第十薄膜晶体管 MW 的栅极、第十一薄膜晶体管 Ml i的栅极连接；

第六薄膜晶体管 M6的第二极，与第一电平信号输入端连接；

第八薄膜晶体管 M8的第二极，与第一电平信号输入端连接；

第九薄膜晶体管 M9的第一极和栅极，与第二时钟信号输入端连接；第十薄膜晶体管 M10的第一极，分别与第六薄膜晶体管 M6的欐极、第八薄膜晶体管 M8的栅极、预充电模块 1、第一电容 C1第一端、上拉模块 2 连接，第十薄膜晶体管 M10的第二极，与第一电平信号输入端连接；

第十一薄膜晶体管 Mi l 的第一极，分别与上拉模块 2、第一电容 C1第二端、栅极信号输出端连接，第十一薄膜晶体管 Mi l的第二极，与第一电平信号输入端连接。

在本发明一具体实施例中，上述本发明实施例所涉及的薄膜晶体管具体均可为 N型薄膜晶体管，那么，上述薄膜晶体管的第一极具体可为源极，而上述薄膜晶体管的第二极具体可为漏极。在本发明一具体实施例中，本发明实施例所涉及的第一电平信号输入端输入的信号具体可为低电平信号，例如电位小于零的信号等。

在本发明一具体实施例中， ^于控制复位控制模块 3的控制信号，即可以为时序控制器发送的片选信号，也可以是其他控制器发送的其他信号。

如图 8所示，本发明实施例还提供了一种移位寄存器单元驱动方法，该方法具体可以包括：

步骤 81，在阶段 A，预充电模块 1处于导通状态，上拉模块 2、复位控制模块 3以及下拉模块 4处于截止状态，预充电模块 1为第一电容 C1充电；步骤 82，在阶段 B , 上拉模块 2处于导通状态，预充电模块 1、复位控制模块 3、下拉模块 4处于截止状态，上拉模块 2控制栅极信号输出端输出 »极驱动信号；

步骤 83，在阶段 C，复位控制模块 3处于导通状态，预充电模块 1、上拉模块 2处于截止状态，复位控制模块 3控制下拉模块 4处于截止状态，连通薄膜晶体管处于导通状态，栅极信号输出端与其他移位寄存器单元的栅极信号输出端电连通；

步骤 84，在阶段 D，复位控制模块 3和下拉模块 4处于导通状态，预充电模块 1、上拉模块 2处于截止状态，下拉模块 2控制栅极信号输出端的电位降低并为第一电容 C1放电。

本发明实施例所提供的移位寄存器单元驱动方法中，各信号输入端输入信号的时序图具体可如图 2所示。

下面以图 2所示信号输入时序图应用于如图 7所示的移位寄存器单元为例，对本发明实施例提供的移位寄存器单元驱动方法的实现过程进行详细的说明：

在阶段 A，起始信号输入端（INPUT)输入的起始信号 STV为高电平信号，第一时钟信号输入端（CLK)、第二时钟信号输入端（CLKB )、控制信号输入端 (CS ) 和复位信号输入端 (RESET) 输入低电平信号，此时，预充电模块 i处于导通状态即薄膜晶体管 Ml处于导通状态，上拉模块 2、复位控制模块 3以及下拉模块 4处于截止状态，起始信号 STV对第一电容 C1进行预充电。在阶段 B，第一时钟信号输入端输入高电平信号，起始信号输入端、第二时钟信号输入端、控制信号输入端和复位信号输入端输入低电平信号，由于第一电容 C1的自举效应，使薄膜晶体管 Μ3处于导通状态即上拉模块 2处于导通状态，从而使 »极信号输出端输出高电平的栅极驱动信号（Gn)，此时，预充电模块 1、复位控制模块 3、下拉模块 4处于截止状态。

在阶段 C，控制信号输入端输入高电平信号的控制信号（CS：)，起始信号输入端和复位信号输入低电平信号，第一时钟信号输入端和第二时钟信号输入端处于高阻状态（Hi Z)，即图 2中阴影所示。此时，复位控制模块 3中的第十四薄膜晶体管 M14和第十五薄膜晶体管 M15处于导通状态，由于第十四薄膜晶体管 M14的第一极如源极没有信号流入，因此，第十四薄膜晶体管 M14的第二极如漏极也没有信号流出，而第十五薄膜晶体管的第二极与第一电平信号输入端连接，那么在第十五薄膜晶体管 M15处于导通状态时，第一电平信号输入端输入的信号经过第十五薄膜晶体管 M15，传输至下拉模块 4 中第二薄膜晶体管 M2和第四薄膜晶体管 M4的欐极，由于第一电平信号输入端输入的信号可以为低电平信号，因此，此时第二薄膜晶体管 M2和第四薄膜晶体管 M4处于截止状态。另外，又由于此时第二时钟信号输入端处于高阻状态，从而使下拉模块处于截止状态，即降低了移位寄存器单元的功耗。

另外，由于在阶段 C控制信号为高电平的置位信号，因此使本发明实施例所涉及的连通薄膜晶体管（例如图 1所示的连通薄膜晶体管 Ti或 T2等）处于导通状态，那么，丛而使一级移位寄存器单元的栅极信号输出端与其他移位寄存器单元的栅极信号输出端之间电连通。因此，不同移位寄存器单元的栅极信号输出端之间实现电荷共享，从而以较低的功耗实现栅极信号输出端悬空的时间，降低了移位寄存器的噪声。

在阶段 D, 第二时钟信号输入端和复位信号输入端输入高电平信号，起始信号输入端、控制信号输入端和第一时钟信号输入端输入低电平信号，那么，在复位信号输入端输入的信号为高电平的情况下，复位控制模块 3中的第十二薄膜晶体管 M12和第十三薄膜晶体管 M13处于导通状态，而第十四薄膜晶体管 M14和第十五薄膜晶体管 M15处于截止状态，复位信号输入端输入的高电平信号通过第十三薄膜晶体管 M13，传输至下拉模块 4中第二薄膜晶体管 M2和第四薄膜晶体管 M4的栅极，使第二薄膜晶体管 M2和第四薄膜晶体管 M4处于导通状态，另外，由于第二时钟信号端输入高电平信号，从而使第九薄膜晶体管 M9和第五薄膜晶体管 M5处于导通状态，第二时钟信号通过第五薄膜晶体管 M5，传输至第十薄膜晶体管 M10和第十一薄膜晶体管 Mi l的栅极，从而使第十薄膜晶体管 M10和第十一薄膜晶体管 Mi l处于导通状态，那么，在第一电平信号输入端输入的信号为低电平的情况下，第二薄膜晶体管 M2和第十薄膜晶体管 M10的导通可拉低 PU点的电位，即为第一电容 C1放电，而第四薄膜晶体管 M4和第十一薄膜晶体管 Mi l的导通可拉低第一电容第二端与栅极信号输入端的电位，即为第一电容放电以及降低栅极信号输入端的电位，从而完成移位寄存器单元的复位流程。

以上即为移位寄存器中一级移位寄存器单元在一工作周期内（例如一帧时间内）的工作流程，对于其他移位寄存器单元，可基于上一级移位寄存器单元输出的栅极信号作为起始信号，并基于下一级移位寄存器单元输出的栅极信号作为复位信号，依次执行上述流程，丛而完成移位寄存器的工作流程。

本发明实施例所提供的移位寄存器中，即可以包括多级上述本发明实施例提供的移位寄存器单元。

本发明实施例还提供了一种显示设备，所述显示设备具体可以包括上述本发明实施例提供的移位寄存器。这里，在显示技术领域中，显示设备也可以被称为显示装置及具备显示功能的其他电子产品，本公开文本并不以此为限。

该显示设备具体可以为液晶面板、液晶电视、液晶显示器、 OLED (有机发光二极管）面板、 OLED显示器、等离子显示器或电子纸等显示设备。

本发明实施例所提供的移位寄存器单元、移位寄存器与显示设备特别适合 UTPS (低温多晶硅技术）制程下的 GOA电路需求，也可适用于非晶硅工艺下的 GOA电路。

需指出的是，尽管上述实施例中，以单一采用 Ν型薄膜晶体管为例进行了说明，然而，上述电路还可以轻易的改成采用单一的 Ρ 型薄膜晶体管或 CMOS (互补金属氧化物半导体）管电路。

从以上所述可以看出，本公开文本提供的移位寄存器及其驱动方法、显示设备，该移位寄存器中具体可以包括多级移位寄存器单元、第一连通薄膜晶体管集合和第二连通薄膜晶体管集合，其中，多级移位寄存器单元中，奇数级移位寄存器单元的控制信号输入端输入第一控制信号，偶数级移位寄存器单元的控制信号输入端输入第二控制信号；第一连通薄膜晶体管集合和第二连通薄膜晶体管集合的连通薄膜晶体管，用于在时序控制器发送的控制信号控制下，实现移位寄存器中的奇数级移位寄存器单元和偶数级移位寄存器单元的 »极信号输出端之间的电连通，从而可缩短移位寄存器单元栅极信号输出端的悬空时间，降低移位寄存器的噪声以及功耗。

以上所述仅是本公开文本的实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本公开文本原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本公开文本的保护范围。

Claims

1 . 一种移位寄存器，包括：

第一连通薄膜晶体管集合，所述第一连通薄膜晶体管集合中的薄膜晶体管的第一极与奇数级移位寄存器单元的栅极信号输出端连接，所述第一连通薄膜晶体管集合中的薄膜晶体管的欐极与时序控制器连接，用于接收所述时序控制器发送的第一控制信号，所述第一连通薄膜晶体管集合中的薄膜晶体管的第二极与偶数级移位寄存器单元的栅极信号输出端连接；以及

第二连通薄膜晶体管集合，所述第二连通薄膜晶体管集合中的薄膜晶体管的第一极与偶数级移位寄存器单元的栅极信号输出端连接，所述第二连通薄膜晶体管集合中的薄膜晶体管的栅极与所述时序控制器连接，用于接收所述时序控制器发送的第二控制信号，所述第二连通薄膜晶体管集合中的薄膜晶体管的第二极与奇数级移位寄存器单元的栅极信号输出端连接。

2. 如权利要求 1所述的移位寄存器，其中，所述多级移位寄存器单元中的每个移位寄存器单元包括：

第一电容、预充电模块、上拉模块、复位控制模块、下拉模块；其中：所述预充电模块，分别与起始信号输入端、下拉模块、第一电容第一端、上拉模块连接，）¾于在第一阶段为第一电容进行预充电；

所述上拉模块，分别与第一时钟信号输入端、第一电容、预充电模块、下拉模块、栅极信号输出端连接，）¾于在第二阶段控制 »极信号输出端输出栅极驱动信号；

所述复位控制模块，分别与复位信号输入端、控制信号输入端、第一电平信号输入端、下拉模块连接，用于在第三阶段控制下拉模块处于截止状态; 所述下拉模块，分别与第二时钟信号输入端、第一电平信号输入端、櫥极信号输出端、预充电模块、第一电容、上拉模块、复位控制模块连接，用于在第四阶段控制栅极信号输出端的电位降低以及为所述第一电容放电。

3. 如权利要求 2所述的移位寄存器，其中，所述预充电模块包括：第一薄膜晶体管，所述第一薄膜晶体管的第一极和櫥极，与起始信号输入端连接，所述第一薄膜晶体管的第二极分别与第一电容第一端、上拉模块、下拉模块连接。

4. 如权利要求 2所述的移位寄存器，其中，所述上拉模块包括：第三薄膜晶体管，所述第三薄膜晶体管的第一极与第一时钟信号输入端连接，所述第三薄膜晶体管的栅极分别与第一电容第一端、预充电模块、下拉模块连接，所述第三薄膜晶体管的第二极，分别与栅极信号输出端、第一电容第二端、下拉模块连接。

5. 如权利要求 2所述的移位寄存器，其中，所述复位控制模块包括：第十二薄膜晶体管、第十三薄膜晶体管、第十四薄膜晶体管、第十五薄膜晶体管；其中：

6. 如权利要求 2所述的移位寄存器，其中，所述下拉模块包括：第二薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管，所述第二薄膜晶体管的第一极，分别与第六薄膜晶体管的栅极、第八薄膜晶体管的櫥极、预充电模块、第一电容第一端、上拉模块连接，所述第二薄膜晶体管的栅极，与复位控制模块连接，所述第二薄膜晶体管的第二极，与第一电平信号输入端连接；所述第四薄膜晶体管的第一极，分别与上拉模块、第一电容第二端、栅极信号输出端连接，所述第四薄膜晶体管的栅极，与复位控制模块连接，所述第四薄膜晶体管的第二极，与第一电平信号输入端连接；

所述第九薄膜晶体管的第一极和 »极，与第二时钟信号输入端连接；所述第十薄膜晶体管的第一极，分别与第六薄膜晶体管的 »极、第八薄膜晶体管的栅极、预充电模块、第一电容第一端、上拉模块连接，所述第十薄膜晶体管的第二极，与第一电平信号输入端连接；

所述第十一薄膜晶体管的第一极，分别与上拉模块、第一电容第二端、 »极信号输出端连接，所述第十一薄膜晶体管的第二极，与第一电平信号输入端连接。

7. 如权利要求 1至 6中任一项所述的移位寄存器，其中，所述薄膜晶体管均为 N型薄膜晶体管，所述薄膜晶体管的第一极为源极，所述薄膜晶体管的第二极为漏极。

8. 如权利要求 2至 7中任一项所述的移位寄存器，其中，所述第一电平信号输入端输入低电平信号。

9. 如权利要求 1至 8中任一项所述的移位寄存器，还包括：

开关薄膜晶体管，所述开关薄膜晶体管的第一极连接第二电平信号输入端，所述开关薄膜晶体管的栅极连接时序控制器，用于接收所述时序控制器发送的第三控制信号，所述开关薄膜晶体管的第二极与多级移位寄存器单元中第一级移位寄存器单元的栅极信号输出端连接。

10. 如权利要求 9所述的移位寄存器，其中，所述第一控制信号为第一片选信号，所述第二控制信号为第二片选信号，所述第三控制信号为关机复位信号；所述第二电平信号输入端输入高电平信号。

11. 一种移位寄存器驱动方法，所述移位寄存器为权利要求 1 所述的移位寄存器，所述方法包括：

在第三阶段，第一连通薄膜晶体管集合和第二连通薄膜晶体管集合中的薄膜晶体管处于截止状态，第一时钟信号输入端输入低电平信号，第二时钟信号输入端输入高电平信号，第二移位寄存器单元的栅极信号输出端输出栅极驱动信号，第一移位寄存器单元和第三移位寄存器单元的栅极信号输出端输出低电平信号；

12. 如权利要求 U所述的移位寄存器驱动方法，其中，当时序控制器监测到输入电源低于一预设值时，同时将所述时序控制器发送的第一控制信号、第二控制信号以及第三控制信号设置为高电平信号。

13. 一种显示设备，包括如权利要求 i至 10中任一项所述的移位寄存器。