WO2015083754A1 - Ｓｔｔ－ｍｒａｍを使用した半導体記憶装置 - Google Patents

Ｓｔｔ－ｍｒａｍを使用した半導体記憶装置 Download PDF

Info

Publication number
WO2015083754A1
WO2015083754A1 PCT/JP2014/082040 JP2014082040W WO2015083754A1 WO 2015083754 A1 WO2015083754 A1 WO 2015083754A1 JP 2014082040 W JP2014082040 W JP 2014082040W WO 2015083754 A1 WO2015083754 A1 WO 2015083754A1
Authority
WO
WIPO (PCT)
Prior art keywords
mosfet
circuit
drain
memory
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2014/082040
Other languages
English (en)
French (fr)
Inventor
隆 大澤
哲郎 遠藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tohoku University
Original Assignee
Tohoku University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tohoku University filed Critical Tohoku University
Priority to JP2015551550A priority Critical patent/JP6421399B2/ja
Priority to US15/101,809 priority patent/US9633708B2/en
Publication of WO2015083754A1 publication Critical patent/WO2015083754A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1693—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1697—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0081—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a magnetic RAM [MRAM] element or ferromagnetic cell

Definitions

  • the present invention relates to a semiconductor memory device using STT-MRAM.
  • STT-MRAM Spin-Transfer-Torque-Magnetoresistive-Random Access-Memory
  • MTJ Magnetic Tunneling Junction
  • MMTJ Magnetic Tunneling Junction element
  • DRAM Dynamic Random Access Memory Due to its nature, various considerations have been made to adopt STT-MRAM for high-speed memories such as cache memories.
  • MTJ As a memory cell using an MTJ element (hereinafter referred to as MTJ), there is a 1T1MTJ configuration including one MOSFET (Metal Oxide Semiconductor Semiconductor Field Effect Transistor) and one MTJ.
  • MOSFET Metal Oxide Semiconductor Semiconductor Field Effect Transistor
  • one end of the MTJ is connected to the bit line, and the other end is connected to the drain of the MOSFET as the selection device.
  • the source of the MOSFET is connected to the source line, and the gate is connected to the word line.
  • the MOSFET as the selection device is turned on, and the current path connecting the MTJ and the bit line including the MOSFET and the source line is conducted. Thereby, a current flows through the MTJ, and the MTJ can be read or written.
  • the 1T1MTJ configuration has an advantage that the area occupied by the memory cell is small and suitable for high integration.
  • the 1T1MTJ configuration has problems that the output signal is small and a reference current (or voltage) is required, so that high-speed sensing is difficult and the access time is long. For this reason, a cell configuration in which two MTJs are arranged in a differential pair may be employed.
  • FIG. 1 of Non-Patent Document 1 describes an example of a circuit of a memory cell having a 4T2MTJ configuration (consisting of four transistors (MOSFETs) and two MTJs).
  • MOSFETs transistors
  • FIG. 1 of Non-Patent Document 1 describes an example of a circuit of a memory cell having a 4T2MTJ configuration (consisting of four transistors (MOSFETs) and two MTJs).
  • FIG. 1A of Non-Patent Document 2 describes an example of a circuit having a 6T2MTJ configuration.
  • FIG. 8A of Non-Patent Document 2 describes an example of a circuit having an 8T2MTJ configuration.
  • Non-Patent Document 3 describes another example of a circuit having a 6T2MTJ configuration. This document describes that a 6T2MTJ configuration can be adopted as a secondary cache.
  • a power gating method may be employed in which the power supply to the circuit is cut off while the circuit is not operating.
  • a power line driver is arranged for each subarray including a plurality of memory cells.
  • One power line driver controls power supply to a plurality of memory cells included in the assigned subarray.
  • a power driver is assigned to each row (or column) of the memory cell array.
  • One power driver controls power supply to the memory cells arranged in the corresponding one row (or one column).
  • the fine-grain power gating has a larger circuit area because the number of power drivers is larger than that of the coarse-grain power gating. If the number of power drivers is simply reduced in order to reduce the area occupied by the circuit, the wake-up time is slow and the operating current increases, which adversely affects the performance of the memory.
  • the present invention has been made in view of such a situation, and an object of the present invention is to reduce the area occupied by the memory cells of the STT-MRAM. Another object of the present invention is to speed up memory access.
  • the first MOSFET and the second MOSFET are first conductivity type MOSFETs, and the third MOSFET and the fourth MOSFET are second conductivity types different from the first conductivity type. MOSFET may be used.
  • the drain of the third MOSFET is connected to one of the pair of bit lines via a fifth MOSFET
  • the drain of the fourth MOSFET is connected to the first MOSFET via a sixth MOSFET.
  • the fifth MOSFET and the sixth MOSFET may be the second conductivity type MOSFET.
  • the sources of the third MOSFET and the fourth MOSFET are connected to a first common node, and the first common node is connected to a ground voltage or a power supply voltage via a seventh MOSFET.
  • the seventh MOSFET may be the second conductivity type MOSFET.
  • the drain of the eighth MOSFET is connected to the drain of the third MOSFET
  • the drain of the ninth MOSFET is connected to the drain of the fourth MOSFET
  • the drain of the eighth MOSFET is connected to the ninth MOSFET Connected to the gate of the MOSFET
  • the drain of the ninth MOSFET is connected to the gate of the eighth MOSFET
  • the eighth MOSFET and the ninth MOSFET may be the first conductivity type MOSFET.
  • the sources of the eighth MOSFET and the ninth MOSFET are connected to the second common node, and the second common node is connected to the power supply voltage or the ground voltage via the tenth MOSFET.
  • the tenth MOSFET may be the first conductivity type MOSFET.
  • the first MOSFET and the second MOSFET When turning on the tenth MOSFET, the first MOSFET and the second MOSFET may be turned off.
  • the drain of the eighth MOSFET is connected to the drain of the third MOSFET
  • the drain of the ninth MOSFET is connected to the drain of the fourth MOSFET
  • the drain of the eighth MOSFET is connected to the ninth MOSFET Connected to the gate of the MOSFET
  • the drain of the ninth MOSFET is connected to the gate of the eighth MOSFET
  • the eighth MOSFET and the ninth MOSFET are MOSFETs of the first conductivity type
  • the sources of the eighth MOSFET and the ninth MOSFET are connected to a second common node, and the second common node is connected to a power supply voltage or a ground voltage via a tenth MOSFET
  • the tenth MOSFET is the first conductivity type MOSFET, When turning on the tenth MOSFET, the fifth MOSFET and the sixth MOSFET may be turned off.
  • the pair of source lines are connected to a power supply voltage or a ground voltage via an eleventh MOSFET and a twelfth MOSFET, respectively.
  • the eleventh MOSFET and the twelfth MOSFET may be the first conductivity type MOSFET.
  • FIG. 1 is a diagram showing a configuration of a memory circuit according to a first embodiment of the present invention.
  • 3 is a diagram illustrating a detailed circuit configuration of a memory cell and a sense circuit of the memory circuit according to the first embodiment.
  • FIG. It is a figure explaining the relationship between the state of MTJ, and resistance. It is a figure which shows the electric current-resistance characteristic of MTJ.
  • FIG. 11 is a circuit diagram of a memory circuit in which memory cells having a conventional 4T2MTJ configuration are arranged in multiple stages.
  • 3 is a circuit diagram of a memory circuit in which memory cells according to an embodiment are arranged in multiple stages.
  • FIG. It is a circuit diagram of a memory cell of 4T2MTJ of a comparative example.
  • FIG. 10 is a circuit diagram of another circuit configuration of a 6T2MTJ memory cell of a comparative example. It is a figure which shows the operating current of STT-MRAM of a several type differential pair structure. It is a figure for the comparison of the area of a memory cell.
  • A is a figure which shows the layout of the memory cell of 4T2MTJ structure.
  • FIG. 6B is a diagram showing a layout of the memory cell according to the first embodiment.
  • 10 is a circuit diagram of a memory circuit according to Modification 1.
  • FIG. 3 is a circuit diagram of a memory circuit according to Embodiment 2.
  • FIG. 6 is a diagram showing a voltage change of each part at the time of reading from the memory cell according to the first embodiment.
  • FIG. 10 is a diagram showing a voltage change of each part at the time of reading from a memory cell according to the second embodiment.
  • FIG. 6 is a diagram showing a comparison between a voltage change of a bit line during reading of the memory cell according to the first embodiment and the memory cell according to the second embodiment.
  • 3 is a circuit diagram of an application example of a memory circuit using the memory cell according to Embodiment 1.
  • FIG. FIG. 14 is a circuit diagram of a configuration example of a 128 kb storage circuit having the storage circuit shown in FIG. 13 as a basic unit.
  • FIG. 15 is a circuit diagram of a configuration example of a 1 Mb memory circuit including the memory circuit illustrated in FIG. 14 as a basic unit. It is a figure for the comparison of macrosize.
  • A is a figure which shows the macro size of the memory circuit of 1Mb of 4T2MTJ structure.
  • FIG. 6B is a diagram illustrating the macro size of the 1 Mb memory circuit according to the embodiment.
  • FIG. 16 is a diagram illustrating signals of respective units for evaluating the performance of the 1 Mb memory circuit illustrated in FIG. 15.
  • (A) to (d) are characteristic diagrams for evaluating the performance of the 1 Mb memory circuit shown in FIG. It is a figure which shows the voltage change of each part at the time of the read-out of the 1Mb memory circuit shown in FIG.
  • FIG. 3 is a diagram showing a defect rate of the 1 Mb memory circuit according to the first embodiment.
  • 2 is a circuit diagram of a desirable configuration example of the memory circuit according to Embodiment 1.
  • FIG. FIG. 1 is a diagram showing a defect rate of the 1 Mb memory circuit according to the first embodiment.
  • FIG. 6 is a circuit diagram of another desirable configuration example of the memory circuit according to the first embodiment.
  • FIG. 6 is a circuit diagram of a modification of the memory circuit according to the first embodiment.
  • FIG. 10 is a circuit diagram of another modification example of the memory circuit according to the first embodiment.
  • FIG. 6 is a circuit diagram of another desirable configuration example of the memory circuit according to the first embodiment.
  • FIG. 10 is a circuit diagram of still another desirable configuration example of the memory circuit according to the first embodiment.
  • FIG. 6 is a circuit diagram of another configuration example of the memory circuit according to the first embodiment.
  • FIG. 1 is a circuit diagram showing a modification of the memory circuit according to Embodiment 1.
  • the memory circuit 100 As shown in FIG. 1, the memory circuit 100 according to the first embodiment of the present invention includes a plurality of memory cells 50, a row decoder 60, and a sense amplifier 70 arranged in a matrix.
  • the memory cells 50 in the same row are connected to the row decoder 60 via the same word line bar BWL.
  • the memory cells 50 in the same column are connected to the sense amplifier 70 through the same bit line BL and bit line bar BBL.
  • the row decoder 60 selects the memory cell 50 by decoding the row address and setting the voltage of the word line bar BWL to the low level (selection signal).
  • the sense amplifier 70 includes a sense circuit 30 for each pair of the bit line BL and the bit line bar BBL. At the time of reading, the sense amplifier 70 amplifies the voltage relationship between the bit line BL and the bit line bar BBL by the sense circuit 30 and reads data from the memory cell 50.
  • FIG. 2 shows a circuit diagram in which only one memory cell 50 and sense circuit 30 are extracted from each component of the memory circuit 100 shown in FIG.
  • the memory cell 50 includes two MTJ (Magnetic Tunneling Junction) elements (hereinafter referred to as MTJ) 10 and MTJ11, and two P-type MOSFETs (hereinafter referred to as PFETs) which are selection transistors of MTJ10 and MTJ11. ) 20a and 20b.
  • MTJ Magnetic Tunneling Junction
  • PFETs P-type MOSFETs
  • the MTJ 10 includes three layers: a pinned layer 10a, an insulating layer 10b, and a free layer 10c.
  • FIG. 3A (a) shows the MTJ 10 in a parallel state in which the directions of magnetization indicated by the arrows of the pinned layer 10a and the free layer 10c are aligned. In the parallel state, the resistance of the MTJ 10 is small. This parallel state is also called a low resistance state.
  • FIG. 3A (a) shows the MTJ 10 in a parallel state in which the directions of magnetization indicated by the arrows of the pinned layer 10a and the free layer 10c are aligned. In the parallel state, the resistance of the MTJ 10 is small. This parallel state is also called a low resistance state.
  • 3A (b) shows the MTJ 10 in an antiparallel state in which the magnetization directions of the pinned layer 10a and the free layer 10c are not aligned.
  • the MTJ 10 In the antiparallel state, the MTJ 10 has a large resistance. This antiparallel state is also called a high resistance state.
  • Fig. 3B shows the current-resistance characteristics of MTJ10.
  • the vertical axis represents the resistance R of the MTJ 10
  • the horizontal axis represents the current I flowing through the MTJ 10.
  • MTJ10 when a forward current Ic1 is passed through MTJ10, MTJ10 is in an antiparallel state and the resistance value increases.
  • the reverse current Ic0 when the reverse current Ic0 is passed through the MTJ 10, the MTJ 10 is in a parallel state and the resistance value decreases. This resistance change is called a tunnel magnetoresistance effect.
  • MTJ11 has similar characteristics.
  • the parallel state (low resistance state) and the antiparallel state (high resistance state) are associated with each other as “0” and “1”. Then, by supplying a desired current to the MTJ 10 and controlling the parallel state (“0”) and the antiparallel state (“1”), 1-bit information can be stored.
  • the pin layers 10a and 11a of the MTJs 10 and 11 are connected to the drains of the corresponding PFETs 20a and 20b, respectively.
  • the gates of the PFETs 20a and 20b are connected to the corresponding word line bar BWL.
  • the sources of the PFETs 20a and 20b are connected to the source line SL and the source line bar BSL, respectively.
  • the PFETs 20a and 20b function as selection transistors for selecting the memory cell 50.
  • the PFETs 20a and 20b are turned on / off in response to a row selection signal (low active) input via the word line bar BWL, and the current supply to the MTJs 10 and 11 is turned on / off.
  • the source line SL is connected to the drain of the PFET 20c, and the source line bar BSL is connected to the drain of the PFET 20d.
  • the sources of the PFETs 20c and 20d are connected to a power supply terminal to which a power supply voltage Vdd is applied.
  • the gates of the PFETs 20c and 20d are connected to the control line BROE.
  • the PFETs 20c and 20d are turned on / off according to a control signal (a signal for controlling on / off of power supply) supplied via the control line BROE.
  • a control signal a signal for controlling on / off of power supply
  • the free layers 10c and 11c of the MTJs 10 and 11 are connected to the bit line BL and the bit line bar BBL, respectively.
  • the drains of N-type MOSFETs (hereinafter referred to as NFETs) 30a and 30b constituting the sense circuit 30 are connected to the bit line BL and the bit line bar BBL, respectively.
  • the sense circuit 30 has NFETs 30a and 30b connected to each other.
  • the sources of the NFETs 30a and 30b are connected in common and are grounded via the current path (drain-source path) of the NFET 30c.
  • the gate of the NFET 30c is connected to the control line Read.
  • drains of the PFETs 20e and 20f are connected to the bit line BL and the bit line bar BBL.
  • a control line BEQL for inputting a BEQL signal from the equalizer is connected to the gates of the PFETs 20e and 20f.
  • the sources of the PFETs 20e and 20f are connected to, for example, a source line SL and a source line bar BSL.
  • the drains of the PFETs 20e and 20f are connected to the capacitors C1 and C2, respectively.
  • the capacitors C1 and C2 are equivalent circuits of distributed parasitic capacitances of the bit line BL and the bit line bar BBL.
  • the capacitors C1 and C2 are charged up by the control line BEQL when the PEFTs 20e and 20f are on. As a result, the bit line BL and the bit line bar BBL are charged to almost the power supply voltage before the memory is read.
  • FIG. 4A is a diagram showing a circuit in which a number of conventional memory cells 5 having a 4T2MTJ configuration are connected to a bit line pair.
  • FIG. 4B is a diagram showing a circuit in which a large number of memory cells 50 are connected to a bit line pair.
  • each conventional memory cell 5 has MTJ10 and MTJ11, PFET 20a and PFET 20b for driving MTJ, and NFET 30a and NFET 30b serving as a sense circuit.
  • the sense circuit 30 (NFETs 30a and 30b) is shared by a plurality of memory cells 50. That is, unlike the memory cell 5 shown in FIG. 4A, each memory cell 50 does not have the sense circuit 30, and has only two MTJs 10 and 11 and two PFETs 20a and 20b. Therefore, the memory cell 50 according to the present embodiment can reduce the occupation area as compared with the memory cell having the conventional 4T2MTJ configuration. Therefore, if other conditions are the same, the size of the memory circuit 100 can be reduced.
  • the memory cell 50 and the sense circuit 30 are directly connected via the bit line BL and the bit line bar BBL, and are identical to the memory cell 5. It has a configuration.
  • the row address is supplied to the row decoder 60.
  • the row decoder 60 sets the voltage of the word line bar BWL of the selection target row to a low level. Thereafter, the row decoder 60 sets the control line BEQL of the selection target column to the high level and sets the control line Read to the high level.
  • control line BEQL which was originally at a low level, becomes a high level, the PFETs 20e and 20f change from on to off. Therefore, the bit line BL and the bit line bar BBL that were originally precharged to the power supply voltage are floating at that level.
  • FIGS. 1 and 2 show only the circuits necessary for reading data from the memory cell 50. A description of writing data into the memory cell 50 will be given later with reference to FIG.
  • the memory cell 50 can be reduced in size while realizing the same write operation and read operation as those of the conventional 4T2MTJ memory circuit. Furthermore, if the storage capacities are made equal, the entire storage circuit 100 can be reduced in size.
  • FIG. 5A shows a memory cell having a 4T2MTJ configuration including four transistors and two MTJs.
  • FIG. 5B shows a memory cell having a 6T2MTJ configuration (hereinafter referred to as 6T2MTJ-1) including six transistors and two MTJs.
  • FIG. 5C shows a memory cell having another 6T2MTJ configuration (hereinafter referred to as 6T2MTJ-2).
  • LOP Low Random Access RAM
  • SRAM Static Random Access Memory
  • LSTP Low Standby Power
  • one-dimensional power gating fine-grain power gating in units of 32 bits was applied to the differential pair type STT-MRAM and the two types of SRAM memory cells.
  • the reason why the one-dimensional power gating is applied is as follows.
  • Two-dimensional power gating (coarse-grain power gating) has performance problems such as a slow wake-up time and a large operating current, although the number of power line drivers is small.
  • one power line driver is assigned to one memory cell in the 0-dimensional power gating, the number of power line drivers is larger than that in the one-dimensional power gating and the two-dimensional power gating, and the exclusive area of the circuit is increased. growing. Therefore, it was determined that one-dimensional power gating is the optimum power gating from the viewpoint of both area overhead and performance.
  • FIG. 6 shows simulation results of operating currents of the memory cell 50 having the above-described 2T2MTJ configuration, the above-described STT-RAM, and SRAM.
  • the operating current at the time of 64 byte (256 bit) access was obtained.
  • the operating current of the 15 nanosecond write cycle is 70 mA for the 4T2MTJ shown in FIG. 5A, which is lower than the simulation value of 121 mA for the 6T3MTJ type 1 and 164 mA for the simulation value of the 6T2MTJ type 2.
  • the operating current of the proposed 2T2MTJ cell is 77 mA, and although it does not reach 4T2MTJ, a low current comparable to that can be realized.
  • the operating currents of STT-MRAM and LOP / LTSP type SRAM were compared.
  • the current consumed by the SRAM LOP and LTSP is 0.18 mA for both write currents, which is lower than the write current (70 mA and 63 mA) for 2T2MTJ and 4T2MTJ.
  • SRAM requires static current consumption for data retention
  • the operating current in the case of LOP is 1.46 A
  • the operating current in the case of LTSP is 138 mA, both of which are from the current consumption of 4T2MTJ large.
  • the 4T2MTJ configuration or 2T2MTJ is the optimal differential pair configuration.
  • FIG. 7A shows a typical layout example of the memory cell 5 having a 4T2MTJ configuration.
  • FIG. 7B shows a typical example of one layout of the memory cell 50 of the present embodiment. Both are intended for 1-bit memory cells in the 90-nm generation STT-MRAM.
  • the MOSFETs corresponding to the selection transistors PFETs 20a and 20b have the same size.
  • a 1-bit cell can be configured with a size of about 40 percent of the occupied area of the conventional memory cell.
  • the memory cell 50 shares the sense circuit 30 with other memory cells 50, it has been confirmed that the area occupied by the memory cell can be reduced.
  • the memory circuit 100 can be reduced in power consumption and downsized.
  • FIG. 1 shows a bottom pin structure in which the pin layers of MTJ 10 and MTJ 11 are connected to the PFET, but this is for avoiding destructive reading of the memory cell 50. It should be noted that the pinned layers 10a and 11a and the free layers 11a and 11c may be connected in reverse if a reliable reading condition that destructive reading does not occur can be realized.
  • the MTJs 10 and 11 are connected to the bit line BL and the bit line bar BBL, and the PFETs 20a and 20b which are selection transistors are connected to the source line SL and the source line bar BSL.
  • the pin layers 10a and 11a of the MTJ 10 and 11 are connected to the source line SL and the source line bar BSL, and the drains of the PFETs 20a and 20b are connected to the bit line BL and bit It may be configured to connect to the line bar BBL.
  • the free layers 10c and 11c of the MTJs 10 and 11 are connected to the PFETs 20a and 20b. It should be noted that the pinned layers 10a and 11a and the free layers 11a and 11c may be connected in reverse if a reliable reading condition that destructive reading does not occur can be realized.
  • PFETs 20a and 20b which are P-type MOSFETs, are used as selection transistors.
  • N-type MOSFETs may be used.
  • FIG. 9 shows a circuit configuration of a memory circuit 200 using an N-type MOSFET as a selection transistor.
  • the memory circuit 200 includes a plurality of memory cells 51 and sense circuits 30 arranged in a matrix, like the memory circuit 100.
  • the sense circuit 30 is shared by the plurality of memory cells 51. Note that components similar to those of the memory circuit 100 illustrated in FIGS. 1 and 2 are denoted by the same reference numerals.
  • the memory cell 51 has two MTJs 10 and 11 and N-type MOSFET NFETs 21a and 21b which are MTJ selection transistors.
  • the pin layers 10a and 11a of the MTJs 10 and 11 are connected to the sources of the NFETs 21a and 21b, respectively.
  • NFETs 21a and 21b are selection transistors.
  • the gates of the NFETs 21a and 21b are each connected to the word line WL.
  • the NFETs 21a and 21b are turned on / off in response to a selection signal supplied via the word line WL, and turn on / off the power supply to the MTJs 10 and 11.
  • the memory circuit 200 has the same configuration as the memory circuit 100 according to the first embodiment described above except that the selection transistor of the memory cell 51 is an NFET.
  • the occupied area of each memory cell 51 can be reduced as compared with a memory cell having a 4T2MTJ configuration.
  • Measured access time as follows.
  • the voltage of the word line bar BWL was changed from the high level (1 V) to the low level (0 V: active level), and the voltages of the nodes sn, bsn, the bit line BL, and the bit line bar BBL were obtained.
  • the control line BROE is set to the low level
  • the control line BEQL is set to the high level
  • the control line Read is set to the high level at the same timing as the timing at which the voltage of the word line bar BWL is changed from the high level to the low level.
  • the PFETs 20c and 20d are turned on, and the PFETs 20e and 20f are turned off.
  • the nodes sn and bsn are connection points between the pin layers 10a and 11a of the MTJs 10 and 11 and the sources of the PFETs 20a and 20b as selection transistors.
  • the input signal of the word line WL was changed from the low level (0V) to the high level (1V), and the voltages of the nodes sn, bsn, the bit line BL, and the bit line bar BBL were measured. Also in the memory circuit 200, predetermined signals are input to the control line BROE, the control line BEQL, and the control line Read at the same timing as the signal input of the word line WL.
  • FIG. 10 shows a simulation result of the memory circuit 100
  • FIG. 11 shows a measurement result of the memory circuit 200.
  • the potential changes of the bit line BL and the bit line bar BBL of the memory circuit 200 are more gradual than the potential changes of the bit line BL and the bit line bar BBL of the memory circuit 100.
  • the bit line has full amplitude
  • the bit line does not have full amplitude. Accordingly, it can be said that the memory circuit 100 has a shorter read time than the memory circuit 200 because the bit line has a full amplitude.
  • FIG. 12 shows a simulation result of the voltage change at the time of reading the bit line BL and the bit line bar BBL of the memory circuit 100 and the voltage change of the bit line BL and the bit line bar BBL of the memory circuit 200 at the time of reading.
  • the simulation results are also shown.
  • a solid line indicates a simulation result of the memory circuit 100
  • a broken line indicates a simulation result of the memory circuit 200.
  • the configuration of the memory circuit 100 has a shorter time for latching the bit lines and a shorter access time.
  • the memory circuit 200 according to the second embodiment exhibits the same effect as the memory circuit 100 according to the first embodiment from the viewpoint of the occupied area and the power consumption. However, it was confirmed that the memory circuit 100 according to the first embodiment is superior to the memory circuit 200 from the viewpoint of operation speed.
  • the memory circuit 150 includes a word line for selecting a cell array C / A, an equalizer EQL, and a memory cell 50 each composed of 2k memory cells 50 arranged in 8 rows ⁇ 256 columns. Bars BWL0 to BWL255, bit line pairs BL0 to BL7, BBL0 to BBL7, source line pairs SL0 to SL7, BSL0 to BSL7.
  • the storage circuit 150 further includes a multiplexer MUX for supplying only the output signal of the selected memory cell 50 to the sense amplifier S / A, a sense amplifier S / A, and a data queue buffer DQB for reading and writing data.
  • a multiplexer MUX for supplying only the output signal of the selected memory cell 50 to the sense amplifier S / A, a sense amplifier S / A, and a data queue buffer DQB for reading and writing data.
  • the multiplexer MUX is composed of transfer gates 41a and 41b and transfer gates 42a and 42b.
  • the transfer gates 41a and 41b in order to connect the pair of the bit line BLi and the bit line bar BBLi to the sense amplifier S / A, an NFET that is turned on / off by the control signal BLSi and a PFET that is turned on / off by the control signal BBLSi are parallel. It is composed of connected CMOS.
  • the transfer gates 42a and 42b connect the source line SLi and the bit line bar BBLi, and turn on and off by the control signal SLSi and the control signal BSLSi to connect the source line bar BSLi and the bit line BLi.
  • a PFET that is turned off is composed of a CMOS connected in parallel.
  • i is an integer of 0 to 7.
  • the data queue buffer DQB includes an output buffer 33 that outputs data on the selected bit line BL and bit line bar BBL in response to the control signals SEP and BSEP.
  • the data queue buffer DQB further includes an input buffer 34 that supplies write data to the selected bit line BL, bit line bar BBL, source line SL, and source line bar BSL in response to control signals WRT and BWRT.
  • equalizer EQL the multiplexer MUX, the sense amplifier S / A, and the data queue buffer DQB are connected to a control unit (not shown) and operate according to each control signal supplied from the control unit.
  • the memory cell 50 arranged at the position of the 255th row and the 0th column is selected.
  • the memory cell 50 is connected to the word line bar BWL255, the bit line BL0, the bit line bar BBL0, the source line SL0, and the source line bar BSL0.
  • the equalizer EQL switches the control signal BROE from high level to low level. As a result, the PFETs 20c and 20d are turned on. Accordingly, the power supply voltage Vdd is applied to the source lines SL0 to SL7 and the source line bars BSL0 to BSL7. In parallel, the equalizer EQL switches the voltage of the control line BEQL from the low level to the high level. As a result, the PFETs 20e and 20f are turned off. Therefore, the bit line pair BL0, BBL0 and the source line pair SL0, BSL0 are separated, and the bit line pair BL0, BBL0 floats in a high level state.
  • the multiplexer MUX has a high level on the selection line BLS0 so as to supply the output signal of the selected memory cell 50 (the memory cell 50 arranged at the position of 255 rows and 0 columns) to the sense amplifier S / A.
  • a low level selection control signal is supplied to the level BBLS0. This opens the transfer gates 41a and 41b. Note that SLS0 and BSLS0 remain at low level and high level, respectively, and the transfer gates 42a and 42b remain closed.
  • a current flows from the power supply line Vdd to the bit line BL0 via the PFETs 20c, 20a, and MTJ10.
  • a current flows from the power supply line Vdd to the bit line bar BBL0 via the PFET 20d, PFET 20b, and MTJ11.
  • the amount of current flowing from the power supply line Vdd to the bit line BL0 and the amount of current flowing from the power supply line Vdd to the bit line bar BBL0 depend on the resistance values of the MTJ10 and MTJ11. For this reason, a potential difference is generated between the bit line BL0 and the bit line bar BBL0. Since the transfer gates 41a and 41b are open, the voltages of the bit line BL0 and the bit line bar BBL0 are transmitted to the sense amplifier S / A.
  • the sense amplifier S / A amplifies the potential difference between the bit line pair BL0 and BBL0 by the sense circuit 30.
  • the latch circuit 25 also changes the voltage amplified by the sense circuit 30 to a signal having an amplitude between the power supply voltage Vdd and the ground voltage when the SEP bar signal BSEP applied to the gate of the PFET 20i changes to a low level. Latch.
  • the voltage of the word line bar BWL255 is switched to a high level and / or the voltage of the selection line BLS0 is switched to a low level and the voltage of the BBLS0 is switched to a high level, thereby turning off the PFETs 20a and 20b as selection transistors.
  • And / or closing the transfer gates 41a and 41b stops the current flowing through the MTJs 10 and 11.
  • the output buffer 33 of the data queue buffer DQB outputs the signal amplified and latched by the sense amplifier S / A to the data line RWD and the data line when the SEP signal SEP becomes high level and the SEP bar signal BSEP becomes low level. Output to the bar BRWD.
  • the BROE signal When writing data into the memory cell 50, the BROE signal is maintained at a high level.
  • the BEQL signal transits from a low level to a high level.
  • the voltage of the word line bar BWL255 is set to a low level.
  • the PFETs 20a and 20b which are selection transistors, are turned on.
  • the selection control signals SLS0 and BLS0 are switched to the high level, and the selection control signals BSLS0 and BBLS0 are switched to the low level. Thereby, the transfer gates 41a, 41b, 42a, and 42b are opened. Further, when the write control signal WRT becomes high level and BWRT becomes low level, the write buffer 34 is activated.
  • Complementary write data RWD and BRWD are applied to the data queue buffer DQB.
  • a high level signal is applied to the bit line BL0 and the source line bar BSL0 via the write buffer 34, and a low level signal is applied to the bit line bar BBL0 and the source line SL0. To be applied.
  • bit line BL0 and the bit line bar BBL0 connected to the pair of MTJs of the selected cell by the signal input from the data queue buffer DQB via the multiplexer MUX are the source line bar BSL0 and the source line, respectively. Biased to be the same potential as SL0. In this way, the pair of MTJs in the selected cell (1 row and 1 column) is rewritten.
  • FIG. 14 shows a configuration example of a 128 kb storage circuit 1000 having the storage circuit 150 shown in FIG. 13 as a basic unit.
  • two adjacent 2 kb cell arrays share one sense amplifier S / A, and the two sense amplifiers S / A share one dequeue buffer DQB.
  • Data is input / output through 16 pairs of data lines (RWD and BRWD), that is, 16 pairs of bit lines. In this memory circuit 1000, 16-bit access can be performed.
  • the 128 kb storage circuit 1000 shown in FIG. 14 may be combined as shown in FIG. 15 as a 128 k unit to form a 1 Mb storage circuit 2000.
  • this 1 Mb memory circuit 2000 four 128 kb units are arranged in the upper and lower stages, respectively. 16 pairs of data lines (bit lines) are arranged above and below the 1 Mb storage circuit 2000, respectively, and the entire cell array has 32 pairs of data lines. These data lines are shared by four 129 kb units in each stage. That is, the storage circuit 2000 performs 32-bit parallel access.
  • the multiplexer MUX exchanges data with the outside by narrowing down 32-bit data to 16 bits.
  • 32-bit data may be exchanged with the outside as it is without narrowing down the data.
  • FIG. 16 shows a diagram for comparing macro sizes.
  • 1A shows a 1Mb macro photograph of a conventional 4T2MTJ configuration
  • FIG. 1B shows a macro photograph of the 1Mb storage circuit 2000 shown in FIG.
  • Each of these STT-MRAMs is a cell array in which cells are arranged in an efficient arrangement.
  • the area as a macro size can be reduced by 64%.
  • a 1Mb storage circuit 2000 was used to simulate data reading and writing, and the access time was obtained.
  • FIG. 17 shows a signal waveform input to the 1 Mb storage circuit 2000 for simulation.
  • data reading and data writing are performed in the first cycle, and only data reading is performed in the next cycle.
  • the power supply voltage was set to 1V.
  • the input signal to the word line bar BWL is set to a low level during reading and writing.
  • the control line BEQL of the equalizer EQL is set to a high level during reading and writing, and the control line BROE is set to a high level during writing.
  • the control lines BLS and BBLS and the control lines SLS and BSLS of the multiplexer MUX are controlled in accordance with the read and write timings, respectively.
  • the control line Read of the sense amplifier S / A is switched between high and low input signals at the read timing.
  • the control lines BSEP and SEP are switched between high and low input signals at the read timing.
  • the control signals WRT and BWRT and the data input line Din are switched between high and low input signals at the write timing.
  • FIG. 18A shows changes in the voltages of the word line bar BWL, the bit line BL, and the bit line bar BBL. Data reading and data writing are performed during this period so that the voltage of the word line bar BWL is 0 V from 3 nanoseconds to 23 nanoseconds. In addition, the voltage of the word line bar BWL becomes 0 V again from around 30 nanoseconds, and data is read during this period.
  • FIG. 18B shows changes in the voltages on the control lines DQ and BDQ for exchanging data between the dequeue buffer DQB and the cell.
  • FIG. 18C shows the current flowing through the MTJ pair of the selected cell
  • FIG. 18D shows the resistance value of the MTJ pair of the selected cell.
  • the resistance value of the MTJ in the anti-parallel (AP) state at the start of the simulation decreases and the resistance value of the MTJ in the parallel (P) state increases at about 18 nanoseconds. The value of is reversed. In other words, it can be seen that the writing is completed at this point.
  • the time taken for the potential difference between the signals detected on the data lines BRWD and RWD to reach 0.3 V after the signal was input from the word line bar BWL was 800 picoseconds. This access speed is a value sufficient to be applied to a tertiary cache or the like.
  • the configuration of the sense amplifier of the memory circuit 100 according to the first embodiment shown in FIG. 1 (hereinafter referred to as the sense amplifier of the proposed method) has an excellent effect over the conventional sense amplifier. The points will be described.
  • FIG. 20 shows a circuit configuration of a conventional sense amplifier.
  • FIG. 21 shows a circuit configuration of the sense amplifier S / A of the proposed method. Each of these sense amplifiers was employed as a sense amplifier of the memory circuit 100 shown in FIG. 1, and currents flowing through the MTJs 10 and 11 during reading were measured.
  • the MOSFET constituting the sense amplifier is an N-type, and a P-type MOSFET having a conductivity type different from that of the sense amplifier MOSFET (20a in FIG. 20b) was used.
  • FIG. 22 (a) shows a simulation result when the sense amplifier of the proposed method is used.
  • FIG. 22B shows a simulation result when the conventional sense amplifier shown in FIG. 20 is used.
  • IMTJ (P) is a current flowing through the MTJ in the parallel state (low resistance state)
  • IMTJ (AP) indicates a current flowing through the MTJ in the other antiparallel state (high resistance state).
  • IMTJ (P) shown in FIG. 22 (a) is sufficiently low compared to the value of IMTJ (P) shown in FIG. 22 (b). That is, it can be said that the read disturb current can be suppressed when the sense amplifier of the proposed method is used. This is because the sense amplifier of the proposed method is configured by connecting NFETs to each other and feeding back the input voltage.
  • FIG. 23 shows a failure rate when the 1 Mb chip including the conventional sense amplifier shown in FIG. 20 and the proposed sense amplifier shown in FIG. 21 is used for 10 years. For comparison, the chip defect rate due to retention is also shown.
  • the chip failure rate of the memory circuit using the conventional sense amplifier is larger than that due to retention, whereas the chip failure rate of the memory circuit using the proposed sense amplifier is smaller than that due to retention.
  • the non-volatile memory state energy barrier / thermal energy (E b / kT) is required 85 or more, the thermal stability of the MTJ It becomes difficult to design.
  • the energy barrier / thermal energy (E b / kT) may be approximately 65 determined by the retention. For this reason, it is possible to design a stable memory circuit even with the current MTJ technology.
  • the area occupied by each memory cell can be reduced by sharing the sense circuit among a plurality of memory cells. Even when the occupied area of the cell is reduced, the reading speed is high enough to be adopted for a cache. Further, by combining the 2T2MTJ cell and the sense amplifier of the proposed method using a MOSFET of a different conductivity type from the MOSFET that is the selection device of the 2T2MTJ cell, the disturb current can be greatly reduced.
  • the configuration of the first embodiment shown again in FIG. 24A is an optimal configuration when a bottom pin structure is assumed.
  • the selection circuit is a PFET, a large write current can be secured.
  • the configuration shown in FIG. 24B is substantially the same as the configuration shown in FIG. 9, and the conductivity type of the selection transistor and the conductivity type of the MOSFET constituting the sense circuit 30 are the same.
  • This configuration has the same characteristics as the configuration of the first embodiment except that the operation speed is low.
  • the structure described above is a configuration in which memory cells are arranged on the power supply side and sense circuits 30 are arranged on the ground side.
  • the present invention is not limited to this, and as shown in FIGS. 24C and 24D, it is possible to adopt a configuration in which the memory cells 50 ′ and 51 ′ are arranged on the ground side and the sense circuit 30 ′ is arranged on the power supply side. .
  • the configuration in FIG. 24C corresponds to the configuration in FIG. 24A.
  • the selection transistor constituting the memory cell 53 ' is an NFET
  • the sense circuit 30' is composed of a PFET.
  • the gate of the selection transistor is connected to the word line WL
  • one end of the current path of the selection transistor is connected to the bit line BL or / BL
  • the other end of the current path is connected to the pin layers of MTJ10 and MTJ11.
  • the free layers of MTJ10 and MTJ11 are grounded.
  • the configuration in FIG. 24D corresponds to the configuration in FIG. 24B.
  • the selection transistor is a PFET, and the sense circuit 30 'is composed of a PFET.
  • the gate of the selection transistor is connected to the word line bar / WL.
  • One end of the current path of the selection transistor is connected to the bit line BL or / BL, and the other end of the current path is connected to the pin layers of the MTJs 10 and 11.
  • the free layers of MTJs 10 and 11 are grounded.
  • FIG. 24C and 24D can also employ a bottom pin MTJ that is easy to create, and there is no data corruption during reading. Further, the configuration of FIG. 24C has a large voltage amplitude of the bit line BL and the bit line bar BBL as in FIG. 24A, and high-speed access is possible.
  • the selection transistor is an NFET, has a higher current driving capability than the PFET, and can reduce the cell size.
  • the present invention is not limited to the example using the bottom pin MTJ, and it is also possible to use the MTJs 10 'and 11' having the top pin structure.
  • a circuit using a PFET as a selection transistor and an NFET as a sense circuit 30 is a preferred embodiment capable of high-speed access without a read disturb.
  • a circuit using an NFET as the selection transistor and a PFET as the sense circuit 30 'as shown in FIG. 25B is also a preferred embodiment capable of high-speed access without read disturb.
  • the gate of the selection transistor is connected to the word line bar / WL.
  • One end of the current path of the selection transistor is connected to the bit line BL or / BL, and the other end of the current path is connected to the free layers of the MTJs 10 'and 11'.
  • the pin layers of the MTJs 10 'and 11' are connected to the power supply line.
  • the gate of the selection transistor is connected to the word line WL.
  • One end of the current path of the selection transistor is grounded, and the other end of the current path is connected to the free layers of the MTJs 10 'and 11'.
  • the pin layers of the MTJs 10 'and 11' are connected to the bit line BL or / BL.
  • the selection transistor is an NFET
  • the sense circuit 30 is formed of an NFET.
  • the gate of the selection transistor is connected to the word line WL.
  • One end of the current path of the selection transistor is connected to the bit line BL or / BL, and the other end of the current path is connected to the free layers of the MTJs 10 'and 11'.
  • the pin layers of the MTJs 10 'and 11' are connected to the power supply line.
  • the selection transistor is a PFET and the sense circuit 30 'is composed of a PFET.
  • the gate of the selection transistor is connected to the word line bar / WL.
  • One end of the current path of the selection transistor is grounded, and the other end of the current path is connected to the free layers of the MTJs 10 'and 11'.
  • the pin layers of the MTJs 10 'and 11' are connected to the bit line BL or / BL.
  • the present invention is not limited to the above embodiment, and various modifications and applications are possible.
  • the circuit configuration, signal level / timing, and the like can be changed as appropriate.
  • transfer gates 30g and 30h may be arranged between the bit line and the sense circuit 30.
  • the MOSFETs 30g and 30h constituting the transfer gate are MOSFETs having a conductivity type opposite to that of the selection MOSFET.
  • FIGS. 1 and 8 the relative positions of the MTJ and the selection transistor may be interchanged.
  • the STT-MRAM can be increased in speed and capacity.
  • SEP control lines RWD, BRWD ... data line S / A ... sense amplifier SL ... source line Vdd ... power supply WL ... word line

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)

Abstract

　ＳＴＴ－ＭＲＡＭ（１００）は、複数のメモリセル（５０）と、Ｎ型のＭＯＳＦＥＴ（３０ａ）及びＮ型のＭＯＳＦＥＴ（３０ｂ）からなるセンス回路（３０）とを含む。Ｎ型のＭＯＳＦＥＴ（３０ａ）のドレインは１対のビットラインの一方（ＢＬ）に接続され、Ｎ型のＭＯＳＦＥＴ（３０ｂ）のドレインは１対のビットラインの他方（ＢＢＬ）に接続される。Ｎ型のＭＯＳＦＥＴ（３０ａ）のゲートは、Ｎ型のＭＯＳＦＥＴ（３０ｂ）のドレインに接続され、Ｎ型のＭＯＳＦＥＴ（３０ｂ）のゲートはＮ型のＭＯＳＦＥＴ（３０ａ）のドレインに接続されている。各メモリセルは、１対のソース線（ＳＬ，ＢＳＬ）に接続された１対のＰ型ＭＯＳＦＥＴ（２０ａ，２０ｂ）と１対のＭＴＪ（１０，１１）とを含む。

Description

ＳＴＴ－ＭＲＡＭを使用した半導体記憶装置
　この発明は、ＳＴＴ－ＭＲＡＭを使用した半導体記憶装置に関する。
　抵抗変化型の記憶素子であるＭＴＪ（Magnetic Tunneling Junction）素子（磁気トンネル接合素子）を使用したメモリであるＳＴＴ－ＭＲＡＭ（Spin Transfer Torque-Magnetoresistive Random Access Memory）が注目されている。ＳＴＴ－ＭＲＡＭは、ＤＲＡＭ（Dynamic Random Access Memory）に近い高速性と書き換え耐性が得られる不揮発性メモリである。その性質から、ＳＴＴ－ＭＲＡＭをキャッシュメモリ等の高速メモリに採用するための様々な考察がなされている。
　ＭＴＪ素子（以下、ＭＴＪと言う）を使用したメモリセルとして、１個のＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)と１個のＭＴＪとから構成された１Ｔ１ＭＴＪ構成がある。この構成では、例えば、ＭＴＪの一端はビットラインに接続され、他端は選択デバイスであるＭＯＳＦＥＴのドレインに接続される。ＭＯＳＦＥＴのソースはソースラインに接続され、ゲートはワードラインに接続される。ワードラインから選択信号が入力されると、選択デバイスであるＭＯＳＦＥＴがオンし、ＭＴＪとＭＯＳＦＥＴを含むビットラインとソースラインを繋ぐ電流路が導通する。これにより、ＭＴＪに電流が流れ、ＭＴＪの読み出し又は書き込みを行うことができる。
　１Ｔ１ＭＴＪ構成は、メモリセルの占有面積が小さく高集積化に適するという利点を有する。しかし、１Ｔ１ＭＴＪ構成には、出力信号が小さく、リファレンス電流（又は電圧）が必要なため高速センスが難しく、アクセスタイムが長いという問題がある。このため、２個のＭＴＪを差動対に配置したセル構成が採用される場合がある。
　例えば、非特許文献１の図１には、４Ｔ２ＭＴＪ構成（４個のトランジスタ（ＭＯＳＦＥＴ）と２個のＭＴＪから構成）のメモリセルの回路の例が記載されている。
　また、非特許文献２の図１（ａ）には、６Ｔ２ＭＴＪ構成の回路の例が記載されている。さらに、非特許文献２の図８（ａ）には、８Ｔ２ＭＴＪ構成の回路の例が記載されている。
　また、非特許文献３には６Ｔ２ＭＴＪ構成の回路の別の例が記載されている。この文献には、６Ｔ２ＭＴＪ構成を２次キャッシュとして採用することが可能であることが記載されている。
　ＳＴＴ－ＭＲＡＭを構成する際には、上述したような差動対構成のメモリセルをマトリクス状に配置する必要がある。しかしながら、メモリセルをマトリクス状に配置すると、駆動用のＭＯＳＦＥＴのサブスレッショルド電流（弱反転電流）がＭＴＪを介して流れ、リーク電流が発生するという問題がある。このリーク電流は、メモリセル数の増加に伴って増加する。
　この問題に対処するため、回路が動作していない期間はその回路への電源の供給を遮断するパワーゲーティング手法を採用することがある。
　パワーゲーティングには、様々な手法がある。例えば、２次元パワーゲーティング（粗粒度パワーゲーティング）では、複数のメモリセルを含むサブアレーごとにパワーラインドライバが配置される。１つのパワーラインドライバは、割当てられたサブアレーに含まれる複数のメモリセルへの電源供給を制御する。
　また、１次元パワーゲーティング（細粒度パワーゲーティング）では、パワードライバがメモリセルアレーの行（または列）ごとに割り当てられる。１つのパワードライバは、対応する１行（または１列）に配置されたメモリセルへの電源供給を制御する。
　同数のメモリセルを配置する場合、細粒度パワーゲーティングの方が、粗粒度パワーゲーティングよりパワードライバの数が多くなるため、回路の専有面積は大きくなる。回路の専有面積を小さくするため、ただ単にパワードライバの数を減らした場合、ウェイクアップタイムが遅い、動作電流が増大するといった影響が出て、メモリの性能に悪影響を及ぼしてしまう。
Ｔ．Ｏｈｓａｗａ　ｅｔ　ａｌ．，"Ｈｉ－Ｄｅｎｓｉｔｙ　ａｎｄ　Ｌｏｗ－Ｐｏｗｅｒ　Ｎｏｎｖｏｌａｔｉｌｅ　Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　Ｕｓｉｎｇ　Ｓｐｉｎ－Ｔｒａｎｓｆｅｒ－Ｔｏｒｑｕｅ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ"，Ｊａｐａｎｅｓｅ　Ｊｏuｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ　５１，２０１２，ｐｐ．０２ＢＤ０１－１－０２ＢＤ０１－６ Ｓ．Ｙａｍａｍｏｔｏ　ｅｔ　ａｌ．，"Ｎｏｎｖｏｌａｔｉｌｅ　Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　Ｕｓｉｎｇ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎｓ　ｗｉｔｈ　Ｃｕｒｒｅｎｔ－Ｉｎｄｕｃｅｄ　Ｍａｇｎｅｔｉｚａｔｉｏｎ　Ｓｗｉｃｈｉｎｇ　Ａｒｃｈｉｔｅｃｔｕｒｅ"，Ｊａｐａｎｅｓｅ　Ｊｏuｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ　４８，２００９，ｐｐ．０４３００１－１－０４３００１－７ Ｋ．Ａｂe　ｅｔ　ａｌ．，"Ｈｉｅｒａｒｃｈｉｃａｌ　Ｃａcｈｅ　Ｍｅｍｏｒｙ　ｂａｓｅｄ　ｏｎ　ＭＲＡＭ　ａｎｄ　Ｎｏｎｖｏｌａｔｉｌｅ　ＳＲＡＭ　ｗｉｔｈ　Ｐｅｒｐｅｎｄｉｃｕｌａｒ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎｓ　ｆｏｒ　Ｕｌｔｒａ　Ｌｏｗ　Ｐｏｗｅｒ　Ｓｙｓｔｅｍ"，Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｅｖｉｃｅｓ　Ｍａｔｅｌｉａｌｓ　２０１０，ｐｐ．１１４４－１１４５
　従って、ＳＴＴ－ＭＲＡＭを高速大容量にするため、メモリセルの専有面積をさらに縮小する必要がある。
　また、メモリの高速化は、ＣＰＵの高速化、メモリの大容量化に伴ってより一層求められている。
　本発明は、このような現状に鑑みてなされたものであり、ＳＴＴ－ＭＲＡＭのメモリセルの専有面積を縮小することを目的とする。
　また、本発明は、メモリアクセスを高速化することを他の目的とする。
　１対のビット線と１対のソース線のそれぞれ一方に接続された第１のＭＯＳＦＥＴと、前記１対のビット線と前記１対のソース線のそれぞれ他方に接続された第２のＭＯＳＦＥＴと、前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴのそれぞれに直列に接続された１対のＭＴＪと、からそれぞれ構成される複数のメモリセルと、
　第３のＭＯＳＦＥＴと、
　第４のＭＯＳＦＥＴと、
　を含み、
　前記第３のＭＯＳＦＥＴのドレインは前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＴＦＥＴのドレインに接続されている、
　ことを特徴とする。
　前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴは、第一の導電型のＭＯＳＦＥＴであり、前記第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴは、前記第一の導電型とは異なる第二の導電型のＭＯＳＦＥＴであってもよい。
　さらに、例えば、前記第３のＭＯＳＦＥＴのドレインは、第５のＭＯＳＦＥＴを介して前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは、第６のＭＯＳＦＥＴを介して前記１対のビット線の他方に接続されており、
　前記第５のＭＯＳＦＥＴと前記第６のＭＯＳＦＥＴは、前記第二の導電型のＭＯＳＦＥＴであってもよい。
　例えば、前記第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴのソースは第１の共通ノードに接続され、前記第１の共通ノードは、第７のＭＯＳＦＥＴを介して接地電圧あるいは電源電圧に接続されており、
　前記第７のＭＯＳＦＥＴは、前記第二の導電型のＭＯＳＦＥＴであってもよい。
　例えば、前記第３のＭＯＳＦＥＴのドレインに第８のＭＯＳＦＥＴのドレインが接続され、前記第４のＭＯＳＦＥＴのドレインに第９のＭＯＳＦＥＴのドレインが接続され、前記第８のＭＯＳＦＥＴのドレインは前記第９のＭＯＳＦＥＴのゲートに接続され、前記第９のＭＯＳＦＥＴのドレインは前記第８のＭＯＳＦＥＴのゲートに接続されており、
　前記第８のＭＯＳＦＥＴと前記第９のＭＯＳＦＥＴは、前記第一の導電型のＭＯＳＦＥＴであってもよい。
　さらに、例えば、前記第８のＭＯＳＦＥＴ及び前記第９のＭＯＳＦＥＴのソースは第２の共通ノードに接続され、前記第２の共通ノードは、第１０のＭＯＳＦＥＴを介して電源電圧あるいは接地電圧に接続されており、
　前記第１０のＭＯＳＦＥＴは、前記第一の導電型のＭＯＳＦＥＴであってもよい。
　前記第１０のＭＯＳＦＥＴをオンする場合には、前記第１のＭＯＳＦＥＴ及び前記第２のＭＯＳＦＥＴをオフしてもよい。
　あるいは、前記第３のＭＯＳＦＥＴのドレインに第８のＭＯＳＦＥＴのドレインが接続され、前記第４のＭＯＳＦＥＴのドレインに第９のＭＯＳＦＥＴのドレインが接続され、前記第８のＭＯＳＦＥＴのドレインは前記第９のＭＯＳＦＥＴのゲートに接続され、前記第９のＭＯＳＦＥＴのドレインは前記第８のＭＯＳＦＥＴのゲートに接続されており、
　前記第８のＭＯＳＦＥＴと前記第９のＭＯＳＦＥＴは、前記第一の導電型のＭＯＳＦＥＴであり、
　前記第８のＭＯＳＦＥＴ及び前記第９のＭＯＳＦＥＴのソースは第２の共通ノードに接続され、前記第２の共通ノードは、第１０のＭＯＳＦＥＴを介して電源電圧あるいは接地電圧に接続されており、
　前記第１０のＭＯＳＦＥＴは、前記第一の導電型のＭＯＳＦＥＴであり、
　前記第１０のＭＯＳＦＥＴをオンする場合には、前記第５のＭＯＳＦＥＴおよび前記第６のＭＯＳＦＥＴをオフしてもよい。
　例えば、前記１対のソース線はそれぞれ第１１のＭＯＳＦＥＴ、第１２のＭＯＳＦＥＴを介して電源電圧あるいは接地電圧に接続され、
　前記第１１のＭＯＳＦＥＴと前記第１２のＭＯＳＦＥＴは、前記第一の導電型のＭＯＳＦＥＴであってもよい。
　本発明によれば、ＳＴＴ－ＭＲＡＭのメモリセル面積の縮小化を実現することができる。
本発明の実施の形態１に係る記憶回路の構成を示す図である。 実施の形態１に係る記憶回路のメモリセルとセンス回路の詳細な回路構成を示す図である。 ＭＴＪの状態と抵抗の関係を説明する図である。 ＭＴＪの電流－抵抗特性を示す図である。 従来の４Ｔ２ＭＴＪ構成のメモリセルを多段に配置した記憶回路の回路図である。 実施の形態に係るメモリセルを多段に配置した記憶回路の回路図である。 比較例の４Ｔ２ＭＴＪのメモリセルの回路図である。 比較例の６Ｔ２ＭＴＪのメモリセルの回路図である。 比較例の６Ｔ２ＭＴＪのメモリセルの他の回路構成の回路図である。 複数のタイプの差動対構成のＳＴＴ－ＭＲＡＭの動作電流を示す図である。 メモリセルの面積の比較のための図である。（ａ）は、４Ｔ２ＭＴＪ構成のメモリセルのレイアウトを示す図である。（ｂ）は、実施の形態１に係るメモリセルのレイアウトを示す図である。 変形例１に係る記憶回路の回路図である。 実施の形態２に係る記憶回路の回路図である。 実施の形態１に係るメモリセルの読み出し時の各部の電圧変化を示す図である。 実施の形態２に係るメモリセルの読み出し時の各部の電圧変化を示す図である。 実施の形態１に係るメモリセルと実施の形態２に係るメモリセルの読み出し時のビットラインの電圧変化を対比して示す図である。 実施の形態１に係るメモリセルを使用した記憶回路の応用例の回路図である。 図１３に示す記憶回路を基本ユニットとする１２８ｋｂの記憶回路の構成例の回路図である。 図１４に示す記憶回路を基本ユニットとする１Ｍｂの記憶回路の構成例の回路図である。 マクロサイズの比較のための図である。（ａ）は、４Ｔ２ＭＴＪ構成の１Ｍｂの記憶回路のマクロサイズを示す図である。(ｂ)は、実施例に係る１Ｍｂ記憶回路のマクロサイズを示す図である。 図１５に示す１Ｍｂ記憶回路の性能を評価するために各部の信号を示す図である。 （ａ）～（ｄ）は、図１５に示す１Ｍｂ記憶回路の性能を評価するための特性図である。 図１５に示す１Ｍｂ記憶回路の読み出し時の各部の電圧変化を示す図である。 従来のセンスアンプの回路構成を示す図である。 本提案方式のセンスアンプの回路構成を示す図である。 本提案方式のセンスアンプを採用した場合の効果を説明するための図である。（ａ）は、本提案方式のセンスアンプを使用した場合の読み出し時のＭＴＪの通過電流の時間変化を示す図である。（ｂ）は、図２０に示す従来のセンスアンプを使用した場合の読み出し時のＭＴＪの通過電流の測定結果である。 実施の形態１に係る１Ｍｂ記憶回路の不良率を示す図である。 実施の形態１に係る記憶回路の望ましい構成例の回路図である。 実施の形態１に係る記憶回路の望ましい他の構成例の回路図である。 実施の形態１に係る記憶回路の変形例の回路図である。 実施の形態１に係る記憶回路の他の変形例の回路図である。 実施の形態１に係る記憶回路の望ましい他の構成例の回路図である。 実施の形態１に係る記憶回路の望ましいさらに他の構成例の回路図である。 実施の形態１に係る記憶回路の他の構成例の回路図である。 実施の形態１に係る記憶回路のさらに他の構成例の回路図である。 実施の形態１に係る記憶回路の変形例を示す図である。
　以下、図面を参照しながら本発明の実施の形態に係る記憶回路を説明する。
（実施の形態１）
　本発明の実施の形態１に係る記憶回路１００は、図１に示すように、マトリクス状に配置された複数のメモリセル５０と、ローデコーダ６０と、センスアンプ７０と、を有する。
　同一行のメモリセル５０は、同一のワードラインバーＢＷＬを介してローデコーダ６０に接続されている。また、同一列のメモリセル５０は、同一のビットラインＢＬとビットラインバーＢＢＬとを介してセンスアンプ７０に接続されている。
　ローデコーダ６０は、ローアドレスをデコードし、ワードラインバーＢＷＬの電圧をローレベル（選択信号）とすることにより、メモリセル５０を選択する。センスアンプ７０は、ビットラインＢＬとビットラインバーＢＢＬの対毎に、センス回路３０を備えている。センスアンプ７０は、読み出し時に、ビットラインＢＬとビットラインバーＢＢＬの電圧関係をセンス回路３０で増幅して、データをメモリセル５０から読み出す。
　図２に、図１に示す記憶回路１００の各構成要素のうち、１個のメモリセル５０とセンス回路３０だけを抜き出した回路図を示す。
　メモリセル５０は、図示するように、２個のＭＴＪ（Magnetic Tunneling Junction）素子（以下、ＭＴＪという）１０とＭＴＪ１１と、ＭＴＪ１０とＭＴＪ１１の選択トランジスタである２個のＰ型のＭＯＳＦＥＴ（以下、ＰＦＥＴ）２０ａと２０ｂとを有する。
　ＭＴＪ１０とＭＴＪ１１は、互いに同一の特性を有する抵抗変化型の記憶素子である。ＭＴＪ１０とＭＴＪ１１の構成を、ＭＴＪ１０を例に説明する。図３Ａに示すように、ＭＴＪ１０は、ピン層１０ａ、絶縁層１０ｂ、フリー層１０ｃの３層から構成されている。図３Ａ（ａ）には、ピン層１０ａとフリー層１０ｃの矢印で示す磁化の向きが揃っている平行状態のＭＴＪ１０を示す。平行状態では、ＭＴＪ１０の抵抗は小さくなる。この平行状態は低抵抗状態とも呼ばれる。一方、図３Ａ（ｂ）には、ピン層１０ａとフリー層１０ｃの磁化の向きが揃っていない反平行状態のＭＴＪ１０を示す。反平行状態では、ＭＴＪ１０の抵抗は大きくなる。この反平行状態は高抵抗状態とも呼ばれる。
　図３Ｂに、ＭＴＪ１０の電流－抵抗特性を示す。ここで、縦軸はＭＴＪ１０の抵抗Ｒを示し、横軸はＭＴＪ１０を流れる電流Ｉを示す。図示するように、ＭＴＪ１０に順方向電流Ｉｃ１を流すと、ＭＴＪ１０は反平行状態となり、抵抗値が増加する。一方、ＭＴＪ１０に逆方向電流Ｉｃ０を流すと、ＭＴＪ１０は平行状態となり、抵抗値が低下する。この抵抗変化は、トンネル磁気抵抗効果と呼ばれている。ＭＴＪ１１も同様の特性を有する。
　このような特性を利用して、平行状態（低抵抗状態）、反平行状態（高抵抗状態）を、それぞれ、”０”、”１”というように対応付ける。そして、ＭＴＪ１０に所望の電流を流して、平行状態（”０”）と反平行状態（”１”）とを制御することで、１ビットの情報を記憶させることができる。
　図２に示すように、ＭＴＪ１０、１１のピン層１０ａ、１１ａは、それぞれ、対応するＰＦＥＴ２０ａ、２０ｂのドレインに接続されている。ＰＦＥＴ２０ａ、２０ｂのゲートは、それぞれ対応するワードラインバーＢＷＬに接続されている。ＰＦＥＴ２０ａ、２０ｂのソースは、それぞれ、ソースラインＳＬとソースラインバーＢＳＬに接続されている。ＰＦＥＴ２０ａと２０ｂとは、メモリセル５０を選択するための選択トランジスタとして機能する。ＰＦＥＴ２０ａと２０ｂとは、ワードラインバーＢＷＬを介して入力される行選択信号（ローアクティブ）に応答して、オン・オフし、ＭＴＪ１０と１１への電流供給のオン・オフを切り替える。
　また、ソースラインＳＬは、ＰＦＥＴ２０ｃのドレインに、ソースラインバーＢＳＬは、ＰＦＥＴ２０ｄのドレインに、接続されている。ＰＦＥＴ２０ｃと２０ｄのソースは、電源電圧Ｖｄｄが印加されている電源端子に接続されている。ＰＦＥＴ２０ｃと２０ｄのゲートは、制御ラインＢＲＯＥに接続されている。ＰＦＥＴ２０ｃと２０ｄは、制御ラインＢＲＯＥを介して供給される制御信号（電源供給のオン・オフを制御する信号）に応じてオン・オフする。なお、以下、理解を容易にするため、信号線の名称とその信号線を伝達される信号の名称を同一とする場合がある。
　ＭＴＪ１０、１１のフリー層１０ｃ、１１ｃは、それぞれビットラインＢＬ、ビットラインバーＢＢＬに接続されている。ビットラインＢＬ、ビットラインバーＢＢＬには、センス回路３０を構成するＮ型のＭＯＳＦＥＴ（以下ＮＦＥＴ）３０ａ、３０ｂのドレインがそれぞれ接続されている。
　センス回路３０は、たすきがけに接続されたＮＦＥＴ３０ａ、３０ｂを有する。ＮＦＥＴ３０ａ、３０ｂのソースは共通に接続され、ＮＦＥＴ３０ｃの電流路（ドレイン－ソースパス）を介して接地されている。ＮＦＥＴ３０ｃのゲートは、制御ラインＲｅａｄに接続されている。
　また、ビットラインＢＬとビットラインバーＢＢＬには、ＰＦＥＴ２０ｅ、２０ｆのドレインが接続されている。ＰＦＥＴ２０ｅ、２０ｆのゲートには、イコライザからのＢＥＱＬ信号を入力するための制御ラインＢＥＱＬが接続されている。ＰＦＥＴ２０ｅ、２０ｆのソースは、例えば、ソースラインＳＬ，ソースラインバーＢＳＬに接続されている。
　また、ＰＦＥＴ２０ｅ、２０ｆのドレインは、それぞれ、キャパシタＣ１、Ｃ２に接続されている。キャパシタＣ１、Ｃ２は、ビットラインＢＬ、ビットラインバーＢＢＬの分布寄生容量の等価回路である。キャパシタＣ１，Ｃ２は、ＰＥＦＴ２０ｅ、２０ｆがオンのとき、制御ラインＢＥＱＬによりチャージアップされる。これにより、ビットラインＢＬとビットラインバーＢＢＬとは、メモリ読み出しの前等に、ほぼ電源電圧まで、チャージされる。
　次に、図４Ａと４Ｂを参照してセンス回路３０を説明する。図４Ａは、ビット線対に従来の４Ｔ２ＭＴＪ構成のメモリセル５を多数個接続した回路を示す図である。図４Ｂは、ビット線対にメモリセル５０を多数個接続した回路を示す図である。
　図４Ａに示すように、従来の各メモリセル５は、ＭＴＪ１０とＭＴＪ１１、ＭＴＪの駆動用のＰＦＥＴ２０ａとＰＦＥＴ２０ｂ、センス回路の役割を果たすＮＦＥＴ３０ａとＮＦＥＴ３０ｂを有している。
　一方、本実施の形態においては、図４Ｂに示すように、センス回路３０（ＮＦＥＴ３０ａ、３０ｂ）が、複数のメモリセル５０で共有されている。つまり、図４Ａに示すメモリセル５とは異なり、個々のメモリセル５０はセンス回路３０を有さず、２個のＭＴＪ１０、１１と、２個のＰＦＥＴ２０ａ、２０ｂだけを有する。従って、本実施の形態のメモリセル５０は、従来の４Ｔ２ＭＴＪ構成のメモリセルに比較して、その占有面積を小さくすることができる。従って、他の条件が同一であれば、記憶回路１００のサイズを小さくすることができる。
　一方、ローデコーダ６０により選択された行のメモリセル５０に注目すると、メモリセル５０とセンス回路３０とは、ビットラインＢＬとビットラインバーＢＢＬを介して直結されており、メモリセル５と同一の構成を有する。
　次に、図２を参照しながら、上記構成を有する記憶回路１００の動作を説明する。記憶回路１００の任意のメモリセル５０からデータを読み出す場合、ローアドレスがローデコーダ６０に供給される。ローデコーダ６０は、選択対象行のワードラインバーＢＷＬの電圧をローレベルとする。その後、ローデコーダ６０は、選択対象列の制御ラインＢＥＱＬをハイレベルとし、制御ラインＲｅａｄをハイレベルとする。
　もともとローレベルであった制御ラインＢＥＱＬがハイレベルとなったことにより、ＰＦＥＴ２０ｅ、２０ｆがオンからオフに変化する。よって、もともと電源電圧にプリチャージされていたビットラインＢＬとビットラインバーＢＢＬは、そのレベルでフローティングとなる。
　制御ラインＢＲＯＥとワードラインバーＢＷＬの電圧がローレベルとなることにより、ＰＦＥＴ２０ａ、２０ｂ、２０ｃ、２０ｄがオンする。従って、電源ＶｄｄからＰＦＥＴ２０ｃ、２０ａ、ＭＴＪ１０を介してビットラインＢＬに電流が流れ、電源ＶｄｄからＰＦＥＴ２０ｄ、２０ｂ、ＭＴＪ１１を介してビットラインバーＢＢＬに電流が流れる。ＭＴＪ１０とＭＴＪ１１の抵抗値により電流の大きさに差が生じる。この差により、ビットラインＢＬとビットラインバーＢＢＬの電圧に差が生じ、この差がセンス回路３０により増幅される。
　こうして、ビットラインＢＬとビットラインバーＢＢＬに、ＭＴＪ１０とＭＴＪ１１の抵抗に応じた電圧が現れ、記憶データが読み出される。
　なお、図１、図２の回路はメモリセル５０からデータを読み出す場合に必要な回路だけを示している。メモリセル５０へデータを書き込む時の説明は、後で図１３を用いて行う。
　以上説明したように、本実施の形態の記憶回路１００によれば、従来の４Ｔ２ＭＴＪの記憶回路と同様の書き込み動作及び読み出し動作を実現しつつ、メモリセル５０を小型化することができる。さらに、記憶容量を同等とすれば、記憶回路１００全体を小型化することができる。
　次に、上記構成を有する記憶回路１００の動作特性について説明する。まず、記憶回路１００の消費電力を評価するため、図５Ａ～図５Ｃに示す複数種類の比較用のＳＴＴ－ＭＲＡＭ（Spin Transfer Torque-Magnetoresistive Random Access Memory）の動作電流を求めた。
　図５Ａは、４個のトランジスタと２個のＭＴＪを含む４Ｔ２ＭＴＪ構成のメモリセルを示す。図５Ｂは６個のトランジスタと２個のＭＴＪを含む６Ｔ２ＭＴＪ構成（以下、６Ｔ２ＭＴＪ－１とする）のメモリセルを示す。図５Ｃに、別の６Ｔ２ＭＴＪ構成（以下、６Ｔ２ＭＴＪ－２とする）のメモリセルを示す。
　これらに加えて、６個のトランジスタから構成され、ＬＯＰ（Low Operating Power）タイプのＳＲＡＭ（Static Random Access Memory）と、ＬＳＴＰ（Low Standby Power）タイプのＳＲＡＭの動作電流を上述のＳＴＴ－ＭＲＡＭと同様の条件で求めた。
　なお、上述の差動対型のＳＴＴ－ＭＲＡＭと、２種のＳＲＡＭのメモリセルとにそれぞれ３２ビット単位の１次元パワーゲーティング（細粒度パワーゲーティング）を適用した。１次元パワーゲーティングを適用したのは、次のような理由による。２次元パワーゲーティング（粗粒度パワーゲーティング）は、パワーラインドライバの数が少ないものの、ウェイクアップタイムが遅く、動作電流が大きい等の性能的な問題がある。また、０次元パワーゲーティングは、１個のメモリセルに１個のパワーラインドライバを割り当てるため、１次元パワーゲーティングと２次元パワーゲーティングに比べ、パワーラインドライバの数が多くなり、回路の専有面積が大きくなる。よって、面積オーバーヘッド、性能面の両方の観点から、１次元パワーゲーティングが最適なパワーゲーティングであると判断した。
　図６に、上述の２Ｔ２ＭＴＪ構成のメモリセル５０、上述のＳＴＴ－ＲＡＭ、ＳＲＡＭの動作電流のシミュレーション結果を示す。なお、ここでは、３２ＭＢｙｔｅキャッシュメモリを想定し、６４Ｂｙｔｅ（２５６ｂｉｔ）アクセスの際の動作電流を求めた。
　１５ナノ秒の書き込みサイクルの動作電流は、図５Ａに示す４Ｔ２ＭＴＪではシミュレーション値が７０ｍＡであり、６Ｔ３ＭＴＪタイプ１のシミュレーション値の１２１ｍＡ及び６Ｔ２ＭＴＪタイプ２のシミュレーション値の１６４ｍＡより低い。一方で、本提案の２Ｔ２ＭＴＪセルの動作電流は７７ｍＡであり、４Ｔ２ＭＴＪには及ばないものの、ほぼ匹敵する低電流を実現できている。
　また、ＳＴＴ－ＭＲＡＭとＬＯＰ、ＬＴＳＰタイプのＳＲＡＭとの動作電流を比較した。ＳＲＡＭのＬＯＰ、ＬＴＳＰの消費電流は、いずれも書き込み電流が０．１８ｍＡであり、２Ｔ２ＭＴＪや４Ｔ２ＭＴＪの書き込み電流（７０ｍＡや６３ｍＡ）より低い。しかし、ＳＲＡＭはデータ保持のための静的消費電流が必要であり、ＬＯＰの場合の動作電流は、１．４６Ａ、ＬＴＳＰの場合の動作電流は、１３８ｍＡであり、いずれも、４Ｔ２ＭＴＪの消費電流より大きい。このように、消費電流の観点からは、４Ｔ２ＭＴＪ構成あるいは２Ｔ２ＭＴＪが最適な差動対構成である。
　次に、本実施の形態に係るメモリセル５０の面積の縮小の効果について確認した。図７（ａ）に、４Ｔ２ＭＴＪ構成のメモリセル５のレイアウトの典型例を示す。図７（ｂ）に、本実施の形態のメモリセル５０の１個のレイアウトの典型例を示す。いずれも９０ｎｍ世代のＳＴＴ－ＭＲＡＭにおける１ビットのメモリセルを対象とする。選択トランジスタであるＰＦＥＴ２０ａ、２０ｂに相当するＭＯＳＦＥＴのサイズは同一としている。
　４Ｔ２ＭＴＪ構成の場合、メモリセルの面積は２．１９μｍ２、４Ｔ２ＭＴＪ構成のメモリセル５０の面積は０．８８μｍ２となった。つまり、本実施の形態においては、従来のメモリセルの占有面積の４０パーセント程度の大きさで１ビットのセルを構成することができる。
　このように、本実施の形態にかかるメモリセル５０は、センス回路３０を他のメモリセル５０と共有するため、メモリセルの占有面積を縮小することができることが確認された。
　このように、本実施の形態に係る、記憶回路１００は、低消費電力で、且つ、小型化が可能である。
　なお、図１に示す構成においては、ＭＴＪ１０とＭＴＪ１１のピン層をＰＦＥＴに接続したボトムピン構造を示しているが、これは、メモリセル５０の破壊読み出しを避けるためである。なお、破壊読み出しが起きないことが確実な読み出し条件を実現できるのであれば、ピン層１０ａ、１１ａとフリー層１１ａ、１１ｃを逆に接続してもよい。
　（変形例１）
　実施の形態１のメモリセル５０においては、ＭＴＪ１０、１１が、ビットラインＢＬ、ビットラインバーＢＢＬに接続され、選択トランジスタであるＰＦＥＴ２０ａ、２０ｂがソースラインＳＬ、ソースラインバーＢＳＬに接続されている。これに対し、図８に示すメモリセル５０’のように、ＭＴＪ１０、１１のピン層１０ａ、１１ａを、ソースラインＳＬ、ソースラインバーＢＳＬに接続し、ＰＦＥＴ２０ａ、２０ｂのドレインをビットラインＢＬ、ビットラインバーＢＢＬに接続する構成としてもよい。この場合は、メモリセル５０’の破壊読み出しを防ぐために、ＭＴＪ１０、１１のフリー層１０ｃ、１１ｃがＰＦＥＴ２０ａ、２０ｂに接続されたトップピン構造であることが望ましい。なお、破壊読み出しが起きないことが確実な読み出し条件を実現できるのであれば、ピン層１０ａ、１１ａとフリー層１１ａ、１１ｃを逆に接続してもよい。
（実施の形態２）
　実施の形態１では、選択トランジスタとして、Ｐ型のＭＯＳＦＥＴであるＰＦＥＴ２０ａ、２０ｂを使用したが、Ｎ型のＭＯＳＦＥＴを使用してもよい。
　図９に、選択トランジスタとしてＮ型のＭＯＳＦＥＴを使用した記憶回路２００の回路構成を示す。図９に１個のメモリセル５１とセンス回路３０を図示するように、記憶回路２００は、記憶回路１００と同様に、行列に配置された複数のメモリセル５１とセンス回路３０とを有しており、センス回路３０は複数のメモリセル５１で共有される。なお、図１及び図２に示した記憶回路１００と同様の構成については、同様の符号を付す。
　メモリセル５１は、図示するように、２個のＭＴＪ１０と１１、ＭＴＪの選択トランジスタであるＮ型のＭＯＳＦＥＴのＮＦＥＴ２１ａと２１ｂを有する。
　記憶回路２００においては、ＭＴＪ１０、１１のピン層１０ａ、１１ａは、それぞれＮＦＥＴ２１ａ、２１ｂのソースに接続されている。ＮＦＥＴ２１ａ、２１ｂは、選択トランジスタである。ＮＦＥＴ２１ａ、２１ｂのゲートは、それぞれワードラインＷＬに接続されている。ＮＦＥＴ２１ａと２１ｂは、ワードラインＷＬを介して供給される選択信号に応答してオン／オフし、ＭＴＪ１０と１１への電源供給のオン・オフを切り替える。
　記憶回路２００は、メモリセル５１の選択トランジスタがＮＦＥＴである点以外は、上述の実施の形態１にかかる記憶回路１００と同様の構成を備える。
　記憶回路２００においても、複数のメモリセル５１がセンス回路３０を共有しているため、個々のメモリセル５１の占有面積を４Ｔ２ＭＴＪ構成のメモリセル等と比較して縮小することができる。
　次に、実施の形態１に係る記憶回路１００のメモリセル５０（図１、図２）と、実施の形態２に係る記憶回路２００のメモリセル５１（図９）のアクセス時間を評価した。
　アクセス時間の測定は以下のように行った。記憶回路１００については、ワードラインバーＢＷＬの電圧を、ハイレベル（１Ｖ）からローレベル（０Ｖ：アクティブレベル）に変化させ、ノードｓｎ、ｂｓｎ、ビットラインＢＬ、ビットラインバーＢＢＬの電圧を求めた。なお、ワードラインバーＢＷＬの電圧をハイレベルからローレベルに変化させるタイミングと同一のタイミングで、制御ラインＢＲＯＥをローレベル、制御ラインＢＥＱＬをハイレベル、制御ラインＲｅａｄをハイレベルとし、ＮＦＥＴ２１ａ、２１ｂ、ＰＦＥＴ２０ｃ、２０ｄをオンし、ＰＦＥＴ２０ｅ、２０ｆをオフさせている。ここで、ノードｓｎ、ｂｓｎは、ＭＴＪ１０、１１のピン層１０ａ、１１ａと選択トランジスタであるＰＦＥＴ２０ａ、２０ｂのソースとの接続点である。
　記憶回路２００については、ワードラインＷＬの入力信号を、ローレベル（０Ｖ）からハイレベル（１Ｖ）に変化させ、ノードｓｎ、ｂｓｎ、ビットラインＢＬ、ビットラインバーＢＢＬの電圧を測定した。記憶回路２００においても、制御ラインＢＲＯＥ、制御ラインＢＥＱＬ、制御ラインＲｅａｄには、ワードラインＷＬの信号入力と同じタイミングで所定の信号を入力している。
　図１０に記憶回路１００のシミュレーション結果を、図１１に記憶回路２００の測定結果を示す。図示するように、記憶回路１００のビットラインＢＬ、ビットラインバーＢＢＬの電位の変化に比べて、記憶回路２００のビットラインＢＬ、ビットラインバーＢＢＬの電位の変化の方が緩やかであり、さらに、記憶回路１００においては、ビット線がフル振幅し、一方、記憶回路２００においては、ビット線がフル振幅していない。これらのことから、記憶回路１００は、ビット線がフル振幅するため記憶回路２００に比べ読み出し時間が短いといえる。
　比較のために、図１２に、読み出し時の、記憶回路１００のビットラインＢＬ、ビットラインバーＢＢＬの読み出し時の電圧変化のシミュレーション結果と記憶回路２００のビットラインＢＬ、ビットラインバーＢＢＬの電圧変化のシミュレーション結果を併せて示す。ここで、実線は、記憶回路１００のシミュレーション結果を示し、破線は記憶回路２００のシミュレーション結果を示す。
　図示するように、記憶回路１００においては、ワードラインバーＷＬＢの電圧が変化してから、ビットラインＢＬとビットラインバーＢＢＬの電位差が０．３Ｖを超えるまでに約０．４ナノ秒の時間を要する。一方、記憶回路２００においては、ワードラインＷＬの電圧の変化から、ビットラインＢＬとビットラインバーＢＢＬの電位差が０．３Ｖを超えるまでに約１．４ナノ秒の時間を要する。つまり、記憶回路１００の構成の方が、ビット線のラッチにかかる時間が短く、アクセス時間が短い。
　このことから、実施の形態２に係る記憶回路２００は、占有面積の観点と消費電力の観点からは、実施の形態１に係る記憶回路１００と同等の効果を発揮する。しかし、動作速度の観点からは、実施の形態１に係る記憶回路１００の方が記憶回路２００より優れていることが確認された。
　ここまで、理解を容易にするため、読み出しに必要な回路だけを示していたが、書き込みに必要な回路及びカラム方向のデコード方式も含めた記憶回路１５０全体の構成及び動作を以下に説明する。なお、メモリセルとして、実施形態１のメモリセル５０を採用している。
　図１３に示すように、記憶回路１５０は、８行×２５６列に配置された２ｋ個のメモリセル５０から構成されるセルアレーＣ／Ａ、イコライザＥＱＬ、メモリセル５０を選択するための、ワードラインバーＢＷＬ０～ＢＷＬ２５５、ビットラインの対ＢＬ０～ＢＬ７、ＢＢＬ０～ＢＢＬ７、ソースラインの対ＳＬ０～ＳＬ７、ＢＳＬ０～ＢＳＬ７を有する。
　記憶回路１５０は、さらに、選択されたメモリセル５０の出力信号のみをセンスアンプＳ／Ａへ供給するためのマルチプレクサＭＵＸ、センスアンプＳ／Ａ、データの読み書きのためのデータキューバッファＤＱＢを備える。
　マルチプレクサＭＵＸは、トランスファゲート４１ａと４１ｂと、トランスファゲート４２ａと４２ｂと、から構成される。トランスファゲート４１ａと４１ｂは、ビットラインＢＬｉとビットラインバーＢＢＬｉの対をセンスアンプＳ／Ａに接続するために、制御信号ＢＬＳｉによりオン・オフするＮＦＥＴと制御信号ＢＢＬＳｉによりオン・オフするＰＦＥＴが並列接続されたＣＭＯＳから構成されている。トランスファゲート４２ａと４２ｂは、ソースラインＳＬｉとビットラインバーＢＢＬｉとを接続し、ソースラインバーＢＳＬｉとビットラインＢＬｉとを接続するために、制御信号ＳＬＳｉによりオン・オフするＮＦＥＴと制御信号ＢＳＬＳｉによりオン・オフするＰＦＥＴが並列接続されたＣＭＯＳから構成されている。なお、ここで、ｉは０～７の整数である。
　また、データキューバッファＤＱＢは、制御信号ＳＥＰとＢＳＥＰに応答して、選択されたビットラインＢＬとビットラインバーＢＢＬ上のデータを出力する出力バッファ３３を備える。データキューバッファＤＱＢはさらに、制御信号ＷＲＴとＢＷＲＴに応答して、書き込みデータを選択されたビットラインＢＬとビットラインバーＢＢＬ及びソースラインＳＬとソースラインバーＢＳＬに供給する入力バッファ３４とを備える。
　なお、イコライザＥＱＬ、マルチプレクサＭＵＸ、センスアンプＳ／Ａ、データキューバッファＤＱＢは図示しない制御部に接続されており、制御部から供給される各制御信号に従って動作する。
　次に、記憶回路１５０のデータの読み出し動作及び書き込み動作を説明する。なお、ここでは、第２５５行第０列の位置に配置されたメモリセル５０が選択されていると仮定する。このメモリセル５０は、ワードラインバーＢＷＬ２５５、ビットラインＢＬ０、ビットラインバーＢＢＬ０、ソースラインＳＬ０、ソースラインバーＢＳＬ０に接続されている。
　データを読み出す際には、イコライザＥＱＬは、制御信号ＢＲＯＥをハイレベルからローベルに切り替える。これにより、ＰＦＥＴ２０ｃ、２０ｄがオンする。従って、ソースラインＳＬ０～ＳＬ７、ソースラインバーＢＳＬ０～ＢＳＬ７に電源電圧Ｖｄｄが印加される。イコライザＥＱＬは、併行して、制御ラインＢＥＱＬの電圧をローレベルからハイレベルに切り替える。これにより、ＰＦＥＴ２０ｅ、２０ｆがオフする。したがって、ビットライン対ＢＬ０、ＢＢＬ０とソース線対ＳＬ０、ＢＳＬ０は分離され、ビットライン対ＢＬ０とＢＢＬ０は、ハイレベル状態でフローティングする。
　また、ワードラインバーＢＷＬ２５５の電圧がハイレベルからローレベルに変化することにより、ＰＦＥＴ２０ａ、２０ｂがオンする。
　この状態で、マルチプレクサＭＵＸには、選択されたメモリセル５０（２５５行０列の位置に配置されたメモリセル５０）の出力信号をセンスアンプＳ／Ａに供給するように、選択ラインＢＬＳ０にハイレベル、ＢＢＬＳ０にローレベルの選択制御信号が供給される。これにより、トランスファゲート４１ａと４１ｂが開く。なお、ＳＬＳ０とＢＳＬＳ０はそれぞれローレベルとハイレベルのままであり、トランスファゲート４２ａと４２ｂは閉じたままである。
　この状態で、電源ラインＶｄｄから、ＰＦＥＴ２０ｃ、２０ａ、ＭＴＪ１０を介してビットラインＢＬ０に電流が流れる。同様に、電源ラインＶｄｄから、ＰＦＥＴ２０ｄ、ＰＦＥＴ２０ｂ、ＭＴＪ１１を介してビットラインバーＢＢＬ０に電流が流れる。電源ラインＶｄｄからビットラインＢＬ０に流れる電流の量と電源ラインＶｄｄからビットラインバーＢＢＬ０に流れる電流の量は、ＭＴＪ１０とＭＴＪ１１との抵抗値に依存する。このため、ビットラインＢＬ０とビットラインバーＢＢＬ０との間に電位差が生じる。トランスファゲート４１ａと４１ｂが開いているため、ビットラインＢＬ０とビットラインバーＢＢＬ０の電圧は、センスアンプＳ／Ａに伝達される。
　センスアンプＳ／Ａは、センス回路３０によって、ビット線対ＢＬ０とＢＢＬ０の電位差を増幅する。
　また、ラッチ回路２５は、ＰＦＥＴ２０ｉのゲートに印加されるＳＥＰバー信号ＢＳＥＰがローレベルに変化することにより、センス回路３０で増幅された電圧を電源電圧Ｖｄｄと接地電圧の間の振幅を持つ信号へラッチする。また、このタイミングで、ワードラインバーＢＷＬ２５５の電圧をハイレベルに切り替え及び／又は選択線ＢＬＳ０の電圧をローレベルに、ＢＢＬＳ０の電圧をハイレベルに切り替えることにより、選択トランジスタであるＰＦＥＴ２０ａと２０ｂをオフし、及び／又はトランスファゲート４１ａと４１ｂを閉じることにより、ＭＴＪ１０と１１に流れている電流を止める。
　データキューバッファＤＱＢの出力バッファ３３は、ＳＥＰ信号ＳＥＰがハイレベルとなり、ＳＥＰバー信号ＢＳＥＰがローレベルとなることにより、センスアンプＳ／Ａによって増幅・ラッチされた信号を、データラインＲＷＤとデータラインバーＢＲＷＤに出力する。
　メモリセル５０にデータを書き込む際には、ＢＲＯＥ信号はハイレベルに維持される。また、ＢＥＱＬ信号はローレベルからハイレベルへ遷移する。ワードラインバーＢＷＬ２５５の電圧はローレベルとされる。これにより、選択トランジスタであるＰＦＥＴ２０ａと２０ｂがオンする。一方、選択制御信号ＳＬＳ０とＢＬＳ０はハイレベルに、且つ、選択制御信号ＢＳＬＳ０とＢＢＬＳ０は、ローレベルに切り替えられる。これにより、トランスファゲート４１ａ、４１ｂ、４２ａ、４２ｂが開く。また、書き込み制御信号ＷＲＴがハイレベルに、ＢＷＲＴがローレベルになることにより、書き込みバッファ３４が起動する。
　相補的な書き込みデータＲＷＤとＢＲＷＤとがデータキューバッファＤＱＢに印加される。データＲＷＤがハイレベル、ＢＲＷＤがローレベルとすると、書き込みバッファ３４を介して、ハイレベル信号がビットラインＢＬ０とソースラインバーＢＳＬ０とに印加され、ローレベル信号がビットラインバーＢＢＬ０とソースラインＳＬ０とに印加される。
　このため、ビットラインＢＬ０→ＭＴＪ１０のフリー層→ＭＴＪ１０のピン層→ＰＦＥＴ２０ａ→ソースラインＳＬ０と電流が流れ、ＭＴＪ１０は、平行状態（低抵抗状態）にスイッチするか、あるいは平行状態を維持する。また、ソースラインバーＢＳＬ０→ＰＦＥＴ２０ｂ→ＭＴＪ１１のピン層→フリー層→ビットラインバーＢＢＬ０と電流が流れ、ＭＴＪ１１は、反平行状態（高抵抗状態）にスイッチするか、あるいは反平行状態を維持する。
　このように、マルチプレクサＭＵＸを介してデータキューバッファＤＱＢから入力された信号によって、選択されたセルの一対のＭＴＪに接続されたビットラインＢＬ０、ビットラインバーＢＢＬ０は、それぞれソースラインバーＢＳＬ０、ソースラインＳＬ０、と同じ電位となるようにバイアスされる。このようにして、選択されたセル（１行１列）の１対のＭＴＪが書き換えられる。
　記憶回路１５０を基本ユニットとして、より大規模な記録回路を構成することも可能である。図１４に、図１３に示す記憶回路１５０を基本ユニットとする１２８ｋｂ記憶回路１０００の構成例を示す。
　記憶回路１０００では、隣り合う２つの２ｋｂのセルアレーが１つのセンスアンプＳ／Ａを共有し、２つのセンスアンプＳ／Ａが１つのディーキューバッファＤＱＢを共有する。また、１６対のデータ線（ＲＷＤとＢＲＷＤ）、つまり１６対のビットラインを介してデータの入出力が行われる。この記憶回路１０００においては、１６ビットのアクセスを行うことができる。
　また、例えば、図１４に示す１２８ｋｂの記憶回路１０００を、１２８ｋユニットとして、図１５に示すように組み合わせて、１Ｍｂの記憶回路２０００を構成することも可能である。
　この１Ｍｂの記憶回路２０００は、１２８ｋｂユニットを、上段、下段にそれぞれ４個配置されている。この１Ｍｂの記憶回路２０００の上と下には、それぞれ１６対のデータ線（ビットライン）が配置されており、セルアレー全体としては３２対のデータ線を有する。これらのデータ線は、各段４個の１２９ｋｂユニットによって共有される。つまり、記憶回路２０００においては、３２ビットのパラレルアクセスを行う。
　また、図１５に示す例では、マルチプレクサＭＵＸが３２ビットのデータを、１６ビットに絞って、外部とデータをやり取りしている。しかし、データの絞り込みを行わず、そのまま、３２ビットのデータを外部とやり取りしてもよい。
　図１６に、マクロサイズの比較のための図を示す。（ａ）に、従来の４Ｔ２ＭＴＪ構成の１Ｍｂのマクロ写真を、（ｂ）に、図１５に示す１Ｍｂ記憶回路２０００のマクロ写真を示す。これらのＳＴＴ－ＭＲＡＭはいずれも効率的な配置となるようセルを配置したセルアレーである。
　図示するように、従来の４Ｔ２ＭＴＪセルを使用した１ＭｂのＳＴＴ－ＭＲＡＭを基準とすると、１Ｍｂ記憶回路２０００において、マクロサイズとしての面積を６４パーセント縮小することができる。
　これは、上述したように、１Ｍｂ記憶回路２０００に使用するセルにおいてセンスアンプＳ／Ａを共有化することで、専有面積が従来の４Ｔ２ＭＴセルの４０パーセント程度の大きさに縮小されたこと、加えて、４Ｔ２ＭＴＪメモリで使われていた３２ビットパワーゲーティング用のパワーライン（ＰＬ）ドライバが不要になったことによる。
　次に、図１５に示す１Ｍｂ記憶回路２０００のアクセス時間について検討する。ここでは、１Ｍｂ記憶回路２０００を使用して、データの読み出しと書き込みのシミュレーションを行い、そのアクセス時間を求めた。
　図１７に、シミュレーションのため、１Ｍｂ記憶回路２０００に入力した信号波形を示す。このシミュレーションでは、最初のサイクルでデータの読み出しとデータの書き込みを行い、次のサイクルでデータの読み出しのみ行っている。また、電源電圧は１Ｖに設定した。
　ワードラインバーＢＷＬへの入力信号は、読み出し、書き込みの際に、ローレベルに設定される。イコライザＥＱＬの制御ラインＢＥＱＬは、読み出し、書き込みの際に、ハイレベルに、制御ラインＢＲＯＥは、書き込みの際にハイレベルに設定される。また、マルチプレクサＭＵＸの制御ラインＢＬＳ、ＢＢＬＳ、制御ラインＳＬＳ、ＢＳＬＳはそれぞれ、読み出し、書き込みのタイミングに併せて制御される。
　センスアンプＳ／Ａの制御ラインＲｅａｄは、読み出しのタイミングで入力信号のハイ・ローが切り替えられる。制御ラインＢＳＥＰ、ＳＥＰも同様に読み出しのタイミングで入力信号のハイ・ローが切り替えられる。一方、制御ラインＷＲＴ、ＢＷＲＴ、データ入力ラインＤｉｎは、書き込みのタイミングで、入力信号のハイ・ローが切り替えられる。
　図１８（ａ）に、ワードラインバーＢＷＬ、ビットラインＢＬ、ビットラインバーＢＢＬの電圧の変化を示す。ワードラインバーＢＷＬの電圧が、３ナノ秒～２３ナノ秒あたりまで０Ｖとなっているように、この期間にデータの読み出しとデータの書き込みが行われている。また、３０ナノ秒あたりから、再度、ワードラインバーＢＷＬの電圧が、０Ｖとなっているが、この期間、データの読み出しが行われている。また、図１８（ｂ）に、ディーキューバッファＤＱＢとセルとの間でデータのやり取りをするための制御ラインＤＱ、ＢＤＱの電圧の変化を示す。
　また、図１８（ｃ）には、選択されたセルのＭＴＪの対に流れた電流を示し、図１８（ｄ）には、選択されたセルのＭＴＪの対の抵抗値を示す。図１８（ｄ）に示すように、１８ナノ秒あたりで、シミュレーション開始時点の反平行（ＡＰ）状態のＭＴＪの抵抗値が低くなり、平行（Ｐ）状態のＭＴＪの抵抗値が高くなり、両者の値が逆転している。つまり、この時点で、書き込みが完了したことがわかる。
　また、アクセス時間を測定した結果を図１９に示す。ワードラインバーＢＷＬから信号が入力されてから、データ線ＢＲＷＤ、ＲＷＤで検出される信号の電位差が０．３Ｖに成るのにかかる時間は、８００ピコ秒であった。このアクセス速度は、３次キャッシュ等に適用するのに充分な値である。
　次に、図１に示した実施の形態１に係る記憶回路１００のセンスアンプ（以下、本提案方式のセンスアンプとする）の構成が、従来のセンスアンプに対して優れた効果を有している点について説明する。
　図２０に従来のセンスアンプの回路構成を示す。また、図２１に、本提案方式のセンスアンプＳ／Ａの回路構成を示す。これらのセンスアンプをそれぞれ、図１に示す記憶回路１００のセンスアンプとして採用し、読み出し時にＭＴＪ１０と１１に流れる電流を測定した。
　なお、本提案方式のセンスアンプについては、センスアンプを構成するＭＯＳＦＥＴをＮ型とし、メモリセルの選択トランジスタには、センスアンプのＭＯＳＦＥＴとは導電型が異なるＰ型のＭＯＳＦＥＴ（図１の２０ａ、２０ｂ）を使用した。
　図２２（ａ）に、本提案方式のセンスアンプを使用した場合のシミュレーション結果を示す。図２２（ｂ）に、図２０に示す従来のセンスアンプを使用した場合のシミュレーション結果を示す。ここで、ＩＭＴＪ（Ｐ）は、平行状態（低抵抗状態）のＭＴＪを流れる電流であり、ＩＭＴＪ（ＡＰ）は、他方の反平行状態（高抵抗状態）のＭＴＪを流れる電流を示す。
　図２２（ａ）に示すＩＭＴＪ（Ｐ）の値は、図２２（ｂ）に示すＩＭＴＪ（Ｐ）の値に比べ、充分に低く抑えられている。つまり、本提案方式のセンスアンプを使用した場合、リードディスターブ電流を抑制することができるといえる。これは、本提案方式のセンスアンプは、ＮＦＥＴがたすきがけに接続されて構成されており、入力電圧をフィードバックしているためである。
　よって、本提案方式のセンスアンプの構成を採用した場合、リードディスターブによるチップ不良率を押さえることができる。
　図２３に、図２０に示す従来のセンスアンプ、図２１に示す本提案方式のセンスアンプを備える１Ｍｂチップの１０年使用時の不良率を示す。なお、比較のため、リテンションによるチップ不良率も同時に示す。
　従来のセンスアンプを使用した記憶回路のチップ不良率が、リテンションによるものより大きいのに対し、本提案方式のセンスアンプを使用した記憶回路のチップ不良率は、リテンションによるものより小さい。
　１ＦＩＴ（１０９時間に１個の不良）を基準とすると、従来のセンスアンプを使用した場合、不揮発メモリ状態のエネルギー障壁／熱エネルギー（Ｅｂ／ｋＴ）が８５以上必要となり、ＭＴＪの熱安定性上設計が難しくなる。一方、本提案方式のセンスアンプを使用した記憶回路では、エネルギー障壁／熱エネルギー（Ｅｂ／ｋＴ）はリテンションで決まる６５程度でよい。このため、現状のＭＴＪ技術でも安定した記憶回路を設計することが可能である。
　上述の実施形態１等で示したように、センス回路を複数のメモリセルで共有することで、個々のメモリセルの占有面積を縮小することが可能である。また、セルの占有面積を縮小した場合であっても、読み出し速度はキャッシュに採用可能な程度に充分高速である。さらに、この２Ｔ２ＭＴＪセルと、２Ｔ２ＭＴＪセルの選択デバイスであるＭＯＳＦＥＴと異なる導電型のＭＯＳＦＥＴを採用した本提案方式のセンスアンプと、を組み合わせることで、ディスターブ電流の大幅な削減も可能となる。
（まとめ）
　以上説明したように、図２４Ａに再掲する実施の形態１の構成は、ボトム・ピン構造を前提とする場合には、最適の構成である。この構成によれば、作成容易なボトム・ピンＭＴＪを用いて、読み出し時にデータ破壊がなく、ビットラインＢＬとビットラインバーの電圧の変動幅が大きく高速なアクセスが可能である。また、選択回路がＰＦＥＴであることから大きな書き込み電流を確保できるという特徴を有する。このように、選択トランジスタの導電型とセンス回路３０を構成するＭＯＳＦＥＴの導電型は異なることが望ましい。
　一方、図２４Ｂに再掲する構成は、図９に示す構成と実質的に等しく、選択トランジスタの導電型とセンス回路３０を構成するＭＯＳＦＥＴの導電型が等しい。この構成は、動作速度が遅い点を除けば、実施の形態１の構成と遜色のない、特性を有する。
　以上説明した構造は、電源側にメモリセルを配置し、接地側にセンス回路３０を配置した構成である。この発明はこれに限定されず、図２４Ｃ、２４Ｄに示すように、接地側にメモリセル５０’、５１’を配置し、電源側にセンス回路３０’を配置した構成とすることも可能である。
　図２４Ｃの構成は、図２４Ａの構成に対応する。ここでは、メモリセル５３’を構成する選択トランジスタはＮＦＥＴであり、センス回路３０’はＰＦＥＴから構成される。選択トランジスタのゲートはワードラインＷＬに接続され、選択トランジスタの電流路の一端はビット線ＢＬ又は／ＢＬに接続され、電流路の他端はＭＴＪ１０とＭＴＪ１１のピン層に接続されている。ＭＴＪ１０とＭＴＪ１１のフリー層は接地されている。
　図２４Ｄの構成は、図２４Ｂの構成に対応する。ここでは、選択トランジスタはＰＦＥＴであり、センス回路３０’はＰＦＥＴから構成される。選択トランジスタのゲートはワードラインバー／ＷＬに接続されている。選択トランジスタの電流路の一端はビット線ＢＬ又は／ＢＬに接続され、電流路の他端はＭＴＪ１０と１１のピン層に接続されている。ＭＴＪ１０と１１のフリー層は接地されている。
　図２４Ｃ、図２４Ｄに示す構成も、作成容易なボトム・ピンＭＴＪを採用でき、読み出し時にデータ破壊がない。更に、図２４Ｃの構成は図２４Ａと同様にビットラインＢＬとビットラインバーＢＢＬの電圧振幅が大きく、高速アクセスが可能である。また、図２４Ｃの回路では、選択トランジスタが、ＮＦＥＴであり、ＰＦＥＴよりも電流駆動能力が高く、セルサイズを小さくできる。
　また、ボトム・ピンＭＴＪを使用する例に限らず、トップ・ピン構造のＭＴＪ１０’、１１’を使用することも可能である。この場合には、図２５Ａに示すような、選択トランジスタとしてＰＦＥＴを使用し、センス回路３０としてＮＦＥＴを使用する回路が読み出しディスターブが無く、高速アクセスが可能な好適な実施の形態となる。また、図２５Ｂに示すような、選択トランジスタとしてＮＦＥＴを使用し、センス回路３０’としてＰＦＥＴを使用する回路も読み出しディスターブが無く、高速アクセスが可能な好適な実施の形態となる。
　図２５Ａに示す記憶回路では、選択トランジスタのゲートはワードラインバー／ＷＬに接続されている。選択トランジスタの電流路の一端はビット線ＢＬ又は／ＢＬに接続され、電流路の他端はＭＴＪ１０’，１１’のフリー層に接続されている。ＭＴＪ１０’，１１’のピン層は電源ラインに接続されている。
　図２５Ｂに示す記憶回路では、選択トランジスタのゲートはワードラインＷＬに接続されている。選択トランジスタの電流路の一端は接地され、電流路の他端はＭＴＪ１０’，１１’のフリー層に接続されている。ＭＴＪ１０’，１１’のピン層はビット線ＢＬ又は／ＢＬに接続されている。
　読み出しスピードはこれらよりも劣るが、図２５Ｃ、２５Ｄのような構成も考えられる。図２５Ｃに示す記憶回路では、選択トランジスタはＮＦＥＴであり、センス回路３０はＮＦＥＴから構成される。選択トランジスタのゲートはワードラインＷＬに接続されている。選択トランジスタの電流路の一端はビット線ＢＬ又は／ＢＬに接続され、電流路の他端はＭＴＪ１０’，１１’のフリー層に接続されている。ＭＴＪ１０’，１１’のピン層は電源ラインに接続されている。
　図２５Ｄに示す記憶回路では、選択トランジスタはＰＦＥＴであり、センス回路３０’はＰＦＥＴから構成される。選択トランジスタのゲートはワードラインバー／ＷＬに接続されている。選択トランジスタの電流路の一端は接地され、電流路の他端はＭＴＪ１０’，１１’のフリー層に接続されている。ＭＴＪ１０’，１１’のピン層はビット線ＢＬ又は／ＢＬに接続されている。
　その他、この発明は上記実施の形態に限定されず、種々の変形及び応用が可能である。例えば、回路構成、信号レベル・タイミングなどは、適宜変更可能である。例えば、図２６に示すように、ビット線とセンス回路３０との間にトランスファゲート３０ｇ、３０ｈを配置してもよい。この場合、トランスファゲートを構成するＭＯＳＦＥＴ３０ｇ、３０ｈは、選択用のＭＯＳＦＥＴとは逆の導電型のＭＯＳＦＥＴであることが望ましい。また、図１と図８に示したように、ＭＴＪと選択トランジスタとの相対位置を入れ換えてもよい。
　本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施の形態及び変形が可能とされるものである。また、上述した実施の形態は、この発明を説明するためのものであり、本発明の範囲を限定するものではない。すなわち、本発明の範囲は、実施の形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、この発明の範囲内とみなされる。
　本出願は、２０１３年１２月５日に出願された、日本国特許出願特願２０１３－２５２５７４号に基づく。本明細書中に日本国特許出願特願２０１３－２５２５７４号の明細書、特許請求の範囲、図面全体を参照として取り込むものとする。 
　本発明によれば、ＳＴＴ－ＭＲＡＭを高速大容量化することができる。
１０、１１　　　　…ＭＴＪ
１０ａ、１１ａ　　…ピン層
１０ｃ、１１ｃ　　…フリー層
１０ｂ　　　　　　…絶縁層
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２０ｈ、２０ｉ　…Ｐ型のＭＯＳＦＥＴ
２１ａ、２１ｂ、３０ａ、３０ｂ、３０ｃ　…Ｎ型のＭＯＳＦＥＴ
２５　　　　　　　…ラッチ回路
３０　　　　　　　…センス回路
３３　　　　　　　…出力バッファ
３４　　　　　　　…書き込みバッファ
４１ａ、４１ｂ、４２ａ、４２ｂ　　　　　…トランスファゲート
５０、５１　　　　…メモリセル
７０　　　　　　　…センスアンプ
１００、１０００、２０００　　　　　　…記憶回路
ｓｎ、ｂｓｎ　　　…ノード
ＢＬ　　　　　　　…ビットライン
ＢＢＬ　　　　　　…ビットラインバー
ＢＥＱＬ、ＢＲＯＥ、ＢＳＥＰ　…制御ライン
Ｃ／Ａ　　　　　　…セルアレー
Ｃ１、Ｃ２　　　　…キャパシタ
ＤＱＢ　　　　　　…ディーキューバッファ
ＥＱＬ　　　　　　…イコライザ
ＭＵＸ　　　　　　…マルチプレクサ
Ｒｅａｄ、ＳＥＰ　…制御ライン
ＲＷＤ、ＢＲＷＤ　…データ線
Ｓ／Ａ　　　　　　…センスアンプ
ＳＬ　　　　　　　…ソースライン
Ｖｄｄ　　　　　　…電源
ＷＬ　　　　　　　…ワードライン

Claims (9)

  1. 　１対のビット線と１対のソース線のそれぞれ一方に接続された第１のＭＯＳＦＥＴと、前記１対のビット線と前記１対のソース線のそれぞれ他方に接続された第２のＭＯＳＦＥＴと、前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴのそれぞれに直列に接続された１対のＭＴＪと、からそれぞれ構成される複数のメモリセルと、
    　第３のＭＯＳＦＥＴと、
    　第４のＭＯＳＦＥＴと、
    　を含み、
    　前記第３のＭＯＳＦＥＴのドレインは前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは前記１対のビット線の他方に接続され、前記第３のＭＯＳＦＥＴのゲートは前記第４のＭＯＳＦＥＴのドレインに接続され、前記第４のＭＯＳＦＥＴのゲートは前記第３のＭＯＳＴＦＥＴのドレインに接続されている、
    　ことを特徴とする半導体記憶装置。
  2. 　前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴは、第一の導電型のＭＯＳＦＥＴであり、前記第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴとは、前記第一の導電型とは異なる第二の導電型のＭＯＳＦＥＴである、
    　ことを特徴とする請求項１に記載の半導体記憶装置。
  3. 　前記第３のＭＯＳＦＥＴのドレインは、第５のＭＯＳＦＥＴを介して前記１対のビット線の一方に接続され、前記第４のＭＯＳＦＥＴのドレインは、第６のＭＯＳＦＥＴを介して前記１対のビット線の他方に接続されており、
    　前記第５のＭＯＳＦＥＴと前記第６のＭＯＳＦＥＴは、前記第二の導電型のＭＯＳＦＥＴである、
    　ことを特徴とする請求項２に記載の半導体記憶装置。
  4. 　前記第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴのソースは第１の共通ノードに接続され、前記第１の共通ノードは、第７のＭＯＳＦＥＴを介して接地電圧あるいは電源電圧に接続されており、
    　前記第７のＭＯＳＦＥＴは、前記第二の導電型のＭＯＳＦＥＴである、
    　ことを特徴とする請求項２又は３に記載の半導体記憶装置。
  5. 　前記第３のＭＯＳＦＥＴのドレインに第８のＭＯＳＦＥＴのドレインが接続され、前記第４のＭＯＳＦＥＴのドレインに第９のＭＯＳＦＥＴのドレインが接続され、前記第８のＭＯＳＦＥＴのドレインは前記第９のＭＯＳＦＥＴのゲートに接続され、前記第９のＭＯＳＦＥＴのドレインは前記第８のＭＯＳＦＥＴのゲートに接続されており、
    　前記第８のＭＯＳＦＥＴと前記第９のＭＯＳＦＥＴは、前記第一の導電型のＭＯＳＦＥＴである、
    　ことを特徴とする請求項２乃至４のいずれか１項に記載の半導体記憶装置。
  6. 　前記第８のＭＯＳＦＥＴ及び前記第９のＭＯＳＦＥＴのソースは第２の共通ノードに接続され、前記第２の共通ノードは、第１０のＭＯＳＦＥＴを介して電源電圧あるいは接地電圧に接続されており、
    　前記第１０のＭＯＳＦＥＴは、前記第一の導電型のＭＯＳＦＥＴである、
    　ことを特徴とする請求項５に記載の半導体記憶装置。
  7. 　前記第１０のＭＯＳＦＥＴをオンする場合には、前記第１のＭＯＳＦＥＴ及び前記第２のＭＯＳＦＥＴをオフする、
    　ことを特徴とする請求項６に記載の半導体記憶装置。
  8. 　前記第３のＭＯＳＦＥＴのドレインに第８のＭＯＳＦＥＴのドレインが接続され、前記第４のＭＯＳＦＥＴのドレインに第９のＭＯＳＦＥＴのドレインが接続され、前記第８のＭＯＳＦＥＴのドレインは前記第９のＭＯＳＦＥＴのゲートに接続され、前記第９のＭＯＳＦＥＴのドレインは前記第８のＭＯＳＦＥＴのゲートに接続されており、
    　前記第８のＭＯＳＦＥＴと前記第９のＭＯＳＦＥＴは、前記第一の導電型のＭＯＳＦＥＴであり、
    　前記第８のＭＯＳＦＥＴ及び前記第９のＭＯＳＦＥＴのソースは第２の共通ノードに接続され、前記第２の共通ノードは、第１０のＭＯＳＦＥＴを介して電源電圧あるいは接地電圧に接続されており、
    　前記第１０のＭＯＳＦＥＴは、前記第一の導電型のＭＯＳＦＥＴであり、
    　前記第１０のＭＯＳＦＥＴをオンする場合には、前記第５のＭＯＳＦＥＴおよび前記第６のＭＯＳＦＥＴをオフする、
    　ことを特徴とする請求項３に記載の半導体記憶装置。
  9. 　前記１対のソース線はそれぞれ第１１のＭＯＳＦＥＴ、第１２のＭＯＳＦＥＴを介して電源電圧あるいは接地電圧に接続され、
    　前記第１１のＭＯＳＦＥＴと前記第１２のＭＯＳＦＥＴは、前記第一の導電型のＭＯＳＦＥＴである、
    　ことを特徴とする請求項２乃至８のいずれか１項に記載の半導体記憶装置。
PCT/JP2014/082040 2013-12-05 2014-12-03 Ｓｔｔ－ｍｒａｍを使用した半導体記憶装置 Ceased WO2015083754A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015551550A JP6421399B2 (ja) 2013-12-05 2014-12-03 Ｓｔｔ−ｍｒａｍを使用した半導体記憶装置
US15/101,809 US9633708B2 (en) 2013-12-05 2014-12-03 Semiconductor storage device using STT-MRAM

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013252574 2013-12-05
JP2013-252574 2013-12-05

Publications (1)

Publication Number Publication Date
WO2015083754A1 true WO2015083754A1 (ja) 2015-06-11

Family

ID=53273515

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/082040 Ceased WO2015083754A1 (ja) 2013-12-05 2014-12-03 Ｓｔｔ－ｍｒａｍを使用した半導体記憶装置

Country Status (3)

Country Link
US (1) US9633708B2 (ja)
JP (1) JP6421399B2 (ja)
WO (1) WO2015083754A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109196587A (zh) * 2016-05-16 2019-01-11 索尼公司 半导体电路、驱动方法和电子设备
US11514964B2 (en) 2017-12-08 2022-11-29 Tohoku University Storage circuit provided with variable resistance elements, reference voltage circuit and sense amplifier
WO2023089959A1 (ja) * 2021-11-19 2023-05-25 ソニーセミコンダクタソリューションズ株式会社 半導体回路
US11705176B2 (en) 2020-08-07 2023-07-18 Tohoku University Storage circuit provided with variable resistance type elements, and its test device
US12424273B2 (en) 2021-03-03 2025-09-23 Tohoku University Storage circuit provided with variable resistance type elements

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106451404B (zh) * 2015-08-04 2019-02-19 台达电子工业股份有限公司 电源系统及其电源配置方法
US10446213B1 (en) * 2018-05-16 2019-10-15 Everspin Technologies, Inc. Bitline control in differential magnetic memory
US10847198B2 (en) * 2018-11-01 2020-11-24 Spin Memory, Inc. Memory system utilizing heterogeneous magnetic tunnel junction types in a single chip
US10971681B2 (en) 2018-12-05 2021-04-06 Spin Memory, Inc. Method for manufacturing a data recording system utilizing heterogeneous magnetic tunnel junction types in a single chip
US10930843B2 (en) 2018-12-17 2021-02-23 Spin Memory, Inc. Process for manufacturing scalable spin-orbit torque (SOT) magnetic memory
US10600465B1 (en) * 2018-12-17 2020-03-24 Spin Memory, Inc. Spin-orbit torque (SOT) magnetic memory with voltage or current assisted switching
US10658021B1 (en) 2018-12-17 2020-05-19 Spin Memory, Inc. Scalable spin-orbit torque (SOT) magnetic memory
CN112542189B (zh) * 2019-09-20 2024-07-16 中芯国际集成电路制造(上海)有限公司 磁性存储器及其编程控制方法、读取方法、磁性存储装置
KR102507770B1 (ko) * 2020-08-26 2023-03-07 국민대학교산학협력단 시냅스 및 시냅스 어레이와, 이를 이용한 컴퓨팅 시스템 및 그 구동 방법
US12501600B2 (en) * 2021-10-04 2025-12-16 Invention And Collaboration Laboratory Pte. Ltd. SRAM cell structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002260377A (ja) * 2000-11-09 2002-09-13 Sanyo Electric Co Ltd 磁気メモリ装置
JP2005518627A (ja) * 2002-02-19 2005-06-23 マイクロン テクノロジー インコーポレイテッド プログラマブル導電ランダムアクセスメモリ及びその検知方法
JP2011204287A (ja) * 2010-03-24 2011-10-13 Sony Corp 記憶装置
US20130322161A1 (en) * 2012-06-04 2013-12-05 Kabushiki Kaisha Toshiba Magnetic random access memory
JP5492324B1 (ja) * 2013-03-15 2014-05-14 株式会社東芝 プロセッサシステム

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005025805A (ja) * 2003-06-30 2005-01-27 Renesas Technology Corp 半導体記憶装置
JP2012209004A (ja) * 2011-03-30 2012-10-25 Toshiba Corp 半導体記憶装置
JP5867704B2 (ja) * 2011-12-21 2016-02-24 凸版印刷株式会社 不揮発性メモリセルアレイ
JP6275427B2 (ja) * 2013-09-06 2018-02-07 株式会社東芝 メモリ制御回路およびキャッシュメモリ
US9805816B2 (en) * 2015-04-03 2017-10-31 Headway Technologies, Inc. Implementation of a one time programmable memory using a MRAM stack design

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002260377A (ja) * 2000-11-09 2002-09-13 Sanyo Electric Co Ltd 磁気メモリ装置
JP2005518627A (ja) * 2002-02-19 2005-06-23 マイクロン テクノロジー インコーポレイテッド プログラマブル導電ランダムアクセスメモリ及びその検知方法
JP2011204287A (ja) * 2010-03-24 2011-10-13 Sony Corp 記憶装置
US20130322161A1 (en) * 2012-06-04 2013-12-05 Kabushiki Kaisha Toshiba Magnetic random access memory
JP5492324B1 (ja) * 2013-03-15 2014-05-14 株式会社東芝 プロセッサシステム

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109196587A (zh) * 2016-05-16 2019-01-11 索尼公司 半导体电路、驱动方法和电子设备
CN109196587B (zh) * 2016-05-16 2023-05-23 索尼公司 半导体电路、驱动方法和电子设备
US11514964B2 (en) 2017-12-08 2022-11-29 Tohoku University Storage circuit provided with variable resistance elements, reference voltage circuit and sense amplifier
US11705176B2 (en) 2020-08-07 2023-07-18 Tohoku University Storage circuit provided with variable resistance type elements, and its test device
US12424273B2 (en) 2021-03-03 2025-09-23 Tohoku University Storage circuit provided with variable resistance type elements
WO2023089959A1 (ja) * 2021-11-19 2023-05-25 ソニーセミコンダクタソリューションズ株式会社 半導体回路
US12609149B2 (en) 2021-11-19 2026-04-21 Sony Semiconductor Solutions Corporation Semiconductor circuit

Also Published As

Publication number Publication date
JPWO2015083754A1 (ja) 2017-03-16
JP6421399B2 (ja) 2018-11-14
US20160372174A1 (en) 2016-12-22
US9633708B2 (en) 2017-04-25

Similar Documents

Publication Publication Date Title
JP6421399B2 (ja) Ｓｔｔ−ｍｒａｍを使用した半導体記憶装置
JP4133149B2 (ja) 半導体記憶装置
JP4290494B2 (ja) 半導体記憶装置
JP5103472B2 (ja) スピン移動を利用して磁気メモリ構造を提供する方法およびシステム
JP5010700B2 (ja) 半導体集積回路
JP6315484B2 (ja) メモリセル及び記憶装置
US8139404B2 (en) Semiconductor memory device
JP2004103104A (ja) 薄膜磁性体記憶装置
US9245609B2 (en) Semiconductor storage device
JP6218353B2 (ja) 不揮発性デュアルポートメモリ
JP2011258288A (ja) 半導体記憶装置
US20150109851A1 (en) Memory device and access method
US20100208512A1 (en) Semiconductor memory device provided with resistance change element
Patel et al. 2T–1R STT-MRAM memory cells for enhanced on/off current ratio
JP2014194834A (ja) 不揮発性メモリ素子、不揮発性メモリセルおよび不揮発性メモリ
US20160019955A1 (en) Memory device
JP2011204287A (ja) 記憶装置
CN112863575B (zh) 具有磁性隧道结的非易失寄存器
JP2004103202A (ja) 薄膜磁性体記憶装置
US9761293B2 (en) Semiconductor storage device
CN111433852A (zh) 半导体电路和半导体电路系统
CN112927737B (zh) 使用磁性隧道结的非易失寄存器
TWI484499B (zh) 靜態隨機存取記憶體
CN110136760B (zh) Mram芯片
US9812498B2 (en) Semiconductor device

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14867796

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2015551550

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 15101809

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14867796

Country of ref document: EP

Kind code of ref document: A1