WO2015076457A1 - 씨오에프형 반도체 패키지 및 그 제조 방법 - Google Patents

씨오에프형 반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
WO2015076457A1
WO2015076457A1 PCT/KR2014/001239 KR2014001239W WO2015076457A1 WO 2015076457 A1 WO2015076457 A1 WO 2015076457A1 KR 2014001239 W KR2014001239 W KR 2014001239W WO 2015076457 A1 WO2015076457 A1 WO 2015076457A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode pattern
semiconductor device
protective layer
underfill
semiconductor
Prior art date
Application number
PCT/KR2014/001239
Other languages
English (en)
French (fr)
Inventor
김성진
김준일
김학모
Original Assignee
주식회사 동부하이텍
김성진
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020130142046A external-priority patent/KR101537451B1/ko
Priority claimed from KR1020130147066A external-priority patent/KR20150062429A/ko
Application filed by 주식회사 동부하이텍, 김성진 filed Critical 주식회사 동부하이텍
Priority to CN201480002926.2A priority Critical patent/CN104823276A/zh
Priority to US14/370,391 priority patent/US9406583B2/en
Publication of WO2015076457A1 publication Critical patent/WO2015076457A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3737—Organic materials with or without a thermoconductive filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates

Definitions

  • the present invention relates to a COF type semiconductor package, and to a structure capable of effectively dissipating heat generated in a semiconductor package while effectively protecting a CFO type semiconductor package manufactured on a flexible PCB from an external impact. will be.
  • a general liquid crystal display device is a device for displaying an image by adjusting the light transmittance of the liquid crystal using an electric field.
  • the liquid crystal display includes a liquid crystal panel in which liquid crystal cells are arranged in a matrix, and a driving circuit for driving the liquid crystal panel.
  • the liquid crystal display device can be miniaturized compared to the CRT and is widely used as a display device such as a portable television or a laptop personal computer.
  • a data driver and a gate driver are required to drive the liquid crystal panel of the liquid crystal display, and the data driver and the gate driver are integrated into a plurality of integrated circuits (ICs).
  • ICs integrated circuits
  • Each of the integrated data driver IC and the gate driver IC is mounted on a tape carrier package (TCP), connected to a liquid crystal panel using a tape automated bonding (TAB) method, or a chip on glass (COG) method. It is mounted on a liquid crystal panel.
  • TCP tape carrier package
  • TAB tape automated bonding
  • COG chip on glass
  • the heat generated from the integrated circuit can be sufficiently dissipated, it will be easier to solve the problem of the design, material, etc. of the various display devices in which the integrated circuit is used.
  • the present invention proposes a solution to the current technical problem as described above.
  • a COF (Chip On Film) semiconductor having a structure in which a semiconductor device is mounted on a flexible film as a semiconductor device used for a liquid crystal panel or a printed circuit board, etc.
  • the heat generating structure of the device package is proposed.
  • the silicon semiconductor package of the embodiment is a semiconductor package for a driver IC used in a display device, a flexible film; An electrode pattern formed on the flexible film; A conductive pad electrically connected to the electrode pattern; A semiconductor device electrically connected to the electrode pattern through the conductive pad and mounted on the electrode pattern; And a first protective layer sealing the conductive pad and the semiconductor element and formed on the electrode pattern, wherein the first protective layer includes a thermal conductive material for dissipating heat generated from the semiconductor element. It is characterized by.
  • the method for manufacturing a CFO semiconductor package of the embodiment comprising the steps of: forming an electrode pattern on the flexible film so as to be spaced apart by a predetermined interval; Mounting the semiconductor device on the electrode pattern, the semiconductor device being electrically connected to the electrode pattern; Forming a conductive pad on the semiconductor device, the conductive pad being electrically connected to the electrode pattern and the semiconductor device; And forming a first passivation layer on the electrode pattern to seal the conductive pad and the semiconductor element, wherein the first passivation layer comprises a thermally conductive material for dissipating heat generated from the semiconductor element. It is characterized by including.
  • the SOF type semiconductor package can effectively dissipate high heat generated in a semiconductor device to the outside, which may cause material changes of bezels or chassis forming the exterior of the liquid crystal panel in a TV or monitor of ultra high resolution.
  • the bezel and the chassis portion should be reduced in order to realize a slimmer design, but a material such as aluminum has been used to withstand the high heat generated from the IC.
  • a plastic material By reducing the heat generation of the IC, it is possible to form the bezel and the chassis of the TV with a plastic material, which can reduce the weight of the product and reduce the production cost.
  • FIG. 1 is a diagram showing the configuration of a CFC semiconductor package of this embodiment.
  • 2 to 5 are diagrams illustrating a method of manufacturing the semiconductor package of the embodiment.
  • FIG. 6 is an enlarged view of the heat dissipation paint of the embodiment.
  • FIG. 7 is a diagram illustrating a configuration of chambers for fabricating a semiconductor package according to an embodiment.
  • FIG. 8 is a view for explaining an example of a potting machine for coating the heat dissipating paint of the embodiment.
  • FIG. 10 is a diagram illustrating a system in the case where a thin film for forming an underfill and then a thin film forming process for forming an upper fill is performed according to an embodiment.
  • FIG. 11 is a diagram illustrating a configuration of a semiconductor package according to another embodiment.
  • FIG. 12 is a diagram illustrating a configuration of a semiconductor package according to another embodiment.
  • FIG. 13 is a diagram illustrating a configuration of a semiconductor package according to another embodiment.
  • FIG. 1 is a diagram showing the configuration of a CFC semiconductor package of this embodiment.
  • the present invention is LCD, PDP, OLED.
  • the semiconductor device may be implemented as a driver carrier mounted on a tape carrier package (TCP) or a CFO provided at an edge of a main body of a display device panel in which semiconductor devices such as LEDs and RFID are employed.
  • the semiconductor package 100 of the embodiment may include a base film 110 of a flexible material, an electrode pattern 120 formed on the base film 110, and an electrode pattern 120.
  • the conductive pads 141 electrically connected to each other, the semiconductor device 140 positioned on the conductive pads 141, and the electrode pads 120 are formed at predetermined intervals from the conductive pads 141.
  • the second protective layer 130 is formed, and the first protective layer 150 is formed on the semiconductor device 140 and the second protective layer 130.
  • the conductive pad 141 may be mounted on the semiconductor device 140 and may be formed of a shoulder bump or a gold bump. In another embodiment, the conductive pad 141 may be integrally formed with the semiconductor device 140. In this case, after the electrode pattern 120 is formed, the conductive pad 141 may be formed under the semiconductor device 140. Through the process of fixing the conductive pad 141 to the upper surface of the electrode pattern 120, the conductive pad 141 and the semiconductor device 140 may be positioned together.
  • the first passivation layer 150 is formed on the second passivation layer 130 and the semiconductor element 140 by using a heat dissipating paint to seal the semiconductor element 140.
  • the first protective layer 150 is a thin film, such as the entire surface of the semiconductor device 140 exposed to the outside on the base film 110, the coating or deposition on the second protective layer 130 It is formed by the forming method.
  • the first protective layer 150 formed as described above not only protects the components included in the semiconductor package from external shock but also effectively dissipates heat generated.
  • the first protective layer 150 may be divided into an underfill 151 and an upper fill 152 according to the formation position.
  • the underfill 151 is formed in a space between the semiconductor device 140 and the second protective layer 130, and the upper fill 152 extends from the underfill 151 to form the semiconductor device 140.
  • the upper fill 152 seals the entire surfaces of the semiconductor device 140 and the underfill 151 exposed on the base film 110 and seals at least a portion of the second protective layer 130. Let's do it.
  • the heat dissipation paint which is a constituent of the first protective layer 150, includes a material for heat dissipation and a material for improving adhesion to other adjacent components.
  • the underfill 151 and the upperfill 152 constituting the first protective layer 150 not only effectively dissipate heat generated in the semiconductor device 140 but also of other components in contact with each other. It also plays a role in fixing the position firmly.
  • the conductive layer 141 and the second protective layer 130 are fixed to each other while being positioned on the electrode pattern 120.
  • the semiconductor device 140 The conductive pad 141 supporting the serves to prevent the electrode from being opened or shorted due to external heat, humidity, or shock.
  • the semiconductor device 140 In the case of the upper fill 152, the semiconductor device 140, the underfill 151, and the second protective layer 130 are applied to fix the positions of the components. Protect the device 140 from external impact. As a result, the first protective layer 150 is applied not only to the upper surface of the semiconductor device 140 but also to the side surface of the semiconductor device 140 and the side surface of the conductive pad 141, thereby making it possible to more firmly contact components. I can protect it.
  • a thin film forming process such as coating, deposition for forming the underfill 151, and coating, deposition for forming the upper fill 152 Thin film formation processes such as may be performed respectively.
  • the underfill 151 and the upper fill 152 may not be formed as described above, but may be formed together using the same thin film forming process. In this case, when the underfill 151 and the upper fill 152 are respectively formed, the underfill 151 may be formed to be in close contact with the conductive pad 141.
  • a second passivation layer 130 is formed on the electrode pattern 120, and the underfill 151 is formed between the conductive pad 141 and the second passivation layer 130 on the electrode pattern 120. It is shown to be formed in space. However, in some embodiments, the second protective layer 130 may not be formed. In this case, the underfill 151 is formed on the electrode pattern 120 and on the side of the conductive pad 141. On the other hand, when the second protective layer 130 is not formed as described above, the underfill 151 and the upperfill 152 are not formed separately, and the underfill 151 and the upperfill 152 are not formed. It can also be formed as one body at a time. Such embodiments will be described later in conjunction with the accompanying drawings.
  • the heat dissipating paint constituting the first protective layer 150 that is, the underfill 151 and the upper fill 152 will be described in detail.
  • FIG. 6 is an enlarged view of the heat dissipation paint of the embodiment.
  • the heat dissipating paint 10 of the embodiment includes a heat dissipating material 11 made of fine particles and an adhesive material 12 containing the heat dissipating material 11 and improving the adhesiveness of the heat dissipating paint. do.
  • the heat dissipating layer formed on the semiconductor package may be implemented in black.
  • the heat dissipating material 11 which is the first material constituting the heat dissipating paint 10
  • a heat conductive material including a metal oxide such as aluminum oxide and iron oxide may be used
  • the adhesive material 12 as the second material may be It may be composed of a resin composition containing an epoxy resin and imidazole or a resin composition containing an epoxy resin and an amine.
  • the metal oxide is contained in the range of 80 to 90% by weight
  • the resin component may be contained in the range of 1 to 10% by weight
  • other dyeing materials, hardening agents, and the like may be further added.
  • the ratio of the metal oxide is less than the proposed range, the heat dissipation effect is lowered, and when included in excess of the proposed range, the adhesion on the semiconductor device may be weakened.
  • the particles of the metal oxide are connected to each other, a heat radiation route is formed as shown in the drawing, and heat generated in the semiconductor device can be easily radiated to the outside along the heat radiation route.
  • the electrode pattern 120 is disposed on the base film 110 at predetermined intervals, and the lower side of the semiconductor device 140 formed on the conductive pad 141 is a space between the electrode patterns 120. By the empty space.
  • the CMOS type semiconductor package having such a structure is used as a driver IC of a liquid crystal panel, and the underfill 151 and the upperfill 152 can effectively dissipate high heat generated in a high resolution TV and a monitor.
  • an electrode pattern 120 is formed on the base film 110, which is a flexible film, and the electrode pattern 120 is formed to be spaced apart by a predetermined interval in consideration of the size of the semiconductor device 140. That is, the electrode pattern 120 is formed to be spaced apart by a predetermined interval so as to overlap a part of the semiconductor device 140.
  • a conductive pad 141 made of metal is formed on the semiconductor device 140.
  • the conductive pad 141 is formed to be electrically connected to the electrode pattern 120 so that the semiconductor device 140 is electrically connected to the electrode pattern 120 through the conductive pad 141.
  • the conductive pad 141 is positioned between the semiconductor device 140 and the electrode pattern 120, and contacts the semiconductor device 140 and the electrode pattern 120 to thereby contact the semiconductor device 140. And an electrode pattern 120.
  • a second passivation layer 130 is formed on the electrode pattern 120 at a predetermined interval from the conductive pad 141.
  • the second passivation layer 130 is made of an insulating material. If necessary, the second passivation layer 130 may not be formed on the electrode pattern 120.
  • a first thin film forming process of applying or depositing a heat-dissipating paint 10 on the periphery of the semiconductor device 140 is performed.
  • the heat dissipation paint 10 is formed all around the periphery of the semiconductor element 140, the formed heat dissipation paint 10 is filled in the space between the conductive pad 141 and the second protective layer 130 It becomes the underfill 151.
  • the underfill 151 is also formed on the exposed top surface of the electrode pattern 120.
  • the thin film forming process of coating or depositing the heat-dissipating paint 10 may be performed by the coating apparatus 200 shown in FIG. 8, and the coating apparatus 200 may move upward and downward in the z-axis direction. Together, plane movement in the x- and y-axis directions is possible.
  • a device for providing the heat dissipation paint 10 to the coating device 200 may be further provided, and a heat dissipation material constituting the heat dissipation paint 10 and a tank in which each of the adhesive materials are stored. It may be provided.
  • the coating device 200 moves along the periphery of the semiconductor device 140, and radiates heat through the outlet of the coating device 200.
  • the underfill 151 is formed by discharging the heat-dissipating paint 10 mixed with a material and an adhesive material.
  • the underfill 151 is expanded to form a second thin film forming process for applying or depositing a heat dissipating paint on the semiconductor element 140 and the second protective layer 130. This is done.
  • an upper fill 152 is formed on the semiconductor device 140, the second protective layer 130, and the underfill 151 by applying a heat dissipating paint 10 to the semiconductor device 140. Seal it. Coating or deposition of the heat-dissipating paint 10 for forming the upper fill 152 may also be performed by the coating device 200.
  • processes for curing the heat dissipating paint may be performed. It may be performed after the thin film forming process, or may be performed only once after the upper fill 152 is formed.
  • the underfill 151 and the upper fill 152 may be formed by the same thin film forming process without forming a separate thin film forming process.
  • the second protective layer 130 may not be formed, and the upper fill 152 may be formed on the semiconductor device 140, the underfill 151, and the electrode pattern 120.
  • Other embodiments will be described later in conjunction with the accompanying drawings.
  • a thin film forming process for forming an underfill in a reel to reel manner and a thin film forming process for forming an upper fill are performed.
  • the underfill 151 formed in the space between the semiconductor device 140 and the second protective layer 130, the semiconductor device 140 having a shape extending from the underfill 151 After forming the upper fill 152 formed on the underfill 151 and the second protective layer 130, a process for curing the underfill 151 and the upper fill 152 formed with a thin film may be performed.
  • the pre-reel 11 in which the flexible film 110 on which the semiconductor element 140 is formed is wound is accommodated in the pre-chamber 10, and wound in the pre-reel 11.
  • Flexible film 110 is transferred to adjacent potting chamber 20 by at least one auxiliary reel 12.
  • the flexible film 110 is wound around the pre-reel 11, the flexible film 110 is a flexible base film 110 and an electrode pattern formed on the base film 110. 120, a second protective layer 130 formed on the electrode pattern 120, and an insulating material, a conductive pad 141 conductive with the electrode pattern 120, and an upper portion of the conductive pad 141.
  • the semiconductor device 140 is formed in the semiconductor device 140 (see FIG. 1).
  • the heat dissipating paint which is a resin for circuit protection, is thin-film coated / coated while passing through the potting chamber 20 while the semiconductor device 140 is formed on the conductive pad 141, and the underfill 151 is formed.
  • the underfill 151 insulation of the electrode pattern 120 made of a conductor (for example, a conductive material such as copper or aluminum) and primary protection of the semiconductor device 140 are performed.
  • the heat-dissipating paint which is a resin for circuit protection
  • the heat-dissipating paint is applied onto the semiconductor element 140, the underfill 151, and the second protective layer 130 while passing through the application chamber 30.
  • Upper fill 152 is formed.
  • the heat dissipating paint is applied to the flexible film as an example, but as another embodiment by depositing a heat dissipating material such as a heat dissipating paint on the flexible film, the underfill 151 or the upper pill 152 and It is also possible to form the same heat dissipation layer.
  • the flexible film 110 provided from the prechamber 10 is transferred to the potting chamber 20 that applies the circuit protection resin.
  • a resin for circuit protection by the potting machine 21 is applied to four side surfaces of the semiconductor element.
  • the semiconductor package in the potting chamber 20 and the coating chamber 30 of FIG. 7 includes the first to fourth semiconductor packages 21, 22, 23, and 24, this is for explaining the coating method. In reality, the semiconductor packages are arranged on the flexible film 110 at predetermined intervals.
  • the potting machine 200 for applying a heat-dissipating paint on the side of the semiconductor device
  • the potting machine 200 is at least biaxial movement It is arranged to enable
  • the potting machine 200 may be configured to be movable in the x-axis and y-axis directions, and in this case, it is possible to apply a heat dissipation paint to four side surfaces of the semiconductor device 140.
  • the potting machine 200 is movable in the z-axis direction in the drawing, since the distance between the semiconductor device 140 and the potting machine 200 can be adjusted, the side surface of the semiconductor device 140 can be adjusted. It is also possible to control the amount of heat dissipating paint that is falling off.
  • the underfill 151 of FIG. 4 is performed. Is formed.
  • the position design of the potting machine 200 is required so that the underfill 151 may be filled in the space between the side surface of the semiconductor device 140 and the electrode pattern 120.
  • the thin film forming process for forming the upper fill on the semiconductor device 140 is performed to the coating chamber 30.
  • the flexible film 110 is transferred.
  • the heat dissipating paint is sprayed toward the semiconductor device through at least one spray nozzle, and the number of the spray nozzles is the size of the coating chamber 30 and the size of the semiconductor elements formed in the flexible film 110. It may vary depending on the number.
  • the coating device 31 may include at least one spray nozzle 311 for spraying the heat dissipating paint onto the semiconductor element in a spray manner, and the spray nozzle 311 may photograph the upper surface of the semiconductor element.
  • CCD camera 312 may be provided. An operator or a computer may control the amount or speed of the heat dissipating paint sprayed through the spray nozzle 311 while checking the application state of the heat dissipating paint observed through the camera 312.
  • the injection nozzle 311 is provided with an injection hole 313 for determining an injection direction and an injection angle of the heat dissipating paint.
  • the coating device 31 further includes a driving unit 315 for rotating or moving the nozzle support frame 314 for supporting the injection nozzle 311, and the driving unit 315 includes the nozzle support frame.
  • 314 enables movement in the y-axis direction (forward and backward in the drawing) and movement in the z-axis direction (up and down in the drawing).
  • the heat-dissipating paint sprayed through the spray hole 313 is a semiconductor element ( 140, may be uniformly applied on the underfill 151.
  • the flexible film 110 is transferred to the curing chamber 40 and the curing chamber 40. Curing of the heat-radiating paint is carried out in the
  • the plurality of guide reels 41 and 42 may be disposed in the curing chamber 40 to adjust the time for which the flexible film 110 stays in the curing chamber 40.
  • the curing in the curing chamber 40 may be thermal curing, UV curing, room temperature curing, curing may be performed using a UV light source and a thermosetting oven.
  • the guide reel that determines the conveying direction of the flexible film 110 in the curing chamber 40 is illustrated as the first guide reel 41 and the second guide reel 42, the arrangement and number of guide reels are sufficiently changed. Can be.
  • the flexible film 110 cured in the curing chamber 40 is transferred to the recovery chamber 50, and the flexible film 110 is wound around the recovery reel 51 provided in the recovery chamber 50.
  • at least one auxiliary reel 52 may be further provided to allow the flexible film 110 to be transferred to the recovery reel 51.
  • the flexible film 110 wound on the recovery reel 51 has a structure as shown in FIG. 5.
  • the curing process is performed thereafter, a thin film forming process for forming the upper fill 152 may be performed.
  • FIG. 10 is a diagram illustrating a system in the case where the underfill 151 is formed in a thin film according to the present embodiment, and then a curing process and a thin film forming process for forming the upper fill 152 are performed.
  • the circuit protection resin was applied in the potting chamber, and then the heat dissipating paint was applied in the coating chamber, and then the curing process in the curing chamber was performed.
  • the flexible film 110 provided from the prechamber 10 passes through the potting chamber 20, and then is transferred to the curing chamber 40, after which the application chamber for applying the heat dissipating paint thereafter. (30) is located.
  • the coating chamber 30 when the coating chamber 30 is not configured, only the underfill 151 may be formed on the side surface of the semiconductor device, and conversely, when the potting chamber 20 is not configured, the semiconductor may be semiconductor. It is also possible to form only the upper fill 152 on the upper surface of the device. Such various embodiments are possible because the heat dissipation paint of the present embodiment may not only serve to protect the circuit but also to dissipate heat generated from the semiconductor device.
  • FIG. 11 is a diagram illustrating a configuration of a semiconductor package according to another embodiment.
  • an electrode pattern 120 formed on a base film 110 which is a flexible film, a conductive pad 141 formed on the electrode pattern 120, and the electrode through the conductive pad 141.
  • the semiconductor device 140 may be electrically connected to the pattern 120, and the conductive pad 141 and the semiconductor device 140 may be sealed, and the protective layer 150 may be formed on the electrode pattern 120. .
  • the protective layer 150 is formed directly on the electrode pattern 120, the underfill 151 for sealing the semiconductor element 140, the conductive pad 141 and the electrode pattern 120, and An upper fill 152 for sealing the semiconductor device 140, the underfill 151, and the electrode pattern 120 is included.
  • the underfill 151 is formed on a portion of the upper surface of the electrode pattern 120, the side surfaces of the semiconductor device 140 and the conductive pad 141, and the upper fill 152 is the semiconductor device 140. ) And are formed on the underfill 151 and the electrode pattern 120. When the underfill 151 is not formed over the entire side surface of the semiconductor device 140, the upper fill 152 is also formed on the side surface of the semiconductor device 140.
  • the underfill 151 and the upperfill 152 are integrally formed without separately forming the underfill 151 and the upperfill 152. It can also be formed at once. This embodiment is shown in FIG. 12.
  • FIG. 12 is a diagram illustrating a configuration of a semiconductor package according to another embodiment.
  • the entire surface of the exposed semiconductor device 140 and the electrode pattern 120 are formed.
  • a case where a single protective layer 150 is formed by performing a thin film forming process of applying or depositing a heat dissipating paint on the film is illustrated.
  • the protective layer 150 is formed on the top and side surfaces of the semiconductor device 140, the side surfaces of the conductive pad 141, and the top surface of the electrode pattern 120. In this case, the protective layer 150 dissipates heat generated from the semiconductor element 140 and seals the semiconductor element 140, the conductive pad 141, and the electrode pattern 120. Can be done.
  • FIG. 13 is a diagram illustrating a configuration of a semiconductor package according to another embodiment.
  • an electrode pattern 120 is formed on a first surface of a flexible base film 110, and a conductive pad 141 is formed on the electrode pattern 120.
  • An underfill 151 filled in the space between the semiconductor device 140, the second protective layer 130 formed on the electrode pattern 120, and the semiconductor device 140 and the electrode pattern 120. ).
  • the rear surface heat dissipation layer 153 is coated or thin coated on the second surface of the base film 110 to dissipate heat generated from the semiconductor device 140.
  • Heat generated in the semiconductor device 140 may be heated upward by the underfill 151, or transferred to the electrode pattern 120 and the base film 110 through the conductive pad 141. It may be easily radiated to the outside through the rear radiating layer 153.
  • the material constituting the rear heat dissipation layer 153 is formed of the heat dissipation paint as described above, and in the process of forming the rear heat dissipation layer 153 in the system of FIG. 7 or 10, the upper and lower surfaces of the base film 110 are formed.
  • the configuration of the reels and chambers for flipping can be added.
  • the semiconductor package according to the embodiments of the present invention as described above can effectively dissipate high heat generated in the semiconductor device to the outside, which is a bezel or the like to form an external appearance of the liquid crystal panel in a TV or monitor of ultra-high resolution
  • This can result in a material change in the chassis.
  • the bezel and the chassis portion should be reduced in order to realize a slimmer design, but a material such as aluminum has been used to withstand the high heat generated from the IC.
  • By reducing the heat generation of the IC it is also possible to form the bezel and chassis of the TV with plastic material, which makes it possible to reduce the weight of the product, reduce the width of the device, and of course, reduce the production cost. have.
  • the present invention is applicable to the manufacture of a CMOS type semiconductor package, there is industrial applicability thereof.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

실시예의 씨오에프형 반도체 패키지는 디스플레이 기기에 사용되는 드라이버 IC용 반도체 패키지로서, 플렉서블 필름; 상기 플렉서블 필름 상에 형성되는 전극 패턴; 상기 전극 패턴과 전기적으로 연결되는 전도성 패드; 상기 전도성 패드를 통하여 상기 전극 패턴과 전기적으로 연결되고, 상기 전극 패턴 상에 장착되는 반도체 소자; 및 상기 전도성 패드 및 반도체 소자를 밀폐시키고, 상기 전극 패턴 상에 형성되는 제 1 보호층;을 포함하고, 상기 제 1 보호층은 상기 반도체 소자로부터 발생되는 열을 방열시키기 위한 열전도성 물질을 포함하는 것을 특징으로 한다.

Description

씨오에프형 반도체 패키지 및 그 제조 방법
본 발명은 씨오에프(COF)형 반도체 패키지에 대한 것으로서, 플렉서블 PCB 상에 제조되는 씨오에프형 반도체 패키지를 외부의 충격으로부터 효과적으로 보호하면서, 반도체 패키지에서 발생되는 열을 효과적으로 방열시킬 수 있는 구조에 대한 것이다.
일반적인 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절하여 화상을 표시하는 기기이다. 이러한 화상 표시를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열된 액정 패널과, 액정 패널을 구동시키기 위한 구동 회로를 포함한다. 이러한 액정표시장치는 브라운관에 비하여 소형화가 가능하여 휴대용 텔레비전이나 랩탑형 퍼스널 컴퓨터 등의 표시기기로 널리 활용되고 있다.
액정표시장치의 액정 패널을 구동시키기 위하여 데이터 드라이버와 게이트 드라이버가 요구되며, 이러한 데이터 드라이버와 게이트 드라이버는 다수개의 집적 회로(Integrated Circuit:IC)로 집적화된다. 집적화된 데이터 구동 IC와 게이트 구동 IC 각각은 테이프 캐리어 패키지(Tape Carrier Package : TCP) 상에 실장되고, 탭(TAB : Tape Automated Bonding) 방식으로 액정 패널에 접속되거나, COG(Chip On Glass) 방식으로 액정 패널 상에 실장된다.
특히, 고해상도를 구현하는 디스플레이 기기의 등장과, 원가 절감을 위한 고집적도의 IC가 요구되고 있는 현재의 상황에서는, 디스플레이 기기에 반드시 필요한 집적 회로의 방열 문제는 더욱더 심각하게 대두되고 있다. 이러한 발열 문제는 회로의 안정성에 영향을 미칠 뿐만 아니라 연성의 베이스 필름의 내열 온도를 위협할 수도 있다. 또한, 최근의 FHD나 UHD TV의 초고해상도 디스플레이 기기에서는 집적 회로의 발열 문제 때문에 TV의 외관을 형성하는 프레임 역시 내열성을 반드시 고려하여야만 하는 상황이 되었다.
집적 회로에서 발생되는 열을 충분히 방열시킬 수 있다면, 집적 회로가 사용되는 다양한 디스플레이 기기의 디자인이나 재질 등에 대한 문제를 보다 쉽게 해결할 수 있게 될 것이다.
본 발명은 상기와 같은 현재의 기술적 문제에 해결 방법을 제안하는 것으로서, 특히, 액정 패널이나 프린트 기판 등에 사용되는 반도체 소자로서, 플렉서블 필름 상에 반도체 소자가 탑재된 구조의 COF(Chip On Film) 반도체 소자 패키지의 발열 구조를 제안하고자 한다.
또한, 플렉서블 필름 상에 형성된 반도체 소자 상에 방열 도료를 형성시킴으로써, 반도체 소자의 위치를 고정시키는 것 뿐만 아니라, 반소체 소자를 외부로부터 용이하게 보호할 수 있는 구조를 제안하고자 한다.
실시예의 씨오에프형 반도체 패키지는 디스플레이 기기에 사용되는 드라이버 IC용 반도체 패키지로서, 플렉서블 필름; 상기 플렉서블 필름 상에 형성되는 전극 패턴; 상기 전극 패턴과 전기적으로 연결되는 전도성 패드; 상기 전도성 패드를 통하여 상기 전극 패턴과 전기적으로 연결되고, 상기 전극 패턴 상에 장착되는 반도체 소자; 및 상기 전도성 패드 및 반도체 소자를 밀폐시키고, 상기 전극 패턴 상에 형성되는 제 1 보호층;을 포함하고, 상기 제 1 보호층은 상기 반도체 소자로부터 발생되는 열을 방열시키기 위한 열전도성 물질을 포함하는 것을 특징으로 한다.
또한, 실시예의 씨오에프형 반도체 패키지의 제조 방법은, 씨오에프에 탑재되는 반도체 소자를 포함하는 반도체 패키지를 제조하는 방법으로서, 플렉서블 필름 상에 기설정된 간격만큼 이격되도록 전극 패턴을 형성하는 단계; 상기 전극 패턴과 전기적으로 연결되는 상기 반도체 소자를 상기 전극 패턴 상에 장착하는 단계; 상기 전극 패턴 및 반도체 소자와 전기적으로 연결되는 전도성 패드를 상기 반도체 소자에 형성하는 단계; 및 상기 전도성 패드 및 상기 반도체 소자를 밀폐시키는 제 1 보호층을 상기 전극 패턴 상에 형성하는 단계;를 포함하고, 상기 제 1 보호층은 상기 반도체 소자로부터 발생되는 열을 방열시키기 위한 열전도성 물질을 포함하는 것을 특징으로 한다.
제안되는 바와 같은 씨오에프형 반도체 패키지는 반도체 소자에서 발생되는 고열을 효과적으로 외부로 방열시킬 수 있으며, 이것은 초고해상도의 TV나 모니터 등에서 액정 패널 외의 외관을 형성하는 베젤이나 샤시들의 재질 변화를 가져올 수 있다. 예를 들면, 초고해상도의 TV의 경우, 보다 슬림화한 디자인을 구현하기 위하여 베젤과 샤시 부분을 축소시켜야 하는데, IC에서 발생되는 고열에 견디기 위하여 알루미늄 등의 소재가 사용되었으나, 본 실시예에 따라 효과적으로 IC의 발열을 줄일 수 있게 되면, TV의 베젤과 샤시를 플라스틱 소재로 형성하는 것도 가능하며, 이것은 제품의 경량화, 생산비용의 절감 효과를 가져올 수 있다.
도 1은 본 실시예의 씨오에프형 반도체 패키지의 구성을 보여주는 도면이다.
도 2 내지 도 5는 실시예의 반도체 패키지를 제조하는 방법을 설명하는 도면이다.
도 6은 실시예의 방열 도료를 확대하여 도시한 도면이다.
도 7은 실시예에 따라 씨오에프형 반도체 패키지를 제조하기 위한 챔버들의 구성을 보여주는 도면이다.
도 8은 실시예의 방열 도료를 코팅하기 위한 포팅기의 예를 설명하는 도면이다.
도 9는 실시예의 도포 챔버 내에 마련되는 도포 장치의 구성을 설명하는 도면이다.
도 10은 실시예에에 따라 언더필을 박막 형성한 다음 경화 공정 및 어퍼필 형성을 위한 박막 형성공정이 수행되는 경우의 시스템 예시도이다.
도 11은 다른 실시예에 따른 반도체 패키지의 구성을 보여주는 도면이다.
도 12는 또 다른 실시예에 따른 반도체 패키지의 구성을 보여주는 도면이다.
도 13은 또 다른 실시예에 따른 반도체 패키지의 구성을 보여주는 도면이다.
도 1은 본 실시예의 씨오에프형 반도체 패키지의 구성을 보여주는 도면이다.
먼저, 본 발명은 LCD, PDP, OLED. LED 및 RFID 등과 같은 반도체 소자가 채용되는 디스플레이 기기 패널 본체의 가장자리에 설치되는 TCP(Tape Carrier Package) 또는 씨오에프에 탑재되는 드라이버 IC로 실시될 수 있다.
도 1을 참조하면, 실시예의 반도체 패키지(100)는, 플렉서블한 소재의 베이스 필름(110)과, 상기 베이스 필름(110) 상에 형성되는 전극 패턴(120)과, 상기 전극 패턴(120)과 전기적으로 연결되는 전도성 패드(141)와, 상기 전도성 패드(141) 상에 위치하는 반도체 소자(140)와, 상기 전극 패턴(120) 상에 형성되면서 상기 전도성 패드(141)와 소정 간격을 두고 형성되는 제 2 보호층(130)과, 상기 반도체 소자(140)와 제 2 보호층(130) 상에 형성되는 제 1 보호층(150)을 포함한다.
여기서, 상기 전도성 패드(141)는 상기 반도체 소자(140)에 장착되고, 숄더 범프(solder bump) 또는 골드 범프(gold bump)로 형성될 수 있다. 다른 실시예로서, 상기 전도성 패드(141)는 상기 반도체 소자(140)와 일체로 형성될 수 있으며, 이 경우, 상기 전극 패턴(120)을 형성한 다음, 상기 반도체 소자(140)의 하부에 형성된 전도성 패드(141)를 상기 전극 패턴(120) 상부면에 고정시키는 공정을 통하여, 상기 전도성 패드(141)와 반도체 소자(140)을 함께 위치시킬 수 있다.
특히, 상기 제 1 보호층(150)은 상기 반도체 소자(140)가 밀폐되도록 방열 도료를 이용하여 상기 제 2 보호층(130) 및 반도체 소자(140) 상에 형성된다.
구체적으로, 상기 제 1 보호층(150)은 상기 베이스 필름(110) 상에서 외부에 노출된 상기 반도체 소자(140)의 전체 표면과, 상기 제 2 보호층(130) 상에 도포 또는 증착 등의 박막 형성방법에 의하여 형성된다. 이와 같이 형성된 제 1 보호층(150)은 반도체 패키지에 포함되는 구성요소들을 외부의 충격으로부터 보호하는 것 뿐만 아니라 발생되는 열을 효과적으로 방열시키는 역할을 수행한다.
그리고, 상기 제 1 보호층(150)은 그 형성 위치에 따라, 언더필(151)과, 어퍼필(152)로 구분될 수 있다. 상기 언더필(151)은 상기 반도체 소자(140)와 제 2 보호층(130) 사이의 공간에 형성되며, 상기 어퍼필(152)은 상기 언더필(151)에서 확장되는 형상으로 상기 반도체 소자(140), 상기 언더필(151) 및 상기 제 2 보호층(130) 상에 형성된다. 여기서, 상기 어퍼필(152)은 상기 베이스 필름(110) 상에 노출된 상기 반도체 소자(140) 및 상기 언더필(151)의 전체 표면을 밀폐시키고 상기 제 2 보호층(130)의 적어도 일부분을 밀폐시킨다.
상기 제 1 보호층(150)의 구성물질이 되는 방열 도료는 방열을 위한 물질과 함께, 인접한 다른 구성요소와의 접착력을 향상시키기 위한 물질이 포함되어 있다. 이로 인하여, 상기 제 1 보호층(150)을 구성하는 상기 언더필(151)과 상기 어퍼필(152)은 상기 반도체 소자(140)에서 발생되는 열을 효과적으로 방열시키는 역할 뿐만 아니라 접촉된 다른 구성요소의 위치를 견고하게 고정시킬 수 있는 역할도 수행한다.
상기 언더필(151)의 경우, 상기 전극 패턴(120) 상에 위치하면서, 상기 전도성 패드(141)와 제 2 보호층(130)의 위치를 고정시키는 역할을 하며, 특히, 상기 반도체 소자(140)를 지지하는 전도성 패드(141)는 외부의 열이나 습도 또는 충격으로 인하여 전극이 오픈 또는 쇼트되는 현상을 방지하는 역할을 수행한다.
그리고, 상기 어퍼필(152)의 경우, 상기 반도체 소자(140)와, 언더필(151)과, 제 2 보호층(130) 상에 도포되어, 이들 구성요소들의 위치를 고정시키는 것과 함께, 상기 반도체 소자(140)를 외부의 충격으로부터 보호한다. 결국, 제 1 보호층(150)이 상기 반도체 소자(140)의 상부면 뿐만 아니라 반도체 소자(140)의 측면과, 전도성 패드(141)의 측면에 도포되는 것에 의하여, 보다 견고히 접촉된 구성요소들을 보호할 수 있다.
본 실시예에서는, 상기 제 1 보호층(150)을 형성하기 위하여, 상기 언더필(151)을 형성하기 위한 코팅, 증착 등의 박막 형성공정과, 상기 어퍼필(152)을 형성하기 위한 코팅, 증착 등의 박막 형성공정이 각각 수행될 수 있다. 한편, 이와 같이 상기 언더필(151) 및 어퍼필(152)을 각각 형성하지 않고, 동일의 박막 형성 공정을 이용하여 함께 형성할 수도 있다. 이때, 상기 언더필(151) 및 어퍼필(152)을 각각 형성하는 경우에는 상기 언더필(151)이 상기 전도성 패드(141)에 보다 밀착되게 형성될 수 있다.
도면에서는, 상기 전극 패턴(120) 상에 제 2 보호층(130)이 형성되고, 상기 언더필(151)은 상기 전극 패턴(120) 상에서 전도성 패드(141)와 제 2 보호층(130) 사이의 공간에 형성되는 것으로 도시되어 있다. 그러나, 실시예에 따라서는, 상기 제 2 보호층(130)을 형성하지 않는 것도 가능하다. 이 경우, 상기 언더필(151)은 상기 전극 패턴(120) 상부와, 상기 전도성 패드(141) 측면에 형성된다. 한편, 상기와 같이 상기 제 2 보호층(130)을 형성하지 않는 경우에는, 상기 언더필(151) 및 어퍼필(152)을 별개로 형성하지 않고, 상기 언더필(151) 및 어퍼필(152)을 일체로서 한꺼번에 형성할 수도 있다. 이러한 실시예들에 대해서는, 첨부되는 도면과 함께 후술하여 본다.
한편, 상기 제 1 보호층(150), 즉, 상기 언더필(151)과 어퍼필(152)을 구성하는 방열 도료에 대해서 자세히 설명하여 본다.
도 6은 실시예의 방열 도료를 확대하여 도시한 도면이다.
도 6을 참조하면, 실시예의 방열 도료(10)는 미립 입자들로 이루어진 방열 물질(11)과, 상기 방열 물질(11)을 함유하면서 방열 도료의 접착성을 향상시키는 접착 물질(12)을 포함한다.
그리고, 방열 도료(10) 색을 결정하게 하는 염색 물질을 더 포함할 수 있다. 예를 들어, 상기 방열 물질(11)과 접착 물질(12) 이외에 흑연의 염색 물질을 더 첨가하는 경우에는, 반도체 패키지에 형성된 방열층이 검은색으로 구현될 수 있다.
방열 도료(10)를 구성하는 제 1 물질인 상기 방열 물질(11)은, 산화알루미늄, 산화철 등의 금속산화물이 포함된 열전도성 물질이 사용될 수 있으며, 제 2 물질인 접착 물질은(12)은 에폭시 수지와 이미다졸(Imidazole)이 포함된 레진 구성물로 이루어지거나 에폭시 수지와 아민(Amine)이 포함된 레진 구성물로 이루어질 수 있다.
여기서, 금속산화물은 80~90중량% 범위로 함유되고, 상기 레진 구성물은 1~10중량%범위로 함유될 수 있으며, 그 외에는 염색 물질이나, 경화제 등을 더 첨가할 수 있다. 상기 금속산화물의 비율이 제안되는 범위 미만이 되는 경우에는 방열 효과가 떨어지게 되고, 제안되는 범위를 초과하여 포함되는 경우에는 반도체 소자 상에서의 접착력이 약화될 수 있다. 그리고, 상기 금속산화물의 입자들이 서로 연결되는 경우에 도면과 같이 방열 루트가 형성되고, 반도체 소자에서 발생되는 열은 이러한 방열 루트를 따라 쉽게 외부로 방열될 수 있다.
한편, 상기 전극 패턴(120)은 상기 베이스 필름(110) 상에서 소정 간격을 두고 배치되며, 상기 전도성 패드(141) 상에 형성된 반도체 소자(140)의 하측은 상기 전극 패턴(120)들 사이의 공간에 의하여 빈 공간으로 이루어진다.
이러한 구조를 갖는 씨오에프형 반도체 패키지는 액정 패널의 드라이버 IC로 사용되며, 고해상도의 TV, 모니터에서 발생하는 고열을 상기 언더필(151) 및 어퍼필(152)이 효과적으로 방열시킬 수 있다.
이하에서는, 실시예의 반도체 패키지를 제조하는 방법에 대해서 설명하여 본다. 참고로, 도 2 내지 도 5를 참조하여 하나의 반도체 패키지를 중심으로 제조 방법을 설명하며, 도 7 내지 도 10을 참조하여 Reel to Reel 방식으로 복수의 반도체 패키지들을 제조하는 일련의 과정을 설명하기로 한다.
먼저, 도 2 내지 도 5를 참조하여, 단위의 반도체 패키지가 형성되는 과정을 설명한다.
도 2를 참조하면, 플렉서블 필름인 베이스 필름(110) 상에 전극 패턴(120)을 형성하며, 상기 전극 패턴(120)은 반도체 소자(140)의 크기를 고려하여 소정 간격 이격되도록 형성된다. 즉, 상기 전극 패턴(120)은 상기 반도체 소자(140)의 일부와 겹쳐지도록 소정 간격만큼 이격되도록 형성된다.
그 다음, 도 3을 참조하면, 상기 반도체 소자(140) 상에 금속 재질의 전도성 패드(141)를 형성한다. 상기 반도체 소자(140)가 상기 전도성 패드(141)를 통하여 상기 전극 패턴(120)과 전기적으로 연결되도록 상기 전도성 패드(141)는 상기 전극 패턴(120)과 전기적으로 연결되도록 형성된다. 일 실시예로서, 상기 전도성 패드(141)는 상기 반도체 소자(140) 및 전극 패턴(120) 사이에 위치하고, 상기 반도체 소자(140) 및 전극 패턴(120)과 접촉함으로써, 상기 반도체 소자(140) 및 전극 패턴(120)과 전기적으로 연결된다.
그리고, 상기 전극 패턴(120) 상에는 상기 전도성 패드(141)와 소정 간격을 두고 배치되는 제 2 보호층(130)을 형성한다. 상기 제 2 보호층(130)은 절연물질로 이루어지며, 필요에 따라서는, 상기 전극 패턴(120) 상에 상기 제 2 보호층(130)을 형성하지 않는 것도 가능하다.
그 다음, 도 4를 참조하면, 상기 반도체 소자(140)의 주변부에 방열 도료(10)를 도포 또는 증착하는 제 1 박막 형성공정을 수행한다. 여기서, 방열 도료(10)는 상기 반도체 소자(140)의 주변부 둘레에 모두 형성되고, 상기 형성된 방열 도료(10)는 상기 전도성 패드(141)와 제 2 보호층(130) 사이의 공간에 충진되어 언더필(151)이 된다. 도면에 도시된 바와 같이, 상기 언더필(151)은 노출되어 있는 전극 패턴(120) 상부면에도 형성된다.
상기 방열 도료(10)를 도포 또는 증착하는 박막 형성공정은, 도 8에 도시되어 있는 도포장치(200)에 의하여 수행될 수 있으며, 상기 도포장치(200)는 z축 방향으로의 상하 방향 이동과 함께, x축 및 y축 방향으로의 평면 이동이 가능하다.
도시되어 있지는 않지만, 상기 도포장치(200)로 방열 도료(10)를 제공하는 장치가 더 마련될 수 있으며, 상기 방열 도료(10)를 구성하는 방열 물질과, 접착 물질 각각이 저장되는 탱크가 더 구비될 수 있다.
이러한 도포장치(200)를 이용하여 상기 언더필(151)을 형성하는 때에는, 상기 반도체 소자(140)의 주변부를 따라 상기 도포장치(200)가 이동하며, 상기 도포장치(200)의 배출구를 통하여 방열 물질과 접착 물질이 혼합된 방열 도료(10)가 배출되는 것에 의하여 상기 언더필(151)이 형성된다.
한편, 상기 언더필(151)을 형성한 다음에는, 상기 언더필(151)을 확장시켜 상기 반도체 소자(140) 및 제 2 보호층(130) 상에도 방열 도료를 도포 또는 증착시키기 위한 제 2 박막 형성공정이 수행된다. 도 5를 참조하면, 방열 도료(10)를 도포하여 상기 반도체 소자(140), 제 2 보호층(130) 및 언더필(151) 상에 어퍼필(152)을 형성하여, 상기 반도체 소자(140)를 밀폐시킨다. 상기 어퍼필(152) 형성을 위한 방열 도료(10)의 도포 또는 증착 역시 상기 도포장치(200)에 의하여 수행될 수 있다.
상기 언더필(151) 형성을 위한 박막 형성공정과, 상기 어퍼필(152) 형성을 위한 박막 형성공정이 각각 수행된 다음에는, 방열 도료를 경화시키기 위한 공정들이 수행될 수 있으며, 이러한 경화 공정은 각각의 박막 형성공정 다음에 수행되거나, 상기 어퍼필(152)을 형성한 다음에 1회만 수행되는 것도 가능하다.
한편, 상기 언더필(151) 및 어퍼필(152)을 각각 별개의 박막 형성공정으로 형성하지 않고, 동일한 박막 형성공정으로 형성될 수도 있다. 또한, 상기 제 2 보호층(130)을 형성하지 않을 수 있으며, 이때 어퍼필(152)은 상기 반도체 소자(140), 언더필(151) 및 전극 패턴(120) 상에 형성될 수 있다. 다른 실시예들에 대해서는 첨부되는 도면과 함께 후술하기로 한다.
한편, 도 7 내지 도 10을 참조하여, 플렉서블 필름 상에 형성된 반도체 소자를 중심으로, 언더필과 어퍼필 각각을 형성하기 위한 박막 형성공정들을 설명하여 본다.
본 실시예에서는, 플라스틱 재질의 플렉서블 필름 상에 반도체 소자가 형성된 이후에 Reel to Reel 방식으로 언더필을 형성하기 위한 박막 형성공정과, 어퍼필을 형성하기 위한 박막 형성공정이 수행된다. 그리고, 도 7에서와 같이, 반도체 소자(140)와 제 2 보호층(130) 사이의 공간에 형성되는 언더필(151)과, 상기 상기 언더필(151)에서 확장되는 형상으로 반도체 소자(140), 언더필(151) 및 제 2 보호층(130) 상에 형성되는 어퍼필(152)을 형성한 다음, 박막 형성된 상기 언더필(151)과 어퍼필(152)을 경화시키기 위한 공정이 수행될 수 있다. 반면, 다른 실시예로서, 상기 언더필(151)을 형성한 다음, 경화 공정을 진행하고, 상기의 경화 공정이 수행된 다음 상기 어피필(152)을 형성하는 것 역시 가능하다.
상세히, 도 7을 참조하면, 반도체 소자(140)가 형성되어 있는 플렉서블 필름(110)이 권취되어 있는 프리 릴(11)이 프리 챔버(10) 내에 수용되고, 상기 프리 릴(11)에 권취되어 있는 플렉서블 필름(110)이 적어도 하나 이상의 보조 릴(12)들에 의해서 인접한 포팅 챔버(20)로 이송된다. 여기서, 프리 릴(11)에 플렉서블 필름(110)이 권취되어 있다고 설명하였으나, 여기서의 플렉서블 필름(110)은 플렉서블 형태의 베이스 필름(110)과, 상기 베이스 필름(110) 상에 형성된 전극 패턴(120)과, 상기 전극 패턴(120) 상에 형성되고 절연물질로 이루어진 제 2 보호층(130)과, 상기 전극 패턴(120)과 도통하는 전도성 패드(141)와, 상기 전도성 패드(141) 상에 형성된 반도체 소자(140)를 포함하는 것으로 이해하여야 한다(도 1 참조).
도 3에 도시된 도면에서 전도성 패드(141) 상에 반도체 소자(140)가 형성된 상태에서 포팅 챔버(20)를 통과하면서 회로 보호용 수지인 방열 도료가 박막 코팅/도포되어 언더필(151)이 형성되고, 상기 언더필(151)에 의하여 도체(예를 들어, 구리 또는 알루미늄 등의 도전물질)로 이루어진 전극 패턴(120)의 절연 및 반도체 소자(140)의 1차 보호가 이루어진다.
그리고, 회로 보호용 수지인 방열 도료가 코팅/도포된 상태에서, 도포 챔버(30)를 통과하면서 상기 반도체 소자(140), 언더필(151) 및 제 2 보호층(130) 상에 방열 도료가 도포됨으로써 어퍼필(152)이 형성된다. 실시예에서는, 방열 도료가 플렉서블 필름 상에 도포되는 것을 예로 들어 설명하고 있으나, 또 다른 실시예로서 방열 도료와 같은 방열물질을 플렉서블 필름 상에 증착시킴으로써, 언더필(151) 또는 어퍼필(152)과 같은 방열층을 형성하는 것도 가능하다.
다시 도 7을 참조하면, 상기 프리 챔버(10)로부터 제공되는 플렉서블 필름(110)은 회로 보호용 수지를 도포하는 포팅 챔버(20)로 이송된다. 상기 포팅 챔버(20)에서는 포팅기(21)에 의한 회로 보호용 수지가 반도체 소자의 4개 측면으로 도포된다. 참고로, 도 7의 포팅 챔버(20)와 도포 챔버(30) 내에 반도체 패키지가 1번 ~ 4번의 반도체 패키지들(21,22,23,24)로 되어 있으나, 이것은 도포 방법을 설명하기 위한 것으로서, 실제로는 플렉서블 필름(110) 상에 반도체 패키지들이 소정 간격을 두고 배치되어 있다.
상기 포팅 챔버(20) 내에는, 도 8에 도시된 바와 같이, 방열 도료를 반도체 소자 측면에 도포하는 포팅기(200)가 마련되며, 상기 포팅기(200)는 적어도 2축 방향으로의 이동이 가능하도록 마련된다. 예를 들어, 포팅기(200)가 x축과 y축 방향으로의 이동이 가능하게 구성될 수 있으며, 이 경우 장방형의 반도체 소자(140) 4개 측면에 방열 도료를 도포하는 것이 가능하다. 그리고, 도면에서의 z축 방향으로도 포팅기(200)가 이동가능한 경우에는, 반도체 소자(140)와 포팅기(200) 사이의 거리를 조절하는 것이 가능하므로, 반도체 소자(140)의 측면으로 떨어지는 방열 도료의 양을 조절하는 것 역시 가능하다.
한편, 상기 포팅 챔버(20) 내에서 적어도 하나 이상의 포팅기(200)에 의하여 반도체 소자(140)의 측면들에 대한 방열 도료의 박막 형성이 수행되고, 그 결과, 도 4에서의 언더필(151)이 형성된다. 상기 언더필(151)이 반도체 소자(140)의 측면과 전극 패턴(120) 사이의 공간에 채워질 수 있도록 상기 포팅기(200)의 위치 설계가 필요하다.
플렉서블 필름(110)이 상기 포팅 챔버(20) 내에서 회로 보호용 수지가 도포된 다음에는, 상기 반도체 소자(140) 상에 어퍼필을 형성을 위한 박막 형성공정을 수행하기 위하여 도포 챔버(30)로 플렉서블 필름(110)이 이송된다.
상기 도포 챔버(300) 내에서는 적어도 하나 이상의 분사 노즐을 통하여 방열 도료가 반도체 소자를 향하여 분사되며, 상기 분사 노즐의 개수는 상기 도포 챔버(30)의 크기 및 플렉서블 필름(110)에 형성된 반도체 소자들의 개수에 따라 다양하게 변경될 수 있다.
상기 도포 챔버(30)내에 마련되는 도포 장치(31)의 구성에 대해서, 도 9를 함께 참조하여 본다.
도 9를 참조하면, 도포 장치(31)는 방열 도료가 스프레이 방식으로 반도체 소자 측으로 분사되도록 하는 분사 노즐(311)을 적어도 하나 이상 포함하고, 상기 분사 노즐(311)에는 반도체 소자의 상부면을 촬영할 수 있는 CCD 카메라(312)가 마련될 수 있다. 작업자 또는 컴퓨터는 상기 카메라(312)를 통하여 관찰되는 방열 도료의 도포 상태를 확인하면서, 상기 분사 노즐(311)을 통하여 분사되는 방열 도료의 양 또는 속도를 제어할 수 있다.
그리고, 상기 분사 노즐(311)에는 방열 도료의 분사 방향이나 분사 각도를 결정하는 분사구(313)가 마련된다.
그리고, 상기 도포 장치(31)는 상기 분사 노즐(311)을 지지하는 노즐 지지 프레임(314)을 회전시키거나 이동시키기 위한 구동부(315)를 더 포함하고, 상기 구동부(315)는 상기 노즐 지지 프레임(314)을 y축 방향으로의 이동(도면에서 전진과 후진)과, z축 방향으로의 이동(도면에서 상승과 하강)을 가능하게 한다. 상기 구동부(315)의 동작에 따라 노즐 지지 프레임(314)과 분사 노즐(311)이 y축(또는 x축) 방향으로 이동하게 되면, 상기 분사구(313)를 통하여 분사되는 방열 도료가 반도체 소자(140), 언더필(151) 상에 균일하게 도포될 수 있다.
앞서 기재하였지만, 실시예에서는 방열 도료를 플렉서블 필름 상에 도포하는 경우를 예로 들어 설명하지만, 본 발명에서 제안하는 방열 도료와 같은 방열물질을 플렉서블 필름 상에 증착시킴으로써, 언더필과 같은 방열층을 형성하는 것도 가능하다.
상기와 같은 방법으로 방열 도료가 반도체 소자(140), 언더필(151) 및 제 2 보호층(130) 위에 박막 형성된 후의 플렉서블 필름(110)은 경화 챔버(40)로 이송되고, 상기 경화 챔버(40) 내에서 방열 도료의 경화가 수행된다.
상기 경화 챔버(40) 내에는 복수의 가이드 릴(41,42)이 배치되는 것에 의하여, 플렉서블 필름(110)이 상기 경화 챔버(40) 내에 머무르는 시간을 조절할 수 있다. 상기 경화 챔버(40) 내에서의 경화는, 열경화, UV 경화, 상온경화가 될 수 있으며, UV 광원 및 열경화용 오븐을 사용하여 경화를 수행할 수 있다.
상기 경화 챔버(40)내에 플렉서블 필름(110)의 이송 방향을 결정하는 가이드릴이 제 1 가이드 릴(41)과 제 2 가이드 릴(42)으로 도시되어 있으나, 가이드 릴의 배치와 개수는 충분히 변경될 수 있다.
상기 경화 챔버(40)에서 경화된 플렉서블 필름(110)은 회수 챔버(50)로 이송되고, 상기 회수 챔버(50) 내에 마련된 회수 릴(51)에 플렉서블 필름(110)이 권취된다. 상기 회수 챔버(50) 내에는 플렉서블 필름(110)이 상기 회수 릴(51)로 이송되도록 하는 적어도 하나 이상의 보조 릴(52)이 더 구비될 수 있다.
상기와 같은 과정을 거쳐 회수 릴(51)에 권취된 플렉서블 필름(110)은 도 5와 같은 구조를 갖게 된다.
앞서 설명한 바와 같이, 상기 경화 챔버의 위치를 변경함으로써, 반도체 소자와 제 2 보호층(130) 사이에 형성되는 언더필(151)을 형성한 다음, 경화 공정을 수행하고, 상기의 경화 공정이 수행된 이후에 어퍼필(152)을 형성하기 위한 박막 형성공정이 수행될 수 있다.
도 10은 본 실시예에에 따라 언더필(151)을 박막 형성한 다음 경화 공정 및 어퍼필(152) 형성을 위한 박막 형성공정이 수행되는 경우의 시스템 예시도이다.
도 7에서는 포팅 챔버에서 회로 보호용 수지가 도포된 다음 도포 챔버에서 방열 도료가 도포되고, 그 다음 경화 챔버에서의 경화 공정이 수행되는 것으로 실시예를 설명하였다. 그러나, 도 10의 경우는, 프리 챔버(10)로부터 제공되는 플렉서블 필름(110)이 포팅 챔버(20)를 거친 다음, 경화 챔버(40)로 이송되고, 그 뒤에 방열 도료를 도포하기 위한 도포 챔버(30)가 위치하고 있다.
또한, 다른 실시예로서, 상기 도포 챔버(30)를 구성시키지 않은 경우에, 반도체 소자의 측면에 언더필(151)만을 형성시키는 것도 가능하며, 반대로 상기 포팅 챔버(20)를 구성시키지 않는 경우에는 반도체 소자의 상부면에 어퍼필(152)만을 형성시키는 것도 가능하다. 이러한 다양한 실시예들이 가능한 것은, 본 실시예의 방열 도료가 회로 보호를 위한 역할 뿐만 아니라 반도체 소자에서 발생되는 열을 방열시키는 역할 역시 가능하기 때문이다.
본 실시예에 따라 다양하게 형성될 수 있는 반도체 패키지의 구성을 도면과 함께 설명하여 본다.
도 11은 다른 실시예에 따른 반도체 패키지의 구성을 보여주는 도면이다.
도 11을 참조하면, 플렉서블 필름인 베이스 필름(110) 상에 형성된 전극 패턴(120)과, 상기 전극 패턴(120) 상에 형성된 전도성 패드(141)와, 상기 전도성 패드(141)를 통하여 상기 전극 패턴(120)과 전기적으로 연결되는 반도체 소자(140)와, 상기 전도성 패드(141) 및 반도체 소자(140)를 밀폐시키고, 상기 전극 패턴(120) 상에 형성되는 보호층(150)을 포함한다.
특히, 상기 보호층(150)은 상기 전극 패턴(120)상에 직접 형성되면서, 상기 반도체 소자(140), 전도성 패드(141) 및 전극 패턴(120)을 밀폐시키기 위한 언더필(151)과, 상기 반도체 소자(140), 언더필(151) 및 전극 패턴(120)을 밀폐시키기 위한 어퍼필(152)을 포함한다.
즉, 상기 언더필(151)은 상기 전극 패턴(120)의 상부면 일부와, 상기 반도체 소자(140) 및 전도성 패드(141)의 측면에 형성되고, 상기 어퍼필(152)은 상기 반도체 소자(140), 상기 언더필(151) 및 전극 패턴(120) 상에 형성된다. 상기 언더필(151)이 상기 반도체 소자(140)의 측면 전체에 걸쳐 형성되지 않은 경우에는, 상기 어퍼필(152)이 상기 반도체 소자(140)의 측면에도 형성된다.
한편, 상기와 같이, 제 2 보호층(130)을 형성하지 않은 경우에는, 상기 언더필(151) 및 어퍼필(152)을 별개로 형성하지 않고 상기 언더필(151) 및 어퍼필(152)을 일체로서 한꺼번에 형성할 수도 있다. 이러한 실시예는 도 12에 도시되어 있다.
도 12는 또 다른 실시예에 따른 반도체 패키지의 구성을 보여주는 도면이다.
도 12를 참조하면, 상기 전극 패턴(120) 상에 반도체 소자(140)와 전도성 패드(141)를 형성한 다음에는, 노출된 상기 반도체 소자(140)의 전체 표면과, 상기 전극 패턴(120) 상에 방열 도료를 도포 또는 증착하는 박막 형성 공정을 수행함으로써, 단일의 보호층(150)을 형성하는 경우가 도시되어 있다.
이러한 실시예에서의 보호층(150)은 상기 반도체 소자(140)의 상부면과 측면, 상기 전도성 패드(141)의 측면과, 상기 전극 패턴(120) 상부면에 형성된다. 이 경우에도, 상기 보호층(150)은 상기 반도체 소자(140)로부터 발생되는 열을 방열시키는 것과 함께, 상기 반도체 소자(140), 전도성 패드(141) 및 전극 패턴(120)을 밀폐시키는 역할을 수행할 수 있다.
도 13은 또 다른 실시예에 따른 반도체 패키지의 구성을 보여주는 도면이다.
도 13을 참조하면, 다른 실시예의 씨오에프형 반도체 패키지는 플렉서블한 재질의 베이스 필름(110)의 제 1 면위에는 전극 패턴(120)과, 상기 전극 패턴(120) 상에 전도성 패드(141)을 개재하여 실장된 반도체 소자(140)와, 상기 전극 패턴(120) 상에 형성된 제 2 보호층(130)과, 상기 반도체 소자(140)와 전극 패턴(120) 사이의 공간에 충진된 언더필(151)을 포함한다.
특히, 상기 베이스 필름(110)의 제 2 면에는 상기 반도체 소자(140)로부터 발생되는 열을 방열시키기 위한 후면 방열층(153)이 도포 또는 박막 코팅된다.
상기 반도체 소자(140)에서 발생되는 열은 언더필(151)에 의하여 상측으로 발열되거나, 상기 전도성 패드(141)를 통하여 상기 전극 패턴(120)과 베이스 필름(110)으로 전달될 수 있으며, 열은 후면 방열층(153)을 통하여 외부로 용이하게 방열될 수 있다. 상기 후면 방열층(153)을 구성하는 물질은 앞서 설명한 바와 같은 방열 도료로 이루어지며, 도 7 또는 도 10의 시스템에서 상기 후면 방열층(153)을 형성하는 공정에서는 베이스 필름(110)의 상하면을 뒤집기 위한 릴 및 챔버의 구성이 추가될 수 있다.
전술한 바와 같은 본 발명의 실시예들에 의한 씨오에프형 반도체 패키지는 반도체 소자에서 발생되는 고열을 효과적으로 외부로 방열시킬 수 있으며, 이것은 초고해상도의 TV나 모니터 등에서 액정 패널 외의 외관을 형성하는 베젤이나 샤시들의 재질 변화를 가져올 수 있다. 예를 들면, 초고해상도의 TV의 경우, 보다 슬림화한 디자인을 구현하기 위하여 베젤과 샤시 부분을 축소시켜야 하는데, IC에서 발생되는 고열에 견디기 위하여 알루미늄 등의 소재가 사용되었으나, 본 실시예에 따라 효과적으로 IC의 발열을 줄일 수 있게 되면, TV의 베젤과 샤시를 플라스틱 소재로 형성하는 것도 가능하며, 이것은 제품의 경량화를 가능하게 하고, 기기의 폭을 줄일 수 있으며, 당연히 생산비용의 절감 효과를 가져올 수 있다.
본 발명은 씨오에프형 반도체 패키지의 제조에 적용가능하므로, 그 산업상 이용가능성이 있다.

Claims (20)

  1. 디스플레이 기기에 사용되는 드라이버 IC용 반도체 패키지로서,
    플렉서블 필름;
    상기 플렉서블 필름 상에 형성되는 전극 패턴;
    상기 전극 패턴과 전기적으로 연결되는 전도성 패드;
    상기 전도성 패드를 통하여 상기 전극 패턴과 전기적으로 연결되고, 상기 전극 패턴 상에 장착되는 반도체 소자; 및
    상기 전도성 패드 및 반도체 소자를 밀폐시키고, 상기 전극 패턴 상의 적어도 일부에 형성되는 제 1 보호층;을 포함하고,
    상기 제 1 보호층은 상기 반도체 소자로부터 발생되는 열을 방열시키기 위한 열전도성 물질을 포함하는 것을 특징으로 하는 씨오에프형 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 보호층은 상기 열전도성 물질과 함께 상기 전극 패턴, 전도성 패드 및 반도체 소자와 접착되게 하는 접착 물질을 더 포함하여 이루어진 것을 특징으로 하는 씨오에프형 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 전극 패턴 상에 상기 전도성 패드로부터 이격되어 형성된 제 2 보호층을 더 포함하고,
    상기 제 1 보호층은 상기 반도체 소자, 상기 전도성 패드 및 상기 제 2 보호층 사이의 공간을 밀폐시키는 것을 특징으로 하는 씨오에프형 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제 1 보호층은,
    상기 제 2 보호층 및 전도성 패드 사이의 공간에 형성되어 상기 전도성 패드를 밀폐시키는 언더필과,
    상기 반도체 소자, 상기 언더필 및 상기 제 2 보호층 상에 형성되어 상기 반도체 소자 및 상기 언더필을 밀폐시키는 어퍼필을 포함하는 것을 특징으로 하는 씨오에프형 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 언더필 및 상기 어퍼필은 상기 반도체 소자로부터 발생되는 열을 방열시키는 위한 열전도성 물질 및 물체와 접착되게 하는 접착 물질을 포함하는 방열 도료로 이루어진 것을 특징으로 하는 씨오에프형 반도체 패키지.
  6. 제 1 항, 제 2 항 및 제 5 항 중 어느 한 항에 있어서,
    상기 열전도성 물질은 산화알루미늄 또는 산화철을 포함하고,
    상기 접착 물질은 에폭시 수지와 이미다졸(Imidazole)이 포함된 레진 구성물 또는 에폭시 수지와 아민(Amine)이 포함된 레진 구성물을 포함하는 것을 특징으로 하는 씨오에프형 반도체 패키지.
  7. 제 1 항, 제 2 항 및 제 5 항 중 어느 한 항에 있어서,
    상기 열전도성 물질은 80~90 중량%를 함유하고, 상기 접착 물질은 1~10중량%를 함유하는 것을 특징으로 하는 씨오에프형 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 전도성 패드는 상기 반도체 소자의 하부에서 상기 반도체 소자와 일체로 형성되는 것을 특징으로 하는 씨오에프형 반도체 패키지.
  9. 플렉서블 필름으로 이루어진 베이스 필름;
    상기 베이스 필름 상에 형성되는 전극 패턴;
    상기 전극 패턴과 전기적으로 연결되고, 씨오에프(COF)에 탑재되는 반도체 소자;
    상기 전극 패턴 상에 형성되고, 절연물질로 이루어진 보호층;
    상기 반도체 소자와 보호층 사이의 공간에 충진되는 언더필; 및
    상기 반도체 소자, 언더필 및 보호층 상에 형성되고, 상기 반도체 소자로부터 발생되는 열을 방열시키기 위한 방열층;을 포함하고,
    상기 방열층은 방열도료를 도포 또는 증착시키는 것에 의하여 형성되고, 상기 반도체 소자, 언더필 및 보호층에 밀착하도록 형성되는 것을 특징으로 씨오에프형 반도체 패키지.
  10. 플렉서블 필름으로 이루어진 베이스 필름;
    상기 베이스 필름의 제 1 면 위에 형성되는 전극 패턴;
    상기 전극 패턴과 전기적으로 연결되고, 씨오에프(COF)에 탑재되는 반도체 소자;
    상기 전극 패턴 상에 형성되고, 절연물질로 이루어진 보호층;
    상기 반도체 소자와 보호층 사이의 공간에 충진되는 언더필; 및
    상기 베이스 필름의 제 2 면 위에 형성되고, 상기 반도체 소자로부터 발생되는 열의 방열을 수행하는 방열층;을 포함하는 씨오에프형 반도체 패키지.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 언더필과 방열층은 동일한 물질로 이루어지는 씨오에프형 반도체 패키지.
  12. 제 9 항 또는 제 10 항에 있어서,
    상기 방열층은 열전도성 물질과 접착 물질을 포함하며,
    상기 열전도성 물질은 산화알루미늄 또는 산화철을 포함하고,
    상기 접착 물질은 에폭시 수지와 이미다졸이 포함된 레진 구성물 또는 에폭시 수지와 아민이 포함된 레진 구성물을 포함하는 것을 특징으로 하는 씨오에프형 반도체 패키지.
  13. 제 9 항 또는 제 10 항에 있어서,
    상기 언더필은 상기 반도체 소자와 보호층 사이의 영역에 위치하는 전극 패턴 상부면에 충진되는 씨오에프형 반도체 패키지.
  14. 씨오에프에 탑재되는 반도체 소자를 포함하는 반도체 패키지를 제조하는 방법으로서,
    플렉서블 필름 상에 기설정된 간격만큼 이격되도록 전극 패턴을 형성하는 단계;
    상기 전극 패턴과 전기적으로 연결되는 상기 반도체 소자를 상기 전극 패턴 상에 장착하는 단계;
    상기 전극 패턴 및 반도체 소자와 전기적으로 연결되는 전도성 패드를 상기 반도체 소자에 형성하는 단계; 및
    상기 전도성 패드 및 상기 반도체 소자를 밀폐시키는 제 1 보호층을 상기 전극 패턴 상에 형성하는 단계;를 포함하고,
    상기 제 1 보호층은 상기 반도체 소자로부터 발생되는 열을 방열시키기 위한 열전도성 물질을 포함하는 것을 특징으로 하는 씨오에프형 반도체 패키지의 제조 방법.
  15. 제 14 항에 있어서,
    상기 제 1 보호층은 상기 반도체 소자의 주변부로 상기 열전도성 물질을 도포 또는 증착시키는 박막 형성 공정에 의하여 형성되는 것을 특징으로 하는 씨오에프형 반도체 패키지의 제조 방법.
  16. 제 14 항에 있어서,
    상기 전극 패턴 상에 형성되고, 상기 전도성 패드로부터 이격되는 제 2 보호층을 형성하는 것을 더 포함하고,
    상기 제 1 보호층은 상기 제 2 보호층의 적어도 일부 상에 형성되는 것을 특징으로 하는 씨오에프형 반도체 패키지의 제조 방법.
  17. 제 14 항에 있어서,
    상기 제 1 보호층은 상기 열전도성 물질과 함께 상기 전극 패턴, 전도성 패드 및 반도체 소자와 접착되게 하는 접착 물질을 더 포함하여 이루어진 방열 도료인 것을 특징으로 하는 씨오에프형 반도체 패키지의 제조 방법.
  18. 제 17 항에 있어서,
    상기 열전도성 물질은 산화알루미늄 또는 산화철을 포함하고,
    상기 접착 물질은 에폭시 수지와 이미다졸이 포함된 레진 구성물 또는 에폭시 수지와 아민이 포함된 레진 구성물을 포함하는 것을 특징으로 하는 씨오에프형 반도체 패키지의 제조 방법.
  19. 제 18 항에 있어서,
    상기 열전도성 물질은 80~90중량%가 함유되고, 상기 접착 물질은 1~10중량%가 함유되는 것을 특징으로 하는 씨오에프형 반도체 패키지의 제조 방법.
  20. 씨오에프에 탑재되는 반도체 소자를 포함하는 반도체 패키지를 제조하는 방법으로서,
    플렉서블 필름으로 이루어진 베이스 필름 상에 상기 반도체 소자가 형성된 상태로 릴에 권취된 상태에서, 상기 릴의 동작에 의하여 상기 반도체 소자의 이송이 개시되는 단계;
    상기 반도체 소자가 방열 도료가 채워진 포팅기가 마련된 포팅 챔버로 이송되고, 상기 포팅기에 의하여 상기 반도체 소자의 측면 영역에 대한 상기 방열 도료의 도포가 수행되는 단계;
    상기 방열 도료가 도포된 반도체 소자가 분사 노즐이 마련된 도포 챔버로 이송되고, 상기 분사 노즐로부터 방열 도료가 분사됨으로써, 상기 반도체 소자의 상부면 전체 영역에 방열 도료가 도포되는 단계;
    상기 방열 도료가 도포된 반도체 소자가 열경화를 수행하는 경화 챔버로 이송되고, 상기 경화 챔버 내에서 기설정된 시간동안 경화가 수행되는 단계; 및
    상기의 경화가 수행된 반도체 소자가 회수 릴이 마련된 회수 챔버로 이송되고, 상기 반도체 소자가 형성된 플렉서블 필름이 상기 회수 릴에 권취되는 단계;를 포함하는 씨오에프형 반도체 패키지의 제조 방법.
PCT/KR2014/001239 2013-11-21 2014-02-14 씨오에프형 반도체 패키지 및 그 제조 방법 WO2015076457A1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201480002926.2A CN104823276A (zh) 2013-11-21 2014-02-14 覆晶薄膜型半导体封装及其制造方法
US14/370,391 US9406583B2 (en) 2013-11-21 2014-02-14 COF type semiconductor package and method of manufacturing the same

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020130142046A KR101537451B1 (ko) 2013-11-21 2013-11-21 씨오에프형 반도체 패키지 및 그 제조 방법
KR10-2013-0142046 2013-11-21
KR1020130147066A KR20150062429A (ko) 2013-11-29 2013-11-29 씨오에프형 반도체 패키지 및 그 제조 방법
KR10-2013-0147066 2013-11-29

Publications (1)

Publication Number Publication Date
WO2015076457A1 true WO2015076457A1 (ko) 2015-05-28

Family

ID=53179708

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2014/001239 WO2015076457A1 (ko) 2013-11-21 2014-02-14 씨오에프형 반도체 패키지 및 그 제조 방법

Country Status (3)

Country Link
CN (1) CN104823276A (ko)
TW (1) TWI541955B (ko)
WO (1) WO2015076457A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114141730A (zh) * 2021-11-15 2022-03-04 绵阳惠科光电科技有限公司 覆晶薄膜、显示装置及覆晶薄膜制作方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102460328B1 (ko) * 2015-08-17 2022-10-28 세키스이가가쿠 고교가부시키가이샤 반도체 장치 및 반도체 소자 보호용 재료
KR101915947B1 (ko) * 2016-07-20 2019-01-30 스템코 주식회사 연성 회로 기판 및 그 제조 방법
US10431477B2 (en) * 2016-11-29 2019-10-01 Pep Innovation Pte Ltd. Method of packaging chip and chip package structure
CN109496055B (zh) 2017-09-13 2023-03-07 中兴通讯股份有限公司 一种电路结构件的装配方法、设备及电路结构件
CN109962173A (zh) * 2017-12-25 2019-07-02 昆山维信诺科技有限公司 一种柔性显示面板及其制造方法
CN113327899A (zh) * 2021-04-22 2021-08-31 成都芯源系统有限公司 倒装芯片封装单元及封装方法
CN115863269B (zh) * 2022-10-27 2024-02-13 遵义筑芯威半导体技术有限公司 一种高散热封装结构及其封装工艺

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004119650A (ja) * 2002-09-26 2004-04-15 Nec Kansai Ltd 半導体装置
US20070215991A1 (en) * 2006-03-14 2007-09-20 Chyh-Yih Chang Tape
KR20100135161A (ko) * 2009-06-16 2010-12-24 주식회사 동부하이텍 방열 반도체소자 패키지, 그 제조방법 및 방열 반도체소자 패키지를 포함하는 디스플레이장치
KR20110068867A (ko) * 2009-12-15 2011-06-22 신에쓰 가가꾸 고교 가부시끼가이샤 광반도체 소자 밀봉용 수지 조성물 및 당해 조성물로 밀봉된 광반도체 장치
KR20120040414A (ko) * 2010-10-19 2012-04-27 엘지이노텍 주식회사 칩 온 필름 패키지 및 그 제조방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005311321A (ja) * 2004-03-22 2005-11-04 Sharp Corp 半導体装置およびその製造方法、並びに、該半導体装置を備えた液晶モジュールおよび半導体モジュール
JP5096782B2 (ja) * 2007-04-19 2012-12-12 ルネサスエレクトロニクス株式会社 半導体装置
US8508056B2 (en) * 2009-06-16 2013-08-13 Dongbu Hitek Co., Ltd. Heat releasing semiconductor package, method for manufacturing the same, and display apparatus including the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004119650A (ja) * 2002-09-26 2004-04-15 Nec Kansai Ltd 半導体装置
US20070215991A1 (en) * 2006-03-14 2007-09-20 Chyh-Yih Chang Tape
KR20100135161A (ko) * 2009-06-16 2010-12-24 주식회사 동부하이텍 방열 반도체소자 패키지, 그 제조방법 및 방열 반도체소자 패키지를 포함하는 디스플레이장치
KR20110068867A (ko) * 2009-12-15 2011-06-22 신에쓰 가가꾸 고교 가부시끼가이샤 광반도체 소자 밀봉용 수지 조성물 및 당해 조성물로 밀봉된 광반도체 장치
KR20120040414A (ko) * 2010-10-19 2012-04-27 엘지이노텍 주식회사 칩 온 필름 패키지 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114141730A (zh) * 2021-11-15 2022-03-04 绵阳惠科光电科技有限公司 覆晶薄膜、显示装置及覆晶薄膜制作方法

Also Published As

Publication number Publication date
TW201521165A (zh) 2015-06-01
TWI541955B (zh) 2016-07-11
CN104823276A (zh) 2015-08-05

Similar Documents

Publication Publication Date Title
WO2015076457A1 (ko) 씨오에프형 반도체 패키지 및 그 제조 방법
US8508056B2 (en) Heat releasing semiconductor package, method for manufacturing the same, and display apparatus including the same
KR101214292B1 (ko) 방열 반도체소자 패키지, 그 제조방법 및 방열 반도체소자 패키지를 포함하는 디스플레이장치
WO2016111512A1 (en) Semiconductor package and method of manufacturing the same
WO2017213368A1 (en) Display module and method for coating the same
WO2021230502A1 (en) Display module and method of manufacturing the same
WO2015163527A1 (ko) 반도체 소자들을 패키징하는 방법 및 이를 수행하기 위한 장치
KR20190025794A (ko) 유연성 있는 반도체 패키지 및 이의 제조 방법
WO2017176020A1 (ko) 반도체 패키지 및 그 제조방법
WO2020101277A1 (en) Display module, display apparatus including the same and method of manufacturing display module
KR101566593B1 (ko) 반도체 패키지
US9406583B2 (en) COF type semiconductor package and method of manufacturing the same
WO2019039848A1 (ko) 시인성 및 작업성이 개선된 그라파이트 라미네이트 칩온필름형 반도체 패키지
WO2015170792A1 (ko) 반도체 소자들을 패키징하는 방법 및 이를 수행하기 위한 장치
EP3243217A1 (en) Semiconductor package and method of manufacturing the same
WO2015125999A1 (ko) 씨오에프형 반도체 패키지 및 그 제조 방법
WO2018016829A1 (ko) 연성 회로 기판 및 그 제조 방법
WO2021145549A1 (ko) 표시모듈 및 이의 제조 방법
WO2015170800A1 (ko) 반도체 소자들을 패키징하는 방법 및 이를 수행하기 위한 장치
KR101537451B1 (ko) 씨오에프형 반도체 패키지 및 그 제조 방법
KR20100029629A (ko) 방열용 접착층을 구비하는 테이프 패키지 및 이를 구비하는디스플레이 장치
WO2015125998A1 (ko) 반도체 패키지 및 그 제조 방법
KR20150059139A (ko) 씨오에프형 반도체 패키지 및 그 제조 방법
KR20150062429A (ko) 씨오에프형 반도체 패키지 및 그 제조 방법
WO2023008726A1 (ko) 발광 소자 패키지의 제조 방법, 디스플레이 장치 및 디스플레이 장치의 제조 방법

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 14370391

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14864064

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

32PN Ep: public notification in the ep bulletin as address of the adressee cannot be established

Free format text: NOTING OF LOSS OF RIGHTS PURSUANT TO RULE 112(1) EPC (EPO FORM 1205A DATED 14/09/2016)

122 Ep: pct application non-entry in european phase

Ref document number: 14864064

Country of ref document: EP

Kind code of ref document: A1