WO2015125999A1 - 씨오에프형 반도체 패키지 및 그 제조 방법 - Google Patents

씨오에프형 반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
WO2015125999A1
WO2015125999A1 PCT/KR2014/002814 KR2014002814W WO2015125999A1 WO 2015125999 A1 WO2015125999 A1 WO 2015125999A1 KR 2014002814 W KR2014002814 W KR 2014002814W WO 2015125999 A1 WO2015125999 A1 WO 2015125999A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor device
electrode patterns
thin film
film forming
protective layer
Prior art date
Application number
PCT/KR2014/002814
Other languages
English (en)
French (fr)
Inventor
김준일
김성진
김학모
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Publication of WO2015125999A1 publication Critical patent/WO2015125999A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Definitions

  • the present invention relates to a COF type semiconductor package, and to a structure capable of effectively dissipating heat generated in a semiconductor package while effectively protecting a CFO type semiconductor package manufactured on a flexible PCB from an external impact. will be.
  • a general liquid crystal display device is a device for displaying an image by adjusting the light transmittance of the liquid crystal using an electric field.
  • the liquid crystal display includes a liquid crystal panel in which liquid crystal cells are arranged in a matrix, and a driving circuit for driving the liquid crystal panel.
  • the liquid crystal display device can be miniaturized compared to the CRT and is widely used as a display device such as a portable television or a laptop personal computer.
  • a data driver and a gate driver are required to drive the liquid crystal panel of the liquid crystal display, and the data driver and the gate driver are integrated into a plurality of integrated circuits (ICs).
  • ICs integrated circuits
  • Each of the integrated data driver IC and the gate driver IC is connected to a liquid crystal panel using a tape carrier package (TCP) or a chip on film (COF) technology, or is mounted on a liquid crystal panel in a chip on glass (COG) method. It is mounted.
  • the problem of heat dissipation of integrated circuits necessary for display devices is more serious.
  • the heat generation problem of the integrated circuit not only affects the stability of the circuit but may also threaten the heat resistance temperature of the flexible base film.
  • the frame forming the exterior of the TV must also consider the heat resistance.
  • the heat generated from the integrated circuit can be sufficiently dissipated, it will be easier to solve the problem of the design, material, etc. of the various display devices in which the integrated circuit is used.
  • the present invention proposes a solution to the current technical problem as described above.
  • a COF (Chip On Film) semiconductor having a structure in which a semiconductor device is mounted on a flexible film as a semiconductor device used for a liquid crystal panel or a printed circuit board, The heat dissipation structure of the device package is proposed.
  • the heat generated in the semiconductor element by the heat-dissipating paint can be effectively radiated, and the semi-element is easily protected from the outside I would like to propose a structure that can.
  • the TFT type semiconductor package of the present embodiment includes: electrode patterns formed on a flexible base film; Conductive pads electrically connected to the electrode patterns; A semiconductor device electrically connected to the electrode patterns through the conductive pads and mounted on the electrode patterns; And a first protective layer for sealing the semiconductor element and the conductive pads and dissipating heat generated from the semiconductor element, wherein the first protective layer comprises: an underfill positioned under the semiconductor element; And a side fill formed on a side surface of the semiconductor device and the electrode pattern, and an upper fill formed to cover an upper surface of the semiconductor device.
  • the manufacturing method of the CFO semiconductor package of the present embodiment forming the electrode patterns on a flexible base film spaced by a predetermined interval; Performing a first thin film forming process of applying a heat dissipating paint on the base film; Mounting conductive pads and the semiconductor device electrically connected to the electrode patterns; And sealing the conductive pads and the semiconductor device, and performing a second thin film forming process for forming a protective layer for dissipating heat generated from the semiconductor device.
  • the SOF type semiconductor package can effectively dissipate high heat generated in a semiconductor device to the outside, which may cause material changes of bezels or chassis forming the exterior of the liquid crystal panel in a TV or monitor of ultra high resolution.
  • the bezel and the chassis portion should be reduced in order to realize a slimmer design, but a material such as aluminum has been used to withstand the high heat generated from the IC. Because of the effective heat dissipation from the device, it is also possible to form the bezel and chassis of the TV with plastic material, which can reduce the product weight and reduce the production cost.
  • 1 to 4 are diagrams for explaining the manufacturing method of the CMOS semiconductor package of this embodiment.
  • FIG 5 is an enlarged view of the heat dissipation paint of the present embodiment.
  • FIG. 6 is a view for explaining an example of a device for applying the heat-dissipating paint of the present embodiment.
  • FIG. 7 is a diagram illustrating a configuration of a semiconductor package according to another embodiment.
  • FIG. 8 is a diagram illustrating a configuration of a semiconductor package according to another embodiment.
  • 1 to 4 are diagrams for explaining the manufacturing method of the CMOS semiconductor package of this embodiment.
  • the CMOS type semiconductor package according to an embodiment of the present invention may be connected to an edge of a display panel such as LCD, PDP, OLED, etc. and may be used as a driver driver IC of the display panel.
  • the semiconductor package 100 of the embodiment may include a base film 110 of a flexible material, electrode patterns 120 formed on the base film 110, and the electrode patterns 120. ) And the conductive pads 141 electrically connected to each other, the semiconductor device 140 positioned on the conductive pads 141, and the conductive pads 141 formed on the electrode patterns 120. And a second protective layer 130 formed at a predetermined interval, and a first protective layer 150 made of a heat dissipating paint for dissipating heat generated from the semiconductor device 140.
  • the conductive pads 141 may be solder bumps or gold bumps mounted on the semiconductor device 140.
  • the first protective layer 150 of the present embodiment may be divided into an underfill 151a, sidefills 151b and 152 and an upperfill 153 according to the formation position, and the underfill 151a may be the semiconductor.
  • the side fill (151b, 152) is located on the side of the semiconductor device
  • the upper pill 153 is located on the upper surface and peripheral portions of the semiconductor device. Therefore, the upper and lower sides and the side surfaces of the semiconductor device 140 are surrounded by the first protective layer 150, and are generated by the operation of the device as well as fixing the position of the semiconductor device 140 by the first protective layer 150. Heat to be dissipated can be effectively radiated by the first protective layer 150. This heat dissipation function will be described below in detail with the accompanying drawings.
  • the first passivation layer 150 includes a portion of an upper surface of the base film 110, a portion of an upper surface of the electrode patterns 120, a portion of an upper surface of the second passivation layer 130, and the semiconductor device 140.
  • the first protective layer 150 may be formed by a thin film forming method such as coating or deposition.
  • the heat dissipation paint constituting the first protective layer 150 formed on the periphery, that is, the upper and lower surfaces and the side surfaces of the semiconductor device 140 may be formed of a material for improving adhesion to other components adjacent to the heat dissipation material. Included. As a result, the underfill 151a, the sidefills 151b and 152, and the upperfill 153 constituting the first protective layer not only effectively dissipate heat generated in the semiconductor device 140, but also contact with each other. It also plays a role to firmly fix the position of other components.
  • the semiconductor device 140 is disposed between the base film 110 and the lower surface of the semiconductor device 140, as well as heat dissipation through the lower surface of the semiconductor device 140. To be in close contact with the base film 110.
  • the sidefills 151b and 152 are positioned on the electrode patterns 120 to fix the positions of the conductive pads 141 and the second protective layer 130.
  • the conductive pads 141 supporting the semiconductor device 140 serve to firmly support the positions of the conductive pads 141 so as not to be damaged by external heat, humidity, or impact.
  • the semiconductor device 140 In the case of the upper fill 153, the semiconductor device 140, the side fills 151b and 152, and the second protective layer 130 are coated or deposited to fix the positions of the components.
  • the semiconductor device 140 is protected from an external shock. Therefore, the first protective layer 150 is applied not only to the top surface of the semiconductor device 140 but also to side and bottom surfaces, thereby more firmly fixing the position of other components adjacent to the semiconductor device 140. It can carry out, and also the shock relief can be aimed at by the elasticity which a heat dissipation paint has.
  • the sidefills 151b and 152 include a first sidepill 151b and a second sidefill 152 formed by different thin film forming processes.
  • the first side fill 151b is formed by the same thin film forming process as that of the underfill 151a disposed below the semiconductor device 140, and the formation position thereof is a side surface of the semiconductor device 140.
  • the second side fill 152 is formed on the first side fill 151b by another thin film forming process, and the second side fill 152 has a shape surrounding the first side fill 151b. Is done.
  • the thin film forming process for forming the second side fill 152 and the thin film forming process for forming the upper fill 153 may be performed in separate processes, in this case, the second side.
  • a curing process may be performed for curing the heat-dissipating paint, or a curing process may be performed after the thin film forming process for forming the upper fill 153.
  • the second side fill 152 and the upper fill 153 may be formed without using the same thin film forming process, respectively.
  • a second passivation layer 130 is formed on the electrode pattern 120, and the sidefills 151b and 152 are formed on the electrode pattern 120 with the conductive pad 141 and the second passivation layer 130. It is shown to be formed in the space between). However, in some embodiments, the second protective layer 130 may not be formed. In this case, the sidefills 151b and 152 are formed on the electrode patterns 120 and on the side surfaces of the conductive pads 141.
  • the heat dissipating paint constituting the first protective layer 150 that is, the underfill 151a, the sidefills 151b and 152, and the upperfill 153 will be described in detail.
  • the heat dissipating paint 10 of the embodiment includes a heat dissipating material 11 made of fine particles and an adhesive material 12 containing the heat dissipating material 11 and improving the adhesiveness of the heat dissipating paint. do.
  • the heat radiation layer formed on the semiconductor package may be implemented in black.
  • the heat dissipating material 11, which is the first material constituting the heat dissipating paint 10, is a heat conductive material containing metal oxides such as aluminum oxide and iron oxide, or a thermoelectric material containing ceramic oxide metal such as silicon nitride and zirconia. It may be a conductive material.
  • the adhesive material 12 may be made of a resin composition containing an epoxy resin and imidazole, or may be made of a resin composition including an epoxy resin and an amine.
  • the thermal conductive material such as aluminum oxide may be contained in the range of 80 to 90% by weight, and the resin component may be included in the range of 1 to 10% by weight, and other dyeing materials or hardening agents may be further added. .
  • the ratio of the aluminum oxide is less than the proposed range, the heat dissipation effect is lowered, and when included in excess of the proposed range, the adhesion on the semiconductor device may be weakened.
  • the particles of the thermally conductive material such as aluminum oxide are connected to each other, a heat dissipation route is formed as shown in the drawing, and heat generated in the semiconductor device can be easily dissipated to the outside along the heat dissipation route.
  • the semiconductor device protected by the protective layer made of the above-mentioned heat-dissipating paint even when used as a driver IC of the liquid crystal panel, the high temperature generated in the high-definition TV and monitor, the underfill (151a), sidefill (151b, 152) and upper
  • the peel 153 can effectively radiate heat.
  • electrode patterns 120 are formed on a base film 110 that is a flexible film, and the electrode patterns 120 are formed to be spaced apart by a predetermined interval in consideration of the size of the semiconductor device 140. .
  • a heat dissipation paint 151 for forming an underfill and a first side pill constituting the first protective layer is coated on the base film 110, and the heat dissipation paint 151 is disposed between the electrode patterns 120.
  • the heat dissipation paint 151 may be coated or deposited to have a thickness in contact with a lower surface of the semiconductor device 140 to be mounted later.
  • the heat dissipation paint, that is, the underfill is formed to be in contact with the lower surface of the semiconductor device 140, it is possible to increase the heat dissipation effect through the lower portion of the semiconductor device 140.
  • the thin film forming process of applying or depositing the underfill constituting the first protective layer and the heat dissipating paint for forming the first side pill may be performed by the coating apparatus 200 illustrated in FIG. 6.
  • the thin film forming process for forming the second side fill and the upper fill may also be performed by the coating apparatus 200.
  • the coating device 200 is capable of a plane movement in the x-axis and y-axis direction together with the vertical movement in the z-axis direction.
  • a device for providing a heat dissipation paint to the coating device 200 may be further provided, and a heat dissipation material constituting the heat dissipation paint and a tank in which each of the adhesive materials are stored may be further provided.
  • the coating device 200 moves along a portion of the upper surface of the base film 110 that is exposed at the upper surface of the base film 110 and the electrode patterns 120, and adheres to the heat dissipating material through an outlet of the coating device 200.
  • the heat dissipation paint mixed with the material is discharged.
  • the conductive pads 141 are formed on the electrode patterns 120.
  • the process of mounting the semiconductor device 140 is performed.
  • conductive pads 141 made of metal for electrically connecting the electrode patterns 120 are formed through a portion of the heat dissipation paint 151, and the conductive pads 141 are formed.
  • the semiconductor element 140 is mounted on the substrate.
  • the conductive pads 141 may be formed first under the semiconductor device 140. have.
  • the semiconductor device 140 on which the conductive pads 141 are formed is disposed on the electrode patterns 120, so that the conductive pads 141 and the semiconductor are electrically connected to the electrode patterns 120.
  • the device 140 may be formed.
  • the conductive pads 141 formed under the semiconductor device 140 on the electrode patterns 120 an additional process may be required according to the state of the first side fill 151b.
  • the conductive pads 141 may be formed using the electrode patterns.
  • a process of removing a portion of the heat dissipation paint 151 may be performed to electrically connect with the 120.
  • the heat dissipating paint 151 for forming the first side fill 151b and the underfill 151a is applied, and then the curing process is not performed, predetermined viscosity of the heat dissipating paint 151 is obtained.
  • the electrical connection between the conductive pads 141 and the electrode patterns 120 is made. Can be.
  • the first and second electrodes may be disposed on the electrode patterns 120 at predetermined intervals.
  • 2 protective layer 130 is formed.
  • the second passivation layer 130 is made of an insulating material. If necessary, the second passivation layer 130 may not be formed on the electrode patterns 120.
  • a second thin film forming process of applying or depositing a heat dissipating paint on the periphery of the semiconductor device 140 is performed.
  • the heat dissipating paint applied by the second thin film forming process is formed all around the periphery of the semiconductor element 140, and the second side is located on the first side fill 151b by the second thin film forming process. Pill 152 is formed. A portion of the second side fill 152 may be located on the second protective layer 130.
  • the second thin film forming process for forming the second side pill 152 located on the first side pill 151b may be applied by the coating apparatus shown in FIG. 6, as described above.
  • the coating device 200 moves along four side portions of the semiconductor device 140.
  • a third thin film forming process for forming an upper fill covering the upper surface of the semiconductor device 140 is performed.
  • an upper fill 153 covering not only the second side fill 152 but also a part of the upper surface of the second protective layer 130 is formed.
  • a curing process may be performed, or after the second side fill 152 is formed, a first curing process may be performed, the upper fill 153 may be formed, and then a second curing process may be performed. You can also proceed.
  • FIG. 7 is a diagram illustrating a configuration of a semiconductor package according to another embodiment.
  • electrode patterns 120 formed on the base film 110 which is a flexible film, conductive pads 141 formed on the electrode patterns 120, and the conductive pads 141.
  • the semiconductor device 140 electrically connected to the electrode patterns 120, the conductive pads 141, and the semiconductor device 140 are sealed to each other, and radiate heat from the top and bottom surfaces of the semiconductor device 140. It includes a protective layer 150 to be made.
  • the protective layer 150 includes an underfill 151a disposed on a lower surface of the semiconductor device 140, sidefills 151b and 152 formed on a side surface of the semiconductor device 140, and the semiconductor device.
  • the upper fill 153 is formed to cover the upper surface of the 140.
  • the side fills 151b and 152 may include a first side fill 151b and a second side fill 152 formed on the first side fill 151b according to the formation position thereof.
  • the first side fill 151b is formed by the same thin film forming process as the underfill 151a.
  • the second side pill 152 and the upper pill are not formed separately from the second side pill 152 and the upper pill. 153 may be formed in one piece at a time. This embodiment is shown in FIG. 8.
  • FIG. 8 is a diagram illustrating a configuration of a semiconductor package according to another embodiment.
  • electrode patterns 120 formed on the base film 110 at predetermined intervals, conductive pads 141 electrically connected to the electrode patterns 120, and the conductive pads.
  • the semiconductor device 140 mounted on the field 141, an underfill 151 formed under the semiconductor device 140 to help heat dissipation of the semiconductor device 140, and an upper portion of the semiconductor device 140. And upper and side surfaces, and upper fills 154 formed on the electrode patterns 120.
  • the upper fill 154 and the underfill 151 not only fix the position of the semiconductor element 140 and adjacent components, but also dissipate heat generated in the semiconductor element 140.
  • the underfill 151 is manufactured by a thin film forming process of forming a heat dissipating paint on the upper surface of the base film 110 exposed to the space between the electrode patterns 120.
  • the heat dissipation paint may not be formed on the electrode patterns 120 during the thin film forming process for forming the underfill 151.
  • a thin film forming process of coating or depositing a heat dissipating paint on the entire surface of the semiconductor device 140 and the electrode patterns 120 is performed. By performing, a single upper fill can be formed.
  • the CFC semiconductor package having such a structure can effectively dissipate high heat generated in the semiconductor device to the outside, which may cause material changes of bezels or chassis forming the exterior of the liquid crystal panel in an ultra high resolution TV or monitor.
  • the bezel and the chassis portion should be reduced to realize a slimmer design, but a material such as aluminum is used to withstand the high heat generated from the semiconductor device. According to them, effective heat dissipation from semiconductor devices is possible, so that the bezel and chassis of the TV can be formed of plastic material, which makes it possible to reduce the weight of the product, reduce the width of the device, and of course, reduce the production cost. Can be imported.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 실시예의 씨오에프형 반도체 패키지는, 플렉서블 필름을 베이스 필름으로 사용하고, 디스플레이 기기에 사용되는 드라이버 IC용 반도체 패키지로서, 상기 베이스 필름 상에 형성되는 전극 패턴들; 상기 전극 패턴들과 전기적으로 연결되는 전도성 패드들; 상기 전도성 패드들을 통하여 상기 전극 패턴들과 전기적으로 연결되고, 상기 전극 패턴들 상에 장착되는 반도체 소자; 및 상기 반도체 소자와 전도성 패드들을 밀폐시키고, 상기 반도체 소자로부터 발생되는 열을 방열시키기 위한 제 1 보호층;을 포함하고, 상기 제 1 보호층은, 상기 반도체 소자의 하부에 위치하는 언더필과, 상기 반도체 소자의 측면 및 상기 전극 패턴 상에 형성되는 사이드필과, 상기 반도체 소자의 상부면을 덮도록 형성되는 어퍼필을 포함한다.

Description

씨오에프형 반도체 패키지 및 그 제조 방법
본 발명은 씨오에프(COF)형 반도체 패키지에 대한 것으로서, 플렉서블 PCB 상에 제조되는 씨오에프형 반도체 패키지를 외부의 충격으로부터 효과적으로 보호하면서, 반도체 패키지에서 발생되는 열을 효과적으로 방열시킬 수 있는 구조에 대한 것이다.
일반적인 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절하여 화상을 표시하는 기기이다. 이러한 화상 표시를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열된 액정 패널과, 액정 패널을 구동시키기 위한 구동 회로를 포함한다. 이러한 액정표시장치는 브라운관에 비하여 소형화가 가능하여 휴대용 텔레비전이나 랩탑형 퍼스널 컴퓨터 등의 표시기기로 널리 활용되고 있다.
액정표시장치의 액정 패널을 구동시키기 위하여 데이터 드라이버와 게이트 드라이버가 요구되며, 이러한 데이터 드라이버와 게이트 드라이버는 다수개의 집적 회로(Integrated Circuit:IC)로 집적화된다. 집적화된 데이터 구동 IC와 게이트 구동 IC 각각은 테이프 캐리어 패키지(Tape Carrier Package : TCP) 또는 COF(Chip On Film) 기술을 이용하여 액정 패널에 접속되거나, COG(Chip On Glass) 방식으로 액정 패널 상에 실장된다.
특히, 고해상도를 구현하는 디스플레이 기기의 등장과, 원가 절감을 위한 고집적도의 IC가 요구되고 있는 현재의 상황에서는, 디스플레이 기기에 반드시 필요한 집적 회로의 방열 문제는 더욱더 심각하게 대두되고 있다. 상기 집적 회로의 발열 문제는 회로의 안정성에 영향을 미칠 뿐만 아니라 연성의 베이스 필름의 내열 온도를 위협할 수도 있다. 또한, 최근의 FHD나 UHD TV의 초고해상도 디스플레이 기기에서는 집적 회로의 발열 문제 때문에 TV의 외관을 형성하는 프레임 역시 내열성을 반드시 고려하여야만 하는 상황이 되었다.
집적 회로에서 발생되는 열을 충분히 방열시킬 수 있다면, 집적 회로가 사용되는 다양한 디스플레이 기기의 디자인이나 재질 등에 대한 문제를 보다 쉽게 해결할 수 있게 될 것이다.
본 발명은 상기와 같은 현재의 기술적 문제에 해결 방법을 제안하는 것으로서, 특히, 액정 패널이나 프린트 기판 등에 사용되는 반도체 소자로서, 플렉서블 필름 상에 반도체 소자가 탑재된 구조의 COF(Chip On Film) 반도체 소자 패키지의 방열 구조를 제안하고자 한다.
자세히, 플렉서블 필름 상에 형성된 반도체 소자의 하부와, 측면 및 상부에 방열 도료를 형성시킴으로써, 방열 도료에 의하여 반도체 소자에서 발생되는 열이 효과적으로 방열되도록 하고, 상기 반소체 소자를 외부로부터 용이하게 보호할 수 있는 구조를 제안하고자 한다.
본 실시예의 씨오에프형 반도체 패키지는, 유연성을 갖는 베이스 필름 상에 형성되는 전극 패턴들; 상기 전극 패턴들과 전기적으로 연결되는 전도성 패드들; 상기 전도성 패드들을 통하여 상기 전극 패턴들과 전기적으로 연결되고, 상기 전극 패턴들 상에 장착되는 반도체 소자; 및 상기 반도체 소자와 전도성 패드들을 밀폐시키고, 상기 반도체 소자로부터 발생되는 열을 방열시키기 위한 제 1 보호층;을 포함하고, 상기 제 1 보호층은, 상기 반도체 소자의 하부에 위치하는 언더필과, 상기 반도체 소자의 측면 및 상기 전극 패턴 상에 형성되는 사이드필과, 상기 반도체 소자의 상부면을 덮도록 형성되는 어퍼필을 포함한다.
또한, 본 실시예의 씨오에프형 반도체 패키지의 제조 방법은, 유연성을 갖는 베이스 필름 상에 기설정된 간격만큼 이격되도록 전극 패턴들을 형성하는 단계; 상기 베이스 필름 상에 방열 도료를 도포하는 제 1 박막 형성공정을 수행하는 단계; 상기 전극 패턴들과 전기적으로 연결되는 전도성 패드들 및 상기 반도체 소자를 장착하는 단계; 및 상기 전도성 패드들 및 상기 반도체 소자를 밀폐시키고, 상기 반도체 소자로부터 발생되는 열을 방열시키는 보호층 형성을 위한 제 2 박막 형성공정을 수행하는 단계;를 포함한다.
제안되는 바와 같은 씨오에프형 반도체 패키지는 반도체 소자에서 발생되는 고열을 효과적으로 외부로 방열시킬 수 있으며, 이것은 초고해상도의 TV나 모니터 등에서 액정 패널 외의 외관을 형성하는 베젤이나 샤시들의 재질 변화를 가져올 수 있다. 예를 들면, 초고해상도의 TV의 경우, 보다 슬림화한 디자인을 구현하기 위하여 베젤과 샤시 부분을 축소시켜야 하는데, IC에서 발생되는 고열에 견디기 위하여 알루미늄 등의 소재가 사용되었으나, 본 실시예에 따르면 반도체 소자로부터 효과적인 방열이 가능하므로, TV의 베젤과 샤시를 플라스틱 소재로 형성하는 것도 가능하며, 이것은 제품의 경량화, 생산비용의 절감 효과를 가져올 수 있다.
도 1 내지 도 4는 본 실시예의 씨오에프형 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
도 5는 본 실시예의 방열 도료를 확대하여 도시한 도면이다.
도 6은 본 실시예의 방열 도료를 도포하기 위한 기기의 예를 설명하기 위한 도면이다.
도 7은 다른 실시예에 따른 반도체 패키지의 구성을 보여주는 도면이다.
도 8은 또 다른 실시예에 따른 반도체 패키지의 구성을 보여주는 도면이다.
이하에서는, 본 실시예에 대하여 첨부되는 도면을 참조하여 상세하게 살펴보도록 한다. 다만, 본 실시예가 개시하는 사항으로부터 본 실시예가 갖는 발명의 사상의 범위가 정해질 수 있을 것이며, 본 실시예가 갖는 발명의 사상은 제안되는 실시예에 대하여 구성요소의 추가, 삭제, 변경 등의 실시변형을 포함한다고 할 것이다.
도 1 내지 도 4는 본 실시예의 씨오에프형 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
먼저, 도 4를 참조하여, 본 실시예의 씨오에프형 반도체 패키지의 구성을 설명하여 본다.
본 발명의 실시예에 따른 씨오에프형 반도체 패키지는 LCD, PDP, OLED 등과 같은 디스플레이 패널의 가장자리에 연결될 수 있으며 상기 디스플레이 패널의 드라이버 드라이버 IC로서 사용될 수 있다.
도 4를 참조하면, 실시예의 반도체 패키지(100)는, 플렉서블한 소재의 베이스 필름(110)과, 상기 베이스 필름(110) 상에 형성되는 전극 패턴들(120)과, 상기 전극 패턴들(120)과 전기적으로 연결되는 전도성 패드들(141)과, 상기 전도성 패드들(141) 상에 위치하는 반도체 소자(140)와, 상기 전극 패턴들(120) 상에 형성되면서 상기 전도성 패드들(141)와 소정 간격을 두고 형성되는 제 2 보호층(130)과, 상기 반도체 소자(140)로부터 발생되는 열을 방열시키기 위한 방열 도료로 이루어진 제 1 보호층(150)을 포함한다.
여기서, 상기 전도성 패드들(141)는 상기 반도체 소자(140)에 장착된 솔더 범프들(solder bumps) 또는 골드 범프들(gold bumps)일 수 있다.
특히, 본 실시예의 제 1 보호층(150)은 그 형성 위치에 따라 언더필(151a), 사이드필(151b,152) 및 어퍼필(153)로 구분될 수 있으며, 상기 언더필(151a)은 상기 반도체 소자(140)의 하부에 위치하고, 상기 사이드필(151b,152)은 상기 반도체 소자의 측면에 위치하고, 상기 어퍼필(153)은 상기 반도체 소자의 상부면 및 주변 부위들 상에 위치한다. 따라서, 상기 반도체 소자(140)의 상하측과 측면은 제 1 보호층(150)으로 둘러싸이고, 상기 제 1 보호층(150)에 의한 반도체 소자(140)의 위치 고정 뿐만 아니라 소자의 동작으로 발생하게 되는 열이 상기 제 1 보호층(150)에 의하여 효과적으로 방열될 수 있다. 이러한 방열 기능에 대해서는 첨부되는 도면과 함께 아래에서 자세히 설명하기로 한다.
상기 제 1 보호층(150)은 상기 베이스 필름(110) 상부면 일부와, 상기 전극 패턴들(120) 상부면 일부와, 상기 제 2 보호층(130) 상부면 일부 및 상기 반도체 소자(140) 상에 형성되며, 방열 도료에 의한 상기 제 1 보호층(150)의 형성은 도포 또는 증착 등의 박막 형성방법에 의하여 형성될 수 있다.
상기 반도체 소자(140)의 주변, 즉, 상하면과 측면에 형성되는 제 1 보호층(150)을 구성하는 방열 도료는, 방열을 위한 물질과 함께 인접한 다른 구성요소와의 접착력을 향상시키기 위한 물질이 포함되어 있다. 이로 인하여, 상기 제 1 보호층을 구성하는 상기 언더필(151a), 사이드필(151b,152) 및 어퍼필(153)은 상기 반도체 소자(140)에서 발생되는 열을 효과적으로 방열시키는 역할 뿐만 아니라, 접촉된 다른 구성요소들의 위치를 견고하게 고정시킬 수 있는 역할도 수행한다.
상기 언더필(151a)의 경우, 상기 베이스 필름(110)과 반도체 소자(140)의 하부면 사이에 위치하면서, 상기 반도체 소자(140)의 하부를 통한 방열 뿐만 아니라, 상기 반도체 소자(140)가 상기 베이스 필름(110)에 밀착되도록 한다.
상기 사이드필(151b,152)의 경우, 상기 전극 패턴들(120) 상에 위치하면서, 상기 전도성 패드들(141)과 제 2 보호층(130)의 위치를 고정시키는 역할을 하며, 특히, 상기 반도체 소자(140)를 지지하는 전도성 패드들(141)이 외부의 열이나 습도 또는 충격으로 인하여 손상되지 않도록 상기 전도성 패드들(141)의 위치를 견고히 지지하는 역할을 수행한다.
상기 어퍼필(153)의 경우, 상기 반도체 소자(140)와, 사이드필(151b,152) 및 제 2 보호층(130) 상에 도포 또는 증착되어, 이들 구성요소들의 위치를 고정시키는 것과 함께, 상기 반도체 소자(140)를 외부의 충격으로부터 보호한다. 따라서, 상기 제 1 보호층(150)이 상기 반도체 소자(140)의 상부면 뿐만 아니라, 측면 및 하부면에 도포되는 것에 의하여, 상기 반도체 소자(140)와 인접한 다른 구성요소들의 위치 고정을 보다 견고히 수행할 수 있으며, 방열 도료가 갖는 탄성에 의하여 충격 완화도 도모할 수 있다.
본 실시예에서는, 사이드필(151b,152)은 서로 다른 박막 형성공정에 의하여 형성된 제 1 사이드필(151b)과 제 2 사이드필(152)을 포함한다. 상기 제 1 사이드필(151b)은 상기 반도체 소자(140)의 하부에 위치하는 언더필(151a)과 동일한 박막 형성공정에 의하여 형성되며, 그 형성 위치는 상기 반도체 소자(140)의 측면이 된다.
그리고, 상기 제 1 사이드필(151b) 상에는 다른 박막 형성공정에 의하여 상기 제 2 사이드필(152)이 형성되고, 상기 제 2 사이드필(152)은 상기 제 1 사이드필(151b)을 감싸는 형상으로 이루어진다.
한편, 상기 제 2 사이드필(152)을 형성하기 위한 박막 형성공정과, 상기 어퍼필(153)을 형성하기 위한 박막 형성공정은 각각 별도의 공정으로 수행될 수 있으며, 이 경우, 상기 제 2 사이드필(152) 형성을 위한 박막 형성공정 후에 방열 도료의 경화를 위한 경화 공정을 진행하거나, 상기 어퍼필(153) 형성을 위한 박막 형성공정 후에 경화 공정이 진행될 수도 있다.
반면에, 상기 제 2 사이드필(152) 및 어퍼필(153)을 각각 형성하지 않고, 동일의 박막 형성 공정을 이용하여 함께 형성할 수도 있다.
도면에서는, 상기 전극 패턴(120) 상에 제 2 보호층(130)이 형성되고, 상기 사이드필(151b,152)은 상기 전극 패턴(120) 상에서 전도성 패드(141)와 제 2 보호층(130) 사이의 공간에 형성되는 것으로 도시되어 있다. 그러나, 실시예에 따라서는, 상기 제 2 보호층(130)을 형성하지 않는 것도 가능하다. 이 경우, 상기 사이드필(151b,152)은 상기 전극 패턴들(120) 상부와, 상기 전도성 패드들(141) 측면에 형성된다.
이하에서는, 상기 제 1 보호층(150), 즉, 언더필(151a), 사이드필(151b,152) 및 어퍼필(153)을 구성하는 방열 도료에 대해서 자세히 설명하여 본다.
도 5는 실시예의 방열 도료를 확대하여 도시한 도면이다.
도 5를 참조하면, 실시예의 방열 도료(10)는 미립 입자들로 이루어진 방열 물질(11)과, 상기 방열 물질(11)을 함유하면서 방열 도료의 접착성을 향상시키는 접착 물질(12)을 포함한다.
그리고, 방열 도료(10) 색을 결정하게 하는 염색 물질을 더 포함할 수 있다. 예를 들어, 상기 방열 물질(11)과 접착 물질(12) 이외에 흑연 등과 같은 염색 물질을 더 첨가하는 경우에는, 반도체 패키지에 형성된 방열층이 검은색으로 구현될 수 있다.
방열 도료(10)를 구성하는 제 1 물질인 상기 방열 물질(11)은, 산화알루미늄, 산화철 등의 금속산화물이 포함된 열전도성 물질이거나, 질화규소, 지르코니아 등의 세라믹 계열의 금속산화물이 포함된 열전도성 물질이 될 수 있다. 그리고, 제 2 물질인 접착 물질은(12)은 에폭시 수지와 이미다졸(Imidazole)이 포함된 레진 구성물로 이루어지거나 에폭시 수지와 아민(Amine)이 포함된 레진 구성물로 이루어질 수 있다.
여기서, 산화알루미늄 등의 열전도성 물질은 80~90중량% 범위로 함유되고, 상기 레진 구성물은 1~10중량%범위로 함유될 수 있으며, 그 외에는 염색 물질이나, 경화제 등을 더 첨가할 수 있다. 상기 산화알루미늄의 비율이 제안되는 범위 미만이 되는 경우에는 방열 효과가 떨어지게 되고, 제안되는 범위를 초과하여 포함되는 경우에는 반도체 소자 상에서의 접착력이 약화될 수 있다. 그리고, 상기 산화알루미늄 등의 열전도성 물질의 입자들이 서로 연결되는 경우에 도면과 같이 방열 루트가 형성되고, 반도체 소자에서 발생되는 열은 이러한 방열 루트를 따라 쉽게 외부로 방열될 수 있다.
상기와 같은 방열 도료로 이루어진 보호층으로 보호되는 반도체 소자는, 액정 패널의 드라이버 IC로 사용되더라도, 고해상도의 TV, 모니터에서 발생하는 고열을 상기 언더필(151a),사이드필(151b,152) 및 어퍼필(153)이 효과적으로 방열시킬 수 있다.
이하에서는, 실시예의 반도체 패키지를 제조하는 방법에 대해서 설명하여 본다.
도 1을 참조하면, 플렉서블 필름인 베이스 필름(110) 상에 전극 패턴들(120)을 형성하며, 상기 전극 패턴들(120)은 반도체 소자(140)의 크기를 고려하여 소정 간격 이격되도록 형성된다.
그리고, 제 1 보호층을 구성하는 언더필과 제 1 사이드필을 형성하기 위한 방열 도료(151)를 상기 베이스 필름(110) 상에 도포하며, 상기 방열 도료(151)는 상기 전극 패턴(120) 사이에서 노출되는 베이스 필름(110) 상부면과, 상기 전극 패턴들(120)의 상부면 일부에도 도포된다. 그리고, 상기 방열 도료(151)는 추후에 장착되는 반도체 소자(140)의 하부면과 접할 수 있는 두께로 도포 또는 증착될 수 있다. 상기 방열 도료, 즉, 언더필이 반도체 소자(140)의 하부면에 접하도록 형성되는 것에 의하여, 상기 반도체 소자(140)의 하부를 통한 방열 효과를 증대시킬 수 있다.
또한, 제 1 보호층을 구성하는 언더필과 제 1 사이드필 형성을 위한 방열 도료를 도포 또는 증착하는 박막 형성공정은, 도 6에 도시되어 있는 도포장치(200)에 의하여 수행될 수 있으며, 언더필과 제 1 사이드필 뿐만 아니라, 제 2 사이드필과 어퍼필을 형성하기 위한 박막 형성공정 역시 상기 도포장치(200)에 의하여 수행될 수 있다.
상기 도포장치(200)는 z축 방향으로의 상하 방향 이동과 함께, x축 및 y축 방향으로의 평면 이동이 가능하다. 도시되어 있지는 않지만, 상기 도포장치(200)로 방열 도료를 제공하는 장치가 더 마련될 수 있으며, 방열 도료를 구성하는 방열 물질과, 접착 물질 각각이 저장되는 탱크가 더 구비될 수 있다.
이러한 도포장치(200)를 이용한 제 1 박막 형성공정에서는, 제 1 보호층(150)을 구성하는 언더필(151a)과 제 1 사이드필(151b)을 형성하기 위하여, 상기 전극 패턴들(120) 사이에서 노출되어 있는 베이스 필름(110) 상부면과, 상기 전극 패턴들(120)의 상부면 일부를 따라 상기 도포장치(200)가 이동하며, 상기 도포장치(200)의 배출구를 통하여 방열 물질과 접착 물질이 혼합된 방열 도료가 배출된다.
한편, 상기 베이스 필름(110)의 상부면과, 전극 패턴들(120)의 상부면 일부에 방열 도료(151)를 형성시킨 다음에는, 상기 전극 패턴들(120) 상에 전도성 패드들(141)을 이용하여 반도체 소자(140)를 탑재하는 공정을 수행한다.
도 2를 참조하면, 상기 방열 도료(151)의 일부를 관통하여 상기 전극 패턴들(120)과 전기적으로 접속되기 위한 금속재질의 전도성 패드들(141)을 형성하고, 상기 전도성 패드들(141) 상에 반도체 소자(140)를 장착한다.
여기서, 상기 전도성 패드들(141)과 반도체 소자(140)를 베이스 필름(110) 상에 보다 용이하게 장착하기 위하여, 상기 반도체 소자(140)의 하부에 전도성 패드들(141)을 먼저 형성시킬 수 있다. 그 다음, 상기 전도성 패드들(141)이 형성된 반도체 소자(140)를 상기 전극 패턴들(120) 상에 위치시킴으로써, 상기 전극 패턴들(120)과 전기적으로 연결되는 전도성 패드들(141) 및 반도체 소자(140)를 형성시킬 수 있다.
이때, 상기 반도체 소자(140)의 하부에 형성된 전도성 패드들(141)을 상기 전극 패턴들(120) 상에 본딩하는 경우, 상기 제 1 사이드필(151b)의 상태에 따라 추가 공정이 필요할 수 있다. 예를 들면, 상기 제 1 사이드필(151b)과 언더필(151a)을 형성하기 위한 방열 도료(151)를 도포한 다음, 경화 공정이 진행된 경우에는, 상기 전도성 패드들(141)을 상기 전극 패턴들(120)과 전기적으로 접속시키기 위하여 상기 방열 도료(151)의 일부분을 제거하는 공정이 수행될 수 있다. 반면에, 상기 제 1 사이드필(151b)과 언더필(151a)을 형성하기 위한 방열 도료(151)를 도포한 다음 경화 공정을 진행하지 않은 경우에는, 상기 방열 도료(151)가 갖는 소정의 점성을 이용하여, 상기 전도성 패드들(141) 및 반도체 소자(140)를 상기 방열 도료(151)의 상측에서 가압함으로써, 상기 전도성 패드들(141)과 전극 패턴들(120) 사이의 전기적인 연결이 이루어질 수 있다.
이러한 방법들로 상기 전극 패턴들(120)과 전기적으로 연결되는 전도성 패드들(141) 및 반도체 소자(140)를 형성한 다음에는, 상기 전극 패턴들(120) 상에 소정 간격을 두고 배치되는 제 2 보호층(130)을 형성한다. 상기 제 2 보호층(130)은 절연물질로 이루어지며, 필요에 따라서는, 상기 전극 패턴들(120) 상에 상기 제 2 보호층(130)을 형성하지 않는 것도 가능하다.
그 다음, 도 3을 참조하면, 상기 반도체 소자(140)의 주변부에 방열 도료를 도포 또는 증착하는 제 2 박막 형성공정을 수행한다. 여기서, 제 2 박막 형성공정에 의하여 도포되는 방열 도료는 상기 반도체 소자(140)의 주변부 둘레에 모두 형성되고, 제 2 박막 형성공정에 의하여 상기 제 1 사이드필(151b)상에 위치하는 제 2 사이드필(152)이 형성된다. 상기 제 2 사이드필(152)은 그 일부가 상기 제 2 보호층(130) 상에 위치할 수도 있다.
상기 제 1 사이드필(151b) 상에 위치하는 제 2 사이드필(152)을 형성하기 위한 제 2 박막 형성공정은, 앞서 설명한 바와 같이, 도 6에 도시된 도포장치에 의하여 도포될 수 있으며, 이때, 상기 도포장치(200)는 상기 반도체 소자(140)의 네 측면부를 따라 이동하게 된다.
상기와 같은 제 2 박막 형성공정이 수행된 다음에는, 상기 반도체 소자(140)의 상부면을 덮는 어퍼필 형성을 위한 제 3 박막 형성공정이 수행된다.
그 결과, 도 4에 도시된 바와 같이, 상기 제 2 사이드필(152) 뿐만 아니라, 상기 제 2 보호층(130) 상부면 일부도 함께 덮는 어퍼필(153)이 형성된다. 상기 어퍼필(153)을 형성한 다음, 경화 공정을 진행하거나, 상기 제 2 사이드필(152) 형성 후에 제 1 경화 공정을 진행하고, 상기 어퍼필(153)을 형성한 다음 제 2 경화 공정을 진행할 수도 있다.
이하에서는, 본 발명의 방열 도료를 이용한 보호층을 형성하는 다른 구조의 반도체 패키지들을 살펴본다.
도 7은 다른 실시예에 따른 반도체 패키지의 구성을 보여주는 도면이다.
도 7을 참조하면, 플렉서블 필름인 베이스 필름(110) 상에 형성된 전극 패턴들(120)과, 상기 전극 패턴들(120) 상에 형성된 전도성 패드들(141)와, 상기 전도성 패드들(141)을 통하여 상기 전극 패턴들(120)과 전기적으로 연결되는 반도체 소자(140)와, 상기 전도성 패드들(141) 및 반도체 소자(140)를 밀폐시키고, 상기 반도체 소자(140)의 상하면과 측면에서 방열이 이루어지도록 하는 보호층(150)을 포함한다.
특히, 상기 보호층(150)은 상기 반도체 소자(140)의 하부면에 위치하는 언더필(151a)과, 상기 반도체 소자(140)의 측면에 형성되는 사이드필(151b,152)과, 상기 반도체 소자(140)의 상부면을 덮을 수 있도록 형성되는 어퍼필(153)을 포함한다. 그리고, 상기 사이드필(151b,152)은 그 형성 위치에 따라 제 1 사이드필(151b)과, 상기 제 1 사이드필(151b) 상에 형성되는 제 2 사이드필(152)을 포함하고, 상기 제 1 사이드필(151b)은 상기 언더필(151a)과 동일한 박막 형성공정에 의하여 형성된다.
한편, 상기와 같이, 제 2 보호층을 형성하지 않은 경우에는, 상기 제 2 사이드필(152)과 어퍼필(153)을 별개로 형성하지 않고, 상기 제 2 사이드필(152) 및 어퍼필(153)을 일체로서 한번에 형성할 수도 있다. 이러한 실시예는 도 8에 도시되어 있다.
도 8은 또 다른 실시예에 따른 반도체 패키지의 구성을 보여주는 도면이다.
도 8을 참조하면, 베이스 필름(110) 상에 소정 간격을 두고 형성되는 전극 패턴들(120)과, 상기 전극 패턴들(120)과 전기적으로 연결되는 전도성 패드들(141)와, 상기 전도성 패드들(141) 상에 장착되는 반도체 소자(140)와, 상기 반도체 소자(140)의 하측에 형성되어 상기 반도체 소자(140)의 방열을 돕는 언더필(151)과, 상기 반도체 소자(140)의 상부면 및 측면과, 상기 전극 패턴들(120) 상에 형성되는 어퍼필(154)을 포함한다.
상기 어퍼필(154)과 언더필(151)은 상기 반도체 소자(140) 및 인접한 구성요소들의 위치 고정 뿐만 아니라, 상기 반도체 소자(140)에서 발생되는 열을 방열시키는 역할을 수행한다.
그리고, 상기 언더필(151)은 상기 전극 패턴들(120) 사이의 공간으로 노출되는 베이스 필름(110) 상부면에 방열 도료를 형성시키는 박막 형성공정에 의하여 제조된다. 이때, 상기 언더필(151) 형성을 위한 박막 형성공정 중에, 방열 도료를 상기 전극 패턴들(120) 상에는 형성시키지 않을 수 있다.
그리고, 상기 전도성 패드(141)와 반도체 소자(140)를 형성한 다음, 상기 반도체 소자(140)의 전체 표면과, 상기 전극 패턴들(120) 상에 방열 도료를 도포 또는 증착하는 박막 형성 공정을 수행함으로써, 단일의 어퍼필을 형성할 수 있다.
이러한 구조를 갖는 씨오에프형 반도체 패키지는 반도체 소자에서 발생되는 고열을 효과적으로 외부로 방열시킬 수 있으며, 이것은 초고해상도의 TV나 모니터 등에서 액정 패널 외의 외관을 형성하는 베젤이나 샤시들의 재질 변화를 가져올 수 있다. 예를 들면, 초고해상도의 TV의 경우, 보다 슬림화한 디자인을 구현하기 위하여 베젤과 샤시 부분을 축소시켜야 하는데, 반도체 소자로부터 발생되는 고열에 견디기 위하여 알루미늄 등의 소재가 사용되었으나, 본 발명의 실시예들에 따르면 반도체 소자로부터 효과적인 방열이 가능하므로, TV의 베젤과 샤시를 플라스틱 소재로 형성하는 것도 가능하며, 이것은 제품의 경량화를 가능하게 하고, 기기의 폭을 줄일 수 있으며, 당연히 생산비용의 절감 효과를 가져올 수 있다.

Claims (14)

  1. 유연성을 갖는 베이스 필름 상에 형성되는 전극 패턴들;
    상기 전극 패턴들과 전기적으로 연결되는 전도성 패드들;
    상기 전도성 패드들을 통하여 상기 전극 패턴들과 전기적으로 연결되고, 상기 전극 패턴들 상에 장착되는 반도체 소자; 및
    상기 반도체 소자와 전도성 패드들을 밀폐시키고, 상기 반도체 소자로부터 발생되는 열을 방열시키기 위한 제 1 보호층;을 포함하고,
    상기 제 1 보호층은, 상기 반도체 소자의 하부에 위치하는 언더필과, 상기 반도체 소자의 측면 및 상기 전극 패턴 상에 형성되는 사이드필과, 상기 반도체 소자의 상부면을 덮도록 형성되는 어퍼필을 포함하는 것을 특징으로 하는 씨오에프형 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 보호층은 방열을 위한 열도전성 물질과, 상기 전극 패턴들과 전도성 패드들 및 반도체 소자와 접착되도록 하는 접착 물질을 포함하는 방열 도료인 것을 특징으로 하는 씨오에프형 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 열전도성 물질은 산화알루미늄, 산화철, 질화규소 및 지르코니아 중에서 선택되는 물질로 이루어지고,
    상기 접착 물질은 에폭시 수지와 이미다졸(Imidazole)이 포함된 레진 구성물 또는 에폭시 수지와 아민(Amine)이 포함된 레진 구성물로 이루어지는 것을 특징으로 하는 씨오에프형 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 열전도성 물질은 80~90 중량%를 함유하고, 상기 접착 물질은 1~10중량%를 함유하는 것을 특징으로 하는 씨오에프형 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 사이드필은, 상기 언더필과 동일한 공정에 의하여 형성된 제 1 사이드필과, 상기 제 1 사이드필 상에 형성되는 제 2 사이드필로 이루어지는 것을 특징으로 하는 씨오에프형 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 전극 패턴들 상에 형성된 제 2 보호층을 더 포함하고,
    상기 제 1 보호층은 상기 반도체 소자, 상기 전도성 패드들 및 상기 제 2 보호층 사이의 공간을 밀폐시키고,
    상기 제 1 보호층의 언더필은 상기 반도체 소자의 하부면과 접하여 형성되는 것을 특징으로 하는 씨오에프형 반도체 패키지.
  7. 유연성을 갖는 베이스 필름 상에 기설정된 간격만큼 이격되도록 전극 패턴들을 형성하는 단계;
    상기 베이스 필름 상에 방열 도료를 도포하는 제 1 박막 형성공정을 수행하는 단계;
    상기 전극 패턴들과 전기적으로 연결되는 전도성 패드들 및 상기 반도체 소자를 장착하는 단계; 및
    상기 전도성 패드들 및 상기 반도체 소자를 밀폐시키고, 상기 반도체 소자로부터 발생되는 열을 방열시키는 보호층 형성을 위한 제 2 박막 형성공정을 수행하는 단계;를 포함하는 씨오에프형 반도체 패키지의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 1 박막 형성공정 및 제 2 박막 형성공정에서 도포되는 방열 도료는, 열도전성 물질과, 상기 전극 패턴과 전도성 패드 및 반도체 소자와 접착되도록 하는 접착 물질을 포함하는 것을 특징으로 하는 씨오에프형 반도체 패키지의 제조 방법.
  9. 제 8 항에 있어서,
    상기 열전도성 물질은 산화알루미늄, 산화철, 질화규소 및 지르코니아 중에서 선택되는 물질로 이루어지고,
    상기 접착 물질은 에폭시 수지와 이미다졸(Imidazole)이 포함된 레진 구성물 또는 에폭시 수지와 아민(Amine)이 포함된 레진 구성물로 이루어지는 것을 특징으로 하는 씨오에프형 반도체 패키지의 제조 방법.
  10. 제 7 항에 있어서,
    상기 제 1 박막 형성공정에 의해서, 상기 방열 도료는 상기 전극 패턴 사이로 노출되는 상기 베이스 필름 상부면과, 상기 전극 패턴들 상부면 일부에 도포되는 것을 특징으로 하는 씨오에프형 반도체 패키지의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 박막 형성공정에 의하여 상기 반도체 소자의 하부에 위치하는 언더필이 형성되고, 상기 언더필은 상기 반도체 소자의 하부면과 접하는 것을 특징으로 하는 씨오에프형 반도체 패키지의 제조 방법.
  12. 제 7 항에 있어서,
    상기 제 1 박막 형성공정에 의하여 상기 반도체 소자의 하부에 위치하는 언더필과, 상기 반도체 소자의 측면에 위치하는 제 1 사이드필이 형성되고,
    상기 제 2 박막 형성공정에 의하여 상기 제 1 사이드필 상에 형성되는 제 2 사이드필이 형성되는 것을 특징으로 하는 씨오에프형 반도체 패키지의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 2 박막 형성공정은, 상기 반도체 소자의 측면에 형성되는 상기 제 2 사이드필과 함께, 상기 반도체 소자의 상부면을 덮는 어퍼필을 형성하는 것을 특징으로 하는 씨오에프형 반도체 패키지의 제조 방법.
  14. 제 12 항에 있어서,
    상기 제 2 박막 형성공정을 수행한 다음에는,
    상기 반도체 소자의 상부면과, 상기 전극 패턴들의 일부를 덮는 어퍼필을 형성하기 위한 제 3 박막 형성공정을 더 수행하는 것을 특징으로 하는 씨오에프형 반도체 패키지의 제조 방법.
PCT/KR2014/002814 2014-02-24 2014-04-02 씨오에프형 반도체 패키지 및 그 제조 방법 WO2015125999A1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020140021243A KR101585756B1 (ko) 2014-02-24 2014-02-24 씨오에프형 반도체 패키지 및 그 제조 방법
KR10-2014-0021243 2014-02-24

Publications (1)

Publication Number Publication Date
WO2015125999A1 true WO2015125999A1 (ko) 2015-08-27

Family

ID=53878491

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2014/002814 WO2015125999A1 (ko) 2014-02-24 2014-04-02 씨오에프형 반도체 패키지 및 그 제조 방법

Country Status (2)

Country Link
KR (1) KR101585756B1 (ko)
WO (1) WO2015125999A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220080945A (ko) 2020-12-08 2022-06-15 주식회사 엘엑스세미콘 회로 구동부 및 그를 포함한 표시 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030021895A (ko) * 2001-09-10 2003-03-15 삼성전자주식회사 열 방출판이 부착된 플립칩 패키지 제조 방법
JP2004119650A (ja) * 2002-09-26 2004-04-15 Nec Kansai Ltd 半導体装置
US20070215991A1 (en) * 2006-03-14 2007-09-20 Chyh-Yih Chang Tape
KR20100135161A (ko) * 2009-06-16 2010-12-24 주식회사 동부하이텍 방열 반도체소자 패키지, 그 제조방법 및 방열 반도체소자 패키지를 포함하는 디스플레이장치
KR20110068867A (ko) * 2009-12-15 2011-06-22 신에쓰 가가꾸 고교 가부시끼가이샤 광반도체 소자 밀봉용 수지 조성물 및 당해 조성물로 밀봉된 광반도체 장치

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007180062A (ja) 2005-12-26 2007-07-12 Toshiba Corp プリント回路基板の製造方法、ディスペンサ装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030021895A (ko) * 2001-09-10 2003-03-15 삼성전자주식회사 열 방출판이 부착된 플립칩 패키지 제조 방법
JP2004119650A (ja) * 2002-09-26 2004-04-15 Nec Kansai Ltd 半導体装置
US20070215991A1 (en) * 2006-03-14 2007-09-20 Chyh-Yih Chang Tape
KR20100135161A (ko) * 2009-06-16 2010-12-24 주식회사 동부하이텍 방열 반도체소자 패키지, 그 제조방법 및 방열 반도체소자 패키지를 포함하는 디스플레이장치
KR20110068867A (ko) * 2009-12-15 2011-06-22 신에쓰 가가꾸 고교 가부시끼가이샤 광반도체 소자 밀봉용 수지 조성물 및 당해 조성물로 밀봉된 광반도체 장치

Also Published As

Publication number Publication date
KR20150099994A (ko) 2015-09-02
KR101585756B1 (ko) 2016-01-14

Similar Documents

Publication Publication Date Title
WO2015076457A1 (ko) 씨오에프형 반도체 패키지 및 그 제조 방법
US8310609B2 (en) Liquid crystal device, electronic apparatus, and method of manufacturing liquid crystal device
US8508056B2 (en) Heat releasing semiconductor package, method for manufacturing the same, and display apparatus including the same
US7683471B2 (en) Display driver integrated circuit device, film, and module
US20110182046A1 (en) Electronic circuit device, method for manufacturing the same, and display device
CN109860422A (zh) 显示面板和显示装置
KR20190025794A (ko) 유연성 있는 반도체 패키지 및 이의 제조 방법
KR102251684B1 (ko) 칩 온 필름 패키지 및 이를 포함하는 표시 장치
KR20150068130A (ko) 반도체 패키지
CN111862872A (zh) 显示设备及制造显示设备的方法
WO2019039848A1 (ko) 시인성 및 작업성이 개선된 그라파이트 라미네이트 칩온필름형 반도체 패키지
US9406583B2 (en) COF type semiconductor package and method of manufacturing the same
CN205594261U (zh) 显示面板及显示装置
EP4012487A1 (en) Display device and manufacturing method therefor
KR20160043190A (ko) 칩-온-필름 회로 및 그를 포함하는 플렉서블 표시장치
KR20150097849A (ko) 테이프 패키지 및 이를 포함하는 표시 장치
TWI457645B (zh) 觸控式顯示裝置
WO2015125999A1 (ko) 씨오에프형 반도체 패키지 및 그 제조 방법
WO2015170792A1 (ko) 반도체 소자들을 패키징하는 방법 및 이를 수행하기 위한 장치
WO2018016829A1 (ko) 연성 회로 기판 및 그 제조 방법
KR20100029629A (ko) 방열용 접착층을 구비하는 테이프 패키지 및 이를 구비하는디스플레이 장치
KR20120063202A (ko) 반도체 패키지 및 이를 포함하는 디스플레이 패널 어셈블리
KR101537451B1 (ko) 씨오에프형 반도체 패키지 및 그 제조 방법
WO2015125998A1 (ko) 반도체 패키지 및 그 제조 방법
JP3227777B2 (ja) 回路基板の接続方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14882828

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14882828

Country of ref document: EP

Kind code of ref document: A1