KR101585756B1 - 씨오에프형 반도체 패키지 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 122
- 238000000034 method Methods 0.000 title claims description 42
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000002161 passivation Methods 0.000 claims abstract description 30
- 238000007789 sealing Methods 0.000 claims abstract description 4
- 239000000463 material Substances 0.000 claims description 35
- 239000003973 paint Substances 0.000 claims description 35
- 239000010410 layer Substances 0.000 claims description 30
- 230000005855 radiation Effects 0.000 claims description 18
- 239000011248 coating agent Substances 0.000 claims description 17
- 238000000576 coating method Methods 0.000 claims description 17
- 230000017525 heat dissipation Effects 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 10
- 239000011241 protective layer Substances 0.000 claims description 10
- 239000000853 adhesive Substances 0.000 claims description 9
- 230000001070 adhesive effect Effects 0.000 claims description 9
- RAXXELZNTBOGNW-UHFFFAOYSA-N imidazole Natural products C1=CNC=N1 RAXXELZNTBOGNW-UHFFFAOYSA-N 0.000 claims description 9
- 239000011342 resin composition Substances 0.000 claims description 7
- UQSXHKLRYXJYBZ-UHFFFAOYSA-N Iron oxide Chemical compound [Fe]=O UQSXHKLRYXJYBZ-UHFFFAOYSA-N 0.000 claims description 6
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 claims description 6
- 239000003822 epoxy resin Substances 0.000 claims description 6
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 6
- 229920000647 polyepoxide Polymers 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 150000001412 amines Chemical class 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 239000010408 film Substances 0.000 description 27
- 239000010409 thin film Substances 0.000 description 24
- 239000004973 liquid crystal related substance Substances 0.000 description 15
- 239000006187 pill Substances 0.000 description 13
- 239000000945 filler Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000004043 dyeing Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 210000002858 crystal cell Anatomy 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000010419 fine particle Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910002804 graphite Inorganic materials 0.000 description 1
- 239000010439 graphite Substances 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000000191 radiation effect Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3135—Double encapsulation or coating and encapsulation
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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- H01L2224/8319—Arrangement of the layer connectors prior to mounting
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Abstract
본 실시예의 씨오에프형 반도체 패키지는, 플렉서블 필름을 베이스 필름으로 사용하고, 디스플레이 기기에 사용되는 드라이버 IC용 반도체 패키지로서, 상기 베이스 필름 상에 형성되는 전극 패턴; 상기 전극 패턴과 전기적으로 연결되는 전도성 패드; 상기 전도성 패드를 통하여 상기 전극 패턴과 전기적으로 연결되고, 상기 전극 패턴 상에 장착되는 반도체 소자; 및 상기 반도체 소자와 전도성 패드를 밀폐시키고, 상기 반도체 소자로부터 발생되는 열을 방열시키기 위한 제 1 보호층;을 포함하고, 상기 제 1 보호층은, 상기 반도체 소자의 하부에 위치하는 언더필과, 상기 반도체 소자의 측면 및 상기 전극 패턴 상에 형성되는 사이드필과, 상기 반도체 소자의 상부면을 덮도록 형성되는 어퍼필을 포함하는 것을 특징으로 한다.
Description
본 발명은 씨오에프(COF)형 반도체 패키지에 대한 것으로서, 플렉서블 PCB 상에 제조되는 씨오에프형 반도체 패키지를 외부의 충격으로부터 효과적으로 보호하면서, 반도체 패키지에서 발생되는 열을 효과적으로 방열시킬 수 있는 구조에 대한 것이다.
일반적인 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절하여 화상을 표시하는 기기이다. 이러한 화상 표시를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열된 액정 패널과, 액정 패널을 구동시키기 위한 구동 회로를 포함한다. 이러한 액정표시장치는 브라운관에 비하여 소형화가 가능하여 휴대용 텔레비전이나 랩탑형 퍼스널 컴퓨터 등의 표시기기로 널리 활용되고 있다.
액정표시장치의 액정 패널을 구동시키기 위하여 데이터 드라이버와 게이트 드라이버가 요구되며, 이러한 데이터 드라이버와 게이트 드라이버는 다수개의 집적 회로(Integrated Circuit:IC)로 집적화된다. 집적화된 데이터 구동 IC와 게이트 구동 IC 각각은 테이프 캐리어 패키지(Tape Carrier Package : TCP) 상에 실장되고, 탭(TAB : Tape Automated Bonding) 방식으로 액정 패널에 접속되거나, COG(Chip On Glass) 방식으로 액정 패널 상에 실장된다.
특히, 고해상도를 구현하는 디스플레이 기기의 등장과, 원가 절감을 위한 고집적도의 IC가 요구되고 있는 현재의 상황에서는, 디스플레이 기기에 반드시 필요한 집적 회로의 방열 문제는 더욱더 심각하게 대두되고 있다. 이러한 발열 문제는 회로의 안정성에 영향을 미칠 뿐만 아니라 연성의 베이스 필름의 내열 온도를 위협할 수도 있다. 또한, 최근의 FHD나 UHD TV의 초고해상도 디스플레이 기기에서는 집적 회로의 발열 문제 때문에 TV의 외관을 형성하는 프레임 역시 내열성을 반드시 고려하여야만 하는 상황이 되었다.
집적 회로에서 발생되는 열을 충분히 방열시킬 수 있다면, 집적 회로가 사용되는 다양한 디스플레이 기기의 디자인이나 재질 등에 대한 문제를 보다 쉽게 해결할 수 있게 될 것이다.
본 발명은 상기와 같은 현재의 기술적 문제에 해결 방법을 제안하는 것으로서, 특히, 액정 패널이나 프린트 기판 등에 사용되는 반도체 소자로서, 플렉서블 필름 상에 반도체 소자가 탑재된 구조의 COF(Chip On Film) 반도체 소자 패키지의 발열 구조를 제안하고자 한다.
자세히, 플렉서블 필름 상에 형성된 반도체 소자의 하부와, 측면 및 상부에 방열 도료를 형성시킴으로써, 방열 도료에 의하여 반도체 소자에서 발생되는 열이 효과적으로 방열되도록 하고, 상기 반도체 소자반소체 소자를 외부로부터 용이하게 보호할 수 있는 구조를 제안하고자 한다.
본 실시예의 씨오에프형 반도체 패키지는, 플렉서블 필름을 베이스 필름으로 사용하고, 디스플레이 기기에 사용되는 드라이버 IC용 반도체 패키지로서, 상기 베이스 필름 상에 형성되는 전극 패턴; 상기 전극 패턴과 전기적으로 연결되는 전도성 패드; 상기 전도성 패드를 통하여 상기 전극 패턴과 전기적으로 연결되고, 상기 전극 패턴 상에 장착되는 반도체 소자; 및 상기 반도체 소자와 전도성 패드를 밀폐시키고, 상기 반도체 소자로부터 발생되는 열을 방열시키기 위한 제 1 보호층;을 포함하고, 상기 제 1 보호층은, 상기 반도체 소자의 하부에 위치하는 언더필과, 상기 반도체 소자의 측면 및 상기 전극 패턴 상에 형성되는 사이드필과, 상기 반도체 소자의 상부면을 덮도록 형성되는 어퍼필을 포함하는 것을 특징으로 한다.
또한, 본 실시예의 씨오에프형 반도체 패키지의 제조 방법은, 씨오에프에 탑재되는 반도체 소자를 포함하는 반도체 패키지를 제조하는 방법으로서, 플렉서블 필름으로 이루어진 베이스 필름 상에 기설정된 간격만큼 이격되도록 전극 패턴을 형성하는 단계; 상기 베이스 필름 상에 방열 도료를 형성시키기 위한 제 1 박막 형성공정을 수행하는 단계; 상기 전극 패턴과 전기적으로 연결되는 전도성 패드 및 상기 반도체 소자를 장착하는 단계; 및 상기 전도성 패드 및 상기 반도체 소자를 밀폐시키고, 상기 반도체 소자로부터 발생되는 열을 방열시키는 보호층 형성을 위한 제 2 박막 형성공정을 수행하는 단계;를 포함한다.
제안되는 바와 같은 씨오에프형 반도체 패키지는 반도체 소자에서 발생되는 고열을 효과적으로 외부로 방열시킬 수 있으며, 이것은 초고해상도의 TV나 모니터 등에서 액정 패널 외의 외관을 형성하는 베젤이나 샤시들의 재질 변화를 가져올 수 있다. 예를 들면, 초고해상도의 TV의 경우, 보다 슬림화한 디자인을 구현하기 위하여 베젤과 샤시 부분을 축소시켜야 하는데, IC에서 발생되는 고열에 견디기 위하여 알루미늄 등의 소재가 사용되었으나, 본 실시예에 따라 효과적으로 IC의 발열을 줄일 수 있게 되면, TV의 베젤과 샤시를 플라스틱 소재로 형성하는 것도 가능하며, 이것은 제품의 경량화, 생산비용의 절감 효과를 가져올 수 있다.
도 1 내지 도 4는 본 실시예의 씨오에프형 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
도 5는 본 실시예의 방열 도료를 확대하여 도시한 도면이다.
도 6은 본 실시예의 방열 도료를 도포하기 위한 기기의 예를 설명하기 위한 도면이다.
도 7은 다른 실시예에 따른 반도체 패키지의 구성을 보여주는 도면이다.
도 8은 또 다른 실시예에 따른 반도체 패키지의 구성을 보여주는 도면이다.
도 5는 본 실시예의 방열 도료를 확대하여 도시한 도면이다.
도 6은 본 실시예의 방열 도료를 도포하기 위한 기기의 예를 설명하기 위한 도면이다.
도 7은 다른 실시예에 따른 반도체 패키지의 구성을 보여주는 도면이다.
도 8은 또 다른 실시예에 따른 반도체 패키지의 구성을 보여주는 도면이다.
이하에서는, 본 실시예에 대하여 첨부되는 도면을 참조하여 상세하게 살펴보도록 한다. 다만, 본 실시예가 개시하는 사항으로부터 본 실시예가 갖는 발명의 사상의 범위가 정해질 수 있을 것이며, 본 실시예가 갖는 발명의 사상은 제안되는 실시예에 대하여 구성요소의 추가, 삭제, 변경 등의 실시변형을 포함한다고 할 것이다.
도 1 내지 도 4는 본 실시예의 씨오에프형 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
먼저, 도 4를 참조하여, 본 실시예의 씨오에프형 반도체 패키지의 구성을 설명하여 본다.
본 발명은 LCD, PDP, OLED. LED 및 RFID 등과 같은 반도체 소자가 채용되는 디스플레이 기기 패널 본체의 가장자리에 설치되는 TCP(Tape Carrier Package) 또는 씨오에프에 탑재되는 드라이버 IC로 실시될 수 있다.
도 4를 참조하면, 실시예의 반도체 패키지(100)는, 플렉서블한 소재의 베이스 필름(110)과, 상기 베이스 필름(110) 상에 형성되는 전극 패턴(120)과, 상기 전극 패턴(120)과 전기적으로 연결되는 전도성 패드(141)와, 상기 전도성 패드(141) 상에 위치하는 반도체 소자(140)와, 상기 전극 패턴(120) 상에 형성되면서 상기 전도성 패드(141)와 소정 간격을 두고 형성되는 제 2 보호층(130)과, 상기 반도체 소자(140)로부터 발생되는 열을 방열시키기 위한 방열 도료로 이루어진 제 1 보호층(150)을 포함한다.
여기서, 상기 전도성 패드(141)는 상기 반도체 소자(140)에 장착되고, 숄더 범프(solder bump) 또는 골드 범프(gold bump)로 형성될 수 있다.
특히, 본 실시예의 제 1 보호층(150)은 그 형성 위치에 따라 언더필(151a), 사이드필(151b,152) 및 어퍼필(153)로 구분될 수 있으며, 상기 언더필(151a)은 상기 반도체 소자(140)의 하부에 위치하고, 상기 사이드필(151b,152)은 상기 반도체 소자의 측면에 위치하고, 상기 어퍼필(153)은 상기 반도체 소자의 일측 뿐만 아니라 상부면에 위치한다. 따라서, 상기 반도체 소자(140)은 상하측과 측면은 제 1 보호층(150)으로 둘러싸이고, 상기 제 1 보호층(150)에 의한 반도체 소자(140)의 위치 고정 뿐만 아니라 소자의 동작으로 발생하게 되는 열이 상기 제 1 보호층(150)에 의하여 효과적으로 방열될 수 있다. 이러한 방열 기능에 대해서는 첨부되는 도면과 함께 아래에서 자세히 설명하기로 한다.
상기 제 1 보호층(150)은 상기 베이스 필름(110) 상부면 일부와, 상기 전극 패턴(120) 상부면 일부와, 상기 제 2 보호층(130) 상부면 일부 및 상기 반도체 소자(140) 상에 형성되며, 방열 도료에 의한 상기 제 1 보호층(150)의 형성은 도포 또는 증착 등의 박막 형성방법에 의하여 형성될 수 있다.
상기 반도체 소자(140)의 주변, 즉, 상하면과 측면에 형성되는 제 1 보호층(150)을 구성하는 방열 도료는, 방열을 위한 물질과 함께 인접한 다른 구성요소와의 접착력을 향상시키기 위한 물질이 포함되어 있다. 이로 인하여, 상기 제 1 보호층을 구성하는 상기 언더필(151a), 사이드필(151b,152) 및 어퍼필(153)은 상기 반도체 소자(140)에서 발생되는 열을 효과적으로 방열시키는 역할 뿐만 아니라, 접촉된 다른 구성요소들의 위치를 견고하게 고정시킬 수 있는 역할도 수행한다.
상기 언더필(151a)의 경우, 상기 베이스 필름(110)과 반도체 소자(140)의 하부면 사이에 위치하면서, 상기 반도체 소자(140)의 하부를 통한 방열 뿐만 아니라, 상기 반도체 소자(140)가 상기 베이스 필름(110)에 밀착되도록 한다.
상기 사이드필(151b,152)의 경우, 상기 전극 패턴(120) 상에 위치하면서, 상기 전도성 패드(141)와 제 2 보호층(130)의 위치를 고정시키는 역할을 하며, 특히, 상기 반도체 소자(140)를 지지하는 전도성 패드(141)가 외부의 열이나 습도 또는 충격으로 인하여 전극이 오픈 또는 쇼트되지 않도록 상기 전도성 패드(141)의 위치를 견고히 지지하는 역할을 수행한다.
상기 어퍼필(153)의 경우, 상기 반도체 소자(140)와, 사이드필(151b,152) 및 제 2 보호층(130) 상에 도포 또는 증착되어, 이들 구성요소들의 위치를 고정시키는 것과 함께, 상기 반도체 소자(140)를 외부의 충격으로부터 보호한다. 따라서, 상기 제 1 보호층(150)이 상기 반도체 소자(140)의 상부면 뿐만 아니라, 측면 및 하부면에 도포되는 것에 의하여, 상기 반도체 소자(140)와 인접한 다른 구성요소들의 위치 고정을 보다 견고히 수행할 수 있으며, 방열 도료가 갖는 탄성에 의하여 충격 완화도 도모할 수 있다.
본 실시예에서는, 사이드필(151b,152)이 서로 다른 박막 형성공정에 의하여 형성된 제 1 사이드필(151b)과 제 2 사이드필(152)을 포함한다. 상기 제 1 사이드필(151b)은 상기 반도체 소자(140)의 하부에 위치하는 언더필(151a)과 동일한 박막 형성공정에 의하여 형성되며, 그 형성 위치는 상기 반도체 소자(140)의 측면이 된다.
그리고, 상기 제 1 사이드필(151b) 상에는 다른 박막 형성공정에 의하여 상기 제 2 사이드필(152)이 형성되고, 상기 제 2 사이드필(152)은 상기 제 1 사이드필(151b)을 감싸는 형상으로 이루어진다.
한편, 상기 제 2 사이드필(152)을 형성하기 위한 박막 형성공정과, 상기 어퍼필(153)을 형성하기 위한 박막 형성공정은 각각 별도의 공정으로 수행될 수 있으며, 이 경우, 상기 제 2 사이드필(152) 형성을 위한 박막 형성공정 후에 방열 도료의 경화를 위한 경화 공정을 진행하거나, 상기 어퍼필(153) 형성을 위한 박막 형성공정 후에 경화 공정이 진행될 수도 있다.
반면에, 상기 제 2 사이드필(152) 및 어퍼필(153)을 각각 형성하지 않고, 동일의 박막 형성 공정을 이용하여 함께 형성할 수도 있다.
도면에서는, 상기 전극 패턴(120) 상에 제 2 보호층(130)이 형성되고, 상기 사이드필(151b,152)은 상기 전극 패턴(120) 상에서 전도성 패드(141)와 제 2 보호층(130) 사이의 공간에 형성되는 것으로 도시되어 있다. 그러나, 실시예에 따라서는, 상기 제 2 보호층(130)을 형성하지 않는 것도 가능하다. 이 경우, 상기 사이드필(151b,152)은 상기 전극 패턴(120) 상부와, 상기 전도성 패드(141) 측면에 형성된다.
이하에서는, 상기 제 1 보호층(150), 즉, 언더필(151a), 사이드필(151b,152) 및 어퍼필(153)을 구성하는 방열 도료에 대해서 자세히 설명하여 본다.
도 5는 실시예의 방열 도료를 확대하여 도시한 도면이다.
도 5를 참조하면, 실시예의 방열 도료(10)는 미립 입자들로 이루어진 방열 물질(11)과, 상기 방열 물질(11)을 함유하면서 방열 도료의 접착성을 향상시키는 접착 물질(12)을 포함한다.
그리고, 방열 도료(10) 색을 결정하게 하는 염색 물질을 더 포함할 수 있다. 예를 들어, 상기 방열 물질(11)과 접착 물질(12) 이외에 흑연의 염색 물질을 더 첨가하는 경우에는, 반도체 패키지에 형성된 방열층이 검은색으로 구현될 수 있다.
방열 도료(10)를 구성하는 제 1 물질인 상기 방열 물질(11)은, 산화알루미늄, 산화철 등의 금속산화물이 포함된 열전도성 물질이거나, 질화규소, 지르코니아 등의 세라믹 계열의 금속산화물이 포함된 열전도성 물질이 될 수 있다. 그리고, 제 2 물질인 접착 물질은(12)은 에폭시 수지와 이미다졸(Imidazole)이 포함된 레진 구성물로 이루어지거나 에폭시 수지와 아민(Amine)이 포함된 레진 구성물로 이루어질 수 있다.
여기서, 산화알루미늄 등의 열전도성 물질은 80~90중량% 범위로 함유되고, 상기 레진 구성물은 1~10중량%범위로 함유될 수 있으며, 그 외에는 염색 물질이나, 경화제 등을 더 첨가할 수 있다. 상기 산화알루미늄의 비율이 제안되는 범위 미만이 되는 경우에는 방열 효과가 떨어지게 되고, 제안되는 범위를 초과하여 포함되는 경우에는 반도체 소자 상에서의 접착력이 약화될 수 있다. 그리고, 상기 산화알루미늄 등의 열전도성 물질의 입자들이 서로 연결되는 경우에 도면과 같이 방열 루트가 형성되고, 반도체 소자에서 발생되는 열은 이러한 방열 루트를 따라 쉽게 외부로 방열될 수 있다.
상기와 같은 방열 도료로 이루어진 보호층으로 보호되는 반도체 소자는, 액정 패널의 드라이버 IC로 사용되더라도, 고해상도의 TV, 모니터에서 발생하는 고열을 상기 언더필(151a),사이드필(151b,152) 및 어퍼필(153)이 효과적으로 방열시킬 수 있다.
이하에서는, 실시예의 반도체 패키지를 제조하는 방법에 대해서 설명하여 본다.
도 1을 참조하면, 플렉서블 필름인 베이스 필름(110) 상에 전극 패턴(120)을 형성하며, 상기 전극 패턴(120)은 반도체 소자(140)의 크기를 고려하여 소정 간격 이격되도록 형성된다.
그리고, 제 1 보호층을 구성하는 언더필과 제 1 사이드필을 형성하기 위한 방열 도료(151)를 상기 베이스 필름(110) 상에 도포하며, 상기 방열 도료(151)는 상기 전극 패턴(120) 사이에서 노출되는 베이스 필름(110) 상부면과, 상기 전극 패턴(120) 상부면 일부에도 도포된다. 그리고, 상기 방열 도료(151)는 추후에 장착되는 반도체 소자(140)의 하부면과 접할 수 있는 두께로 도포 또는 증착될 수 있다. 상기 방열 도료, 즉, 언더필이 반도체 소자(140)의 하부면에 접하도록 형성되는 것에 의하여, 상기 반도체 소자(140)의 하부를 통한 방열 효과를 증대시킬 수 있다.
또한, 제 1 보호층을 구성하는 언더필과 제 1 사이드필 형성을 위한 방열 도료를 도포 또는 증착하는 박막 형성공정은, 도 6에 도시되어 있는 도포장치(200)에 의하여 수행될 수 있으며, 언더필과 제 1 사이드필 뿐만 아니라, 제 2 사이드필과 어퍼필을 형성하기 위한 박막 형성공정 역시 상기 도포장치(200)에 의하여 수행될 수 있다.
상기 도포장치(200)는 z축 방향으로의 상하 방향 이동과 함께, x축 및 y축 방향으로의 평면 이동이 가능하다. 도시되어 있지는 않지만, 상기 도포장치(200)로 방열 도료를 제공하는 장치가 더 마련될 수 있으며, 방열 도료를 구성하는 방열 물질과, 접착 물질 각각이 저장되는 탱크가 더 구비될 수 있다.
이러한 도포장치(200)를 이용한 제 1 박막 형성공정에서는, 제 1 보호층(150)을 구성하는 언더필(151a)과 제 1 사이드필(151b)을 형성하기 위하여, 상기 전극 패턴(120)들 사이에서 노출되어 있는 베이스 필름(110) 상부면과, 상기 전극 패턴(120) 상부면 일부를 따라 상기 도포장치(200)가 이동하며, 상기 도포장치(200)의 배출구를 통하여 방열 물질과 접착 물질이 혼합된 방열 도료가 배출된다.
한편, 상기 베이스 필름(110) 상부면과, 전극 패턴(120) 상부면 일부에 방열 도료(151)를 형성시킨 다음에는, 상기 전극 패턴(120) 상에 전도성 패드(141)와 반도체 소자(140)를 형성시키는 공정을 수행한다.
즉, 도 2를 참조하면, 상기 방열 도료(151)의 일부를 관통하여 상기 전극 패턴(120)과 전기적으로 접속되기 위한 금속재질의 전도성 패드(141)를 형성하고, 상기 전도성 패드(141) 상에 반도체 소자(140)를 장착한다.
여기서, 상기 전도성 패드(141)와 반도체 소자(140)를 베이스 필름(110) 상에 보다 용이하게 장착하기 위하여, 상기 반도체 소자(140)의 하부에 전도성 패드(141)를 일체로 먼저 형성시킬 수 있다. 그 다음, 상기 전도성 패드(141)가 형성된 반도체 소자(140)를 상기 전극 패턴(120) 상에 위치시킴으로써, 상기 전극 패턴(120)과 전기적으로 연결되는 전도성 패드(141) 및 반도체 소자(140)를 형성시킬 수 있다.
이때, 상기 반도체 소자(140)의 하부에 일체로 형성된 전도성 패드(141)를 상기 전극 패턴(120) 상에 위치시키는 때에는, 상기 제 1 사이드필(151b)의 상태에 따라 추가 공정이 필요할 수 있다. 즉, 상기 제 1 사이드필(151b)과 언더필(151a)을 형성하기 위한 방열 도료(151)를 도포한 다음, 경화 공정이 진행된 경우에는, 상기 전도성 패드(141)를 상기 전극 패턴(120)과 전기적으로 접속시키기 위하여 상기 방열 도료(151)의 일부분을 제거하는 공정이 수행될 수 있다. 반면에, 상기 제 1 사이드필(151b)과 언더필(151a)을 형성하기 위한 방열 도료(151)를 도포한 다음 경화 공정을 진행하지 않은 경우에는, 상기 방열 도료(151)가 갖는 소정의 점성을 이용하여, 상기 전도성 패드(141) 및 반도체 소자(140)를 상기 방열 도료(151)의 상측에서 가압함으로써, 상기 전도성 패드(141)와 전극 패턴(120) 사이의 전기적인 연결이 이루어질 수 있다.
이러한 방법들로 상기 전극 패턴(120)과 전기적으로 연결되는 전도성 패드(141) 및 반도체 소자(140)를 형성한 다음에는, 상기 전극 패턴(120) 상에 소정 간격을 두고 배치되는 제 2 보호층(130)을 형성한다. 상기 제 2 보호층(130)은 절연물질로 이루어지며, 필요에 따라서는, 상기 전극 패턴(120) 상에 상기 제 2 보호층(130)을 형성하지 않는 것도 가능하다.
그 다음, 도 3을 참조하면, 상기 반도체 소자(140)의 주변부에 방열 도료를 도포 또는 증착하는 제 2 박막 형성공정을 수행한다. 여기서, 제 2 박막 형성공정에 의하여 도포되는 방열 도료는 상기 반도체 소자(140)의 주변부 둘레에 모두 형성되고, 제 2 박막 형성공정에 의하여 상기 제 1 사이드필(151b)상에 위치하는 제 2 사이드필(152)이 형성된다. 상기 제 2 사이드필(152)은 그 일부가 상기 제 2 보호층(130) 상에 위치할 수도 있다.
상기 제 1 사이드필(151b) 상에 위치하는 제 2 사이드필(152)을 형성하기 위한 제 2 박막 형성공정은, 앞서 설명한 바와 같이, 도 6에 도시된 도포장치에 의하여 도포될 수 있으며, 이때, 상기 도포장치(200)는 상기 반도체 소자(140)의 네 측면부를 따라 이동하게 된다.
상기와 같은 제 2 박막 형성공정이 수행된 다음에는, 상기 반도체 소자(140)의 상부면을 덮는 어퍼필 형성을 위한 제 3 박막 형성공정이 수행된다.
그 결과, 도 4에 도시된 바와 같이, 상기 제 2 사이드필(152) 뿐만 아니라, 상기 제 2 보호층(130) 상부면 일부도 함께 덮는 어퍼필(153)이 형성된다. 상기 어퍼필(153)을 형성한 다음, 경화 공정을 진행하거나, 상기 제 2 사이드필(152) 형성 후에 제 1 경화 공정을 진행하고, 상기 어퍼필(153)을 형성한 다음 제 2 경화 공정을 진행할 수도 있다.
이하에서는, 본 발명의 방열 도료를 이용한 보호층을 형성하는 다른 구조의 반도체 패키지들을 살펴본다.
도 7은 다른 실시예에 따른 반도체 패키지의 구성을 보여주는 도면이다.
도 7을 참조하면, 플렉서블 필름인 베이스 필름(110) 상에 형성된 전극 패턴(120)과, 상기 전극 패턴(120) 상에 형성된 전도성 패드(141)와, 상기 전도성 패드(141)를 통하여 상기 전극 패턴(120)과 전기적으로 연결되는 반도체 소자(140)와, 상기 전도성 패드(141) 및 반도체 소자(140)를 밀폐시키고, 상기 반도체 소자(140)의 상하면과 측면에서 방열이 이루어지도록 하는 보호층(150)을 포함한다.
특히, 상기 보호층(150)은 상기 반도체 소자(140)의 하부면에 위치하는 언더필(151a)과, 상기 반도체 소자(140)의 측면에 형성되는 사이드필(151b,152)과, 상기 반도체 소자(140)의 상부면을 덮을 수 있도록 형성되는 어퍼필(153)을 포함한다. 그리고, 상기 사이드필(151b,152)은 그 형성 위치에 따라 제 1 사이드필(151b)과, 상기 제 1 사이드필(151b) 상에 형성되는 제 2 사이드필(152)을 포함하고, 상기 제 1 사이드필(151b)은 상기 언더필(151a)과 동일한 박막 형성공정에 의하여 형성된다.
한편, 상기와 같이, 제 2 보호층을 형성하지 않은 경우에는, 상기 제 2 사이드필(152)과 어퍼필(153)을 별개로 형성하지 않고, 상기 제 2 사이드필(152) 및 어퍼필(153)을 일체로서 한번에 형성할 수도 있다. 이러한 실시예는 도 8에 도시되어 있다.
도 8은 또 다른 실시예에 따른 반도체 패키지의 구성을 보여주는 도면이다.
도 8을 참조하면, 베이스 필름(110) 상에 소정 간격을 두고 형성되는 전극 패턴(120)과, 상기 전극 패턴(120)과 전기적으로 연결되는 전도성 패드(141)와, 상기 전도성 패드(141) 상에 장착되는 반도체 소자(140)와, 상기 반도체 소자(140)의 하측에 형성되어 상기 반도체 소자(140)의 방열을 돕는 언더필(151)과, 상기 반도체 소자(140)의 상부면 및 측면과, 상기 전극 패턴(120) 상에 형성되는 어퍼필(154)을 포함한다.
상기 어퍼필(154)과 언더필(151)은 상기 반도체 소자(140) 및 인접한 구성요소들의 위치 고정 뿐만 아니라, 상기 반도체 소자(140)에서 발생되는 열을 방열시키는 역할을 수행한다.
그리고, 상기 언더필(151)은 상기 전극 패턴(120) 사이의 공간으로 노출되는 베이스 필름(110) 상부면에 방열 도료를 형성시키는 박막 형성공정에 의하여 제조된다. 이때, 상기 언더필(151) 형성을 위한 박막 형성공정 중에, 방열 도료를 상기 전극 패턴(120) 상에는 형성시키지 않을 수 있다.
그리고, 상기 전도성 패드(141)와 반도체 소자(140)를 형성한 다음, 상기 반도체 소자(140)의 전체 표면과, 상기 전극 패턴(120) 상에 방열 도료를 도포 또는 증착하는 박막 형성 공정을 수행함으로써, 단일의 어퍼필을 형성할 수 있다.
이러한 구조를 갖는 씨오에프형 반도체 패키지는 반도체 소자에서 발생되는 고열을 효과적으로 외부로 방열시킬 수 있으며, 이것은 초고해상도의 TV나 모니터 등에서 액정 패널 외의 외관을 형성하는 베젤이나 샤시들의 재질 변화를 가져올 수 있다. 예를 들면, 초고해상도의 TV의 경우, 보다 슬림화한 디자인을 구현하기 위하여 베젤과 샤시 부분을 축소시켜야 하는데, IC에서 발생되는 고열에 견디기 위하여 알루미늄 등의 소재가 사용되었으나, 본 실시예에 따라 효과적으로 IC의 발열을 줄일 수 있게 되면, TV의 베젤과 샤시를 플라스틱 소재로 형성하는 것도 가능하며, 이것은 제품의 경량화를 가능하게 하고, 기기의 폭을 줄일 수 있으며, 당연히 생산비용의 절감 효과를 가져올 수 있다.
Claims (14)
- 플렉서블 필름을 베이스 필름으로 사용하고, 디스플레이 기기에 사용되는 드라이버 IC용 반도체 패키지로서,
상기 베이스 필름 상에 형성되는 전극 패턴;
상기 전극 패턴과 전기적으로 연결되는 전도성 패드;
상기 전도성 패드를 통하여 상기 전극 패턴과 전기적으로 연결되고, 상기 전극 패턴 상에 장착되는 반도체 소자; 및
상기 반도체 소자와 전도성 패드를 밀폐시키고, 상기 반도체 소자로부터 발생되는 열을 방열시키기 위한 제 1 보호층;을 포함하고,
상기 제 1 보호층은, 상기 반도체 소자의 하부에 위치하는 언더필과, 상기 반도체 소자의 측면 및 상기 전극 패턴 상에 형성되는 사이드필과, 상기 반도체 소자의 상부면을 덮도록 형성되는 어퍼필을 포함하며,
상기 언더필과 상기 사이드필 및 상기 어퍼필은 동일한 물질로 이루어지는 것을 특징으로 하는 씨오에프형 반도체 패키지. - 제 1 항에 있어서,
상기 제 1 보호층은 상기의 방열을 위한 열전도성 물질과, 상기 전극 패턴과 전도성 패드 및 반도체 소자와 접착되도록 하는 접착 물질을 포함하는 방열 도료인 것을 특징으로 하는 씨오에프형 반도체 패키지. - 제 2 항에 있어서,
상기 열전도성 물질은 산화알루미늄, 산화철, 질화규소 및 지르코니아 중에서 선택되는 물질로 이루어지고,
상기 접착 물질은 에폭시 수지와 이미다졸(Imidazole)이 포함된 레진 구성물 또는 에폭시 수지와 아민(Amine)이 포함된 레진 구성물로 이루어지는 것을 특징으로 하는 씨오에프형 반도체 패키지. - 제 3 항에 있어서,
상기 열전도성 물질은 80~90 중량%를 함유하고, 상기 접착 물질은 1~10중량%를 함유하는 것을 특징으로 하는 씨오에프형 반도체 패키지. - 제 1 항에 있어서,
상기 사이드필은, 상기 언더필과 동일한 공정에 의하여 형성된 제 1 사이드필과, 상기 제 1 사이드필 상에 형성되는 제 2 사이드필로 이루어지는 것을 특징으로 하는 씨오에프형 반도체 패키지. - 제 1 항에 있어서,
상기 전극 패턴 상에 상기 전도성 패드로부터 이격되어 형성된 제 2 보호층을 더 포함하고,
상기 제 1 보호층은 상기 반도체 소자, 상기 전도성 패드 및 상기 제 2 보호층 사이의 공간을 밀폐시키고,
상기 제 1 보호층의 언더필은 상기 반도체 소자의 하부면과 접하여 형성되는 것을 특징으로 하는 씨오에프형 반도체 패키지. - 씨오에프에 탑재되는 반도체 소자를 포함하는 반도체 패키지를 제조하는 방법으로서,
플렉서블 필름으로 이루어진 베이스 필름 상에 기설정된 간격만큼 이격되도록 전극 패턴들을 형성하는 단계;
상기 베이스 필름 상에 언더필을 형성하기 위하여 상기 전극 패턴들 사이에서 노출되는 상기 베이스 필름 상부면에 방열 도료를 도포하는 단계;
상기 언더필이 상기 베이스 필름과 상기 반도체 소자 사이에 위치되도록 상기 전극 패턴들과 전기적으로 연결되는 전도성 패드들 및 상기 반도체 소자를 장착하는 단계; 및
상기 전도성 패드들 및 상기 반도체 소자를 밀폐시키고, 상기 반도체 소자의 측면과 상부면 상에 상기 반도체 소자로부터 발생되는 열을 방열시키기 위한 사이드필과 어퍼필을 각각 형성하기 위하여 상기 반도체 소자의 측면과 상부면 상에 상기 방열 도료를 도포하는 단계를 포함하는 것을 특징으로 하는 씨오에프형 반도체 패키지의 제조 방법. - 제 7 항에 있어서,
상기 방열 도료는, 열전도성 물질과, 상기 전극 패턴과 전도성 패드 및 반도체 소자와 접착되도록 하는 접착 물질을 포함하는 것을 특징으로 하는 씨오에프형 반도체 패키지의 제조 방법. - 제 8 항에 있어서,
상기 열전도성 물질은 산화알루미늄, 산화철, 질화규소 및 지르코니아 중에서 선택되는 물질로 이루어지고,
상기 접착 물질은 에폭시 수지와 이미다졸(Imidazole)이 포함된 레진 구성물 또는 에폭시 수지와 아민(Amine)이 포함된 레진 구성물로 이루어지는 것을 특징으로 하는 씨오에프형 반도체 패키지의 제조 방법. - 삭제
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Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140021243A KR101585756B1 (ko) | 2014-02-24 | 2014-02-24 | 씨오에프형 반도체 패키지 및 그 제조 방법 |
| PCT/KR2014/002814 WO2015125999A1 (ko) | 2014-02-24 | 2014-04-02 | 씨오에프형 반도체 패키지 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140021243A KR101585756B1 (ko) | 2014-02-24 | 2014-02-24 | 씨오에프형 반도체 패키지 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150099994A KR20150099994A (ko) | 2015-09-02 |
| KR101585756B1 true KR101585756B1 (ko) | 2016-01-14 |
Family
ID=53878491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140021243A KR101585756B1 (ko) | 2014-02-24 | 2014-02-24 | 씨오에프형 반도체 패키지 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR101585756B1 (ko) |
| WO (1) | WO2015125999A1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US11943995B2 (en) | 2020-12-08 | 2024-03-26 | Lx Semicon Co., Ltd. | Circuit driving element and display apparatus including the same |
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