KR20120040414A

KR20120040414A - 칩 온 필름 패키지 및 그 제조방법

Info

Publication number: KR20120040414A
Application number: KR1020100101819A
Authority: KR
Inventors: 백지흠; 이지행
Original assignee: 엘지이노텍 주식회사
Priority date: 2010-10-19
Filing date: 2010-10-19
Publication date: 2012-04-27
Also published as: KR101183184B1

Abstract

본 발명은 칩 온 필름(Chip On Flim) 패키지의 제조공정 및 그 구조에 관한 것으로, 특히 절연필름상에 스프로켓홀과 입출력단자패턴을 포함하는 회로패턴을 형성하는 1단계와 상기 절연필름의 전자소자칩 실장영역에 적어도 1 이상의 방열홀을 형성하는 2단계, 그리고 상기 회로패턴 면의 일부에 전자소자칩을 실장하고 몰딩하는 3단계 및 상기 방열홀 내부를 금속물질로 충진시켜 방열부재를 형성하는 4단계를 포함하여 이루어진다.
본 발명에 따르면, 칩 온 필름(Chip On Flim) 패키지의 제조 시, 전자소자칩의 실장 부위에 방열홀을 형성하고, 상기 방열홀을 금속물질로 충진시키는 방열부재를 구비하여, 전자소자칩에 발생하는 열을 효율적으로 외부로 발산시킴으로써, 칩의 온도는 낮추고 이를 통해 전자소자칩의 열에 의한 불량률을 현저하게 줄이는 효과가 있다.

Description

칩 온 필름 패키지 및 그 제조방법{Chip On Flim Package and Fabricating Method of the same}

본 발명은 칩 온 필름(Chip On Film; COF) 패키지 및 그 제조방법에 관한 것 이다.

반도체 패키지에는 여러 형태가 존재하고 있으나, 특히 내부 접속 방식으로 이너 리드 본딩(Inner Lead Bonding; ILB) 기술을 사용하는 등 독자적인 실장 방식으로 진보하여 온 기술이 탭(TAB; Tape Automated Bonding) 기술이다. 이러한 탭 기술 중 COF(Chip On Flim)는 디스플레이 등의 전자장비의 경박단소화 추세에 대응하기 위하여 새로운 형태로 개발된 것으로, TCP(패키지(Tape Carrier Package)와는 달리 디바이스홀(Divice Hole)이 없는 구조를 가지며, 기존의 TCP 제조공정을 그대로 적용하면서, TCP 보다 우수한 유연성(flexiblity)을 가지게 되는 장점이 구현되는바, 다양한 분야에 적용이 되고 있다.

칩 온 필름(Chip On Flim) 패키지의 경우에는 몰딩재(M)로 둘러싸인 반도체칩(10)이 실장 되는 영역의 하부의 텝 테이프(20) 영역(D)에 TCP 패키지에는 형성되는 디바이스 홀 영역이 형성되지 않는 구조를 구비하고 있는바, 어셈블리 후 패널과 PCB 부착 후 전기신호를 가하면 반도체칩 내에 열이 발생하게 되며, 이러한 열이 외부로 방출되지 못하여 반도체칩의 오작동 및 PCB의 온도가 상승하여 전자장비에 불량을 초래하게 되는 문제가 발생한다. 특히 칩 온 필름의 경우 COF에 플립 칩 본딩 방식을 유지하면서, 칩 내부에 열을 외부로 배출할 경로가 없는 관계로 칩에 발생하는 열을 방출하고자 하는 시도가 계속되고 있으나 기술적 난제로 인하여 한계에 부딪히고 있다.

본 발명은 상술한 과제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은 칩 온 필름(Chip On Flim) 패키지의 제조 시, 전자소자칩의 실장 부위에 방열홀을 형성하고, 상기 방열홀을 금속물질로 충진시키는 방열부재를 구비하여, 전자소자칩에 발생하는 열을 효율적으로 외부로 발산시킴으로써, 칩의 온도는 낮추고 이를 통해 전자소자칩의 열에 의한 불량률을 현저하게 줄이는 칩 온 필름 패키지를 제공하는 데 있다.

상술한 과제를 해결하기 위한 수단으로서, 본 발명은 절연필름상에 스프로켓홀과 입출력단자패턴을 포함하는 회로패턴을 형성하는 1단계; 상기 절연필름의 전자소자칩 실장영역에 적어도 1 이상의 방열홀을 형성하는 2단계; 상기 회로패턴 면의 일부에 전자소자칩을 실장하고 몰딩하는 3단계; 상기 방열홀 내부를 금속물질로 충진시켜 방열부재를 형성하는 4단계;를 포함하는 칩 온 필름(Chip On Flim) 패키지의 제조방법을 제공할 수 있도록 한다.

또한, 상기 1단계는, a 1) 절연성 필름에 스프로켓홀을 형성하는 제1펀칭 단계; a 2) 절연성 필름의 표면활성화처리 후, 포토리소그라피를 통해 회로패턴을 형성하는 단계; 를 포함하여 수행될 수 있도록 한다.

아울러, 상기 a 2)단계에서 형성된 회로패턴 면에 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층으로 도금처리층을 형성하는 표면처리 하는 공정을 더 포함하여 구성될 수 있다.

또한, 상기 3단계는, 상기 전자소자칩과 본딩되는 부분 이외의 회로패턴에 솔더레지스트층을 형성하는 공정을 더 포함하여 구성될 수 있다.

특히, 상술한 제조공정에서 본 발명은 상기 4단계를 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금으로 형성되는 금속페이스트를 상기 방열홀 내부로 충진시키는 단계로 구성할 수 있다.

상술한 제조공정에서 구현되는 칩 온 필름(Chip On Flim) 패키지의 구조는 다음과 같다.

구체적으로는, 활성 면에 적어도 1 이상이 형성되는 입/출력연결부를 구비하는 전자소자칩; 상기 입출력연결부에 대응되는 입출력단자패턴인 회로패턴을 구비하는 탭 테이프(TAB Tape); 상기 전자소자칩 실장영역에 대응되는 탭테이프에 적어도 1 이상의 방열 홀; 상기 방열홀에 충진되는 금속물질로 형성되는 방열부재;를 포함하여 형성될 수 있다.

또한, 이 경우 상술한 구조에서의 상기 방열부재는, 상기 방열홀 내부에 충진되는 다수의 방열블럭으로 형성되거나, 또는 상기 방열블럭을 지지하며, 상기 칩실장영역에 대응되는 위치의 텝테이프 하면에 형성되는 방열플레이트를 더 포함하여 구성될 수 있다.

이 경우 상기 방열부재는, Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금으로 형성될 수 있다.

아울러, 상기 회로패턴 상에는 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층으로 도금처리층을 더 포함하여 구성될 수 있다.

나아가 상기 전자소자칩과 본딩되는 부분 이외의 회로패턴에는 솔더레지스트로 형성되는 보호층을 더 포함하여 이루어질 수 있다.

또한, 상기 전자소자칩과 텝테이프의 이격공간 및 칩 주변 몰딩재로 충진될 수 있으며, 상기 몰딩재는 에폭시수지, 경화제를 포함하는 물질을 이용할 수 있다.

본 발명에 따르면, 칩 온 필름(Chip On Flim) 패키지의 제조 시, 전자소자칩의 실장 부위에 방열홀을 형성하고, 상기 방열홀을 금속물질로 충진시키는 방열부재를 구비하여, 전자소자칩에 발생하는 열을 효율적으로 외부로 발산시킴으로써, 칩의 온도는 낮추고 이를 통해 전자소자칩의 열에 의한 불량률을 현저하게 줄이는 효과가 있다.

도 1은 종래의 탭패키지의 문제점을 설명하기 위한 개념도 이다.
도 2a 및 도 2b, 도 3a 및 도 3b는 본 발명에 따른 칩 온 필름(Chip On Flim) 패키지의 제조공정 순서도 및 공정도를 도시한 것이다.
도 4는 본 발명에 따른 칩 온 필름(Chip On Flim) 패키지의 구조를 도시한 단면 개념도이다.

이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구성 및 작용을 구체적으로 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

본 발명에 따른 칩 온 필름(Chip On Flim) 패키지는 전자소자칩이 장착되는 영역의 텝테이프 부분에 미세 방열홀을 형성하고, 상기 방열홀에 열전달의 효율성을 증진시키는 열전달용 방열부재를 충진시켜 전자소자칩에서 발생하는 열을 패키지 외부로 효율적으로 방출할 수 있는 구조를 구비하는 것을 그 요지로 한다. 이하에서는 본 발명에 따른 칩 온 필름(Chip On Flim) 패키지의 제조공정도를 통해 본 발명의 구성 및 작용을 구체적으로 설명하기로 한다.

도 2a 및 도 2b는 본 발명에 따른 칩 온 필름(Chip On Flim) 패키지의 제조순서도 및 공정도를 도시한 것이다.

본 발명에 따른 제조공정은 크게 절연필름상에 스프로켓홀과 입출력단자패턴을 포함하는 회로패턴을 형성하는 1단계와 상기 절연필름의 전자소자칩 실장영역에 적어도 1 이상의 방열홀을 형성하는 2단계, 그리고 상기 회로패턴 면의 일부에 전자소자칩을 실장하고 몰딩하는 3단계 및 상기 방열홀 내부를 금속물질로 충진시켜 방열부재를 형성하는 4단계를 포함하여 이루어진다. 특히, 본 발명에서는 상기 방열홀을 통해 1차 전자소자칩의 방열을 유도하며, 방열의 효율을 극대화하기 위해 상기 방열홀을 금속물질로 충진하는 방열부재를 구현하는 것을 통해 2차 방열을 구현할 수 있는 기술을 구현하는 것을 공정의 특징으로 한다.

구체적으로는 상기 1단계는 다음과 같은 세부공정으로 이루어질 수 있다.

우선, S 1단계로 절연성 필름(110)에 1차 펀칭공정을 통해 노광 어라인(align)을 잡을 수 있는 기능성 홀일 스프로켓(sprocket)홀(120)을 형성한다. 본

공정이 하나의 패키지를 형성하는 공정으로 수행될 수 있으나, 일반적으로는 절연성 필름에 다수의 패키지를 형성할 수 있는 공정으로 수행됨이 일반적이며, 1차 펀칭공정은 이를 위해 하나의 절연성 필름 시트의 외각영역의 스프로켓(sprocket)(120)을 형성하는 공정이다.

다음으로, S 2단계로 상기 절연성 필름(110)상에 회로패턴(130)을 형성한다.

상기 회로패턴의 형성은 상기 절연성 필름상에 표면활성화처리를 수행한 후, 포토레지스트를 도포하고, 노광 현상, 에칭 공정을 통해 필요한 회로를 형성하고, 포토

레지스트를 박리하는 공정으로 수행될 수 있다. 이 경우 회로패턴의 형성영역 이외에 전자소자칩이 실장 될 수 있는 실장영역(P) 부분은 회로패턴이 형성되지 않는다.

이후, 상기 2단계는 다음과 같은 공정으로 수행될 수 있다.

즉, S 3단계로서 2차 펀칭 공정이 수행되는 공정으로, 상기 실장영역 부분에 미세한 방열 홀(140)을 펀칭을 통해 형성하는 공정이다. 이 단계의 공정은 상술한 바처럼, 다수의 패키지용 텝테이프가 형성하는 경우, 각각의 텝테이프가 될 영역에 스프로켓 홀을 형성하는 이 2차 펀칭공정에서 스프로켓 홀을 형성하는 공정과 동시에 상기 실장영역(P)에 미세 방열홀을 형성하는 공정으로 수행될 수도 있다. 이후에는 상술한 회로패턴 면에 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층으로 도금처리를 하여 칩과 본딩이 가능하도록 표면처리를 수행하는 공정이 더 수행될 수 있다.

이후, S 4단계로 본딩을 위한 회로패턴면(131) 이외의 표면에는 솔더레지스트(150)를 도포하는 공정이 수행될 수 있으며(S 41), 이후 어셈블리 공정에서 전자소자칩(160)과 상기 회로패턴면(131)과의 본딩을 실시한다(S 42)(3단계).

이후, 상기 전자소자칩 주위를 몰딩재(170)로 몰딩작업을 실시한다(S 43). 이때 사용되는 몰딩재는 상기 방열 홀(140)을 통해 외부로 누출되지 않을 정도의 점도를 구비한 물질을 사용함이 바람직하다. 일례로는 상기 몰딩재는 에폭시수지, 경화제를 포함하는 일정한 점도를 가진 액상의 포팅물질이 이용될 수 있다.

이후, 상기 4단계의 공정으로서 상기 방열홀(140)에 금속물질을 충진하여 방열부재를 구현하는 공정이 수행된다.

도 3a 및 도 3b를 참조하면, 이는 본 발명에 따른 방열홀에 금속물질을 충진하여 방열부재를 구현하는 공정을 설명한 공정개념도이다.

도 3a에 도시된 것과 같이, 본 발명에 따른 방열부재는 상기 방열홀(140)의 내부에 스크린마스크(M)를 매개로 금속페이스트(P)를 도포하고, 스퀴즈(S)를 통해 방열홀(140) 내부로 상기 금속물질을 삽입시키는 공정으로 구현될 수 있다. 이 경우 상기 금속물질은 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금으로 형성되는 금속페이스트를 이용할 수 있으며, 더욱 바람직하게는 실버페이스트를 이용할 수 있다. 또는, 은(Ag), Ag/Pd합금을 이용하거나, 은(Ag), 크롬(Cr), 은과 크롬의 혼합물, 구리(Cu), 주석(Sn), 베릴륨(Be), 니켈(Ni) 및 팔라듐(Pd), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 코발트(Co), 금(Au) 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용할 수 도 있다.

또는, 도 3b에 도시된 것과 같이, 토출기(X)를 이용하여 금속물질(P)를 방열홀 내부로 삽입시키는 도트 타입(Dottint type) 공정으로 방열부재를 구현할 수도 있다.

도 4는 이러한 공정에 의해 구현된 본 발명에 따른 칩 온 필름(Chip On Flim) 패키지의 구조를 도시한 요부단면 개념도이다.

이를 참조하여 본 제조공정에 따른 칩 온 필름(Chip On Flim) 패키지의 구조를 설명하기로 한다.

본 발명에 따른 패키지는 절연성 필름인 텝테이프(110)의 활성 면에 적어도 1 이상이 형성되는 입/출력연결부를 구비하는 전자소자칩(160)을 구비하며, 입출력연결부에 대응되는 입출력단자패턴인 회로패턴을 구비하는 탭 테이프(TAB Tape)(110)에 구현되는 상기 전자소자칩 실장영역에 대응되는 적어도 1 이상의 방열 홀(140), 그리고 상기 방열홀에 충진되는 금속물질로 형성되는 방열부재(H)를 포함하는 구조로 형성된다.

특히, 상기 방열부재(H)는 상기 방열홀(140) 내부에 충진되는 다수의 방열블럭(141)만으로 구성되거나, 또는 상기 방열블럭(141)을 지지하며, 상기 칩실장영역에 대응되는 위치의 텝테이프 하면에 형성되는 방열플레이트(142)를 더 포함하여 형성되는 구조로 구현될 수 있다.

본 발명에서 상기 방열홀은 전자소자칩에서의 열을 외부로 발산하는 역할을 수행하는 한편, 상기 방열홀에서의 열전달을 효율적으로 구현하기 위한 방열부재(H)를 구비하여 열전달효율을 크게 증진시킬 수 있게 된다. 특히 상기 방열블럭(141)을 지지하는 방열플레이트(142)의 구성은 열전달효율을 더욱 증진시키는 한편, 칩 하부를 지지하는 지지부재의 기능을 수행할 수 있게 된다.

상기 방열블럭(141) 또는 방열플레이트(142)는 금속물질(금속페이스트)가 이용될 수 있으며, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금으로 형성될 수 있다. 물론, 금속물질이 여기에 한정되는 것은 아니며, 이 이외에도 다양한 물질이 적용될 수 있다.

이를 테면, 금속페이스트로서 은(Ag), Ag/Pd합금을 이용하거나, 은(Ag), 크롬(Cr), 은과 크롬의 혼합물, 구리(Cu), 주석(Sn), 베릴륨(Be), 니켈(Ni) 및 팔라듐(Pd), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W)이 이용될 수 있다. 또는, 알루미늄 또는 티타늄 미분에 알루미늄(Al), 갈륨(Ga), 붕소(B) 중 단독 또는 2종 이상이 일정량 첨가된 페이스트도 이용될 수 있다.

또는, 금속페이스트의 다른 예로 전도성 세라믹재가 이용될 수도 있다. 이를 테면, 일반식 XaY1-aZO b 또는 (X1-aYa)2ZO b 로 나타내는 산화물 세라믹재로서, 여기서 0＜a＜1, 3 b＜4 이며, X는 Ba, Ca, Sr 및 Mg의 그룹으로부더 선택된 적어도 하나의 원소이며, Y는 Sc, Y, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu의 그룹으로부터 선택된 적어도 하나의 원소이며, 또한 Z는 Cu,Ag 및 Au의 그룹으로부터 선택된 적어도 하나의 원소인 티타늄 또는 실리콘 결합체를 의미한다.

또는, 방열홀 내부에 접합성 및 소결성을 향상시키기 위하여 몰리브데늄(Mo) 44 - 68 중량 %, 텅스텐(W) 12 - 36 중량 %, 망간(Mn) 3 - 15 중량 %, 산화규소(SiO2) 3- 15 중량 %, 산화티탄(TiO2) 0.5 - 2 중량 %의 비율로 혼합된 페이스트를 이용할 수도 있다.

나아가, 상술한 구조에서 상기 회로패턴(131) 상에는 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층으로 도금처리층을 더 포함하여 회로를 보호할 수 있도록 함이 바람직하다. 나아가, 상기 전자소자칩(160)과 본딩되는 회로패턴(131) 영역 이외의 회로패턴에는 솔더레지스트(150)로 형성되는 보호층을 더 포함하여 이루어질 수 있다.

아울러,상기 전자소자칩과 텝테이프의 이격공간 및 칩 주변은 몰딩재(170)로 충진시킬 수 있으며, 상기 몰딩재는 에폭시수지, 경화제를 포함하는 물질로 형성될 수 있다. 이를 테면, 이러한 몰딩재의 일례로는, 액체 에폭시수지와 방향족화합물을 포함하는 경화제, 촉진제의 혼합물을 이용할 수 있다. 이 경우 경화제는 적어도 2개의 히드록실기와 적어도 1개의 카르복실기를 갖는 다히드록시 방향족 화합물로 이루어진 물질이 적용될 수 있으며, 구체적으로는 2, 3-디히드록시벤조산;2,4-디히드록시벤조산; 2,5-디히드록시벤조산; 3,4-디히드록시벤조산; 갈산; 1,4-디히드록시-2-나프토산; 3,5-디히드록시-2-나프토산; 페놀프탈린; 디페놀산 및 이들의 혼합물로 이루어진 군으로부터 선택되는 조성물로 구성될 수 있다.

또한, 본발명에 따른 몰딩재는 상술한 경화제 이외에도 전기적으로 비전도성인 충전제 또는 용융실리카 또는 결정질 실리카 등의 무기 충전제를 포함하여 구성될 수도 있다.다른 일례로는, 본 발명에 따른 몰딩재는 액체 에폭시수지에 액체 알킬화디아미노디페닐메탄, 에폭시화 폴리부타디엔 및 무기충전제의 혼합물을 이용할 수 있다.

본 발명에 따른 상기 구조의 방열홀을 구비한 COF는 칩에서 발생하는 열을 효율적으로 발산하여 전체적인 전자장비의 열로 인한 오작동 및 불량을 현저하게 감소시킬 수 있는 장점이 구현되게 된다.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

110: 절연성필름(텝테이프)
120: 스프로켓홀
130: 회로패턴
140: 방열홀
141: 방열블럭
142: 방열플레이트
150: 솔더레지스트
160: 전자소자칩
170: 몰딩재
H: 방열부재
X: 토출기
G, P: 금속물질 or 금속페이스트
S: 스퀴즈

Claims

절연필름상에 스프로켓홀과 입출력단자패턴을 포함하는 회로패턴을 형성하는 1단계;
상기 절연필름의 전자소자칩 실장영역에 적어도 1 이상의 방열홀을 형성하는 2단계;
상기 회로패턴 면의 일부에 전자소자칩을 실장하고 몰딩하는 3단계;
상기 방열홀 내부를 금속물질로 충진시켜 방열부재를 형성하는 4단계;
를 포함하는 칩 온 필름(Chip On Flim) 패키지의 제조방법.
청구항 1에 있어서,
상기 1단계는,
a 1) 절연성 필름에 스프로켓홀을 형성하는 제1펀칭 단계;
a 2) 절연성 필름의 표면활성화처리 후, 포토리소그라피를 통해 회로패턴을형성하는 단계;
를 포함하여 수행되는 칩 온 필름(Chip On Flim) 패키지의 제조방법.
청구항 2에 있어서,
상기 a 2)단계에서 형성된 회로패턴 면에 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층으로 도금처리층을 형성하는 표면처리하는 공정을 더 포함하는 칩 온 필름(Chip On Flim) 패키지의 제조방법.
청구항 2에 있어서,
상기 3단계는, 상기 전자소자칩과 본딩되는 부분 이외의 회로패턴에 솔더레지스트층을 형성하는 공정을 더 포함하는 칩 온 필름(Chip On Flim) 패키지의 제조방법.
청구항 1 내지 4 중 어느 한 항에 있어서,
상기 4단계는,
금속페이스트를 상기 방열홀 내부로 충진시키는 단계인 칩 온 필름(Chip On Flim) 패키지의 제조방법.
활성 면에 적어도 1 이상이 형성되는 입/출력연결부를 구비하는 전자소자칩;
상기 입출력연결부에 대응되는 입출력단자패턴인 회로패턴을 구비하는 탭 테이프(TAB Tape);
상기 전자소자칩 실장영역에 대응되는 탭테이프에 적어도 1 이상의 방열 홀;
상기 방열홀에 충진되는 금속물질로 형성되는 방열부재;
를 포함하는 특징으로 하는 칩 온 필름(Chip On Flim) 패키지.
청구항 6에 있어서,
상기 방열부재는,
상기 방열홀 내부에 충진되는 다수의 방열블럭으로 형성되는 칩 온 필름(Chip On Flim) 패키지.
청구항 7에 있어서,
상기 방열부재는,
상기 방열블럭을 지지하며, 상기 칩실장영역에 대응되는 위치의 텝테이프 하면에 형성되는 방열플레이트를 더 포함하여 구성되는 칩 온 필름(Chip On Flim) 패키지.
청구항 7 또는 8에 있어서,
상기 방열부재는,
은(Ag), Ag/Pd합금을 이용하거나, 은(Ag), 크롬(Cr), 은과 크롬의 혼합물, 구리(Cu), 주석(Sn), 베릴륨(Be), 니켈(Ni) 및 팔라듐(Pd), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 코발트(Co), 금(Au) 중 어느 하나 또는 이들의 이원, 삼원 합금으로 형성되는 칩 온 필름(Chip On Flim) 패키지.
청구항 9에 있어서,
상기 회로패턴 상에는 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층으로 도금처리층을 더 포함하는 칩 온 필름(Chip On Flim) 패키지.
청구항 9에 있어서,
상기 전자소자칩과 본딩되는 부분 이외의 회로패턴에는 솔더레지스트로 형성되는 보호층을 더 포함하여 이루어지는 것을 특징으로 하는 칩 온 필름(Chip On Flim) 패키지.
청구항 9에 있어서,
상기 전자소자칩과 텝테이프의 이격공간 및 칩 주변이 몰딩재로 충진된 것을 특징으로 하는 칩 온 필름(Chip On Flim) 패키지.
청구항 12에 있어서,
상기 몰딩재는 에폭시수지, 경화제를 포함하는 것을 특징으로 하는 칩 온필름(Chip On Flim) 패키지.