WO2015075985A1 - 半導体装置およびその書き込み方法 - Google Patents

半導体装置およびその書き込み方法 Download PDF

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    • G11C2213/53—Structure wherein the resistive material being in a transistor, e.g. gate

Definitions

  • the present invention relates to a semiconductor device including a memory transistor.
  • memory transistor an element having a transistor structure (hereinafter referred to as “memory transistor”) as a memory element that can be used as a ROM (read only memory).
  • Patent Document 1 discloses a nonvolatile memory transistor having a MOS transistor structure. In this memory transistor, writing is performed by applying a high electric field to the gate insulating film to cause dielectric breakdown.
  • Patent Document 2 discloses a memory transistor using a change in threshold voltage caused by applying a predetermined write voltage to the gate.
  • Patent Document 3 by the present applicant proposes a novel nonvolatile memory transistor capable of reducing power consumption as compared with the prior art.
  • This memory transistor uses a metal oxide semiconductor in an active layer (channel), and can irreversibly change to a resistor state showing ohmic resistance characteristics regardless of the gate voltage due to Joule heat generated by a drain current.
  • the voltage for writing can be made lower than the voltage in Patent Documents 1 and 2. Note that in this specification, the operation of changing the metal oxide semiconductor of the memory transistor to the resistor state is referred to as “writing”.
  • reading an operation of reading a current flowing between the drain and the source from the memory transistor is referred to as “reading”, and a current read from the memory transistor is referred to as “reading current”.
  • This memory transistor does not operate as a transistor because a metal oxide semiconductor becomes a resistor after writing.
  • the memory transistor is also referred to as a “memory transistor” even after being changed to a resistor.
  • names of a gate electrode, a source electrode, a drain electrode, an active layer, a channel region, and the like constituting a transistor structure are used.
  • Patent Document 3 describes that a memory transistor is formed on, for example, an active matrix substrate of a liquid crystal display device.
  • An object of the embodiment of the present invention is to increase the read operation margin of the sense amplifier by suppressing the decrease in the read current from the memory transistor, thereby ensuring the reliability of the semiconductor device.
  • a semiconductor device includes at least one memory cell and a write control circuit that controls writing to the at least one memory cell, wherein the at least one memory cell includes an active metal oxide.
  • the memory transistor irreversibly from a semiconductor state in which the drain current Ids depends on the gate-source voltage Vgs to a resistor state in which the drain current Ids does not depend on the gate-source voltage Vgs.
  • the write control circuit is configured to satisfy Vgs ⁇ Vds + Vth when the threshold voltage of the memory transistor is Vth and the drain-source voltage of the memory transistor is Vds.
  • Drain electrode, source By controlling the voltage applied to the electrode and the gate electrode, and is configured to perform writing to the memory transistor.
  • the at least one memory cell is a plurality of memory cells
  • the plurality of memory cells include a memory cell including the memory transistor S in the semiconductor state and a memory transistor R in the resistor state. Including a memory cell.
  • the metal oxide includes a first metal element
  • the active layer of the memory transistor R includes more of the first metal element in a metal state than the active layer of the memory transistor S. Including.
  • the first metal element in the metal state is present more on the drain side than on the source side in the channel region in the active layer.
  • the memory transistor includes a gate electrode, the active layer, a first insulating layer disposed between the gate electrode and the active layer, and a side opposite to the first insulating layer. And the second insulating layer is in contact with the surface of the active layer, and the first metal element in the metal state is in contact with the active layer and the second insulating layer. Present at the interface with the layer.
  • the first metal element in the metal state is present in the active layer.
  • the metal oxide includes at least In, and the first metal element in the metal state is In.
  • the active layer of the memory transistor R includes more voids than the active layer of the memory transistor S.
  • the active layer of the memory transistor R includes a void existing in the vicinity of the drain electrode.
  • the composition of the metal oxide differs between the channel region in the active layer of the memory transistor R and the channel region in the active layer of the memory transistor S.
  • the active layer includes a first metal element and a second metal element, and the first metal element has a higher standard electrode potential than the second metal element, and the memory transistor R
  • the content of the second metal element in the ionic state with respect to the entire metal element in the ionic state included in the active layer of the active layer of the memory transistor S is the ionic state relative to the entire metal element in the ionic state included in the active layer of the memory transistor S. It is larger than the content rate of the second metal element.
  • the active layer includes a first metal element and a second metal element, and the first metal element has a higher standard electrode potential than the second metal element, and the memory transistor R
  • the content of the first metal element in the ionic state relative to the entire metal element in the ionic state included in the active layer of the active layer of the memory transistor S is the ionic state relative to the entire metal element in the ionic state included in the active layer of the memory transistor S. It is smaller than the content rate of the first metal element.
  • the metal oxide includes at least In and Ga, the first metal element is In, and the second metal element is Ga.
  • the metal oxide includes In, Ga, and Zn.
  • the metal oxide includes a crystalline portion.
  • no organic insulating film is formed above the active layer of the memory transistor.
  • the electronic device includes any one of the semiconductor devices described above.
  • a writing method is a writing method of a semiconductor device including a memory cell, wherein the memory cell includes a memory transistor having an active layer including a metal oxide, and the memory transistor includes a drain current.
  • the drain current Ids can be irreversibly changed from a semiconductor state in which Ids depends on the gate-source voltage Vgs to a resistor state in which the drain current Ids does not depend on the gate-source voltage Vgs.
  • the present invention since writing is performed on the memory transistor in the linear region of the memory transistor, uniform Joule heat is generated between the drain and source of the memory transistor, and the composition of the metal oxide is between the drain and source. Change uniformly. As a result, the decrease in the read current is suppressed, the read operation margin of the sense amplifier can be increased, and the reliability of the semiconductor device can be ensured.
  • FIG. 4A is a diagram illustrating a single memory cell constituting the memory circuit 3001 in the first embodiment
  • FIG. 4B is a block diagram illustrating the configuration of the memory circuit 3001.
  • FIG. 4A is a plan view of an active matrix substrate 1002 according to the first embodiment
  • FIG. 4A is a plan view of an active matrix substrate 1002 according to the first embodiment
  • FIG. 4B is a cross-sectional view illustrating a display device 2001 using the active matrix substrate 1002.
  • 2 is a diagram illustrating a block configuration of a liquid crystal display device 2001.
  • FIG. FIGS. 4A to 4D are schematic views showing configurations of memory cells constituting the nonvolatile memory devices 60a to 60c, a pixel circuit of the liquid crystal display device 2001, a gate driver 76, and one stage of the gate driver 76, respectively.
  • It is. 4A and 4B are process diagrams for explaining a manufacturing method of the semiconductor device (active matrix substrate 1002) according to the first embodiment, in which FIGS. 4A and 4B are cross-sectional views and FIG.
  • FIGS. 4A and 4B are process diagrams for explaining a manufacturing method of the semiconductor device (active matrix substrate 1002) according to the first embodiment, in which FIGS. 4A and 4B are cross-sectional views and FIG. 4A and 4B are process diagrams for explaining a manufacturing method of the semiconductor device (active matrix substrate 1002) according to the first embodiment, in which FIGS. 4A and 4B are cross-sectional views and FIG. 4A and 4B are process diagrams for explaining a manufacturing method of the semiconductor device (active matrix substrate 1002) according to the first embodiment, in which FIGS. 4A and 4B are cross-sectional views and FIG.
  • FIG. 1A and 1B are a circuit block diagram illustrating a semiconductor device (integrated circuit) 2002 according to the first embodiment and a cross-sectional view illustrating a part of the semiconductor device.
  • (A) is a diagram showing Ids-Vgs characteristics in the initial state (semiconductor state) of the memory transistor 10A
  • (b) is a diagram showing Ids-Vds characteristics in the initial state of the memory transistor 10A.
  • (A) is a figure which shows the Ids-Vgs characteristic in the resistor body state of the memory transistor 10A
  • (b) is a figure which shows the Ids-Vds characteristic in the resistor body state of the memory transistor 10A.
  • FIG. 10 is a diagram showing the Ids-Vgs characteristics of the memory transistor 10A before and after writing in an overlapping manner. It is a figure which shows the relationship between the differential resistance (dVds / dIds, unit: ohm micrometer) of the memory transistor 10A before and behind writing, and the drain voltage Vds. It is a figure which shows an example of the relationship between the writing time (unit: m second) of memory transistor 10A, and unit drain current (unit: A / micrometer).
  • FIG. 4 is a process diagram for explaining a method for manufacturing a semiconductor device (active matrix substrate 1003) of a second embodiment, wherein (a) and (b) are sectional views, and (c) are top views.
  • FIG. 4 is a process diagram for explaining a method for manufacturing a semiconductor device (active matrix substrate 1003) of a second embodiment, wherein (a) and (b) are sectional views, and (c) are top views.
  • FIG. 4 is a process diagram for explaining a method for manufacturing a semiconductor device (active matrix substrate 1003) of a second embodiment, wherein (a) and (b) are sectional views, and (c) are top views.
  • FIG. 4 is a process diagram for explaining a method for manufacturing a semiconductor device (active matrix substrate 1003) of a second embodiment, wherein (a) and (b) are sectional views, and (c) are top views.
  • FIG. 4 is a process diagram for explaining a method for manufacturing a semiconductor device (active matrix substrate 1003) of a second embodiment, wherein (a) and (b) are sectional views, and (c) are top views.
  • (A) And (b) is the top view and sectional drawing which show 10 A of memory transistors in the semiconductor device of 3rd Embodiment, respectively.
  • FIG. 4 is a process diagram for explaining a method for manufacturing a semiconductor device (active matrix substrate 1003) of a second embodiment, wherein (a) and (b) are sectional views, and (c) are top views.
  • (A) And (b) is the top view and sectional drawing which show 10 A of memory transistors in the semiconductor device of 3rd Embodiment, respectively.
  • FIG. 4 is a process diagram for explaining a method for manufacturing a semiconductor device (active matrix substrate 1004) of a third embodiment, wherein (a) and (b) are cross-sectional views, and (c) are top views.
  • FIG. 4 is a process diagram for explaining a method for manufacturing a semiconductor device (active matrix substrate 1004) of a third embodiment, wherein (a) and (b) are cross-sectional views, and (c) are top views.
  • FIG. 4 is a process diagram for explaining a method for manufacturing a semiconductor device (active matrix substrate 1004) of a third embodiment, wherein (a) and (b) are cross-sectional views, and (c) are top views.
  • (A) And (b) is the top view and sectional drawing which illustrate the structure of the other memory transistor in embodiment by this invention.
  • (A)-(c) is sectional drawing which illustrates the structure of the other semiconductor device in embodiment by this invention. It is a figure which shows typically the state of the metal oxide of the memory transistor after writing in a linear area
  • the present inventor has repeatedly studied the condition of the write voltage for suppressing the decrease in the read current from the memory transistor in the semiconductor device including the memory transistor disclosed in Patent Document 3. Specifically, the inventor examined the relationship between the gate-source voltage Vgs of the memory transistor, the drain-source voltage Vds, the threshold voltage Vth of the memory transistor, and the read current at the time of writing.
  • FIG. 1 shows the relationship between the write voltage Vds, the gate voltage Vgs, the threshold voltage Vth of the memory transistor, and the read current.
  • the horizontal axis indicates the voltage value obtained from Vgs ⁇ Vds ⁇ Vth, and the vertical axis indicates the value of read current per unit channel width (A / ⁇ m).
  • the “linear region” and the “nonlinear region” can be confirmed in the electrical characteristics of a general transistor (the relationship between the drain-source voltage Vds and the drain current Ids).
  • the “linear region” is a region where the drain current Ids changes according to the change of the drain-source voltage Vds, and the “saturation region” is the drain without depending on the change of the drain-source voltage Vds. This is a region where the current Ids is substantially constant.
  • Vds it is known that a region satisfying Vds ⁇ Vgs ⁇ Vth is a linear region, and a region satisfying Vds> Vgs ⁇ Vth is a saturation region.
  • a linear region and a saturated region are distinguished from each other with Vgs-Vth as a boundary depending on the magnitude relationship between Vds and Vgs-Vth. Therefore, in FIG. 1, a region where Vgs ⁇ Vds ⁇ Vth ⁇ 0 represents a linear region, and a region where Vgs ⁇ Vds ⁇ Vth ⁇ 0 represents a saturated region.
  • the drain-source voltage Vds at the time of writing is set to 20 to 30 V, and after writing in the linear region, the drain-source voltage Vds is set to 10 V and the gate-source voltage at the time of reading.
  • the result of measuring the read current with Vgs set to ⁇ 10 V is plotted with “ ⁇ ”.
  • the drain-source voltage Vds at the time of writing is set to 20 to 30 V, and after writing in the saturation region, the drain-source voltage Vds is set to 10 V and the gate-source voltage Vgs is set at the time of reading.
  • the result of measuring the read current with -10V set is plotted with " ⁇ ".
  • the voltage Vds at the time of reading is not limited to 10V, and the voltage Vgs is not limited to -10V. From the viewpoint of low power consumption, it is preferable that the voltages Vds and Vgs are small. For example, the voltage Vds can be set to 0.1V.
  • the present inventor has found the condition of the write voltage that can suppress the decrease in the read current from the memory transistor, and has reached the present invention.
  • a first embodiment of a semiconductor device includes a first thin film transistor and a second thin film transistor on the same substrate.
  • the first thin film transistor is a memory transistor that functions as a memory element.
  • the second thin film transistor is a transistor that does not function as a memory element and forms a circuit. In this specification, such a transistor is referred to as a “circuit transistor” and is distinguished from a memory transistor.
  • FIG. 2A is a cross-sectional view showing a memory transistor (first thin film transistor) 10A and a circuit transistor (second thin film transistor) 10B in the semiconductor device 1001 of this embodiment.
  • 2B and 2C are plan views of the memory transistor 10A and the circuit transistor 10B, respectively.
  • FIG. 2A shows a cross-sectional structure taken along line I-I ′ in FIG. 2B and line II-II ′ in FIG.
  • the semiconductor device 1001 includes a substrate 1, a memory transistor 10 ⁇ / b> A supported on the substrate 1, and a circuit transistor 10 ⁇ / b> B supported on the substrate 1.
  • the circuit transistor 10B may be any circuit element that constitutes a circuit, and its application is not limited. Further, these transistors 10A and 10B may have active layers (oxide semiconductor layers) 7A and 7B containing a common metal oxide.
  • the memory transistor 10A can be irreversibly changed from a state where the drain current Ids depends on the gate voltage Vgs (referred to as a semiconductor state) to a state where the drain current Ids does not depend on the gate voltage Vgs (referred to as a resistor state). It is a non-volatile memory element.
  • the drain current Ids is a current flowing between the drain and the source of the memory transistor 10A, and the gate voltage Vgs is a voltage between the gate and the source.
  • the above state change occurs, for example, when a predetermined write voltage Vds is applied between the drain and source of the memory transistor 10A in the semiconductor state (initial state).
  • Vds write voltage
  • a current flows through a portion (channel region) 7cA where the channel is formed in the active layer 7A, and Joule heat is generated.
  • This Joule heat reduces the resistance of the channel region 7cA in the active layer 7A.
  • a resistor state having an ohmic resistance characteristic is obtained without depending on the gate voltage Vgs.
  • the semiconductor device 1001 may include a plurality of memory transistors 10A.
  • writing is performed in a linear region.
  • the plurality of memory transistors 10A after the writing include, for example, a memory transistor S in a semiconductor state and a memory transistor R in a resistor state.
  • the memory transistor R is a write target, and the memory transistor S is not a write target.
  • composition of metal oxide> As a result of analyzing the composition in the metal oxide of the memory transistor before and after writing, the present inventor confirmed that the metal oxide of the memory transistor was changed by writing. Hereinafter, an example of the analysis result will be described.
  • a memory transistor including a metal oxide containing In (indium), Ga (gallium), and Zn (zinc) was used. Mainly, the composition (before and after writing) of the metal oxide near the center of the channel region was analyzed.
  • the composition analysis of the metal oxide can be performed using, for example, Auger electron spectroscopy.
  • the “content ratio” of the metal element in this specification is defined.
  • the “content ratio” of a metal element means the ratio of each metal element in an ionic state to the entire metal element in an ionic state contained in the active layer. In the sample used for analysis, before writing, it was confirmed that the In content was 0.29, the Ga content was 0.33, and the Zn content was 0.37 near the center of the channel region. It was.
  • the In content is 0.10
  • the Ga content is 0.54
  • the Zn content is 0.35 near the center of the channel region. It was confirmed. Thereby, the content of In in the ionic state of the active layer after writing is smaller than the content of In in the ionic state of the active layer before writing, and the content of Ga in the ionic state of the active layer after writing is It was found that the ionic state Ga content of the active layer before writing increased.
  • the present inventor has examined the analysis results and obtained the following knowledge.
  • the obtained knowledge will be described with reference to FIG.
  • FIG. 30 schematically shows the state of the metal oxide of the memory transistor after writing in the linear region.
  • the active layer in the memory transistor R contains more In in the metal state than the active layer in the memory transistor S. The reason for this is currently being elucidated, but it is considered that the bond between In and oxygen was weakened by Joule heat, and part of the oxygen bonded to In diffused outside the channel region.
  • the active layer in the memory transistor R contains more voids than the active layer in the memory transistor S.
  • the active layer in the memory transistor R includes a void that exists in the vicinity of the drain electrode. This is considered to be caused by precipitation of metal In and oxygen deficiency.
  • composition of the metal oxide differs between the channel region in the active layer of the memory transistor R and the channel region in the active layer of the memory transistor S. The reason for this is considered that Joule heat and electromigration occurred in the channel region.
  • the ionic state Ga content in the active layer of the memory transistor R is larger than the ionic state Ga content in the active layer of the memory transistor S.
  • the content of In in the ionic state in the active layer of the memory transistor R is smaller than the content of In in the ionic state in the active layer of the memory transistor S.
  • the reason for this is considered to be that the bond between In and oxygen is weakened by Joule heat, and a part of In is precipitated as In in a metallic state.
  • the reason why the read current from the memory transistor increases when writing in the linear region is that the metal layer In is deposited in the entire active layer, particularly in the entire channel region. This is thought to be due to the decrease in electrical resistivity.
  • the active layer of the memory transistor R contains Ga in an ionic state. It is considered that the rate is the largest and the content of In in the ionic state is the smallest (Ga> Zn> In).
  • the above shows an analysis result of the composition of the metal oxide which is a ternary oxide of In, Ga, Zn as an example.
  • the metal oxide is, for example, a ternary oxide of In, Ga, Sn. Similar analysis results can be obtained in some cases or in the case of a binary oxide of In and Zn.
  • the metal oxide contains two or more kinds of metal elements, it is considered that the metal element having the higher standard electrode potential is likely to precipitate as a metal in the metal oxide.
  • the lower the standard electrode potential the more easily the metal element is ionized and oxidized.
  • the active layer includes the first metal element and the second metal element, and the first metal element has a higher standard electrode potential than the second metal element, the first metal element It is easier to change from an ionic state to a metal state than the second metal element.
  • the active layer of the memory transistor R may contain more first metal element in the metal state than the active layer of the memory transistor S.
  • the first metal element in the metal state is present more on the drain side than on the source side in the channel region, and may also be present at the interface between the active layer and the second insulating layer (protective film) and inside the active layer. .
  • the content ratio of the second metal element in the ionic state in the active layer of the memory transistor R is larger than the content ratio of the second metal element in the ionic state in the active layer of the memory transistor S.
  • the content ratio of the first metal element in the ionic state in the active layer may be smaller than the content ratio of the first metal element in the ionic state in the active layer of the memory transistor S.
  • the memory transistor 10A includes an active layer 7A including an oxide semiconductor, a gate electrode 3A, a gate insulating film 5 disposed between the active layer 7A and the gate electrode 3A, and the gate insulating film 5 and the active layer 7A. Another insulating film (not shown) in contact with the surface of the active layer 7A located on the opposite side of the interface, a source electrode 9sA disposed so as to contact a part of the active layer 7A, and another one of the active layer 7A A drain electrode 9dA arranged so as to be in contact with the portion.
  • the active layer 7 ⁇ / b> A When viewed from the normal direction of the substrate 1, at least a part of the active layer 7 ⁇ / b> A is disposed so as to overlap the gate electrode 3 ⁇ / b> A through the gate insulating film 5.
  • the active layer 7A, the source electrode 9sA, and the drain electrode 9dA need only be electrically connected, and may not be in direct contact.
  • a region in contact with the source electrode 9sA (or a region electrically connected) is a “source contact region”
  • a region in contact with the drain electrode 9dA (or a region electrically connected) is a “drain contact region”. Called.
  • a region overlapping the gate electrode 3A and the gate insulating film 5 and located between the source contact region and the drain contact region in the active layer 7A is the channel region 7cA. Become.
  • the entire active layer 7A overlaps the gate electrode 3A, and the active layer 7A is in direct contact with the source electrode 9sA and the drain electrode 9dA.
  • the channel length of the memory transistor 10A corresponds to the length of the gap portion between the source electrode 9sA and the drain electrode 9dA on the active layer 7A in the channel direction when viewed from the normal direction of the substrate 1.
  • the channel width corresponds to the length of the gap portion in the direction orthogonal to the channel direction.
  • the drain electrode 9dA when viewed from the normal direction of the substrate 1, one of the drain electrode 9dA and the source electrode 9sA (here, the drain electrode 9dA) has a recess on the active layer 7A.
  • the other electrode here, the source electrode 9sA
  • the channel region 7cA located between the source electrode 9sA and the drain electrode 9dA has a U shape.
  • the width of the gap portion positioned between the source electrode 9sA and the drain electrode 9dA is the channel length.
  • the length of a line in the channel region 7cA in which the distance from the source electrode 9sA and the distance from the drain electrode 9dA are equal to each other (divided into two equal parts of the separation distance on the active layer 7A between the source electrode 9sA and the drain electrode 9dA).
  • the length of the line connecting the points) is the channel width.
  • the circuit transistor 10B includes an active layer 7B, a gate electrode 3B, a gate insulating film 5 positioned between the active layer 7B and the gate electrode 3B, and a source electrode disposed in contact with a part of the active layer 7B. 9 sB, and a drain electrode 9 dB disposed so as to be in contact with another part of the active layer 7A.
  • the active layer 7B may include an oxide semiconductor common to the active layer 7A.
  • the gate electrode 3B is disposed so as to overlap at least a part of the active layer 7B.
  • the active layer 7B has a source contact region in contact with (or electrically connected to) the source electrode 9sB, and a drain contact region in contact with (or electrically connected to) the drain electrode 9dB. And a channel region 7cB.
  • the channel region 7cB overlaps with the gate electrode 3B via the gate insulating film 5 when viewed from the normal direction of the substrate 1 and is located between the source contact region and the drain contact region in the active layer 7B. It is.
  • the channel length of the circuit transistor 10B is the length in the channel direction of the gap portion between the source electrode 9sB and the drain electrode 9dB on the active layer 7B, and the channel width is the direction orthogonal to the channel direction of the gap portion. Is the length of
  • the gate electrodes 3A and 3B of the memory transistor 10A and the circuit transistor 10B are formed from a common gate conductive film.
  • the gate insulating film 5 of the memory transistor 10 ⁇ / b> A extends to the circuit transistor 10 ⁇ / b> B and functions as a gate insulating film of the circuit transistor 10.
  • the source electrodes 9sA and 9sB and the drain electrodes 9dA and 9dB of the memory transistor 10A and the circuit transistor 10B are formed from a common source conductive film.
  • the circuit transistor 10B and the memory transistor 10A can be formed using a common process, so that the number of manufacturing steps can be reduced.
  • the planar shape of the channel region 7cA of the memory transistor 10A is U-shaped, but may be rectangular.
  • the planar shape of the channel region 7cB of the circuit transistor 10B is rectangular, but may be U-shaped.
  • the channel region is U-shaped, it is considered that the Joule heat generated by the write current can be used more efficiently for reducing the resistance (writing) of the channel region.
  • the memory transistor 10A and the circuit transistor 10B are not limited to the bottom gate structure, and may have a top gate structure. However, if the memory transistor 10A and the circuit transistor 10B have the same structure, these transistors 10A and 10B can be formed using a common process.
  • the oxide semiconductor film to be the active layers 7A and 7B of the memory transistor 10A and the circuit transistor 10B is, for example, an In—Ga—Zn—O based semiconductor film.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than 1/100 of that of an a-Si TFT).
  • a TFT having an In—Ga—Zn—O-based semiconductor layer is used, power consumption of the display device can be significantly reduced.
  • the In—Ga—Zn—O based semiconductor may be amorphous or may contain a crystalline part.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface may be used.
  • Such a crystal structure of an In—Ga—Zn—O-based semiconductor is disclosed in, for example, Japanese Patent Laid-Open No. 2012-134475. For reference, the entire disclosure of Japanese Patent Application Laid-Open No. 2012-134475 is incorporated herein by reference.
  • oxide semiconductor film instead of the In—Ga—Zn—O-based semiconductor, another semiconductor film capable of reducing resistance due to Joule heat may be used.
  • a semiconductor film containing NiO, SnO 2 , TiO 2 , VO 2 , In 2 O 3 , or SrTiO 3 may be used.
  • Zn—O based semiconductor ZnO
  • In—Zn—O based semiconductor IZO (registered trademark)
  • Zn—Ti—O based semiconductor ZTO
  • Cd—Ge—O based semiconductor Cd—Pb—O Semiconductors such as CdO (cadmium oxide), Mg—Zn—O semiconductors, In—Sn—Zn—O semiconductors (eg, In 2 O 3 —SnO 2 —ZnO), In—Ga—Sn—O semiconductors, etc. It can also be used. Further, films obtained by adding various impurities to these oxide semiconductors may be used.
  • the memory transistor 10A can be used in a memory circuit that stores information in a nonvolatile manner, for example, by assigning a semiconductor state (initial state) to a logical value “0” and a resistor state to a logical value “1”. .
  • a semiconductor state initial state
  • a resistor state to a logical value “1”.
  • FIG. 3A is a diagram illustrating a single memory cell constituting the memory circuit.
  • the memory cell includes, for example, a memory transistor 10A and a memory cell selection transistor (referred to as a “selection transistor”) 10D connected in series to the memory transistor 10A. ing.
  • the selection transistor 10D may have an active layer formed of the same oxide semiconductor film as the active layer of the memory transistor 10A. Thereby, the memory transistor 10A and the selection transistor 10D can be easily manufactured using a common process.
  • the circuit transistor 10B shown in FIG. 2 includes a selection transistor 10D.
  • a write or read operation to the memory transistor 10A is enabled by applying a gate voltage to the selection transistor 10D to turn it on.
  • Writing to the memory transistor 10A is performed in a linear region for a period (writing time) Tpp. Specifically, the voltage is applied to the drain electrode, the source electrode, and the gate electrode of the memory transistor so that Vgs ⁇ Vds + Vth is satisfied. During this time, the source electrode of the selection transistor 10D is connected to a fixed voltage (for example, GND). Thereby, the write current Ipp flows through the channel region of the memory transistor 10A during the period Tpp. By the write current Ipp, uniform Joule heat is generated between the drain and the source, and the composition of the oxide semiconductor can be changed uniformly between the drain and the source. As a result, the channel region is in a resistor state in which the resistance is reduced. Needless to say, the source electrode of the selection transistor 10D only needs to be fixed to the reference voltage Vss.
  • Reading of the memory transistor 10A can be performed by examining the gate voltage dependence of the current (read current) flowing by applying a predetermined voltage between the drain and source of the memory transistor 10A. Specifically, when it is assumed that the read current flowing through the memory transistor 10A in the semiconductor state is It, it can be easily determined by the ratio of the read current Ir at the time of reading to the current It. When the gate voltage Vgs at the time of reading is set within a predetermined voltage range (for example, about 0.5 V or less), the difference between the reading current It and the reading current Ir is large, so that the state of the memory transistor 10A can be made easier. Can be determined.
  • a predetermined voltage range for example, about 0.5 V or less
  • FIG. 3B shows a configuration example of the memory circuit 3001 in which a plurality of memory cells are arranged in the row direction and the column direction.
  • a plurality of memory cells are arranged in the row direction and the column direction. Note that the plurality of memory cells may be arranged only in the row direction, or may be arranged only in the column direction.
  • the memory circuit 3001 typically includes a plurality of memory cells, a first plurality of word lines PL, a second plurality of word lines WL, a plurality of bit lines BL, a word line decoder 104, and a sense.
  • An amplifier circuit 106 and a write control circuit 107 are provided.
  • the memory cell includes one memory transistor and two selection transistors. k memory cells are arranged in the column direction, and l memory cells are arranged in the row direction. That is, a plurality of memory cells are arranged in a k ⁇ l matrix.
  • the memory cell may be composed of one memory transistor and one selection transistor, as shown in FIG. Alternatively, a configuration in which three or more selection transistors are connected in parallel to each other and each selection transistor is connected in series with the memory transistor may be employed. However, by connecting a plurality of selection transistors in parallel to each other, it is possible to suppress a decrease in the current driving capability of the selection transistors.
  • the gate electrode of the memory transistor 10A in the memory cells arranged in the same row is connected to the write control circuit 107 via the word line PLn corresponding to each row. Further, the gate electrodes of the two selection transistors in the memory cells arranged in the same row are connected to the word line decoder 104 via the word line WLn corresponding to each row.
  • the drain electrode of the memory transistor 10A in the memory cells arranged in the same column is connected to the write control circuit 107 and the sense amplifier circuit 106 via the bit line BLn corresponding to each column.
  • the source electrode of each select transistor in the memory cell is connected to a reference voltage line (not shown). As described above, in the present embodiment, the reference voltage is a GND level voltage.
  • the write control circuit 107 includes a bit line voltage control circuit 102, a bit line decoder 103, and a write voltage control circuit 105.
  • the write control circuit 107 controls writing to the memory cell.
  • the bit line voltage control circuit 102 generates a write voltage Vpp (Vds) necessary for writing so as to satisfy Vgs ⁇ Vds + Vth, and supplies the generated voltage Vpp to the bit line decoder 103. Further, the bit line voltage control circuit 102 generates a read drain voltage Vdr necessary for reading, and supplies the generated voltage to the bit line decoder 103.
  • the bit line decoder 103 decodes an address input from the outside, and selects one or a plurality of bit lines BL connected to one or a plurality of memory cells to be written or read.
  • the bit line decoder 103 applies the write voltage Vpp or the read drain voltage Vdr to the selected bit line BLn, and applies the non-selected bit line voltage (for example, the reference voltage Vss) to the unselected bit line BLn.
  • the word line decoder 104 decodes an address inputted from the outside and selects one or more word lines WL connected to one or more memory cells to be written. In addition, one word line WL connected to one or a plurality of memory cells to be read is selected. The word line decoder 104 controls each word line WL so as to turn on the selection transistor in the selected memory cell and turn off the selection transistor in the memory cell that is not selected. Specifically, the word line decoder 104 applies a high level gate voltage (for example, a write voltage Vpp) that turns on the selection transistor to the word line WLn connected to the selected memory cell. Further, the word line decoder 104 applies a low level voltage VL at which the selection transistor is turned off to the remaining unselected word lines WLn.
  • a high level gate voltage for example, a write voltage Vpp
  • the write voltage control circuit 105 decodes an address input from the outside and selects one or more word lines PLn connected to one or more memory cells to be written. At the time of writing, the write voltage control circuit 105 generates a write gate voltage Vgs so as to satisfy Vgs ⁇ Vds + Vth, and applies the generated gate voltage Vgs to the selected word line PLn. The write voltage control circuit 105 applies a low level voltage VL to the non-selected word line PLn.
  • the write voltage control circuit 105 applies a low level voltage VL (for example, the read drain voltage Vdr) that does not turn on the memory transistor 10A to all the word lines PLn at the time of reading.
  • VL for example, the read drain voltage Vdr
  • the bit line voltage control circuit 102 and the write voltage control circuit 105 are electrically connected within the write control circuit 107, and information indicating the voltages Vds and Vgs between the bit line voltage control circuit 102 and the write voltage control circuit 105. Are sent and received. Thereby, the bit line voltage control circuit 102 generates the voltage Vds based on the information on the voltage Vgs from the write voltage control circuit 105 so as to satisfy Vgs ⁇ Vds + Vth. The write voltage control circuit 105 generates the voltage Vgs based on the information on the voltage Vds from the bit line voltage control circuit 102 so that Vgs ⁇ Vds + Vth is satisfied.
  • the sense amplifier circuit 106 typically includes the same number of sense amplifiers as the total number l of the bit lines BL.
  • the sense amplifier circuit 106 detects a read current Ir flowing from the selected bit line BLn to the memory cell to be read via the bit line decoder 103. Then, it is determined whether the state of the memory transistor 10A in the memory cell to be read is a semiconductor state (initial state) or a resistor state.
  • the sense amplifier included in the sense amplifier circuit 106 is typically a current sense type that detects the read current Ir, but may be a voltage sense type that detects a node voltage on the read current path. . Further, instead of a circuit configuration connected to the bit line decoder 103 via the bit line BLn, a circuit configuration in which the sense amplifier circuit 106 is connected to a reference voltage line VSL provided independently for each column is adopted. May be.
  • the write control circuit 107 and the word line decoder 104 are configured as independent circuits, but the embodiment of the present invention is not limited to this.
  • the write control circuit 107 and the word line decoder 104 may be configured by one integrated circuit for controlling the bit line and the word line. In such a case, one integrated circuit can be a write control circuit.
  • the plurality of memory cells arranged in the row direction and the column direction include a memory cell including the memory transistor S in a semiconductor state and a memory transistor R in a resistor state. Including the memory cell.
  • the bit line voltage control circuit 102 At the time of writing, the bit line voltage control circuit 102 generates a write voltage Vpp (Vds) necessary at the time of writing so as to satisfy Vgs ⁇ Vds + Vth.
  • the bit line decoder 103 applies the generated write voltage Vpp to the selected bit line BLn.
  • the write voltage control circuit 105 generates a voltage Vgs necessary for writing so as to satisfy Vgs ⁇ Vds + Vth, and applies the generated voltage Vgs to the selected word line PLn.
  • Word line decoder 104 applies a voltage having the same level as write voltage Vpp to selected word line WLn.
  • the unselected bit line BLn is in a floating state (high impedance state), and a low level voltage VL is applied to the unselected word lines PLn and WLn. Note that a voltage of the same level as the write voltage Vpp may be applied to the unselected word line PLn.
  • the write operation to the memory transistor 10A is performed in the memory cell to be written in accordance with the write operation to the memory transistor 10A described above.
  • the bit line decoder 103 applies a voltage necessary for reading to the selected bit line BLn, and the word line decoder 104 applies a high level voltage to the selected word line WLn.
  • the write voltage control circuit 105 applies a low level voltage VL that does not turn on the memory transistors to all the word lines PLn.
  • the memory transistor 10A in the memory cell to be read When the memory transistor 10A in the memory cell to be read is in the resistor state, the memory transistor 10A has conductivity. Therefore, even if a low level voltage VL is applied to the word line PLn, the bit line BLn Thus, a current flows through the memory transistor 10A.
  • the memory transistor 10A in the memory cell to be read is in the semiconductor state, that is, in the initial state, when the low level voltage VL is applied to the word line PLn, the memory transistor 10A is turned off, and the bit line No current flows through the memory transistor 10A via BLn.
  • the memory state of each memory cell can be detected by detecting the difference in read current (ratio of read current) by the sense amplifier.
  • the present embodiment can be widely applied to electronic devices including a memory circuit.
  • the semiconductor device of the present embodiment is not limited as long as it includes at least one memory transistor 10A.
  • it may be a non-volatile semiconductor memory device, an integrated circuit (IC, LSI), various display devices such as a liquid crystal display device and an organic EL display device, and an active matrix substrate used for various display devices.
  • IC integrated circuit
  • LSI integrated circuit
  • various display devices such as a liquid crystal display device and an organic EL display device
  • an active matrix substrate used for various display devices.
  • a memory circuit including a memory transistor 10A may be provided in a region (peripheral region) other than the display region of the active matrix substrate.
  • the circuit transistor 10B may be a circuit transistor that forms a peripheral circuit such as a drive circuit provided in the peripheral region.
  • a plurality of thin film transistors having an active layer including an oxide semiconductor common to the active layer of the memory transistor 10A may be formed as a circuit element.
  • This embodiment can be applied to, for example, an active matrix substrate used in a liquid crystal display device.
  • FIG. 4A is a plan view showing a part of the active matrix substrate 1002.
  • the active matrix substrate 1002 includes a display area 100 including a plurality of pixels 101 and an area (peripheral area) 200 other than the display area.
  • a thin film transistor (referred to as “pixel transistor”) 10C is formed as a switching element.
  • pixel transistor a thin film transistor
  • at least a part of a plurality of circuits (a memory circuit, a drive circuit, etc.) constituting the display device is formed monolithically in the peripheral region 200.
  • a circuit formed in the peripheral region 200 is referred to as a “peripheral circuit”.
  • the memory transistor 10A is used in a memory circuit formed in the peripheral region 200, for example.
  • the circuit transistor 10B is a thin film transistor that constitutes any peripheral circuit, for example, a drive circuit.
  • the circuit transistor 10B may be a pixel transistor 10C provided in each pixel.
  • Each pixel 101 is provided with a source wiring S extending along the pixel column direction, a gate wiring G extending along the pixel row direction, and a pixel electrode 19.
  • the pixel transistor 10C is disposed in the vicinity of the point where the source line S and the gate line G intersect.
  • the pixel 101 is provided with a capacitor wiring CS formed of the same conductive film as the gate wiring G.
  • a capacitor unit 20 is disposed on the capacitor wiring CS.
  • the peripheral region 200 is provided with a plurality of terminal portions 201 for connecting the gate wiring G or the source wiring S to the external wiring.
  • the source line S extends to the end of the display region 100 and is connected to the source connection portion 9sg.
  • the source connection portion 9sg is electrically connected to the gate connection portion 3sg formed of the same film as the gate wiring G. This connection portion is referred to as a “source / gate connection portion” 30.
  • the gate connection portion 3sg extends to the peripheral region 200 and is connected to, for example, a source driver (not shown) via a terminal portion (source terminal) 201.
  • the gate line G also extends to the peripheral region 200 and is connected to, for example, a gate driver (not shown) via a terminal portion (gate terminal).
  • a plurality of peripheral circuits including a memory circuit are formed monolithically.
  • a driving circuit such as a gate driver or a source driver and a memory circuit connected to each driving circuit may be formed.
  • the memory circuit includes a memory transistor 10A shown in FIG. 2, and the memory circuit or other peripheral circuit includes a circuit transistor 10B shown in FIG.
  • the memory transistor 10A and the circuit transistor 10B formed in the peripheral region 200 and the pixel transistor 10C formed in the display region 100 have an active layer formed of a common oxide semiconductor film. Also good. In this case, these transistors 10A to 10C can be manufactured using a common process.
  • the active matrix substrate 1002 can be applied to a display device such as a liquid crystal display device.
  • the liquid crystal display device includes an active matrix substrate 1002, a counter substrate 41 having a counter electrode 42 on the surface, and a liquid crystal layer 43 disposed therebetween.
  • a voltage is applied to the liquid crystal layer 43 for each pixel by the pixel electrode 19 and the counter electrode 42, whereby display is performed.
  • FIG. 5 is a diagram illustrating a block configuration of a liquid crystal display device 2001 using the active matrix substrate 1002.
  • 6A to 6D show the configuration of one stage of the memory cells constituting the nonvolatile memory devices 60a to 60c, the pixel circuit of the liquid crystal display device 2001, the gate driver 76, and the gate driver 76, respectively.
  • FIG. 5 is a diagram illustrating a block configuration of a liquid crystal display device 2001 using the active matrix substrate 1002.
  • 6A to 6D show the configuration of one stage of the memory cells constituting the nonvolatile memory devices 60a to 60c, the pixel circuit of the liquid crystal display device 2001, the gate driver 76, and the gate driver 76, respectively.
  • FIG. 1 is a diagram illustrating a block configuration of a liquid crystal display device 2001 using the active matrix substrate 1002.
  • the liquid crystal display device 2001 includes a display unit 71 including a plurality of pixels.
  • the display unit 71 corresponds to the display region 100 (FIG. 4A) of the active matrix substrate 1002.
  • the display unit 71 has a plurality of pixel circuits 70 arranged in a matrix. These pixel circuits 70 are connected to each other by source lines SL1 to SLk, gate lines GL1 to GLj, and auxiliary capacitance lines CSL1 to CSLj.
  • Each pixel circuit 70 includes a pixel transistor 10C, a liquid crystal capacitor Clc, and an auxiliary capacitor Cs, as shown in FIG. 6B.
  • the source electrode of the pixel transistor 10C is connected to the source line S
  • the gate electrode is connected to the gate line G
  • the drain electrode is connected to the pixel electrode (not shown).
  • a liquid crystal capacitor Clc is formed by the pixel electrode and the common electrode COM
  • an auxiliary capacitor Cs is formed by the pixel electrode and the capacitor wiring CS.
  • the liquid crystal display device 2001 also includes a source driver 75 electrically connected to the source line S, a gate driver 76 electrically connected to the gate line G, a CS driver 77 electrically connected to the capacitor line CS, A common electrode drive circuit 74 for driving the common electrode is provided.
  • These drive circuits 75, 76, 77, 74 supply power to the display control circuit 73 that controls timing and voltages applied to the source wiring S, gate wiring G, capacitance wiring CS, and common electrode, and these circuits. It is connected to a power supply circuit (not shown).
  • the source driver 75, the gate driver 76, and the display control circuit 73 are connected to the nonvolatile storage devices 60a, 60b, and 60c, respectively.
  • the nonvolatile storage devices 60a, 60b, and 60c are connected to the common memory control circuit unit 61.
  • Nonvolatile memory devices 60a, 60b, and 60c have, for example, a configuration in which a plurality of memory cells are arranged in an array.
  • the memory cell includes a memory transistor 10A.
  • the memory cell may have the configuration described above with reference to FIG. Alternatively, as illustrated in FIG. 6A, two or more selection transistors 10D and 10E connected in parallel may be provided instead of the selection transistor 10D illustrated in FIG.
  • the nonvolatile storage device 60a stores display panel configuration information, a unique ID, and the like.
  • Information stored in the nonvolatile storage device 60a is referred to by the display control circuit 73, and detailed display control methods are switched or control parameters are optimized based on the information.
  • the unique ID or the like can be inquired from the system side connected to the display panel, and is used for discrimination of the display panel, selection of an optimum driving method, and the like.
  • the display control circuit 73 switches a circuit used for display control based on information stored in the nonvolatile storage device 60a, and realizes optimal display control of the display.
  • the nonvolatile storage device 60b stores information on configuration parameters necessary for driving the gate driver, such as redundant relief information for the gate driver.
  • the nonvolatile memory device 60c stores information on configuration parameters necessary for driving the source driver, such as redundant relief information for the source driver.
  • FIG. 4A shows a monolithic structure.
  • the gate driver 76 is monolithically formed on the active matrix substrate.
  • the gate driver 76 includes a shift register 410 having a plurality of stages as shown in FIG.
  • i-stage bistable circuits are provided so as to correspond to the respective rows of the pixel matrix on a one-to-one basis.
  • the bistable circuit included in the shift register 410 includes ten thin film transistors MA, MB, MI, MF, MJ, MK, ME, ML, MN, and MD, and a capacitor CAP1 are provided.
  • the bistable circuit also has an input terminal for receiving the first clock CKA, an input terminal for receiving the second clock CKB, an input terminal for receiving the third clock CKC, an input terminal for receiving the fourth clock CKD, and an input for receiving the set signal S.
  • the plurality of thin film transistors included in the bistable circuit illustrated in FIG. 6D and the memory transistor 10A included in any of the nonvolatile memory devices 60a to 60c are shared by the common oxide semiconductor film.
  • An active layer formed from At least one, preferably all, of the thin film transistors included in the bistable circuit corresponds to the circuit transistor 10B shown in FIG.
  • the channel length (or channel length / channel width) of the memory transistor 10A is the channel length (or channel length / channel width) of the plurality of thin film transistors and the pixel transistor 10C included in the bistable circuit shown in FIG. Or less, preferably less than the minimum value.
  • the gate driver 76 has been described here as an example, the same applies to the case where other circuits including a thin film transistor are formed monolithically.
  • Detailed circuit configurations of the display control circuit 73, the common electrode drive circuit 74, the source driver 75, and the CS driver 77 are substantially the same as the configuration of a known liquid crystal display device, and thus detailed description thereof is omitted.
  • At least one of the thin film transistors constituting the monolithically formed circuit may correspond to the circuit transistor 10B described above with reference to FIG.
  • the active matrix substrate 1002 all the thin film transistors functioning as circuit elements in all the circuits (circuits connected to the same power supply circuit) in the same power supply domain region as the circuit including the memory transistor 10A This corresponds to the transistor 10B.
  • the pixel transistor 10C may be the circuit transistor 10B. Note that part of the circuit may be formed over another substrate attached to the active matrix substrate 1002.
  • FIGS. 7 to 10 are process diagrams for explaining the manufacturing method of the active matrix substrate 1002, in which (a) and (b) are cross-sectional views, and (c) is a top view.
  • a region R (10A) for forming the memory transistor 10A a region R (10B) for forming the circuit transistor 10B, a region R (20) for forming the capacitor portion 20, gate / source A region R (30) for forming the contact portion 30 and a region R (40) for forming the gate / source intersection 40 are shown.
  • the gate-source intersection 40 includes a gate wiring or a conductive layer formed from the same conductive film as the gate wiring and a conductive layer formed from the same conductive film as the source wiring or the source wiring through an insulating layer. Refers to the intersection.
  • the formation regions of the transistors 10A and 10B, the capacitor portion 20, and the like are shown side by side, but the arrangement of these formation regions is not limited to the arrangement shown.
  • a conductive film for a gate is formed on the substrate 1 by, for example, a sputtering method, and is patterned by a well-known dry etching method.
  • the gate connection portion 3sg is formed in the gate / source contact portion formation region R (30)
  • the gate wiring is formed in the gate / source intersection formation region R (40).
  • a gate electrode 3A is formed in the memory transistor formation region R (10A)
  • a capacitor wiring CS is formed in the capacitor portion formation region R (20)
  • a gate electrode 3B is formed in the circuit transistor formation region R (10B).
  • a layer including these wirings and electrodes formed from the gate conductive film is referred to as a “gate wiring layer”.
  • a transparent insulating substrate such as a glass substrate
  • a conductive film for a gate for example, a single layer film such as aluminum (Al), chromium (Cr), copper (Cu), tantalum (Ta), titanium (Ti), molybdenum (Mo), or tungsten (W), A laminated film in which two or more layers are laminated, or an alloy film containing two or more elements among the above metal elements may be used.
  • a three-layer film (Ti / Al / Ti) having a Ti film, an Al film and a Ti film in this order from the substrate 1 side, a three-layer film (Mo / Ti) having a Mo film, an Al film and a Mo film in this order. / Mo) or the like can be used.
  • a gate insulating film 5 is formed so as to cover the gate wiring layer.
  • the gate insulating film 5 is formed by, for example, a plasma CVD method or a sputtering method.
  • Examples of the gate insulating film 5 include a silicon oxide film (SiO 2 ), a silicon nitride film (SiN), a silicon oxynitride film (SiNO), a silicon nitride oxide film (SiON), aluminum oxide (Al 2 O 3 ), and an oxide.
  • a single layer selected from tantalum (Ta 2 O 5 ) or a laminated film of two or more layers may be used.
  • a two-layer film having an SiN film having a thickness of 100 to 500 nm and an SiO 2 film having a thickness of 20 to 100 nm in this order from the substrate 1 side is used.
  • the oxide semiconductor film is patterned by a well-known wet etching method.
  • the active layer 7A is formed in the memory transistor formation region R (10A)
  • the active layer 7B is formed in the circuit transistor formation region R (10B).
  • the active layers 7A and 7B are arranged so as to overlap the corresponding gate electrodes 3A and 3B with the gate insulating film 5 interposed therebetween, respectively.
  • the width of the gate electrodes 3A and 3B in the channel direction is made substantially equal, and the width of the active layer 7A in the channel direction is made smaller than the width of the active layer 7B in the channel direction.
  • the width of the active layer 7A in the channel direction is smaller than the width of the gate electrode 3A in the channel direction
  • the width of the active layer 7B in the channel direction is larger than the width of the gate electrode 3B in the channel direction.
  • an oxide semiconductor film containing In, Ga, and Zn can be used.
  • an In—Ga—Zn—O-based amorphous oxide semiconductor film (thickness :, for example, 20 to 200 nm) is used.
  • This semiconductor film is an n-type metal oxide semiconductor and is formed at a low temperature.
  • the composition ratio In: Ga: Zn of each metal element in the In—Ga—Zn—O-based oxide semiconductor film is, for example, 1: 1: 1. Even if the composition ratio is adjusted on the basis of this composition ratio, the effect of the present invention is obtained.
  • a source conductive film is formed on the gate insulating film 5 and the active layers 7A and 7B by, for example, a sputtering method, and the source conductive film is patterned by a well-known dry etching method.
  • the source connection portion 9sg is formed in the gate / source contact portion formation region R (30) and the source wiring is formed in the gate / source intersection formation region R (40).
  • the source electrode 9sA and the drain electrode 9dA in the memory transistor formation region R (10A), the capacitance electrode 9cs in the capacitance portion formation region R (20), and the source electrode 9sB and the drain electrode 9dB in the circuit transistor formation region R (10B). Form each one.
  • a layer including these wirings and electrodes formed from the source conductive film is referred to as a “source wiring layer”.
  • the source electrode 9sA and the drain electrode 9dA are electrically separated from each other and are in contact with a part of the active layer 7A. Be placed.
  • the source electrode 9sB and the drain electrode 9dB are disposed so as to be electrically separated from each other and in contact with a part of the active layer 7B.
  • regions overlapping the corresponding gate electrodes 3A and 3B and located between the source electrodes 9sA and 7sB and the drain electrodes 9dA and 7dB are channel regions 7cA and 7cB.
  • the source electrode 9sA and the drain electrode 9dA are arranged so that the channel region 7cA is U-shaped when viewed from the normal direction of the substrate 1.
  • the source electrode 9sB and the drain electrode 9dB are arranged so that the channel region 7cB is rectangular when viewed from the normal direction of the substrate 1. In this way, the memory transistor 10A and the circuit transistor 10B are formed.
  • the capacitor portion 20 having the capacitor wiring CS, the capacitor electrode 9cs, and the dielectric layer (here, the gate insulating film 5) positioned therebetween is formed.
  • the gate / source intersection forming region R (40) a gate / source intersection 40 is formed at which the gate line G and the source line S intersect via the gate insulating film 5.
  • the source connection part 9sg is arranged so as to overlap a part of the gate connection part 3sg with the gate insulating film 5 interposed therebetween.
  • a single layer film such as aluminum (Al), chromium (Cr), copper (Cu), tantalum (Ta), titanium (Ti), molybdenum (Mo), or tungsten (W),
  • a laminated film in which two or more layers are laminated, or an alloy film containing two or more elements among the above metal elements may be used.
  • a three-layer film (Ti / Al / Ti) having a Ti film, an Al film and a Ti film in this order from the substrate 1 side a three-layer film (Mo / Ti) having a Mo film, an Al film and a Mo film in this order. / Mo) or the like can be used.
  • a protective film (passivation film) 11 is formed so as to cover the source wiring layer by, for example, plasma CVD or sputtering.
  • the protective film 11 include a silicon oxide film (SiO 2 ), a silicon nitride film (SiN), a silicon oxynitride film (SiNO), a silicon nitride oxide film (SiON), aluminum oxide (Al 2 O 3 ), and tantalum oxide ( A single layer selected from Ta 2 O 5 ) or a laminated film of two or more layers may be used.
  • a SiO 2 film thickness: for example, 50 to 500 nm
  • the protective film 11 by the CVD method.
  • annealing is performed for 30 minutes to 4 hours at a temperature of 200 to 400 ° C. in an air atmosphere. Thereby, a reaction layer is formed at the interface between the source electrodes 9sA and 9sB and the drain electrodes 9dA and 9dB and the active layers 7A and 7B. Therefore, the contact resistance between the source electrodes 9sA and 9sB and the drain electrodes 9dA and 9dB and the active layers 7A and 7B can be reduced.
  • a planarization film may be formed on the passivation film 11 as necessary.
  • an organic insulating film 13 such as a photosensitive resin is formed as the planarizing film.
  • the organic insulating film 13 is patterned by a known photolithography method (exposure, development, baking). As a result, an opening is formed in a portion of the organic insulating film 13 located on the gate / source contact portion formation region R (30).
  • the gate insulating film 5 and the passivation film 11 are etched using the organic insulating film 13 as a mask. In the etching, the source connection portion 9sg and the gate connection portion 3sg function as an etch stop. Therefore, the portion of the gate insulating film 5 covered with the source connection portion 9sg remains without being etched. In this way, the contact hole 15 exposing the surfaces of the gate connection portion 3sg and the source connection portion 9sg is obtained.
  • a conductive film is formed in the contact hole 15 and on the organic insulating film 13 and patterned.
  • the upper conductive layer 17 that electrically connects the gate connection portion 3sg and the source connection portion 9sg in the contact hole 15 is obtained. In this way, the gate / source contact portion 30 is formed.
  • a transparent conductive film such as an ITO film (thickness: about 20 nm to 300 nm, for example) is used as the conductive film.
  • a pixel electrode formed in each pixel can also be formed from this conductive film. In this way, an active matrix substrate 1002 is obtained.
  • FIGS. 11A and 11B are a circuit block diagram illustrating a semiconductor device (integrated circuit) 2002 of this embodiment and a cross-sectional view showing a part of the semiconductor device.
  • the integrated circuit (VLSI) 2002 of this embodiment includes a low voltage core logic circuit 51, a voltage converter circuit and buffer circuit 53, a switching circuit 55 using a nonvolatile memory, and the like. These circuits 51, 53, and 55 are supported on an LSI chip 59.
  • the switching circuit 55 switches wiring using a nonvolatile memory element. As a result, it is possible to perform circuit switching, function switching, or circuit block configuration change.
  • the switching circuit 55 may be connected to, for example, a high voltage circuit outside the LSI chip 59 or an inter-chip interface.
  • the switching circuit 55 includes a memory transistor 10A as a nonvolatile memory element. Further, for example, any one, preferably all of the thin film transistors constituting the voltage converter and buffer circuit 53 or the switching circuit 55 correspond to the circuit transistor 10B.
  • the LSI chip 59 has an LSI element layer 56 and an interlayer insulating layer 57 covering the LSI element layer 56.
  • the low voltage core logic circuit 51 is formed, for example, inside.
  • the voltage converter circuit / buffer circuit 53 and the switching circuit 55 are formed on the interlayer insulating layer 57.
  • FIG. 11B only the configuration of the memory transistor 10A, the wiring portion, and the contact portion 58 of the switching circuit 55 is shown.
  • the circuit transistor 10B is also formed on the interlayer insulating layer 57.
  • the circuit transistor 10B may have the same transistor structure as the memory transistor 10A, although the channel length or the channel width is different.
  • the semiconductor device of this embodiment is not limited to a display device or an integrated circuit.
  • the memory transistor 10A and the circuit transistor 10B can be manufactured at a relatively low temperature (for example, 200 ° C. or lower), and thus can be applied to an IC tag or the like.
  • the memory transistor 10A can be used for storing IDs.
  • a transparent metal oxide film can be used as the oxide semiconductor film, the oxide semiconductor film can be used for a mass storage device for digital signage.
  • the present invention can be applied to programmable logic circuit devices such as ASIC (Application Specific Integrated Circuit) and FPGA (Field-Programmable Gate Array).
  • the memory transistor 10A an n-channel thin film transistor using an In—Ga—Zn—O-based semiconductor as a metal oxide semiconductor was manufactured, and electrical characteristics before and after writing were measured.
  • the channel length of the memory transistor 10A used for measurement was 4 ⁇ m
  • the channel width was 20 ⁇ m
  • the thickness of the active layer (oxide semiconductor layer) 7A was 20 to 100 nm
  • the planar shape of the channel region 7cA was rectangular or U-shaped.
  • the memory transistor 10A exhibits transistor characteristics just like a normal thin film transistor immediately after it is manufactured (initial state). That is, the drain current Ids (current flowing from the drain electrode to the source electrode) is applied to the gate electrode Vgs (voltage applied to the gate electrode with reference to the source electrode) and the drain voltage Vds (voltage applied to the drain electrode with reference to the source electrode). Vary depending on each of the voltage.
  • FIG. 12B is a diagram showing Ids-Vds characteristics when Vgs is changed from 0 to 7V in increments of 1V in the initial state of the memory transistor 10A.
  • the value of the drain current Ids in FIGS. 12A and 12B indicates the value of the drain current (unit drain current) per unit gate width (1 ⁇ m).
  • the gate voltage Vgs is in the range of about 0.5 V or less (specific voltage range), and the drain voltage Vds is 0.
  • the unit drain current is extremely small (for example, 1 ⁇ 10 ⁇ 14 A / ⁇ m or less). This is substantially in the off state.
  • the drain current Ids increases as the gate voltage Vgs increases (FIG. 12A). Also, the drain current Ids increases with the increase of the drain voltage Vds (FIG. 12B).
  • a write operation was performed on the memory transistor 10A in such an initial state (also referred to as a semiconductor state), and the electrical characteristics after the write were examined.
  • Writing is performed by applying a predetermined gate voltage Vgs and drain voltage Vds to the memory transistor 10A and flowing a large drain current through the channel region 7cA. Due to the drain current, Joule heat is generated in the entire active layer 7A, and the electrical resistance of the channel region 7cA can be reduced.
  • the gate voltage Vgs at the time of writing is set to a voltage higher than the range of the gate voltage applied to the circuit transistor by circuit operation, for example.
  • the drain voltage Vds: 24V and the gate voltage Vgs: 30V are applied to the memory transistor 10A, and writing is performed in the linear region.
  • the writing time (drain current Ids energization time) was set to 100 milliseconds.
  • FIG. 13B is a diagram showing the Ids-Vds characteristics when Vgs is changed from 0 to 7V every 1V after the write operation of the memory transistor 10A.
  • FIG. A line R1 represents an Ids-Vds characteristic before writing
  • a line T1 represents an Ids-Vds characteristic after writing.
  • FIG. 15 is a diagram showing superimposed Ids-Vgs characteristics of the memory transistor 10A before and after writing.
  • Lines T2 and T3 represent the Ids-Vgs characteristics before writing when Vds is 0.1 V and 10 V, respectively.
  • Lines R2 and R3 represent the Ids-Vgs characteristics after writing when Vds is 0.1 V and 10 V, respectively.
  • FIG. 16 is a diagram showing the relationship between the differential resistance (dVds / dIds, unit: ⁇ m) obtained from the Ids-Vds characteristics and the drain voltage Vds of the memory transistor 10A before and after writing.
  • Lines T4 and T5 represent the relationship between dVds / dIds and Vds before writing when the gate voltage Vgs is 0V and 7V, respectively.
  • Lines R4 and R5 represent the relationship between dVds / dIds and Vds after writing when the gate voltage Vgs is 0V and 7V, respectively.
  • the drain current Ids changes depending greatly on the gate voltage Vgs.
  • the gate voltage Vgs is within a specific voltage range (for example, about 0.5 V or less)
  • the drain current Ids hardly flows and is substantially in an off state.
  • the unit drain current is 1 ⁇ 10 ⁇ 11 A / ⁇ m or more when the drain voltage is in the range of 0.1 V to 10 V, for example.
  • the drain current Ids / W per unit channel width (W is the channel width of the memory transistor 10A) in the range where the absolute value of the drain voltage is 0.1 V or more and 10 V or less.
  • W is the channel width of the memory transistor 10A
  • the drain current Ids / W per unit channel width is obtained even when the absolute value of the drain voltage is within the range of 0.1 V to 10 V, even when the gate voltage is set within the above voltage range.
  • the absolute value of becomes a current state of, for example, 1 ⁇ 10 ⁇ 11 A / ⁇ m or more according to the drain voltage.
  • the differential resistance dVds / dIds in the initial state varies with the gate voltage Vgs.
  • the differential resistance dVds / dIds after writing does not change with the gate voltage Vgs.
  • the write operation of the memory transistor 10A is executed by flowing a high current density drain current Ids to the channel region 7cA for a fixed write time under the write voltage condition Vds ⁇ Vgs ⁇ Vth.
  • the high current density drain current Ids flows in a bias state higher than the voltage range of the gate voltage Vgs and the drain voltage Vds applied to the memory transistor 10A in the circuit operation other than the write operation.
  • a drain current Ids having a predetermined high current density flows for a certain writing time, Joule heat and electromigration are generated in the channel region 7cA.
  • the composition of the metal oxide constituting the channel region 7cA is changed to induce a reduction in resistance.
  • the unit drain current (unit: A / ⁇ m) is proportional to the drain current density (unit: A / m 2 ).
  • Increasing the unit drain current (unit: A / ⁇ m) increases the current density (unit: A / m 2 ) of the drain current.
  • the unit drain current during the write operation is set to, for example, about 1 ⁇ A / ⁇ m to 1 mA / ⁇ m, and the write time is set to, for example, about 10 ⁇ sec to 100 seconds.
  • the gate voltage Vgs at the time of writing is set to, for example, greater than 0V and 200V or less, preferably 20V or more and 100V or less.
  • the drain voltage Vds at the time of writing is set to, for example, greater than 0V and 200V or less, preferably 20V or more and 100V or less.
  • the voltages Vgs and Vds at the time of writing are not limited to the above ranges, and can be appropriately set so as to satisfy the condition of writing voltage Vds ⁇ Vgs ⁇ Vth.
  • the unit drain current and the write time during the write operation are not limited to the above numerical range.
  • the unit drain current and the writing time can vary depending on the type and thickness of the metal oxide semiconductor used for the active layer 7A, the element structure of the memory transistor 10A, and the like.
  • the electrical characteristics of the memory transistor 10A change more easily as the Joule heat generated in the memory transistor 10A increases. For example, when the unit drain current Ids at the time of writing is increased, larger Joule heat can be generated.
  • FIG. 17 shows an example of the relationship between the write time (unit: msec) and the unit drain current (unit: A / ⁇ m). From FIG. 17, it can be seen that the greater the unit drain current, the greater the Joule heat and the shorter the write time.
  • the unit drain current at the time of writing can be increased by increasing the gate voltage Vgs at the time of writing or increasing the capacity of the gate insulating film 5.
  • the gate voltage Vgs at the time of writing is set to a value lower than the dielectric breakdown voltage of the gate insulating film 5. Therefore, in order to further increase the gate voltage Vgs at the time of writing, it is preferable to increase the dielectric breakdown voltage of the gate insulating film 5.
  • the gate insulating film 5 is made of a material having a high relative dielectric constant to increase the electric capacity.
  • the insulating material having a high relative dielectric constant for example, a silicon nitride film (SiN) or a silicon oxynitride film (SiNO) may be used. These relative dielectric constants are higher than the relative dielectric constant of the silicon oxide film (SiO 2 ).
  • the electric field strength applied to the gate insulating film 5 may be kept low by increasing the thickness of the gate insulating film 5. Thereby, the dielectric breakdown voltage of the gate insulating film 5 can be reduced.
  • a silicon nitride film (SiN) or a silicon nitride oxide film (SiON) contains hydrogen.
  • SiN film or the SiON film is in contact with the oxide semiconductor layer which is the active layer 7A, hydrogen reacts with oxygen of the oxide semiconductor, so that the active layer 7A may approach the conductor. Therefore, in order to prevent the active layer 7A from directly contacting the silicon nitride film (SiN) or the silicon oxynitride film (SiNO), a silicon oxide film (SiO 2 ) having a low hydrogen concentration in the film or oxynitrided oxide is interposed therebetween.
  • a silicon film (SiON) may be inserted.
  • another gate electrode 18 may be provided on the side of the active layer 7A opposite to the gate electrode 3A.
  • FIGS. 18A and 18B are a plan view and a cross-sectional view illustrating the configuration of another memory transistor 10A in the present embodiment.
  • an upper gate electrode 18 is provided above the active layer 7A via an interlayer insulating layer (here, the passivation film 11 and the organic insulating film 13).
  • the upper gate electrode 18 is disposed so as to overlap at least the channel region 7cA of the active layer 7A when viewed from the normal direction of the substrate 1.
  • the upper gate electrode 18 may be, for example, a transparent electrode formed from a transparent conductive film common to the pixel electrode.
  • the upper gate electrode 18 and the gate electrode (gate wiring) 3A on the substrate 1 side of the active layer 7A may be connected via a contact hole CH.
  • the other gate electrode 18 and the gate electrode 3A have the same potential, so that the drain current Ids can be further increased by the back gate effect.
  • the upper gate electrode 18 is shown as a transparent electrode, but may not be a transparent electrode. As described above, by providing the upper gate electrode 18 in the memory transistor 10A, it becomes possible to increase Joule heat and shorten the writing time without significantly increasing the gate voltage Vgs.
  • the configurations of the memory transistor 10A and the circuit transistor 10B of the present embodiment are not limited to the configurations shown in FIGS.
  • the memory transistor 10A and the circuit transistor 10B may have an etch stop structure in which an etch stop layer is provided in contact with the surface of the channel region 7cA.
  • the active layer 7A may be formed on the source and drain electrodes, and a bottom contact structure may be provided in which the lower surface of the active layer 7A is disposed in contact with these electrodes.
  • the semiconductor device of this embodiment is different from the semiconductor device of the first embodiment in that a protective layer is provided as an etch stop on the active layers of the memory transistor 10A and the circuit transistor 10B. Other configurations are the same.
  • FIGS. 19A and 19B are a plan view and a cross-sectional view, respectively, showing an example of the configuration of the memory transistor 10A in the second embodiment.
  • the cross section shown in FIG. 19B is a cross section taken along the line A-A ′ shown in FIG.
  • the same components as those in FIG. 2 are denoted by the same reference numerals, and description thereof is omitted.
  • the circuit transistor 10B has the same transistor structure as the memory transistor 10A shown in the figure, although the channel length and the channel width are different.
  • the memory transistor 10A has a protective layer 31 on at least the channel region 7cA of the active layer 7A.
  • the width of the active layer 7A in the channel direction is larger than the width of the gate electrode 3A in the channel direction.
  • the protective layer 31 is provided so as to cover the active layer 7A.
  • the protective layer 31 is provided with openings 32s and 32d that expose regions of the active layer 7A located on both sides of the channel region 7cA.
  • the source electrode 9sA and the drain electrode 9dA are formed on the protective layer 31 and in the openings 32s and 32d, and are in contact with the active layer 7A in the openings 32s and 32d.
  • the planar shape of the channel region 7cA is rectangular, but it may be U-shaped as shown in FIG.
  • 20 to 23 are process diagrams for explaining an example of the manufacturing method of the active matrix substrate 1003, in which (a) and (b) are cross-sectional views, and (c) is a top view.
  • a process of forming the memory transistor 10A, the circuit transistor 10B, the capacitor portion 20, the gate-source contact portion 30 and the gate-source intersection portion 40 in the active matrix substrate 1003 is shown.
  • the memory transistor 10A and the circuit transistor 10B are different in channel length and channel width, but have the same transistor structure, and therefore are shown in one drawing.
  • a gate conductive film is formed on the substrate 1 and patterned to form a gate connection portion 3sg, a gate wiring G, a gate electrode 3A, and a capacitor wiring.
  • a gate wiring layer including CS and gate electrode 3B is formed.
  • a gate insulating film 5 is formed so as to cover the gate wiring layer.
  • an oxide semiconductor film is formed on the gate insulating film 5, and is patterned, thereby forming an active layer 7A in the memory transistor formation region R (10A) and an active layer 7B in the circuit transistor formation region R (10B). Respectively.
  • the semiconductor layer 7cs is left in the capacitor portion formation region R (20) so as to overlap the capacitor wiring CS with the gate insulating film 5 interposed therebetween.
  • the semiconductor layer 7cs is left in the capacitor portion formation region R (20).
  • the width of the active layers 7A and 7B in the channel direction is larger than the width of the gate electrodes 3A and 3B in the channel direction.
  • the material, thickness, and formation method of each layer are the same as the material, thickness, and formation method of each layer described in the first embodiment.
  • an insulating protective film is formed on the gate insulating film 5, the active layers 7A and 7B, and the semiconductor layer 7cs, and the protective layer 31 is formed by patterning the insulating protective film. obtain.
  • the gate insulating film 5 below the insulating protective film is also etched. At this time, since the active layers 7A and 7B and the semiconductor layer 7cs function by etching stop, portions of the gate insulating film 5 covered with these layers are not removed.
  • an opening 33 exposing the gate connection portion 3sg is formed in the protective layer 31 and the gate insulating film 5 by patterning.
  • an opening 34 exposing the semiconductor layer 7cs is formed in the protective layer 31.
  • openings 32s, 32d exposing the active layers 7A, 7B on both sides of the portions of the active layers 7A, 7B that become the channel regions 7cA, 7cB. are formed respectively.
  • the insulating protective film is formed by, for example, a plasma CVD method or a sputtering method, and can be patterned by a known dry etching method. After forming the insulating protective film, for example, annealing is performed in an air atmosphere at a temperature of 200 to 450 ° C. for about 30 minutes to 4 hours.
  • a silicon oxide film (SiO 2 ), a silicon nitride film (SiN), a silicon oxynitride film (SiNO), a silicon nitride oxide film (SiON), aluminum oxide (Al 2 O 3 ), tantalum oxide ( A single layer selected from Ta 2 O 5 ) or a laminated film of two or more layers can be used.
  • a SiO 2 film having a thickness of 10 nm to 500 nm is used as an example.
  • a source conductive film is formed on the protective layer 31 and in the opening of the protective layer 31, and patterning is performed.
  • the gate / source contact formation region R (30) the source connection portion 9sg in contact with the gate connection portion 3sg in the opening 33 is obtained.
  • the source wiring S is formed in the gate / source intersection forming region R (40).
  • the capacitor electrode 9cs in contact with the semiconductor layer 7cs in the opening 34 is formed.
  • source electrodes 9sA, 9sB and drain electrodes 9dA, 9dB that are in contact with the active layers 7A, 7B in the openings 32s, 32d, respectively, are obtained.
  • the material, thickness, and formation method of the source conductive film are the same as the material, thickness, and formation method of the source conductive film described in the first embodiment.
  • the gate / source contact portion formation region R (30) has the gate / source contact portion 30, the gate / source intersection formation region R (40) has the gate / source intersection 40, and the capacitance portion formation region R (20). )
  • the memory transistor 10A and the circuit transistor 10B are formed in the capacitor portion 20, the memory transistor and circuit transistor formation region R (10A, 10B).
  • a protective film (passivation film) 11, an organic insulating film 13 such as a photosensitive resin, and an upper conductive layer 17 are formed.
  • the protective film 11 and the organic insulating film 13 are formed in this order by a method similar to the method described in the first embodiment.
  • an opening is formed in a portion of the organic insulating film 13 located on the gate / source contact portion formation region R (30).
  • the passivation film 11 is etched using the organic insulating film 13 as a mask. Thereby, the contact hole 15 exposing the surface of the source connection portion 9sg is obtained.
  • a conductive film is formed in the contact hole 15 and on the organic insulating film 13 and patterned.
  • the upper conductive layer 17 in contact with the source connection portion 9sg in the contact hole 15 is obtained in the gate / source contact portion formation region R (30).
  • the materials, thicknesses, and forming methods of the protective film 11, the organic insulating film 13, and the conductive film are the same as those described in the first embodiment. In this way, an active matrix substrate 1003 is obtained.
  • the memory transistor 10A and the circuit transistor 10B of the present embodiment have an etch stop layer (etch stop structure), they have the following advantages compared to a case without an etch stop layer (channel etch structure).
  • the source conductive film is etched for drain-source separation while the channel regions 7cA and 7cB are covered with the protective layer 31. Therefore, damage to the channel regions 7cA and 7cB due to etching can be reduced as compared with a thin film transistor having a channel etch structure. Therefore, variation in electrical characteristics of the memory transistor 10A and the circuit transistor 10B can be improved. In addition, the amount of variation in electrical characteristics due to electrical stress can be reduced. Furthermore, in the gate / source contact portion 30, the gate connection portion 3sg and the source connection portion 9sg can be directly contacted. Therefore, since the size of the gate / source contact portion 30 can be reduced, the circuit area can be reduced.
  • the semiconductor device of this embodiment is different from the semiconductor device of the first embodiment in that an active layer is formed on the source and drain electrodes of the memory transistor 10A and the circuit transistor 10B. Other configurations are the same.
  • FIGS. 24A and 24B are a plan view and a cross-sectional view showing an example of the configuration of the memory transistor 10A according to the third embodiment, respectively.
  • the cross section shown in FIG. 24B is a cross section taken along the line A-A ′ shown in FIG.
  • the same components as those in FIG. 2 are denoted by the same reference numerals, and description thereof is omitted.
  • the circuit transistor 10B has the same transistor structure as the memory transistor 10A shown in the figure, although the channel length and the channel width are different.
  • a source electrode 9sA and a drain electrode 9dA are provided separately on a gate insulating film 5 covering the gate electrode 3A, and an active layer 7A is formed thereon.
  • the active layer 7A is disposed so as to be in contact with the gate insulating film 5 located between the source electrode 9sA and the drain electrode 9dA, and the upper and side surfaces of the source electrode 9sA and the drain electrode 9dA.
  • a portion that overlaps with the gate electrode 3A and is located between a region in contact with the side surface of the source electrode 9sA and a region in contact with the side surface of the drain electrode 9dA becomes a channel region 7cA.
  • the planar shape of the channel region 7cA is rectangular, but it may be U-shaped as shown in FIG.
  • 25 to 27 are process diagrams for explaining an example of the manufacturing method of the active matrix substrate, in which (a) and (b) are sectional views and (c) is a top view.
  • a process of forming the memory transistor 10A, the circuit transistor 10B, the capacitor section 20, the gate / source contact section 30 and the gate / source intersection section 40 in the active matrix substrate is shown.
  • a gate conductive film is formed on the substrate 1 and patterned to form a gate connection portion 3sg, a gate wiring G, a gate electrode 3A, and a capacitor wiring.
  • a gate wiring layer including CS and gate electrode 3B is formed.
  • a gate insulating film 5 is formed so as to cover the gate wiring layer.
  • the source connection portion 9sg is formed in the gate / source contact formation region R (30).
  • the source connection portion 9sg is arranged so as to overlap with a part of the gate connection portion 3sg when viewed from the normal direction of the substrate 1.
  • the source wiring S is formed in the gate / source intersection formation region R (40), and the gate / source intersection 40 is obtained.
  • the capacitor portion formation region R (20) the capacitor electrode 9cs is formed, and the capacitor portion 20 is obtained.
  • the capacitor electrode 9cs is disposed so as to overlap the capacitor wiring CS when viewed from the normal direction of the substrate 1.
  • the source electrodes 9sA and 9sB and the drain electrodes 9dA and 9dB are arranged apart from each other.
  • the material, thickness, and formation method of the conductive film for gate, gate insulating film, and source conductive film are the same as the material, thickness, and formation method of these films described in the first embodiment.
  • an oxide semiconductor film is formed on the gate insulating film 5 and the source wiring layer, and is patterned.
  • the active layer 7A is formed in the memory transistor formation region R (10A)
  • the active layer 7B is formed in the circuit transistor formation region R (10B).
  • the active layers 7A and 7B are arranged so as to be in contact with the gate insulating film 5 located between the source electrodes 9sA and 7sB and the drain electrodes 9dA and 7dB, and the upper surfaces and side surfaces of the source electrodes 9sA and 7sB and the drain electrodes 9dA and 7dB. Is done.
  • the material, thickness, and formation method of the oxide semiconductor film are the same as the material, thickness, and formation method of the above-described embodiment.
  • the memory transistor 10A and the circuit transistor 10B are formed in the memory transistor and circuit transistor formation region R (10A, 10B).
  • the active layers 7A and 7B are formed after the etching process of the source conductive film, damage to the active layers 7A and 7B due to the etching process can be suppressed.
  • a protective film (passivation film) 11, an organic insulating film 13 such as a photosensitive resin, and an upper conductive layer are formed on the source wiring layer and the active layers 7A and 7B. 17 is formed.
  • the protective film 11 and the organic insulating film 13 are formed in this order by the same method as in the above-described embodiment, and a portion of the organic insulating film 13 located on the gate / source contact portion forming region R (30) is formed. An opening is formed.
  • the passivation film 11 is etched using the organic insulating film 13 as a mask. Thereby, the contact hole 15 exposing the surfaces of the gate connection portion 3sg and the source connection portion 9sg is obtained.
  • a conductive film is formed in the contact hole 15 and on the organic insulating film 13 and patterned.
  • the upper conductive layer 17 that electrically connects the source connection portion 9sg in the contact hole 15 is obtained.
  • the material, thickness, and formation method of the protective film 11, the organic insulating film 13, and the conductive film are the same as the material, thickness, and formation method of the above-described embodiment. In this way, an active matrix substrate 1004 is obtained.
  • the memory transistor 10A and the circuit transistor 10B according to the present embodiment have a bottom contact structure configured to be in contact with the source and drain electrodes on the lower surfaces of the active layers 7A and 7B.
  • Such a structure has the following advantages over the case of having a channel etch structure.
  • the active layers 7A and 7B are formed after the etching process of the source conductive film for drain-source separation is performed. Therefore, damage to the channel regions 7cA and 7cB due to etching can be reduced as compared with a thin film transistor having a channel etch structure. Therefore, variation in electrical characteristics of the memory transistor 10A and the circuit transistor 10B can be improved. In addition, the amount of variation in electrical characteristics due to electrical stress can be reduced.
  • the manufacturing process is simplified as compared with the case of having the etch stop structure of the second embodiment. For this reason, there are advantages that the manufacturing cost can be reduced and the yield can be improved.
  • the operation and electrical characteristics of the memory transistor 10A in the second and third embodiments are the same as those described in the first embodiment. Further, as in the first embodiment, these embodiments are not limited to the active matrix substrate, and can be widely applied to electronic devices including a memory circuit such as an integrated circuit.
  • the bottom gate type thin film transistor is used as the memory transistor 10A and the circuit transistor 10B.
  • a top gate type thin film transistor may be used.
  • FIGS. 28A and 28B are a plan view and a cross-sectional view, respectively, showing an example of a memory transistor 10A having a top gate structure.
  • the cross section shown in FIG. 28B is a cross section along the line A-A ′ shown in FIG.
  • the same components as those in FIG. 2 are denoted by the same reference numerals.
  • the memory transistor 10A includes an active layer 7A containing a metal oxide, a gate insulating film 5 covering the active layer 7A, and a gate electrode 3A disposed on the gate insulating film 5 on the substrate 1.
  • An interlayer insulating layer 12 is formed thereon, and a source electrode 9sA and a drain electrode 9dA are provided on the interlayer insulating layer 12. These are in contact with the active layer 7 ⁇ / b> A in the contact hole 8 formed in the interlayer insulating layer 12.
  • the circuit transistor 10B may have a similar transistor structure, or may have a structure including two or more channel regions connected in series or in parallel.
  • the write operation to the memory transistor 10A is performed by Joule heat generated in the oxide semiconductor layer 7A.
  • the temperature of the channel region 7cA during the write operation is, for example, 200 ° C. or higher.
  • On the drain side of the channel region 7cA it may be higher (for example, 250 ° C. or higher, or 300 ° C. or higher). Therefore, a layer (for example, an organic insulating film) made of a material having low heat resistance (softening temperature: less than 200 ° C., preferably less than 300 ° C.) is not disposed above the oxide semiconductor layer 7A of the memory transistor 10A. Is preferred.
  • the active matrix substrate will be described in detail as an example.
  • the oxide semiconductor layer 7A of the memory transistor 10A is covered with the passivation film 11 and the organic insulating film 13. If the heat resistance of the organic insulating film 13 is low, the portion of the organic insulating film 13 located on the oxide semiconductor layer 7A may be peeled off from the passivation film 11 or deformed depending on the writing conditions. In particular, peeling or deformation may occur on the drain side end of the oxide semiconductor layer 7 ⁇ / b> A in the organic insulating film 13.
  • the organic insulating film 13 is peeled or deformed, for example, when a memory array is configured using a plurality of memory transistors 10A, the written memory transistors 10A and the unwritten memory transistors 10A There is a risk of being distinguished by the position of peeling or deformation.
  • an inorganic insulating film having a relatively high heat resistance (such as the silicon oxide films listed above) is provided as the passivation film 11 above the oxide semiconductor layer 7A.
  • the organic insulating film 13 may not be formed on the passivation film 11.
  • the active matrix substrate illustrated in FIGS. 29A to 29C does not need to have an organic insulating film as a planarizing film.
  • the organic insulating film 13 may be provided only in a partial region of the substrate 1.
  • the organic insulating film 13 is not required to be formed at least above the oxide semiconductor layer 7A of the memory transistor 10A.
  • the organic insulating film 13 is formed above the oxide semiconductor layer 7B of the circuit transistor 10B. May be.
  • the organic insulating film 13 is formed above the plurality of pixel transistors 10C and may not be formed above the memory transistors 10A in the memory circuit.
  • the organic insulating film 13 is provided in the display region 100 and may not be provided in the peripheral region 200 (at least on the memory circuit in the peripheral region 200).
  • planarization made of a material having high heat resistance (eg, softening temperature: 200 ° C. or higher, preferably 300 ° C. or higher) instead of the organic insulating film 13. Even if a film is used, the above-mentioned problem due to heat during writing can be suppressed.
  • an inorganic insulating film such as an inorganic SOG (spin on glass) film may be used as the planarizing film.
  • the memory transistor 10A and the circuit transistor 10B are thin film transistors, but may be MOS transistors. Even a MOS transistor can be changed to a resistor state by flowing a drain current having a high current density in the channel region.
  • a MOS transistor has a configuration in which a metal oxide semiconductor film is disposed on a silicon substrate with an insulating film interposed therebetween. In such a configuration, a silicon substrate with high heat dissipation is used, but since the silicon substrate and the oxide semiconductor film are separated by an insulating film, it is possible to suppress the release of Joule heat due to a write current to the silicon substrate. Therefore, the resistance of the oxide semiconductor film can be reduced by Joule heat.
  • each conductive film and each insulating film that constitute the memory transistor 10A and the circuit transistor 10B are not limited to the contents exemplified in the above embodiments.
  • the semiconductor device including the n-channel type memory transistor 10A has been described as an example.
  • the conductivity type of the memory transistor is not limited to the n-channel type, and may be a p-channel type.
  • the drain current Ids flows from the source to the drain. Even in the case of a p-channel memory transistor, a decrease in read current can be suppressed by applying the write voltage condition of the above embodiment.
  • the semiconductor device according to the present invention can be widely applied to semiconductor devices and electronic devices having a memory circuit.
  • the present invention is applied to non-volatile semiconductor memory devices, integrated circuits (IC, LSI), various display devices such as liquid crystal display devices and organic EL display devices, and active matrix substrates used in various display devices.

Landscapes

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Abstract

　半導体装置（１００１）は、メモリセルと書き込み制御回路とを備え、メモリセルは、金属酸化物を含む活性層（７Ａ）を有するメモリトランジスタ（１０Ａ）を含み、メモリトランジスタ（１０Ａ）は、ドレイン電流Ｉｄｓがゲート‐ソース間電圧Ｖｇｓに依存する半導体状態から、ドレイン電流Ｉｄｓがゲート‐ソース間電圧Ｖｇｓに依存しない抵抗体状態に不可逆的に変化させられ得るトランジスタであり、書き込み制御回路は、メモリトランジスタ（１０Ａ）の閾値電圧をＶｔｈ、ドレイン‐ソース間電圧をＶｄｓとするとき、Ｖｇｓ≧Ｖｄｓ＋Ｖｔｈを満足するように、ドレイン（９ｄＡ）、ソース（９ｓＡ）およびゲート電極（３Ａ）に印加する電圧を制御することによって、メモリトランジスタ（１０Ａ）への書き込みを行うように構成されている。

Description

半導体装置およびその書き込み方法
　本発明は、メモリトランジスタを備えた半導体装置に関する。
　ＲＯＭ（読み出し専用メモリ）として利用可能なメモリ素子として、従来、トランジスタ構造を有する素子（以下、「メモリトランジスタ」と称する。）を用いることが提案されている。
　例えば特許文献１には、ＭＯＳトランジスタ構造を有する不揮発性のメモリトランジスタが開示されている。このメモリトランジスタでは、ゲート絶縁膜に高電界を印加し、絶縁破壊させることにより、書き込みを行う。また、特許文献２には、ゲートに所定の書き込み電圧をかけることによって生じる閾値電圧の変化を利用したメモリトランジスタが開示されている。
　これに対し、本出願人による特許文献３は、従来よりも消費電力を低減可能な新規な不揮発性メモリトランジスタを提案している。このメモリトランジスタは、活性層（チャネル）に金属酸化物半導体を用いており、ドレイン電流により生じるジュール熱によって、ゲート電圧にかかわらずオーミックな抵抗特性を示す抵抗体状態に不可逆的に変化し得る。このようなメモリトランジスタを用いると、書き込みのための電圧を特許文献１、２における電圧よりも低くすることが可能である。なお、本明細書では、このメモリトランジスタの金属酸化物半導体を抵抗体状態に変化させる動作を「書き込み」と称する。また、メモリトランジスタからドレイン‐ソース間に流れる電流を読み出す動作を「読み出し」と、メモリトランジスタから読み出された電流を「読み出し電流」と称する。このメモリトランジスタは、書き込みされた後、金属酸化物半導体が抵抗体となるため、トランジスタとして動作しないが、本明細書では、抵抗体に変化した後も「メモリトランジスタ」と呼ぶ。同様に、抵抗体に変化した後も、トランジスタ構造を構成するゲート電極、ソース電極、ドレイン電極、活性層、チャネル領域などの呼称を使用する。
　特許文献３には、メモリトランジスタを例えば液晶表示装置のアクティブマトリクス基板に形成することが記載されている。
米国特許第６７７５１７１号明細書 特開平１１－９７５５６号公報 国際公開第２０１３／０８０７８４号
　本発明者が検討したところ、特許文献３のメモリトランジスタでは、書き込み時に、メモリトランジスタのドレイン‐ソース間に印加する電圧（書き込み電圧）をメモリトランジスタの飽和領域において設定したとき、メモリトランジスタの活性層中のドレイン電極の近傍に局所的にジュール熱が発生し、ドレイン電極の近傍で局所的に金属酸化物の組成が変化する可能性があることが分かった。活性層の一部のみが低抵抗化するため、読み出し時に、メモリトランジスタからの読み出し電流が低下し得る。この結果、読み出し電流を検出するセンスアンプに対する出力電圧が不安定となり、読み出し動作マージンが低下する可能性がある。これは、半導体装置の信頼性を低下させる要因となり得る。
　本発明の実施形態は、メモリトランジスタからの読み出し電流の低下を抑制することにより、センスアンプの読み出し動作マージンを大きくして、半導体装置の信頼性を確保することを目的とする。
　本発明の実施形態による半導体装置は、少なくとも１つのメモリセルと、前記少なくとも１つのメモリセルへの書き込みを制御する書き込み制御回路とを備え、前記少なくとも１つのメモリセルは、金属酸化物を含む活性層を有するメモリトランジスタを含み、前記メモリトランジスタは、ドレイン電流Ｉｄｓがゲート‐ソース間電圧Ｖｇｓに依存する半導体状態から、ドレイン電流Ｉｄｓがゲート‐ソース間電圧Ｖｇｓに依存しない抵抗体状態に不可逆的に変化させられ得るトランジスタであり、前記書き込み制御回路は、前記メモリトランジスタの閾値電圧をＶｔｈ、前記メモリトランジスタのドレイン‐ソース間電圧をＶｄｓとするとき、Ｖｇｓ≧Ｖｄｓ＋Ｖｔｈを満足するように、前記メモリトランジスタのドレイン電極、ソース電極およびゲート電極に印加する電圧を制御することによって、前記メモリトランジスタへの書き込みを行うように構成されている。
　ある実施形態において、前記少なくとも１つのメモリセルは、複数のメモリセルであり、前記複数のメモリセルは、前記半導体状態であるメモリトランジスタＳを含むメモリセルと、前記抵抗体状態であるメモリトランジスタＲを含むメモリセルとを含む。
　ある実施形態において、前記金属酸化物は、第１の金属元素を含み、前記メモリトランジスタＲの前記活性層は、前記メモリトランジスタＳの前記活性層よりも金属状態の前記第１の金属元素を多く含む。
　ある実施形態において、前記金属状態の第１の金属元素は、前記活性層中のチャネル領域におけるソース側よりもドレイン側に多く存在する。
　ある実施形態において、前記メモリトランジスタは、ゲート電極と、前記活性層と、前記ゲート電極と前記活性層との間に配置された第１の絶縁層と、前記第１の絶縁層と反対側に位置する第２の絶縁層とを有し、前記第２の絶縁層は、前記活性層の表面に接しており、前記金属状態の第１の金属元素は、前記活性層と前記第２の絶縁層との界面に存在する。
　ある実施形態において、前記金属状態の第１の金属元素は前記活性層の内部に存在する。
　ある実施形態において、前記金属酸化物は、少なくともＩｎを含み、前記金属状態の第１の金属元素はＩｎである。
　ある実施形態において、前記メモリトランジスタＲの前記活性層は、前記メモリトランジスタＳの前記活性層よりもボイドを多く含む。
　ある実施形態において、前記メモリトランジスタＲの前記活性層は、前記ドレイン電極の近傍に存在するボイドを含む。
　ある実施形態において、前記メモリトランジスタＲの前記活性層中のチャネル領域と前記メモリトランジスタＳの前記活性層中のチャネル領域とでは、前記金属酸化物の組成が異なる。
　ある実施形態において、前記活性層は、第１の金属元素および第２の金属元素を含み、第１の金属元素は、第２の金属元素よりも高い標準電極電位を有し、前記メモリトランジスタＲの前記活性層に含まれるイオン状態の金属元素全体に対するイオン状態の前記第２の金属元素の含有率は、前記メモリトランジスタＳの前記活性層に含まれるイオン状態の金属元素全体に対するイオン状態の前記第２の金属元素の含有率よりも大きい。
　ある実施形態において、前記活性層は、第１の金属元素および第２の金属元素を含み、第１の金属元素は、第２の金属元素よりも高い標準電極電位を有し、前記メモリトランジスタＲの前記活性層に含まれるイオン状態の金属元素全体に対するイオン状態の前記第１の金属元素の含有率は、前記メモリトランジスタＳの前記活性層に含まれるイオン状態の金属元素全体に対するイオン状態の前記第１の金属元素の含有率よりも小さい。
　ある実施形態において、前記金属酸化物は、少なくともＩｎおよびＧａを含み、前記第１の金属元素はＩｎであり、前記第２の金属元素はＧａである。
　ある実施形態において、前記金属酸化物は、Ｉｎ、ＧａおよびＺｎを含む。
　ある実施形態において、前記金属酸化物は結晶質部分を含む。
　ある実施形態において、前記メモリトランジスタの前記活性層の上方には有機絶縁膜が形成されていない。
　ある実施形態において、電子機器は上記のいずれかの半導体装置を備える。
　本発明の実施形態による書き込み方法は、メモリセルを備えた半導体装置の書き込み方法であって、前記メモリセルは、金属酸化物を含む活性層を有するメモリトランジスタを含み、前記メモリトランジスタは、ドレイン電流Ｉｄｓがゲート‐ソース間電圧Ｖｇｓに依存する半導体状態から、ドレイン電流Ｉｄｓがゲート‐ソース間電圧Ｖｇｓに依存しない抵抗体状態に不可逆的に変化させられ得るトランジスタであり、前記メモリトランジスタの閾値電圧をＶｔｈ、前記メモリトランジスタのドレイン‐ソース間電圧をＶｄｓとするとき、Ｖｇｓ≧Ｖｄｓ＋Ｖｔｈを満足するように、前記メモリトランジスタのドレイン電極、ソース電極およびゲート電極に電圧を印加することによって、前記メモリトランジスタへの書き込みを行う工程を包含する。
　本発明の一実施形態によると、メモリトランジスタの線形領域においてメモリトランジスタへ書き込みを行うので、メモリトランジスタのドレイン‐ソース間に均一なジュール熱が発生し、金属酸化物の組成がドレイン‐ソース間において均一に変化する。この結果、読み出し電流の低下が抑制され、センスアンプの読み出し動作マージンを大きくすることができ、半導体装置の信頼性を確保することができる。
書き込み電圧Ｖｄｓ、ゲート電圧Ｖｇｓおよびメモリトランジスタの閾値電圧Ｖｔｈと読み出し電流との関係を示す図である。 （ａ）は、第１の実施形態の半導体装置１００１におけるメモリトランジスタ１０Ａおよび回路用トランジスタ１０Ｂを示す断面図、（ｂ）および（ｃ）は、それぞれ、メモリトランジスタ１０Ａおよび回路用トランジスタ１０Ｂの平面図である。 （ａ）は、第１の実施形態におけるメモリ回路３００１を構成する単一のメモリセルを例示する図、（ｂ）は、メモリ回路３００１の構成を示すブロック図である。 （ａ）は、第１の実施形態のアクティブマトリクス基板１００２の平面図であり、（ｂ）は、アクティブマトリクス基板１００２を用いた表示装置２００１を例示する断面図である。 液晶表示装置２００１のブロック構成を例示する図である。 （ａ）～（ｄ）は、それぞれ、不揮発性記憶装置６０ａ～６０ｃを構成するメモリセル、液晶表示装置２００１の画素回路、ゲートドライバ７６、および、ゲートドライバ７６の一段分の構成を示す概略図である。 第１の実施形態の半導体装置（アクティブマトリクス基板１００２）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 第１の実施形態の半導体装置（アクティブマトリクス基板１００２）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 第１の実施形態の半導体装置（アクティブマトリクス基板１００２）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 第１の実施形態の半導体装置（アクティブマトリクス基板１００２）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 （ａ）および（ｂ）は、第１の実施形態の半導体装置（集積回路）２００２を例示する回路ブロック図および半導体装置の一部を示す断面図である。 （ａ）は、メモリトランジスタ１０Ａの初期状態（半導体状態）におけるＩｄｓ－Ｖｇｓ特性を示す図であり、（ｂ）は、メモリトランジスタ１０Ａの初期状態におけるＩｄｓ－Ｖｄｓ特性を示す図である。 （ａ）は、メモリトランジスタ１０Ａの抵抗体状態におけるＩｄｓ－Ｖｇｓ特性を示す図であり、（ｂ）は、メモリトランジスタ１０Ａの抵抗体状態におけるＩｄｓ－Ｖｄｓ特性を示す図である。 書き込み前後のメモリトランジスタ１０Ａにおける、Ｖｇｓ＝０Ｖの場合の原点付近のＩｄｓ－Ｖｄｓ特性を拡大して示す図である。 書き込み前後のメモリトランジスタ１０ＡのＩｄｓ－Ｖｇｓ特性を重ね合わせて示す図である。 書き込み前後のメモリトランジスタ１０Ａの微分抵抗（ｄＶｄｓ／ｄＩｄｓ、単位：Ωμｍ）とドレイン電圧Ｖｄｓとの関係を示す図である。 メモリトランジスタ１０Ａの書き込み時間（単位：ｍ秒）と単位ドレイン電流（単位：Ａ／μｍ）との関係の一例を示す図である。 （ａ）および（ｂ）は、第１の実施形態における他のメモリトランジスタの構成を例示する平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、第２の実施形態の半導体装置におけるメモリトランジスタ１０Ａを示す平面図および断面図である。 第２の実施形態の半導体装置（アクティブマトリクス基板１００３）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 第２の実施形態の半導体装置（アクティブマトリクス基板１００３）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 第２の実施形態の半導体装置（アクティブマトリクス基板１００３）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 第２の実施形態の半導体装置（アクティブマトリクス基板１００３）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 （ａ）および（ｂ）は、それぞれ、第３の実施形態の半導体装置におけるメモリトランジスタ１０Ａを示す平面図および断面図である。 第３の実施形態の半導体装置（アクティブマトリクス基板１００４）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 第３の実施形態の半導体装置（アクティブマトリクス基板１００４）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 第３の実施形態の半導体装置（アクティブマトリクス基板１００４）の製造方法を説明するための工程図であり、（ａ）および（ｂ）は断面図、（ｃ）は上面図である。 （ａ）および（ｂ）は、本発明による実施形態における他のメモリトランジスタの構成を例示する平面図および断面図である。 （ａ）～（ｃ）は、本発明による実施形態における他の半導体装置の構成を例示する断面図である。 線形領域において書き込みを行った後のメモリトランジスタの金属酸化物の状態を模式的に示す図である。
　本発明者は、特許文献３に開示されているメモリトランジスタを備えた半導体装置において、メモリトランジスタからの読み出し電流の低下を抑制するための書き込み電圧の条件について検討を重ねた。具体的に、本発明者は、書き込み時におけるメモリトランジスタのゲート‐ソース間の電圧Ｖｇｓ、ドレイン‐ソース間の電圧Ｖｄｓおよびメモリトランジスタの閾値電圧Ｖｔｈと読み出し電流との関係を調べた。
　図１は、書き込み電圧Ｖｄｓ、ゲート電圧Ｖｇｓおよびメモリトランジスタの閾値電圧Ｖｔｈと読み出し電流との関係を示す。横軸は、Ｖｇｓ―Ｖｄｓ―Ｖｔｈから得られる電圧値を示し、縦軸は単位チャネル幅当たりの読み出し電流の値（Ａ／μｍ）を示す。
　ここで、一般的なトランジスタの電気的特性（ドレイン‐ソース間の電圧Ｖｄｓとドレイン電流Ｉｄｓとの関係）において、「線形領域」および「非線形領域」が確認できる。「線形領域」は、ドレイン‐ソース間の電圧Ｖｄｓの変化に応じて、ドレイン電流Ｉｄｓが変化する領域であり、「飽和領域」は、ドレイン‐ソース間の電圧Ｖｄｓの変化に依存せずにドレイン電流Ｉｄｓがほぼ一定となる領域である。また、電圧Ｖｄｓに着目すると、Ｖｄｓ≦Ｖｇｓ―Ｖｔｈを満たす領域が線形領域となり、Ｖｄｓ＞Ｖｇｓ―Ｖｔｈを満たす領域が飽和領域となることが知られている。このように、一般的なトランジスタでは、ＶｄｓとＶｇｓ―Ｖｔｈとの大小関係によって、Ｖｇｓ―Ｖｔｈを境界に線形領域と飽和領域とに区別される。従って、図１においては、Ｖｇｓ―Ｖｄｓ―Ｖｔｈ≧０の領域が線形領域を表し、Ｖｇｓ―Ｖｄｓ―Ｖｔｈ＜０の領域は飽和領域を表す。
　図１では、書き込み時におけるドレイン‐ソース間の電圧Ｖｄｓを２０～３０Ｖに設定して、線形領域において書き込みを行った後、読み出し時にドレイン‐ソース間の電圧Ｖｄｓを１０Ｖ、ゲート‐ソース間の電圧Ｖｇｓをー１０Ｖに設定して読み出し電流を測定した結果を「◆」でプロットしている。また、書き込み時のドレイン‐ソース間の電圧Ｖｄｓを２０～３０Ｖに設定して、飽和領域において書き込みを行った後、読み出し時にドレイン‐ソース間の電圧Ｖｄｓを１０Ｖ、ゲート‐ソース間の電圧Ｖｇｓをー１０Ｖに設定して読み出し電流を測定した結果を「■」でプロットしている。なお、読み出し時における電圧Ｖｄｓは１０Ｖ、電圧Ｖｇｓはー１０Ｖに限定されない。低消費電力の観点から、電圧Ｖｄｓ、Ｖｇｓは小さい方が好ましく、例えば、電圧Ｖｄｓは０．１Ｖに設定し得る。
　図１に示す結果を検討すると、以下のような知見が得られる。
　まず、線形領域で書き込みを行った場合の読み出し電流が、飽和領域で書き込みを行った場合の読み出し電流よりも大きくなることが分かる。この理由は以下のように考えられる。
　メモリトランジスタの飽和領域において書き込みを行った場合、メモリトランジスタの金属酸化物層中のドレイン電極の近傍で局所的にジュール熱が発生するため、ドレイン電極の近傍だけで金属酸化物の組成が変化する。これに対して、線形領域において書き込みを行った場合、メモリトランジスタのドレイン‐ソース間全体にジュール熱が均一に発生し、金属酸化物の組成がチャネル領域全体において均一に変化し、チャネル領域全体が低抵抗化する。
　このように、飽和領域において書き込みを行う場合と比べて、線形領域において書き込みを行う場合、読み出し電流の低下が抑制され、センスアンプの読み出し動作マージンを大きくすることが可能となる。
　本発明者は、上記の知見に基づいて、メモリトランジスタからの読み出し電流の低下を抑制できる書き込み電圧の条件を見出し、本発明に至った。
　以下、図面を参照しながら、本発明による半導体装置の実施形態を具体的に説明する。
　（第１の実施形態）
　本発明による半導体装置の第１の実施形態は、第１の薄膜トランジスタと、第２の薄膜トランジスタとを同一基板上に備える。第１の薄膜トランジスタはメモリ素子として機能するメモリトランジスタである。第２の薄膜トランジスタは、メモリ素子として機能せず、回路を構成するトランジスタである。本明細書では、このようなトランジスタを「回路用トランジスタ」と称し、メモリトランジスタと区別する。
　図２（ａ）は、本実施形態の半導体装置１００１におけるメモリトランジスタ（第１の薄膜トランジスタ）１０Ａおよび回路用トランジスタ（第２の薄膜トランジスタ）１０Ｂを示す断面図である。図２（ｂ）および（ｃ）は、それぞれ、メモリトランジスタ１０Ａおよび回路用トランジスタ１０Ｂの平面図である。図２（ａ）は、図２（ｂ）のＩ－Ｉ’線および図２（ｃ）のＩＩ－ＩＩ’線に沿った断面構造を示している。
　半導体装置１００１は、基板１と、基板１に支持されたメモリトランジスタ１０Ａと、基板１に支持された回路用トランジスタ１０Ｂとを備えている。回路用トランジスタ１０Ｂは、回路を構成する回路素子であればよく、その用途は限定されない。また、これらのトランジスタ１０Ａ、１０Ｂは、共通の金属酸化物を含む活性層（酸化物半導体層）７Ａ、７Ｂを有していてもよい。
　メモリトランジスタ１０Ａは、ドレイン電流Ｉｄｓがゲート電圧Ｖｇｓに依存する状態（半導体状態という。）から、ドレイン電流Ｉｄｓがゲート電圧Ｖｇｓに依存しない状態（抵抗体状態という。）に不可逆的に変化させられ得る不揮発性メモリ素子である。ドレイン電流Ｉｄｓは、メモリトランジスタ１０Ａのドレイン‐ソース間を流れる電流であり、ゲート電圧Ｖｇｓは、ゲート‐ソース間の電圧である。
　上記の状態変化は、例えば、半導体状態（初期状態）のメモリトランジスタ１０Ａのドレイン‐ソース間に所定の書き込み電圧Ｖｄｓを印加することによって生じる。書き込み電圧Ｖｄｓの印加により、活性層７Ａのうちチャネルが形成される部分（チャネル領域）７ｃＡに電流が流れ、ジュール熱が発生する。このジュール熱により、活性層７Ａのうちチャネル領域７ｃＡが低抵抗化される。この結果、ゲート電圧Ｖｇｓに依存せずに、オーミックな抵抗特性を示す抵抗体状態となる。酸化物半導体の低抵抗化が生じる理由は現在解明中であるが、ジュール熱によって酸化物半導体中に含まれる酸素がチャネル領域７ｃＡの外部に拡散することにより、チャネル領域７ｃＡ中の酸素欠損が増加してキャリア電子が生じるからと考えられる。なお、このような状態変化を生じ得るメモリトランジスタは、本出願人による特許文献３、本出願人による未公開の特許出願である特願２０１２－１３７８６８号および特願２０１２－２３１４８０号に記載されている。これらの開示内容の全てを参考のために本明細書に援用する。
　半導体装置１００１は複数のメモリトランジスタ１０Ａを有してもよい。本実施形態では、線形領域で書き込みを行う。この場合、書き込み後の複数のメモリトランジスタ１０Ａは、例えば、半導体状態のメモリトランジスタＳと、抵抗体状態のメモリトランジスタＲとを含んでいる。メモリトランジスタＲは書き込み対象となったものであり、メモリトランジスタＳは書き込み対象とはならなかったものである。
　＜金属酸化物の組成＞
　本発明者は、書き込み前後においてメモリトランジスタの金属酸化物中の組成を分析した結果、メモリトランジスタの金属酸化物が書き込みによって変化したことが確認された。以下、分析結果の一例を説明する。
　試料として、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）を含んでいる金属酸化物を含むメモリトランジスタを用いた。主として、チャネル領域の中央付近における金属酸化物の組成（書き込み前後）を分析した。金属酸化物の組成分析は、例えば、オージェ電子分光法を用いて行うことができる。
　ここで、本明細書での金属元素の「含有率」を定義しておく。金属元素の「含有率」は、活性層に含まれるイオン状態の金属元素全体に対するイオン状態の各金属元素の比率を意味している。分析に用いた試料では、書き込み前では、チャネル領域の中央付近において、Ｉｎの含有率は０．２９、Ｇａの含有率は０．３３、Ｚｎの含有率は０．３７であることが確認された。
　これに対して、線形領域で書き込みを行った後は、チャネル領域の中央付近では、Ｉｎの含有率は０．１０、Ｇａの含有率は０．５４、Ｚｎの含有率は０．３５となることが確認された。これにより、書き込み後の活性層のイオン状態のＩｎの含有率は、書き込み前の活性層のイオン状態のＩｎの含有率よりも減少し、書き込み後の活性層のイオン状態のＧａの含有率は、書き込み前の活性層のイオン状態のＧａの含有率よりも増加することが分かった。
　また、書き込みにより金属状態のＩｎが増加することも確認された。なお、上記の分析結果は一例であり、書き込み条件によって、ＩｎやＧａの含有率は変化し得る。
　本発明者は、分析結果を検討し、以下のような知見を得るに至った。ここで、図３０を参照しながら、得られた知見を説明する。
　図３０は、線形領域において書き込みを行った後のメモリトランジスタの金属酸化物の状態を模式的に示す。
　（１）メモリトランジスタＲ中の活性層は、メモリトランジスタＳ中の活性層よりも金属状態のＩｎをより多く含んでいる。この理由は現在解明中であるが、ジュール熱によってＩｎと酸素との結合が弱まり、Ｉｎと結合していた酸素の一部がチャネル領域の外部に拡散したためであると考えられる。
　（２）金属状態のＩｎは、活性層と第２の絶縁層（保護膜）との界面、および活性層の内部にも析出している。特に、チャネル領域において、金属状態のＩｎをより多く含んでいることが確認された。この理由は、チャネル領域においてジュール熱が発生し、Ｉｎと結合していた酸素の一部がチャネル領域の外部に拡散したためであると考えられる。
　（３）メモリトランジスタＲ中の活性層は、メモリトランジスタＳ中の活性層よりもボイドを多く含んでいる。また、メモリトランジスタＲ中の活性層は、ドレイン電極の近傍に存在するボイドを含んでいる。これは、金属状態のＩｎの析出や酸素欠損に起因して生じたものと考えられる。
　（４）メモリトランジスタＲの活性層中のチャネル領域とメモリトランジスタＳの活性層中のチャネル領域とでは、金属酸化物（Ｉｎ、ＧａおよびＺｎを含む）の組成が異なる。この理由は、チャネル領域においてジュール熱とエレクトロマイグレーションンが発生したためであると考えられる。
　（５）メモリトランジスタＲの活性層中のイオン状態のＧａの含有率は、メモリトランジスタＳの活性層中のイオン状態のＧａの含有率よりも大きい。また、メモリトランジスタＲの活性層中のイオン状態のＩｎの含有率は、メモリトランジスタＳの活性層中のイオン状態のＩｎの含有率よりも小さい。この理由は、ジュール熱によってＩｎと酸素との結合が弱まり、一部のＩｎが金属状態のＩｎとして析出したためであると考えられる。
　さらに、これらの知見を総合すると、線形領域において書き込みを行った場合にメモリトランジスタからの読み出し電流が大きくなる理由は、活性層のうち特にチャネル領域全体において金属状態のＩｎが析出し、チャネル領域全体の電気抵抗率が低下したためであると考えられる。
　また、書き込み前のメモリトランジスタの活性層に含まれる金属酸化物がＩｎ、ＧａおよびＺｎを１：１：１の組成比で含んでいる場合、メモリトランジスタＲの活性層ではイオン状態のＧａの含有率が最も大きくなり、イオン状態のＩｎの含有率が最も小さくなると考えられる（Ｇａ＞Ｚｎ＞Ｉｎ）。
　また、ドレイン側でより大きなジュール熱が発生することから、金属状態のＩｎは、チャネル領域中のソース側よりもドレイン側により多く析出することが考えられる。
　上記は、Ｉｎ、Ｇａ、Ｚｎの三元系酸化物である金属酸化物を例に組成の分析結果を示したが、金属酸化物が、例えば、Ｉｎ、Ｇａ、Ｓｎの三元系酸化物である場合や、Ｉｎ、Ｚｎの二元系酸化物である場合にも、同様の分析結果が得られる。
　金属酸化物が、２種類以上の金属元素を含む場合、標準電極電位の高い方の金属元素が金属酸化物中で金属として析出し易いと考えられる。標準電極電位が低いほど金属元素はイオン化され易く、酸化され易い。活性層が、第１の金属元素および第２の金属元素を含み、第１の金属元素が、第２の金属元素よりも高い標準電極電位を有している場合は、第１の金属元素の方が、第２の金属元素よりもイオン状態から金属状態に変化し易い。
　以上の検討を踏まえると、以下のような知見が得られる。
　（６）メモリトランジスタＲの活性層は、メモリトランジスタＳの活性層よりも金属状態の第１の金属元素を多く含み得る。金属状態の第１の金属元素は、チャネル領域中のソース側よりもドレイン側に多く存在し、活性層と第２の絶縁層（保護膜）との界面および活性層の内部にも存在し得る。
　（７）メモリトランジスタＲの活性層中のイオン状態の第２の金属元素の含有率は、メモリトランジスタＳの活性層中のイオン状態の第２の金属元素の含有率よりも大きく、メモリトランジスタＲの活性層中のイオン状態の第１の金属元素の含有率は、メモリトランジスタＳの活性層中のイオン状態の第１の金属元素の含有率よりも小さくなり得る。
　＜トランジスタ１０Ａ、１０Ｂの構造＞
　ここで、各トランジスタ１０Ａ、１０Ｂのより具体的な構造を説明する。
　メモリトランジスタ１０Ａは、酸化物半導体を含む活性層７Ａと、ゲート電極３Ａと、活性層７Ａとゲート電極３Ａとの間に配置されたゲート絶縁膜５と、ゲート絶縁膜５と活性層７Ａとの界面とは反対側に位置する活性層７Ａの面に接する他の絶縁膜（不図示）と、活性層７Ａの一部と接するように配置されたソース電極９ｓＡと、活性層７Ａの他の一部と接するように配置されたドレイン電極９ｄＡとを有している。基板１の法線方向から見たとき、活性層７Ａの少なくとも一部は、ゲート絶縁膜５を介してゲート電極３Ａと重なるように配置される。なお、活性層７Ａとソース電極９ｓＡおよびドレイン電極９ｄＡとは、電気的に接続されていればよく、直接接していなくてもよい。活性層７Ａのうちソース電極９ｓＡと接する領域（または電気的に接続された領域）を「ソースコンタクト領域」、ドレイン電極９ｄＡと接する領域（または電気的に接続された領域）を「ドレインコンタクト領域」と称する。基板１の法線方向から見たとき、ゲート電極３Ａとゲート絶縁膜５を介して重なり、かつ、活性層７Ａのうちソースコンタクト領域とドレインコンタクト領域との間に位置する領域がチャネル領域７ｃＡとなる。
　本実施形態では、活性層７Ａの全体がゲート電極３Ａと重なっており、活性層７Ａとソース電極９ｓＡおよびドレイン電極９ｄＡとが直接接している。このような場合、メモリトランジスタ１０Ａのチャネル長は、基板１の法線方向から見たとき、活性層７Ａ上におけるソース電極９ｓＡとドレイン電極９ｄＡとの間隙部分のチャネル方向の長さに相当する。チャネル幅は、上記間隙部分のチャネル方向に直交する方向の長さに相当する。
　また、図示する例では、基板１の法線方向から見たとき、ドレイン電極９ｄＡおよびソース電極９ｓＡのうち一方の電極（ここではドレイン電極９ｄＡ）は、活性層７Ａ上に凹部を有しており、他方の電極（ここではソース電極９ｓＡ）は、ドレイン電極９ｄＡの凹部内に、ドレイン電極９ｄＡと間隔を空けて配置されている。このため、ソース電極９ｓＡおよびドレイン電極９ｄＡの間に位置するチャネル領域７ｃＡは、Ｕ字形状を有している。このような場合、図２（ｂ）に示すように、ソース電極９ｓＡとドレイン電極９ｄＡとの間に位置する間隙部分の幅がチャネル長である。また、チャネル領域７ｃＡのうちソース電極９ｓＡからの距離とドレイン電極９ｄＡからの距離とが等しくなる線の長さ（ソース電極９ｓＡとドレイン電極９ｄＡとの活性層７Ａ上での離間距離の２等分点を結ぶ線の長さ）がチャネル幅である。
　回路用トランジスタ１０Ｂは、活性層７Ｂと、ゲート電極３Ｂと、活性層７Ｂとゲート電極３Ｂとの間に位置するゲート絶縁膜５と、活性層７Ｂの一部と接するように配置されたソース電極９ｓＢと、活性層７Ａの他の一部と接するように配置されたドレイン電極９ｄＢとを有している。なお、上述のとおり、活性層７Ｂは、活性層７Ａと共通の酸化物半導を含んでいても構わない。基板１の法線方向から見たとき、ゲート電極３Ｂは、活性層７Ｂの少なくとも一部と重なるように配置される。上述したメモリトランジスタ１０Ａと同様に、活性層７Ｂは、ソース電極９ｓＢと接する（または電気的に接続された）ソースコンタクト領域、ドレイン電極９ｄＢと接する（または電気的に接続された）をドレインコンタクト領域、およびチャネル領域７ｃＢを有する。チャネル領域７ｃＢは、基板１の法線方向から見たとき、ゲート電極３Ｂとゲート絶縁膜５を介して重なり、かつ、活性層７Ｂのうちソースコンタクト領域とドレインコンタクト領域との間に位置する領域である。図示する例では、回路用トランジスタ１０Ｂのチャネル長は、活性層７Ｂ上におけるソース電極９ｓＢとドレイン電極９ｄＢとの間隙部分のチャネル方向の長さ、チャネル幅は、間隙部分のチャネル方向に直交する方向の長さである。
　本実施形態では、メモリトランジスタ１０Ａおよび回路用トランジスタ１０Ｂのゲート電極３Ａ、３Ｂは、共通のゲート用導電膜から形成されている。また、メモリトランジスタ１０Ａのゲート絶縁膜５は、回路用トランジスタ１０Ｂまで延設され、回路用トランジスタ１０のゲート絶縁膜としても機能する。メモリトランジスタ１０Ａおよび回路用トランジスタ１０Ｂのソース電極９ｓＡ、９ｓＢおよびドレイン電極９ｄＡ、９ｄＢは、共通のソース用導電膜から形成されている。これにより、回路用トランジスタ１０Ｂとメモリトランジスタ１０Ａとを共通のプロセスを利用して形成できるので、製造工程数を低減できる。
　なお、図２に示す例では、メモリトランジスタ１０Ａのチャネル領域７ｃＡの平面形状はＵ字形であるが、矩形であってもよい。同様に、回路用トランジスタ１０Ｂのチャネル領域７ｃＢの平面形状は矩形であるが、Ｕ字形であってもよい。ただし、チャネル領域がＵ字形状の場合、書き込み電流によって生じるジュール熱を、チャネル領域の低抵抗化（書き込み）に、より効率的に利用できると考えられる。
　また、メモリトランジスタ１０Ａおよび回路用トランジスタ１０Ｂはボトムゲート構造に限定されず、トップゲート構造を有していてもよい。ただし、メモリトランジスタ１０Ａおよび回路用トランジスタ１０Ｂが同様の構造を有していると、共通のプロセスを利用してこれらのトランジスタ１０Ａ、１０Ｂを形成できる。
　メモリトランジスタ１０Ａおよび回路用トランジスタ１０Ｂの活性層７Ａ、７Ｂとなる酸化物半導体膜は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜である。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。本実施形態では、活性層７Ａ、７Ｂは、Ｉｎ、Ｇａ、Ｚｎを、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層であってもよい。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有している。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴを用いれば、表示装置の消費電力を大幅に削減することが可能になる。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、アモルファスでもよいし、結晶質部分を含んでもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を用いてもよい。このようなＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体膜として、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、ジュール熱による低抵抗化が生じ得る他の半導体膜を用いてもよい。例えばＮｉＯ、ＳｎＯ2、ＴｉＯ2、ＶＯ2、Ｉｎ2Ｏ3、ＳｒＴｉＯ3を含む半導体膜を用いてもよい。あるいは、Ｚｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体などを用いることもできる。さらに、これらの酸化物半導体に種々の不純物を添加した膜を使用してもよい。
　＜メモリトランジスタ１０Ａの動作＞
　メモリトランジスタ１０Ａは、例えば半導体状態（初期状態）を論理値「０」、抵抗体状態を論理値「１」に割り当てることにより、半導体状態は、情報を不揮発的に記憶するメモリ回路に用いられ得る。以下、メモリ回路を構成する単一のメモリセルの構成および動作の一例を説明する。
　図３（ａ）は、メモリ回路を構成する単一のメモリセルを例示する図である。図３（ａ）に示すように、メモリセルは、例えば、メモリトランジスタ１０Ａと、メモリトランジスタ１０Ａに直列に接続されたメモリセル選択用のトランジスタ（「選択トランジスタ」と称する。）１０Ｄとを有している。
　選択トランジスタ１０Ｄの構造は特に限定しないが、メモリトランジスタ１０Ａの活性層と同じ酸化物半導体膜から形成された活性層を有していてもよい。これにより、メモリトランジスタ１０Ａと選択トランジスタ１０Ｄとを共通のプロセスを利用して簡便に製造できる。このような場合、図２に示す回路用トランジスタ１０Ｂは、選択トランジスタ１０Ｄを含む。
　図３（ａ）に示すメモリセルでは、選択トランジスタ１０Ｄにゲート電圧を印加してオン状態にすることにより、メモリトランジスタ１０Ａへの書き込みまたは読み出し動作が可能になる。
　メモリトランジスタ１０Ａへの書き込みは、期間（書き込み時間）Ｔｐｐの間、線形領域において行われる。具体的には、Ｖｇｓ≧Ｖｄｓ＋Ｖｔｈを満足するように、メモリトランジスタのドレイン電極、ソース電極およびゲート電極に電圧を印加することにより行われる。この間、選択トランジスタ１０Ｄのソース電極は固定電圧（例えばＧＮＤ）に接続しておく。これにより、期間Ｔｐｐの間、メモリトランジスタ１０Ａのチャネル領域を書き込み電流Ｉｐｐが流れる。書き込み電流Ｉｐｐにより、ドレイン‐ソース間に均一なジュール熱が発生し、酸化物半導体の組成がドレイン‐ソース間において均一に変化し得る。この結果、チャネル領域が低抵抗化した抵抗体状態となる。なお、選択トランジスタ１０Ｄのソース電極は、当然ながら基準電圧Ｖｓｓに固定されていればよいということは言うまでもない。
　メモリトランジスタ１０Ａの読み出しは、メモリトランジスタ１０Ａのドレイン‐ソース間に所定の電圧を印加することによって流れる電流（読み出し電流）のゲート電圧依存性を調べることによって行うことができる。具体的には、半導体状態にあるメモリトランジスタ１０Ａに流れる読み出し電流をＩｔとすると、電流Ｉｔに対する読み出し時の読み出し電流Ｉｒの比によって容易に判別できる。なお、読み出しの際のゲート電圧Ｖｇｓを、所定の電圧範囲内（例えば約０．５Ｖ以下）に設定すると、読み出し電流Ｉｔと読み出し電流Ｉｒとの差が大きいため、メモリトランジスタ１０Ａの状態をより容易に判別できる。
　＜半導体装置の構成＞
　以下、図面を参照しながら、本実施形態の半導体装置のより具体的な構成を説明する。
　＜メモリ回路の構成＞
　まず、図３（ｂ）を参照しながら、複数のメモリセルを備えたメモリ回路３００１の構成を説明する。
　図３（ｂ）は、複数のメモリセルが行方向および列方向に配置されたメモリ回路３００１の構成例を示す．メモリ回路３００１では、複数のメモリセルが行方向および列方向に配置されている。なお、複数のメモリセルは、行方向のみに配置されていてもよいし、列方向のみに配置されていてもよい。
　メモリ回路３００１は、典型的には、複数のメモリセルと、第１の複数のワード線ＰＬと、第２の複数のワード線ＷＬと、複数のビット線ＢＬと、ワード線デコーダ１０４と、センスアンプ回路１０６と、書き込み制御回路１０７とを備える。
　メモリ回路３００１では、メモリセルは、１つのメモリトランジスタと、２つの選択トランジスタとを含む。ｋ個のメモリセルが列方向に、ｌ個のメモリセルが行方向に配置される。すなわち、複数のメモリセルがｋ×ｌのマトリクス状に配置される。なお、メモリセルは、図３（ａ）に示すように、１つのメモリトランジスタおよび１つの選択トランジスタから構成されていてもよい。または、３つ以上の選択トランジスタが互いに並列に接続され、且つ、各選択トランジスタがメモリトランジスタと直列に接続される構成であっても構わない。ただし、複数の選択トランジスタを互いに並列に接続することにより、選択トランジスタの電流駆動能力の低下を抑制できる。
　第１の複数のワード線ＰＬは、ｋ本のワード線ＰＬｎ（ｎ＝０、１、・・・、ｋ－１）を含み、第２の複数のワード線ＷＬは、ｋ本のワード線ＷＬｎ（ｎ＝０、１、・・・、ｋ－１）を含む。また、複数のビット線ＢＬは、ｌ本のビット線ＢＬｎ（ｎ＝０、１、・・・、ｌ－１）を含む。
　同一行に配置されたメモリセル中のメモリトランジスタ１０Ａのゲート電極は、各行に対応するワード線ＰＬｎを介して書き込み制御回路１０７に接続される。また、同一行に配置されたメモリセル中の２つの選択トランジスタのゲート電極は、各行に対応するワード線ＷＬｎを介してワード線デコーダ１０４に接続される。同一列に配置されたメモリセル中のメモリトランジスタ１０Ａのドレイン電極は、各列に対応するビット線ＢＬｎを介して書き込み制御回路１０７およびセンスアンプ回路１０６に接続される。メモリセル中の各選択トランジスタのソース電極は基準電圧線（不図示）に接続されている。なお、上述のとおり、本実施形態では、基準電圧はＧＮＤレベルの電圧である。
　書き込み制御回路１０７は、ビット線電圧制御回路１０２と、ビット線デコーダ１０３と、書き込み電圧制御回路１０５とを含む。書き込み制御回路１０７は、メモリセルへの書き込みを制御する。
　ビット線電圧制御回路１０２は、Ｖｇｓ≧Ｖｄｓ＋Ｖｔｈを満足するように、書き込み時に必要な書き込み電圧Ｖｐｐ（Ｖｄｓ）を生成し、生成した電圧Ｖｐｐをビット線デコーダ１０３に供給する。また、ビット線電圧制御回路１０２は、読み出し時に必要な読み出しドレイン電圧Ｖｄｒを生成し、生成した電圧をビット線デコーダ１０３に供給する。
　ビット線デコーダ１０３は、外部から入力されたアドレスをデコードして、書き込みまたは読み出し対象である１つまたは複数のメモリセルに接続される１つまたは複数のビット線ＢＬを選択する。ビット線デコーダ１０３は、書き込み電圧Ｖｐｐまたは読み出しドレイン電圧Ｖｄｒを選択したビット線ＢＬｎに印加し、非選択ビット線電圧（例えば、基準電圧Ｖｓｓ）を選択しなかったビット線ＢＬｎに印加する。
　ワード線デコーダ１０４は、外部から入力されたアドレスをデコードして書き込み対象である１つまたは複数のメモリセルに接続される１つまたは複数のワード線ＷＬを選択する。また、読み出し対象である１つまたは複数のメモリセルに接続される１つのワード線ＷＬを選択する。ワード線デコーダ１０４は、選択されたメモリセル中の選択トランジスタをオンにし、選択されなかったメモリセル中の選択トランジスタをオフにするように各ワード線ＷＬを制御する。具体的には、ワード線デコーダ１０４は、選択されたメモリセルに接続されているワード線ＷＬｎに、選択トランジスタがオンになる高レベルのゲート電圧（例えば、書き込み電圧Ｖｐｐ）を印加する。また、ワード線デコーダ１０４は、選択されなかった残りのワード線ＷＬｎには選択トランジスタがオフになる低レベルの電圧ＶＬを印加する。
　書き込み電圧制御回路１０５は、外部から入力されたアドレスをデコードして書き込み対象である１つまたは複数のメモリセルに接続される１つまたは複数のワード線ＰＬｎを選択する。書き込み電圧制御回路１０５は、書き込み時には、Ｖｇｓ≧Ｖｄｓ＋Ｖｔｈを満足するように、書き込みゲート電圧Ｖｇｓを生成し、生成したゲート電圧Ｖｇｓを選択したワード線ＰＬｎに印加する。また、書き込み電圧制御回路１０５は、低レベルの電圧ＶＬを非選択のワード線ＰＬｎに印加する。
　また、書き込み電圧制御回路１０５は、読み出し時において、メモリトランジスタ１０Ａがオン状態とならない低レベルの電圧ＶＬ（例えば、読み出しドレイン電圧Ｖｄｒ）を全てのワード線ＰＬｎに印加する。
　ビット線電圧制御回路１０２および書き込み電圧制御回路１０５は、書き込み制御回路１０７内部で電気的に接続され、ビット線電圧制御回路１０２と書き込み電圧制御回路１０５との間で、電圧ＶｄｓおよびＶｇｓを示す情報が送受信される。これにより、ビット線電圧制御回路１０２は、Ｖｇｓ≧Ｖｄｓ＋Ｖｔｈを満足するように、書き込み電圧制御回路１０５からの電圧Ｖｇｓの情報に基づき、電圧Ｖｄｓを生成する。書き込み電圧制御回路１０５は、Ｖｇｓ≧Ｖｄｓ＋Ｖｔｈを満足するように、ビット線電圧制御回路１０２からの電圧Ｖｄｓの情報に基づき、電圧Ｖｇｓを生成する。
　センスアンプ回路１０６は、典型的にはビット線ＢＬの総数ｌと同数のセンスアンプを備えている。センスアンプ回路１０６は、選択されたビット線ＢＬｎからビット線デコーダ１０３を介して読み出し対象であるメモリセルに流れる読み出し電流Ｉｒを検知する。そして、読み出し対象であるメモリセル中のメモリトランジスタ１０Ａの状態が半導体状態（初期状態）または抵抗体状態の何れであるかを判別する。
　なお、センスアンプ回路１０６に含まれるセンスアンプは、典型的には、読み出し電流Ｉｒを検知する電流センス式であるが、読み出しの電流経路上のノード電圧を検知する電圧センス式であってもよい。また、ビット線ＢＬｎを介してビット線デコーダ１０３と接続される回路構成に代えて、センスアンプ回路１０６が、列毎に独立して設けられた基準電圧線ＶＳＬに接続される回路構成を採用してもよい。
　なお、図３（ｂ）に示すメモリ回路３００１では、書き込み制御回路１０７と、ワード線デコーダ１０４とはそれぞれ独立した回路として構成されているが、本発明の実施形態はこれに限定されない。例えば、書き込み制御回路１０７およびワード線デコーダ１０４は、ビット線およびワード線を制御するための１つの集積回路により構成されても構わない。このような場合、１つの集積回路が、書き込み制御回路となり得る。
　特定のメモリセルへの書き込みが完了した後は、行方向および列方向に配置された複数のメモリセルは、半導体状態であるメモリトランジスタＳを含むメモリセルと、抵抗体状態であるメモリトランジスタＲを含むメモリセルとを含んでいる。
　次に、メモリ回路３００１の書き込みおよび読み出し動作の典型例を説明する。
　書き込み時には、ビット線電圧制御回路１０２は、Ｖｇｓ≧Ｖｄｓ＋Ｖｔｈを満足するように書き込み時に必要な書き込み電圧Ｖｐｐ（Ｖｄｓ）を生成する。ビット線デコーダ１０３は、選択されたビット線ＢＬｎに生成された書き込み電圧Ｖｐｐを印加する。また、書き込み電圧制御回路１０５は、Ｖｇｓ≧Ｖｄｓ＋Ｖｔｈを満足するように書き込み時に必要な電圧Ｖｇｓを生成し、生成した電圧Ｖｇｓを選択されたワード線ＰＬｎに印加する。ワード線デコーダ１０４は、書き込み電圧Ｖｐｐと同じレベルの電圧を選択されたワード線ＷＬｎに印加する。選択されなかったビット線ＢＬｎは浮遊状態（ハイインピーダンス状態）であり、選択されなかったワード線ＰＬｎおよびＷＬｎには低レベルの電圧ＶＬが印加される。なお、選択されなかったワード線ＰＬｎには書き込み電圧Ｖｐｐと同じレベルの電圧が印加されていても構わない。
　以上のように、書き込み対象のメモリセルにおいて、上述したメモリトランジスタ１０Ａへの書き込み動作に従い、メモリトランジスタ１０Ａへの書き込み動作が行われる。
　読み出し時には、ビット線デコーダ１０３は読み出しに必要な電圧を選択されたビット線ＢＬｎに印加し、ワード線デコーダ１０４は、高レベルな電圧を選択されたワード線ＷＬｎに印加する。また、書き込み電圧制御回路１０５は、メモリトランジスタがオンとならない低レベルの電圧ＶＬを全てのワード線ＰＬｎに印加する。
　読み出し対象のメモリセル中のメモリトランジスタ１０Ａが抵抗体状態であるとき、メモリトランジスタ１０Ａは導電性を有しているため、ワード線ＰＬｎに低レベルの電圧ＶＬが印加されても、ビット線ＢＬｎを介してメモリトランジスタ１０Ａには電流が流れる。
　一方、読み出し対象のメモリセル中のメモリトランジスタ１０Ａが半導体状態、すなわち初期状態のままであるとき、ワード線ＰＬｎに低レベルの電圧ＶＬが印加された場合、メモリトランジスタ１０Ａはオフ状態となり、ビット線ＢＬｎを介してメモリトランジスタ１０Ａには電流が流れない。
　このように、読み出し電流の違い（読み出し電流の比）をセンスアンプによって検出することにより、各メモリセルの記憶状態が検知できる。
　本実施形態は、メモリ回路を備えた電子機器に広く適用され得る。本実施形態の半導体装置は、メモリトランジスタ１０Ａを少なくとも１つ備えていればよく、その用途や構成は限定されない。例えば、不揮発性半導体記憶装置、集積回路（ＩＣ、ＬＳＩ）、液晶表示装置や有機ＥＬ表示装置などの各種表示装置、各種表示装置に用いられるアクティブマトリクス基板であってもよい。
　本実施形態を表示装置のアクティブマトリクス基板に適用する場合、アクティブマトリクス基板の表示領域以外の領域（周辺領域）に、メモリトランジスタ１０Ａを含むメモリ回路を設けてもよい。この場合、回路用トランジスタ１０Ｂは、周辺領域に設けられた駆動回路などの周辺回路を構成する回路用トランジスタであってもよい。
　また、周辺領域内に、回路素子として、メモリトランジスタ１０Ａの活性層と共通の酸化物半導体を含む活性層を有する複数の薄膜トランジスタが形成されていてもよい。
　＜アクティブマトリクス基板の構成＞
　本実施形態は、例えば液晶表示装置に用いられるアクティブマトリクス基板に適用され得る。
　図４（ａ）は、アクティブマトリクス基板１００２の一部を示す平面図である。アクティブマトリクス基板１００２は、複数の画素１０１を含む表示領域１００と、表示領域以外の領域（周辺領域）２００とを有している。
　表示領域１００の各画素１０１には、スイッチング素子として薄膜トランジスタ（「画素用トランジスタ」と称する。）１０Ｃが形成されている。図示しないが、周辺領域２００には、表示装置を構成する複数の回路（メモリ回路や駆動回路など）の少なくとも一部がモノリシックに形成されている。周辺領域２００に形成された回路を「周辺回路」と称する。
　本実施形態では、メモリトランジスタ１０Ａは、例えば周辺領域２００に形成されたメモリ回路に用いられる。また、回路用トランジスタ１０Ｂは、何れかの周辺回路、例えば駆動回路を構成する薄膜トランジスタである。なお、回路用トランジスタ１０Ｂは、各画素に設けられる画素用トランジスタ１０Ｃであってもよい。
　各画素１０１には、画素の列方向に沿って延びるソース配線Ｓと、画素の行方向に沿って延びるゲート配線Ｇと、画素電極１９とが設けられている。画素用トランジスタ１０Ｃは、ソース配線Ｓとゲート配線Ｇとが交差する点の近傍に配置されている。図示する例では、画素１０１には、ゲート配線Ｇと同一の導電膜から形成された容量配線ＣＳが設けられている。容量配線ＣＳ上には、容量部２０が配置されている。
　周辺領域２００には、ゲート配線Ｇまたはソース配線Ｓを外部配線と接続するための複数の端子部２０１が設けられている。ソース配線Ｓは、表示領域１００の端部まで延びて、ソース接続部９ｓｇと接続されている。ソース接続部９ｓｇは、ゲート配線Ｇと同一膜から形成されたゲート接続部３ｓｇと電気的に接続される。この接続部を「ソース・ゲート接続部」３０と称する。ゲート接続部３ｓｇは周辺領域２００まで延び、端子部（ソース端子）２０１を介して、例えばソースドライバ（図示せず）に接続される。一方、図示しないが、ゲート配線Ｇも周辺領域２００まで延びて、端子部（ゲート端子）を介して、例えばゲートドライバ（図示せず）と接続される。
　周辺領域２００には、メモリ回路を含む複数の周辺回路（図示せず）がモノリシックに形成されている。例えばゲートドライバ、ソースドライバなどの駆動回路と、各駆動回路に接続されたメモリ回路とが形成されていてもよい。メモリ回路は、図２に示すメモリトランジスタ１０Ａを含み、メモリ回路または他の周辺回路は、図２に示す回路用トランジスタ１０Ｂを含んでいる。また、周辺領域２００に形成されるメモリトランジスタ１０Ａおよび回路用トランジスタ１０Ｂと、表示領域１００に形成される画素用トランジスタ１０Ｃとは、共通の酸化物半導体膜から形成された活性層を有していてもよい。この場合、これらのトランジスタ１０Ａ～１０Ｃは、共通のプロセスを利用して製造され得る。
　アクティブマトリクス基板１００２は、液晶表示装置などの表示装置に適用され得る。液晶表示装置は、例えば、図４（ｂ）に示すように、アクティブマトリクス基板１００２と、表面に対向電極４２を有する対向基板４１と、これらの間に配置された液晶層４３とを備える。液晶層４３には、画素電極１９と対向電極４２とによって画素ごとに電圧が印加され、これにより、表示が行われる。
　図５は、アクティブマトリクス基板１００２を用いた液晶表示装置２００１のブロック構成を例示する図である。図６（ａ）～（ｄ）は、それぞれ、不揮発性記憶装置６０ａ～６０ｃを構成するメモリセル、液晶表示装置２００１の画素回路、ゲートドライバ７６、および、ゲートドライバ７６の一段分の構成を示す概略図である。
　液晶表示装置２００１は、複数の画素を含む表示部７１を有している。表示部７１は、アクティブマトリクス基板１００２の表示領域１００（図４（ａ））に対応している。本実施形態では、表示部７１には、複数の画素回路７０がマトリクス状に配列されている。これらの画素回路７０は、ソース線ＳＬ１～ＳＬｋ、ゲート線ＧＬ１～ＧＬｊ、及び、補助容量線ＣＳＬ１～ＣＳＬｊにより相互に接続されている。
　各画素回路７０は、図６（ｂ）に示すように、画素用トランジスタ１０Ｃ、液晶容量Ｃｌｃ、補助容量Ｃｓを有している。画素用トランジスタ１０Ｃのソース電極はソース配線Ｓ、ゲート電極はゲート配線Ｇと、ドレイン電極は画素電極（図示せず）と接続されている。画素電極と、共通電極ＣＯＭとによって液晶容量Ｃｌｃが形成され、画素電極と、容量配線ＣＳとによって補助容量Ｃｓが形成されている。
　液晶表示装置２００１は、また、ソース配線Ｓと電気的に接続されたソースドライバ７５、ゲート配線Ｇと電気的に接続されたゲートドライバ７６、容量配線ＣＳに電気的に接続されたＣＳドライバ７７、および、共通電極を駆動する共通電極駆動回路７４を備えている。これらの駆動回路７５、７６、７７、７４は、タイミングやソース配線Ｓ、ゲート配線Ｇ、容量配線ＣＳおよび共通電極に印加する電圧を制御する表示制御回路７３と、これらの回路に電源を供給する電源回路（図示せず）とに接続されている。さらに、ソースドライバ７５、ゲートドライバ７６および表示制御回路７３は、それぞれ、不揮発性記憶装置６０ａ、６０ｂ、６０ｃに接続されている。不揮発性記憶装置６０ａ、６０ｂ、６０ｃは共通メモリ制御回路部６１に接続されている。
　不揮発性記憶装置６０ａ、６０ｂ、６０ｃは、例えば、複数のメモリセルがアレイ状に配列された構成を有している。メモリセルは、メモリトランジスタ１０Ａを含んでいる。メモリセルは、図３を参照しながら前述した構成を有していてもよい。あるいは、図６（ａ）に例示するように、図３に示す選択トランジスタ１０Ｄの代わりに、並列に接続された２個または２以上の選択トランジスタ１０Ｄ、１０Ｅを有してもよい。
　不揮発性記憶装置６０ａには、ディスプレイパネルの構成情報や固有ＩＤ等が格納されている。これらの不揮発性記憶装置６０ａに記憶された情報は、表示制御回路７３により参照され、これらの情報に基づいて詳細な表示制御方法の切り替え、或いは、制御パラメータの最適化が行われる。また、固有ＩＤ等は、ディスプレイパネルと接続するシステム側からの照会が可能であり、ディスプレイパネルの判別や、最適な駆動方法の選択等に利用される。表示制御回路７３は、不揮発性記憶装置６０ａに格納された情報に基づいて表示制御のために使用する回路を切り替え、最適なディスプレイの表示制御を実現する。
　不揮発性記憶装置６０ｂには、ゲートドライバの冗長救済情報等、ゲートドライバの駆動に必要な構成パラメータの情報が格納されている。同様に、不揮発性記憶装置６０ｃには、ソースドライバの冗長救済情報等、ソースドライバの駆動に必要な構成パラメータの情報が格納されている。
　不揮発性記憶装置６０ａ、６０ｂ、６０ｃの少なくとも一部と、表示部７１以外に設けられる回路７３、７４、７５、７６、７７、６１の少なくとも一部とは、アクティブマトリクス基板１００２の周辺領域２００（図４（ａ））にモノリシックに形成されている。
　本実施形態では、例えばゲートドライバ７６が、アクティブマトリクス基板にモノリシックに形成されている。ゲートドライバ７６は、例えば、図６（ｃ）に示すように、複数段を有するシフトレジスタ４１０によって構成されている。表示部７１に例えばｉ行×ｊ列の画素マトリクスが形成されている場合、それら画素マトリクスの各行と１対１で対応するようにｉ段の双安定回路を有している。
　シフトレジスタ４１０に含まれている双安定回路（シフトレジスタ４１０の１段分の構成）は、図６（ｄ）に示すように、１０個の薄膜トランジスタＭＡ，ＭＢ、ＭＩ、ＭＦ、ＭＪ、ＭＫ、ＭＥ、ＭＬ、ＭＮおよびＭＤと、キャパシタＣＡＰ１とを備えている。また、この双安定回路は、第１クロックＣＫＡを受け取る入力端子、第２クロックＣＫＢを受け取る入力端子、第３クロックＣＫＣを受け取る入力端子、第４クロックＣＫＤを受け取る入力端子、セット信号Ｓを受け取る入力端子、リセット信号Ｒを受け取る入力端子、クリア信号ＣＬＲを受け取る入力端子、および状態信号Ｑを出力する出力端子を備えている。
　本実施形態では、例えば、図６（ｄ）に示す双安定回路に含まれる複数の薄膜トランジスタと、不揮発性記憶装置６０ａ～６０ｃの何れかに含まれるメモリトランジスタ１０Ａとは、共通の酸化物半導体膜から形成された活性層を有している。双安定回路に含まれる薄膜トランジスタの少なくとも１つ、好ましくは全部が、図２に示す回路用トランジスタ１０Ｂに相当する。さらに、メモリトランジスタ１０Ａのチャネル長（あるいはチャネル長／チャネル幅）は、図６（ｄ）に示す双安定回路に含まれる複数の薄膜トランジスタおよび画素用トランジスタ１０Ｃのチャネル長（あるいはチャネル長／チャネル幅）の最小値以下、好ましくは最小値未満であってもよい。
　なお、ここではゲートドライバ７６を例に説明したが、薄膜トランジスタを含む他の回路がモノリシックに形成されている場合でも同様である。表示制御回路７３、共通電極駆動回路７４、ソースドライバ７５及びＣＳドライバ７７の詳細な回路構成については、公知の液晶表示装置の構成とほぼ同様であるため、詳細な説明を省略する。
　本実施形態では、モノリシックに形成された回路を構成する薄膜トランジスタの少なくとも１つが、図２を参照しながら前述した回路用トランジスタ１０Ｂに相当すればよい。好ましくは、アクティブマトリクス基板１００２上において、メモリトランジスタ１０Ａを含む回路と同一の電源ドメイン領域にある全ての回路（同一の電源回路に接続された回路）において、回路素子として機能する全ての薄膜トランジスタが回路用トランジスタ１０Ｂに相当する。さらに、画素用トランジスタ１０Ｃも回路用トランジスタ１０Ｂであってもよい。なお、上記回路の一部は、アクティブマトリクス基板１００２に外付けされた他の基板上に形成されていてもよい。
　次に、図面を参照しながら、アクティブマトリクス基板１００２の製造方法の一例を説明する。
　図７～図１０は、アクティブマトリクス基板１００２の製造方法を説明するための工程図であり、各図の（ａ）および（ｂ）は断面図、（ｃ）は上面図である。これらの図では、アクティブマトリクス基板１００２におけるメモリトランジスタ１０Ａを形成する領域Ｒ（１０Ａ）、回路用トランジスタ１０Ｂを形成する領域Ｒ（１０Ｂ）、容量部２０を形成する領域Ｒ（２０）、ゲート・ソースコンタクト部３０を形成する領域Ｒ（３０）およびゲート・ソース交差部４０を形成する領域Ｒ（４０）をそれぞれ示している。ゲート・ソース交差部４０は、ゲート配線またはゲート配線と同一の導電膜から形成された導電層と、ソース配線またはソース配線と同一の導電膜から形成された導電層とが、絶縁層を介して交差する部分を指す。なお、これらの図では、便宜上、トランジスタ１０Ａ、１０Ｂや容量部２０などの形成領域を並べて示しているが、これらの形成領域の配置は図示する配置に限定されない。
　まず、基板１上に、例えばスパッタリング法でゲート用導電膜を形成し、これを周知のドライエッチング法でパターニングする。これにより、図７（ａ）～図７（ｃ）に示すように、ゲート・ソースコンタクト部形成領域Ｒ（３０）にゲート接続部３ｓｇ、ゲート・ソース交差部形成領域Ｒ（４０）にゲート配線Ｇ、メモリトランジスタ形成領域Ｒ（１０Ａ）にゲート電極３Ａ、容量部形成領域Ｒ（２０）に容量配線ＣＳ、回路用トランジスタ形成領域Ｒ（１０Ｂ）にゲート電極３Ｂをそれぞれ形成する。ゲート用導電膜から形成されたこれらの配線および電極を含む層を「ゲート配線層」と称する。
　基板１としては、例えばガラス基板などの透明絶縁性の基板を用いることができる。ゲート用導電膜として、例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、またはタングステン（Ｗ）などの単層膜、それらを２層以上積層した積層膜、あるいは上記の金属元素のうち２以上の元素を成分とする合金膜を用いてもよい。例えば、基板１側からＴｉ膜、Ａｌ膜およびＴｉ膜をこの順で有する３層膜（Ｔｉ／Ａｌ／Ｔｉ）、Ｍｏ膜、Ａｌ膜およびＭｏ膜をこの順で有する３層膜（Ｍｏ／Ｔｉ／Ｍｏ）等を用いることができる。本実施形態では、一例として、基板１から、厚さが１０～１００ｎｍのＴｉ膜、厚さが５０～５００ｎｍのＡｌ膜、および厚さが５０～３００ｎｍのＴｉ膜をこの順で有する３層膜（Ｔｉ／Ａｌ／Ｔｉ）を用いる。
　この後、ゲート配線層を覆うようにゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えばプラズマＣＶＤ法、スパッタリング法などにより形成される。ゲート絶縁膜５としては、例えば、酸化シリコン膜（ＳｉＯ2）、窒化シリコン膜（ＳｉＮ）、酸化窒化シリコン膜（ＳｉＮＯ）、窒化酸化シリコン膜（ＳｉＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）から選択される単層または２層以上の積層膜を用いてもよい。本実施形態では、一例として、基板１側から、厚さが１００～５００ｎｍのＳｉＮ膜、および厚さが２０～１００ｎｍのＳｉＯ2膜をこの順で有する２層膜を使用する。
　続いて、ゲート絶縁膜５上に、例えばスパッタリング法で酸化物半導体膜（厚さ：例えば２０～２００ｎｍ）を形成した後、周知のウェットエッチング法で酸化物半導体膜のパターニングを行う。これにより、図８（ａ）～図８（ｃ）に示すように、メモリトランジスタ形成領域Ｒ（１０Ａ）に活性層７Ａ、回路用トランジスタ形成領域Ｒ（１０Ｂ）に活性層７Ｂをそれぞれ形成する。活性層７Ａ、７Ｂは、それぞれ、対応するゲート電極３Ａ、３Ｂにゲート絶縁膜５を介して重なるように配置される。ここでは、ゲート電極３Ａ、３Ｂのチャネル方向の幅を略等しくし、活性層７Ａのチャネル方向の幅を、活性層７Ｂのチャネル方向の幅よりも小さくしている。例えば、図示するように、活性層７Ａのチャネル方向の幅を、ゲート電極３Ａのチャネル方向の幅よりも小さく、活性層７Ｂのチャネル方向の幅を、ゲート電極３Ｂのチャネル方向の幅よりも大きくしてもよい。このような構成により、ゲート電極３Ａ、３Ｂとドレイン―ソース電極とが重なる部分に形成される寄生容量を増大させることなく、チャネル長の異なるトランジスタ構造を作り分けることができる。
　酸化物半導体膜として、例えばＩｎ、ＧａおよびＺｎを含む酸化物半導体膜を用いることができる。本実施形態では、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系のアモルファス酸化物半導体膜（厚さ：例えば２０～２００ｎｍ）を用いる。この半導体膜は、ｎ型の金属酸化物半導体であり、低温で形成される。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体膜における各金属元素の組成比Ｉｎ：Ｇａ：Ｚｎは、例えば１：１：１である。この組成比を基準として組成比が調整されても本発明の効果を奏する。
　次いで、ゲート絶縁膜５および活性層７Ａ、７Ｂの上に、例えばスパッタリング法でソース用導電膜を形成し、周知のドライエッチング法でソース用導電膜のパターニングを行う。これにより、図９（ａ）～図９（ｃ）に示すように、ゲート・ソースコンタクト部形成領域Ｒ（３０）にソース接続部９ｓｇ、ゲート・ソース交差部形成領域Ｒ（４０）にソース配線Ｓ、メモリトランジスタ形成領域Ｒ（１０Ａ）にソース電極９ｓＡおよびドレイン電極９ｄＡ、容量部形成領域Ｒ（２０）に容量電極９ｃｓ、回路用トランジスタ形成領域Ｒ（１０Ｂ）にソース電極９ｓＢおよびドレイン電極９ｄＢをそれぞれ形成する。ソース用導電膜から形成されたこれらの配線および電極を含む層を「ソース配線層」と称する。
　メモリトランジスタ形成領域Ｒ（１０Ａ）および回路用トランジスタ形成領域Ｒ（１０Ｂ）では、ソース電極９ｓＡとドレイン電極９ｄＡとは、互いに電気的に分離し、かつ、活性層７Ａの一部とそれぞれ接するように配置される。同様に、ソース電極９ｓＢとドレイン電極９ｄＢとは、互いに電気的に分離し、かつ、活性層７Ｂの一部とそれぞれ接するように配置される。活性層７Ａ、７Ｂのうち対応するゲート電極３Ａ、３Ｂと重なり、かつ、ソース電極９ｓＡ、７ｓＢとドレイン電極９ｄＡ、７ｄＢとの間に位置する領域がチャネル領域７ｃＡ、７ｃＢとなる。本実施形態では、例えば、メモリトランジスタ形成領域Ｒ（１０Ａ）において、基板１の法線方向から見たとき、チャネル領域７ｃＡがＵ字形となるように、ソース電極９ｓＡおよびドレイン電極９ｄＡを配置する。一方、回路用トランジスタ形成領域Ｒ（１０Ｂ）において、基板１の法線方向から見たとき、チャネル領域７ｃＢが矩形となるように、ソース電極９ｓＢおよびドレイン電極９ｄＢを配置する。このようにして、メモリトランジスタ１０Ａと、回路用トランジスタ１０Ｂとが形成される。
　また、容量部形成領域Ｒ（２０）に、容量配線ＣＳと、容量電極９ｃｓと、その間に位置する誘電体層（ここではゲート絶縁膜５）とを有する容量部２０が形成される。ゲート・ソース交差部形成領域Ｒ（４０）には、ゲート配線Ｇとソース配線Ｓとがゲート絶縁膜５を介して交差するゲート・ソース交差部４０が形成される。ゲート・ソースコンタクト部形成領域Ｒ（３０）において、ソース接続部９ｓｇは、ゲート絶縁膜５を介して、ゲート接続部３ｓｇの一部と重なるように配置される。
　ソース用導電膜として、例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、またはタングステン（Ｗ）などの単層膜、それらを２層以上積層した積層膜、あるいは上記の金属元素のうち２以上の元素を成分とする合金膜を用いてもよい。例えば、基板１側からＴｉ膜、Ａｌ膜およびＴｉ膜をこの順で有する３層膜（Ｔｉ／Ａｌ／Ｔｉ）、Ｍｏ膜、Ａｌ膜およびＭｏ膜をこの順で有する３層膜（Ｍｏ／Ｔｉ／Ｍｏ）等を用いることができる。本実施形態では、一例として、基板１から、厚さが１０～１００ｎｍのＴｉ膜、厚さが５０～４００ｎｍのＡｌ膜、および厚さが５０～３００ｎｍのＴｉ膜をこの順で有する３層膜（Ｔｉ／Ａｌ／Ｔｉ）を用いる。
　次いで、図１０（ａ）～図１０（ｃ）に示すように、例えばプラズマＣＶＤ法またはスパッタリング法で、ソース配線層を覆うように保護膜（パッシベーション膜）１１を形成する。保護膜１１として、例えば、酸化シリコン膜（ＳｉＯ2）、窒化シリコン膜（ＳｉＮ）、酸化窒化シリコン膜（ＳｉＮＯ）、窒化酸化シリコン膜（ＳｉＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）から選択される単層または２層以上の積層膜を用いてもよい。本実施形態では、一例として、保護膜１１として、ＣＶＤ法によりＳｉＯ2膜（厚さ：例えば５０～５００ｎｍ）を用いる。
　この後、大気雰囲気中で、２００～４００℃の温度で、３０分～４時間程度のアニーリングを行う。これにより、ソース電極９ｓＡ、９ｓＢおよびドレイン電極９ｄＡ、９ｄＢと活性層７Ａ、７Ｂとの界面に、反応層が形成される。このため、ソース電極９ｓＡ、９ｓＢおよびドレイン電極９ｄＡ、９ｄＢと活性層７Ａ、７Ｂとのコンタクト抵抗を低減できる。
　この後、必要に応じて、パッシベーション膜１１上に平坦化膜を形成してもよい。本実施形態では、平坦化膜として、例えば、感光性樹脂等の有機絶縁膜１３を形成する。有機絶縁膜１３は、公知のフォトリソ法（露光、現像、ベーキング）によりパターニングされる。これにより、有機絶縁膜１３のうちゲート・ソースコンタクト部形成領域Ｒ（３０）上に位置する部分に開口部を形成する。この後、有機絶縁膜１３をマスクとして、ゲート絶縁膜５およびパッシベーション膜１１のエッチングを行う。エッチングでは、ソース接続部９ｓｇおよびゲート接続部３ｓｇはエッチストップとして機能する。このため、ゲート絶縁膜５のうちソース接続部９ｓｇで覆われた部分はエッチングされずに残る。このようにして、ゲート接続部３ｓｇおよびソース接続部９ｓｇの表面を露出するコンタクトホール１５を得る。
　続いて、コンタクトホール１５内および有機絶縁膜１３上に導電膜を形成し、パターニングを行う。これにより、ゲート・ソースコンタクト部形成領域Ｒ（３０）において、コンタクトホール１５内で、ゲート接続部３ｓｇとソース接続部９ｓｇとを電気的に接続する上部導電層１７を得る。このようにして、ゲート・ソースコンタクト部３０が形成される。
　本実施形態では、導電膜として、ＩＴＯ膜（厚さ：例えば約２０ｎｍ～３００ｎｍ）などの透明導電膜を用いる。なお、図示しないが、この導電膜から、各画素に形成される画素電極も形成され得る。このようにして、アクティブマトリクス基板１００２が得られる。
　＜集積回路＞
　次に、本実施形態をＶＬＳＩなどの集積回路に適用した半導体装置の一例を説明する。
　図１１（ａ）および（ｂ）は、本実施形態の半導体装置（集積回路）２００２を例示する回路ブロック図および半導体装置の一部を示す断面図である。
　本実施形態の集積回路（ＶＬＳＩ）２００２は、低電圧コア・ロジック回路５１、電圧コンバータ回路およびバッファ回路５３、不揮発性メモリによる切り替え回路５５などを有している。これらの回路５１、５３、５５はＬＳＩチップ５９上に支持されている。切り替え回路５５は、不揮発性メモリ素子を利用して配線の切り替えを行う。これにより、回路の切り替え、機能の切り替えまたは回路ブロックの構成の変更を行うことができる。切り替え回路５５は、例えばＬＳＩチップ５９の外部にある高電圧回路やチップ間インターフェースに接続されてもよい。
　本実施形態では、切り替え回路５５は、不揮発性メモリ素子としてメモリトランジスタ１０Ａを含んでいる。また、例えば電圧コンバータ回路およびバッファ回路５３または切り替え回路５５を構成する薄膜トランジスタの何れか１つ、好ましくは全部は、回路用トランジスタ１０Ｂに相当する。
　図１１（ｂ）に示すように、ＬＳＩチップ５９は、ＬＳＩ素子層５６と、ＬＳＩ素子層５６を覆う層間絶縁層５７とを有している。低電圧コア・ロジック回路５１は、例えば内部に形成されている。電圧コンバータ回路およびバッファ回路５３と切り替え回路５５とは、層間絶縁層５７上に形成されている。なお、図１１（ｂ）では、切り替え回路５５のメモリトランジスタ１０Ａ、配線部およびコンタクト部５８の構成のみを示している。回路用トランジスタ１０Ｂも、層間絶縁層５７上に形成される。回路用トランジスタ１０Ｂは、チャネル長またはチャネル幅は異なるものの、メモリトランジスタ１０Ａと同様のトランジスタ構造を有し得る。
　本実施形態の半導体装置は、表示装置や集積回路に限定されない。例えば、メモリトランジスタ１０Ａおよび回路用トランジスタ１０Ｂは比較的低温（例えば２００℃以下）で製造可能であるため、ＩＣタグ等にも適用され得る。この場合、メモリトランジスタ１０ＡはＩＤの記憶に利用され得る。さらに、酸化物半導体膜として透明な金属酸化物膜を用いることができるので、デジタルサイネージ向けの大容量記憶装置に利用することもできる。記憶装置以外にも、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）やＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）等のプログラム可能な論理回路装置に適用することも可能である。
　＜メモリトランジスタ１０Ａの電気的特性＞
　ここで、図１２～図１７を参照しながら、メモリトランジスタ１０Ａの電気的特性を説明する。
　メモリトランジスタ１０Ａとして、金属酸化物半導体としてＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を用いたｎチャネル型の薄膜トランジスタを作製し、書き込み前および書き込み後の電気的特性を測定した。測定に用いたメモリトランジスタ１０Ａのチャネル長を４μｍ、チャネル幅を２０μｍ、活性層（酸化物半導体層）７Ａの厚さを２０～１００ｎｍ、チャネル領域７ｃＡの平面形状を矩形またはＵ字形とした。
　メモリトランジスタ１０Ａは、製造された直後（初期状態）には、通常の薄膜トランジスタと同様にトランジスタ特性を示す。すなわち、ドレイン電流Ｉｄｓ（ドレイン電極からソース電極に流れる電流）は、ゲート電圧Ｖｇｓ（ソース電極を基準としてゲート電極に印加される電圧）およびドレイン電圧Ｖｄｓ（ソース電極を基準としてドレイン電極に印加される電圧）のそれぞれに依存して変化する。
　図１２（ａ）は、メモリトランジスタ１０Ａの初期状態における、Ｖｄｓ＝０．１ＶおよびＶｄｓ＝１０Ｖの場合のＩｄｓ－Ｖｇｓ特性を示す図である。図１２（ｂ）は、メモリトランジスタ１０Ａの初期状態において、Ｖｇｓを０から７Ｖまで１Ｖごとに変化させた場合のＩｄｓ－Ｖｄｓ特性を示す図である。なお、図１２（ａ）および（ｂ）におけるドレイン電流Ｉｄｓの値は、単位ゲート幅（１μｍ）あたりのドレイン電流（単位ドレイン電流）の値を示している。
　図１２（ａ）および（ｂ）より明らかなように、初期状態のメモリトランジスタ１０Ａでは、ゲート電圧Ｖｇｓが約０．５Ｖ以下の範囲（特定電圧範囲）であり、かつ、ドレイン電圧Ｖｄｓが０．１Ｖ以上１０Ｖ以下の範囲において、単位ドレイン電流は極めて微小（例えば１×１０-14Ａ／μｍ以下）となる。これは、実質的にオフ状態である。ゲート電圧Ｖｇｓが上記特定電圧範囲よりも大きくなると、ゲート電圧Ｖｇｓの増加とともにドレイン電流Ｉｄｓも増加する（図１２（ａ））。また、ドレイン電圧Ｖｄｓの増加とともにドレイン電流Ｉｄｓも増加する（図１２（ｂ））。
　このような初期状態（半導体状態ともいう。）のメモリトランジスタ１０Ａに対して書き込み動作を行って、書き込み後の電気的特性を調べた。書き込みは、メモリトランジスタ１０Ａに所定のゲート電圧Ｖｇｓおよびドレイン電圧Ｖｄｓを印加し、チャネル領域７ｃＡに大きなドレイン電流を流すことによって行う。ドレイン電流により、活性層７Ａ全体にジュール熱が発生し、チャネル領域７ｃＡの電気抵抗を低下させることができる。なお、書き込みの際のゲート電圧Ｖｇｓは、例えば、回路動作によって回路用トランジスタに印加されるゲート電圧の範囲より高い電圧に設定される。ここでは、メモリトランジスタ１０Ａに、ドレイン電圧Ｖｄｓ：２４Ｖ、ゲート電圧Ｖｇｓ：３０Ｖを印加して線形領域において書き込みを行った。書き込み時間（ドレイン電流Ｉｄｓの通電時間）を１００ｍ秒とした。
　図１３（ａ）は、メモリトランジスタ１０Ａの書き込み動作後における、Ｖｄｓ＝０．１ＶおよびＶｄｓ＝１０Ｖの場合のＩｄｓ－Ｖｇｓ特性を示す図である。図１３（ｂ）は、メモリトランジスタ１０Ａの書き込み動作後において、Ｖｇｓを０から７Ｖまで１Ｖごとに変化させた場合のＩｄｓ－Ｖｄｓ特性を示す図である。
　また、図１４は、書き込み前後の電気的特性を比較するため、書き込み前（初期状態）および書き込み後のメモリトランジスタ１０Ａにおける、Ｖｇｓ＝０Ｖの場合の原点付近のＩｄｓ－Ｖｄｓ特性を拡大して示す図である。線Ｒ１は書き込み前のＩｄｓ－Ｖｄｓ特性、線Ｔ１は書き込み後のＩｄｓ－Ｖｄｓ特性を表している。
　図１５は、書き込み前後のメモリトランジスタ１０ＡのＩｄｓ－Ｖｇｓ特性を重ね合わせて示す図である。線Ｔ２およびＴ３は、それぞれ、Ｖｄｓが０．１Ｖおよび１０Ｖのときの書き込み前のＩｄｓ－Ｖｇｓ特性を表している。線Ｒ２およびＲ３は、それぞれ、Ｖｄｓが０．１Ｖおよび１０Ｖのときの書き込み後のＩｄｓ－Ｖｇｓ特性を表している。
　図１６は、書き込み前後のメモリトランジスタ１０Ａの、Ｉｄｓ－Ｖｄｓ特性から得られる微分抵抗（ｄＶｄｓ／ｄＩｄｓ、単位：Ωμｍ）とドレイン電圧Ｖｄｓとの関係を示す図である。線Ｔ４、Ｔ５は、それぞれ、ゲート電圧Ｖｇｓが０Ｖおよび７Ｖのときの、書き込み前のｄＶｄｓ／ｄＩｄｓとＶｄｓとの関係を表している。線Ｒ４、Ｒ５は、それぞれ、ゲート電圧Ｖｇｓが０Ｖおよび７Ｖのときの、書き込み後のｄＶｄｓ／ｄＩｄｓとＶｄｓとの関係を表している。
　図１３（ａ）および（ｂ）から明らかなように、書き込み後のメモリトランジスタ１０Ａでは、ドレイン電流Ｉｄｓは、ゲート電圧Ｖｇｓに殆ど依存せず、主としてドレイン電圧Ｖｄｓに依存して変化する。ドレイン電圧Ｖｄｓが一定であれば、ドレイン電流Ｉｄｓはほぼ一定値である。また、Ｉｄｓ－Ｖｄｓ特性の各ゲート電圧ＶｇｓにおけるＩＶ曲線は、ゲート電圧Ｖｇｓにかかわらず、ほぼ直線状であり、かつ、原点（Ｉｄｓ＝０Ａ／μｍ、Ｖｄｓ＝０Ｖ）を通過する。すなわち、書き込み後のメモリトランジスタ１０Ａは、オーミックな抵抗特性を呈する抵抗体であることが分かる。原点における微分抵抗（ｄＶｄｓ／ｄＩｄｓ）は無限大でも０でも無い有限値を有する。
　初期状態のメモリトランジスタ１０Ａでは、ドレイン電圧Ｖｄｓが一定とすると、ドレイン電流Ｉｄｓはゲート電圧Ｖｇｓに大きく依存して変化する。また、ゲート電圧Ｖｇｓが特定電圧範囲内（例えば約０．５Ｖ以下）にある場合、ドレイン電流Ｉｄｓは殆ど流れず、実質的にオフ状態である。これに対し、書き込み後においては、ドレイン電圧Ｖｄｓが一定とすると、ゲート電圧Ｖｇｓにかかわらず、一定のドレイン電流Ｉｄｓが流れる。ゲート電圧Ｖｇｓが特定電圧範囲内にある場合、ドレイン電圧が例えば０．１Ｖ以上１０Ｖ以下の範囲であれば、単位ドレイン電流は１×１０-11Ａ／μｍ以上となる。
　このように、メモリトランジスタ１０Ａでは、半導体状態のとき、ドレイン電圧の絶対値が０．１Ｖ以上１０Ｖ以下の範囲内において、単位チャネル幅当たりのドレイン電流Ｉｄｓ／Ｗ（Ｗはメモリトランジスタ１０Ａのチャネル幅）の絶対値が、例えば１×１０-14Ａ／μｍ以下の微小電流状態となるゲート電圧の電圧範囲が存在する。抵抗体状態に変化した後は、ドレイン電圧の絶対値が０．１Ｖ以上１０Ｖ以下の範囲内において、ゲート電圧を上記の電圧範囲内に設定した場合でも、単位チャネル幅当たりのドレイン電流Ｉｄｓ／Ｗの絶対値は、ドレイン電圧に応じて、例えば１×１０-11Ａ／μｍ以上の電流状態となる。
　さらに、図１６から分かるように、初期状態における微分抵抗ｄＶｄｓ／ｄＩｄｓは、ゲート電圧Ｖｇｓにより変化する。これに対し、書き込み後における微分抵抗ｄＶｄｓ／ｄＩｄｓは、ゲート電圧Ｖｇｓにより変化しない。
　次に、メモリトランジスタ１０Ａの書き込み動作について更に説明を追加する。メモリトランジスタ１０Ａの書き込み動作は、書き込み電圧の条件Ｖｄｓ≦Ｖｇｓ―Ｖｔｈの下で、高電流密度のドレイン電流Ｉｄｓを、チャネル領域７ｃＡに一定の書き込み時間流すことで実行される。高電流密度のドレイン電流Ｉｄｓは、書き込み動作以外の回路動作においてメモリトランジスタ１０Ａに印加されるゲート電圧Ｖｇｓおよびドレイン電圧Ｖｄｓの電圧範囲よりも高いバイアス状態で流れる。所定の高電流密度のドレイン電流Ｉｄｓが一定の書き込み時間流れることにより、チャネル領域７ｃＡにジュール熱とエレクトロマイグレーションが発生する。これにより、チャネル領域７ｃＡ（活性層７Ａ）を構成する金属酸化物の組成が変化して、低抵抗化が誘起されるものと考えられる。なお、活性層７Ａの厚さを一定とすると、単位ドレイン電流（単位：Ａ／μｍ）は、ドレイン電流の電流密度（単位：Ａ／ｍ2）と比例関係にある。単位ドレイン電流（単位：Ａ／μｍ）を大きくすることにより、ドレイン電流の電流密度（単位：Ａ／ｍ2）が大きくなる。本実施形態では、書き込み動作時の単位ドレイン電流を例えば１μＡ／μｍ～１ｍＡ／μｍ程度、書き込み時間を例えば１０μ秒～１００秒程度とする。書き込み時のゲート電圧Ｖｇｓは、例えば０Ｖより大きく２００Ｖ以下、好ましくは２０Ｖ以上１００Ｖ以下に設定される。書き込み時のドレイン電圧Ｖｄｓは、例えば０Ｖより大きく２００Ｖ以下、好ましくは２０Ｖ以上１００Ｖ以下に設定される。ただし、書き込み時の電圧Ｖｇｓ、Ｖｄｓは上記範囲に限定されず、書き込み電圧の条件Ｖｄｓ≦Ｖｇｓ―Ｖｔｈを満たすように適宜設定され得る。また、書き込み動作時の単位ドレイン電流および書き込み時間も、上述の数値範囲に限定されない。単位ドレイン電流および書き込み時間は、活性層７Ａに使用する金属酸化物半導体の種類や厚さ、メモリトランジスタ１０Ａの素子構造などに依存して変化し得る。
　メモリトランジスタ１０Ａの電気的特性は、メモリトランジスタ１０Ａで発生するジュール熱が大きいほど変化しやすい。例えば、書き込み時の単位ドレイン電流Ｉｄｓを大きくすると、より大きなジュール熱を生じさせることができる。
　また、上述したとおり、図１に示すように、線形領域において書き込みを行った場合、メモリトランジスタのドレイン‐ソース間全体にジュール熱が均一に発生し、金属酸化物の組成がドレイン‐ソース間において均一に変化する。飽和領域において書き込んだ場合と比べて、線形領域において書き込みを行う場合には、読み出し電流の低下が抑制される。
　図１７に、書き込み時間（単位：ｍ秒）と単位ドレイン電流（単位：Ａ／μｍ）との関係の一例を示す。図１７から、単位ドレイン電流が大きい程、ジュール熱が大きくなり、書き込み時間を短縮できることが分かる。
　書き込み時の単位ドレイン電流は、書き込み時のゲート電圧Ｖｇｓを高くする、あるいは、ゲート絶縁膜５の容量を高めることにより増加させることができる。ただし、書き込み時のゲート電圧Ｖｇｓはゲート絶縁膜５の絶縁破壊電圧よりも低い値に設定される。従って、書き込み時のゲート電圧Ｖｇｓをさらに高くするためには、ゲート絶縁膜５の絶縁破壊電圧を高めることが好ましい。このような観点から、本実施形態では、ゲート絶縁膜５に比誘電率の高い材料を使用して、電気容量を大きくしている。比誘電率の高い絶縁材料として、例えば、窒化シリコン膜（ＳｉＮ）または酸化窒化シリコン膜（ＳｉＮＯ）を用いてもよい。これらの比誘電率は、酸化シリコン膜（ＳｉＯ2）の比誘電率よりも高い。また、誘電率の大きい材料の選択とは別に、または併せて、ゲート絶縁膜５の厚さを大きくすることにより、ゲート絶縁膜５にかかる電界強度を低く抑えてもよい。これにより、ゲート絶縁膜５の絶縁破壊電圧を低減できる。なお、比誘電率の高い絶縁膜として、窒化シリコン膜（ＳｉＮ）や窒化酸化シリコン膜（ＳｉＯＮ）をＣＶＤ法で形成すると、これらの膜中に水素が含まれる。このため、ＳｉＮ膜またはＳｉＯＮ膜と活性層７Ａである酸化物半導体層とが接していると、水素が酸化物半導体の酸素と反応する結果、活性層７Ａが導電体に近づく可能性がある。そこで、活性層７Ａと窒化シリコン膜（ＳｉＮ）や酸化窒化シリコン膜（ＳｉＮＯ）とが直接接触しないように、これらの間に、膜中の水素濃度の低い酸化シリコン膜（ＳｉＯ2）または窒化酸化シリコン膜（ＳｉＯＮ）を挿入してもよい。
　＜メモリトランジスタ１０Ａの構成例＞
　メモリトランジスタ１０Ａの書き込み動作時のドレイン電流Ｉｄｓをさらに大きくするために、活性層７Ａにおけるゲート電極３Ａと反対側に、他のゲート電極１８を設けてもよい。
　図１８（ａ）および（ｂ）は、本実施形態における他のメモリトランジスタ１０Ａの構成を例示する平面図および断面図である。この例では、活性層７Ａの上方に、層間絶縁層（ここではパッシベーション膜１１および有機絶縁膜１３）を介して上部ゲート電極１８が設けられている。上部ゲート電極１８は、基板１の法線方向から見たとき、活性層７Ａの少なくともチャネル領域７ｃＡと重なるように配置されている。上部ゲート電極１８は、例えば画素電極と共通の透明導電膜から形成された透明電極であってもよい。また、上部ゲート電極１８と、活性層７Ａの基板１側にあるゲート電極（ゲート配線）３Ａとは、コンタクトホールＣＨを介して接続されていてもよい。これにより、他のゲート電極１８とゲート電極３Ａとが同電位となるので、バックゲート効果によりドレイン電流Ｉｄｓをさらに大きくできる。なお、図１８（ａ）に示す例では、上部ゲート電極１８は透明電極として示されているが、透明電極でなくてもよい。このように、メモリトランジスタ１０Ａに上部ゲート電極１８を設けることにより、ゲート電圧Ｖｇｓを大幅に高めることなく、ジュール熱を増加させ、書き込み時間を短縮することが可能になる。
　本実施形態のメモリトランジスタ１０Ａおよび回路用トランジスタ１０Ｂの構成は、図２および図１８に示す構成に限定されない。メモリトランジスタ１０Ａおよび回路用トランジスタ１０Ｂは、後述するように、チャネル領域７ｃＡの表面と接するようにエッチストップ層を設けたエッチストップ構造を有していてもよい。あるいは、活性層７Ａをソースおよびドレイン電極上に形成し、活性層７Ａの下面がこれらの電極と接するように配置されたボトムコンタクト構造を有していてもよい。
　（第２の実施形態）
　以下、本発明の半導体装置の第２の実施形態を説明する。本実施形態の半導体装置は、メモリトランジスタ１０Ａおよび回路用トランジスタ１０Ｂの活性層上に、エッチストップとして保護層を有する点で、第１の実施形態の半導体装置と異なる。その他の構成は同様である。
　図１９（ａ）および（ｂ）は、それぞれ、第２の実施形態におけるメモリトランジスタ１０Ａの構成の一例を示す平面図及び断面図である。図１９（ｂ）に示す断面は、図１９（ａ）に示すＡ－Ａ’線に沿った断面である。図１９では、図２と同様の構成要素には同じ参照符号を付し、説明を省略している。なお、図示していないが、回路用トランジスタ１０Ｂは、チャネル長およびチャネル幅は異なるが、図示するメモリトランジスタ１０Ａと同様のトランジスタ構造を有する。
　メモリトランジスタ１０Ａは、活性層７Ａの少なくともチャネル領域７ｃＡ上に保護層３１を有している。活性層７Ａのチャネル方向の幅は、ゲート電極３Ａのチャネル方向の幅よりも大きい。この例では、保護層３１は、活性層７Ａを覆うように設けられている。保護層３１には、活性層７Ａのうちチャネル領域７ｃＡの両側に位置する領域をそれぞれ露出する開口部３２ｓ、３２ｄが設けられている。ソース電極９ｓＡおよびドレイン電極９ｄＡは、保護層３１上および開口部３２ｓ、３２ｄ内に形成され、開口部３２ｓ、３２ｄ内で活性層７Ａと接している。これにより、活性層７Ａのうちソース電極９ｓＡと接する領域はソースコンタクト領域、ドレイン電極９ｄＡと接する領域はドレインコンタクト領域となる。なお、図１９では、チャネル領域７ｃＡの平面形状は矩形であるが、図２（ｂ）に示すようなＵ字形であってもよい。
　次に、図面を参照しながら、本実施形態の半導体装置の製造方法を、アクティブマトリクス基板を例に説明する。
　図２０～図２３は、アクティブマトリクス基板１００３の製造方法の一例を説明するための工程図であり、各図の（ａ）および（ｂ）は断面図、（ｃ）は上面図である。ここでは、アクティブマトリクス基板１００３におけるメモリトランジスタ１０Ａ、回路用トランジスタ１０Ｂ、容量部２０、ゲート・ソースコンタクト部３０およびゲート・ソース交差部４０を形成する工程を示す。なお、（ｃ）の上面図において、メモリトランジスタ１０Ａと回路用トランジスタ１０Ｂとは、チャネル長およびチャネル幅は異なるが、同様のトランジスタ構造を有するため、１つの図面で表している。
　まず、図２０（ａ）～（ｃ）に示すように、基板１上にゲート用導電膜を形成し、これをパターニングすることにより、ゲート接続部３ｓｇ、ゲート配線Ｇ、ゲート電極３Ａおよび容量配線ＣＳ、ゲート電極３Ｂを含むゲート配線層を形成する。この後、ゲート配線層を覆うようにゲート絶縁膜５を形成する。次いで、ゲート絶縁膜５上に、酸化物半導体膜を形成し、これをパターニングすることにより、メモリトランジスタ形成領域Ｒ（１０Ａ）に活性層７Ａ、回路用トランジスタ形成領域Ｒ（１０Ｂ）に活性層７Ｂをそれぞれ形成する。また、容量部形成領域Ｒ（２０）に、容量配線ＣＳとゲート絶縁膜５を介して重なるように半導体層７ｃｓを残す。容量部形成領域Ｒ（２０）に半導体層７ｃｓを残しておく点で、前述の実施形態とは異なっている。また、この例では、活性層７Ａ、７Ｂのチャネル方向の幅を、ゲート電極３Ａ、３Ｂのチャネル方向の幅よりも大きくしている。なお、各層の材料や厚さ、形成方法は、第１の実施形態で説明した各層の材料・厚さおよび形成方法と同様である。
　次いで、図２１（ａ）～（ｃ）に示すように、ゲート絶縁膜５、活性層７Ａ、７Ｂおよび半導体層７ｃｓの上に絶縁保護膜を形成し、これをパターニングすることにより保護層３１を得る。
　絶縁保護膜のパターニングの際には、絶縁保護膜の下方にあるゲート絶縁膜５も同時にエッチングされる。このとき、活性層７Ａ、７Ｂおよび半導体層７ｃｓはエッチストップして機能するため、ゲート絶縁膜５のうちこれらの層で覆われた部分は除去されない。ここでは、パターニングにより、ゲート・ソースコンタクト部形成領域Ｒ（３０）においては、保護層３１およびゲート絶縁膜５に、ゲート接続部３ｓｇを露出する開口部３３が形成される。容量部形成領域Ｒ（２０）では、保護層３１に半導体層７ｃｓを露出する開口部３４が形成される。さらに、メモリトランジスタおよび回路用トランジスタ形成領域Ｒ（１０Ａ、１０Ｂ）では、活性層７Ａ、７Ｂのうちチャネル領域７ｃＡ、７ｃＢとなる部分の両側に、活性層７Ａ、７Ｂを露出する開口部３２ｓ、３２ｄがそれぞれ形成される。
　絶縁保護膜は、例えばプラズマＣＶＤ法またはスパッタリング法で形成され、周知のドライエッチング法でパターニングされ得る。絶縁保護膜の形成後、例えば、大気雰囲気中で、２００～４５０℃の温度で、３０分～４時間程度のアニーリングを行う。絶縁保護膜として、例えば、酸化シリコン膜（ＳｉＯ2）、窒化シリコン膜（ＳｉＮ）、酸化窒化シリコン膜（ＳｉＮＯ）、窒化酸化シリコン膜（ＳｉＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）から選択される単層または２層以上の積層膜を用いることができる。本実施形態では、一例として、厚さが１０ｎｍ～５００ｎｍのＳｉＯ2膜を用いる。
　続いて、図２２（ａ）～（ｃ）に示すように、保護層３１の上および保護層３１の開口部内にソース用導電膜を形成し、パターニングを行う。これにより、ゲート・ソースコンタクト形成領域Ｒ（３０）に、開口部３３内でゲート接続部３ｓｇと接するソース接続部９ｓｇが得られる。また、ゲート・ソース交差部形成領域Ｒ（４０）にソース配線Ｓが形成される。容量部形成領域Ｒ（２０）には、開口部３４内で半導体層７ｃｓと接する容量電極９ｃｓが形成される。さらに、メモリトランジスタおよび回路用トランジスタ形成領域Ｒ（１０Ａ、１０Ｂ）には、開口部３２ｓ、３２ｄ内で活性層７Ａ、７Ｂとそれぞれ接するソース電極９ｓＡ、９ｓＢおよびドレイン電極９ｄＡ、９ｄＢが得られる。ソース用導電膜の材料、厚さ、形成方法は、第１の実施形態で説明したソース用導電膜の材料、厚さおよび形成方法と同様である。このようにして、ゲート・ソースコンタクト部形成領域Ｒ（３０）にゲート・ソースコンタクト部３０、ゲート・ソース交差部形成領域Ｒ（４０）にゲート・ソース交差部４０、容量部形成領域Ｒ（２０）に容量部２０、メモリトランジスタおよび回路用トランジスタ形成領域Ｒ（１０Ａ、１０Ｂ）にメモリトランジスタ１０Ａおよび回路用トランジスタ１０Ｂが形成される。
　続いて、図２３（ａ）～（ｃ）に示すように、保護膜（パッシベーション膜）１１、感光性樹脂等の有機絶縁膜１３および上部導電層１７を形成する。まず、第１の実施形態で前述した方法と同様の方法で、保護膜１１および有機絶縁膜１３をこの順で形成する。次いで、有機絶縁膜１３のうちゲート・ソースコンタクト部形成領域Ｒ（３０）上に位置する部分に開口部を形成する。この後、有機絶縁膜１３をマスクとして、パッシベーション膜１１のエッチングを行う。これにより、ソース接続部９ｓｇの表面を露出するコンタクトホール１５を得る。続いて、コンタクトホール１５内および有機絶縁膜１３上に導電膜を形成し、パターニングを行う。これにより、ゲート・ソースコンタクト部形成領域Ｒ（３０）において、コンタクトホール１５内でソース接続部９ｓｇに接する上部導電層１７を得る。保護膜１１、有機絶縁膜１３および導電膜の材料や厚さ、形成方法は、第１の実施形態で説明したこれらの膜の材料、厚さおよび形成方法と同様である。このようにして、アクティブマトリクス基板１００３が得られる。
　本実施形態のメモリトランジスタ１０Ａおよび回路用トランジスタ１０Ｂは、エッチストップ層を有する（エッチストップ構造）ので、エッチストップ層を有しない場合（チャネルエッチ構造）と比べて次のような利点を有する。
　本実施形態では、チャネル領域７ｃＡ、７ｃＢが保護層３１で覆われた状態で、ドレイン―ソース分離のためのソース用導電膜のエッチング工程を行う。このため、チャネルエッチ構造を有する薄膜トランジスタと比べて、エッチングによるチャネル領域７ｃＡ、７ｃＢのダメージを低減できる。従って、メモリトランジスタ１０Ａおよび回路用トランジスタ１０Ｂの電気的特性のばらつきを改善できる。また、電気ストレスによる電気的特性の変動量を低減できる。さらに、ゲート・ソースコンタクト部３０において、ゲート接続部３ｓｇとソース接続部９ｓｇとを直接コンタクトさせることが可能となる。従って、ゲート・ソースコンタクト部３０のサイズを小さくできるので、回路面積を縮小できる。
　（第３の実施形態）
　以下、本発明の半導体装置の第３の実施形態を説明する。本実施形態の半導体装置は、メモリトランジスタ１０Ａおよび回路用トランジスタ１０Ｂのソースおよびドレイン電極上に活性層を形成する点で、第１の実施形態の半導体装置と異なる。その他の構成は同様である。
　図２４（ａ）および（ｂ）は、それぞれ、第３の実施形態におけるメモリトランジスタ１０Ａの構成の一例を示す平面図及び断面図である。図２４（ｂ）に示す断面は、図２４（ａ）に示すＡ－Ａ’線に沿った断面である。図２４では、図２と同様の構成要素には同じ参照符号を付し、説明を省略している。なお、回路用トランジスタ１０Ｂは、チャネル長およびチャネル幅は異なるが、図示するメモリトランジスタ１０Ａと同様のトランジスタ構造を有する。
　メモリトランジスタ１０Ａでは、ゲート電極３Ａを覆うゲート絶縁膜５上に、ソース電極９ｓＡおよびドレイン電極９ｄＡが離間して設けられ、その上に活性層７Ａが形成されている。活性層７Ａは、ソース電極９ｓＡとドレイン電極９ｄＡとの間に位置するゲート絶縁膜５と、ソース電極９ｓＡおよびドレイン電極９ｄＡの上面および側面と接するように配置されている。活性層７Ａのうち、ゲート電極３Ａと重なり、かつ、ソース電極９ｓＡの側面と接する領域とドレイン電極９ｄＡの側面と接する領域との間に位置する部分がチャネル領域７ｃＡとなる。なお、図２４では、チャネル領域７ｃＡの平面形状は矩形であるが、図２（ｂ）に示すようなＵ字形であってもよい。
　次に、図面を参照しながら、本実施形態の半導体装置の製造方法を、アクティブマトリクス基板を例に説明する。
　図２５～図２７は、アクティブマトリクス基板の製造方法の一例を説明するための工程図であり、各図の（ａ）および（ｂ）は断面図、（ｃ）は上面図である。ここでは、アクティブマトリクス基板におけるメモリトランジスタ１０Ａ、回路用トランジスタ１０Ｂ、容量部２０、ゲート・ソースコンタクト部３０およびゲート・ソース交差部４０を形成する工程を示す。
　まず、図２５（ａ）～（ｃ）に示すように、基板１上にゲート用導電膜を形成し、これをパターニングすることにより、ゲート接続部３ｓｇ、ゲート配線Ｇ、ゲート電極３Ａおよび容量配線ＣＳ、ゲート電極３Ｂを含むゲート配線層を形成する。この後、ゲート配線層を覆うようにゲート絶縁膜５を形成する。
　次いで、ゲート絶縁膜５上に、ソース用導電膜を形成し、これをパターニングする。これにより、ゲート・ソースコンタクト形成領域Ｒ（３０）にソース接続部９ｓｇを形成する。ソース接続部９ｓｇは、基板１の法線方向から見たとき、ゲート接続部３ｓｇの一部と重なるように配置される。また、ゲート・ソース交差部形成領域Ｒ（４０）にソース配線Ｓが形成され、ゲート・ソース交差部４０が得られる。容量部形成領域Ｒ（２０）には容量電極９ｃｓが形成され、容量部２０が得られる。容量電極９ｃｓは、基板１の法線方向から見たとき、容量配線ＣＳと重なるように配置される。メモリトランジスタおよび回路用トランジスタ形成領域Ｒ（１０Ａ）およびＲ（１０Ｂ）においては、ソース電極９ｓＡ、９ｓＢとドレイン電極９ｄＡ、９ｄＢとは離間して配置される。
　ゲート用導電膜、ゲート絶縁膜およびソース用導電膜の材料、厚さ、形成方法は、第１の実施形態で前述したこれらの膜の材料、厚さおよび形成方法と同様である。
　次いで、図２６（ａ）～（ｃ）に示すように、ゲート絶縁膜５およびソース配線層上に酸化物半導体膜を形成し、これをパターニングする。これにより、メモリトランジスタ形成領域Ｒ（１０Ａ）に活性層７Ａ、回路用トランジスタ形成領域Ｒ（１０Ｂ）に活性層７Ｂをそれぞれ形成する。活性層７Ａ、７Ｂは、ソース電極９ｓＡ、７ｓＢとドレイン電極９ｄＡ、７ｄＢとの間に位置するゲート絶縁膜５と、ソース電極９ｓＡ、７ｓＢおよびドレイン電極９ｄＡ、７ｄＢの上面および側面と接するように配置される。酸化物半導体膜の材料や厚さ、形成方法は、前述した実施形態の材料・厚さおよび形成方法と同様である。これにより、メモリトランジスタおよび回路用トランジスタ形成領域Ｒ（１０Ａ、１０Ｂ）にメモリトランジスタ１０Ａおよび回路用トランジスタ１０Ｂが形成される。
　本実施形態では、ソース用導電膜のエッチング工程後に、活性層７Ａ、７Ｂを形成するため、エッチング工程による活性層７Ａ、７Ｂのダメージを抑制できる。
　続いて、図２７（ａ）～（ｃ）に示すように、ソース配線層および活性層７Ａ、７Ｂ上に、保護膜（パッシベーション膜）１１、感光性樹脂等の有機絶縁膜１３および上部導電層１７を形成する。まず、前述の実施形態と同様の方法で、保護膜１１および有機絶縁膜１３をこの順で形成し、有機絶縁膜１３のうちゲート・ソースコンタクト部形成領域Ｒ（３０）上に位置する部分に開口部を形成する。次いで、この有機絶縁膜１３をマスクとして、パッシベーション膜１１のエッチングを行う。これにより、ゲート接続部３ｓｇおよびソース接続部９ｓｇの表面を露出するコンタクトホール１５を得る。続いて、コンタクトホール１５内および有機絶縁膜１３上に導電膜を形成し、パターニングを行う。これにより、コンタクトホール１５内でソース接続部９ｓｇとを電気的に接続する上部導電層１７を得る。保護膜１１、有機絶縁膜１３および導電膜の材料や厚さ、形成方法は、前述した実施形態の材料、厚さおよび形成方法と同様である。このようにして、アクティブマトリクス基板１００４が得られる。
　本実施形態のメモリトランジスタ１０Ａおよび回路用トランジスタ１０Ｂは、活性層７Ａ、７Ｂの下面でソースおよびドレイン電極と接するように構成されたボトムコンタクト構造を有する。このような構造によると、チャネルエッチ構造を有する場合と比べて次のような利点を有する。
　本実施形態では、ドレイン―ソース分離のためのソース用導電膜のエッチング工程を行った後で活性層７Ａ、７Ｂを形成する。このため、チャネルエッチ構造を有する薄膜トランジスタと比べて、エッチングによるチャネル領域７ｃＡ、７ｃＢのダメージを低減できる。従って、メモリトランジスタ１０Ａおよび回路用トランジスタ１０Ｂの電気的特性のばらつきを改善できる。また、電気ストレスによる電気的特性の変動量を低減できる。
　さらに、本実施形態では、第２の実施形態のエッチストップ構造を有する場合よりも、製造工程が簡略化される。このため、製造コストを低減でき、かつ、歩留まりを向上できるという利点がある。
　なお、第２および第３の実施形態におけるメモリトランジスタ１０Ａの動作や電気的特性については、第１の実施形態で説明した動作および電気的特性と同様である。また、これらの実施形態も、第１の実施形態と同様に、アクティブマトリクス基板に限らず、集積回路など、メモリ回路を備えた電子機器などに広く適用され得る。
　なお、上記各実施形態では、メモリトランジスタ１０Ａおよび回路用トランジスタ１０Ｂとして、ボトムゲート型の薄膜トランジスタを用いたが、トップゲート型の薄膜トランジスタであってもよい。
　図２８（ａ）および（ｂ）は、それぞれ、トップゲート構造を有するメモリトランジスタ１０Ａの一例を示す平面図および断面図である。図２８（ｂ）に示す断面は、図２８（ａ）に示すＡ－Ａ’線に沿った断面である。図２８では、図２と同様の構成要素には同じ参照符号を付している。
　メモリトランジスタ１０Ａは、基板１上に、金属酸化物を含む活性層７Ａと、活性層７Ａを覆うゲート絶縁膜５と、ゲート絶縁膜５上に配置されたゲート電極３Ａとを備えている。これらの上には層間絶縁層１２が形成され、層間絶縁層１２上にはソース電極９ｓＡ、ドレイン電極９ｄＡが設けられている。これらは、層間絶縁層１２に形成されたコンタクトホール８内で活性層７Ａと接している。なお、図示していないが、回路用トランジスタ１０Ｂも、同様のトランジスタ構造を有していてもよいし、直列または並列に接続された２以上のチャネル領域を含む構造を有していてもよい。
　本実施形態の半導体装置では、メモリトランジスタ１０Ａへの書き込み動作は、酸化物半導体層７Ａで生じるジュール熱によって行う。書き込み動作時のチャネル領域７ｃＡの温度は、例えば２００℃以上になる。チャネル領域７ｃＡのドレイン側では、さらに高くなることもあり得る（例えば２５０℃以上、あるいは３００℃以上）。このため、メモリトランジスタ１０Ａの酸化物半導体層７Ａの上方に、耐熱性の低い材料（軟化温度：２００℃未満、好ましくは３００℃未満）からなる層（例えば有機絶縁膜）が配置されていないことが好ましい。以下、アクティブマトリクス基板を例に、より具体的に説明する。
　図１０、図２３および図２７に例示するアクティブマトリクス基板では、メモリトランジスタ１０Ａの酸化物半導体層７Ａは、パッシベーション膜１１および有機絶縁膜１３で覆われている。この有機絶縁膜１３の耐熱性が低いと、書き込み条件などによっては、有機絶縁膜１３のうち酸化物半導体層７Ａ上に位置する部分がパッシベーション膜１１から剥がれたり、変形する可能性がある。特に、有機絶縁膜１３のうち酸化物半導体層７Ａのドレイン側の端部上で、剥離や変形が生じ得る。有機絶縁膜１３の剥離や変形が生じると、例えば複数のメモリトランジスタ１０Ａを用いてメモリアレイを構成した場合、書き込まれたメモリトランジスタ１０Ａと書き込まれていないメモリトランジスタ１０Ａとを、有機絶縁膜１３の剥離や変形の位置によって見分けられるおそれがある。
　そこで、図２９（ａ）～（ｃ）に例示するように、酸化物半導体層７Ａの上方に、パッシベーション膜１１として、耐熱性の比較的高い無機絶縁膜（上記に列挙したシリコン酸化膜等）を設け、パッシベーション膜１１上に有機絶縁膜１３を形成しなくてもよい。これにより、書き込み時の熱に起因する上記問題が生じないので、デバイスの信頼性やセキュリティー性をさらに向上できる。
　図２９（ａ）～（ｃ）に例示するアクティブマトリクス基板は、平坦化膜として有機絶縁膜を有していなくてもよい。あるいは、基板１の一部領域のみに有機絶縁膜１３を有していてもよい。この場合、有機絶縁膜１３は、少なくともメモリトランジスタ１０Ａの酸化物半導体層７Ａの上方に形成されていなければよく、例えば回路用トランジスタ１０Ｂの酸化物半導体層７Ｂの上方には有機絶縁膜１３が形成されていてもよい。
　図４に例示するアクティブマトリクス基板１００２において、有機絶縁膜１３は、複数の画素用トランジスタ１０Ｃの上方に形成され、メモリ回路内のメモリトランジスタ１０Ａの上方には形成されていなくてもよい。例えば、有機絶縁膜１３は表示領域１００に設けられ、周辺領域２００（周辺領域２００のうち少なくともメモリ回路上）に設けられていなくてもよい。
　なお、図１０、図２３および図２７に例示するアクティブマトリクス基板において、有機絶縁膜１３の代わりに、耐熱性の高い材料（例えば軟化温度：２００℃以上、好ましくは３００℃以上）からなる平坦化膜を用いても、書き込み時の熱による上記問題を抑制できる。例えば、平坦化膜として、無機系のＳＯＧ（スピンオングラス）膜などの無機絶縁膜を用いてもよい。
　また、上記各実施形態では、メモリトランジスタ１０Ａおよび回路用トランジスタ１０Ｂは薄膜トランジスタであるが、ＭＯＳ型のトランジスタであってもよい。ＭＯＳ型のトランジスタでも、チャネル領域に高電流密度のドレイン電流を流すことにより、抵抗体状態に変化させることが可能である。ＭＯＳ型のトランジスタは、例えば、シリコン基板上に絶縁膜を介して金属酸化物半導体膜が配置された構成を有する。このような構成では、放熱性の高いシリコン基板を用いるが、シリコン基板と酸化物半導体膜とが絶縁膜によって分離されているので、書き込み電流によるジュール熱がシリコン基板に放出することを抑制できる。このため、酸化物半導体膜をジュール熱によって低抵抗化させることが可能である。
　メモリトランジスタ１０Ａおよび回路用トランジスタ１０Ｂを構成する各導電膜及び各絶縁膜の材料、構造、厚さ、及びトランジスタ特性及び書き込み特性は、上記各実施形態で例示した内容に限定されない。
　さらに、上記実施形態では、ｎチャネル型のメモリトランジスタ１０Ａを備えた半導体装置を例に説明したが、メモリトランジスタの導電型はｎチャネル型に限定されず、ｐチャネル型であってもよい。ｐチャネル型メモリトランジスタの場合、ドレイン電流Ｉｄｓはソースからドレインに向かって流れる。ｐチャネル型メモリトランジスタの場合でも、上記実施形態の書き込みの電圧条件を適用することにより、読み出し電流の低下を抑制できる。
　本発明による半導体装置は、メモリ回路を備えた半導体装置および電子機器に広く適用され得る。例えば、不揮発性半導体記憶装置、集積回路（ＩＣ、ＬＳＩ）、液晶表示装置や有機ＥＬ表示装置などの各種表示装置、各種表示装置に用いられるアクティブマトリクス基板に適用される。
　１　　　　基板
　３Ａ、３Ｂ　　　ゲート電極
　３ｓｇ　　ゲート接続部
　５　　　　ゲート絶縁膜
　７Ａ、７Ｂ　　　活性層
　７ｃＡ、７ｃＢ　　チャネル領域
　９ｄＡ、９ｄＢ　　ドレイン電極
　９ｓＡ、９ｓＢ　　ソース電極
　９ｃｓ　　容量電極
　９ｓｇ　　ソース接続部
　１０Ａ　　メモリトランジスタ
　１０Ｂ　　回路用トランジスタ
　１０Ｃ　　画素用トランジスタ
　１０Ｄ、１０Ｅ　　選択トランジスタ
　１１　　　保護膜（パッシベーション膜）
　１３　　　有機絶縁膜
　１５　　　コンタクトホール
　１７　　　上部導電層
　１８　　　上部ゲート電極
　１９　　　画素電極
　２０　　　容量部
　３０　　　ソースコンタクト部
　３１　　　保護層
　３２ｓ、３２ｄ、３３、３４　　開口部
　４０　　　ソース交差部
　１００　　表示領域
　１０１　　画素
　１０２　　ビット線電圧制御回路
　１０３　　ビット線デコーダ
　１０４　　ワード線デコーダ
　１０５　　書き込み電圧制御回路
　１０６　　センスアンプ回路
　１０７　　書き込み制御回路
　２００　　周辺領域
　２０１　　端子部
　１００１　半導体装置
　１００２、１００３、１００４　アクティブマトリクス基板
　２００１　　　液晶表示装置
　３００１　　　メモリ回路
　ＣＳ　　　容量配線
　Ｇ　　　　ゲート配線
　Ｓ　　　　ソース配線

Claims (16)

  1. 　少なくとも１つのメモリセルと、
    　前記少なくとも１つのメモリセルへの書き込みを制御する書き込み制御回路と
    　を備え、
    　前記少なくとも１つのメモリセルは、金属酸化物を含む活性層を有するメモリトランジスタを含み、
    　前記メモリトランジスタは、ドレイン電流Ｉｄｓがゲート‐ソース間電圧Ｖｇｓに依存する半導体状態から、ドレイン電流Ｉｄｓがゲート‐ソース間電圧Ｖｇｓに依存しない抵抗体状態に不可逆的に変化させられ得るトランジスタであり、
    　前記書き込み制御回路は、前記メモリトランジスタの閾値電圧をＶｔｈ、前記メモリトランジスタのドレイン‐ソース間電圧をＶｄｓとするとき、Ｖｇｓ≧Ｖｄｓ＋Ｖｔｈを満足するように、前記メモリトランジスタのドレイン電極、ソース電極およびゲート電極に印加する電圧を制御することによって、前記メモリトランジスタへの書き込みを行うように構成されている、半導体装置。
  2. 　前記少なくとも１つのメモリセルは、複数のメモリセルであり、
    　前記複数のメモリセルは、前記半導体状態であるメモリトランジスタＳを含むメモリセルと、前記抵抗体状態であるメモリトランジスタＲを含むメモリセルとを含む、請求項１に記載の半導体装置。
  3. 　前記金属酸化物は、第１の金属元素を含み、
    　前記メモリトランジスタＲの前記活性層は、前記メモリトランジスタＳの前記活性層よりも金属状態の前記第１の金属元素を多く含む、請求項２に記載の半導体装置。
  4. 　前記メモリトランジスタは、ゲート電極と、前記活性層と、前記ゲート電極と前記活性層との間に配置された第１の絶縁層と、前記第１の絶縁層と反対側に位置する第２の絶縁層とを有し、
    　前記第２の絶縁層は、前記活性層の表面に接しており、
    　前記金属状態の第１の金属元素は、前記活性層と前記第２の絶縁層との界面に存在する、請求項３に記載の半導体装置。
  5. 　前記金属状態の第１の金属元素は前記活性層の内部に存在する、請求項３に記載の半導体装置。
  6. 　前記金属酸化物は、少なくともＩｎを含み、
    　前記金属状態の第１の金属元素はＩｎである、請求項３から５のいずれかに記載の半導体装置。
  7. 　前記メモリトランジスタＲの前記活性層は、前記メモリトランジスタＳの前記活性層よりもボイドを多く含む、請求項２に記載の半導体装置。
  8. 　前記メモリトランジスタＲの前記活性層は、前記ドレイン電極の近傍に存在するボイドを含む、請求項７に記載の半導体装置。
  9. 　前記メモリトランジスタＲの前記活性層中のチャネル領域と前記メモリトランジスタＳの前記活性層中のチャネル領域とでは、前記金属酸化物の組成が異なる、請求項２に記載の半導体装置。
  10. 　前記活性層は、第１の金属元素および第２の金属元素を含み、
    　第１の金属元素は、第２の金属元素よりも高い標準電極電位を有し、
    　前記メモリトランジスタＲの前記活性層に含まれるイオン状態の金属元素全体に対するイオン状態の前記第２の金属元素の含有率は、前記メモリトランジスタＳの前記活性層に含まれるイオン状態の金属元素全体に対するイオン状態の前記第２の金属元素の含有率よりも大きい、請求項９に記載の半導体装置。
  11. 　前記活性層は、第１の金属元素および第２の金属元素を含み、
    　第１の金属元素は、第２の金属元素よりも高い標準電極電位を有し、
    　前記メモリトランジスタＲの前記活性層に含まれるイオン状態の金属元素全体に対するイオン状態の前記第１の金属元素の含有率は、前記メモリトランジスタＳの前記活性層に含まれるイオン状態の金属元素全体に対するイオン状態の前記第１の金属元素の含有率よりも小さい、請求項９に記載の半導体装置。
  12. 　前記金属酸化物は、少なくともＩｎおよびＧａを含み、
    　前記第１の金属元素はＩｎであり、前記第２の金属元素はＧａである、請求項１０または１１に記載の半導体装置。
  13. 　前記金属酸化物は、Ｉｎ、ＧａおよびＺｎを含む、請求項１から１２のいずれかに記載の半導体装置。
  14. 　前記金属酸化物は結晶質部分を含む、請求項１３に記載の半導体装置。
  15. 　請求項１から１４のいずれかに記載の半導体装置を備えた、電子機器。
  16. 　メモリセルを備えた半導体装置の書き込み方法であって、前記メモリセルは、金属酸化物を含む活性層を有するメモリトランジスタを含み、前記メモリトランジスタは、ドレイン電流Ｉｄｓがゲート‐ソース間電圧Ｖｇｓに依存する半導体状態から、ドレイン電流Ｉｄｓがゲート‐ソース間電圧Ｖｇｓに依存しない抵抗体状態に不可逆的に変化させられ得るトランジスタであり、
    　前記メモリトランジスタの閾値電圧をＶｔｈ、前記メモリトランジスタのドレイン‐ソース間電圧をＶｄｓとするとき、Ｖｇｓ≧Ｖｄｓ＋Ｖｔｈを満足するように、前記メモリトランジスタのドレイン電極、ソース電極およびゲート電極に電圧を印加することによって、前記メモリトランジスタへの書き込みを行う工程を包含する、半導体装置の書き込み方法。
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