WO2014208123A1 - 単位シフトレジスタ回路、シフトレジスタ回路、単位シフトレジスタ回路の制御方法及び表示装置 - Google Patents

単位シフトレジスタ回路、シフトレジスタ回路、単位シフトレジスタ回路の制御方法及び表示装置 Download PDF

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Definitions

  • the present invention relates to a unit shift register circuit, a shift register circuit, a method for controlling a unit shift register circuit, and a display device.
  • the threshold voltage of the TFT may change depending on the passage of time or temperature.
  • the following may be a problem in a shift register circuit used in a scanning line driver circuit.
  • the shift register circuit operates by boosting the gate of the output TFT that drives the scanning line to a high voltage by bootstrap, but precharges the gate electrode and does not leak during boosting.
  • a diode-connected TFT is used.
  • the precharge voltage is a value that is reduced by the threshold voltage of the TFT.
  • a TFT using an oxide semiconductor such as a-Si or indium gallium zinc oxide has a characteristic that the threshold voltage varies due to voltage stress applied to the gate electrode. Decreases by that amount.
  • Each stage of the shift register circuit described in FIG. 2 of Patent Document 1 (hereinafter referred to as “unit shift register circuit” including the embodiment of the present invention) is connected to the output of the previous stage.
  • a first input Rn ⁇ 1 a drive transistor Tdrive for coupling the first clock power line voltage Pn to the output of the stage, a compensation capacitor C1 for compensating for the parasitic capacitance of the drive transistor, and the gate of the drive transistor
  • a first bootstrap capacitor C2 connected between the output of the stage and an input transistor Tin1 (for setting), which is controlled by the first input Rn ⁇ 1 and charges the first bootstrap capacitor C2.
  • each stage of the unit shift register circuit includes a second bootstrap capacitor C3 connected between the gate of the input transistor Tin1 and the first input Rn-1, and a stage two stages before that stage.
  • the input 10 is coupled to the output Rn-2.
  • the use of two bootstrap capacitors makes the circuit less sensitive to threshold voltage levels or variations, and can therefore be implemented with amorphous silicon technology.
  • the present invention has been made in consideration of the above-described circumstances, and has a unit shift register circuit, a shift register circuit, a control method for a unit shift register circuit, and a display capable of reducing the influence of characteristic deterioration with a small number of circuit elements.
  • An object is to provide an apparatus.
  • a unit shift register circuit is a unit shift register circuit constituting each stage of a shift register circuit, and includes a first gate electrode, a first source terminal, and a first drain terminal.
  • An output transistor for inputting a predetermined clock signal to the first drain terminal and outputting an output signal from the first source terminal; a second gate electrode; a second source terminal; and a second drain terminal.
  • the transistor having the second source terminal connected to the first gate electrode of the output transistor, the first input signal being input to the second drain terminal, and the first gate electrode of the output transistor A set transistor for inputting a second input signal to the second gate electrode, which is higher than the voltage of the first input signal when charging Obtain.
  • the set transistor charges the first gate electrode of the output transistor, the first input signal and the second input signal rise, After charging the first gate electrode, the voltage of the second input signal falls before the fall of the voltage of the first input signal.
  • the output transistor boosts the first gate voltage by a voltage charged in a parasitic capacitance between the first source terminal and the first gate electrode.
  • the output signal is boosted by a bootstrap operation.
  • the first input signal is an output signal of the unit shift register circuit in another stage
  • the second input signal is the unit shift register in another stage. It is a signal of the first gate electrode of the output transistor of the circuit.
  • a unit shift register circuit is a multi-phase clock signal in which the clock signals overlap, and a plurality of different phase clock signals are supplied to the plurality of unit shift register circuits. .
  • the first gate electrode of the output transistor is reset in accordance with an output signal of the unit shift register circuit at the subsequent stage.
  • a unit shift register circuit includes a reset circuit that resets the first gate electrode of the output transistor according to the clock signal.
  • a unit shift register circuit includes a pull-down circuit that pulls down an output signal of the unit shift register circuit according to the clock signal.
  • a unit shift register circuit is a pull-down circuit that pulls down the output signal of the unit shift register circuit and the first gate electrode of the output transistor according to the voltage of the first gate electrode. Is provided.
  • a unit shift register circuit includes a pull-down circuit that pulls down the output signal of the unit shift register circuit and the first gate electrode of the output transistor according to a predetermined clear signal.
  • the unit shift register circuit includes a capacitive element connected between the first gate electrode and the first source terminal of the output transistor.
  • the set transistor is composed of a plurality of cascode-connected transistors.
  • At least the output transistor and the set transistor include an oxide semiconductor in a semiconductor layer.
  • the oxide semiconductor may be indium gallium zinc oxide (In—Ga—Zn—O based semiconductor; indium (In), gallium (Ga), zinc (Zn). And an oxide semiconductor containing oxygen (O).
  • the oxide semiconductor has crystallinity.
  • a shift register circuit is a shift register circuit in which the unit shift register circuits described above are connected in multiple stages, and an output signal of the unit shift register circuit at the (N ⁇ 1) th stage is expressed as N
  • the signal of the first gate electrode of the output transistor of the unit shift register circuit of the (N ⁇ 2) -th stage is used as the first input signal power of the unit shift register circuit of the N-th stage. Let it be the second input signal of the circuit.
  • a four-phase clock signal is sequentially input to the unit shift register circuit in each stage as the clock signal with a period shifted by a quarter period.
  • a unit shift register circuit control method is a unit shift register circuit control method configuring each stage of the shift register circuit, wherein the unit shift register circuit includes a first gate electrode, An output transistor having a first source terminal and a first drain terminal, inputting a predetermined clock signal to the first drain terminal and outputting an output signal from the first source terminal; a second gate electrode; A transistor having a source terminal and a second drain terminal, wherein the second source terminal is connected to the first gate electrode of the output transistor, and a first input signal is input to the second drain terminal; A set transistor for inputting a second input signal different from the first input signal to the second gate electrode, and the second transistor of the output transistor. When charging the gate electrode, with respect to the set transistor, and inputs the second input signal higher than the voltage of the first input signal voltage.
  • a display device is a unit shift register circuit that constitutes each stage of a plurality of pixels, a plurality of scanning lines to which the plurality of pixels are connected, and a shift register circuit.
  • An output having one gate electrode, a first source terminal, and a first drain terminal, inputting a predetermined clock signal to the first drain terminal, and outputting an output signal for driving each scanning line from the first source terminal.
  • a transistor having a second gate electrode, a second source terminal, and a second drain terminal, wherein the second source terminal is connected to the first gate electrode of the output transistor, the first input When a signal is input to the second drain terminal and the first gate electrode of the output transistor is charged, a second input signal that is higher than the voltage of the first input signal is charged in advance. And a plurality of unit shift registers and a set transistor to be input to the second gate electrode, respectively.
  • different first and second input signals are applied to the second source terminal and the second gate electrode of the setting transistor.
  • the first gate electrode of the output transistor can be charged (ie, precharged).
  • the diode-connected TFT and the second bootstrap capacitor can be easily omitted.
  • the signal of the first gate electrode of the output transistor of another unit shift register circuit for example, can be used as the second input signal, it can be easily prepared. Therefore, according to the unit shift register circuit of the present invention, the influence due to the characteristic deterioration can be easily reduced with a small number of circuit elements.
  • FIG. 1 is a block diagram illustrating a configuration example (first embodiment) of a shift register circuit according to the present invention
  • 1 is a block diagram showing a configuration example (first embodiment) of a unit shift register circuit according to the present invention.
  • FIG. 4 is an operation timing chart of the unit shift register circuit 122 (first embodiment) shown in FIG. 3.
  • FIG. 6 is a first explanatory diagram for explaining an effect of the unit shift register circuit 122 (first embodiment) of the present invention. It is the 2nd explanatory view for explaining the effect of unit shift register circuit 122 (1st embodiment) of the present invention.
  • FIG. 4 is an explanatory diagram for describing an operation example of a unit shift register circuit 122 (first embodiment) illustrated in FIG. 3.
  • 5 is a chart in which voltage values are added to the operation timing chart of the unit shift register circuit 122 shown in FIG. 4.
  • FIG. 4 is a block diagram which shows the structural example (2nd Embodiment) of the shift register circuit by this invention.
  • 10 is a block diagram illustrating a configuration example (second embodiment) of the unit shift register circuit 122a illustrated in FIG. 9; 12 is an operation timing chart of the unit shift register circuit 122a (second embodiment) shown in FIG. It is a block diagram which shows the structural example (3rd Embodiment) of the unit shift register circuit 122b of this invention. 13 is an operation timing chart of the unit shift register circuit 122b (third embodiment) shown in FIG. It is a block diagram which shows the structural example (4th Embodiment) of the unit shift register circuit 122c of this invention. It is a block diagram which shows the structural example (5th Embodiment) of the unit shift register circuit 122d of this invention.
  • FIG. 18 is a block diagram showing a configuration example (seventh embodiment) of a unit shift register circuit 122f shown in FIG. 19 is an operation timing chart of the unit shift register circuit 122f (seventh embodiment) illustrated in FIG. 18.
  • FIG. 18 is a block diagram which shows the structural example (8th Embodiment) of the unit shift register circuit 122g of this invention.
  • FIG. 9th Embodiment of the shift register circuit by this invention.
  • 22 is a block diagram illustrating a configuration example (9th embodiment) of the pre-boost circuit 123 illustrated in FIG. 21. 22 is an operation timing chart of the shift register circuit 121h (9th embodiment) illustrated in FIG. 21. It is the characteristic view (description figure of 10th Embodiment) which showed an example of the characteristic of TFT which contains an oxide semiconductor in a semiconductor layer.
  • the active matrix type liquid crystal display device 100 shown in FIG. 1 includes a plurality of signal lines SL1, SL2,..., SLm, a plurality of scanning lines GL1, GL2,. , SL2,..., SLm and a plurality of pixel portions PIX provided corresponding to the intersections of the plurality of scanning lines GL1, GL2,..., GLn (collectively referred to as GL). .
  • These pixel portions PIX are arranged in a matrix to form the display area 110.
  • Each pixel unit PIX has a thin film transistor (TFT) 114, which is a switching element in which a gate terminal is connected to a scanning line passing through a corresponding intersection and a source terminal is connected to a signal line passing through the intersection, and a video signal.
  • TFT thin film transistor
  • a pixel capacitor 115 having one end connected to the common substrate Tcom for holding is included.
  • the liquid crystal display device 100 is provided with a signal line driving circuit 130 for driving the signal lines SL1, SL2,..., SLm and a scanning line driving circuit 120 for driving the scanning lines GL1, GL2,.
  • the scanning line driving circuit 120 includes a shift register circuit 121, and the shift register circuit 121 generates a driving signal for each scanning line GL1, GL2,.
  • FIG. 2 shows five unit shift register circuits 122 included in the shift register circuit 121 shown in FIG. 1 and their input / output signal lines.
  • the shift register circuit 121 includes a plurality of stages (stages) connected in cascade (that is, multistage connection).
  • the unit shift register circuit 122 constituting each stage includes a clock terminal CK, a set terminal S, a terminal VS connected to the gate electrode of the setting transistor, an output terminal OUT, a terminal VC connected to the node VC, and a reset terminal R. have.
  • the signal name input / output to / from each terminal is the same as the terminal name, or the node name connected to each terminal is the same as the terminal name.
  • the signal lines GLn-3, GLn-2, GLn-1, GLn, GLn + 1, GLn + 2, GLn + 3 and GLn + 4 connected to the output terminal OUT or the reset terminal R are a plurality of scanning lines GL shown in FIG. Corresponds to seven scanning lines arranged in succession. Further, subscripts such as “n-3” and “n” indicate “the number of stages” of the unit shift register circuit 122 that outputs the subscripts. In the example shown in FIG. 2, the central unit shift register circuit 122 has n stages, the upper two unit shift register circuits 122 have n-2 and n-1 stages in order from the top, and the lower two unit shift register circuits.
  • 122 is an n + 1 stage and an n + 2 stage in order from the top.
  • the n-2 stage and the n-1 stage are referred to as the preceding stage (or the preceding two stages) and the preceding stage, respectively, and the n + 1 stage and the n + 2 stage are respectively the next stage and the second stage. Called the stage.
  • the n + 1 stage, the n + 2 stage, and the like are collectively referred to as the subsequent stage of the n stage.
  • VCn-4, VCn-3, VCn-2, VCn-1, VCn, VCn + 1, VCn + 2, VCn + 3, and VCn + 4 are n-4, n-3, n-2, n-1, n, n + 1, respectively. , N + 2, n + 3, and n + 4 stage unit shift register circuit 122.
  • the output GLn ⁇ 1 in the previous stage is input as the S signal that is an input signal of the terminal S in the Nth stage, and the signal VS as the input signal in the terminal VS in the Nth stage is input.
  • the output VCn ⁇ 2 of two stages is input, and the output GLn + 2 of the second stage is input as an R signal that is an input signal of the terminal R of the Nth stage.
  • the clock signal CK input to the terminal CK is a four-phase clock, and is connected in the order of CK1, CK2, CK3, CK4, CK1, CK2,.
  • the unit shift register circuit 122 is a TFT T1 (hereinafter referred to as “transistor T1” or simply “T1”) connected to the GL (OUT) that drives each scanning line (for other TFTs). And T3, and transistors T2 and T4 connected to the node VC which is the gate electrode of T1.
  • the gate terminal of T2 is connected to the signal VS, and the drain terminal is connected to the signal S.
  • the transistors T1 to T4 are N-channel TFTs (thin film transistors).
  • T1 is an output transistor for outputting a pulse signal to the output terminal OUT.
  • T1 has a drain connected to the clock terminal CK, a gate connected to the node VC, and a source connected to the output terminal OUT.
  • T1 performs an operation of boosting the output signal OUT by a bootstrap operation of boosting the gate voltage by a voltage charged in the parasitic capacitance between the source terminal and the gate electrode, which is not shown in FIG.
  • T2 has a gate connected to the VS terminal, a drain connected to the set terminal S, and a source connected to the node VC.
  • a voltage higher than the input signal of the set terminal S (for example, a sufficiently high voltage that can ensure the threshold voltage even when T2 deteriorates) is input to the VS terminal, and the input voltage of the set terminal S is supplied to the node VC as it is. it can.
  • T3 has a gate connected to the R terminal, a drain connected to the output terminal OUT, and a source connected to the VSS terminal (that is, the power supply voltage VSS).
  • T4 has a gate connected to the R terminal, a drain connected to the node VC, and a source connected to the VSS terminal.
  • the power supply voltage VSS is a reference voltage in the operation of the unit shift register circuit 122.
  • the transistor T1 is one of the configuration examples of the “output transistor”.
  • the transistor T2 is one of the configuration examples of the “setting transistor”.
  • the signal S input to the set terminal S corresponds to the “first input signal”, and the signal VS input to the terminal VS corresponds to the “second input signal”.
  • FIG. 4 is a timing chart showing an operation example of the n-th unit shift register circuit 122.
  • the four-phase clocks CK1 to CK4 are sequentially input to the unit shift register circuit 122 in each stage with a shift of a quarter cycle, and drive the unit shift register circuit 122.
  • numbers “n ⁇ 6” to “n + 3” of the clock signals CK1 to CK4 indicate the number of stages of the unit shift register circuit 122 in which the pulse acts as a clock signal. That is, the number of unit shift register circuits 122 selected to output the output signal OUT by the clock signal CK is shown.
  • the unit shift register circuit 122 in the previous stage operates, and the boosted node VCn-2 (the voltage thereof) is input to the VS terminal. .
  • the unit shift register circuit 122 of the previous stage operates and the output node of GLn ⁇ 1 is input to the S terminal.
  • VS is a boosted voltage
  • the input signal from S is directly charged to the node VC.
  • the CK pulse is output to the OUT terminal, that is, GLn.
  • the output OUT is input to the R terminal two stages before, and pulls down the node VC of the unit shift register circuit 122 two stages before.
  • the output GLn + 2 at the (N + 2) th stage is input to the R terminal, and the node VC and the node OUT are pulled down to VSS.
  • FIG. 5A is a diagram showing the configuration of the unit shift register circuit 122 according to the present embodiment, in which a boost capacitor Cb that is a parasitic capacitance is clearly shown.
  • FIG. 5B is a timing chart showing an operation example of the configuration shown in FIG. 5A. Note that FIG. 5B is the same as the timing chart of FIG.
  • FIG. 5C is a configuration diagram showing a configuration example of the unit shift register circuit 222 by the diode connection method. In this case, the drain and gate of T2 are connected to the terminal S.
  • FIG. 5D is a timing chart showing an operation example of the configuration shown in FIG. 5C.
  • FIG. 6 is a characteristic diagram showing the relationship between the threshold voltage of the TFT and the amplitude voltage of the operable clock CK.
  • the horizontal axis represents the threshold voltage of the TFT
  • the vertical axis represents the operable clock amplitude voltage (lower limit value of the CK amplitude voltage).
  • the relationship between the threshold voltage of the TFT and the lower limit value of the CK amplitude voltage can be approximated by a line segment.
  • the operating condition is expressed using the threshold voltages of T1 and T2 as described above. Therefore, the lower limit value of the CK amplitude voltage that can be operated with respect to the threshold voltage of the TFT is 2 or more.
  • the lower limit value of the CK amplitude voltage operable with respect to the threshold voltage of the TFT is reduced to a slope of 1. .
  • the lower limit value of the CK amplitude voltage of this embodiment does not change much compared to the lower limit value of the CK amplitude voltage in the diode connection method.
  • the operation margin for the threshold voltage shift is significantly improved as compared with the diode connection method.
  • the above comparison is made by comparing the theoretical limit values, and it is assumed that the TFT of this embodiment and the diode connection method has a sufficient driving force. In other words, it does not take into account that it will not move due to lack of ability.
  • FIG. 7 is a diagram in which voltage values are added to the block diagram shown in FIG.
  • FIG. 8 is a chart in which voltage values are added to the operation timing chart of the unit shift register circuit 122 shown in FIG.
  • CK H voltage (HIGH (H) level voltage) is + 10V
  • CK L potential (LOW (L) level voltage) is -10V
  • VSS is -10V
  • the initial TFT threshold is 3V. It was.
  • the voltage of the node VC is increased by the amplitude of CK by the bootstrap (here, the increase efficiency is 100%). That is, VC is boosted from 10V to 30V. Therefore, in the subsequent unit shift register circuit 122 to which the VC is input, 30 V is input to the gate and 10 V is input to the terminal S during the set operation (when the signal S is input to the terminal S).
  • the node VC is precharged to 10 V without being affected by the threshold value of T2.
  • Vgs is a gate-source voltage of T2
  • Vds is a drain-source voltage.
  • the shift register circuit 121a of the second embodiment differs from the shift register circuit 121 of the first embodiment shown in FIG. 2 in the configuration related to the clock signal CK.
  • two types of clock signals CKA and CKB are input to the shift register circuit 121a.
  • the shift register circuit 121 a has a configuration corresponding to the shift register circuit 121 illustrated in FIG. 1 in the liquid crystal display device 100 illustrated in FIG. 1, and the circuit around the scanning line GL is the same as that of the shift register circuit 121. It is.
  • symbol and name are used in each embodiment.
  • the shift register circuit 121a of the second embodiment includes a plurality of stages in which a plurality of unit shift register circuits 122a are connected in cascade.
  • the previous-stage output GLn-1 is input to the N-stage S signal
  • the previous-stage output VCn-2 is input to the N-stage VS signal
  • two N-stage R signals are input to the N-stage R signal.
  • the output GLn + 2 of the subsequent stage is input.
  • the clock signal CK is a four-phase clock
  • the clock signal CKA and the clock signal CKB are clock signals having opposite phases.
  • the unit shift register circuit 122a includes T1 and T3 connected to GL (OUT) that drives each scanning line, and T2 and T2 connected to a node VC that is a gate electrode of T1. It consists of T4.
  • the signal VS is connected to the gate terminal of T2, and the signal S is connected to the drain terminal.
  • CKB having a phase opposite to that of CKA is connected to the gate terminal of T3.
  • T3 acts as a TFT that pulls down the output terminal OUT (scanning line GL) by CKB having a phase opposite to that of CKA.
  • FIG. 11 is a timing chart showing an operation example of the n-th unit shift register circuit 122a.
  • CKA is CK1 and CKB is CK3
  • the output terminal OUT is connected to the scanning line GLn.
  • T3 which is a TFT for pulling down the scanning line GL
  • the scanning line GL may be lifted by a leak current from the clock signal CK (CKA) to the output terminal OUT (GL).
  • the noise of the scanning line GL can be suppressed by connecting the clock signal CKB to the gate of T3.
  • the unit shift register circuit 122b of the third embodiment pulls down the output terminal OUT and the node VC compared to the unit shift register circuit 122a of the second embodiment shown in FIG.
  • the configuration of this circuit is different.
  • the configuration of the shift register circuit and the configuration of the liquid crystal display device when a plurality of unit shift register circuits 122b are used are the same as those in the first embodiment.
  • the clock signal CKA is the same as the clock signal CK of the first embodiment.
  • the pull-down circuit includes T3, T5, T6, and T7.
  • the drain and gate of T6 are connected to the VDD power source, and the source is connected to the drain of T7 and the gates of T5 and T3 (ie, node VR).
  • T7 has a source connected to the VSS power supply and a gate connected to the node VC.
  • T5 has a drain connected to the node VC and a source connected to the VSS power supply.
  • T3 has a drain connected to the output terminal OUT and a source connected to the VSS power source.
  • T6 and T7 are circuits that generate a VR signal.
  • T1 output OUT
  • the voltage is lowered to the voltage of the threshold voltage of T6 from the potential of the VDD power supply via T6.
  • the node VC and the output node OUT are always pulled down to the VSS level by T3 and T5 to which the node VR is precharged and the node VR is connected.
  • T7 is turned ON to lower the node VR to near the VSS level (timing (1) in FIG. 13).
  • the VR potential at this time is determined by the ratio of T6 and T7, and can be realized by increasing the capability of T7 with respect to T6.
  • noise resistance can be improved by eliminating the period in which the node VC and the node GL are floating when not selected.
  • the node VC can be completely prevented from being lifted by the coupling due to the CKA pulse, the clock noise at which the CKA noise is output to the GL can be suppressed.
  • the gate voltage of T7 since a voltage drop due to the threshold voltage of the precharge voltage level during the set operation can be avoided, the gate voltage of T7 does not need to be large in consideration of the voltage drop after deterioration.
  • the size can be reduced.
  • the circuit area can be reduced accordingly.
  • the unit shift register circuit 122c of the fourth embodiment pulls down the output terminal OUT and the node VC compared to the unit shift register circuit 122b of the third embodiment shown in FIG.
  • the configuration of this circuit is different.
  • the configuration of the shift register circuit and the configuration of the liquid crystal display device when a plurality of unit shift register circuits 122c are used are the same as those in the first embodiment.
  • the clock signal CKA is the same as the clock signal CK of the first embodiment.
  • the unit shift register circuit 122c of the fourth embodiment adds a CLR signal (clear signal) to the pull-down circuit of the third embodiment, and the CLR signal is input to the gate T8.
  • T9, and T10 are connected to node VC, node VR, and node OUT, respectively.
  • the drain of T8 is connected to the node VC
  • the drain of T9 is connected to the node VR
  • the drain of T10 is connected to the node OUT
  • the source is connected to the VSS power supply.
  • This CLR signal is input from outside the unit shift register circuit 122c.
  • a shift register circuit When a shift register circuit is configured by using a plurality of unit shift register circuits 122c according to the fourth embodiment, all stages of the shift register circuit can be initialized collectively. For example, by clearing at the beginning of the scanning period, it is possible to operate from an initialized state, and unexpected operations and outputs can be suppressed. Further, by clearing at the end of the scanning period, the circuit is initialized and the charge is removed. Therefore, it is possible to prevent the TFT from being deteriorated due to the remaining charge when the operation is stopped.
  • the unit shift register circuit 122d of the fifth embodiment is different from the unit shift register circuit 122c of the fourth embodiment shown in FIG. 14 between the node VC and the node OUT (GL).
  • the difference is that a capacitive element Cb1 is provided between the gate electrode and the source terminal of T1.
  • the configuration of the shift register circuit and the configuration of the liquid crystal display device when a plurality of unit shift register circuits 122d are used are the same as those in the first embodiment.
  • the clock signal CKA is the same as the clock signal CK of the first embodiment.
  • Capacitance Cb1 works as a push-up capacity during bootstrap operation. Therefore, the pushing-up efficiency is increased and the driving force can be improved. Further, during the non-selection operation, it works to stabilize the potential of the node VC (that is, to prevent oscillation), and it is possible to prevent the node VC from being lifted by coupling with the CKA pulse.
  • the unit shift register circuit 122e of the sixth embodiment is different in the configuration of the setting transistor T2 from the unit shift register circuit 122a of the second embodiment shown in FIG. .
  • the configuration of the shift register circuit and the configuration of the liquid crystal display device when a plurality of unit shift register circuits 122e are used are the same as those in the second embodiment.
  • the unit shift register circuit 122e of the sixth embodiment is characterized in that it has a dual configuration including a plurality of transistors in which the setting transistor T2 in the second embodiment is cascode-connected. That is, in the unit shift register circuit 122e of the sixth embodiment, the setting transistors are cascode-connected, that is, in this case, the gates of each other are connected and the drain of one transistor and the source of the other transistor are connected. A plurality of transistors T2a and T2b.
  • the signal VS is input to the gates of T2a and T2b, the signal S is input to the drain of T2a, and the source of T2b is connected to the node VC.
  • the set TFT By making the set TFT dual, during operation, when the node VC is boosted by bootstrap, the potential difference applied between the VDS of the set TFT can be halved, and the breakdown voltage can be improved. Although the driving force is reduced by adopting the dual configuration, the VS potential during the precharge operation is very large, so that a sufficient driving force can be obtained.
  • the shift register circuit 121f of the seventh embodiment differs from the shift register circuit 121a of the second embodiment shown in FIG. 9 in that the reset terminal R is omitted. Yes.
  • the connection relationship of the shift register circuit 121f in the liquid crystal display device is the same as in the second embodiment.
  • the shift register circuit 121f of the seventh embodiment is composed of a plurality of stages in which a plurality of unit shift register circuits 122f are connected in cascade.
  • the preceding stage output GLn ⁇ 1 is input to the Nth stage S signal, and the preceding stage output VCn ⁇ 2 is input to the Nth stage VS signal.
  • CK is a four-phase clock
  • CKB CK1
  • the unit shift register circuit 122f includes T1 and T3 connected to GL (OUT) that drives each scanning line, T2 and T4 connected to the node VC that is a gate electrode of T1, and nodes VC and OUT. It consists of T5 connected.
  • the gate terminal of T2 is connected to the signal VS, and the drain terminal is connected to the signal S.
  • the gate terminal of T3 connects CKB having the opposite phase to CKA.
  • the gate terminal of T4 is connected to CKB, and the drain terminal is connected to signal S.
  • CKA is connected to the gate terminal of T5.
  • the node VC is pulled down by the reset TFT T4.
  • the node VC is reset by T4 and T5.
  • FIG. 19 is a timing chart showing an operation example of the nth unit shift register circuit 122f.
  • CKA is CK1 and CKB is CK3
  • the output terminal OUT is connected to the scanning line GLn.
  • T4 connects the drain and the source to the S terminal and the node VC, respectively, and shorts the node VC with the S terminal by the CKB signal.
  • T5 connects the drain and source to the node VC and the output OUT node, respectively, and shorts the node VC to the OUT terminal by the CKA signal.
  • T3 pulls down the OUT terminal by the CKB signal.
  • the node VC is short-circuited with the OUT node by turning on T5. Since the OUT node is loaded with a larger GL than the node VC, the coupling capacitance between the CKA and the node VC is reduced, so that noise at the node VC can be suppressed.
  • T4 is turned ON to connect the node VC to the S terminal.
  • the node VC is connected to the GL of the previous unit shift register circuit 122f, the potential is fixed.
  • pull-down can be performed with a smaller number of elements than in the pull-down circuit of the third embodiment.
  • the unit shift register circuit 122g of the eighth embodiment differs from the unit shift register circuit 122f of the seventh embodiment shown in FIG. 18 in the configuration of the pull-down circuit.
  • the configuration of the shift register circuit and the configuration of the liquid crystal display device when a plurality of unit shift register circuits 122f are used are the same as those in the seventh embodiment.
  • the unit shift register circuit 122g of the eighth embodiment adds a CLR signal in addition to the configuration of the shift register 122f of the seventh embodiment shown in FIG. 18, and the CLR signal is input to the gate.
  • T6 and T7 connected to the node VC and the node OUT, respectively.
  • a shift register circuit When a shift register circuit is configured by using a plurality of unit shift register circuits 122g according to the eighth embodiment, all stages of the shift register circuit can be initialized collectively. For example, by clearing at the beginning of the scanning period, it is possible to operate from an initialized state, and unexpected operations and outputs can be suppressed. Further, by clearing at the end of the scanning period, the circuit is initialized and the charge is removed. Therefore, it is possible to prevent the TFT from being deteriorated due to the remaining charge when the operation is stopped.
  • the shift register circuit 121h of the ninth embodiment shown in FIG. 21 has a configuration corresponding to the shift register circuit 121 shown in FIG. 1 in the liquid crystal display device 100 shown in FIG. This is the same as the shift register circuit 121.
  • the shift register circuit 121h shown in FIG. 21 includes a plurality of stages in which two pre-boost circuits 123 and a plurality of unit shift register circuits 122c shown in FIG. 14 are connected in cascade.
  • the output GLn-1 of the previous stage is input to the S signal of the Nth stage
  • the output VCn-2 of the previous stage is input to the VS signal of the Nth stage
  • N The second stage output GLn + 2 is input to the stage R signal.
  • the CK signal is a four-phase clock and is connected in the order of CK1, CK2, CK3, and CK4 for every four stages of the unit shift register circuit 122c.
  • Each pre-boost circuit 123 is provided with an S1 terminal, an S2 terminal, a DVC terminal, a CK terminal, and a CLR terminal.
  • the signal SP1 is input to the S1 input
  • the signal SP2 is input to the S2 input.
  • the node DVC (signal DVC1) of the first stage pre-boost circuit 123 is connected to the VS input of the first stage unit shift register circuit 122c.
  • the node DVC (signal DVC2) of the second stage pre-boost circuit 123 is connected to the VS input of the second stage unit shift register circuit 122c.
  • the DVC signals boosted by the two-stage pre-boost circuit 123 are sequentially input to the VS terminal of the first two-stage unit shift register circuit 122c.
  • the signal SP2 is connected to the S input of the first stage unit shift register circuit 122c.
  • the signals SP1 and SP2 are pulse signals generated at the start of the operation of the shift register circuit 121h.
  • the unit shift register circuit 122c is composed of the same circuit as that of the fourth embodiment shown in FIG.
  • the pre-boost circuit 123 is a pre-boost circuit for generating VS signals input to the first and second stages of the unit shift register circuit 122c. As shown in FIG. 22, in the preboost circuit 123, the S1 terminal is diode-connected to the drain and gate of T21, and the value obtained by dropping the threshold voltage of T21 with respect to the voltage input to S1 is a node from the source. Operates to set to DVC. T22 is a TFT for initialization. The CLR signal is connected to the gate, the drain is connected to the node DVC, the source is connected to the VSS power supply, and the node DVC is reset to the VSS level when the CLR signal is H.
  • CK is input to the gate, the drain is connected to the node DVC, the source is connected to the VSS power supply, the CK signal is H, and the node DVC is reset to the VSS level.
  • the capacitor Cp is a capacitive element for boosting the node DVC. One end of the capacitor Cp is connected to the node DVC, and the other end is connected to the terminal SP2.
  • DVC1 and DVC2 are boosted for the amplitude of SP2 because the signal SP2 rises and is connected to the boosting capacitor Cp of the pre-boost circuit 123.
  • the first stage unit shift register circuit 122c for driving the scanning line GL1 has SP2 connected to the S terminal and DVC1 connected to the VS terminal. ), The node VC1 is precharged to the potential of SP2 connected to the S terminal.
  • GL1 is connected to the S terminal and DVC2 is connected to the VS terminal of the second stage unit shift register circuit 122c for driving the scanning line GL2. ), The node VC2 is precharged to the potential of GL1 connected to the S terminal.
  • the scanning line GL rises sequentially.
  • the pre-boost circuit 123 can perform precharge from the first stage set signal without the influence of the threshold value, a sufficient operation margin can be obtained.
  • the tenth embodiment is characterized by the material of the semiconductor layer of the TFT in the unit shift register circuits 121a to 121g and the preboost circuit 123 described above. That is, the TFT used in each of the above embodiments can include an oxide semiconductor in the semiconductor layer.
  • the oxide semiconductor layer is, for example, an In—Ga—Zn—O-based semiconductor layer.
  • the oxide semiconductor layer includes, for example, an In—Ga—Zn—O-based semiconductor.
  • an In—Ga—Zn—O-based semiconductor film containing In, Ga, and Zn at a ratio of 1: 1: 1 is used.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT). It is suitably used as a drive TFT and a pixel TFT.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer is used, power consumption of the display device can be significantly reduced (see FIG. 24).
  • FIG. 24 is a characteristic diagram showing the correspondence between the gate voltage and the drain-source current.
  • the In—Ga—Zn—O-based semiconductor may be amorphous, may include a crystalline portion, and may have crystallinity.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • Such a crystal structure of an In—Ga—Zn—O-based semiconductor is disclosed in, for example, Japanese Patent Laid-Open No. 2012-134475. For reference, the entire disclosure of Japanese Patent Application Laid-Open No. 2012-134475 is incorporated herein by reference.
  • the oxide semiconductor layer may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • Zn—O based semiconductor ZnO
  • In—Zn—O based semiconductor IZO (registered trademark)
  • Zn—Ti—O based semiconductor ZTO
  • Cd—Ge—O based semiconductor Cd—Pb—O based
  • CdO cadmium oxide
  • Mg—Zn—O based semiconductor Mg—Zn—O based semiconductor
  • In—Sn—Zn—O based semiconductor eg In 2 O 3 —SnO 2 —ZnO
  • In—Ga—Sn—O based semiconductor etc.
  • different S inputs (first input signals) and VS are applied to the source terminal (second source terminal) and the gate terminal (second gate electrode) of the setting transistor T2.
  • an input second input signal (where the voltage of the first input signal ⁇ the voltage of the second input signal)
  • the gate terminal (first gate electrode) of the output transistor T1 is charged (that is, precharged).
  • the diode-connected TFT and the second bootstrap capacitor can be easily omitted.
  • the VS input (second input signal) for example, a signal of the gate (first gate electrode) of the output transistor T1 of another unit shift register circuit can be used, so that it can be easily prepared. Therefore, according to the unit shift register circuit of the present invention, the influence due to the characteristic deterioration can be easily reduced with a small number of circuit elements.
  • the embodiment of the present invention is not limited to the above.
  • changes that combine the configurations of the above-described embodiments or omit a part of the configuration in each of the above-described embodiments can be made as appropriate.
  • the present invention can be applied to a unit shift register circuit that can reduce the influence of characteristic deterioration with a small number of circuit elements.
  • liquid crystal display device 110 display area 120 scanning line driving circuit 121, 121a, 121f, 121h shift register circuit 130 signal line driving circuit PIX pixel GL1 to GLn scanning line 122, 122a to 122g unit shift register circuit T1 to T10 TFT Cb1 capacitance element

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Abstract

　シフトレジスタ回路の各段を構成する単位シフトレジスタ回路であって、所定のクロック信号（ＣＫ）をドレイン端子に入力し、ソース端子から出力信号（ＯＵＴ）を出力する出力用トランジスタ（Ｔ１）と、出力用トランジスタ（Ｔ１）の１ゲート電極にソース端子が接続されたトランジスタ（Ｔ２）であって、入力信号（Ｓ）をドレイン端子に入力し、出力用トランジスタ（Ｔ１）のゲート電極（ノード（ＶＣ））を充電する際に入力信号（Ｓ）の電圧より高い電圧となる入力信号（ＶＳ）をゲート電極に入力するセット用トランジスタ（Ｔ２）とを備えている。

Description

単位シフトレジスタ回路、シフトレジスタ回路、単位シフトレジスタ回路の制御方法及び表示装置
　本発明は、単位シフトレジスタ回路、シフトレジスタ回路、単位シフトレジスタ回路の制御方法及び表示装置に関する。
　本願は、２０１３年６月２８日に、日本に出願された特願２０１３－１３６４８５号に基づき優先権を主張し、その内容をここに援用する。
　携帯電話などのモバイル機器において、画素ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；薄膜トランジスタ）を形成すると同時にガラス基板上に駆動回路を形成する、いわゆるモノリシック回路技術を用いた表示装置が普及してきた。近年はｐｏｌｙ－Ｓｉ　ＴＦＴによる回路だけでなく、ａ－Ｓｉ（アモルファスシリコン）や酸化インジウムガリウム亜鉛（Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体；インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含む酸化物半導体）等の酸化物半導体を用いたＴＦＴによる回路が使われ始めている。
　上記のようなモノリシック回路技術を用いて形成した駆動回路は、ＴＦＴの閾値電圧が時間の経過や温度に依存して変化する場合があることが知られている。特に走査線駆動回路で用いられるシフトレジスタ回路では次のようなことが問題となる場合がある。
　すなわち、シフトレジスタ回路は、走査線を駆動する出力用ＴＦＴのゲートをブートストラップにより高電圧に昇圧して動作するが、そのゲート電極をプリチャージし、かつ、ブースト時にリークしないようにするため、ダイオード接続のＴＦＴが用いられている。
ダイオード接続のＴＦＴを用いた場合、プリチャージ電圧はＴＦＴの閾値電圧分降下した値となる。ａ－Ｓｉや酸化インジウムガリウム亜鉛等の酸化物半導体を用いたＴＦＴは、ゲート電極に印加される電圧ストレスにより、閾値電圧が変動する特性をもつため、時間経過に従って特性劣化が進み、プリチャージ電圧はその分低下する。プリチャージ電圧が低下していくと、ブートストラップにより昇圧される電圧も低下し、出力用ＴＦＴの駆動力が低下し、出力波形がなまったり、さらに劣化がすすむと、出力電圧が低下して、シフトレジスタ動作が不安定となる。この問題は例えば特性劣化を考慮して大きなサイズのＴＦＴを使用すれば解決することができる。ただし、この場合、回路面積が大きくなってしまうという課題が残る。
　このような課題の解決を図ったシフトレジスタ回路の一例が特許文献１に記載されている。特許文献１の図２に記載されているシフトレジスタ回路の夫々の段（以下、本発明の実施形態を含めて「単位シフトレジスタ回路」と呼ぶ）は、その前の段の出力へ接続された第１の入力Ｒｎ－１と、その段の出力へ第１のクロック電力線電圧Ｐｎを結合する駆動トランジスタＴｄｒｉｖｅと、駆動トランジスタの寄生容量の影響を補償するための補償コンデンサＣ１と、駆動トランジスタのゲートとその段の出力との間に接続された第１のブートストラップコンデンサＣ２と、第１の入力Ｒｎ－１によって制御され、第１のブートストラップコンデンサＣ２を充電するための入力トランジスタＴｉｎ１（セット用ＴＦＴ）とを有する。さらに、単位シフトレジスタ回路の夫々の段は、入力トランジスタＴｉｎ１のゲートと第１の入力Ｒｎ－１との間に接続された第２のブートストラップコンデンサＣ３を有する、その段の二段前の段の出力Ｒｎ－２へ結合された入力部１０を有する。
特許文献１に記載されている単位シフトレジスタ回路では、２つのブートストラップコンデンサの使用により、回路は閾値電圧のレベル又は変動に敏感ではなくなるので、アモルファスシリコン技術による実施が可能となる。
特表２００８－５０８６５４号公報
　しかしながら、特許文献１に記載されている単位シフトレジスタ回路では、第１のブートストラップコンデンサＣ２を充電するためのセット用ＴＦＴのゲートを昇圧するための昇圧回路として、ダイオード接続された入力用ＴＦＴおよび第２のブートストラップコンデンサＣ３が必要となり、回路素子数が増加するという課題がある。
　本発明は、上記の事情を考慮してなされたものであり、少ない回路素子数で特性劣化による影響を小さくすることができる単位シフトレジスタ回路、シフトレジスタ回路、単位シフトレジスタ回路の制御方法及び表示装置を提供することを目的とする。
　上記課題を解決するため本発明の一態様による単位シフトレジスタ回路は、シフトレジスタ回路の各段を構成する単位シフトレジスタ回路であって、第１ゲート電極、第１ソース端子及び第１ドレイン端子を有し、所定のクロック信号を前記第１ドレイン端子に入力し、前記第１ソース端子から出力信号を出力する出力用トランジスタと、第２ゲート電極、第２ソース端子及び第２ドレイン端子を有し、前記出力用トランジスタの前記第１ゲート電極に前記第２ソース端子が接続されたトランジスタであって、第１入力信号を前記第２ドレイン端子に入力し、前記出力用トランジスタの前記第１ゲート電極を充電する際に前記第１入力信号の電圧より高い電圧となる第２入力信号を前記第２ゲート電極に入力するセット用トランジスタとを備える。
　また、本発明の他の態様による単位シフトレジスタ回路は、前記セット用トランジスタが前記出力用トランジスタの前記第１ゲート電極を充電する際に、前記第１入力信号および前記第２入力信号が立ち上がり、前記第１ゲート電極を充電後、前記第１入力信号の電圧の立ち下がりより先に前記第２入力信号の電圧が立ち下がる。
　また、本発明の他の態様による単位シフトレジスタ回路は、前記出力用トランジスタが、前記第１ソース端子と前記第１ゲート電極間の寄生容量に充電された電圧によって前記第１ゲート電圧を昇圧するブートストラップ動作により前記出力信号を昇圧する。
　また、本発明の他の態様による単位シフトレジスタ回路は、前記第１入力信号が他の段の前記単位シフトレジスト回路の出力信号であり、前記第２入力信号が他の段の前記単位シフトレジスト回路の出力用トランジスタの前記第１ゲート電極の信号である。
　また、本発明の他の態様による単位シフトレジスタ回路は、前記クロック信号が重なりのある多相クロック信号であって、複数の前記単位シフトレジスタ回路に対して異なる複数相のクロック信号が供給される。
　また、本発明の他の態様による単位シフトレジスタ回路は、前記出力用トランジスタの前記第１ゲート電極が、後段の前記単位シフトレジスト回路の出力信号に応じてリセットされる。
　また、本発明の他の態様による単位シフトレジスタ回路は、前記出力用トランジスタの前記第１ゲート電極を前記クロック信号に応じてリセットするリセット回路を備える。
　また、本発明の他の態様による単位シフトレジスタ回路は、前記単位シフトレジスタ回路の出力信号を前記クロック信号に応じてプルダウンするプルダウン回路を備える。
　また、本発明の他の態様による単位シフトレジスタ回路は、前記単位シフトレジスタ回路の出力信号と前記出力用トランジスタの前記第１ゲート電極とを該第１ゲート電極の電圧に応じてプルダウンするプルダウン回路を備える。
　また、本発明の他の態様による単位シフトレジスタ回路は、前記単位シフトレジスタ回路の出力信号と前記出力用トランジスタの前記第１ゲート電極とを所定のクリア信号に応じてプルダウンするプルダウン回路を備える。
　また、本発明の他の態様による単位シフトレジスタ回路は、前記出力用トランジスタの前記第１ゲート電極と前記第１ソース端子との間に接続された容量素子を備える。
　また、本発明の他の態様による単位シフトレジスタ回路は、前記セット用トランジスタが、カスコード接続した複数のトランジスタから構成されている。
　また、本発明の他の態様による単位シフトレジスタ回路は、少なくとも前記出力用トランジスタ及び前記セット用トランジスタが、半導体層に酸化物半導体を含む。
　また、本発明の他の態様による単位シフトレジスタ回路は、前記酸化物半導体が、酸化インジウムガリウム亜鉛（Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体；インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含む酸化物半導体）である。
　また、本発明の他の態様による単位シフトレジスタ回路は、前記酸化物半導体が、結晶性を有する。
　また、本発明の他の態様によるシフトレジスタ回路は、上記に記載の単位シフトレジスタ回路を多段接続したシフトレジスタ回路であって、Ｎ－１段目の前記単位シフトレジスタ回路の出力信号を、Ｎ段目の前記単位シフトレジスタ回路の前記第１入力信号力とし、Ｎ－２段目の前記単位シフトレジスタ回路の出力用トランジスタの前記第１ゲート電極の信号を、Ｎ段目の前記単位シフトレジスタ回路の前記第２入力信号とする。
　また、本発明の他の態様によるシフトレジスタ回路は、各段の前記単位シフトレジスタ回路に対し、前記クロック信号として、４相クロック信号が４分の１周期ずつ周期をずらして順に入力される。
　また、本発明の他の態様による単位シフトレジスタ回路の制御方法は、シフトレジスタ回路の各段を構成する単位シフトレジスタ回路の制御方法であって、前記単位シフトレジスタ回路が、第１ゲート電極、第１ソース端子及び第１ドレイン端子を有し、所定のクロック信号を前記第１ドレイン端子に入力し、前記第１ソース端子から出力信号を出力する出力用トランジスタと、第２ゲート電極、第２ソース端子及び第２ドレイン端子を有し、前記出力用トランジスタの前記第１ゲート電極に前記第２ソース端子が接続されたトランジスタであって、第１入力信号を前記第２ドレイン端子に入力し、前記第１入力信号と異なる第２入力信号を前記第２ゲート電極に入力するセット用トランジスタとを備え、前記出力用トランジスタの前記第１ゲート電極を充電する際に、前記セット用トランジスタに対し、前記第１入力信号の電圧より高い電圧の第２入力信号を入力する。
　また、本発明の他の態様による表示装置は、複数の画素と、前記複数の画素が接続された複数の走査線と、シフトレジスタ回路の各段を構成する単位シフトレジスタ回路であって、第１ゲート電極、第１ソース端子及び第１ドレイン端子を有し、所定のクロック信号を前記第１ドレイン端子に入力し、前記第１ソース端子から前記各走査線を駆動する出力信号を出力する出力用トランジスタと、第２ゲート電極、第２ソース端子及び第２ドレイン端子を有し、前記出力用トランジスタの前記第１ゲート電極に前記第２ソース端子が接続されたトランジスタであって、第１入力信号を前記第２ドレイン端子に入力し、前記出力用トランジスタの前記第１ゲート電極を充電する際に前記第１入力信号の電圧より高い電圧となる第２入力信号を前記第２ゲート電極に入力するセット用トランジスタとをそれぞれが備える複数の単位シフトレジスタ回路とを備える。
　本発明の一態様によれば、セット用トランジスタの第２ソース端子と第２ゲート電極に異なる第１入力信号と第２入力信号（ただし、第１入力信号の電圧＜第２入力信号の電圧）を入力することで、出力用トランジスタの第１ゲート電極を充電（すなわちプリチャージ）することができる。この場合、ダイオード接続のＴＦＴや第２のブートストラップコンデンサは容易に省略することができる。また、第２入力信号には、例えば他の単位シフトレジスタ回路の出力用トランジスタの第１ゲート電極の信号を用いることができるので、容易に用意することができる。よって、本発明の単位シフトレジスタ回路によれば、少ない回路素子数で特性劣化による影響を容易に小さくすることができる。
本発明の一実施形態の液晶表示装置の構成例を示す概念図である。 本発明によるシフトレジスタ回路の構成例（第１実施形態）を示すブロック図である。 本発明による単位シフトレジスタ回路の構成例（第１実施形態）を示すブロック図である。 図３に示した単位シフトレジスタ回路１２２（第１実施形態）の動作タイミングチャートである。 本発明の単位シフトレジスタ回路１２２（第１実施形態）の効果を説明するための第１の説明図である。 本発明の単位シフトレジスタ回路１２２（第１実施形態）の効果を説明するための第２の説明図である。 本発明の単位シフトレジスタ回路１２２（第１実施形態）の効果を説明するための第３の説明図である。 本発明の単位シフトレジスタ回路１２２（第１実施形態）の効果を説明するための第４の説明図である。 本発明の単位シフトレジスタ回路１２２（第１実施形態）の効果を説明するための他の説明図である。 図３に示した単位シフトレジスタ回路１２２（第１実施形態）の動作例を説明するための説明図である。 図４に示した単位シフトレジスタ回路１２２の動作タイミングチャートに電圧値を追記したチャートである。 本発明によるシフトレジスタ回路の構成例（第２実施形態）を示すブロック図である。 図９に示した単位シフトレジスタ回路１２２ａの構成例（第２実施形態）を示すブロック図である。 図１０に示した単位シフトレジスタ回路１２２ａ（第２実施形態）の動作タイミングチャートである。 本発明の単位シフトレジスタ回路１２２ｂの構成例（第３実施形態）を示すブロック図である。 図１２に示した単位シフトレジスタ回路１２２ｂ（第３実施形態）の動作タイミングチャートである。 本発明の単位シフトレジスタ回路１２２ｃの構成例（第４実施形態）を示すブロック図である。 本発明の単位シフトレジスタ回路１２２ｄの構成例（第５実施形態）を示すブロック図である。 本発明の単位シフトレジスタ回路１２２ｅの構成例（第６実施形態）を示すブロック図である。 本発明によるシフトレジスタ回路の構成例（第７実施形態）を示すブロック図である。 図１７に示した単位シフトレジスタ回路１２２ｆの構成例（第７実施形態）を示すブロック図である。 図１８に示した単位シフトレジスタ回路１２２ｆ（第７実施形態）の動作タイミングチャートである。 本発明の単位シフトレジスタ回路１２２ｇの構成例（第８実施形態）を示すブロック図である。 本発明によるシフトレジスタ回路の構成例（第９実施形態）を示すブロック図である。 図２１に示したプリブースト回路１２３の構成例（第９実施形態）を示すブロック図である。 図２１に示したシフトレジスタ回路１２１ｈ（第９実施形態）の動作タイミングチャートである。 酸化物半導体を半導体層に含むＴＦＴの特性の一例を示した特性図（第１０実施形態の説明図）である。
　以下、図面を参照して本発明の実施の形態について説明する。
〔第１実施形態〕
　まず、図１を用いて本発明の実施形態に係る液晶表示装置の構成例を説明する。図１に示すアクティブマトリクス型の液晶表示装置１００には、複数本の信号線ＳＬ１、ＳＬ２、…、ＳＬｍと、複数本の走査線ＧＬ１、ＧＬ２、…、ＧＬｎと、それら複数本の信号線ＳＬ１、ＳＬ２、…、ＳＬｍと複数本の走査線ＧＬ１、ＧＬ２、…、ＧＬｎ（総称する場合ＧＬとする）との交差点にそれぞれ対応して設けられた複数個の画素部ＰＩＸとが含まれている。これらの画素部ＰＩＸはマトリクス状に配置されて表示領域１１０を構成する。各画素部ＰＩＸは、対応する交差点を通過する走査線にゲート端子が接続されるとともに、交差点を通過する信号線にソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）１１４や、映像信号を保持するための共通基板Ｔｃｏｍに一端が接続された画素容量１１５などを含む。また、液晶表示装置１００には信号線ＳＬ１、ＳＬ２、…、ＳＬｍを駆動する信号線駆動回路１３０と走査線ＧＬ１、ＧＬ２、…、ＧＬｎを駆動する走査線駆動回路１２０とが設けられている。この走査線駆動回路１２０は、シフトレジスタ回路１２１を備え、そしてシフトレジスタ回路１２１は、各走査線ＧＬ１、ＧＬ２、…、ＧＬｎの駆動信号を生成する。
　次に、図２及び図３を参照して、図１に示したシフトレジスタ回路１２１の構成例について説明する。図２は、図１に示したシフトレジスタ回路１２１に含まれる５個の単位シフトレジスタ回路１２２とその入出力信号線を示している。
　図２に示した構成例で、シフトレジスタ回路１２１は、縦続接続（すなわち多段接続）された複数のステージ（段）で構成される。各段を構成する単位シフトレジスタ回路１２２は、クロック端子ＣＫ、セット端子Ｓ、セット用トランジスタのゲート電極に接続された端子ＶＳ、出力端子ＯＵＴ、ノードＶＣに接続された端子ＶＣ、及びリセット端子Ｒを有している。なお、以下の記述では、各端子に入出力される信号名を端子名と同一としたり、各端子に接続されたノード名を端子名と共通のものとしたりする。図２において、出力端子ＯＵＴまたはリセット端子Ｒに接続された信号線ＧＬｎ－３、ＧＬｎ－２、ＧＬｎ－１、ＧＬｎ、ＧＬｎ＋１、ＧＬｎ＋２、ＧＬｎ＋３及びＧＬｎ＋４は、図１に示した複数の走査線ＧＬのうちの連続して並んだ７本の走査線に対応している。また、「ｎ－３」、「ｎ」等の添え字は、それを出力する単位シフトレジスタ回路１２２の「段数」を示している。図２に示した例では、中央の単位シフトレジスタ回路１２２をｎ段として、上２つの単位シフトレジスタ回路１２２を上から順にｎ－２段及びｎ－１段とし、下２つの単位シフトレジスタ回路１２２を上から順にｎ＋１段及びｎ＋２段としている。また、ｎ段に対して、ｎ－２段及びｎ－１段をそれぞれ前々段（あるいは２段前）及び前段と呼び、そしてｎ＋１段及びｎ＋２段をそれぞれ１つ後の段、２つ後の段と呼ぶ。また、ｎ＋１段、ｎ＋２段等はまとめてｎ段の後段であると称する。また、ＶＣｎ－４、ＶＣｎ－３、ＶＣｎ－２、ＶＣｎ－１、ＶＣｎ、ＶＣｎ＋１、ＶＣｎ＋２、ＶＣｎ＋３、及びＶＣｎ＋４は、それぞれｎ－４、ｎ－３、ｎ－２、ｎ－１、ｎ、ｎ＋１、ｎ＋２、ｎ＋３、及びｎ＋４段の単位シフトレジスタ回路１２２の端子ＶＣの出力信号である。
　Ｎ段目の単位シフトレジスタ回路１２２では、Ｎ段目の端子Ｓの入力信号であるＳ信号として前段の出力ＧＬｎ－１が入力され、Ｎ段目の端子ＶＳの入力信号であるＶＳ信号として前々段の出力ＶＣｎ－２が入力され、そして、Ｎ段目の端子Ｒの入力信号であるＲ信号として２つ後の段の出力ＧＬｎ＋２が入力される。端子ＣＫに入力されるクロック信号ＣＫは４相クロックで、単位シフトレジスタ回路１２２の４段毎にＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、ＣＫ１、ＣＫ２、…の順に接続される。
　図３に示したように、単位シフトレジスタ回路１２２は、各走査線を駆動するＧＬ（ＯＵＴ）に接続されるＴＦＴ　Ｔ１（以下、「トランジスタＴ１」または単に「Ｔ１」と呼ぶ（他のＴＦＴについても同様））及びＴ３と、Ｔ１のゲート電極であるノードＶＣに接続されるトランジスタＴ２及びＴ４で構成されている。Ｔ２のゲート端子は信号ＶＳ、ドレイン端子は信号Ｓがそれぞれ接続されている。トランジスタＴ１ないしＴ４は、Ｎチャネル型ＴＦＴ（薄膜トランジスタ）である。
　Ｔ１は、出力端子ＯＵＴにパルス信号を出力するための出力トランジスタである。Ｔ１は、ドレインがクロック端子ＣＫに接続され、ゲートがノードＶＣに接続され、ソースが出力端子ＯＵＴに接続されている。Ｔ１は、図３では示していないソース端子とゲート電極間の寄生容量に充電される電圧によってゲート電圧を昇圧するブートストラップ動作により出力信号ＯＵＴを昇圧する動作を行う。
　Ｔ２は、ゲートがＶＳ端子に接続され、ドレインがセット端子Ｓに接続され、ソースがノードＶＣに接続されている。プリチャージ動作時には、セット端子Ｓの入力信号よりも高い電圧（例えばＴ２の劣化時にも閾値電圧を確保できる十分高い電圧）がＶＳ端子に入力され、セット端子Ｓの入力電圧をそのままノードＶＣに供給できる。
　Ｔ３はゲートがＲ端子、ドレインが出力端子ＯＵＴ、ソースがＶＳＳ端子（すなわち電源電圧ＶＳＳ）に接続されている。Ｔ４はゲートにＲ端子、ドレインがノードＶＣ、ソースがＶＳＳ端子に接続されている。電源電圧ＶＳＳは、単位シフトレジスタ回路１２２の動作において基準となる電圧である。
　なお、図３に示した構成と、特許請求の範囲に記載の本発明の構成との関係は次の通りである。トランジスタＴ１が「出力用トランジスタ」の構成例の１つである。トランジスタＴ２が「セット用トランジスタ」の構成例の１つである。セット端子Ｓに入力される信号Ｓが「第１入力信号」に対応し、そして、端子ＶＳに入力される信号ＶＳが「第２入力信号」に対応している。
　次に、図４を参照して、図３に示した単位シフトレジスタ回路１２２の動作例について説明する。図４はｎ段目の単位シフトレジスタ回路１２２の動作例を示すタイミングチャートである。４相クロックＣＫ１～４は、４分の１周期ずつずれて順次各段の単位シフトレジスタ回路１２２に入力され、単位シフトレジスタ回路１２２を駆動する。図４において、クロック信号ＣＫ１～ＣＫ４の番号「ｎ－６」～「ｎ＋３」は当該パルスがクロック信号として作用する単位シフトレジスタ回路１２２の段数を示している。すなわち、当該クロック信号ＣＫによって出力信号ＯＵＴを出力するように選択される単位シフトレジスタ回路１２２の段数を示している。
　Ｎ（＝ｎ）段目の単位シフトレジスタ回路１２２の駆動は、次のように行われる。
　図４に（１）及び関連する点線の矢印で示したタイミングでは、前々段の単位シフトレジスタ回路１２２が動作して、ブーストされたノードＶＣｎ－２（の電圧）がＶＳ端子に入力される。
　次に、図４に（２）で示したタイミングでは、前段の単位シフトレジスタ回路１２２が動作して、ＧＬｎ－１の出力ノードがＳ端子に入力される。
　ここで、図４に（３）で示したタイミングでは、ＶＳはブーストされた電圧であり、Ｓからの入力信号をそのままノードＶＣに充電する。
　次に、図４に（４）で示したタイミングでは、Ｔ１のゲート電極が充電された状態で、ＣＫ１のパルスが入ると、ブートストラップ動作により、ノードＶＣはブーストされて高電位となる。
　ここで、図４に（５）で示したタイミングでは、ノードＶＣが十分高い電圧に昇圧されるので、ＣＫパルスがＯＵＴ端子、つまりＧＬｎに出力される。
　同時に、図４に（６）で示したタイミングでは、出力ＯＵＴは２段前のＲ端子に入力され、２段前の単位シフトレジスタ回路１２２のノードＶＣをプルダウンする。
　さらに、図４に（７）で示したタイミングでは、Ｎ＋２段目の出力ＧＬｎ＋２がＲ端子に入力され、ノードＶＣおよびノードＯＵＴはＶＳＳに引き下げられる。
　上記動作では、セット用トランジスタＴ２が出力用トランジスタＴ１のゲート電極を充電する際に、入力信号Ｓおよび入力信号ＶＳが立ち上がり、トランジスタＴ１のゲート電極を充電後、入力信号Ｓの電圧の立ち下がりより先に入力信号ＶＳの電圧が立ち下がる。
そのため、ダイオード接続を挿入しなくても他の段への逆流が発生することなく、充電されたゲート電極の電圧低下を防止することができる。
　次に、図５Ａ～図５Ｄ、及び図６を参照して、第１実施形態の効果について説明する。図５Ａ～図５Ｄ、及び図６は、本実施形態と、ダイオード接続方式（例えば特許文献１で従来技術として説明されたものと同等の方式）とによる構成及び作用を比較して説明するための説明図である。図５Ａは本実施形態による単位シフトレジスタ回路１２２の構成を、寄生容量であるブースト用コンデンサＣｂを明示して示した構成図である。図５Ａでは図３に示した構成と同一のものには同一の符号を用いている。図５Ｂは図５Ａに示した構成の動作例を示したタイミングチャートである。なお、図５Ｂは、図４のタイミングチャートと同じものであるが、ダイオード接続方式との比較のために再度掲載してある。図５Ｃはダイオード接続方式による単位シフトレジスタ回路２２２の構成例を示した構成図である。この場合、Ｔ２は端子Ｓにドレインとゲートが接続されている。そして、図５Ｄは図５Ｃに示した構成の動作例を示したタイミングチャートである。
　図５Ｃ及び図５Ｄに示したように、ダイオード接続方式では、ＶＣにプリチャージされる電圧がＴ２の閾値電圧分降下し、さらに、その降下した電圧により、Ｔ１がＯＮしてブートストラップがかかるかどうか決まるため、Ｔ１およびＴ２の閾値シフトの影響をうける。この場合、クロック振幅Ｖｃｋ、Ｔ１およびＴ２の閾値電圧をＶｔ１およびＶｔ２とすると、動作条件は、Ｖｃｋ－Ｖｔ２≧Ｖｔ１となる。
　それに対し、図５Ａ及び図５Ｂに示したように、本実施形態では、Ｔ２による閾値電圧分の電圧降下がないため、Ｔ１の閾値にのみ影響される。動作条件は、Ｖｃｋ≧Ｖｔ１である。
　図６はＴＦＴの閾値電圧と動作可能なクロックＣＫの振幅電圧との関係を示した特性図である。
　図６において、横軸はＴＦＴの閾値電圧を示し、縦軸は動作可能なクロックの振幅電圧（ＣＫ振幅電圧の下限値）を示す。ＴＦＴの閾値電圧とＣＫ振幅電圧の下限値との関係は、線分で近似することができる。
　ダイオード接続方式では、上述のように動作条件がＴ１及びＴ２の閾値電圧を用いて表されるため、ＴＦＴの閾値電圧に対して動作可能なＣＫ振幅電圧の下限値は、傾き２以上となる。一方、本実施形態では、上述のように動作条件がＴ１の閾値電圧を用いて表されるため、ＴＦＴの閾値電圧に対して動作可能なＣＫ振幅電圧の下限値は、傾き１まで削減される。
　従って、図６に示す特性図から、ＴＦＴの閾値電圧がシフトした場合、本実施形態のＣＫ振幅電圧の下限値は、ダイオード接続方式におけるＣＫ振幅電圧の下限値に比べて、大きく変化しないことが判る。つまり、本実施形態ではダイオード接続方式に比べて大幅に閾値電圧シフトに対する動作マージンが向上する。
　ただし、上記の比較は、理論限界値を比較したものであり、本実施形態とダイオード接続方式でのＴＦＴは十分な駆動力があるものとする。すなわち、能力不足で動かなくなるということは考慮していない。
　次に、図７及び図８を参照して、第１実施形態の単位シフトレジスタ回路１２２の動作電圧の一例について説明する。図７は、図３に示したブロック図に電圧値を追記して示した図である。図８は、図４に示した単位シフトレジスタ回路１２２の動作タイミングチャートに電圧値を追記したチャートである。
　例として、ＣＫのＨ電圧（ＨＩＧＨ（Ｈ）レベル電圧）を＋１０Ｖ、ＣＫのＬ電位（ＬＯＷ（Ｌ）レベル電圧）を－１０Ｖ、ＶＳＳは－１０Ｖ、初期のＴＦＴの閾値は３Ｖの場合を示した。この場合、ブートストラップ動作において、ノードＶＣの電圧は、ブートストラップにより、ＣＫの振幅分突き上げられる（ここでは突き上げ効率を１００％とする）。つまり、ＶＣは１０Ｖから３０Ｖにブーストされる。よって、そのＶＣが入力される後段の単位シフトレジスタ回路１２２では、セット動作時（端子Ｓへの信号Ｓ入力時）に、ゲートに３０Ｖ、端子Ｓに１０Ｖが入力されるので、Ｔ２は線形領域で動作し、ノードＶＣはＴ２の閾値の影響なく１０Ｖにプリチャージされる。
　プリチャージ電圧に閾値の影響が出るのは、Ｔ２が飽和領域となる場合である。したがって、例えば、Ｖｇｓ＝４０Ｖ、Ｖｄｓ＝２０Ｖのときには、現在のＶｔｈが３Ｖであるので、１７Ｖ程度のマージンがある。ここで、ＶｇｓはＴ２のゲート－ソース間電圧であり、Ｖｄｓはドレイン－ソース間電圧である。
〔第２実施形態〕
　次に、図９から図１１を参照して、本発明の第２実施形態について説明する。図９に示したように、第２実施形態のシフトレジスタ回路１２１ａは、図２に示した第１実施形態のシフトレジスタ回路１２１と比較して、クロック信号ＣＫに係る構成が異なっている。
本実施形態では、シフトレジスタ回路１２１ａには、２種類のクロック信号ＣＫＡとＣＫＢとが入力される。なお、シフトレジスタ回路１２１ａは、図１に示した液晶表示装置１００内で図１に示したシフトレジスタ回路１２１に対応する構成であり、走査線ＧＬ周辺の回路はシフトレジスタ回路１２１の場合と同一である。なお、信号及び端子名については各実施形態で同一符号や名称を用いている。
　図９に示すように、第２実施形態のシフトレジスタ回路１２１ａは、複数の単位シフトレジスタ回路１２２ａが縦続接続された複数のステージで構成される。Ｎ段目のＳ信号に、前段の出力ＧＬｎ－１が入力され、Ｎ段目のＶＳ信号に、前々段の出力ＶＣｎ－２が入力され、そして、Ｎ段目のＲ信号に、２つ後の段の出力ＧＬｎ＋２が入力される。
　クロック信号ＣＫは４相クロックで、単位シフトレジスタ回路１２２ａの４段毎にＣＫＡ＝ＣＫ１及びＣＫＢ＝ＣＫ３、ＣＫＡ＝ＣＫ２及びＣＫＢ＝ＣＫ４、ＣＫＡ＝ＣＫ３及びＣＫＢ＝ＣＫ１、ＣＫＡ＝ＣＫ４及びＣＫＢ＝ＣＫ２の順に接続される。ここでクロック信号ＣＫＡとクロック信号ＣＫＢは互いに逆位相のクロック信号である。
　また、図１０に示したように、単位シフトレジスタ回路１２２ａは、各走査線を駆動するＧＬ（ＯＵＴ）に接続されるＴ１及びＴ３と、Ｔ１のゲート電極であるノードＶＣに接続されるＴ２及びＴ４で構成されている。また、Ｔ２のゲート端子には信号ＶＳ、ドレイン端子には信号Ｓがそれぞれ接続されている。そして、Ｔ３のゲート端子にはＣＫＡと逆位相のＣＫＢを接続する。第２実施形態では、Ｔ３がＣＫＡと逆位相のＣＫＢによって出力端子ＯＵＴ（走査線ＧＬ）をプルダウンするＴＦＴとして作用する。本実施形態では、ＣＫＡと逆位相のＣＫＢをＧＬのプルダウンＴＦＴ（＝Ｔ３）のゲートに接続しているので、非選択中（すなわちＴ１が出力信号ＯＵＴを出力していない期間）、ＣＫＢ信号によりＯＵＴ端子をプルダウンするため、ＧＬの浮き上がりなどのノイズが低減される。
　次に、図１１を参照して、図１０に示した単位シフトレジスタ回路１２２ａの動作例について説明する。図１１はｎ段目の単位シフトレジスタ回路１２２ａの動作例を示すタイミングチャートである。ｎ段目の単位シフトレジスタ回路１２２ａはＣＫＡがＣＫ１、ＣＫＢがＣＫ３となり、出力端子ＯＵＴは走査線ＧＬｎに接続される。
　図１１に示したように、第２実施形態では、ＣＫ３がＨレベルとなると、Ｔ３がオンし、出力端子ＯＵＴはＬレベルとなる（ｎ－６、ｎ－２、ｎ＋２の各タイミング）。一方、ＣＫ１がＨレベルとなって出力端子ＯＵＴがＨレベルとなる期間（すなわち選択中）の動作は、第１実施形態（図４）と同じである。
　第１実施形態のように、走査線ＧＬをプルダウンするＴＦＴであるＴ３を信号Ｒでリセットする場合、１Ｖ期間中（１垂直走査期間中）に１回しかプルダウンされない。したがって、トランジスタＴ１の閾値が低い場合、クロック信号ＣＫ（ＣＫＡ）から出力端子ＯＵＴ（ＧＬ）へのリーク電流により、走査線ＧＬは浮き上がる可能性がある。これに対し、第２実施形態では、クロック信号ＣＫＢをＴ３のゲートに接続することにより、走査線ＧＬのノイズを抑えられる。
〔第３実施形態〕
　次に、図１２及び図１３を参照して、本発明の第３実施形態について説明する。図１２に示したように、第３実施形態の単位シフトレジスタ回路１２２ｂは、図１０に示した第２実施形態の単位シフトレジスタ回路１２２ａと比較して、出力端子ＯＵＴ及びノードＶＣをプルダウンするための回路（プルダウン回路）の構成が異なっている。単位シフトレジスタ回路１２２ｂを複数用いた場合のシフトレジスタ回路の構成や液晶表示装置の構成は第１実施形態と同様である。クロック信号ＣＫＡは第１実施形態のクロック信号ＣＫと同じである。
　図１２に示したように、第３実施形態の単位シフトレジスタ回路１２２ｂは、プルダウン回路が、Ｔ３、Ｔ５、Ｔ６及びＴ７により構成される。Ｔ６はドレインとゲートがＶＤＤ電源に接続され、ソースがＴ７のドレインとＴ５及びＴ３のゲート（すなわちノードＶＲ）に接続される。Ｔ７はソースがＶＳＳ電源に接続され、ゲートがノードＶＣに接続される。Ｔ５はドレインがノードＶＣに接続され、ソースがＶＳＳ電源に接続される。そして、Ｔ３はドレインが出力端子ＯＵＴに接続され、ソースがＶＳＳ電源に接続される。
　図１３に示したように、Ｔ６およびＴ７はＶＲ信号を生成する回路であり、Ｔ１（出力ＯＵＴ）の非選択時は、Ｔ６を介してＶＤＤ電源の電位からＴ６の閾値電圧分低下した電圧にノードＶＲがプリチャージされ、ノードＶＲが接続されるＴ３及びＴ５によって、ノードＶＣおよび出力ノードＯＵＴが常にＶＳＳレベルにプルダウンされる。選択時はプリチャージ動作でノードＶＣが充電されると、Ｔ７がＯＮしてノードＶＲをＶＳＳレベル近くに引き下げる（図１３の（１）のタイミング）。このときのＶＲ電位は、Ｔ６とＴ７のレシオできまり、Ｔ６に対して、Ｔ７の能力を大きくすることで実現できる。
　第３実施形態では、ノードＶＲの直流電圧ＤＣのレベルに応じてプルダウンするので、非選択時に、ノードＶＣおよびノードＧＬがフローティングとなる期間をなくすことで、ノイズ耐性を向上させることができる。つまり、ＣＫＡのパルスにより、カップリングでノードＶＣが浮き上がるのを完全に止めることができるので、ＣＫＡのノイズがＧＬに出力されるクロックノイズを抑制できる。
　また、本実施形態ではセット動作時のプリチャージ電圧レベルの閾値電圧による電圧降下を避けられるため、Ｔ７のゲート電圧は、劣化後の電圧降下を考慮して大きいサイズにする必要がないため、ＴＦＴサイズを小さくすることができる。その分、回路面積を削減できる。
〔第４実施形態〕
　次に、図１４を参照して、本発明の第４実施形態について説明する。図１４に示したように、第４実施形態の単位シフトレジスタ回路１２２ｃは、図１２に示した第３実施形態の単位シフトレジスタ回路１２２ｂと比較して、出力端子ＯＵＴ及びノードＶＣをプルダウンするための回路（プルダウン回路）の構成が異なっている。単位シフトレジスタ回路１２２ｃを複数用いた場合のシフトレジスタ回路の構成や液晶表示装置の構成は第１実施形態と同様である。クロック信号ＣＫＡは第１実施形態のクロック信号ＣＫと同じである。
　図１４に示したように、第４実施形態の単位シフトレジスタ回路１２２ｃは、第３実施形態のプルダウン回路に加えて、ＣＬＲ信号（クリア信号）を追加し、ＣＬＲ信号がゲートに入力されるＴ８、Ｔ９、およびＴ１０を、それぞれ、ノードＶＣ、ノードＶＲおよびノードＯＵＴに接続する。ここでＴ８はドレインがノードＶＣ、Ｔ９はドレインがノードＶＲ、Ｔ１０はドレインがノードＯＵＴに接続され、ソースがともにＶＳＳ電源に接続されている。この構成によれば、ＣＬＲ信号＝Ｈとすることで、ノードＶＣ、ノードＶＲおよび出力ノードＯＵＴ（ＧＬ）をプルダウンできる。このＣＬＲ信号は、単位シフトレジスタ回路１２２ｃの外部から入力する信号である。
　第４実施形態の単位シフトレジスタ回路１２２ｃを複数用いてシフトレジスタ回路を構成した場合、シフトレジスタ回路の全段を一括で初期化することができる。例えば、走査期間の最初にクリアすることで、初期化された状態から動作可能で、予期しない動作や出力を抑えられる。また、走査期間の最後にクリアすることで、回路を初期化し、電荷抜きが行われる。よって、動作休止時の電荷残りによるＴＦＴの劣化を防ぐことができる。
〔第５実施形態〕
　次に、図１５を参照して、本発明の第５実施形態について説明する。図１５に示したように、第５実施形態の単位シフトレジスタ回路１２２ｄは、図１４に示した第４実施形態の単位シフトレジスタ回路１２２ｃと比較して、ノードＶＣとノードＯＵＴ（ＧＬ）との間、すなわちＴ１のゲート電極とソース端子間に、容量素子Ｃｂ１を設けた点が異なっている。単位シフトレジスタ回路１２２ｄを複数用いた場合のシフトレジスタ回路の構成や液晶表示装置の構成は第１実施形態と同様である。クロック信号ＣＫＡは第１実施形態のクロック信号ＣＫと同じである。
　容量Ｃｂ１は、ブートストラップ動作時の突き上げ容量として働く。したがって、突き上げ効率が上昇し、駆動力を向上できる。また、非選択動作時は、ノードＶＣの電位を安定させるように働き（すなわち発振を防止し）、ＣＫＡのパルスでカップリングによりノードＶＣが浮き上がるのを防ぐことが可能である。
〔第６実施形態〕
　次に、図１６を参照して、本発明の第６実施形態について説明する。図１６に示したように、第６実施形態の単位シフトレジスタ回路１２２ｅは、図１０に示した第２実施形態の単位シフトレジスタ回路１２２ａと比較して、セット用トランジスタＴ２の構成が異なっている。単位シフトレジスタ回路１２２ｅを複数用いた場合のシフトレジスタ回路の構成や液晶表示装置の構成は第２実施形態と同様である。
　第６実施形態の単位シフトレジスタ回路１２２ｅでは、第２実施形態におけるセット用トランジスタＴ２をカスコード接続した複数のトランジスタからなるデュアル構成としている点が特徴である。すなわち、第６実施形態の単位シフトレジスタ回路１２２ｅでは、セット用トランジスタが、カスコード接続した、すなわち、この場合、互いのゲートを接続するとともに一方のトランジスタのドレインと他方のトランジスタのソースとを接続した、複数のトランジスタＴ２ａ及びＴ２ｂから構成されている。Ｔ２ａ及びＴ２ｂのゲートに信号ＶＳを入力し、Ｔ２ａのドレインに信号Ｓを入力し、Ｔ２ｂのソースをノードＶＣに接続する。
　セット用ＴＦＴをデュアルにすることで、動作時、ブートストラップによりノードＶＣがブーストされた際に、セット用ＴＦＴのＶＤＳ間にかかる電位差を約半分にでき、耐圧向上が可能となる。デュアル構成にすることで駆動力がおちるものの、プリチャージ動作時のＶＳ電位は非常に大きいので、十分な駆動力が得られる。
〔第７実施形態〕
　次に、図１７から図１９を参照して、本発明の第７実施形態について説明する。図１７に示したように、第７実施形態のシフトレジスタ回路１２１ｆは、図９に示した第２実施形態のシフトレジスタ回路１２１ａと比較して、リセット端子Ｒが省略されている点が異なっている。シフトレジスタ回路１２１ｆの液晶表示装置内の接続関係は第２実施形態と同様である。
　図１７に示したように、第７実施形態のシフトレジスタ回路１２１ｆは、複数の単位シフトレジスタ回路１２２ｆが縦続接続された複数のステージで構成される。Ｎ段目のＳ信号に、前段の出力ＧＬｎ－１が入力され、Ｎ段目のＶＳ信号に、前々段の出力ＶＣｎ－２が入力される。ＣＫは４相クロックで、シフトレジスタの４段毎にＣＫＡ＝ＣＫ１及びＣＫＢ＝ＣＫ３、ＣＫＡ＝ＣＫ２及びＣＫＢ＝ＣＫ４、ＣＫＡ＝ＣＫ３及びＣＫＢ＝ＣＫ１、ＣＫＡ＝ＣＫ４及びＣＫＢ＝ＣＫ２の順に接続される。
　単位シフトレジスタ回路１２２ｆは、各走査線を駆動するＧＬ（ＯＵＴ）に接続されるＴ１及びＴ３と、Ｔ１のゲート電極であるノードＶＣに接続されるＴ２及びＴ４と、ノードＶＣとＯＵＴの間に接続されるＴ５で構成されている。Ｔ２のゲート端子は信号ＶＳ、ドレイン端子は信号Ｓがそれぞれ接続されている。Ｔ３のゲート端子はＣＫＡと逆位相のＣＫＢを接続する。Ｔ４のゲート端子はＣＫＢ、ドレイン端子は信号Ｓがそれぞれ接続されている。Ｔ５のゲート端子はＣＫＡが接続されている。第２実施形態の回路構成では、リセット用ＴＦＴのＴ４によりノードＶＣのプルダウンを行っていたが、第７実施形態では、Ｔ４およびＴ５により、ノードＶＣをリセットする。
　次に、図１９を参照して、図１８に示した単位シフトレジスタ回路１２２ｆの動作例について説明する。図１９はｎ段目の単位シフトレジスタ回路１２２ｆの動作例を示すタイミングチャートである。ｎ段目の単位シフトレジスタ回路１２２ｆはＣＫＡがＣＫ１、ＣＫＢがＣＫ３となり、出力端子ＯＵＴは走査線ＧＬｎに接続される。
　Ｔ４は、ドレインおよびソースを、それぞれ、Ｓ端子およびノードＶＣに接続し、ＣＫＢ信号によって、ノードＶＣをＳ端子とショートさせる。
　Ｔ５は、ドレインおよびソースを、それぞれ、ノードＶＣおよび出力ＯＵＴノードに接続し、ＣＫＡ信号によって、ノードＶＣをＯＵＴ端子とショートさせる。
　また、Ｔ３は、ＣＫＢ信号によってＯＵＴ端子をプルダウンする。
　第７実施形態によれば、セルフリセットが可能である。すなわち、出力ＯＵＴの選択終了直後にＣＫＢがＨとなり、Ｔ４がＯＮすることで、ノードＶＣをＳ端子に接続し、Ｓ端子に接続される前段の単位シフトレジスタ回路１２２ｆのＴ３によりプルダウンされる（図１９の（１）のタイミング）。
　また、非選択時にＣＫＡがＨとなると、Ｔ５がＯＮすることで、ノードＶＣをＯＵＴノードとショートさせる。ＯＵＴノードはノードＶＣに比較してＧＬの大きな負荷がついているので、ＣＫＡとノードＶＣのカップリング容量が小さくなるので、ノードＶＣのノイズを抑えることができる。
　また、ＣＫＡがＬでＣＫＢがＨとなると、Ｔ４がＯＮすることで、ノードＶＣをＳ端子に接続する。この場合、ノードＶＣが、前段の単位シフトレジスタ回路１２２ｆのＧＬに接続されるので電位が固定される。
　第７実施形態では、第３実施形態のプルダウン回路にくらべて、少ない素子数でプルダウンが可能となる。
〔第８実施形態〕
　次に、図２０を参照して、本発明の第８実施形態について説明する。図２０に示したように、第８実施形態の単位シフトレジスタ回路１２２ｇは、図１８に示した第７実施形態の単位シフトレジスタ回路１２２ｆと比較して、プルダウン回路の構成が異なっている。
単位シフトレジスタ回路１２２ｆを複数用いた場合のシフトレジスタ回路の構成や液晶表示装置の構成は第７実施形態と同様である。
　図２０に示したように、第８実施形態の単位シフトレジスタ回路１２２ｇは、図１８に示した第７実施形態のシフトレジスタ１２２ｆの構成に加えてＣＬＲ信号を追加し、ＣＬＲ信号がゲートに入力されるＴ６およびＴ７を、それぞれ、ノードＶＣ、およびノードＯＵＴに接続する。この構成では、ＣＬＲ信号＝Ｈとすることで、ノードＶＣおよび出力ノードＯＵＴ（ＧＬ）をプルダウンできる。
　第８実施形態の単位シフトレジスタ回路１２２ｇを複数用いてシフトレジスタ回路を構成した場合、シフトレジスタ回路の全段を一括で初期化することができる。例えば、走査期間の最初にクリアすることで、初期化された状態から動作可能で、予期しない動作や出力を抑えられる。また、走査期間の最後にクリアすることで、回路を初期化し、電荷抜きが行われる。よって、動作休止時の電荷残りによるＴＦＴの劣化を防ぐことができる。
〔第９実施形態〕
　次に、図２１から図２３を参照して、本発明の第９実施形態について説明する。図２１に示した第９実施形態のシフトレジスタ回路１２１ｈは、図１に示した液晶表示装置１００内では図１に示したシフトレジスタ回路１２１に対応する構成であり、走査線ＧＬ周辺の回路はシフトレジスタ回路１２１の場合と同一である。
　図２１に示したシフトレジスタ回路１２１ｈは、２個のプリブースト回路１２３と、図１４に示した単位シフトレジスタ回路１２２ｃ複数個とが縦続接続された複数のステージで構成される。複数の単位シフトレジスタ回路１２２ｃでは、Ｎ段目のＳ信号に、前段の出力ＧＬｎ－１が入力され、Ｎ段目のＶＳ信号に、前々段の出力ＶＣｎ－２が入力され、そして、Ｎ段目のＲ信号に、２つ後の段の出力ＧＬｎ＋２が入力される。ＣＫ信号は４相クロックで、単位シフトレジスタ回路１２２ｃの４段毎にＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４の順に接続される。各プリブースト回路１２３には、Ｓ１端子、Ｓ２端子、ＤＶＣ端子、ＣＫ端子及びＣＬＲ端子が設けられている。２個のプリブースト回路１２３では、Ｓ１入力に信号ＳＰ１が入力され、Ｓ２入力に信号ＳＰ２が入力される。１段目のプリブースト回路１２３のノードＤＶＣ（信号ＤＶＣ１）が１段目の単位シフトレジスタ回路１２２ｃのＶＳ入力に接続される。２段目のプリブースト回路１２３のノードＤＶＣ（信号ＤＶＣ２）が２段目の単位シフトレジスタ回路１２２ｃのＶＳ入力に接続される。すなわち、最初の２段の単位シフトレジスタ回路１２２ｃのＶＳ端子に、２段のプリブースト回路１２３でブーストされたＤＶＣ信号が順次入力される。また、１段目の単位シフトレジスタ回路１２２ｃのＳ入力には信号ＳＰ２が接続される。信号ＳＰ１及びＳＰ２は、図２３に示すように、シフトレジスタ回路１２１ｈの動作開始時に生成されるパルス信号である。
　単位シフトレジスタ回路１２２ｃは、図１４に示した第４実施形態と同じ回路で構成されている。
　プリブースト回路１２３は、単位シフトレジスタ回路１２２ｃの１段目および２段目に入力されるＶＳ信号を生成するためのプリブースト回路である。図２２に示したように、プリブースト回路１２３は、Ｓ１端子がＴ２１のドレインとゲートにダイオード接続されており、Ｓ１入力される電圧に対して、Ｔ２１の閾値電圧分降下した値をソースからノードＤＶＣにセットするよう動作する。Ｔ２２は初期化用のＴＦＴで、ＣＬＲ信号をゲートに接続し、ドレインをノードＤＶＣに接続し、ソースをＶＳＳ電源に接続し、ＣＬＲ信号がＨでノードＤＶＣをＶＳＳレベルにリセットする。Ｔ２３はゲートにＣＫが入力されており、ドレインがノードＤＶＣに接続され、ソースがＶＳＳ電源に接続され、ＣＫ信号がＨでノードＤＶＣをＶＳＳレベルにリセットする。コンデンサＣｐはノードＤＶＣを昇圧するための容量素子である。コンデンサＣｐの一端はノードＤＶＣに接続され、他端は端子ＳＰ２に接続されている。
　次に、図２３を参照して、図２１に示したシフトレジスタ回路１２１ｈにおいて、初段用のブースト信号の生成を信号ＳＰ１および信号ＳＰ２によって行う場合の動作例について説明する。
　図２３のタイミング（１）では、信号ＳＰ１が立ち上がると、２つのプリブースト回路１２３のＤＶＣ１およびＤＶＣ２がプリチャージされる。
　図２３のタイミング（２）では、信号ＳＰ２が立ち上がると、プリブースト回路１２３の昇圧用容量Ｃｐに接続されているため、ＳＰ２の振幅分、ＤＶＣ１およびＤＶＣ２がブーストされる。
　図２３のタイミング（３）では、走査線ＧＬ１を駆動するための１段目の単位シフトレジスタ回路１２２ｃには、Ｓ端子にＳＰ２が、ＶＳ端子にＤＶＣ１が接続されており、ＤＶＣ１はタイミング（２）のブースト動作により高い電圧にブーストされているので、ノードＶＣ１はＳ端子に接続されたＳＰ２の電位にプリチャージされる。
　図２３のタイミング（４）では、走査線ＧＬ２を駆動するための２段目の単位シフトレジスタ回路１２２ｃには、Ｓ端子にＧＬ１が、ＶＳ端子にＤＶＣ２が接続されており、ＤＶＣ２はタイミング（２）のブースト動作により高い電圧にブーストされているので、ノードＶＣ２はＳ端子に接続されたＧＬ１の電位にプリチャージされる。
　その後は順次走査線ＧＬが立ちあがる。
　第９実施形態によれば、プリブースト回路１２３により、初段のセット信号から閾値の影響なくプリチャージ可能なため、十分な動作マージンがえられる。
〔第１０実施形態〕
　第１０実施形態は、上述した単位シフトレジスタ回路１２１ａ～１２１ｇやプリブースト回路１２３内のＴＦＴの半導体層の材料に特徴を有する。すなわち、上記各実施形態で用いるＴＦＴは、半導体層に酸化物半導体を含むものとすることができる。
　その場合、酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体層である。酸化物半導体層は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。本実施形態では、例えばＩｎ、ＧａおよびＺｎを１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜を用いる。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴを用いれば、表示装置の消費電力を大幅に削減することが可能になる（図２４参照）。図２４はゲート電圧とドレイン・ソース電流との対応関係を示した特性図である。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、アモルファスでもよいし、結晶質部分を含み、結晶性を有していてもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体が好ましい。このようなＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＺｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドニウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体などを含んでいてもよい。
　以上のように、本発明の各実施形態によれば、セット用トランジスタＴ２のソース端子（第２ソース端子）とゲート端子（第２ゲート電極）とに異なるＳ入力（第１入力信号）とＶＳ入力（第２入力信号（ただし、第１入力信号の電圧＜第２入力信号の電圧））を入力することで、出力用トランジスタＴ１のゲート端子（第１ゲート電極）を充電（すなわちプリチャージ）することができる。この場合、ダイオード接続のＴＦＴや第２のブートストラップコンデンサは容易に省略することができる。また、ＶＳ入力（第２入力信号）には、例えば他の単位シフトレジスタ回路の出力用トランジスタＴ１のゲート（第１ゲート電極）の信号を用いることができるので、容易に用意することができる。よって、本発明の単位シフトレジスタ回路によれば、少ない回路素子数で特性劣化による影響を容易に小さくすることができる。
　なお、本発明の実施の形態は、上記のものに限定されない。例えば、上記各実施形態の構成を組み合わせたり、上記各実施形態内における構成の一部を省略したりする変更を適宜行うことができる。
　本発明は、少ない回路素子数で特性劣化による影響を小さくすることができる単位シフトレジスタ回路などに適用することができる。
１００　液晶表示装置　１１０　表示領域　１２０　走査線駆動回路　１２１、１２１ａ、１２１ｆ、１２１ｈ　シフトレジスタ回路　１３０　信号線駆動回路　ＰＩＸ　画素　ＧＬ１～ＧＬｎ　走査線　１２２、１２２ａ～１２２ｇ　単位シフトレジスタ回路　Ｔ１～Ｔ１０　ＴＦＴ　Ｃｂ１　容量素子

Claims (19)

  1. 　シフトレジスタ回路の各段を構成する単位シフトレジスタ回路であって、
    　第１ゲート電極、第１ソース端子及び第１ドレイン端子を有し、所定のクロック信号を前記第１ドレイン端子に入力し、前記第１ソース端子から出力信号を出力する出力用トランジスタと、
    　第２ゲート電極、第２ソース端子及び第２ドレイン端子を有し、前記出力用トランジスタの前記第１ゲート電極に前記第２ソース端子が接続されたトランジスタであって、第１入力信号を前記第２ドレイン端子に入力し、前記出力用トランジスタの前記第１ゲート電極を充電する際に前記第１入力信号の電圧より高い電圧となる第２入力信号を前記第２ゲート電極に入力するセット用トランジスタと
    　を備える単位シフトレジスタ回路。
  2. 　前記セット用トランジスタが前記出力用トランジスタの前記第１ゲート電極を充電する際に、前記第１入力信号および前記第２入力信号が立ち上がり、前記第１ゲート電極を充電後、前記第１入力信号の電圧の立ち下がりより先に前記第２入力信号の電圧が立ち下がる請求項１に記載の単位シフトレジスタ回路。
  3. 　前記出力用トランジスタが、前記第１ソース端子と前記第１ゲート電極間の寄生容量に充電された電圧によって前記第１ゲート電圧を昇圧するブートストラップ動作により前記出力信号を昇圧する請求項１又は２に記載の単位シフトレジスタ回路。
  4. 　前記第１入力信号が他の段の前記単位シフトレジスト回路の出力信号であり、
    　前記第２入力信号が他の段の前記単位シフトレジスト回路の出力用トランジスタの前記第１ゲート電極の信号である請求項１から３のいずれか１項に記載の単位シフトレジスタ回路。
  5. 　前記クロック信号が重なりのある多相クロック信号であって、複数の前記単位シフトレジスタ回路に対して異なる複数相のクロック信号が供給される請求項４項に記載の単位シフトレジスタ回路。
  6. 　前記出力用トランジスタの前記第１ゲート電極が、後段の前記単位シフトレジスト回路の出力信号に応じてリセットされる請求項１から５のいずれか１項に記載の単位シフトレジスタ回路。
  7. 　前記出力用トランジスタの前記第１ゲート電極を前記クロック信号に応じてリセットするリセット回路を備える請求項１から５のいずれか１項に記載の単位シフトレジスタ回路。
  8. 　前記単位シフトレジスタ回路の出力信号を前記クロック信号に応じてプルダウンするプルダウン回路を備える請求項１から７のいずれか１項に記載の単位シフトレジスタ回路。
  9. 　前記単位シフトレジスタ回路の出力信号と前記出力用トランジスタの前記第１ゲート電極とを該第１ゲート電極の電圧に応じてプルダウンするプルダウン回路を備える請求項１から７のいずれか１項に記載の単位シフトレジスタ回路。
  10. 　前記単位シフトレジスタ回路の出力信号と前記出力用トランジスタの前記第１ゲート電極とを所定のクリア信号に応じてプルダウンするプルダウン回路を備える請求項１から９のいずれか１項に記載の単位シフトレジスタ回路。
  11. 　前記出力用トランジスタの前記第１ゲート電極と前記第１ソース端子との間に接続された容量素子を備える請求項１から１０のいずれか１項に記載の単位シフトレジスタ回路。
  12. 　前記セット用トランジスタが、カスコード接続した複数のトランジスタから構成されている請求項１から１１のいずれか１項に記載の単位シフトレジスタ回路。
  13. 　少なくとも前記出力用トランジスタ及び前記セット用トランジスタが、半導体層に酸化物半導体を含む請求項１から１２のいずれか１項に記載の単位シフトレジスタ回路。
  14. 　前記酸化物半導体が、酸化インジウムガリウム亜鉛（Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体；インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含む酸化物半導体）である請求項１３に記載の単位シフトレジスタ回路。
  15. 　前記酸化物半導体が、結晶性を有する請求項１４に記載の単位シフトレジスタ回路。
  16. 　請求項１から１５のいずれか１項に記載の単位シフトレジスタ回路を多段接続したシフトレジスタ回路であって、
    　Ｎ－１段目の前記単位シフトレジスタ回路の出力信号を、Ｎ段目の前記単位シフトレジスタ回路の前記第１入力信号力とし、
    　Ｎ－２段目の前記単位シフトレジスタ回路の出力用トランジスタの前記第１ゲート電極の信号を、Ｎ段目の前記単位シフトレジスタ回路の前記第２入力信号とするシフトレジスタ回路。
  17. 　各段の前記単位シフトレジスタ回路に対し、前記クロック信号として、４相クロック信号が４分の１周期ずつ周期をずらして順に入力される請求項１６に記載のシフトレジスタ回路。
  18. 　シフトレジスタ回路の各段を構成する単位シフトレジスタ回路の制御方法であって、
    　前記単位シフトレジスタ回路が、
    　第１ゲート電極、第１ソース端子及び第１ドレイン端子を有し、所定のクロック信号を前記第１ドレイン端子に入力し、前記第１ソース端子から出力信号を出力する出力用トランジスタと、
    　第２ゲート電極、第２ソース端子及び第２ドレイン端子を有し、前記出力用トランジスタの前記第１ゲート電極に前記第２ソース端子が接続されたトランジスタであって、第１入力信号を前記第２ドレイン端子に入力し、前記第１入力信号と異なる第２入力信号を前記第２ゲート電極に入力するセット用トランジスタと
    　を備え、
    　前記出力用トランジスタの前記第１ゲート電極を充電する際に、前記セット用トランジスタに対し、前記第１入力信号の電圧より高い電圧の第２入力信号を入力する単位シフトレジスタ回路の制御方法。
  19. 　複数の画素と、
    　前記複数の画素が接続された複数の走査線と、
    　シフトレジスタ回路の各段を構成する単位シフトレジスタ回路であって、
    　第１ゲート電極、第１ソース端子及び第１ドレイン端子を有し、所定のクロック信号を前記第１ドレイン端子に入力し、前記第１ソース端子から前記各走査線を駆動する出力信号を出力する出力用トランジスタと、
    　第２ゲート電極、第２ソース端子及び第２ドレイン端子を有し、前記出力用トランジスタの前記第１ゲート電極に前記第２ソース端子が接続されたトランジスタであって、第１入力信号を前記第２ドレイン端子に入力し、前記出力用トランジスタの前記第１ゲート電極を充電する際に前記第１入力信号の電圧より高い電圧となる第２入力信号を前記第２ゲート電極に入力するセット用トランジスタと
    　をそれぞれが備える複数の単位シフトレジスタ回路と
    　を備える表示装置。
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