WO2014199753A1 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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Definitions

  • the present invention relates to a method for manufacturing a silicon carbide semiconductor device, and more particularly to a method for manufacturing a silicon carbide semiconductor device in which ion implantation is performed on a silicon carbide substrate having an epitaxial layer.
  • Silicon carbide is a wide band gap semiconductor having a larger band gap than silicon (Si), which has been widely used as a material constituting a semiconductor device, and has a large dielectric breakdown electric field. Furthermore, silicon carbide has excellent characteristics as a semiconductor material for power semiconductor devices because it has a higher electron saturation speed and higher thermal conductivity than silicon.
  • a silicon carbide semiconductor device for a silicon carbide substrate used as a material, for example, the single crystal obtained by chamfering a side surface after cutting a single crystal silicon carbide obtained by a sublimation method into a wafer shape
  • An epitaxial layer is formed on silicon carbide, and a process such as ion implantation is further performed on the epitaxial layer.
  • a mask made of silicon dioxide (SiO 2 ) is formed on the epitaxial layer, and then ion implantation is performed through the mask.
  • Patent Document 1 Japanese Unexamined Patent Application Publication No. 2010-64918 (Patent Document 1) describes that a silicon carbide epitaxial layer is formed on a silicon carbide single crystal wafer in which a side surface portion of a silicon carbide substrate is chamfered.
  • the present invention has been made to solve the above-described problems.
  • the main object of the present invention is to provide a method for manufacturing a silicon carbide semiconductor device capable of reducing the risk of cracks occurring in an upper layer film formed on a silicon carbide substrate.
  • a method for manufacturing a silicon carbide semiconductor device includes a step of preparing a silicon carbide substrate on which an epitaxial layer is formed, a step of forming an upper layer film on the epitaxial layer, and an upper layer in an outer peripheral portion of the silicon carbide substrate. And removing at least part of the film and patterning the upper film.
  • the present invention it is possible to provide a method for manufacturing a silicon carbide semiconductor device that can reduce the risk of cracks occurring in an upper layer film formed on a silicon carbide substrate.
  • FIG. 2 is a cross-sectional view taken along line II-II in FIG. It is sectional drawing for demonstrating the silicon carbide semiconductor device which concerns on embodiment of this invention. It is a flowchart of the manufacturing method of the silicon carbide semiconductor device which concerns on embodiment of this invention. It is a top view for demonstrating the manufacturing method of the silicon carbide semiconductor device which concerns on embodiment of this invention. It is sectional drawing for demonstrating the manufacturing method of the silicon carbide semiconductor device which concerns on embodiment of this invention. It is sectional drawing for demonstrating the manufacturing method of the silicon carbide semiconductor device which concerns on embodiment of this invention. It is sectional drawing for demonstrating the manufacturing method of the silicon carbide semiconductor device which concerns on embodiment of this invention. It is sectional drawing for demonstrating the manufacturing method of the silicon carbide semiconductor device which concerns on embodiment of this invention.
  • a method for manufacturing a silicon carbide semiconductor device includes a step (S10) of preparing silicon carbide substrate 10 on which epitaxial layer 81 is formed, and an upper layer film (silicon dioxide layer 63 on epitaxial layer 81). And (S20, S90) for forming the interlayer insulating film 93), and removing at least a part of the upper layer film (silicon dioxide layer 63, interlayer insulating film 93) on the outer peripheral portion of the silicon carbide substrate 10, and the upper layer film And (steps S30 and S100) for patterning (silicon dioxide layer 63, interlayer insulating film 93).
  • the upper layer film (silicon dioxide layer 63, interlayer insulating film 93) is formed on the outer peripheral portion of silicon carbide substrate 10. ) Is removed ((step (S31), step (S101)) and then the upper layer film is patterned ((step (S32), step (S102))), or simultaneously removed, the upper layer film is patterned.
  • “removing at least a part” means that the upper layer film is partially removed in the fourth main surface 10 a of the silicon carbide substrate 10, and the thickness of the upper layer film in the thickness direction of the silicon carbide substrate 10.
  • an abnormality such as the stepped portion 2 is partially formed on the epitaxial layer 81.
  • at least the upper layer film formed on the stepped portion 2 may be removed at the outer peripheral portion, and the film thickness of the upper layer film formed on the stepped portion 2 is reduced at this time.
  • a part of the upper layer film may remain on the stepped portion 2.
  • the upper layer film (silicon dioxide layer 63, interlayer insulating film 93) formed on stepped portion 2 is completely removed, stress is applied to the upper layer film formed on the center 10p side of silicon carbide substrate 10. Even in this case, the occurrence of cracks due to the stepped portion 2 can be suppressed. Further, even when the thickness of the upper layer film formed on the stepped portion 2 is reduced and a part of the upper layer film remains on the stepped portion 2, the upper layer film is formed thick on the outer peripheral portion of the silicon carbide substrate. Compared to the conventional method for manufacturing a silicon carbide semiconductor device that is patterned in a state of being applied, the stress applied to the upper layer film formed on stepped portion 2 of silicon carbide substrate 10 can be reduced. Therefore, it is possible to suppress the occurrence of a crack starting from the step portion 2 in the upper layer film.
  • the upper layer film (silicon dioxide layer 63, interlayer insulating film 93) is formed on the outer periphery of silicon carbide substrate 10.
  • the upper layer film (silicon dioxide layer 63, interlayer insulating film 93) may be patterned ((step (S32), step (S102)). In this way, even if stress is applied to the upper layer film during the patterning step (S32, S102), the upper layer film is not in direct contact with the stepped portion 2, or the upper layer film is not in contact with the stepped portion 2.
  • the step 2 is the starting point of the upper film. It is possible to reduce the risk of Les occurs.
  • the upper layer on the region where step portion is formed in epitaxial layer 81 in the outer peripheral portion of silicon carbide substrate 10 The film (silicon dioxide layer 63, interlayer insulating film 93) may be removed. In this way, even when stress is applied to the upper film formed on the silicon carbide substrate 10 when patterning the upper film (S32, S102), the upper film is not in direct contact with the step portion 2. The risk of cracking starting from the stepped portion 2 in the upper layer film can be reduced.
  • the upper layer film (silicon dioxide layer 63, interlayer insulation) over the entire outer periphery of silicon carbide substrate 10
  • the film 93) may be removed. In this way, for example, even when an abnormality such as the stepped portion 2 or the like has occurred on the epitaxial layer 81 in the outer peripheral portion of the silicon carbide substrate 10, the stepped portion 2 and the silicon carbide substrate 10 are formed on the center 10p side. Contact with the upper layer film (on the element formation region) can be prevented.
  • the stress applied to can be reduced. Therefore, the risk of cracking in the upper layer film can be reduced.
  • the upper layer film having a width of 0.3 mm or more and 3 mm or less from the outer peripheral end of silicon carbide substrate 10 to the center side. Silicon dioxide layer 63, interlayer insulating film 93
  • stepped portion 2 is formed on the center 10 p side of silicon carbide substrate 10 ( Contact with the upper layer film (on the element formation region) can be prevented. As a result, the risk of cracking in the upper layer film can be reduced.
  • the pattern of the upper layer film can be formed in a sufficiently wide region in the silicon carbide substrate, a region (element formation region) in which the silicon carbide semiconductor device can be formed can be sufficiently wide.
  • the upper layer film (silicon dioxide layer 63, interlayer insulating film 93) may be made of silicon dioxide.
  • the upper layer film made of silicon dioxide as a mask, unintentional ion implantation from a location where the upper layer film is cracked can be prevented. As a result, the yield reduction of silicon carbide semiconductor device 100 can be suppressed.
  • the silicon carbide substrate 10 may have an outer diameter of 100 mm or more.
  • silicon carbide substrate 10 is formed on silicon carbide substrate 10. The risk of cracking in the upper layer film can be reduced.
  • the problem of cracking of the silicon dioxide layer depends on the size (outer diameter) of the silicon carbide substrate and the film thickness of the upper layer film (silicon dioxide layer). Cracking of the silicon dioxide layer hardly occurred when the size of the silicon carbide substrate was less than 100 mm, but particularly occurred when the size of the silicon carbide substrate was 100 mm or more, and the size of the silicon carbide substrate was 150 mm or more. This is particularly noticeable. In addition, when the silicon carbide substrate has a size of 100 mm or more, it occurs when the silicon dioxide layer is as thick as 0.5 ⁇ m or more.
  • the silicon dioxide layer is not cracked immediately after the silicon dioxide layer is formed on the epitaxial layer.
  • the cracking of the silicon dioxide layer occurred after the silicon dioxide layer was patterned and processed as a mask in order to perform ion implantation using the silicon dioxide layer as a mask.
  • the crack of the silicon dioxide layer extended from the outer peripheral part.
  • a step portion is formed at the outer peripheral end of the silicon carbide epitaxial layer.
  • the height of the step portion (height up to the highest point of the step portion with respect to the upper surface at the center portion of the silicon carbide epitaxial layer) is 1 ⁇ m or more and 50 ⁇ m or less. That is, the silicon dioxide layer formed on the epitaxial layer at the outer peripheral portion is formed on the stepped portion. Furthermore, stress is generated in the silicon dioxide layer due to the difference in thermal expansion coefficient between silicon dioxide and silicon carbide.
  • the stress in the silicon dioxide layer becomes obvious or a large stress is generated by performing a process such as patterning of the silicon dioxide layer, and the silicon dioxide layer is cracked. Further, since the effect of the stress is considered to be significant in proportion to the size of the silicon carbide substrate and the thickness of the upper layer film, the size of the silicon carbide substrate is 100 mm or more and the thickness of the silicon dioxide layer is 0.5 ⁇ m. If it is thicker than the above, it is considered that cracks starting from the stepped portion are likely to occur due to the stress.
  • the silicon dioxide layer formed on the stepped portion formed in the epitaxial layer is patterned on the outer periphery of the silicon carbide substrate with the silicon dioxide layer formed. It is considered that the risk of cracking of the silicon dioxide layer extending from the stepped portion to the extending direction of the stepped portion can be reduced by removing it before or at the same time as the patterning process.
  • the material constituting the upper layer film is not limited to silicon dioxide, and it is considered that the same effect can be obtained as long as the material has a different thermal expansion coefficient from silicon carbide.
  • Silicon carbide substrate 10 used in the method for manufacturing the silicon carbide semiconductor device according to the first embodiment mainly includes a silicon carbide single crystal substrate 80 and a silicon carbide epitaxial layer 81.
  • Silicon carbide single crystal substrate 80 is made of, for example, polytype 4H hexagonal silicon carbide.
  • Silicon carbide single crystal substrate 80 includes an impurity element such as nitrogen, for example, and silicon carbide single crystal substrate 80 has an n-type (first conductivity type) conductivity type.
  • the concentration of impurities such as nitrogen contained in silicon carbide single crystal substrate 80 is not less than about 1 ⁇ 10 18 cm ⁇ 3 and not more than about 1 ⁇ 10 19 cm ⁇ 3 , for example.
  • Silicon carbide single crystal substrate 80 connects first main surface 80a, second main surface 80b opposite to first main surface 80a, and first main surface 80a and second main surface 80b. And a first side end 80e.
  • the first side end portion 80e is a chamfered surface, and is a portion having a curvature that is convex in the outer circumferential direction in a cross-sectional view (a visual field in a direction parallel to the first main surface).
  • the first main surface 80a may be, for example, a ⁇ 0001 ⁇ plane, a surface off by about 10 ° or less from the ⁇ 0001 ⁇ plane, or about 0.25 ° or less from the ⁇ 0001 ⁇ plane. It may be a surface that is turned off. In other words, the first main surface 80a may be, for example, a (0001) surface or a (000-1) surface, or a surface that is off by about 10 ° or less from the (0001) surface or the (000-1) surface. It may be a surface that is off about 0.25 ° or less from the (0001) plane or the (000-1) plane.
  • Silicon carbide epitaxial layer 81 is provided in contact with first main surface 80a of silicon carbide single crystal substrate 80. Silicon carbide epitaxial layer 81 has a thickness of, for example, about 5 ⁇ m to 40 ⁇ m. Silicon carbide epitaxial layer 81 contains an impurity element such as nitrogen, for example, and silicon carbide epitaxial layer 81 has n type conductivity. The impurity concentration of silicon carbide epitaxial layer 81 may be lower than the impurity concentration of silicon carbide single crystal substrate 80. The impurity concentration of silicon carbide epitaxial layer 81 is not less than about 1 ⁇ 10 15 cm ⁇ 3 and not more than about 1 ⁇ 10 16 cm ⁇ 3 , for example. Silicon carbide epitaxial layer 81 has third main surface 10b in contact with first main surface 80a and fourth main surface 10a opposite to third main surface 10b.
  • the maximum value of width D of silicon carbide substrate 10 is 100 mm or more in a plan view (a visual field in the normal direction of fourth main surface 10a).
  • the maximum value of width D of silicon carbide substrate 10 is 150 mm or more.
  • Silicon carbide substrate 10 is substantially circular. Silicon carbide substrate 10 may have, for example, an orientation flat portion OF provided in the ⁇ 11-20> direction on the ⁇ 10-10 ⁇ plane.
  • a plurality of stepped portions 2 are formed on the outer peripheral portion of silicon carbide epitaxial layer 81.
  • Stepped portion 2 is formed to extend from outer peripheral end portion 81t of silicon carbide substrate 10 toward the center 10p side.
  • Stepped portion 2 has a length (L1: see FIG. 2) of, for example, about 50 ⁇ m to 3000 ⁇ m in the direction along the radial direction of silicon carbide substrate 80 on fourth main surface 10a. In an example, it is about 300 ⁇ m.
  • the direction in which stepped portion 2 extends on fourth main surface 10a is the radial direction of silicon carbide substrate 80 (the direction from outer peripheral end 81t toward center 10p). Is almost equal.
  • stepped portion 2 is a first main portion 10a on the side of orientation flat portion OF, which is the lower side of fourth main surface 10a, and the left side of fourth main surface 10a. Is formed mainly on the portion P1 side, and is hardly formed on the second portion P2 side opposite to the first portion P1.
  • Stepped portion 2 has a height of, for example, about 1 ⁇ m to 50 ⁇ m with respect to fourth main surface 10a in the thickness direction of silicon carbide substrate 10 (direction perpendicular to fourth main surface 10a) (h1: see FIG. 2). )have.
  • step-difference part 2 is observed with a scanning electron microscope (SEM) image, it will be observed in uneven
  • SEM scanning electron microscope
  • silicon carbide semiconductor device 100 is a MOSFET.
  • Silicon carbide semiconductor device 100 mainly includes silicon carbide substrate 10 according to the present embodiment described above, gate insulating film 91, gate electrode 92, source electrode 94, and drain electrode 98.
  • silicon carbide substrate 10 includes a silicon carbide single crystal substrate 80 and a silicon carbide epitaxial layer 81.
  • Silicon carbide epitaxial layer 81 includes p-type body region 82, n-type source region 83, p-type source region 83, and p-type source region 83. And a mold contact region 84.
  • Epitaxial layer 81 (n-type drift region 85) is an epitaxial layer having a conductivity type of n-type, and is formed on main surface 80a of silicon carbide single crystal substrate 80.
  • the p-type body region 82 has a p-type conductivity and is provided on the n-type drift region 85.
  • N-type source region 83 has n-type conductivity, and is provided on p-type body region 82 so as to be separated from n-type drift region 85 by p-type body region 82.
  • the p-type contact region 84 has a p-type conductivity, and is connected to the p-type body region 82 and the source electrode 94.
  • the gate insulating film 91 covers each of the wall surface SW and the bottom portion BT of the trench TR.
  • the gate electrode 92 is provided on the gate insulating film 91.
  • Source electrode 94 is in contact with each of n-type source region 83 and p-type contact region 84.
  • the source wiring 95 is in contact with the source electrode 94.
  • Source wiring 95 is, for example, an aluminum layer.
  • the interlayer insulating film 93 insulates between the gate electrode 92 and the source wiring 95.
  • Drain electrode 98 (back electrode) is arranged in contact with silicon carbide single crystal substrate 80.
  • a step (S10) of preparing a silicon carbide substrate having an epitaxial layer is performed. Specifically, referring to FIG. 5 and FIG. 6, first, for example, by slicing an ingot (not shown) made of single-crystal silicon carbide having a polytype of 4H, a silicon carbide unit having an n-type conductivity type is sliced. A crystal substrate 80 is prepared. Silicon carbide single crystal substrate 80 contains an impurity such as nitrogen.
  • the concentration of impurities such as nitrogen contained in silicon carbide single crystal substrate 80 is not less than about 1 ⁇ 10 18 cm ⁇ 3 and not more than about 1 ⁇ 10 19 cm ⁇ 3 , for example.
  • Silicon carbide single crystal substrate 80 connects first main surface 80a, second main surface 80b opposite to first main surface 80a, and first main surface 80a and second main surface 80b. And a first side end 80e.
  • silicon carbide single crystal substrate 80 has a center 80p of first main surface 80a.
  • the center 80p is the center of the circle.
  • center 80p passes through the center of gravity of silicon carbide single crystal substrate 80 and is parallel to the normal line of first main surface 80a and the intersection of first main surface 80a. That is.
  • the first main surface 80a may be, for example, a ⁇ 0001 ⁇ plane, a surface off by about 10 ° or less from the ⁇ 0001 ⁇ plane, or about 0.25 ° or less from the ⁇ 0001 ⁇ plane. It may be a surface that is turned off.
  • Maximum value of width D of first main surface 80a of silicon carbide single crystal substrate 80 is 100 mm or more.
  • the maximum value of the width D of the first main surface 80a is 150 mm or more.
  • silicon carbide epitaxial layer 81 has first main surface 80a and first side end portion 80e of silicon carbide single crystal substrate 80 formed by, for example, a CVD (Chemical Vapor Deposition) method. It is formed in contact with. Silicon carbide epitaxial layer 81 includes third main surface 10b in contact with first main surface 80a, fourth main surface 10a opposite to third main surface 10b, third main surface 10b, and fourth main surface 10b. And a second side end portion 81e connecting the main surface 10a.
  • CVD Chemical Vapor Deposition
  • silicon carbide single crystal substrate 80 is placed in the chamber, and then the silicon carbide single crystal substrate is heated to a temperature of, for example, 1500 ° C. or higher and 1700 ° C. or lower. Thereafter, silicon carbide source gas is introduced into the chamber.
  • the silicon carbide source gas is a gas containing, for example, silane, propane, nitrogen, and ammonia.
  • silicon carbide epitaxial layer 81 is formed on first main surface 80a of silicon carbide single crystal substrate 80.
  • a plurality of stepped portions 2 are formed in the vicinity of second side end portion 81e of fourth main surface 10a of epitaxial layer 81 in plan view. Referring to FIG.
  • stepped portion 2 has a length of about 50 ⁇ m or more and 3000 ⁇ m or less on fourth main surface 10a, for example, in a direction from outer peripheral end portion 81t toward center 10p. In an example, it is about 300 ⁇ m.
  • Stepped portion 2 has a height of, for example, about 1 ⁇ m or more and 50 ⁇ m or less with respect to fourth main surface 10a in the thickness direction of silicon carbide substrate 10 (direction perpendicular to fourth main surface 10a).
  • a step of forming a p-type body region and an n-type drift region in the epitaxial layer 81 is performed.
  • the entire surface of fourth main surface 10a of n type drift region 85 for example, aluminum (Al) or the like.
  • the impurity for imparting the p-type is ion-implanted.
  • n-type source region 83 an impurity for imparting n-type, such as phosphorus (P), is ion-implanted to the entire surface of fourth main surface 10a.
  • epitaxial growth with addition of impurities may be used.
  • a step (S20) of forming silicon dioxide layer 63 on epitaxial layer 81 is performed.
  • a material constituting silicon dioxide layer 63 is, for example, silicon dioxide.
  • Silicon dioxide layer 63 is provided on epitaxial layer 81 so as to be laminated, for example, with silicon dioxide layer 61 and polysilicon layer 62 interposed therebetween. Specifically, silicon dioxide layer 61 is formed in contact with fourth main surface 10 a and second side end portion 81 e of silicon carbide epitaxial layer 81 and stepped portion 2.
  • the silicon dioxide layer 63 is formed on the polysilicon layer 62.
  • Silicon dioxide layers 61 and 63 and polysilicon layer 62 are formed by, for example, a CVD method.
  • the thickness of silicon dioxide layer 63 on the region located on the center 80p side of silicon carbide single crystal substrate 80 is not less than 0.8 ⁇ m and not more than 20 ⁇ m, for example.
  • silicon dioxide layer 63 has a thickness of not less than 1.0 ⁇ m and not more than 2.2 ⁇ m, for example.
  • the thickness of the polysilicon layer 62 may be, for example, 0.01 ⁇ m or more and 0.5 ⁇ m or less
  • the thickness of the silicon dioxide layer 61 may be, for example, 0.01 ⁇ m or more and 0.2 ⁇ m or less.
  • a step (S30) of removing at least a part of silicon dioxide layer 63 on the outer peripheral portion of silicon carbide substrate 10 and patterning silicon dioxide layer 63 is performed.
  • a step (S31) of removing silicon dioxide layer 63 is performed on the outer peripheral portion of silicon carbide substrate 10. Specifically, the mask layer is exposed so that silicon dioxide layer 63 is exposed in the region from the outer peripheral end 81t to the center 10p side by a distance L2 over the entire outer periphery excluding OF of silicon carbide substrate 10. 40 is formed by photolithography.
  • the distance L2 is preferably longer than the length L1 of the stepped portion 2, and is, for example, not less than 0.3 mm and not more than 3 mm.
  • the silicon dioxide layer 63 which is not covered with the mask layer 40 and is formed in a region from the outer peripheral end 81t to the center 10p side to the position inside by the distance L2 is etched.
  • an etching method for example, dry etching can be used, and more specifically, inductively coupled plasma reactive ion etching (ICP-RIE) can be used. Thereby, the silicon dioxide layer 63 formed on the step portion 2 is removed.
  • FIG. 12 is a cross-sectional view of a region (element formation region) where a semiconductor device is formed on the center 10p side of silicon carbide substrate 10 at this time.
  • the silicon dioxide layer 63 formed on the element formation region is not processed in this step (S31).
  • a step (S32) of patterning silicon dioxide layer 63 and polysilicon layer 62 so as to have an opening corresponding to the position where p-type contact region 84 is to be formed is performed. Is done. Specifically, first, a resist layer (not shown) having an opening corresponding to a position where the p-type contact region 84 is to be formed is formed on the silicon dioxide layer 63 by photolithography. Next, the silicon dioxide layer 63 and the polysilicon layer 62 are etched to form an ion implantation mask composed of the silicon dioxide layer 63. As an etching method, for example, dry etching is used, and more specifically, inductively coupled plasma reactive ion etching (ICP-RIE) can be used.
  • ICP-RIE inductively coupled plasma reactive ion etching
  • this step (S32) may be performed in two stages. Specifically, the silicon dioxide layer 63 and the polysilicon layer 62 may be dry etched so that a part of the polysilicon layer 62 remains at a position where the p-type contact region 84 is to be formed. Thereafter, the remaining polysilicon layer 62 is removed by, for example, dry etching, so that the silicon dioxide layer 61 is exposed at the position. At the end of this step (S32), the generation of cracks in the silicon dioxide layer 63 due to the stepped portion 2 is suppressed.
  • a heat treatment for densifying the silicon dioxide layer 63 may be performed.
  • the heat treatment for densifying the silicon dioxide layer 63 is performed by holding the silicon dioxide layer 63 at a temperature of 850 ° C. for 30 minutes in a nitrogen atmosphere. Even after the heat treatment, the generation of cracks in the silicon dioxide layer 63 due to the stepped portion 2 is suppressed.
  • p-type contact region 84 is formed by ion implantation using silicon dioxide layer 63. Specifically, using the silicon dioxide layer 63 patterned in the previous step (S32) as an ion implantation mask, for example, p-type such as aluminum (Al) is applied to the fourth main surface 10a. Impurities are ion implanted. After the ion implantation, the silicon dioxide layer 63 (see FIG. 13) is removed. Thus, p-type contact region 84 of silicon carbide substrate 10 is formed by photolithography and ion implantation.
  • the impurity implantation region formed by ion implantation in this step (S40) is limited to a predetermined region as the p-type contact region 84. It is formed.
  • the temperature of this heat treatment is preferably 1500 ° C. or higher and 1900 ° C. or lower, for example, about 1700 ° C.
  • the heat treatment time is, for example, about 30 minutes.
  • the atmosphere of the heat treatment is preferably an inert gas atmosphere, for example, an Ar atmosphere.
  • mask layer 41 having an opening is formed on the surface formed of n-type source region 83 and p-type contact region 84 by a photolithography method.
  • mask layer 41 for example, silicon dioxide can be used.
  • the opening is formed corresponding to the position where trench TR is formed.
  • a recess forming step (S50) is performed. Specifically, referring to FIG. 16, by performing plasma etching on silicon carbide substrate 10 on which mask layer 41 is formed, recess TQ is formed on fourth main surface 10a of silicon carbide substrate 10. Through the opening of mask layer 41, n-type source region 83, p-type body region 82, and part of n-type drift region 85 of silicon carbide substrate 10 are removed by etching to form concave portion TQ.
  • the As an etching method for example, dry etching is used, and more specifically, inductively coupled plasma reactive ion etching (ICP-RIE) can be used.
  • ICP-RIE inductively coupled plasma reactive ion etching
  • ICP-RIE is performed on fourth main surface 10a of silicon carbide substrate 10 using SF 6 or a mixed gas of SF 6 and O 2 as a reaction gas, so that region where trench TR should be formed.
  • a recess TQ having a wall surface A and a bottom portion B substantially along the thickness direction (vertical direction in the drawing) of silicon carbide substrate 10 is formed.
  • a thermal etching step (S60) is performed. Specifically, thermal etching is performed on recess TQ formed in silicon carbide substrate 10.
  • the wall surface A of the recess TQ of the silicon carbide substrate 10 is thermally etched in the furnace while supplying a gas containing chlorine into the furnace.
  • Silicon carbide substrate 10 is heated in a furnace at, for example, 1000 ° C. or more and 1800 ° C. or less for about 20 minutes, whereby wall surface A of recess TQ of silicon carbide substrate 10 is etched.
  • the temperature of thermal etching of silicon carbide substrate 10 is 800 ° C. or higher, more preferably 1300 ° C. or higher, and further preferably 1500 ° C. or higher.
  • the mask layer 41 made of silicon dioxide has a very high selectivity with respect to silicon carbide, and therefore is not substantially etched during the thermal etching of silicon carbide.
  • the wall surface A and the bottom B of the recess TQ are etched by, for example, about 2 nm to 0.1 ⁇ m by performing the above-described thermal etching process.
  • trench TR formed from wall surface SW and bottom portion BT is formed on silicon carbide substrate 10.
  • Wall surface SW includes a surface (special surface) having a surface orientation ⁇ 0-33-8 ⁇ .
  • the mask layer 41 is removed by an arbitrary method such as etching.
  • Trench TR is formed by a wall surface SW which is a side surface and a bottom portion BT connected to wall surface SW.
  • the bottom BT may be a surface or a line. When the bottom portion BT is a line, the shape of the trench TR is V-shaped when viewed in cross section.
  • a gate insulating film forming step (S70) is performed. Specifically, referring to FIG. 18, after trench TR is formed by thermally etching wall surface A of recess TQ described above, gate insulating film 91 is formed in contact with wall surface SW of trench TR. Further, a gate insulating film 91 that covers each of wall surface SW and bottom portion BT of trench TR and is in contact with n type drift region 85, p type body region 82, n type source region 83, and p type contact region 84 is formed. Gate insulating film 91 is made of silicon dioxide, and can be formed, for example, by thermal oxidation.
  • NO annealing using nitrogen monoxide (NO) gas as an atmospheric gas may be performed.
  • silicon carbide substrate 10 on which gate insulating film 91 is formed is held at a temperature of 1100 ° C. or higher and 1300 ° C. or lower for about 1 hour in a nitrogen monoxide atmosphere.
  • gate electrode 92 is formed on gate insulating film 91.
  • gate electrode 92 is formed on gate insulating film 91 so as to fill the region inside trench TR with gate insulating film 91 interposed therebetween.
  • the gate electrode 92 can be formed by, for example, forming a conductor or doped polysilicon and CMP.
  • interlayer insulating film forming step (S90) is performed. Specifically, referring to FIG. 20, first, interlayer insulating film 93 is formed on gate insulating film 91 and gate electrode 92 so as to cover the exposed surface of gate electrode 92.
  • the thickness of the interlayer insulating film 93 is, for example, not less than 0.1 ⁇ m and not more than 20 ⁇ m, preferably not less than 0.3 ⁇ m and not more than 2.0 ⁇ m.
  • a step (S100) of patterning the interlayer insulating film 93 is performed. Specifically, interlayer insulating film 93 formed on stepped portion 2 is removed by a procedure similar to the procedure in which silicon dioxide layer 63 is removed from the outer peripheral portion of silicon carbide substrate 10 in the step (S31) described above. (Step (S101)).
  • the interlayer insulating film 93 is patterned so as to have an opening corresponding to the position where the source electrode 94 is to be formed (step (S102)). Specifically, a resist layer (not shown) having an opening corresponding to the position where the source electrode 94 is to be formed is formed on the interlayer insulating film 93 by photolithography. Next, the interlayer insulating film 93 and the gate insulating film 91 are etched, so that an opening corresponding to the position where the source electrode 94 is to be formed is formed in the interlayer insulating film 93 and the gate insulating film 91. Through this opening, each of n-type source region 83 and p-type contact region 84 is exposed on fourth main surface 10a. As an etching method, for example, dry etching can be used, and more specifically, inductively coupled plasma reactive ion etching (ICP-RIE) can be used.
  • ICP-RIE inductively coupled plasma reactive ion etching
  • Source electrode 94 in contact with each of n-type source region 83 and p-type contact region 84 is formed on fourth main surface 10a.
  • a metal film containing Ti, Al, and Si is formed in contact with each of n-type source region 83 and p-type contact region 84 by sputtering.
  • the silicon carbide substrate 10 on which the metal film is formed is annealed at about 1000 ° C., so that the metal film is alloyed and a source electrode 94 that is in ohmic contact with the silicon carbide substrate 10 is formed.
  • drain electrode 98 may be formed on second main surface 80 b of silicon carbide single crystal substrate 80.
  • source wiring 95 is formed so as to be in contact with source electrode 94 and interlayer insulating film 93.
  • a Ti / Al layer is used as the source wiring 95.
  • silicon carbide semiconductor device 100 is completed.
  • silicon dioxide layer 63 formed on silicon carbide epitaxial layer 81 at the outer peripheral portion of the silicon carbide substrate is removed before being patterned as an ion implantation mask. . That is, even when the step 2 is formed on the epitaxial layer 81, the silicon dioxide layer 63 formed on the step 2 is removed before being patterned as an ion implantation mask. Therefore, it is possible to prevent the silicon dioxide layer 63 from being cracked from the stepped portion due to the stress generated in the silicon dioxide layer 63 when the silicon dioxide layer 63 is patterned.
  • the stepped portion 2 has a length of, for example, about 50 ⁇ m or more and 3000 ⁇ m or less on the fourth main surface 10a in a direction from the outer peripheral end portion 81t toward the center 10p, and in a typical example, about 300 ⁇ m. It is. Therefore, in the step (S31), by removing the silicon dioxide layer 63 formed at a position of 0.3 mm or more and 3.0 mm or less in the direction from the outer peripheral end 81t toward the center 10p, The formed silicon dioxide layer 63 can be removed. Therefore, since silicon dioxide layer 63 formed on epitaxial layer 81 of the silicon carbide substrate in step (S30) is completely independent from stepped portion 2, silicon dioxide layer 63 starting from stepped portion 2 is formed. Cracking can be suppressed.
  • interlayer insulating film 93 formed on silicon carbide epitaxial layer 81 at the outer peripheral portion of the silicon carbide substrate is also removed before patterning in the same manner as silicon dioxide layer 63. For this reason, it is possible to prevent the interlayer insulating film 93 from being cracked starting from the stepped portion due to the stress generated in the upper interlayer insulating film 93 when the interlayer insulating film 93 is patterned.
  • the silicon dioxide layer 63 and the interlayer insulating film 93 formed on the outer peripheral portion of the silicon carbide substrate 80 are completely removed, but the present invention is not limited to this.
  • the thickness of the silicon dioxide layer 63 may be reduced to a thickness of about 1 nm to 800 nm, for example. Even in this case, in the case where the stepped portion 2 is formed in the epitaxial layer 81 at the outer peripheral portion of the silicon carbide substrate 10, the risk that the silicon dioxide layer 63 is cracked after the silicon dioxide layer 63 is patterned can be reduced. it can.
  • the interlayer insulating film 93 may be reduced to a thickness of, for example, about 1 nm to 800 nm. Even if it does in this way, when the level
  • silicon dioxide layer 63 and interlayer insulating film 93 formed on silicon carbide epitaxial layer 81 at the outer periphery of silicon carbide substrate 10 are not patterned as an ion implantation mask or an interlayer insulating film. However, it may be removed simultaneously with patterning.
  • silicon dioxide layer 63 located in the region from outer peripheral end portion 81t to center 10p side by a distance L2 is exposed over the entire outer periphery of silicon carbide substrate 10 excluding OF.
  • a mask having an opening corresponding to a position where the p-type contact region 84 is to be formed is formed by photolithography.
  • silicon dioxide layer 63 exposed from the mask is removed by, for example, dry etching. Even if it does in this way, compared with the manufacturing method of the conventional silicon carbide semiconductor device patterned in the state in which the silicon dioxide layer 63 was formed thickly in the outer peripheral part of the silicon carbide substrate 10, the center part 10p side of the silicon carbide substrate 10 It is possible to reduce the stress applied to the silicon dioxide layer 63 formed in (1). Therefore, the risk that the silicon dioxide layer 63 is cracked can be reduced.
  • silicon carbide semiconductor device 100 is configured as a vertical MOSFET, but is not limited thereto.
  • the silicon carbide semiconductor device may be a lateral MOSFET, for example. In this case, for example, when forming each impurity implantation region, step (S20) to step (S40) in the present embodiment may be repeated.
  • the silicon carbide semiconductor device may be a trench type MOSFET or a planar type MOSFET.
  • the silicon carbide semiconductor device may be an IGBT (Insulated Gate Bipolar Transistor) or an SBD (Schottky Barrier Diode).
  • the present invention is particularly advantageously applied to a method for manufacturing a silicon carbide semiconductor device using a large-diameter silicon carbide substrate having a silicon carbide epitaxial layer.

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Abstract

　エピタキシャル層が形成されている炭化珪素基板を準備する工程（Ｓ１０）と、エピタキシャル層上に上層膜を成膜する工程（Ｓ２０）と、炭化珪素基板の外周部において上層膜の少なくとも一部を除去するとともに、上層膜をパターニングする工程（Ｓ３０）とを備える。

Description

炭化珪素半導体装置の製造方法
　本発明は、炭化珪素半導体装置の製造方法に関し、特に、エピタキシャル層を備える炭化珪素基板に対してイオン注入を実施する炭化珪素半導体装置の製造方法に関する。
　炭化珪素（ＳｉＣ）は、従来より半導体装置を構成する材料として広く用いられている珪素（Ｓｉ）に比べてバンドギャップが大きいワイドバンドギャップ半導体であり、絶縁破壊電界が大きい。さらに、炭化珪素は珪素と比べて電子飽和速度や熱伝導率が大きいため、パワー半導体装置用の半導体材料として優れた特性を有している。
　炭化珪素半導体装置の製造方法において、材料として使用される炭化珪素基板については、たとえば昇華法によって得られた単結晶炭化珪素をウエハ状に切断した後に、側面部の面取りが行われた該単結晶炭化珪素上にエピタキシャル層を形成し、さらに該エピタキシャル層にイオン注入といったプロセスが実施される。エピタキシャル層に対するイオン注入は、たとえば二酸化珪素（ＳｉＯ２）からなるマスクをエピタキシャル層上に形成した後、該マスクを介してイオン注入する。
　特開２０１０－６４９１８号公報（特許文献１）には、炭化珪素基板の側面部の面取り加工が行われた炭化珪素単結晶ウエハ上に炭化珪素エピタキシャル層が形成されることが記載されている。
特開２０１０－６４９１８号公報
　しかしながら、面取り加工が実施された炭化珪素単結晶上にエピタキシャル層が形成された炭化珪素基板を用いて炭化珪素半導体装置を製造した場合、炭化珪素基板のエピタキシャル層上に形成されたマスク等の上層膜が割れる場合があった。たとえば、イオン注入を阻止すべき領域上を覆っている上層膜としての二酸化珪素層に割れが生じると、該イオン注入を阻止すべき領域に意図しないイオン注入が行われる。この場合、炭化珪素半導体装置の電気特性不良が引き起こされるという問題があった。
　本発明は上記のような課題を解決するためになされたものである。本発明の主たる目的は、炭化珪素基板上に形成された上層膜に割れが発生するリスクを低減することができる炭化珪素半導体装置の製造方法を提供することである。
　本発明に係る炭化珪素半導体装置の製造方法は、エピタキシャル層が形成されている炭化珪素基板を準備する工程と、エピタキシャル層上に上層膜を成膜する工程と、炭化珪素基板の外周部において上層膜の少なくとも一部を除去するとともに、上層膜をパターニングする工程とを備える。
　本発明によれば、炭化珪素基板上に形成された上層膜に割れが発生するリスクを低減することができる炭化珪素半導体装置の製造方法を提供できる。
本発明の実施の形態に係る炭化珪素基板を説明するための平面図である。 図１中の線分ＩＩ－ＩＩから見た断面図である。 本発明の実施の形態に係る炭化珪素半導体装置を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法のフローチャートである。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための平面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法の変形例を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法の変形例を説明するための断面図である。
　以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
　はじめに、本発明の実施の形態の概要について列挙する。
　（１）実施の形態に係る炭化珪素半導体装置の製造方法は、エピタキシャル層８１が形成されている炭化珪素基板１０を準備する工程（Ｓ１０）と、エピタキシャル層８１上に上層膜（二酸化珪素層６３、層間絶縁膜９３）を成膜する工程（Ｓ２０，Ｓ９０）と、炭化珪素基板１０の外周部において上層膜（二酸化珪素層６３、層間絶縁膜９３）の少なくとも一部を除去するとともに、上層膜（二酸化珪素層６３、層間絶縁膜９３）をパターニングする工程（Ｓ３０，Ｓ１００）とを備える。
　このように本実施の形態に係る炭化珪素半導体装置の製造方法によれば、パターニングする工程（Ｓ３０，Ｓ１００）において、炭化珪素基板１０の外周部において上層膜（二酸化珪素層６３、層間絶縁膜９３）の少なくとも一部を除去した（（工程（Ｓ３１），工程（Ｓ１０１））後に上層膜をパターニングする（（工程（Ｓ３２），工程（Ｓ１０２））、または除去すると同時に上層膜をパターニングする。ここで、「少なくとも一部を除去する」とは、炭化珪素基板１０の第４の主面１０ａ内において上層膜を部分的に除去すること、および炭化珪素基板１０の厚み方向において上層膜の膜厚を減じることのいずれの意味も含んでいる。たとえば炭化珪素基板１０の外周部においてエピタキシャル層８１上に段差部２等の異常が部分的に生じている場合には、外周部において少なくとも該段差部２上に形成された上層膜が除去されてもよい。また、このとき段差部２上に形成された上層膜の膜厚が減じられて、段差部２上に上層膜の一部が残存していてもよい。
　段差部２上に形成された上層膜（二酸化珪素層６３、層間絶縁膜９３）が完全に除去される場合には、炭化珪素基板１０の中心１０ｐ側に形成された上層膜に応力が加えられた場合にも段差部２に起因した割れの発生を抑制することができる。また、段差部２上に形成された上層膜の膜厚が減じられて段差部２上に上層膜の一部が残存する場合であっても、炭化珪素基板の外周部において上層膜が厚く形成された状態でパターニングされる従来の炭化珪素半導体装置の製造方法と比べて、炭化珪素基板１０の段差部２上に形成された上層膜に加えられる応力を低減することができる。そのため、上層膜に該段差部２を起点とした割れが生じることを抑制することができる。
　（２）実施の形態に係る炭化珪素半導体装置の製造方法において、パターニングする工程（Ｓ３０，Ｓ１００）では、炭化珪素基板１０の外周部において上層膜（二酸化珪素層６３、層間絶縁膜９３）の少なくとも一部を除去（（工程（Ｓ３１），工程（Ｓ１０１））した後、上層膜（二酸化珪素層６３、層間絶縁膜９３）をパターニング（（工程（Ｓ３２），工程（Ｓ１０２））をしてもよい。このようにすれば、パターニング工程（Ｓ３２，Ｓ１０２）時において上層膜に応力が加えられても、該上層膜は段差部２と直接接触していないか、あるいは上層膜が段差部２と接触していても、接触している上層膜の膜厚は炭化珪素基板１０の中心１０ｐ側に形成された上層膜の膜厚と比べて薄い。そのため、上層膜に段差部２を起点とした割れが生じるリスクを低減することができる。
　（３）実施の形態に係る炭化珪素半導体装置の製造方法において、パターニングする工程（Ｓ３０，Ｓ１００）では、上層膜（二酸化珪素層６３、層間絶縁膜９３）のパターニングと、炭化珪素基板１０の外周部における上層膜の少なくとも一部の除去とが１つの工程として実施されてもよい。つまり、上層膜のパターニングをすると同時に、炭化珪素基板１０の外周部において上層膜の少なくとも一部を除去してもよい。このようにしても、炭化珪素基板１０の外周部において上層膜が厚く形成された状態でパターニングされる従来の炭化珪素半導体装置の製造方法と比べて、炭化珪素基板１０の外周部に形成された上層膜に加えられる応力を低減することができる。そのため、たとえば炭化珪素基板１０の外周部においてエピタキシャル層８１上に段差部等の異常が生じている場合にも、上層膜に段差部２を起点とした割れが生じるリスクを低減することができる。
　（４）実施の形態に係る炭化珪素半導体装置の製造方法において、パターニングする工程（Ｓ３０，Ｓ１００）では、炭化珪素基板１０の外周部においてエピタキシャル層８１に段差部が形成されている領域上の上層膜（二酸化珪素層６３、層間絶縁膜９３）を除去してもよい。このようにすれば、上層膜をパターニングする際（Ｓ３２，Ｓ１０２）において炭化珪素基板１０上に形成された上層膜に応力が加えられても、上層膜は段差部２と直接接触していないため、該上層膜に段差部２を起点とした割れが生じるリスクを低減することができる。
　（５）実施の形態に係る炭化珪素半導体装置の製造方法において、パターニングする工程（Ｓ３０，Ｓ１００）では、炭化珪素基板１０の外周部の全周に渡って上層膜（二酸化珪素層６３、層間絶縁膜９３）を除去してもよい。このようにすれば、たとえば炭化珪素基板１０の外周部においてエピタキシャル層８１上に段差部２等の異常が生じている場合にも、段差部２と炭化珪素基板１０の中心１０ｐ側に形成された（素子形成領域上の）上層膜とが接触することを防ぐことができる。また、炭化珪素基板１０の外周部において上層膜が厚く形成された状態でパターニングされる従来の炭化珪素半導体装置の製造方法と比べて、炭化珪素基板１０の中心部１０ｐ側に形成された上層膜に加えられる応力を低減することができる。そのため、上層膜に割れが生じるリスクを低減することができる。
　（６）実施の形態に係る炭化珪素半導体装置の製造方法において、パターニングする工程（Ｓ３０，Ｓ１００）では、炭化珪素基板１０の外周端部から中心側に０．３ｍｍ以上３ｍｍ以下の幅で上層膜（二酸化珪素層６３、層間絶縁膜９３）が除去されてもよい。このようにすれば、たとえば炭化珪素基板１０の外周部においてエピタキシャル層８１上に段差部等の異常が生じている場合にも、段差部２と炭化珪素基板１０の中心１０ｐ側に形成された（素子形成領域上の）上層膜とが接触することを防ぐことができる。この結果、上層膜に割れが生じるリスクを低減することができる。また、炭化珪素基板において、十分に広い領域で上層膜のパターンを形成することができるため、炭化珪素半導体装置を形成することができる領域（素子形成領域）を十分に広くとることができる。
　（７）実施の形態に係る炭化珪素半導体装置の製造方法では、上層膜（二酸化珪素層６３、層間絶縁膜９３）は二酸化珪素で構成されていてもよい。この場合、たとえば二酸化珪素からなる上層膜をマスクとしてエピタキシャル層８１に不純物領域をイオン注入する場合にも、上層膜に割れが生じている箇所からの意図しないイオン注入を防ぐことができる。この結果、炭化珪素半導体装置１００の歩留まり低下を抑制することができる。
　（８）実施の形態に係る炭化珪素半導体装置の製造方法において、炭化珪素基板１０は、外径が１００ｍｍ以上であってもよい。このように、炭化珪素基板１０の外径が１００ｍｍ以上の場合であっても、本発明の実施の形態に係る炭化珪素半導体装置の製造方法によれば、該炭化珪素基板１０上に形成された上層膜に割れが生じるリスクを低減することができる。
　発明者らは炭化珪素基板上に形成された上層膜としての二酸化珪素層が割れる原因について鋭意研究の結果、以下の知見を得て本発明に想到した。まず、二酸化珪素層の割れの問題は、炭化珪素基板のサイズ（外径）と上層膜（二酸化珪素層）の膜厚とに依存している。二酸化珪素層の割れは、炭化珪素基板のサイズが１００ｍｍ未満の場合ほとんど発生しなかったが、特に炭化珪素基板のサイズが１００ｍｍ以上であると発生し、炭化珪素基板のサイズが１５０ｍｍ以上であると特に顕著に発生する。また、炭化珪素基板のサイズが１００ｍｍ以上の場合には、二酸化珪素層の膜厚が０．５μｍ以上と厚い場合に発生する。
　一方で、エピタキシャル層上に二酸化珪素層が形成された直後には二酸化珪素層の割れは生じていない。調査の結果、二酸化珪素層の割れは、二酸化珪素層をマスクとしてイオン注入を行うために二酸化珪素層をパターニングしてマスクとして加工した後に発生することが分かった。このとき、二酸化珪素層の割れは、外周部から伸びていた。
　ここで、炭化珪素単結晶基板上に形成された炭化珪素エピタキシャル層では、炭化珪素エピタキシャル層の外周端部において段差部が形成される。該段差部の高さ（炭化珪素エピタキシャル層の中央部での上面に対する段差部の最高点までの高さ）は、１μｍ以上５０μｍ以下である。つまり、外周部においてエピタキシャル層上に形成された二酸化珪素層は、上記段差部の上に形成されている。さらに、二酸化珪素層には、二酸化珪素と炭化珪素との熱膨張係数の違いに起因した応力が発生する。そのため、二酸化珪素層のパターニングなどの工程が実施されることによって二酸化珪素層内の応力が顕在化し、あるいは大きな応力が発生し、二酸化珪素層の割れが発生すると推測される。また、上記応力の効果は炭化珪素基板のサイズや上層膜の厚さに比例して顕著になると考えられるため、炭化珪素基板のサイズが１００ｍｍ以上であって二酸化珪素層の膜厚が０．５μｍ以上と厚い場合には、上記応力によって当該段差部を起点とする割れが生じやすいと考えられる。
　以上の知見から、上述のように、炭化珪素基板の外周部において、エピタキシャル層に形成された段差部上に形成されている二酸化珪素層を、該二酸化珪素層が形成された状態でパターニング処理を実施する前、またはパターニング処理と同時に除去することにより、二酸化珪素層の割れが段差部を起点として段差部の伸長する方向に延びるように生じるリスクを低減することができると考えられる。
　また、上層膜を構成する材料は二酸化珪素に限られず、炭化珪素と熱膨張係数の異なる材料であれば同様の効果を奏することができると考えられる。
　次に、本実施の形態の詳細について説明する。
　まず、図１および図２を参照して、実施の形態１に係る炭化珪素半導体装置の製造方法に用いられる、炭化珪素基板１０の構成について説明する。実施の形態１に係る炭化珪素基板１０は、炭化珪素単結晶基板８０と、炭化珪素エピタキシャル層８１とを主に有している。炭化珪素単結晶基板８０は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる。炭化珪素単結晶基板８０は、たとえば窒素などの不純物元素を含んでおり、炭化珪素単結晶基板８０の導電型はｎ型（第１導電型）である。炭化珪素単結晶基板８０に含まれる窒素などの不純物の濃度は、たとえば１×１０１８ｃｍ－３程度以上１×１０１９ｃｍ－３程度以下である。炭化珪素単結晶基板８０は、第１の主面８０ａと、第１の主面８０ａと反対側の第２の主面８０ｂと、第１の主面８０ａと第２の主面８０ｂとを繋ぐ第１の側端部８０ｅとを有している。第１の側端部８０ｅは、面取り加工された面であり、断面視（第１の主面に平行な方向の視野）において外周方向に凸となる曲率を有する部分である。第１の主面８０ａは、たとえば｛０００１｝面であってもよいし、｛０００１｝面から１０°以下程度オフした面であってもよいし、｛０００１｝面から０．２５°以下程度オフした面であってもよい。言い換えれば、第１の主面８０ａは、たとえば（０００１）面または（０００－１）面であってもよいし、（０００１）面または（０００－１）面から１０°以下程度オフした面であってもよいし、（０００１）面または（０００－１）面から０．２５°以下程度オフした面であってもよい。
　炭化珪素エピタキシャル層８１は、炭化珪素単結晶基板８０の第１の主面８０ａ上に接して設けられている。炭化珪素エピタキシャル層８１の厚みは、たとえば５μｍ以上４０μｍ以下程度である。炭化珪素エピタキシャル層８１は、たとえば窒素などの不純物元素を含んでおり、炭化珪素エピタキシャル層８１の導電型はｎ型である。炭化珪素エピタキシャル層８１の不純物濃度は、炭化珪素単結晶基板８０の不純物濃度よりも低くてもよい。炭化珪素エピタキシャル層８１の不純物濃度は、たとえば１×１０１５ｃｍ－３程度以上１×１０１６ｃｍ－３程度以下である。炭化珪素エピタキシャル層８１は、第１の主面８０ａに接する第３の主面１０ｂと、第３の主面１０ｂと反対側の第４の主面１０ａとを有している。
　図１を参照して、平面視（第４の主面１０ａの法線方向の視野）において、炭化珪素基板１０の幅Ｄの最大値は１００ｍｍ以上である。好ましくは、炭化珪素基板１０の幅Ｄの最大値は１５０ｍｍ以上である。炭化珪素基板１０は略円形である。炭化珪素基板１０は、たとえば｛１０－１０｝面に＜１１－２０＞方向に設けられているオリエンテーションフラット部ＯＦを有していてもよい。
　図２を参照して、炭化珪素エピタキシャル層８１の外周部には、複数の段差部２が形成されている。段差部２は、炭化珪素基板１０の外周端部８１ｔから中心１０ｐ側に向かって伸長するように形成されている。段差部２は、第４の主面１０ａ上において、たとえば炭化珪素基板８０の径方向に沿った方向に５０μｍ以上３０００μｍ以下程度の長さ（Ｌ１：図２参照）を有しており、典型的な例では３００μｍ程度である。なお、第４の主面１０ａ上において段差部２が延びる方向（外周端部８１ｔから中心１０ｐ側に向かう方向）は、炭化珪素基板８０の径方向（外周端部８１ｔから中心１０ｐに向かう方向）とほとんど等しい。図１を参照して、典型的には、段差部２は、第４の主面１０ａの図中下側であるオリエンテーションフラット部ＯＦ側および第４の主面１０ａの図中左側である第１の部分Ｐ１側に主に形成され、当該第１の部分Ｐ１と反対側の第２の部分Ｐ２側においてはほとんど形成されていない。段差部２は、炭化珪素基板１０の厚み方向（第４の主面１０ａに垂直な方向）において、たとえば第４の主面１０ａに対して１μｍ以上５０μｍ以下程度の高さ（ｈ１：図２参照）を有している。なお、段差部２は、走査型電子顕微鏡（ＳＥＭ）像で観察すると、凹凸状に観察される。
　次に、図３を参照して、実施の形態１に係る炭化珪素半導体装置１００について説明する。本実施の形態においては、炭化珪素半導体装置１００はＭＯＳＦＥＴである。炭化珪素半導体装置１００は、上述した本実施の形態に係る炭化珪素基板１０と、ゲート絶縁膜９１と、ゲート電極９２と、ソース電極９４と、ドレイン電極９８とを主に備える。炭化珪素基板１０は、上述のように、炭化珪素単結晶基板８０と、炭化珪素エピタキシャル層８１とを含み、炭化珪素エピタキシャル層８１は、ｐ型ボディ領域８２と、ｎ型ソース領域８３と、ｐ型コンタクト領域８４とを主に有する。エピタキシャル層８１（ｎ型ドリフト領域８５）は、導電型がｎ型を有するエピタキシャル層であり、炭化珪素単結晶基板８０の主面８０ａ上に形成されている。ｐ型ボディ領域８２は、導電型がｐ型であり、ｎ型ドリフト領域８５上に設けられている。ｎ型ソース領域８３は導電型がｎ型であり、ｐ型ボディ領域８２によってｎ型ドリフト領域８５から隔てられるようにｐ型ボディ領域８２上に設けられている。ｐ型コンタクト領域８４は導電型がｐ型であり、ｐ型ボディ領域８２やソース電極９４に接続されている。
　ゲート絶縁膜９１は、トレンチＴＲの壁面ＳＷおよび底部ＢＴの各々を覆っている。ゲート電極９２はゲート絶縁膜９１上に設けられている。ソース電極９４は、ｎ型ソース領域８３およびｐ型コンタクト領域８４の各々に接している。ソース配線９５はソース電極９４に接している。ソース配線９５は、たとえばアルミニウム層である。層間絶縁膜９３はゲート電極９２とソース配線９５との間を絶縁している。ドレイン電極９８（裏面電極）は炭化珪素単結晶基板８０に接して配置されている。
　次に、図４を参照して、実施の形態１に係る炭化珪素半導体装置の製造方法について説明する。まず、エピタキシャル層を有する炭化珪素基板を準備する工程（Ｓ１０）が実施される。具体的には、図５および図６を参照して、まず、たとえばポリタイプが４Ｈである単結晶炭化珪素からなるインゴット（図示しない）をスライスすることにより、導電型がｎ型の炭化珪素単結晶基板８０が準備される。炭化珪素単結晶基板８０は、たとえば窒素などの不純物が含む。炭化珪素単結晶基板８０に含まれる窒素などの不純物の濃度は、たとえば１×１０１８ｃｍ－３程度以上１×１０１９ｃｍ－３程度以下である。炭化珪素単結晶基板８０は、第１の主面８０ａと、第１の主面８０ａと反対側の第２の主面８０ｂと、第１の主面８０ａと第２の主面８０ｂとを繋ぐ第１の側端部８０ｅとを有している。
　図５を参照して、平面視において、炭化珪素単結晶基板８０は第１の主面８０ａの中心８０ｐを有している。第１の主面８０ａが円の場合、中心８０ｐは円の中心である。第１の主面が円でない場合、中心８０ｐは炭化珪素単結晶基板８０の重心を通り、かつ第１の主面８０ａの法線と平行な線と、第１の主面８０ａとの交点のことである。第１の主面８０ａは、たとえば｛０００１｝面であってもよいし、｛０００１｝面から１０°以下程度オフした面であってもよいし、｛０００１｝面から０．２５°以下程度オフした面であってもよい。炭化珪素単結晶基板８０の第１の主面８０ａの幅Ｄの最大値は１００ｍｍ以上である。好ましくは、第１の主面８０ａの幅Ｄの最大値は１５０ｍｍ以上である。
　次に、炭化珪素エピタキシャル層８１を形成する。具体的には、図７を参照して、炭化珪素エピタキシャル層８１は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、炭化珪素単結晶基板８０の第１の主面８０ａおよび第１の側端部８０ｅに接して形成される。炭化珪素エピタキシャル層８１は、第１の主面８０ａに接する第３の主面１０ｂと、第３の主面１０ｂと反対側の第４の主面１０ａと、第３の主面１０ｂと第４の主面１０ａとを繋ぐ第２の側端部８１ｅとを有している。
　より具体的には、まず炭化珪素単結晶基板８０がチャンバ内に配置された後、炭化珪素単結晶基板がたとえば１５００℃以上１７００℃以下の温度に昇温される。その後、炭化珪素原料ガスがチャンバ内に導入される。炭化珪素原料ガスは、たとえばシランと、プロパンと、窒素と、アンモニアとを含むガスである。これにより、炭化珪素単結晶基板８０の第１の主面８０ａ上に炭化珪素エピタキシャル層８１が形成される。このとき、図１を参照して、平面視において、エピタキシャル層８１の第４の主面１０ａの第２の側端部８１ｅ付近には複数の段差部２が形成される。図２を参照して、段差部２は、第４の主面１０ａ上において、たとえば外周端部８１ｔから中心１０ｐ側に向かう方向に５０μｍ以上３０００μｍ以下程度の長さを有しており、典型的な例では３００μｍ程度である。段差部２は、炭化珪素基板１０の厚み方向（第４の主面１０ａに垂直な方向）において、たとえば第４の主面１０ａに対して１μｍ以上５０μｍ以下程度の高さを有している。
　次に、エピタキシャル層８１において、ｐ型ボディ領域およびｎ型ドリフト領域を形成する工程が実施される。具体的には、ｐ型ボディ領域８２（図３参照）を形成するために、ｎ型ドリフト領域８５（図３参照）の第４の主面１０ａの全面に対して、たとえばアルミニウム（Ａｌ）などの、ｐ型を付与するための不純物がイオン注入される。またｎ型ソース領域８３を形成するため、第４の主面１０ａの全面に対して、たとえばリン（Ｐ）などの、ｎ型を付与するための不純物がイオン注入される。なおイオン注入の代わりに、不純物の添加をともなうエピタキシャル成長が用いられてもよい。
　次に、図８を参照して、エピタキシャル層８１上に、二酸化珪素層６３を形成する工程（Ｓ２０）が実施される。二酸化珪素層６３を構成する材料は、たとえば二酸化珪素である。二酸化珪素層６３は、エピタキシャル層８１上に、たとえば二酸化珪素層６１と、ポリシリコン層６２とを介して積層するように設けられている。具体的には、炭化珪素エピタキシャル層８１の第４の主面１０ａおよび第２の側端部８１ｅと、段差部２とに接して二酸化珪素層６１が形成される。次に、二酸化珪素層６１上にポリシリコン層６２が形成された後、該ポリシリコン層６２上に二酸化珪素層６３が形成される。二酸化珪素層６１，６３およびポリシリコン層６２は、たとえばＣＶＤ法により形成される。炭化珪素単結晶基板８０の中心８０ｐ側に位置する領域上における二酸化珪素層６３の厚みは、たとえば０．８μｍ以上２０μｍ以下である。好ましくは、二酸化珪素層６３の厚みは、たとえば１．０μｍ以上２．２μｍ以下である。このとき、ポリシリコン層６２の厚みは、たとえば０．０１μｍ以上０．５μｍ以下、二酸化珪素層６１の厚みは、たとえば０．０１μｍ以上０．２μｍ以下としてもよい。
　次に、図９～図１１を参照して、炭化珪素基板１０の外周部において二酸化珪素層６３の少なくとも一部を除去するとともに、二酸化珪素層６３をパターニングする工程（Ｓ３０）が実施される。本工程（Ｓ３０）では、まず炭化珪素基板１０の外周部において、二酸化珪素層６３を除去する工程（Ｓ３１）が実施される。具体的には、炭化珪素基板１０のＯＦを除く外周部の全周にわたって、外周端部８１ｔから中心１０ｐ側に距離Ｌ２だけ内側の位置までの領域における二酸化珪素層６３が露出するようにマスク層４０がフォトリソグラフィーにより形成される。該距離Ｌ２は、段差部２の長さＬ１よりも長い方が好ましく、たとえば０．３ｍｍ以上３ｍｍ以下である。次に、マスク層４０に覆われていない、外周端部８１ｔから中心１０ｐ側に距離Ｌ２だけ内側の位置までの領域に形成されている二酸化珪素層６３がエッチングされる。エッチングの方法としては、たとえばドライエッチングを用いることができ、より具体的には誘導結合プラズマ反応性イオンエッチング（ＩＣＰ－ＲＩＥ）を用いることができる。これにより、段差部２上に形成されていた二酸化珪素層６３が除去される。このとき、外周端部８１ｔから中心１０ｐ側に距離Ｌ２だけ内側に位置する領域において、ポリシリコン層６２の一部も除去してもよい。また、ポリシリコン層６２および二酸化珪素層６１を完全に除去してもよい。なお、図１２は、このとき炭化珪素基板１０の中心１０ｐ側において半導体装置が形成される領域（素子形成領域）の断面図である。該素子形成領域上に形成された二酸化珪素層６３は本工程（Ｓ３１）においては加工されていない。
　次に、図１３を参照して、ｐ型コンタクト領域８４が形成されることになる位置に対応した開口を有するように、二酸化珪素層６３およびポリシリコン層６２をパターニングする工程（Ｓ３２）が実施される。具体的には、まず二酸化珪素層６３上にｐ型コンタクト領域８４が形成されることになる位置に対応した開口を有するレジスト層（図示せず）がフォトリソグラフィーにより形成される。次に、二酸化珪素層６３およびポリシリコン層６２がエッチングされることにより、二酸化珪素層６３で構成されるイオン注入用マスクが形成される。エッチングの方法としては、たとえばドライエッチングであり、より具体的には誘導結合プラズマ反応性イオンエッチング（ＩＣＰ－ＲＩＥ）を用いることができる。このとき、本工程（Ｓ３２）を二段階で行ってもよい。具体的には、ポリシリコン層６２の一部が、ｐ型コンタクト領域８４が形成されることになる位置に残存するように、二酸化珪素層６３およびポリシリコン層６２がドライエッチングされてもよい。その後、残存しているポリシリコン層６２が、たとえばドライエッチングで除去されることにより、当該位置には二酸化珪素層６１が表出する。本工程（Ｓ３２）が終了した時点において、段差部２に起因した二酸化珪素層６３の割れの発生は抑制されている。ここで、二酸化珪素層６３を緻密化するための熱処理が行われてもよい。二酸化珪素層６３を緻密化するための熱処理は、二酸化珪素層６３を窒素雰囲気中で８５０℃の温度で３０分間保持することにより行われる。熱処理が行われた後においても、段差部２に起因した二酸化珪素層６３の割れの発生は抑制されている。
　次に、イオン注入工程（Ｓ４０）が実施される。図１４を参照して、上記二酸化珪素層６３を用いたイオン注入により、ｐ型コンタクト領域８４が形成される。具体的には、先の工程（Ｓ３２）においてパターニングされた二酸化珪素層６３をイオン注入マスクとして用いて、第４の主面１０ａに対し、たとえばアルミニウム（Ａｌ）などのｐ型を付与するための不純物がイオン注入される。イオン注入後、二酸化珪素層６３（図１３参照）が除去される。このようにして、フォトリソグラフィー法およびイオン注入によって炭化珪素基板１０のｐ型コンタクト領域８４が形成される。イオン注入マスクとして用いた二酸化珪素層６３には割れ等の異常が生じていないため、本工程（Ｓ４０）においてイオン注入により形成される不純物注入領域は、ｐ型コンタクト領域８４として所定の領域のみに形成される。
　次に、不純物を活性化するための熱処理が行われる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
　図１５を参照して、ｎ型ソース領域８３およびｐ型コンタクト領域８４からなる面上に、開口部を有するマスク層４１がフォトリソグラフィー法によって形成される。マスク層４１として、たとえば二酸化珪素などを用いることができる。開口部はトレンチＴＲが形成される位置に対応して形成される。
　次に、凹部形成工程（Ｓ５０）が実施される。具体的には、図１６を参照して、マスク層４１が形成された炭化珪素基板１０をプラズマエッチングすることにより、炭化珪素基板１０の第４の主面１０ａに凹部ＴＱが形成される。マスク層４１の開口部を通じて、炭化珪素基板１０のｎ型ソース領域８３と、ｐ型ボディ領域８２と、ｎ型ドリフト領域８５の一部とがエッチングにより除去されることにより当該凹部ＴＱが形成される。エッチングの方法としては、たとえばドライエッチングであり、より具体的には誘導結合プラズマ反応性イオンエッチング（ＩＣＰ－ＲＩＥ）を用いることができる。たとえば反応ガスとしてＳＦ６またはＳＦ６とＯ２との混合ガスを用いて炭化珪素基板１０の第４の主面１０ａに対してＩＣＰ－ＲＩＥが行われることにより、トレンチＴＲが形成されるべき領域に、炭化珪素基板１０の厚さ方向（図中の縦方向）にほぼ沿った壁面Ａおよび底部Ｂを有する凹部ＴＱが形成される。
　次に、熱エッチング工程が（Ｓ６０）実施される。具体的には、炭化珪素基板１０に形成された凹部ＴＱに対して熱エッチングが行われる。熱エッチング工程では、塩素を含む気体を炉内に供給しながら、炉内において炭化珪素基板１０の凹部ＴＱの壁面Ａが熱エッチングされる。炭化珪素基板１０は炉内においてたとえば１０００℃以上１８００℃以下で２０分程度加熱されることにより、炭化珪素基板１０の凹部ＴＱの壁面Ａがエッチングされる。好ましくは、炭化珪素基板１０の熱エッチングの温度は８００℃以上であり、より好ましくは１３００℃以上であり、さらに好ましくは１５００℃以上である。なお、二酸化珪素から作られたマスク層４１は、炭化珪素に対する選択比が極めて大きいので、炭化珪素の熱エッチング中に実質的にエッチングされない。
　図１７に示すように、上記の熱エッチング工程を実施することにより、凹部ＴＱの壁面Ａおよび底部Ｂがたとえば２ｎｍ以上０．１μｍ程度エッチングされる。この結果、炭化珪素基板１０上に壁面ＳＷおよび底部ＢＴから形成されるトレンチＴＲが形成される。壁面ＳＷは、面方位｛０－３３－８｝を有する面（特殊面）を含んでいる。次に、マスク層４１がエッチングなど任意の方法により除去される。トレンチＴＲは、側面である壁面ＳＷと壁面ＳＷに連接する底部ＢＴとにより形成されている。底部ＢＴは面であっても構わないし、線であっても構わない。底部ＢＴが線である場合、トレンチＴＲの形状は断面視においてＶ型となる。
　次に、ゲート絶縁膜形成工程（Ｓ７０）が実施される。具体的には、図１８を参照して、上述した凹部ＴＱの壁面Ａを熱エッチングすることによりトレンチＴＲを形成した後、トレンチＴＲの壁面ＳＷに接してゲート絶縁膜９１が形成される。よりトレンチＴＲの壁面ＳＷおよび底部ＢＴの各々を覆い、ｎ型ドリフト領域８５、ｐ型ボディ領域８２、ｎ型ソース領域８３およびｐ型コンタクト領域８４と接するゲート絶縁膜９１が形成される。ゲート絶縁膜９１は二酸化珪素からなり、たとえば熱酸化により形成され得る。
　ゲート絶縁膜９１の形成後に、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。具体的には、たとえば、ゲート絶縁膜９１が形成された炭化珪素基板１０が、一酸化窒素雰囲気中において温度１１００℃以上１３００℃以下で１時間程度保持される。
　次に、ゲート電極形成工程（Ｓ８０）が実施される。具体的には、図１９を参照して、ゲート絶縁膜９１上にゲート電極９２が形成される。具体的には、トレンチＴＲの内部の領域をゲート絶縁膜９１を介して埋めるように、ゲート絶縁膜９１上にゲート電極９２が形成される。ゲート電極９２の形成は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰとによって行い得る。
　次に、層間絶縁膜形成工程（Ｓ９０）が実施される。具体的には、図２０を参照して、まず、ゲート電極９２の露出面を覆うように、ゲート絶縁膜９１およびゲート電極９２上に層間絶縁膜９３が形成される。層間絶縁膜９３の厚みは、たとえば０．１μｍ以上２０μｍ以下であり、好ましくは０．３μｍ以上２．０μｍ以下である。
　次に、層間絶縁膜９３をパターニングする工程（Ｓ１００）が実施される。具体的には、上述した工程（Ｓ３１）において炭化珪素基板１０の外周部における二酸化珪素層６３を除去した手順と同様の手順で、段差部２上に形成された層間絶縁膜９３が除去される（工程（Ｓ１０１））。
　次に、ソース電極９４が形成されることになる位置に対応した開口を有するように、層間絶縁膜９３がパターニングされる（工程（Ｓ１０２））。具体的には、ソース電極９４が形成されることになる位置に対応した開口を有するレジスト層（図示せず）が層間絶縁膜９３上にフォトリソグラフィーにより形成される。次に、層間絶縁膜９３およびゲート絶縁膜９１がエッチングされることにより、ソース電極９４が形成されることになる位置に対応した開口部が層間絶縁膜９３およびゲート絶縁膜９１に形成される。この開口部により、第４の主面１０ａ上においてｎ型ソース領域８３およびｐ型コンタクト領域８４の各々が露出される。エッチングの方法としては、たとえばドライエッチングを用いることができ、より具体的には誘導結合プラズマ反応性イオンエッチング（ＩＣＰ－ＲＩＥ）を用いることができる。
　次に、ソース電極形成工程（Ｓ１１０）が実施される。第４の主面１０ａ上においてｎ型ソース領域８３およびｐ型コンタクト領域８４の各々に接するソース電極９４が形成される。具体的には、スパッタリングにより、たとえばＴｉ、ＡｌおよびＳｉを含む金属膜が、ｎ型ソース領域８３およびｐ型コンタクト領域８４の各々に接して形成される。次に、当該金属膜が形成された炭化珪素基板１０を１０００℃程度でアニールすることにより、当該金属膜が合金化し、炭化珪素基板１０とオーミック接合するソース電極９４が形成される。同様に、炭化珪素単結晶基板８０の第２の主面８０ｂにドレイン電極９８が形成されてもよい。
　再び図３を参照して、ソース電極９４および層間絶縁膜９３に接するようにソース配線９５が形成される。ソース配線９５として、たとえばＴｉ／Ａｌ層が用いられる。以上により、炭化珪素半導体装置１００が完成する。
　次に、本実施の形態に係る炭化珪素半導体装置の製造方法の作用効果について説明する。
　実施の形態に係る炭化珪素基板の製造方法によれば、炭化珪素基板の外周部において炭化珪素エピタキシャル層８１上に形成された二酸化珪素層６３は、イオン注入マスクとしてパターニングされる前に除去される。つまり、エピタキシャル層８１上に段差部２が形成されている場合にも、段差部２上において形成された二酸化珪素層６３は、イオン注入マスクとしてパターニングされる前に除去される。そのため、二酸化珪素層６３がパターニングされる際に二酸化珪素層６３内に生じる応力によって、二酸化珪素層６３に該段差部を起点とした割れが生じることを抑制することができる。
　また、段差部２は、第４の主面１０ａ上において、たとえば外周端部８１ｔから中心１０ｐ側に向かう方向に５０μｍ以上３０００μｍ以下程度の長さを有しており、典型的な例では３００μｍ程度である。そのため、工程（Ｓ３１）において、外周端部８１ｔから中心１０ｐ側に向かう方向に０．３ｍｍ以上３．０ｍｍ以下の位置に形成されている二酸化珪素層６３を除去することにより、段差部２上に形成されている二酸化珪素層６３を除去することができる。そのため、工程（Ｓ３０）において炭化珪素基板のエピタキシャル層８１上に形成されている二酸化珪素層６３は、段差部２から完全に独立しているため、段差部２を起点とした二酸化珪素層６３の割れを抑制することができる。
　さらに、炭化珪素基板の外周部において炭化珪素エピタキシャル層８１上に形成された層間絶縁膜９３についても、二酸化珪素層６３と同様に、パターニングされる前に除去される。そのため、層間絶縁膜９３がパターニングされる際に上層間絶縁膜９３内に生じる応力によって、層間絶縁膜９３に該段差部を起点とした割れが生じることを抑制することができる。
　本実施の形態においては、炭化珪素基板８０の外周部上に形成されている二酸化珪素層６３および層間絶縁膜９３は完全に除去されるが、これに限られるものではない。二酸化珪素層６３がパターニングされる前に、二酸化珪素層６３の膜厚がたとえば１ｎｍ以上８００ｎｍ以下程度の膜厚にまで減じられてもよい。このようにしても、炭化珪素基板１０の外周部においてエピタキシャル層８１に段差部２が形成された場合において、二酸化珪素層６３をパターニングした後に二酸化珪素層６３の割れが生じるリスクを低減することができる。同様に、層間絶縁膜９３がパターニングされる前に、層間絶縁膜９３がたとえば１ｎｍ以上８００ｎｍ以下程度の膜厚にまで減じられてもよい。このようにしても、炭化珪素基板１０の外周部においてエピタキシャル層８１に段差部２が形成された場合において、層間絶縁膜９３の割れが生じるリスクを低減することができる。
　また、本実施の形態においては、炭化珪素基板１０の外周部において炭化珪素エピタキシャル層８１上に形成された二酸化珪素層６３および層間絶縁膜９３は、イオン注入マスクあるいは層間絶縁膜としてパターニングされる前に除去されるが、パターニングされるときに併せて同時に除去されてもよい。たとえば、図２１を参照して、まず、炭化珪素基板１０のＯＦを除く外周部の全周にわたって外周端部８１ｔから中心１０ｐ側に距離Ｌ２だけ内側までの領域に位置する二酸化珪素層６３が露出しており、かつｐ型コンタクト領域８４が形成されることになる位置に対応した開口部を有するマスクがフォトリソグラフィーにより形成される。次に、図２２を参照して、該マスクから表出した二酸化珪素層６３が、たとえばドライエッチングによって除去される。このようにしても、炭化珪素基板１０の外周部において二酸化珪素層６３が厚く形成された状態でパターニングされる従来の炭化珪素半導体装置の製造方法と比べて、炭化珪素基板１０の中心部１０ｐ側に形成された二酸化珪素層６３に加えられる応力を低減することができる。そのため、二酸化珪素層６３に割れが生じるリスクを低減することができる。
　また、本実施の形態においては、炭化珪素半導体装置１００は縦型のＭＯＳＦＥＴとして構成されているが、これに限られるものではない。炭化珪素半導体装置は、たとえば横型のＭＯＳＦＥＴでもよい。この場合には、たとえば各不純物注入領域を形成する際に、本実施の形態における工程（Ｓ２０）～工程（Ｓ４０）を繰り返し実施してもよい。また、炭化珪素半導体装置は、トレンチ型のＭＯＳＦＥＴでもよいし、プレナー型のＭＯＳＦＥＴであってもよい。炭化珪素半導体装置は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）やＳＢＤ（Ｓｃｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ　Ｄｉｏｄｅ）などであってもよい。
　以上のように本発明の実施の形態について説明を行ったが、上述の実施の形態を様々に変形することも可能である。また、本発明の範囲は上述の実施の形態に限定されるものではない。本発明の範囲は、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更を含むことが意図される。
　本発明は、炭化珪素エピタキシャル層を有する大口径の炭化珪素基板を用いた炭化珪素半導体装置の製造方法に特に有利に適用される。
　２　段差部、１０　炭化珪素基板、１０ａ　第４の主面、１０ｂ　第３の主面、１０ｐ，８０ｐ　中心、４０，４１　マスク層、６１，６３　二酸化珪素層、６２　ポリシリコン層、８０　単結晶基板、８０ａ　第１の主面、８０ｂ　第２の主面、８０ｅ　第１の側端部、８１　エピタキシャル層、８１ｅ　第２の側端部、８１ｔ　外周端部、８２　ｐ型ボディ領域、８３　ｎ型ソース領域、８４　ｐ型コンタクト領域、８５　ｎ型ドリフト領域、９１　ゲート絶縁膜、９２　ゲート電極、９３　層間絶縁膜、９４　ソース電極、９５　ソース配線、９８　ドレイン電極、１００　炭化珪素半導体装置。

Claims (8)

  1. 　エピタキシャル層が形成されている炭化珪素基板を準備する工程と、
    　前記エピタキシャル層上に上層膜を成膜する工程と、
    　前記炭化珪素基板の外周部において前記上層膜の少なくとも一部を除去するとともに、前記上層膜をパターニングする工程とを備える、炭化珪素半導体装置の製造方法。
  2. 　前記パターニングする工程では、前記炭化珪素基板の外周部において前記上層膜の少なくとも一部を除去した後、前記上層膜をパターニングする、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 　前記パターニングする工程では、前記上層膜のパターニングと、前記炭化珪素基板の外周部における前記上層膜の少なくとも一部の除去とが１つの工程として実施される、請求項１に記載の炭化珪素半導体装置の製造方法。
  4. 　前記パターニングする工程では、前記外周部において前記エピタキシャル層に段差部が形成されている領域上の前記上層膜の少なくとも一部を除去する、請求項１～３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  5. 　前記パターニングする工程では、前記外周部の全周に渡って前記上層膜を除去する、請求項１～４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  6. 　前記パターニングする工程において、前記上層膜の少なくとも一部が除去される領域は、前記炭化珪素基板の外周端部から中心側に向かう方向での幅が０．３ｍｍ以上３ｍｍ以下の帯状領域である、請求項１～５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  7. 　前記上層膜は二酸化珪素で構成されている、請求項１～６のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  8. 　前記炭化珪素基板は、外径が１００ｍｍ以上である、請求項１～７のいずれか１項に記載の炭化珪素半導体装置の製造方法。
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