JP2014241380A - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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Abstract

【課題】炭化珪素基板上に形成された上層膜に割れが発生するリスクを低減することができる炭化珪素半導体装置の製造方法を提供する。【解決手段】エピタキシャル層が形成されている炭化珪素基板を準備する工程（Ｓ１０）と、エピタキシャル層上に上層膜を成膜する工程（Ｓ２０）と、炭化珪素基板の外周部において上層膜の少なくとも一部を除去するとともに、上層膜をパターニングする工程（Ｓ３０）とを備える。【選択図】図４

Description

本発明は、炭化珪素半導体装置の製造方法に関し、特に、エピタキシャル層を備える炭化珪素基板に対してイオン注入を実施する炭化珪素半導体装置の製造方法に関する。
炭化珪素（ＳｉＣ）は、従来より半導体装置を構成する材料として広く用いられている珪素（Ｓｉ）に比べてバンドギャップが大きいワイドバンドギャップ半導体であり、絶縁破壊電界が大きい。さらに、炭化珪素は珪素と比べて電子飽和速度や熱伝導率が大きいため、パワー半導体装置用の半導体材料として優れた特性を有している。
炭化珪素半導体装置の製造方法において、材料として使用される炭化珪素基板については、たとえば昇華法によって得られた単結晶炭化珪素をウエハ状に切断した後に、側面部の面取りが行われた該単結晶炭化珪素上にエピタキシャル層を形成し、さらに該エピタキシャル層にイオン注入といったプロセスが実施される。エピタキシャル層に対するイオン注入は、たとえば二酸化珪素（ＳｉＯ２）からなるマスクをエピタキシャル層上に形成した後、該マスクを介してイオン注入する。
特開２０１０−６４９１８号公報（特許文献１）には、炭化珪素基板の側面部の面取り加工が行われた炭化珪素単結晶ウエハ上に炭化珪素エピタキシャル層が形成されることが記載されている。
特開２０１０−６４９１８号公報
しかしながら、面取り加工が実施された炭化珪素単結晶上にエピタキシャル層が形成された炭化珪素基板を用いて炭化珪素半導体装置を製造した場合、炭化珪素基板のエピタキシャル層上に形成されたマスク等の上層膜が割れる場合があった。たとえば、イオン注入を阻止すべき領域上を覆っている上層膜としての二酸化珪素層に割れが生じると、該イオン注入を阻止すべき領域に意図しないイオン注入が行われる。この場合、炭化珪素半導体装置の電気特性不良が引き起こされるという問題があった。
本発明は上記のような課題を解決するためになされたものである。本発明の主たる目的は、炭化珪素基板上に形成された上層膜に割れが発生するリスクを低減することができる炭化珪素半導体装置の製造方法を提供することである。
本発明に係る炭化珪素半導体装置の製造方法は、エピタキシャル層が形成されている炭化珪素基板を準備する工程と、エピタキシャル層上に上層膜を成膜する工程と、炭化珪素基板の外周部において上層膜の少なくとも一部を除去するとともに、上層膜をパターニングする工程とを備える。
本発明によれば、炭化珪素基板上に形成された上層膜に割れが発生するリスクを低減することができる炭化珪素半導体装置の製造方法を提供できる。
本発明の実施の形態に係る炭化珪素基板を説明するための平面図である。 図１中の線分ＩＩ−ＩＩから見た断面図である。 本発明の実施の形態に係る炭化珪素半導体装置を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法のフローチャートである。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための平面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法の変形例を説明するための断面図である。 本発明の実施の形態に係る炭化珪素半導体装置の製造方法の変形例を説明するための断面図である。
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
はじめに、本発明の実施の形態の概要について列挙する。
（１）実施の形態に係る炭化珪素半導体装置の製造方法は、エピタキシャル層８１が形成されている炭化珪素基板１０を準備する工程（Ｓ１０）と、エピタキシャル層８１上に上層膜（二酸化珪素層６３、層間絶縁膜９３）を成膜する工程（Ｓ２０，Ｓ９０）と、炭化珪素基板１０の外周部において上層膜（二酸化珪素層６３、層間絶縁膜９３）の少なくとも一部を除去するとともに、上層膜（二酸化珪素層６３、層間絶縁膜９３）をパターニングする工程（Ｓ３０，Ｓ１００）とを備える。
このように本実施の形態に係る炭化珪素半導体装置の製造方法によれば、パターニングする工程（Ｓ３０，Ｓ１００）において、炭化珪素基板１０の外周部において上層膜（二酸化珪素層６３、層間絶縁膜９３）の少なくとも一部を除去した（（工程（Ｓ３１），工程（Ｓ１０１））後に上層膜をパターニングする（（工程（Ｓ３２），工程（Ｓ１０２））、または除去すると同時に上層膜をパターニングする。ここで、「少なくとも一部を除去する」とは、炭化珪素基板１０の第４の主面１０ａ内において上層膜を部分的に除去すること、および炭化珪素基板１０の厚み方向において上層膜の膜厚を減じることのいずれの意味も含んでいる。たとえば炭化珪素基板１０の外周部においてエピタキシャル層８１上に段差部２等の異常が部分的に生じている場合には、外周部において少なくとも該段差部２上に形成された上層膜が除去されてもよい。また、このとき段差部２上に形成された上層膜の膜厚が減じられて、段差部２上に上層膜の一部が残存していてもよい。
段差部２上に形成された上層膜（二酸化珪素層６３、層間絶縁膜９３）が完全に除去される場合には、炭化珪素基板１０の中心１０ｐ側に形成された上層膜に応力が加えられた場合にも段差部２に起因した割れの発生を抑制することができる。また、段差部２上に形成された上層膜の膜厚が減じられて段差部２上に上層膜の一部が残存する場合であっても、炭化珪素基板の外周部において上層膜が厚く形成された状態でパターニングされる従来の炭化珪素半導体装置の製造方法と比べて、炭化珪素基板１０の段差部２上に形成された上層膜に加えられる応力を低減することができる。そのため、上層膜に該段差部２を起点とした割れが生じることを抑制することができる。
（２）実施の形態に係る炭化珪素半導体装置の製造方法において、パターニングする工程（Ｓ３０，Ｓ１００）では、炭化珪素基板１０の外周部において上層膜（二酸化珪素層６３、層間絶縁膜９３）の少なくとも一部を除去（（工程（Ｓ３１），工程（Ｓ１０１））した後、上層膜（二酸化珪素層６３、層間絶縁膜９３）をパターニング（（工程（Ｓ３２），工程（Ｓ１０２））をしてもよい。このようにすれば、パターニング工程（Ｓ３２，Ｓ１０２）時において上層膜に応力が加えられても、該上層膜は段差部２と直接接触していないか、あるいは上層膜が段差部２と接触していても、接触している上層膜の膜厚は炭化珪素基板１０の中心１０ｐ側に形成された上層膜の膜厚と比べて薄い。そのため、上層膜に段差部２を起点とした割れが生じるリスクを低減することができる。
（３）実施の形態に係る炭化珪素半導体装置の製造方法において、パターニングする工程（Ｓ３０，Ｓ１００）では、上層膜（二酸化珪素層６３、層間絶縁膜９３）のパターニングと、炭化珪素基板１０の外周部における上層膜の少なくとも一部の除去とが１つの工程として実施されてもよい。つまり、上層膜のパターニングをすると同時に、炭化珪素基板１０の外周部において上層膜の少なくとも一部を除去してもよい。このようにしても、炭化珪素基板１０の外周部において上層膜が厚く形成された状態でパターニングされる従来の炭化珪素半導体装置の製造方法と比べて、炭化珪素基板１０の外周部に形成された上層膜に加えられる応力を低減することができる。そのため、たとえば炭化珪素基板１０の外周部においてエピタキシャル層８１上に段差部等の異常が生じている場合にも、上層膜に段差部２を起点とした割れが生じるリスクを低減することができる。
（４）実施の形態に係る炭化珪素半導体装置の製造方法において、パターニングする工程（Ｓ３０，Ｓ１００）では、炭化珪素基板１０の外周部においてエピタキシャル層８１に段差部が形成されている領域上の上層膜（二酸化珪素層６３、層間絶縁膜９３）を除去してもよい。このようにすれば、上層膜をパターニングする際（Ｓ３２，Ｓ１０２）において炭化珪素基板１０上に形成された上層膜に応力が加えられても、上層膜は段差部２と直接接触していないため、該上層膜に段差部２を起点とした割れが生じるリスクを低減することができる。
（５）実施の形態に係る炭化珪素半導体装置の製造方法において、パターニングする工程（Ｓ３０，Ｓ１００）では、炭化珪素基板１０の外周部の全周に渡って上層膜（二酸化珪素層６３、層間絶縁膜９３）を除去してもよい。このようにすれば、たとえば炭化珪素基板１０の外周部においてエピタキシャル層８１上に段差部２等の異常が生じている場合にも、段差部２と炭化珪素基板１０の中心１０ｐ側に形成された（素子形成領域上の）上層膜とが接触することを防ぐことができる。また、炭化珪素基板１０の外周部において上層膜が厚く形成された状態でパターニングされる従来の炭化珪素半導体装置の製造方法と比べて、炭化珪素基板１０の中心部１０ｐ側に形成された上層膜に加えられる応力を低減することができる。そのため、上層膜に割れが生じるリスクを低減することができる。
（６）実施の形態に係る炭化珪素半導体装置の製造方法において、パターニングする工程（Ｓ３０，Ｓ１００）では、炭化珪素基板１０の外周端部から中心側に０．３ｍｍ以上３ｍｍ以下の幅で上層膜（二酸化珪素層６３、層間絶縁膜９３）が除去されてもよい。このようにすれば、たとえば炭化珪素基板１０の外周部においてエピタキシャル層８１上に段差部等の異常が生じている場合にも、段差部２と炭化珪素基板１０の中心１０ｐ側に形成された（素子形成領域上の）上層膜とが接触することを防ぐことができる。この結果、上層膜に割れが生じるリスクを低減することができる。また、炭化珪素基板において、十分に広い領域で上層膜のパターンを形成することができるため、炭化珪素半導体装置を形成することができる領域（素子形成領域）を十分に広くとることができる。
（７）実施の形態に係る炭化珪素半導体装置の製造方法では、上層膜（二酸化珪素層６３、層間絶縁膜９３）は二酸化珪素で構成されていてもよい。この場合、たとえば二酸化珪素からなる上層膜をマスクとしてエピタキシャル層８１に不純物領域をイオン注入する場合にも、上層膜に割れが生じている箇所からの意図しないイオン注入を防ぐことができる。この結果、炭化珪素半導体装置１００の歩留まり低下を抑制することができる。
（８）実施の形態に係る炭化珪素半導体装置の製造方法において、炭化珪素基板１０は、外径が１００ｍｍ以上であってもよい。このように、炭化珪素基板１０の外径が１００ｍｍ以上の場合であっても、本発明の実施の形態に係る炭化珪素半導体装置の製造方法によれば、該炭化珪素基板１０上に形成された上層膜に割れが生じるリスクを低減することができる。
発明者らは炭化珪素基板上に形成された上層膜としての二酸化珪素層が割れる原因について鋭意研究の結果、以下の知見を得て本発明に想到した。まず、二酸化珪素層の割れの問題は、炭化珪素基板のサイズ（外径）と上層膜（二酸化珪素層）の膜厚とに依存している。二酸化珪素層の割れは、炭化珪素基板のサイズが１００ｍｍ未満の場合ほとんど発生しなかったが、特に炭化珪素基板のサイズが１００ｍｍ以上であると発生し、炭化珪素基板のサイズが１５０ｍｍ以上であると特に顕著に発生する。また、炭化珪素基板のサイズが１００ｍｍ以上の場合には、二酸化珪素層の膜厚が０．５μｍ以上と厚い場合に発生する。
一方で、エピタキシャル層上に二酸化珪素層が形成された直後には二酸化珪素層の割れは生じていない。調査の結果、二酸化珪素層の割れは、二酸化珪素層をマスクとしてイオン注入を行うために二酸化珪素層をパターニングしてマスクとして加工した後に発生することが分かった。このとき、二酸化珪素層の割れは、外周部から伸びていた。
ここで、炭化珪素単結晶基板上に形成された炭化珪素エピタキシャル層では、炭化珪素エピタキシャル層の外周端部において段差部が形成される。該段差部の高さ（炭化珪素エピタキシャル層の中央部での上面に対する段差部の最高点までの高さ）は、１μｍ以上５０μｍ以下である。つまり、外周部においてエピタキシャル層上に形成された二酸化珪素層は、上記段差部の上に形成されている。さらに、二酸化珪素層には、二酸化珪素と炭化珪素との熱膨張係数の違いに起因した応力が発生する。そのため、二酸化珪素層のパターニングなどの工程が実施されることによって二酸化珪素層内の応力が顕在化し、あるいは大きな応力が発生し、二酸化珪素層の割れが発生すると推測される。また、上記応力の効果は炭化珪素基板のサイズや上層膜の厚さに比例して顕著になると考えられるため、炭化珪素基板のサイズが１００ｍｍ以上であって二酸化珪素層の膜厚が０．５μｍ以上と厚い場合には、上記応力によって当該段差部を起点とする割れが生じやすいと考えられる。
以上の知見から、上述のように、炭化珪素基板の外周部において、エピタキシャル層に形成された段差部上に形成されている二酸化珪素層を、該二酸化珪素層が形成された状態でパターニング処理を実施する前、またはパターニング処理と同時に除去することにより、二酸化珪素層の割れが段差部を起点として段差部の伸長する方向に延びるように生じるリスクを低減することができると考えられる。
また、上層膜を構成する材料は二酸化珪素に限られず、炭化珪素と熱膨張係数の異なる材料であれば同様の効果を奏することができると考えられる。
次に、本実施の形態の詳細について説明する。
まず、図１および図２を参照して、実施の形態１に係る炭化珪素半導体装置の製造方法に用いられる、炭化珪素基板１０の構成について説明する。実施の形態１に係る炭化珪素基板１０は、炭化珪素単結晶基板８０と、炭化珪素エピタキシャル層８１とを主に有している。炭化珪素単結晶基板８０は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる。炭化珪素単結晶基板８０は、たとえば窒素などの不純物元素を含んでおり、炭化珪素単結晶基板８０の導電型はｎ型（第１導電型）である。炭化珪素単結晶基板８０に含まれる窒素などの不純物の濃度は、たとえば１×１０１８ｃｍ−３程度以上１×１０１９ｃｍ−３程度以下である。炭化珪素単結晶基板８０は、第１の主面８０ａと、第１の主面８０ａと反対側の第２の主面８０ｂと、第１の主面８０ａと第２の主面８０ｂとを繋ぐ第１の側端部８０ｅとを有している。第１の側端部８０ｅは、面取り加工された面であり、断面視（第１の主面に平行な方向の視野）において外周方向に凸となる曲率を有する部分である。第１の主面８０ａは、たとえば｛０００１｝面であってもよいし、｛０００１｝面から１０°以下程度オフした面であってもよいし、｛０００１｝面から０．２５°以下程度オフした面であってもよい。言い換えれば、第１の主面８０ａは、たとえば（０００１）面または（０００−１）面であってもよいし、（０００１）面または（０００−１）面から１０°以下程度オフした面であってもよいし、（０００１）面または（０００−１）面から０．２５°以下程度オフした面であってもよい。
炭化珪素エピタキシャル層８１は、炭化珪素単結晶基板８０の第１の主面８０ａ上に接して設けられている。炭化珪素エピタキシャル層８１の厚みは、たとえば５μｍ以上４０μｍ以下程度である。炭化珪素エピタキシャル層８１は、たとえば窒素などの不純物元素を含んでおり、炭化珪素エピタキシャル層８１の導電型はｎ型である。炭化珪素エピタキシャル層８１の不純物濃度は、炭化珪素単結晶基板８０の不純物濃度よりも低くてもよい。炭化珪素エピタキシャル層８１の不純物濃度は、たとえば１×１０１５ｃｍ−３程度以上１×１０１６ｃｍ−３程度以下である。炭化珪素エピタキシャル層８１は、第１の主面８０ａに接する第３の主面１０ｂと、第３の主面１０ｂと反対側の第４の主面１０ａとを有している。
図１を参照して、平面視（第４の主面１０ａの法線方向の視野）において、炭化珪素基板１０の幅Ｄの最大値は１００ｍｍ以上である。好ましくは、炭化珪素基板１０の幅Ｄの最大値は１５０ｍｍ以上である。炭化珪素基板１０は略円形である。炭化珪素基板１０は、たとえば｛１０−１０｝面に＜１１−２０＞方向に設けられているオリエンテーションフラット部ＯＦを有していてもよい。
図２を参照して、炭化珪素エピタキシャル層８１の外周部には、複数の段差部２が形成されている。段差部２は、炭化珪素基板１０の外周端部８１ｔから中心１０ｐ側に向かって伸長するように形成されている。段差部２は、第４の主面１０ａ上において、たとえば炭化珪素基板８０の径方向に沿った方向に５０μｍ以上３０００μｍ以下程度の長さ（Ｌ１：図２参照）を有しており、典型的な例では３００μｍ程度である。なお、第４の主面１０ａ上において段差部２が延びる方向（外周端部８１ｔから中心１０ｐ側に向かう方向）は、炭化珪素基板８０の径方向（外周端部８１ｔから中心１０ｐに向かう方向）とほとんど等しい。図１を参照して、典型的には、段差部２は、第４の主面１０ａの図中下側であるオリエンテーションフラット部ＯＦ側および第４の主面１０ａの図中左側である第１の部分Ｐ１側に主に形成され、当該第１の部分Ｐ１と反対側の第２の部分Ｐ２側においてはほとんど形成されていない。段差部２は、炭化珪素基板１０の厚み方向（第４の主面１０ａに垂直な方向）において、たとえば第４の主面１０ａに対して１μｍ以上５０μｍ以下程度の高さ（ｈ１：図２参照）を有している。なお、段差部２は、走査型電子顕微鏡（ＳＥＭ）像で観察すると、凹凸状に観察される。
次に、図３を参照して、実施の形態１に係る炭化珪素半導体装置１００について説明する。本実施の形態においては、炭化珪素半導体装置１００はＭＯＳＦＥＴである。炭化珪素半導体装置１００は、上述した本実施の形態に係る炭化珪素基板１０と、ゲート絶縁膜９１と、ゲート電極９２と、ソース電極９４と、ドレイン電極９８とを主に備える。炭化珪素基板１０は、上述のように、炭化珪素単結晶基板８０と、炭化珪素エピタキシャル層８１とを含み、炭化珪素エピタキシャル層８１は、ｐ型ボディ領域８２と、ｎ型ソース領域８３と、ｐ型コンタクト領域８４とを主に有する。エピタキシャル層８１（ｎ型ドリフト領域８５）は、導電型がｎ型を有するエピタキシャル層であり、炭化珪素単結晶基板８０の主面８０ａ上に形成されている。ｐ型ボディ領域８２は、導電型がｐ型であり、ｎ型ドリフト領域８５上に設けられている。ｎ型ソース領域８３は導電型がｎ型であり、ｐ型ボディ領域８２によってｎ型ドリフト領域８５から隔てられるようにｐ型ボディ領域８２上に設けられている。ｐ型コンタクト領域８４は導電型がｐ型であり、ｐ型ボディ領域８２やソース電極９４に接続されている。
ゲート絶縁膜９１は、トレンチＴＲの壁面ＳＷおよび底部ＢＴの各々を覆っている。ゲート電極９２はゲート絶縁膜９１上に設けられている。ソース電極９４は、ｎ型ソース領域８３およびｐ型コンタクト領域８４の各々に接している。ソース配線９５はソース電極９４に接している。ソース配線９５は、たとえばアルミニウム層である。層間絶縁膜９３はゲート電極９２とソース配線９５との間を絶縁している。ドレイン電極９８（裏面電極）は炭化珪素単結晶基板８０に接して配置されている。
次に、図４を参照して、実施の形態１に係る炭化珪素半導体装置の製造方法について説明する。まず、エピタキシャル層を有する炭化珪素基板を準備する工程（Ｓ１０）が実施される。具体的には、図５および図６を参照して、まず、たとえばポリタイプが４Ｈである単結晶炭化珪素からなるインゴット（図示しない）をスライスすることにより、導電型がｎ型の炭化珪素単結晶基板８０が準備される。炭化珪素単結晶基板８０は、たとえば窒素などの不純物が含む。炭化珪素単結晶基板８０に含まれる窒素などの不純物の濃度は、たとえば１×１０１８ｃｍ−３程度以上１×１０１９ｃｍ−３程度以下である。炭化珪素単結晶基板８０は、第１の主面８０ａと、第１の主面８０ａと反対側の第２の主面８０ｂと、第１の主面８０ａと第２の主面８０ｂとを繋ぐ第１の側端部８０ｅとを有している。
図５を参照して、平面視において、炭化珪素単結晶基板８０は第１の主面８０ａの中心８０ｐを有している。第１の主面８０ａが円の場合、中心８０ｐは円の中心である。第１の主面が円でない場合、中心８０ｐは炭化珪素単結晶基板８０の重心を通り、かつ第１の主面８０ａの法線と平行な線と、第１の主面８０ａとの交点のことである。第１の主面８０ａは、たとえば｛０００１｝面であってもよいし、｛０００１｝面から１０°以下程度オフした面であってもよいし、｛０００１｝面から０．２５°以下程度オフした面であってもよい。炭化珪素単結晶基板８０の第１の主面８０ａの幅Ｄの最大値は１００ｍｍ以上である。好ましくは、第１の主面８０ａの幅Ｄの最大値は１５０ｍｍ以上である。
次に、炭化珪素エピタキシャル層８１を形成する。具体的には、図７を参照して、炭化珪素エピタキシャル層８１は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、炭化珪素単結晶基板８０の第１の主面８０ａおよび第１の側端部８０ｅに接して形成される。炭化珪素エピタキシャル層８１は、第１の主面８０ａに接する第３の主面１０ｂと、第３の主面１０ｂと反対側の第４の主面１０ａと、第３の主面１０ｂと第４の主面１０ａとを繋ぐ第２の側端部８１ｅとを有している。
より具体的には、まず炭化珪素単結晶基板８０がチャンバ内に配置された後、炭化珪素単結晶基板がたとえば１５００℃以上１７００℃以下の温度に昇温される。その後、炭化珪素原料ガスがチャンバ内に導入される。炭化珪素原料ガスは、たとえばシランと、プロパンと、窒素と、アンモニアとを含むガスである。これにより、炭化珪素単結晶基板８０の第１の主面８０ａ上に炭化珪素エピタキシャル層８１が形成される。このとき、図１を参照して、平面視において、エピタキシャル層８１の第４の主面１０ａの第２の側端部８１ｅ付近には複数の段差部２が形成される。図２を参照して、段差部２は、第４の主面１０ａ上において、たとえば外周端部８１ｔから中心１０ｐ側に向かう方向に５０μｍ以上３０００μｍ以下程度の長さを有しており、典型的な例では３００μｍ程度である。段差部２は、炭化珪素基板１０の厚み方向（第４の主面１０ａに垂直な方向）において、たとえば第４の主面１０ａに対して１μｍ以上５０μｍ以下程度の高さを有している。
次に、エピタキシャル層８１において、ｐ型ボディ領域およびｎ型ドリフト領域を形成する工程が実施される。具体的には、ｐ型ボディ領域８２（図３参照）を形成するために、ｎ型ドリフト領域８５（図３参照）の第４の主面１０ａの全面に対して、たとえばアルミニウム（Ａｌ）などの、ｐ型を付与するための不純物がイオン注入される。またｎ型ソース領域８３を形成するため、第４の主面１０ａの全面に対して、たとえばリン（Ｐ）などの、ｎ型を付与するための不純物がイオン注入される。なおイオン注入の代わりに、不純物の添加をともなうエピタキシャル成長が用いられてもよい。
次に、図８を参照して、エピタキシャル層８１上に、二酸化珪素層６３を形成する工程（Ｓ２０）が実施される。二酸化珪素層６３を構成する材料は、たとえば二酸化珪素である。二酸化珪素層６３は、エピタキシャル層８１上に、たとえば二酸化珪素層６１と、ポリシリコン層６２とを介して積層するように設けられている。具体的には、炭化珪素エピタキシャル層８１の第４の主面１０ａおよび第２の側端部８１ｅと、段差部２とに接して二酸化珪素層６１が形成される。次に、二酸化珪素層６１上にポリシリコン層６２が形成された後、該ポリシリコン層６２上に二酸化珪素層６３が形成される。二酸化珪素層６１，６３およびポリシリコン層６２は、たとえばＣＶＤ法により形成される。炭化珪素単結晶基板８０の中心８０ｐ側に位置する領域上における二酸化珪素層６３の厚みは、たとえば０．８μｍ以上２０μｍ以下である。好ましくは、二酸化珪素層６３の厚みは、たとえば１．０μｍ以上２．２μｍ以下である。このとき、ポリシリコン層６２の厚みは、たとえば０．０１μｍ以上０．５μｍ以下、二酸化珪素層６１の厚みは、たとえば０．０１μｍ以上０．２μｍ以下としてもよい。
次に、図９〜図１１を参照して、炭化珪素基板１０の外周部において二酸化珪素層６３の少なくとも一部を除去するとともに、二酸化珪素層６３をパターニングする工程（Ｓ３０）が実施される。本工程（Ｓ３０）では、まず炭化珪素基板１０の外周部において、二酸化珪素層６３を除去する工程（Ｓ３１）が実施される。具体的には、炭化珪素基板１０のＯＦを除く外周部の全周にわたって、外周端部８１ｔから中心１０ｐ側に距離Ｌ２だけ内側の位置までの領域における二酸化珪素層６３が露出するようにマスク層４０がフォトリソグラフィーにより形成される。該距離Ｌ２は、段差部２の長さＬ１よりも長い方が好ましく、たとえば０．３ｍｍ以上３ｍｍ以下である。次に、マスク層４０に覆われていない、外周端部８１ｔから中心１０ｐ側に距離Ｌ２だけ内側の位置までの領域に形成されている二酸化珪素層６３がエッチングされる。エッチングの方法としては、たとえばドライエッチングを用いることができ、より具体的には誘導結合プラズマ反応性イオンエッチング（ＩＣＰ−ＲＩＥ）を用いることができる。これにより、段差部２上に形成されていた二酸化珪素層６３が除去される。このとき、外周端部８１ｔから中心１０ｐ側に距離Ｌ２だけ内側に位置する領域において、ポリシリコン層６２の一部も除去してもよい。また、ポリシリコン層６２および二酸化珪素層６１を完全に除去してもよい。なお、図１２は、このとき炭化珪素基板１０の中心１０ｐ側において半導体装置が形成される領域（素子形成領域）の断面図である。該素子形成領域上に形成された二酸化珪素層６３は本工程（Ｓ３１）においては加工されていない。
次に、図１３を参照して、ｐ型コンタクト領域８４が形成されることになる位置に対応した開口を有するように、二酸化珪素層６３およびポリシリコン層６２をパターニングする工程（Ｓ３２）が実施される。具体的には、まず二酸化珪素層６３上にｐ型コンタクト領域８４が形成されることになる位置に対応した開口を有するレジスト層（図示せず）がフォトリソグラフィーにより形成される。次に、二酸化珪素層６３およびポリシリコン層６２がエッチングされることにより、二酸化珪素層６３で構成されるイオン注入用マスクが形成される。エッチングの方法としては、たとえばドライエッチングであり、より具体的には誘導結合プラズマ反応性イオンエッチング（ＩＣＰ−ＲＩＥ）を用いることができる。このとき、本工程（Ｓ３２）を二段階で行ってもよい。具体的には、ポリシリコン層６２の一部が、ｐ型コンタクト領域８４が形成されることになる位置に残存するように、二酸化珪素層６３およびポリシリコン層６２がドライエッチングされてもよい。その後、残存しているポリシリコン層６２が、たとえばドライエッチングで除去されることにより、当該位置には二酸化珪素層６１が表出する。本工程（Ｓ３２）が終了した時点において、段差部２に起因した二酸化珪素層６３の割れの発生は抑制されている。ここで、二酸化珪素層６３を緻密化するための熱処理が行われてもよい。二酸化珪素層６３を緻密化するための熱処理は、二酸化珪素層６３を窒素雰囲気中で８５０℃の温度で３０分間保持することにより行われる。熱処理が行われた後においても、段差部２に起因した二酸化珪素層６３の割れの発生は抑制されている。
次に、イオン注入工程（Ｓ４０）が実施される。図１４を参照して、上記二酸化珪素層６３を用いたイオン注入により、ｐ型コンタクト領域８４が形成される。具体的には、先の工程（Ｓ３２）においてパターニングされた二酸化珪素層６３をイオン注入マスクとして用いて、第４の主面１０ａに対し、たとえばアルミニウム（Ａｌ）などのｐ型を付与するための不純物がイオン注入される。イオン注入後、二酸化珪素層６３（図１３参照）が除去される。このようにして、フォトリソグラフィー法およびイオン注入によって炭化珪素基板１０のｐ型コンタクト領域８４が形成される。イオン注入マスクとして用いた二酸化珪素層６３には割れ等の異常が生じていないため、本工程（Ｓ４０）においてイオン注入により形成される不純物注入領域は、ｐ型コンタクト領域８４として所定の領域のみに形成される。
次に、不純物を活性化するための熱処理が行われる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
図１５を参照して、ｎ型ソース領域８３およびｐ型コンタクト領域８４からなる面上に、開口部を有するマスク層４１がフォトリソグラフィー法によって形成される。マスク層４１として、たとえば二酸化珪素などを用いることができる。開口部はトレンチＴＲが形成される位置に対応して形成される。
次に、凹部形成工程（Ｓ５０）が実施される。具体的には、図１６を参照して、マスク層４１が形成された炭化珪素基板１０をプラズマエッチングすることにより、炭化珪素基板１０の第４の主面１０ａに凹部ＴＱが形成される。マスク層４１の開口部を通じて、炭化珪素基板１０のｎ型ソース領域８３と、ｐ型ボディ領域８２と、ｎ型ドリフト領域８５の一部とがエッチングにより除去されることにより当該凹部ＴＱが形成される。エッチングの方法としては、たとえばドライエッチングであり、より具体的には誘導結合プラズマ反応性イオンエッチング（ＩＣＰ−ＲＩＥ）を用いることができる。たとえば反応ガスとしてＳＦ６またはＳＦ６とＯ２との混合ガスを用いて炭化珪素基板１０の第４の主面１０ａに対してＩＣＰ−ＲＩＥが行われることにより、トレンチＴＲが形成されるべき領域に、炭化珪素基板１０の厚さ方向（図中の縦方向）にほぼ沿った壁面Ａおよび底部Ｂを有する凹部ＴＱが形成される。
次に、熱エッチング工程が（Ｓ６０）実施される。具体的には、炭化珪素基板１０に形成された凹部ＴＱに対して熱エッチングが行われる。熱エッチング工程では、塩素を含む気体を炉内に供給しながら、炉内において炭化珪素基板１０の凹部ＴＱの壁面Ａが熱エッチングされる。炭化珪素基板１０は炉内においてたとえば１０００℃以上１８００℃以下で２０分程度加熱されることにより、炭化珪素基板１０の凹部ＴＱの壁面Ａがエッチングされる。好ましくは、炭化珪素基板１０の熱エッチングの温度は８００℃以上であり、より好ましくは１３００℃以上であり、さらに好ましくは１５００℃以上である。なお、二酸化珪素から作られたマスク層４１は、炭化珪素に対する選択比が極めて大きいので、炭化珪素の熱エッチング中に実質的にエッチングされない。
図１７に示すように、上記の熱エッチング工程を実施することにより、凹部ＴＱの壁面Ａおよび底部Ｂがたとえば２ｎｍ以上０．１μｍ程度エッチングされる。この結果、炭化珪素基板１０上に壁面ＳＷおよび底部ＢＴから形成されるトレンチＴＲが形成される。壁面ＳＷは、面方位｛０−３３−８｝を有する面（特殊面）を含んでいる。次に、マスク層４１がエッチングなど任意の方法により除去される。トレンチＴＲは、側面である壁面ＳＷと壁面ＳＷに連接する底部ＢＴとにより形成されている。底部ＢＴは面であっても構わないし、線であっても構わない。底部ＢＴが線である場合、トレンチＴＲの形状は断面視においてＶ型となる。
次に、ゲート絶縁膜形成工程（Ｓ７０）が実施される。具体的には、図１８を参照して、上述した凹部ＴＱの壁面Ａを熱エッチングすることによりトレンチＴＲを形成した後、トレンチＴＲの壁面ＳＷに接してゲート絶縁膜９１が形成される。よりトレンチＴＲの壁面ＳＷおよび底部ＢＴの各々を覆い、ｎ型ドリフト領域８５、ｐ型ボディ領域８２、ｎ型ソース領域８３およびｐ型コンタクト領域８４と接するゲート絶縁膜９１が形成される。ゲート絶縁膜９１は二酸化珪素からなり、たとえば熱酸化により形成され得る。
ゲート絶縁膜９１の形成後に、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。具体的には、たとえば、ゲート絶縁膜９１が形成された炭化珪素基板１０が、一酸化窒素雰囲気中において温度１１００℃以上１３００℃以下で１時間程度保持される。
次に、ゲート電極形成工程（Ｓ８０）が実施される。具体的には、図１９を参照して、ゲート絶縁膜９１上にゲート電極９２が形成される。具体的には、トレンチＴＲの内部の領域をゲート絶縁膜９１を介して埋めるように、ゲート絶縁膜９１上にゲート電極９２が形成される。ゲート電極９２の形成は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰとによって行い得る。
次に、層間絶縁膜形成工程（Ｓ９０）が実施される。具体的には、図２０を参照して、まず、ゲート電極９２の露出面を覆うように、ゲート絶縁膜９１およびゲート電極９２上に層間絶縁膜９３が形成される。層間絶縁膜９３の厚みは、たとえば０．１μｍ以上２０μｍ以下であり、好ましくは０．３μｍ以上２．０μｍ以下である。
次に、層間絶縁膜９３をパターニングする工程（Ｓ１００）が実施される。具体的には、上述した工程（Ｓ３１）において炭化珪素基板１０の外周部における二酸化珪素層６３を除去した手順と同様の手順で、段差部２上に形成された層間絶縁膜９３が除去される（工程（Ｓ１０１））。
次に、ソース電極９４が形成されることになる位置に対応した開口を有するように、層間絶縁膜９３がパターニングされる（工程（Ｓ１０２））。具体的には、ソース電極９４が形成されることになる位置に対応した開口を有するレジスト層（図示せず）が層間絶縁膜９３上にフォトリソグラフィーにより形成される。次に、層間絶縁膜９３およびゲート絶縁膜９１がエッチングされることにより、ソース電極９４が形成されることになる位置に対応した開口部が層間絶縁膜９３およびゲート絶縁膜９１に形成される。この開口部により、第４の主面１０ａ上においてｎ型ソース領域８３およびｐ型コンタクト領域８４の各々が露出される。エッチングの方法としては、たとえばドライエッチングを用いることができ、より具体的には誘導結合プラズマ反応性イオンエッチング（ＩＣＰ−ＲＩＥ）を用いることができる。
次に、ソース電極形成工程（Ｓ１１０）が実施される。第４の主面１０ａ上においてｎ型ソース領域８３およびｐ型コンタクト領域８４の各々に接するソース電極９４が形成される。具体的には、スパッタリングにより、たとえばＴｉ、ＡｌおよびＳｉを含む金属膜が、ｎ型ソース領域８３およびｐ型コンタクト領域８４の各々に接して形成される。次に、当該金属膜が形成された炭化珪素基板１０を１０００℃程度でアニールすることにより、当該金属膜が合金化し、炭化珪素基板１０とオーミック接合するソース電極９４が形成される。同様に、炭化珪素単結晶基板８０の第２の主面８０ｂにドレイン電極９８が形成されてもよい。
再び図３を参照して、ソース電極９４および層間絶縁膜９３に接するようにソース配線９５が形成される。ソース配線９５として、たとえばＴｉ／Ａｌ層が用いられる。以上により、炭化珪素半導体装置１００が完成する。
次に、本実施の形態に係る炭化珪素半導体装置の製造方法の作用効果について説明する。
実施の形態に係る炭化珪素基板の製造方法によれば、炭化珪素基板の外周部において炭化珪素エピタキシャル層８１上に形成された二酸化珪素層６３は、イオン注入マスクとしてパターニングされる前に除去される。つまり、エピタキシャル層８１上に段差部２が形成されている場合にも、段差部２上において形成された二酸化珪素層６３は、イオン注入マスクとしてパターニングされる前に除去される。そのため、二酸化珪素層６３がパターニングされる際に二酸化珪素層６３内に生じる応力によって、二酸化珪素層６３に該段差部を起点とした割れが生じることを抑制することができる。
また、段差部２は、第４の主面１０ａ上において、たとえば外周端部８１ｔから中心１０ｐ側に向かう方向に５０μｍ以上３０００μｍ以下程度の長さを有しており、典型的な例では３００μｍ程度である。そのため、工程（Ｓ３１）において、外周端部８１ｔから中心１０ｐ側に向かう方向に０．３ｍｍ以上３．０ｍｍ以下の位置に形成されている二酸化珪素層６３を除去することにより、段差部２上に形成されている二酸化珪素層６３を除去することができる。そのため、工程（Ｓ３０）において炭化珪素基板のエピタキシャル層８１上に形成されている二酸化珪素層６３は、段差部２から完全に独立しているため、段差部２を起点とした二酸化珪素層６３の割れを抑制することができる。
さらに、炭化珪素基板の外周部において炭化珪素エピタキシャル層８１上に形成された層間絶縁膜９３についても、二酸化珪素層６３と同様に、パターニングされる前に除去される。そのため、層間絶縁膜９３がパターニングされる際に上層間絶縁膜９３内に生じる応力によって、層間絶縁膜９３に該段差部を起点とした割れが生じることを抑制することができる。
本実施の形態においては、炭化珪素基板８０の外周部上に形成されている二酸化珪素層６３および層間絶縁膜９３は完全に除去されるが、これに限られるものではない。二酸化珪素層６３がパターニングされる前に、二酸化珪素層６３の膜厚がたとえば１ｎｍ以上８００ｎｍ以下程度の膜厚にまで減じられてもよい。このようにしても、炭化珪素基板１０の外周部においてエピタキシャル層８１に段差部２が形成された場合において、二酸化珪素層６３をパターニングした後に二酸化珪素層６３の割れが生じるリスクを低減することができる。同様に、層間絶縁膜９３がパターニングされる前に、層間絶縁膜９３がたとえば１ｎｍ以上８００ｎｍ以下程度の膜厚にまで減じられてもよい。このようにしても、炭化珪素基板１０の外周部においてエピタキシャル層８１に段差部２が形成された場合において、層間絶縁膜９３の割れが生じるリスクを低減することができる。
また、本実施の形態においては、炭化珪素基板１０の外周部において炭化珪素エピタキシャル層８１上に形成された二酸化珪素層６３および層間絶縁膜９３は、イオン注入マスクあるいは層間絶縁膜としてパターニングされる前に除去されるが、パターニングされるときに併せて同時に除去されてもよい。たとえば、図２１を参照して、まず、炭化珪素基板１０のＯＦを除く外周部の全周にわたって外周端部８１ｔから中心１０ｐ側に距離Ｌ２だけ内側までの領域に位置する二酸化珪素層６３が露出しており、かつｐ型コンタクト領域８４が形成されることになる位置に対応した開口部を有するマスクがフォトリソグラフィーにより形成される。次に、図２２を参照して、該マスクから表出した二酸化珪素層６３が、たとえばドライエッチングによって除去される。このようにしても、炭化珪素基板１０の外周部において二酸化珪素層６３が厚く形成された状態でパターニングされる従来の炭化珪素半導体装置の製造方法と比べて、炭化珪素基板１０の中心部１０ｐ側に形成された二酸化珪素層６３に加えられる応力を低減することができる。そのため、二酸化珪素層６３に割れが生じるリスクを低減することができる。
また、本実施の形態においては、炭化珪素半導体装置１００は縦型のＭＯＳＦＥＴとして構成されているが、これに限られるものではない。炭化珪素半導体装置は、たとえば横型のＭＯＳＦＥＴでもよい。この場合には、たとえば各不純物注入領域を形成する際に、本実施の形態における工程（Ｓ２０）〜工程（Ｓ４０）を繰り返し実施してもよい。また、炭化珪素半導体装置は、トレンチ型のＭＯＳＦＥＴでもよいし、プレナー型のＭＯＳＦＥＴであってもよい。炭化珪素半導体装置は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）などであってもよい。
以上のように本発明の実施の形態について説明を行ったが、上述の実施の形態を様々に変形することも可能である。また、本発明の範囲は上述の実施の形態に限定されるものではない。本発明の範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むことが意図される。
本発明は、炭化珪素エピタキシャル層を有する大口径の炭化珪素基板を用いた炭化珪素半導体装置の製造方法に特に有利に適用される。
２ 段差部、１０ 炭化珪素基板、１０ａ 第４の主面、１０ｂ 第３の主面、１０ｐ，８０ｐ 中心、４０，４１ マスク層、６１，６３ 二酸化珪素層、６２ ポリシリコン層、８０ 単結晶基板、８０ａ 第１の主面、８０ｂ 第２の主面、８０ｅ 第１の側端部、８１ エピタキシャル層、８１ｅ 第２の側端部、８１ｔ 外周端部、８２ ｐ型ボディ領域、８３ ｎ型ソース領域、８４ ｐ型コンタクト領域、８５ ｎ型ドリフト領域、９１ ゲート絶縁膜、９２ ゲート電極、９３ 層間絶縁膜、９４ ソース電極、９５ ソース配線、９８ ドレイン電極、１００ 炭化珪素半導体装置。

Claims (8)

  1. エピタキシャル層が形成されている炭化珪素基板を準備する工程と、
    前記エピタキシャル層上に上層膜を成膜する工程と、
    前記炭化珪素基板の外周部において前記上層膜の少なくとも一部を除去するとともに、前記上層膜をパターニングする工程とを備える、炭化珪素半導体装置の製造方法。
  2. 前記パターニングする工程では、前記炭化珪素基板の外周部において前記上層膜の少なくとも一部を除去した後、前記上層膜をパターニングする、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記パターニングする工程では、前記上層膜のパターニングと、前記炭化珪素基板の外周部における前記上層膜の少なくとも一部の除去とが１つの工程として実施される、請求項１に記載の炭化珪素半導体装置の製造方法。
  4. 前記パターニングする工程では、前記外周部において前記エピタキシャル層に段差部が形成されている領域上の前記上層膜の少なくとも一部を除去する、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  5. 前記パターニングする工程では、前記外周部の全周に渡って前記上層膜を除去する、請求項１〜４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  6. 前記パターニングする工程において、前記上層膜の少なくとも一部が除去される領域は、前記炭化珪素基板の外周端部から中心側に向かう方向での幅が０．３ｍｍ以上３ｍｍ以下の帯状領域である、請求項１〜５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  7. 前記上層膜は二酸化珪素で構成されている、請求項１〜６のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  8. 前記炭化珪素基板は、外径が１００ｍｍ以上である、請求項１〜７のいずれか１項に記載の炭化珪素半導体装置の製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6930640B2 (ja) * 2017-03-08 2021-09-01 住友電気工業株式会社 炭化珪素単結晶基板、炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007150185A (ja) * 2005-11-30 2007-06-14 Toshiba Corp 周縁部処理方法及び半導体装置の製造方法
JP2010212440A (ja) * 2009-03-10 2010-09-24 Fuji Electric Systems Co Ltd 半導体装置の製造方法
JP2012142485A (ja) * 2011-01-05 2012-07-26 Sumco Corp エピタキシャルウェーハの製造方法、エピタキシャルウェーハ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2827885B2 (ja) 1994-02-12 1998-11-25 信越半導体株式会社 半導体単結晶基板およびその製造方法
US20010038153A1 (en) * 2000-01-07 2001-11-08 Kiyofumi Sakaguchi Semiconductor substrate and process for its production
JP4218235B2 (ja) 2001-11-05 2009-02-04 株式会社デンソー 半導体装置の製造方法及びエピタキシャル膜の膜厚測定方法
US6814801B2 (en) * 2002-06-24 2004-11-09 Cree, Inc. Method for producing semi-insulating resistivity in high purity silicon carbide crystals
US7414268B2 (en) * 2005-05-18 2008-08-19 Cree, Inc. High voltage silicon carbide MOS-bipolar devices having bi-directional blocking capabilities
JP2010064918A (ja) 2008-09-10 2010-03-25 Showa Denko Kk 炭化珪素単結晶の製造方法、炭化珪素単結晶ウェーハ及び炭化珪素単結晶半導体パワーデバイス
JP5638218B2 (ja) 2009-10-15 2014-12-10 三菱電機株式会社 半導体装置およびその製造方法
JP5571409B2 (ja) * 2010-02-22 2014-08-13 株式会社荏原製作所 半導体装置の製造方法
JP2012204568A (ja) 2011-03-25 2012-10-22 Sumitomo Electric Ind Ltd 半導体装置の製造方法
JP6011340B2 (ja) * 2011-08-05 2016-10-19 住友電気工業株式会社 基板、半導体装置およびこれらの製造方法
JP5836021B2 (ja) 2011-09-02 2015-12-24 昭和電工株式会社 厚膜レジストの現像方法、及び半導体デバイスの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007150185A (ja) * 2005-11-30 2007-06-14 Toshiba Corp 周縁部処理方法及び半導体装置の製造方法
JP2010212440A (ja) * 2009-03-10 2010-09-24 Fuji Electric Systems Co Ltd 半導体装置の製造方法
JP2012142485A (ja) * 2011-01-05 2012-07-26 Sumco Corp エピタキシャルウェーハの製造方法、エピタキシャルウェーハ

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