WO2014199509A1 - 撮像装置の製造方法および撮像装置 - Google Patents

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孝宏 冨松
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ルネサスエレクトロニクス株式会社
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Definitions

  • the present invention relates to an image pickup apparatus manufacturing method and an image pickup apparatus, and in particular, can be suitably used for an image pickup apparatus manufacturing method including a photodiode for an image sensor.
  • an imaging device including a CMOS (Complementary Metal Oxide Semiconductor) image sensor is applied to a digital camera or the like.
  • CMOS Complementary Metal Oxide Semiconductor
  • a pixel region in which a photodiode that converts incident light into electric charges is arranged and a peripheral region in which peripheral circuits that process the electric charge converted by the photodiodes as electric signals are arranged are formed.
  • a pixel region charges generated in the photodiode are transferred to the floating diffusion region by the transfer transistor. The transferred charge is converted into an electric signal by the amplification transistor and output as an image signal, and the output image signal is processed in the peripheral region.
  • STI Shallow Trench Isolation
  • Non-Patent Document 1 in an imaging device that employs element isolation by pn junction as element isolation, readout noise increases almost linearly as the width of a transistor in a pixel becomes shorter.
  • STI trench isolation
  • the photoelectric conversion unit and the gate electrode Transistor is formed.
  • the step of forming the gate electrode portion includes the step of forming the gate electrode and the offset spacer film having the first insulating film as the lower layer film and the predetermined film different from the first insulating film as the upper layer film so as to cover the gate electrode
  • a film containing at least one of nitrogen (N) and hydrogen (H) as an element for terminating dangling bonds in a predetermined element formation region is used as the predetermined film. It is formed.
  • the first insulating film extends from the lower end portion of the first portion to the side opposite to the side where the gate electrode is located, and extends in a predetermined manner. Is processed so as to leave a second portion covering the surface of the element formation region.
  • the sidewall insulating film is formed so as to cover the end surface of the second portion of the first insulating film.
  • An imaging device has a plurality of element formation regions defined by the trench isolation insulating film and semiconductor elements formed in each of the plurality of element formation regions.
  • the semiconductor element includes a photoelectric conversion portion and a transistor having a gate electrode portion.
  • the gate electrode portion includes a gate electrode, an offset spacer film having at least a first insulating film, and a sidewall insulating film.
  • the first insulating film of the offset spacer film extends from the lower end of the first part to the side opposite to the side where the gate electrode is located, and extends to a predetermined element formation region.
  • a second portion that covers the surface.
  • the sidewall insulating film is formed so as to cover the end surface of the second portion of the first insulating film.
  • an imaging device According to the method for manufacturing an imaging device according to an embodiment, it is possible to manufacture an imaging device that can reduce readout noise.
  • an imaging apparatus According to an imaging apparatus according to another embodiment, it is possible to reduce readout noise.
  • FIG. 6 is a cross-sectional view of a pixel region and the like showing one step in the method for manufacturing the imaging device according to Embodiment 1.
  • FIG. 6 is a cross-sectional view of the peripheral region showing one step in the method for manufacturing the imaging device according to the first embodiment.
  • FIG. 6 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 5A and 5B in the same embodiment.
  • FIG. 6 is a sectional view of a peripheral region showing a process performed after the process shown in FIGS. 5A and 5B in the same embodiment.
  • FIG. 7 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 6A and 6B in the same embodiment.
  • FIG. 7 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 6A and 6B in the same embodiment.
  • FIG. 6 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 5A and 5B in the same embodiment.
  • FIG. 7B is a cross-sectional view of the pixel region and the like showing a process performed after the process shown in FIGS. 7A and 7B in the same embodiment.
  • FIG. 8 is a sectional view of a peripheral region showing a process performed after the process shown in FIGS. 7A and 7B in the same embodiment.
  • FIG. 9B is a cross-sectional view of the pixel region and the like showing a process performed after the process shown in FIGS. 8A and 8B in the same embodiment.
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  • FIG. 8 is a sectional view of a peripheral region showing a process performed after the process shown in FIGS. 7A and 7B in the same embodiment.
  • FIG. 9B is a cross-sectional view of the pixel region and the like showing a process performed after the process shown in FIGS. 8A and 8B in the same embodiment.
  • FIG. 10A is a cross-sectional view of the pixel region and the like showing a process performed after the process shown in FIGS. 9A and 9B in the same embodiment.
  • FIG. 10 is a sectional view of a peripheral region showing a process performed after the process shown in FIGS. 9A and 9B in the same embodiment.
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  • FIG. 12 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 11A and 11B in the same embodiment.
  • FIG. 12 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 11A and 11B in the same embodiment.
  • FIG. 13 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 12A and 12B in the same embodiment.
  • FIG. 13 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 12A and 12B in the same embodiment.
  • FIG. 12 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 11A and 11B in the same embodiment.
  • FIG. 14B is a cross-sectional view of the pixel region and the like illustrating a process performed after the process illustrated in FIGS. 13A and 13B in the embodiment.
  • FIG. 14A is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 13A and 13B in the same embodiment.
  • FIG. 15A is a cross-sectional view of the pixel region and the like showing a process performed after the process shown in FIGS. 14A and 14B in the same embodiment.
  • FIG. 15A is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 14A and 14B in the same embodiment.
  • FIG. 16 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 15A and 15B in the same embodiment.
  • FIG. 16 is a sectional view of a peripheral region showing a process performed after the process shown in FIGS. 15A and 15B in the same embodiment.
  • FIG. 17 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 16A and 16B in the same embodiment.
  • FIG. 17 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 16A and 16B in the same embodiment.
  • FIG. 16 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 16A and 16B in the same embodiment.
  • FIG. 18B is a cross-sectional view of the pixel region and the like showing a process performed after the process shown in FIGS. 17A and 17B in the same embodiment.
  • FIG. 18B is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 17A and 17B in the same embodiment.
  • FIG. 19B is a cross-sectional view of the pixel region and the like illustrating a process performed after the process illustrated in FIGS. 18A and 18B in the same embodiment.
  • FIG. 19D is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 18A and 18B in the same embodiment.
  • FIG. 20 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 19A and 19B in the same embodiment.
  • FIG. 20 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 19A and 19B in the same embodiment.
  • FIG. 22 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 20A and 20B in the same embodiment.
  • FIG. 21 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 20A and 20B in the same embodiment.
  • FIG. 22B is a cross-sectional view of the pixel region and the like illustrating a process performed after the process illustrated in FIGS. 21A and 21B in the embodiment.
  • FIG. 22B is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 21A and 21B in the same embodiment.
  • FIG. 23 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 22A and 22B in the same embodiment.
  • FIG. 23 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 22A and 22B in the same embodiment.
  • FIG. 24 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 23A and 23B in the same embodiment.
  • FIG. 24 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 23A and 23B in the same embodiment.
  • It is sectional drawing, such as a pixel region, which shows 1 process of the manufacturing method of the imaging device which concerns on a comparative example.
  • FIG. 26 is a cross-sectional view of a pixel region and the like illustrating a process performed after the process illustrated in FIGS. 25A and 25B.
  • FIG. 26 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 25A and 25B.
  • FIG. 27 is a cross-sectional view of a pixel region and the like illustrating a process performed after the process illustrated in FIGS. 26A and 26B.
  • FIG. 27B is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 26A and 26B.
  • FIG. 28 is a cross-sectional view of a pixel region and the like illustrating a process performed after the process illustrated in FIGS. 27A and 27B.
  • FIG. 28B is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 27A and 27B.
  • FIG. 28B is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 27A and 27B.
  • FIG. 29 is a cross-sectional view of a pixel region and the like illustrating a process performed after the process illustrated in FIGS. 28A and 28B.
  • FIG. 29 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 28A and 28B.
  • FIG. 30 is a cross-sectional view of a pixel region and the like illustrating a process performed after the process illustrated in FIGS. 29A and 29B.
  • FIG. 30 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 29A and 29B.
  • FIG. 30B is a cross-sectional view of the pixel region and the like illustrating a process performed after the process illustrated in FIGS. 30A and 30B.
  • FIG. 30B is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 30A and 30B.
  • FIG. 32 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 31A and 31B.
  • FIG. 32 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 31A and 31B.
  • FIG. 33 is a cross-sectional view of a pixel region and the like illustrating a process performed after the process illustrated in FIGS. 32A and 32B.
  • FIG. 33 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 32A and 32B.
  • FIG. 35 is a partial cross section taken along a cross sectional line XXXV-XXXV shown in FIG. 34 in the embodiment.
  • FIG. 37 is a partial cross section taken along a cross sectional line XXXVIII-XXXVIII shown in FIG. 37 in the embodiment.
  • FIG. 10 is a cross-sectional view of a pixel region and the like showing one step in a method for manufacturing an imaging device according to Embodiment 2.
  • FIG. 10 is a cross-sectional view of a peripheral region showing one step of a method for manufacturing an imaging device according to Embodiment 2.
  • FIG. 40 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 39A and 39B in the same embodiment.
  • FIG. 40 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 39A and 39B in the same embodiment.
  • FIG. 41 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 40A and 40B in the same embodiment.
  • FIG. 41 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS.
  • FIG. 42 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 41A and 41B in the same embodiment.
  • FIG. 42B is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 41A and 41B in the same embodiment.
  • FIG. 43 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 42A and 42B in the same embodiment.
  • FIG. 43 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 42A and 42B in the same embodiment.
  • FIG. 44 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 43A and 43B in the same embodiment.
  • FIG. 44 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 43A and 43B in the same embodiment.
  • FIG. 45 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 44A and 44B in the same embodiment.
  • FIG. 45 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 44A and 44B in the same embodiment.
  • FIG. 46 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 45A and 45B in the same embodiment.
  • FIG. 46 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 45A and 45B in the same embodiment.
  • FIG. 47 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 46A and 46B in the same embodiment.
  • FIG. 47 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 46A and 46B in the same embodiment.
  • FIG. 46 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 46A and 46B in the same embodiment.
  • FIG. 48 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 47A and 47B in the same embodiment.
  • FIG. 48 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 47A and 47B in the same embodiment.
  • 10 is a cross-sectional view of a pixel region and the like showing one step in a method for manufacturing an imaging device according to Embodiment 3.
  • FIG. FIG. 10 is a cross-sectional view of a peripheral region showing one process of a method for manufacturing an imaging device according to Embodiment 3.
  • FIG. 50 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS.
  • FIG. 50 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 49A and 49B in the same embodiment.
  • FIG. 50 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 50A and 50B in the same embodiment.
  • FIG. 50 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 50A and 50B in the same embodiment.
  • FIG. 52 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 51A and 51B in the same embodiment.
  • FIG. 52 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 51A and 51B in the same embodiment.
  • FIG. 52 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 52A and 52B in the same embodiment.
  • FIG. 52 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 52A and 52B in the same embodiment.
  • FIG. 54 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 53A and 53B in the same embodiment.
  • FIG. 54 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS.
  • FIG. 55 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 54A and 54B in the same embodiment.
  • FIG. 55 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 54A and 54B in the same embodiment.
  • FIG. 56 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 55A and 55B in the same embodiment.
  • FIG. 56 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 55A and 55B in the same embodiment.
  • FIG. 56 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 56A and 56B in the same embodiment.
  • FIG. 57 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 56A and 56B in the same embodiment.
  • It is sectional drawing, such as a pixel region, which shows 1 process of the manufacturing method of the imaging device which concerns on a comparative example.
  • It is a partial expanded sectional view of the gate electrode part vicinity which shows 1 process of the manufacturing method of the imaging device which concerns on a comparative example.
  • FIG. 59B is a partially enlarged cross-sectional view in the vicinity of the gate electrode portion, showing a process performed after the process shown in FIG.
  • FIG. 60 is a partially enlarged plan view of the vicinity of a gate electrode portion, showing a process performed after the process shown in FIG. 59B.
  • FIG. 59B is a partially enlarged sectional view taken along a sectional line LIXD-LIXD shown in FIG. 59C. In the embodiment, it is the elements on larger scale of the gate electrode part vicinity which shows 1 process of the manufacturing method of an imaging device.
  • FIG. 60B is a partially enlarged cross-sectional view near the gate electrode portion showing a step performed after the step shown in FIG. 60A in the same embodiment.
  • FIG. 60 is a partially enlarged plan view of the vicinity of a gate electrode portion showing a step performed after the step shown in FIG. 60B in the same embodiment.
  • FIG. 60 is a partially enlarged plan view of the vicinity of a gate electrode portion showing a step performed after the step shown in FIG. 60B in the same embodiment.
  • FIG. 60 is a partially enlarged cross-sectional view taken along a cross-sectional line LXD-LXD shown in FIG. 60C in the same embodiment.
  • FIG. 60 is a partially enlarged cross-sectional view showing the gate electrode portion of the field effect transistor in the pixel transistor region, showing a step performed after the step shown in FIG. 60B in the same embodiment;
  • 6 is a cross-sectional view of a pixel region and the like showing one step in a method for manufacturing an imaging device according to Embodiment 4.
  • FIG. FIG. 10 is a cross-sectional view of a peripheral region showing one process of a manufacturing method of an imaging device according to a fourth embodiment.
  • FIG. 62 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 61A and 61B in the same embodiment.
  • FIG. 62 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 61A and 61B in the same embodiment.
  • FIG. 62 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 62A and 62B in the same embodiment.
  • FIG. 62 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 62A and 62B in the same embodiment.
  • FIG. 66 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 63A and 63B in the same embodiment.
  • FIG. 64 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 63A and 63B in the same embodiment.
  • FIG. 67 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 64A and 64B in the same embodiment.
  • FIG. 64 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 64A and 64B in the same embodiment.
  • FIG. 66 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 65A and 65B in the same embodiment.
  • FIG. 66 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 65A and 65B in the same embodiment.
  • FIG. 67 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 66A and 66B in the same embodiment.
  • FIG. 66 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 66A and 66B in the same embodiment.
  • FIG. 68 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 67A and 67B in the same embodiment.
  • FIG. 68 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 67A and 67B in the same embodiment.
  • FIG. 69 is a cross-sectional view of a pixel region and the like showing a process performed after the process shown in FIGS. 68A and 68B in the same embodiment.
  • FIG. 69 is a cross-sectional view of a peripheral region showing a process performed after the process shown in FIGS. 68A and 68B in the same embodiment.
  • the imaging device is composed of a plurality of pixels arranged in a matrix.
  • a column selecting circuit CS and a row selecting / reading circuit RS are connected to the pixel PE.
  • one pixel PE of a plurality of pixels is shown for simplification of the drawing.
  • a photodiode PD, a transfer transistor TT, an amplification transistor AT, a selection transistor ST, and a reset transistor RT are provided.
  • the transfer transistor TT transfers charges to a floating diffusion region (not shown).
  • the reset transistor RT resets the charge in the floating diffusion region before the charge is transferred to the floating diffusion region.
  • the charges transferred to the floating diffusion region are input to the gate electrode of the amplification transistor AT, converted into a voltage (Vdd), and amplified.
  • Vdd voltage
  • the signal converted into a voltage is read as an image signal (Vsig).
  • the photodiode PD and the transfer transistor TT are formed in one element formation region defined by the element isolation insulating film EI.
  • a photodiode PD is formed in a portion of the element formation region located on one side with the gate electrode portion TGE of the transfer transistor TT interposed therebetween.
  • a floating diffusion region FDR is formed in a portion of the element formation region located on the other side across the gate electrode portion TGE.
  • the reset transistor RT, the amplification transistor AT, and the selection transistor ST are formed in another element formation region defined by the element isolation insulating film EI.
  • the gate electrode portion RGE of the reset transistor RT, the gate electrode portion AGE of the amplification transistor AT, and the gate electrode portion SGE of the selection transistor ST are arranged so as to cross another element formation region with a space therebetween.
  • the gate electrode portion AGE of the amplification transistor AT and the source / drain region of the reset transistor RT are electrically connected to the floating diffusion region FDR.
  • the offset spacer film is an offset spacer having a two-layer structure including a silicon nitride film as an example of a predetermined film containing an element for terminating a dangling bond of silicon. A film is formed.
  • a sidewall insulating film a case where a sidewall insulating film having a two-layer structure is formed and a case where a sidewall insulating film having a single layer structure is formed are classified.
  • a gate electrode of a field effect transistor including an amplification transistor and a transfer transistor is formed (step S1).
  • an offset spacer film is formed on the side wall surface of the gate electrode (step S2).
  • the offset spacer film has a two-layer structure of a silicon oxide film (lower film) and a silicon nitride film (upper film).
  • the silicon nitride film contains elements (mainly nitrogen (N) and hydrogen (H)) that terminate dangling bonds of silicon (Si) on the Si (111) surface at the end of trench isolation (STI) that defines the element formation region.
  • N nitrogen
  • H hydrogen
  • step S3 the process of leaving the offset spacer film as it is or the process of removing the upper layer film (silicon nitride film) of the offset spacer film is performed (step S3, step S4, step S5). Thereafter, a sidewall insulating film is formed on the side wall surface of the gate electrode (step S6).
  • step S6 a sidewall insulating film is formed on the side wall surface of the gate electrode.
  • Embodiment 1 a case where the two-layer structure offset spacer film is left as it is and a two-layer structure side wall insulating film is formed will be described.
  • an element formation region is defined by trench isolation.
  • a silicon oxide film TOF and a silicon nitride film TNF are formed so as to cover the semiconductor substrate (SUB) (see FIGS. 5A and 5B).
  • a region (element formation region) where a semiconductor element such as a field effect transistor is to be formed is covered, and a trench is formed.
  • the silicon nitride film TNF and the silicon oxide film TOF are patterned so as to expose the region where the is formed.
  • etching is performed on the semiconductor substrate SUB (silicon) using the patterned silicon nitride film TNF and silicon oxide film TOF as a mask, thereby forming a trench TRC having a predetermined depth as shown in FIGS. 5A and 5B. Is formed.
  • an insulating film EIF that becomes an element isolation insulating film made of, for example, a silicon oxide film is formed so as to cover the semiconductor substrate SUB in a mode of filling the trench TRC.
  • the insulating film EIF portion located on the upper surface of the semiconductor substrate SUB is removed by, for example, chemical mechanical polishing (CMP), leaving the insulating film EIF portion located in the trench TRC. Is done.
  • CMP chemical mechanical polishing
  • the remaining silicon nitride film TNF and silicon oxide film TOF are removed by a predetermined etching process. Thereby, as shown in FIGS. 7A and 7B, an element isolation insulating film EI is formed.
  • the element isolation insulating film EI defines a pixel region RPE, a pixel transistor region RPT, a peripheral region RPC, and the like as element formation regions.
  • a photodiode and a transfer transistor are formed in the pixel region RPE.
  • a reset transistor, an amplification transistor, and a selection transistor are formed in the pixel transistor region RPT. Note that for the sake of simplification of the drawings, these transistors are represented by one transistor.
  • regions RNH, RPH, RNL, and RPL are further defined as regions where field effect transistors are formed.
  • region RNH an n-channel field effect transistor that is driven at a relatively high voltage (for example, about 3.3 V) is formed.
  • region RPH a p-channel field effect transistor that is driven at a relatively high voltage (for example, about 3.3 V) is formed.
  • region RNL an n-channel field effect transistor that is driven at a relatively low voltage (for example, about 1.5 V) is formed.
  • a p-channel field effect transistor that is driven at a relatively low voltage for example, about 1.5 V
  • a predetermined resist pattern (not shown) is formed by photolithography, and a step of injecting impurities of a predetermined conductivity type is sequentially performed using the resist pattern as an implantation mask. It is formed.
  • a P well PPWL and a P well PPWH are formed in the pixel region RPE and the pixel transistor region RPT.
  • P wells HPW and LPW and N wells HNW and LNW are formed.
  • the impurity concentration of the P well PPWL is lower than the impurity concentration of the P well PPWH.
  • the P well PPWH is formed from the surface of the semiconductor substrate SUB to a region shallower than the P well PPWL.
  • the P wells HPW and LPW and the N wells HNW and LNW are respectively formed from the surface of the semiconductor substrate SUB to a predetermined depth.
  • the photodiode PD and the gate electrode GB are formed in the pixel region RPE, and the gate electrode GB is formed in the pixel transistor region RPT and the peripheral region RPC.
  • the gate insulating film immediately below the gate electrode GB a relatively thick gate insulating film GIC and a relatively thin gate insulating film GIC are formed.
  • an extension (LDD) region is formed in each of the pixel transistor region RPT, regions RNH, and RPH in which field effect transistors that are driven at a relatively high voltage are formed.
  • FIGS. 9A and 9B by performing a predetermined photolithography process, a resist pattern MHNL that exposes the pixel transistor region RPT and the region RNH and covers other regions is formed.
  • an n-type extension region HNLD is formed in each of the exposed pixel transistor region RPT and region RNH by implanting n-type impurities using the resist pattern MHNL and the gate electrode GB as an implantation mask.
  • an extension region HNLD is formed in a portion of the P well PPWH opposite to the side where the photodiode PD is formed with the gate electrode GB interposed therebetween. Thereafter, resist pattern MHNL is removed.
  • a resist pattern MHPL that exposes the region RPH and covers the other regions is formed.
  • a p-type extension region HPLD is formed in the exposed region RPH by implanting p-type impurities using the resist pattern MHPL and the gate electrode GB as an implantation mask. Thereafter, resist pattern MHPL is removed.
  • an insulating film OSF to be an offset spacer film is formed so as to cover the gate electrode GB.
  • a TEOS (Tetra Ethyl Ortho Silicate glass) -based silicon oxide film OSF1 is first formed.
  • a silicon nitride film OSF2 is formed so as to cover the silicon oxide film OSF1.
  • HCD hexachlorodisilane
  • the film thickness of the insulating film OSF is, for example, about 10 nm.
  • the silicon nitride film may be formed by, for example, an ALD (Atomic Layer Deposition) method in which atomic layers are deposited one by one.
  • ALD Atomic Layer Deposition
  • the offset spacer film OSS is formed by the film OS1 and the silicon nitride film OS2).
  • an extension (LDD) region is formed in each of the regions RNL and RPL where the field effect transistor driven at a relatively low voltage is formed.
  • a resist pattern MLNL that exposes the region RNL and covers other regions is formed.
  • an extension region LNLD is formed in the exposed region RNL by implanting n-type impurities using the resist pattern MLNL, the offset spacer film OSS, the gate electrode GB, and the offset spacer film OSS as an implantation mask. Thereafter, resist pattern MLNL is removed.
  • a resist pattern MLPL that exposes the region RPL and covers other regions is formed.
  • an extension region LPLD is formed in the exposed region RPL by implanting p-type impurities using the resist pattern MLPL, the gate electrode GB, and the offset spacer film OSS as an implantation mask.
  • FIGS. 15A and 15B by removing the resist pattern MLPL, the gate electrode GB, the offset spacer film OSS, and the like are exposed.
  • the sidewall insulating film is formed with the offset spacer film OSS remaining.
  • an insulating film SWF serving as a sidewall insulating film is formed so as to cover the gate electrode GB and the offset spacer film OSS.
  • a silicon oxide film SWF1 is formed.
  • a silicon nitride film SWF2 is formed so as to cover the silicon oxide film SWF1.
  • an anisotropic etching process is performed on the insulating film SWF.
  • the portion of the insulating film SWF located on the upper surface of the gate electrode GB is removed, and the portion of the insulating film SWF remaining on the sidewall surface of the gate electrode GB (silicon oxide)
  • the sidewall insulating film SWI is formed by the film SW1 and the silicon nitride film SW2).
  • the gate electrode portion TGE of the transfer transistor is formed by the gate electrode GB, the offset spacer film OSS, and the sidewall insulating film SWI.
  • a gate electrode portion PEGE such as an amplification transistor is formed by the gate electrode GB, the offset spacer film OSS, and the sidewall insulating film SWI.
  • the gate electrode portion NHGE of the n-channel field effect transistor that is driven at a relatively high voltage is formed by the gate electrode GB, the offset spacer film OSS, and the sidewall insulating film SWI.
  • the in the region RPH a gate electrode portion PHGE of a p-channel field effect transistor that operates at a relatively high voltage is formed.
  • the gate electrode portion NLGE of an n-channel field effect transistor that is driven at a relatively low voltage is formed.
  • a gate electrode portion PLGE of a p-channel field effect transistor that operates at a relatively low voltage is formed.
  • a source / drain region is formed in each of the regions RPH and RPL where the p-channel field effect transistor is formed.
  • a resist pattern MPDF that exposes the regions RPH and RPL and covers other regions is formed.
  • a p-type impurity is implanted to form a source / drain region HPDF in the region RPH and a source / drain region LPDF in the region RPL. Is formed. Thereafter, the resist pattern MPDF is removed.
  • a source / drain region is formed in each of the pixel transistor region RPT, regions RNH, and RNL where n-channel field effect transistors are formed.
  • a resist pattern MNDF that exposes the pixel transistor region RPT, regions RNH, and RNL and covers the other regions is formed.
  • the source / drain regions HNDF are formed in the pixel transistor region RPT and the region RNH, respectively.
  • the source / drain region LNDF is formed in the region RNL.
  • the floating diffusion region FDR is formed in the pixel region RPE. Thereafter, resist pattern MNDF is removed.
  • the transfer transistor TT is formed in the pixel region RPE by the steps so far.
  • an n-channel field effect transistor NHT such as an amplification transistor is formed.
  • an n-channel field effect transistor NHT is formed in the region RNH of the peripheral region RPC.
  • an n-channel field effect transistor NHT is formed in the region RNH of the peripheral region RPC.
  • a p-channel field effect transistor PHT is formed in the region RPH.
  • an n-channel field effect transistor NLT is formed in the region RNL.
  • a p-channel field effect transistor PLT is formed.
  • a silicide protection film for preventing silicidation is formed for a field effect transistor (not shown) that does not form a metal silicide film.
  • a silicide protection film SP for preventing silicidation is formed so as to cover the gate electrode portions TGE, PEGE, NHGE, PHGE, NLGE, PLGE and the like.
  • a silicon oxide film or the like is formed as the silicide protection film SP.
  • the silicide protection film located in the pixel transistor region RPT and the peripheral region RPC is removed, leaving a portion of the silicide protection film SP covering the pixel region RPE where the metal silicide film is not formed (see FIGS. 21A and 21B).
  • a metal silicide film is formed by a salicide (SALICIDE: Self ALIgned siliCIDE) method.
  • SALICIDE Self ALIgned siliCIDE
  • a predetermined metal film MF such as cobalt is formed so as to cover the gate electrode portions TGE, PEGE, NHGE, PHGE, NLGE, and PLGE.
  • a metal silicide film MS (see FIGS. 22A and 22B) is formed by reacting the metal film MS and silicon by performing a predetermined heat treatment. Thereafter, unreacted metal is removed.
  • a metal silicide film MS is formed on the upper surface of the gate electrode portion NHGE and the surface of the source / drain region HNDF of the field effect transistor NHT.
  • a metal silicide film MS is formed on the upper surface of the gate electrode portion PHGE and the surface of the source / drain region HPDF of the field effect transistor PHT.
  • a metal silicide film MS is formed on the upper surface of the gate electrode portion NLGE and the surface of the source / drain region LNDF of the field effect transistor NLT.
  • a metal silicide film MS is formed on the upper surface of the gate electrode portion PLGE and the surface of the source / drain region LPDF of the field effect transistor PLT.
  • a stress liner film SL is formed so as to cover the transfer transistor TT and the field effect transistors NHT, PHT, NLT, PLT and the like.
  • a first interlayer insulating film IF1 is formed as a contact interlayer film so as to cover the stress liner film SL.
  • a predetermined photolithography process is performed to form a resist pattern (not shown) for forming contact holes.
  • the surface of the metal silicide film MS formed in the floating diffusion region FDR is exposed in the pixel region RPE by subjecting the first interlayer insulating film IF1 and the like to anisotropic etching using the resist pattern as an etching mask.
  • a contact hole CH to be formed is formed.
  • a contact hole CH exposing the surface of the metal silicide film MS formed in the source / drain region HNDF is formed.
  • contact holes CH that expose the surface of the metal silicide film MS formed in each of the source / drain regions HNDF, HPDF, LNDF, and LPDF are formed.
  • a contact plug CP is formed in each of the contact holes CH.
  • the first wiring M1 is formed so as to contact the surface of the first interlayer insulating film IF1.
  • a second interlayer insulating film IF2 is formed so as to cover the first wiring M1.
  • first vias V1 electrically connected to the corresponding first wirings M1 are formed so as to penetrate the second interlayer insulating film IF.
  • the second wiring M2 is formed so as to be in contact with the surface of the second interlayer insulating film IF2.
  • Each of the second wirings M2 is electrically connected to the corresponding first via V1.
  • a third interlayer insulating film IF3 is formed so as to cover the second wiring M2.
  • second vias V2 electrically connected to the corresponding second wiring M2 are formed so as to penetrate the third interlayer insulating film IF3.
  • the third wiring M3 is formed so as to be in contact with the surface of the third interlayer insulating film IF3.
  • Each of the third wirings M3 is electrically connected to the corresponding second via V2.
  • a fourth interlayer insulating film IF4 is formed so as to cover the third wiring M3.
  • an insulating film SNI such as a silicon nitride film is formed so as to be in contact with the surface of the fourth interlayer insulating film IF4.
  • a predetermined color filter CF corresponding to any one of red, green, and blue is formed in the pixel region RPE.
  • a microlens ML that collects light is disposed in the pixel region RPE. In this way, the main part of the imaging device is completed.
  • the silicon oxide film OS1 of the offset spacer film OSS in the gate electrode portions TGE, PEGE, NHGE, PHGE, NLGE, and PLGE of the imaging device includes a portion (first portion) that covers the side wall surface of the gate electrode GB, and a first portion thereof. There is a portion (second portion) extending from the side opposite to the side where the gate electrode GB is located.
  • the sidewall insulating film SWI is formed so as to cover the end face (thickness direction) of the second portion of the silicon oxide film OS1.
  • an offset is formed so as to cover the gate electrode CGB as shown in FIGS. 25A and 25B.
  • An insulating film COSF to be a spacer film is formed.
  • the insulating film COSF to be the offset spacer film has a single layer structure, and the insulating film COSF made of a silicon oxide film is formed.
  • the entire surface of the insulating film COSF is subjected to anisotropic etching to form an offset spacer film COSS on the side wall surface of the gate electrode CGB.
  • n-type impurities are implanted using a predetermined resist pattern (not shown), the gate electrode CGB, the offset spacer film COSS, and the like as an implantation mask by a process similar to the process shown in FIGS. 13A and 13B.
  • p-type impurities are implanted using a predetermined resist pattern (not shown), gate electrode CGB, offset spacer film COSS, and the like as an implantation mask.
  • the extension region CLNLD is formed in the region CRNL
  • the extension region CLPLD is formed in the region CRPL.
  • the offset spacer film COSS film is removed as shown in FIGS. 28A and 28B.
  • an insulating film CSWF serving as a sidewall insulating film is formed so as to cover the gate electrode CGB.
  • a silicon oxide film CSWF1 is first formed, and then a silicon nitride film CSWF2 is formed.
  • the insulating film CSWF is subjected to anisotropic etching to form a sidewall insulating film CSWI on the side wall surface of the gate electrode CGB.
  • p-type impurities are implanted using a predetermined resist pattern (not shown) and the gate electrode portions CPHGE and CPLGE as an implantation mask by a process similar to the process shown in FIGS. 18A and 18B.
  • n-type impurities are implanted using a predetermined resist pattern (not shown) and gate electrode portions CTGE, CPEGE, CNHGE, and CNLGE as an implantation mask by the same process as that shown in FIGS. 19A and 19B. .
  • the source / drain region CHPDF is formed in the region CRPH, and the source / drain region CLPDF is formed in the region CRPL.
  • a source / drain region CHNDF is formed in each of the pixel transistor region CRPT and region CRNH, and a source / drain region LNDF is formed in the region CRNL.
  • a floating diffusion region CFDR is formed in the pixel region CRPE.
  • a metal silicide film CMS is formed in the pixel region CRPE, the pixel transistor region CRPT, and the peripheral region CRPC by the salicide method.
  • the same process as the process shown in FIGS. 23A and 23B and the process similar to the process shown in FIGS. 24A and 24B are performed, and as shown in FIGS. 33A and 33B, the main part of the imaging device according to the comparative example Is completed.
  • a semiconductor element such as a field effect transistor in an imaging device is formed in an element formation region (a region of a semiconductor substrate) defined by trench isolation.
  • the field effect transistors include field effect transistors NHT, PHT (CNHT, CPHT) driven at a relatively high voltage, and field effect transistors NLT, PLT (CNLT, CPLT) driven at a relatively low voltage.
  • the gate insulating film GIC (CGIC) of the field effect transistors NHT, PHT (CNHT, CPHT) is formed thicker than the gate insulating film GIN (CGIN) of the field effect transistors NLT, PLT (CNLT, CPLT).
  • the gate insulating films GIC and GIN (CGIC and CGIN) having different thicknesses are formed by combining a thermal oxidation process and a process of partially removing the insulating film formed by the thermal oxidation process.
  • the thick gate insulating film GIC CGIC
  • the sacrificial oxide film is removed in advance by wet processing.
  • the thick sacrificial oxide film formed when forming the thick gate insulating film GIC CGIC
  • the thick sacrificial oxide film formed when forming the thick gate insulating film GIC CGIC
  • a boundary portion between the element isolation insulating film formed in the trench and the element formation region (semiconductor substrate) is etched to form a dent, and Si (111) serves as a crystal plane of the semiconductor substrate (silicon substrate) in the element formation region.
  • Plane CRYS2 or a plane parallel to the Si (111) crystal plane
  • Such a dent is called “STI Divot”. Note that the dotted line shown in FIG. 35 indicates the Si (111) plane (crystal plane).
  • the gate electrode portion CPEGE and the like of the field effect transistor are formed so as to cover such a (111) plane CRYS2 of silicon.
  • this (111) plane CRYS2 of silicon there are many dangling bonds of silicon and many interface states due to the dangling bonds. For this reason, in the field effect transistor, the readout noise increases under the influence of the interface state.
  • the channel is affected by the interface state and noise (1 / f noise) increases.
  • the 1 / f noise is increased.
  • Random noise including f noise and thermal noise (FD amplifier noise) increases. These increase read noise.
  • the random noise includes dark current shot noise, FD reset noise, and optical shot noise in addition to the FD amplifier noise.
  • FIG. 36 is a graph showing the relationship between the noise spectrum and the channel width, where the horizontal axis is the channel width W and the vertical axis is the noise spectrum density SVg.
  • the readout noise increases exponentially when the channel width W of the field effect transistor is reduced below 0.3 ⁇ m.
  • the imaging device (graph B) employing the separation by the pn junction the degree of increase in the readout noise is small compared to the graph A and increases linearly.
  • the readout noise increases, the S / N ratio deteriorates, and the clarity of the image, shading, color depth, and the like are lost. In addition, this is a factor that hinders pixel miniaturization of the imaging device.
  • N nitrogen
  • hydrogen as elements that terminate dangling bonds in the element formation region (Si (111) surface of the STI end)
  • a predetermined film including at least one of H is formed. That is, as shown in FIGS. 37 and 38, an offset spacer film OSS including the silicon nitride film OS2 is formed as such a predetermined film (see FIGS. 12A and 12B).
  • Nitrogen (N) and hydrogen (H) in the dangling bonds in the silicon nitride film are considered to diffuse due to heat (about 670 ° C. or higher) when the silicon nitride film (OSF2) is formed. From this, as shown in FIG. 37, by baking heat treatment after forming the insulating film OSF to be an offset spacer film, heat treatment after implantation when forming the source / drain regions HPDF, LPDF, HNDF, and LNDF, Nitrogen (N) (or hydrogen (H)) diffuses, and a part thereof bonds to the dangling bonds of silicon, so that dangling bonds of silicon can be terminated.
  • the imaging apparatus can reduce read noise caused by dangling bonds in silicon.
  • the imaging apparatus it is possible to prevent the image clarity, shade, color depth, and the like from being lost.
  • the imaging device can be miniaturized. Incidentally, by forming the silicon nitride film OS2 on the silicon oxide film OS1 as the offset spacer film OSS, the resistance against chemicals when removing the resist pattern is improved, and the offset spacer film OSS is reduced. Can be suppressed.
  • Embodiment 2 Here, a case will be described in which after forming the offset spacer film having a two-layer structure, the silicon nitride film of the upper layer film is removed while leaving the silicon oxide film of the lower layer film to form a sidewall insulating film having a two-layer structure.
  • the same members as those in the configuration of the imaging apparatus described above are denoted by the same reference numerals, and the description thereof will not be repeated unless necessary.
  • the silicon oxide film OS1 is used as the lower layer film, and the silicon nitride film
  • An offset spacer film OSS having a two-layer structure with OS2 as an upper layer film is formed, and extension regions LNLD and LPLD are formed.
  • the silicon nitride film OS2 is removed from the offset spacer film OSS while leaving the silicon oxide film OS1.
  • the sidewall insulating film SWI is formed on the side surface of the gate electrode GB by performing anisotropic etching on the insulating film SWF.
  • source / drain regions HPDF are formed in region RPH by implanting p-type impurities using resist pattern MPDF and gate electrode portions PHGE and PLGE as implantation masks.
  • the source / drain region LPDF is formed in the region RPL. Thereafter, the resist pattern MPDF is removed.
  • n-type impurities are implanted using the resist pattern MNDF and the gate electrode portions TGE, PEGE, NHGE, and NLGE as an implantation mask, thereby forming the pixel transistor region RPT and the region RNH.
  • a source / drain region HNDF is formed.
  • a source / drain region LNDF is formed.
  • a floating diffusion region FDR is formed in the pixel region RPE. Thereafter, resist pattern MNDF is removed.
  • a silicide protection film SP is formed so as to cover the gate electrode portions TGE, PEGE, NHGE, PHGE, NLGE, PLGE and the like. Thereafter, the silicide protection film located in the other region is removed, leaving a portion of the silicide protection film covering the field effect transistor (not shown) not forming the metal silicide film.
  • a predetermined metal film MF is formed so as to cover the gate electrode portions TGE, PEGE, NHGE, PHGE, NLGE, PLGE and the like.
  • a predetermined heat treatment is performed to react the metal film MS with silicon, and then the unreacted metal is removed, thereby forming the metal silicide film MS as shown in FIGS. 47A and 47B.
  • the main part of the imaging device is completed as shown in FIGS. 48A and 48B.
  • the silicon oxide film OS1 of the offset spacer film OSS of the imaging device a portion (first portion) covering the side wall surface of the gate electrode GB and a portion (second portion) extending from the first portion to the photodiode PD (second portion) ( Part extending away from the gate electrode GB).
  • the sidewall insulating film SWI is formed so as to cover the end face (thickness direction) of the second portion of the silicon oxide film OS1.
  • the two-layered offset spacer film OSS having the silicon oxide film OS1 as the lower layer film and the silicon nitride film OS2 as the upper layer film is formed, and before the step of forming the sidewall insulating film.
  • the silicon nitride film OS2 is removed leaving the silicon oxide film OS1.
  • a baking heat treatment is performed after the formation of the insulating film OSF to be an offset spacer film before the silicon nitride film OS2 is removed.
  • the imaging apparatus it is possible to prevent the image clarity, shade, color depth, and the like from being lost.
  • the imaging device can be miniaturized.
  • the transmittance of the film (laminated film) located on the photodiode PD is increased, and the sensitivity as the imaging device can be improved.
  • Embodiment 3 Here, a case will be described in which an offset spacer film having a two-layer structure is left as it is and a sidewall insulating film having a single-layer structure is formed.
  • the same members as those in the configuration of the imaging apparatus described in Embodiment 1 are denoted by the same reference numerals, and the description thereof will not be repeated unless necessary.
  • the silicon oxide film OS1 is used as the lower layer film, and the silicon nitride film
  • An offset spacer film OSS having a two-layer structure with OS2 as an upper layer film is formed, and extension regions LNLD and LPLD are formed.
  • an insulating film SWF serving as a sidewall insulating film is formed so as to cover the gate electrode GB and the offset spacer film OSS.
  • a silicon nitride film is formed as the insulating film SWF.
  • an anisotropic etching process is performed on the insulating film SWF.
  • the portion of the insulating film SWF located on the upper surface of the gate electrode GB is removed, and the portion of the insulating film SWF remaining on the sidewall surface of the gate electrode GB (silicon nitride)
  • the sidewall insulating film SWI having a single layer structure is formed by the film.
  • source / drain regions HPDF are formed in region RPH by implanting p-type impurities using resist pattern MPDF and gate electrode portions PHGE and PLGE as an implantation mask.
  • the source / drain region LPDF is formed in the region RPL. Thereafter, the resist pattern MPDF is removed.
  • the n-type impurity is implanted using the resist pattern MNDF and the gate electrode portions TGE, PEGE, NHGE, and NLGE as an implantation mask, thereby forming the pixel transistor region RPT and the region RNH.
  • a source / drain region HNDF is formed.
  • a source / drain region LNDF is formed.
  • a floating diffusion region FDR is formed in the pixel region RPE. Thereafter, resist pattern MNDF is removed.
  • a silicide protection film SP is formed so as to cover the gate electrode portions TGE, PEGE, NHGE, PHGE, NLGE, PLGE and the like. Thereafter, the silicide protection film located in the other region is removed, leaving a portion of the silicide protection film covering the field effect transistor (not shown) not forming the metal silicide film.
  • a predetermined metal film MF is formed so as to cover the gate electrode portions TGE, PEGE, NHGE, PHGE, NLGE, and PLGE.
  • a predetermined heat treatment is performed to react the metal film MS with silicon, and then the unreacted metal is removed, thereby forming the metal silicide film MS as shown in FIGS. 56A and 56B.
  • the silicon oxide film OS1 of the offset spacer film OSS of the imaging device has a portion (first portion) that covers the side wall surface of the gate electrode GB, and extends from the first portion to the side opposite to the side where the gate electrode GB is located. Part (second part) to be performed.
  • the sidewall insulating film SWI having a single layer structure made of a silicon nitride film is formed so as to cover the end face (thickness direction) of the second portion of the silicon oxide film OS1.
  • a sidewall insulating film CSWI having a two-layer structure in which a silicon oxide film is a lower film and a silicon nitride film is an upper film is formed as a sidewall insulating film. .
  • the resist pattern serving as an implantation mask is removed with a predetermined chemical solution.
  • the portion of the silicide protection film located in the region where the metal silicide film is formed is removed with a predetermined chemical solution (hydrofluoric acid-based chemical solution).
  • the sidewall insulating film CSWI in which the end surface of the silicon oxide film CSW1 and the side surface (front surface) of the silicon nitride film CSW2 are at substantially the same position (the same plane) is initially used as a chemical solution.
  • the silicon oxide film CSW1 is etched in particular, and the end surface of the silicon oxide film CSW1 recedes to the gate electrode CGB side as shown in FIG. 59B (see arrow).
  • the metal silicide film CMS is formed so that the silicon oxide film CSW1 enters the recessed portion.
  • the substantial length of the floating diffusion region CFDR in the channel length direction is shortened by the penetration of the metal silicide film, and as one of the leak (FD leak) components in the floating diffusion region CFDR, There is a risk that the leak component called GIDL (Gate Induced Drain Leak) may increase.
  • GIDL Gate Induced Drain Leak
  • the S / N ratio of the field effect transistor CNHT may be deteriorated.
  • a sidewall insulating film SWI made of a silicon nitride film is formed as a sidewall insulating film. . Therefore, as shown in FIG. 60B, even when exposed to a chemical solution such as hydrofluoric acid (see arrow), the sidewall insulating film SWI is hardly etched back. Moreover, as shown in FIGS. 60C and 60D, no metal silicide film is formed in the pixel region RPE. Thereby, the substantial length of the floating diffusion region FDR in the channel length direction is ensured, and FD leakage (GIDL) can be suppressed.
  • GIDL FD leakage
  • the metal silicide film MS is not formed in such a manner as to sink under the sidewall insulating film SWI, and the metal silicide film MS is not formed. Is formed in a region not covered with the sidewall insulating film SWI. Thereby, it is possible to suppress the deterioration of the S / N ratio of the field effect transistor NHT.
  • Embodiment 4 Here, a case will be described in which after forming the offset spacer film having a two-layer structure, the silicon nitride film of the upper layer film is removed while leaving the silicon oxide film of the lower layer film to form a sidewall insulating film having a single layer structure.
  • the same members as those in the configuration of the imaging apparatus described in Embodiment 1 are denoted by the same reference numerals, and the description thereof will not be repeated unless necessary.
  • An offset spacer film OSS having a structure is formed, and extension regions LNLD and LPLD are formed (see FIGS. 39A and 39B).
  • the silicon nitride film OS2 is removed from the offset spacer film OSS while leaving the silicon oxide film OS1.
  • an insulating film SWF made of a silicon nitride film and serving as a sidewall insulating film is formed so as to cover the gate electrode GB and the offset spacer film OSS.
  • an insulating film SWF made of a silicon nitride film and serving as a sidewall insulating film is formed so as to cover the gate electrode GB and the offset spacer film OSS.
  • FIGS. 63A and 63B by subjecting the insulating film SWF to anisotropic etching, a single-layer sidewall insulating film SWI made of a silicon nitride film is formed.
  • source / drain regions HPDF are formed in region RPH by implanting p-type impurities using resist pattern MPDF and gate electrode portions PHGE and PLGE as an implantation mask.
  • the source / drain region LPDF is formed in the region RPL. Thereafter, the resist pattern MPDF is removed.
  • the pixel transistor region RPT and the region RNH are formed.
  • a source / drain region HNDF is formed.
  • a source / drain region LNDF is formed.
  • a floating diffusion region FDR is formed in the pixel region RPE. Thereafter, resist pattern MNDF is removed.
  • a silicide protection film SP is formed so as to cover the gate electrode portions TGE, PEGE, NHGE, PHGE, NLGE, PLGE and the like. Thereafter, the silicide protection film located in the other region is removed, leaving a portion of the silicide protection film covering the field effect transistor (not shown) not forming the metal silicide film.
  • a predetermined metal film MF is formed so as to cover the gate electrode portions TGE, PEGE, NHGE, PHGE, NLGE, and PLGE.
  • a predetermined heat treatment is performed to react the metal film MS and silicon, and then the unreacted metal is removed, thereby forming the metal silicide film MS as shown in FIGS. 68A and 68B.
  • the silicon oxide film OS1 of the offset spacer film OSS of the imaging device has a portion (first portion) that covers the side wall surface of the gate electrode GB, and extends from the first portion to the side opposite to the side where the gate electrode GB is located. Part (second part) to be performed.
  • the sidewall insulating film SWI having a single layer structure made of a silicon nitride film is formed so as to cover the end face (thickness direction) of the second portion of the silicon oxide film OS1.
  • the offset spacer film is a two-layered offset spacer film OSS having the silicon oxide film OS1 as the lower layer film and the silicon nitride film OS2 as the upper layer film.
  • the silicon nitride film OS2 is removed leaving the silicon oxide film OS1.
  • a baking heat treatment is performed after the insulating film OSF to be an offset spacer film is formed.
  • the imaging apparatus it is possible to prevent the image clarity, shade, color depth, and the like from being lost.
  • the imaging device can be miniaturized.
  • a single-layered sidewall insulating film SWI made of a silicon nitride film is formed as the sidewall insulating film. Therefore, even when exposed to a chemical solution such as hydrofluoric acid, the sidewall insulating film SWI is hardly etched back (see FIG. 60B). In addition, no metal silicide film is formed in the pixel region RPE (see FIGS. 60C and 60D). Thereby, the substantial length of the floating diffusion region FDR in the channel length direction is ensured, and FD leakage (GIDL) can be suppressed.
  • GIDL FD leakage
  • the metal silicide film MS is not formed so as to be buried under the sidewall insulating film SWI, and the metal silicide film MS is not formed in the sidewall insulating film SWI. It will be formed in the area
  • a silicon nitride film is taken as an example of the predetermined film containing at least one of nitrogen (N) and hydrogen (H) as an element for terminating a dangling bond of silicon.
  • the material is not limited to the silicon nitride film as long as at least one of nitrogen (N) and hydrogen (H) can be bonded to the dangling bonds.
  • the element is not limited to nitrogen (N) or hydrogen (H) as long as it is an element capable of terminating a dangling bond of silicon.
  • the imaging apparatus that can reduce the FD leakage in addition to the termination of dangling bonds has been described.
  • the main surface of the semiconductor substrate has a plurality of element formation regions defined by the trench isolation insulating film and a semiconductor element formed in each of the plurality of element formation regions.
  • the semiconductor element includes a photoelectric conversion unit and a transfer transistor having a transfer gate electrode unit that transfers charges generated in the photoelectric conversion unit.
  • the transfer gate electrode portion includes a transfer gate electrode formed so as to cross a predetermined element formation region among the plurality of element formation regions, and a sidewall insulating film formed on the side wall surface of the transfer gate electrode. Yes.
  • a photoelectric conversion portion is formed in a predetermined element formation region located on one side with respect to the transfer gate electrode portion.
  • a floating diffusion region is formed in a predetermined element formation region located on the other side of the transfer gate electrode portion.
  • a single-layer sidewall insulating film made of a silicon nitride film is formed as the sidewall insulating film of the transfer gate electrode portion.
  • a trench is formed in a semiconductor substrate.
  • a plurality of element formation regions are defined by forming an element isolation insulating film in the trench.
  • a semiconductor element is formed in each of the plurality of element formation regions.
  • the step of forming a semiconductor element includes a step of forming a photoelectric conversion portion and a step of forming a transfer transistor having a transfer gate electrode portion that transfers charges generated in the photoelectric conversion portion.
  • the step of forming the transfer gate electrode portion of the transfer transistor includes a step of forming a transfer gate electrode so as to cross a predetermined element formation region among a plurality of element formation regions, and a sidewall insulation on the side wall surface of the transfer gate electrode. Forming a film.
  • a photoelectric conversion portion is formed in a predetermined element formation region located on one side of the transfer gate electrode portion.
  • a floating diffusion region is formed in a predetermined element formation region located on the other side of the transfer gate electrode portion.
  • a metal silicide film is formed on a portion of the surface of the floating diffusion region other than the portion covered with the sidewall insulating film.
  • a single-layer sidewall insulating film made of a silicon nitride film is formed.
  • IS imaging device PE pixel, PD photodiode, NR n-type region, PR p-type region, CLS column selection circuit, RWS row selection / readout circuit, TT transfer transistor, TGE gate electrode, FDR floating diffusion region, RT reset transistor , RGE gate electrode part, AT amplification transistor, AGE gate electrode part, ST selection transistor, SGE gate electrode part, PEGE gate electrode part, SUB semiconductor substrate, TOF silicon oxide film, TNF silicon nitride film, TRC trench, EIF element isolation insulation Film, EI element isolation insulating film, EF1, EF2 element formation area, RPE pixel area, RPT pixel transistor area, RPC peripheral area, RNH, RPH, RNL, RPL area, NHT, PHT, NLT, PLT Field effect transistor, GIC, GIN gate insulating film, GB gate electrode, PPWL, PPWH P well, HPW P well, HNW N well, LPW P well, LNW N well, OSF1, OS1 silicon

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Abstract

　電界効果型トランジスタのゲート電極が形成される（ステップＳ１）。次に、ゲート電極の側壁面に、下層膜をシリコン酸化膜とし上層膜をシリコン窒化膜とする二層構造のオフセットスペーサ膜が形成される（ステップＳ２）。シリコン窒化膜は、素子形成領域のシリコンのダングリングボンドを終端させる元素の供給源とされる。次に、オフセットスペーサ膜をそのまま残す処理か、オフセットスペーサ膜のうちのシリコン窒化膜を除去する処理が施される（ステップＳ３、ステップＳ４、ステップＳ５）。その後、ゲート電極の側壁面にサイドウォール絶縁膜が形成される（ステップＳ６）。

Description

撮像装置の製造方法および撮像装置
　本発明は撮像装置の製造方法および撮像装置に関し、特に、イメージセンサー用のフォトダイオードを備えた撮像装置の製造方法に好適に利用できるものである。
　デジタルカメラ等には、たとえば、ＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）イメージセンサーを備えた撮像装置が適用されている。そのような撮像装置では、入射する光を電荷に変換するフォトダイオードが配置された画素領域と、フォトダイオードによって変換された電荷を電気信号として処理等する周辺回路が配置された周辺領域とが形成されている。画素領域では、フォトダイオードにおいて発生した電荷は、転送トランジスタによって浮遊拡散領域へ転送される。転送された電荷は、増幅トランジスタによって電気信号に変換されて画像信号として出力され、出力された画像信号は、周辺領域において処理される。
　画素領域および周辺領域において、フォトダイオードや電界効果型トランジスタ等の半導体素子は、素子分離領域によって規定される素子形成領域に形成される。近年、撮像装置の微細化に対応するため、素子分離領域として、いわゆるトレンチ分離（ＳＴＩ：Shallow　Trench　Isolation）が採用されている。
K.　Itonaga,　et　al.,　"Extremely-Low-Noise　CMOS　Image　sensor　with　High　Saturation　Capacity",　IEDM,　Session　8.1　(December　5　2011).
　トレンチ分離（ＳＴＩ）を採用した従来の撮像装置では、読み出しノイズに関する問題点があった。
　すなわち、非特許文献１には、素子分離として、ｐｎ接合による素子分離を採用した撮像装置では、画素内のトランジスタの幅が短くになるにしたがい、読み出しノイズはほぼリニアに増加するのに対して、トレンチ分離（ＳＴＩ）を採用した撮像装置では、画素内の電界効果型トランジスタのチャネル幅が０．３μｍよりも短くなると、読み出しノイズが指数関数的に増加することが報告されている。読み出しノイズが増加すると、ＳＮ比（Signal　to　Noise　ratio）が悪くなり、画像の鮮明度、濃淡、色の奥行き感等がなくなってしまう。
　その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
　一実施の形態に係る撮像装置の製造方法では、トレンチに素子分離絶縁膜を形成することによって規定される複数の素子形成領域のそれぞれに半導体素子を形成する工程において、光電変換部と、ゲート電極部を有するトランジスタとが形成される。ゲート電極部を形成する工程は、ゲート電極を形成する工程と、ゲート電極を覆うように、第１絶縁膜を下層膜とし第１絶縁膜とは異なる所定の膜を上層膜とするオフセットスペーサ膜となる膜を形成する工程と、オフセットスペーサ膜となる膜に加工を施すことにより、ゲート電極の側壁面上に、第１絶縁膜を少なくとも含むオフセットスペーサ膜を形成する工程と、ゲート電極の側壁面上に、前記オフセットスペーサ膜を介在させてサイドウォール絶縁膜を形成する工程とを含んでいる。オフセットスペーサ膜となる膜を形成する工程では、所定の素子形成領域のダングリングボンドを終端させる元素として、窒素（Ｎ）および水素（Ｈ）の少なくともいずれかを含有する膜が、所定の膜として形成される。オフセットスペーサ膜を形成する工程では、第１絶縁膜は、ゲート電極の側壁面を覆う第１部分と、第１部分の下端部からゲート電極が位置する側とは反対側へ延在して所定の素子形成領域の表面を覆う第２部分とが残されるように、加工される。サイドウォール絶縁膜を形成する工程では、サイドウォール絶縁膜は、第１絶縁膜の第２部分の端面を覆うように形成される。
　他の実施の形態に係る撮像装置では、トレンチ分離絶縁膜によって規定された複数の素子形成領域と、複数の素子形成領域のそれぞれに形成された半導体素子とを有している。半導体素子は、光電変換部と、ゲート電極部を有するトランジスタとを含んでいる。ゲート電極部は、ゲート電極と、少なくとも第１絶縁膜を有するオフセットスペーサ膜と、サイドウォール絶縁膜とを含んでいる。オフセットスペーサ膜の第１絶縁膜は、ゲート電極の側壁面を覆う第１部分と、第１部分の下端部からゲート電極が位置する側とは反対の側へ延在して所定の素子形成領域の表面を覆う第２部分とを備えている。サイドウォール絶縁膜は、第１絶縁膜の第２部分の端面を覆うように形成されている。
　一実施の形態に係る撮像装置の製造方法によれば、読み出しノイズの低減が図られる撮像装置を製造することができる。
　他の実施の形態に係る撮像装置によれば、読み出しノイズの低減を図ることができる。
各実施の形態に係る撮像装置における画素領域の回路を示すブロック図である。 各実施の形態に係る撮像装置の一の画素領域の等価回路を示す図である。 各実施の形態に係る撮像装置の画素領域の平面レイアウトの一例を示す部分平面図である。 各実施の形態に係る撮像装置の製造方法における主要部分を示す部分フローチャートである。 実施の形態１に係る撮像装置の製造方法の一工程を示す画素領域等の断面図である。 実施の形態１に係る撮像装置の製造方法の一工程を示す周辺領域の断面図である。 同実施の形態において、図５Ａおよび図５Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図５Ａおよび図５Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図６Ａおよび図６Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図６Ａおよび図６Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図７Ａおよび図７Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図７Ａおよび図７Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図８Ａおよび図８Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図８Ａおよび図８Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図９Ａおよび図９Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図９Ａおよび図９Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図１０Ａおよび図１０Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図１０Ａおよび図１０Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図１１Ａおよび図１１Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図１１Ａおよび図１１Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図１２Ａおよび図１２Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図１２Ａおよび図１２Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図１３Ａおよび図１３Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図１３Ａおよび図１３Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図１４Ａおよび図１４Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図１４Ａおよび図１４Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図１５Ａおよび図１５Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図１５Ａおよび図１５Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図１６Ａおよび図１６Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図１６Ａおよび図１６Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図１７Ａおよび図１７Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図１７Ａおよび図１７Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図１８Ａおよび図１８Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図１８Ａおよび図１８Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図１９Ａおよび図１９Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図１９Ａおよび図１９Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図２０Ａおよび図２０Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図２０Ａおよび図２０Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図２１Ａおよび図２１Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図２１Ａおよび図２１Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図２２Ａおよび図２２Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図２２Ａおよび図２２Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図２３Ａおよび図２３Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図２３Ａおよび図２３Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 比較例に係る撮像装置の製造方法の一工程を示す画素領域等の断面図である。 比較例に係る撮像装置の製造方法の一工程を示す周辺領域の断面図である。 図２５Ａおよび図２５Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 図２５Ａおよび図２５Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 図２６Ａおよび図２６Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 図２６Ａおよび図２６Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 図２７Ａおよび図２７Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 図２７Ａおよび図２７Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 図２８Ａおよび図２８Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 図２８Ａおよび図２８Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 図２９Ａおよび図２９Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 図２９Ａおよび図２９Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 図３０Ａおよび図３０Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 図３０Ａおよび図３０Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 図３１Ａおよび図３１Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 図３１Ａおよび図３１Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 図３２Ａおよび図３２Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 図３２Ａおよび図３２Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、作用効果を説明するための比較例に係る撮像装置の部分平面図である。 同実施の形態において、図３４に示す断面線ＸＸＸＶ－ＸＸＸＶにおける部分断面である。 同実施の形態において、ノイズスペクトル密度とゲート幅との関係を示すグラフである。 同実施の形態において、作用効果を説明するための実施の形態に係る撮像装置の部分平面図である。 同実施の形態において、図３７に示す断面線ＸＸＸＶＩＩＩ－ＸＸＸＶＩＩＩにおける部分断面である。 実施の形態２に係る撮像装置の製造方法の一工程を示す画素領域等の断面図である。 実施の形態２に係る撮像装置の製造方法の一工程を示す周辺領域の断面図である。 同実施の形態において、図３９Ａおよび図３９Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図３９Ａおよび図３９Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図４０Ａおよび図４０Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図４０Ａおよび図４０Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図４１Ａおよび図４１Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図４１Ａおよび図４１Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図４２Ａおよび図４２Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図４２Ａおよび図４２Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図４３Ａおよび図４３Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図４３Ａおよび図４３Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図４４Ａおよび図４４Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図４４Ａおよび図４４Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図４５Ａおよび図４５Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図４５Ａおよび図４５Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図４６Ａおよび図４６Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図４６Ａおよび図４６Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図４７Ａおよび図４７Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図４７Ａおよび図４７Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 実施の形態３に係る撮像装置の製造方法の一工程を示す画素領域等の断面図である。 実施の形態３に係る撮像装置の製造方法の一工程を示す周辺領域の断面図である。 同実施の形態において、図４９Ａおよび図４９Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図４９Ａおよび図４９Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図５０Ａおよび図５０Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図５０Ａおよび図５０Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図５１Ａおよび図５１Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図５１Ａおよび図５１Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図５２Ａおよび図５２Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図５２Ａおよび図５２Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図５３Ａおよび図５３Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図５３Ａおよび図５３Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図５４Ａおよび図５４Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図５４Ａおよび図５４Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図５５Ａおよび図５５Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図５５Ａおよび図５５Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図５６Ａおよび図５６Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図５６Ａおよび図５６Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 比較例に係る撮像装置の製造方法の一工程を示す画素領域等の断面図である。 比較例に係る撮像装置の製造方法の一工程を示す、ゲート電極部付近の部分拡大断面図である。 図５９Ａに示す工程の後に行われる工程を示す、ゲート電極部付近の部分拡大断面図である。 図５９Ｂに示す工程の後に行われる工程を示す、ゲート電極部付近の部分拡大平面図である。 図５９Ｃに示す断面線ＬＩＸＤ－ＬＩＸＤにおける部分拡大断面図である。 同実施の形態において、撮像装置の製造方法の一工程を示す、ゲート電極部付近の部分拡大断面図である。 同実施の形態において、図６０Ａに示す工程の後に行われる工程を示す、ゲート電極部付近の部分拡大断面図である。 同実施の形態において、図６０Ｂに示す工程の後に行われる工程を示す、ゲート電極部付近の部分拡大平面図である。 同実施の形態において、図６０Ｃに示す断面線ＬＸＤ－ＬＸＤにおける部分拡大断面図である。 同実施の形態において、図６０Ｂに示す工程の後に行われる工程を示す、画素トランジスタ領域の電界効果型トランジスタのゲート電極部を示す部分拡大断面図である。 実施の形態４に係る撮像装置の製造方法の一工程を示す画素領域等の断面図である。 実施の形態４に係る撮像装置の製造方法の一工程を示す周辺領域の断面図である。 同実施の形態において、図６１Ａおよび図６１Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図６１Ａおよび図６１Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図６２Ａおよび図６２Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図６２Ａおよび図６２Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図６３Ａおよび図６３Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図６３Ａおよび図６３Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図６４Ａおよび図６４Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図６４Ａおよび図６４Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図６５Ａおよび図６５Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図６５Ａおよび図６５Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図６６Ａおよび図６６Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図６６Ａおよび図６６Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図６７Ａおよび図６７Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図６７Ａおよび図６７Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。 同実施の形態において、図６８Ａおよび図６８Ｂに示す工程の後に行われる工程を示す画素領域等の断面図である。 同実施の形態において、図６８Ａおよび図６８Ｂに示す工程の後に行われる工程を示す周辺領域の断面図である。
　はじめに、撮像装置の全体構成（回路）について説明する。撮像装置は、マトリクス状に配置された複数の画素によって構成される。図１に示すように、画素ＰＥには、列選択回路ＣＳおよび行選択・読み出し回路ＲＳが接続されている。なお、図１では、図面の簡略化のために、複数の画素のうちの一の画素ＰＥを示す。その画素では、図２に示すように、フォトダイオードＰＤ、転送トランジスタＴＴ、増幅トランジスタＡＴ、選択トランジスタＳＴおよびリセットトランジスタＲＴが設けられている。
　フォトダイオードＰＤでは、被写体からの光が電荷として蓄積される。転送トランジスタＴＴは、電荷を浮遊拡散領域（図示せず）へ転送する。リセットトランジスタＲＴは、電荷が浮遊拡散領域へ転送される前に、浮遊拡散領域の電荷をリセットする。浮遊拡散領域に転送された電荷は、増幅トランジスタＡＴのゲート電極に入力されて、電圧（Ｖｄｄ）に変換されて増幅される。画素の特定の行を選択する信号が選択トランジスタＳＴのゲート電極に入力されると、電圧に変換された信号が画像信号（Ｖｓｉｇ）として読み出される。
　次に、撮像装置の平面構造の一例について説明する。図３に示すように、フォトダイオードＰＤおよび転送トランジスタＴＴは、素子分離絶縁膜ＥＩによって規定された一の素子形成領域に形成されている。転送トランジスタＴＴのゲート電極部ＴＧＥを挟んで、一方の側に位置する素子形成領域の部分にフォトダイオードＰＤが形成されている。ゲート電極部ＴＧＥを挟んで他方の側に位置する素子形成領域の部分に浮遊拡散領域ＦＤＲが形成されている。
　リセットトランジスタＲＴ、増幅トランジスタＡＴおよび選択トランジスタＳＴは、素子分離絶縁膜ＥＩによって規定された他の素子形成領域に形成されている。リセットトランジスタＲＴのゲート電極部ＲＧＥ、増幅トランジスタＡＴのゲート電極部ＡＧＥおよび選択トランジスタＳＴのゲート電極部ＳＧＥは、互いに間隔を隔てて、他の素子形成領域を横切るように配置されている。増幅トランジスタＡＴのゲート電極部ＡＧＥと、リセットトランジスタＲＴのソース・ドレイン領域とが、浮遊拡散領域ＦＤＲに電気的に接続されている。
　次に、撮像装置の製造方法の概要について説明する。各実施の形態に係る撮像装置の製造方法では、オフセットスペーサ膜として、シリコンのダングリングボンドを終端させるための元素を含有する所定の膜の一例として、シリコン窒化膜を含む二層構造のオフセットスペーサ膜が形成される。また、サイドウォール絶縁膜として、二層構造のサイドウォール絶縁膜を形成する場合と、単層構造のサイドウォール絶縁膜を形成する場合とに振り分けられる。
　その主要工程のフローチャートを図４に示す。増幅トランジスタおよび転送トランジスタを含む電界効果型トランジスタのゲート電極が形成される（ステップＳ１）。次に、ゲート電極の側壁面にオフセットスペーサ膜が形成される（ステップＳ２）。オフセットスペーサ膜は、シリコン酸化膜（下層膜）とシリコン窒化膜（上層膜）との二層構造とする。シリコン窒化膜は、素子形成領域を規定するトレンチ分離（ＳＴＩ）端部のＳｉ（１１１）面のシリコン（Ｓｉ）のダングリングボンドを終端させる元素（主として窒素（Ｎ）と水素（Ｈ））の供給源となる。
　次に、オフセットスペーサ膜をそのまま残す処理か、オフセットスペーサ膜のうちの上層膜（シリコン窒化膜）を除去する処理が施される（ステップＳ３、ステップＳ４、ステップＳ５）。その後、ゲート電極の側壁面にサイドウォール絶縁膜が形成される（ステップＳ６）。この工程では、シリコン酸化膜（下層膜）とシリコン窒化膜（上層膜）との二層構造のサイドウォール絶縁膜を形成する場合と、シリコン窒化膜からなる単層構造のサイドウォール絶縁膜を形成する場合とに振り分けられることになる。
　以下、各実施の形態において、オフセットスペーサ膜とサイドウォール絶縁膜の製造方法のバリエーションについて、具体的に説明する。
　実施の形態１
　ここでは、二層構造のオフセットスペーサ膜をそのまま残し、二層構造のサイドウォール絶縁膜を形成する場合について説明する。
　まず、トレンチ分離によって素子形成領域が規定される。半導体基板（ＳＵＢ）を覆うように、シリコン酸化膜ＴＯＦとシリコン窒化膜ＴＮＦが形成される（図５Ａ、図５Ｂ参照）。次に、シリコン窒化膜ＴＮＦおよびシリコン酸化膜ＴＯＦに所定の写真製版処理と加工を施すことにより、電界効果型トランジスタ等の半導体素子が形成されることになる領域（素子形成領域）を覆い、トレンチが形成される領域を露出するように、シリコン窒化膜ＴＮＦおよびシリコン酸化膜ＴＯＦがパターニングされる。
　次に、パターニングされたシリコン窒化膜ＴＮＦおよびシリコン酸化膜ＴＯＦをマスクとして、半導体基板ＳＵＢ（シリコン）にエッチング処理を施すことにより、図５Ａおよび図５Ｂに示すように、所定の深さのトレンチＴＲＣが形成される。次に、図６Ａおよび図６Ｂに示すように、トレンチＴＲＣを充填する態様で、半導体基板ＳＵＢを覆うように、たとえば、シリコン酸化膜からなる素子分離絶縁膜となる絶縁膜ＥＩＦが形成される。
　次に、トレンチＴＲＣ内に位置する絶縁膜ＥＩＦの部分を残して、半導体基板ＳＵＢの上面上に位置する絶縁膜ＥＩＦの部分が、たとえば、化学的機械研磨処理（ＣＭＰ：Chemical　Mechanical　Polishing）によって除去される。次に、残されたシリコン窒化膜ＴＮＦおよびシリコン酸化膜ＴＯＦが、所定のエッチング処理によって除去される。これにより、図７Ａおよび図７Ｂに示すように、素子分離絶縁膜ＥＩが形成される。
　素子分離絶縁膜ＥＩによって、素子形成領域として、画素領域ＲＰＥ、画素トランジスタ領域ＲＰＴおよび周辺領域ＲＰＣ等が規定される。画素領域ＲＰＥには、フォトダイオードおよび転送トランジスタが形成されることになる。画素トランジスタ領域ＲＰＴには、リセットトランジスタ、増幅トランジスタおよび選択トランジスタが形成されることになる。なお、工程図として、図面の簡略化のために、これらのトランジスタを一のトランジスタによって代表させることとする。
　周辺領域ＲＰＣでは、電界効果型トランジスタが形成される領域として、さらに、領域ＲＮＨ、ＲＰＨ、ＲＮＬ、ＲＰＬが規定される。領域ＲＮＨには、相対的に高い電圧（たとえば、３．３Ｖ程度）で駆動するｎチャネル型の電界効果型トランジスタが形成されることになる。また、領域ＲＰＨには、相対的に高い電圧（たとえば、３．３Ｖ程度）で駆動するｐチャネル型の電界効果型トランジスタが形成されることになる。領域ＲＮＬには、相対的に低い電圧（たとえば、１．５Ｖ程度）で駆動するｎチャネル型の電界効果型トランジスタが形成されることになる。また、領域ＲＰＬには、相対的に低い電圧（たとえば、１．５Ｖ程度）で駆動するｐチャネル型の電界効果型トランジスタが形成されることになる。
　次に、写真製版処理によって所定のレジストパターン（図示せず）を形成し、そのレジストパターンを注入マスクとして、所定導電型の不純物を注入する工程を順次行うことにより、所定導電型のウェルがそれぞれ形成される。図８Ａおよび図８Ｂに示すように、画素領域ＲＰＥおよび画素トランジスタ領域ＲＰＴでは、ＰウェルＰＰＷＬとＰウェルＰＰＷＨが形成される。周辺領域ＲＰＣでは、ＰウェルＨＰＷ、ＬＰＷとＮウェルＨＮＷ、ＬＮＷが形成される。
　ＰウェルＰＰＷＬの不純物濃度は、ＰウェルＰＰＷＨの不純物濃度よりも低い。ＰウェルＰＰＷＨは、半導体基板ＳＵＢの表面からＰウェルＰＰＷＬよりも浅い領域にわたり形成されている。ＰウェルＨＰＷ、ＬＰＷおよびＮウェルＨＮＷ、ＬＮＷは、半導体基板ＳＵＢの表面から所定の深さにわたりそれぞれ形成されている。
　次に、画素領域ＲＰＥにフォトダイオードＰＤおよびゲート電極ＧＢが形成され、画素トランジスタ領域ＲＰＴおよび周辺領域ＲＰＣにゲート電極ＧＢが形成される。ここで、ゲート電極ＧＢの直下のゲート絶縁膜として、相対的に膜厚の厚いゲート絶縁膜ＧＩＣと、相対的に膜厚の薄いゲート絶縁膜ＧＩＣとが形成される。次に、相対的に高い電圧で駆動する電界効果型トランジスタが形成される画素トランジスタ領域ＲＰＴ、領域ＲＮＨ、ＲＰＨのそれぞれに、エクステンション（ＬＤＤ）領域が形成される。図９Ａおよび図９Ｂに示すように、所定の写真製版処理を施すことにより、画素トランジスタ領域ＲＰＴおよび領域ＲＮＨを露出し、他の領域を覆うレジストパターンＭＨＮＬが形成される。
　次に、レジストパターンＭＨＮＬおよびゲート電極ＧＢを注入マスクとして、ｎ型の不純物を注入することにより、露出した画素トランジスタ領域ＲＰＴおよび領域ＲＮＨのそれぞれに、ｎ型のエクステンション領域ＨＮＬＤが形成される。また、画素領域ＲＰＥでは、ゲート電極ＧＢを挟んで、フォトダイオードＰＤが形成されている側とは反対側のＰウェルＰＰＷＨの部分に、エクステンション領域ＨＮＬＤが形成される。その後、レジストパターンＭＨＮＬが除去される。
　次に、所定の写真製版処理を施すことにより、図１０Ａおよび図１０Ｂに示すように、領域ＲＰＨを露出し、他の領域を覆うレジストパターンＭＨＰＬが形成される。次に、そのレジストパターンＭＨＰＬおよびゲート電極ＧＢを注入マスクとして、ｐ型の不純物を注入することにより、露出した領域ＲＰＨにｐ型のエクステンション領域ＨＰＬＤが形成される。その後、レジストパターンＭＨＰＬが除去される。
　次に、図１１Ａおよび図１１Ｂに示すように、ゲート電極ＧＢを覆うように、オフセットスペーサ膜となる絶縁膜ＯＳＦが形成される。この絶縁膜ＯＳＦとして、まず、ＴＥＯＳ（Tetra　Ethyl　Ortho　Silicate　glass）系のシリコン酸化膜ＯＳＦ１が形成される。次に、シリコン酸化膜ＯＳＦ１を覆うように、シリコン窒化膜ＯＳＦ２が形成される。シリコン窒化膜ＯＳＦ２を形成する際に、材料ガスとして、たとえば、ヘキサククロジシラン（ＨＣＤ：Hexa　Chloro　Disilane）が用いられる。絶縁膜ＯＳＦの膜厚は、たとえば、十数ｎｍ程度とされる。なお、ＨＣＤを用いてシリコン窒化膜を形成する他に、たとえば、原子層を一層ずつ堆積させるＡＬＤ（Atomic　Layer　Deposition）法によって、シリコン窒化膜を形成するようにしてもよい。
　次に、オフセットスペーサ膜となる絶縁膜ＯＳＦに異方性エッチング処理が施される。これにより、ゲート電極ＧＢの上面上に位置する絶縁膜ＯＳＦの部分が除去されて、図１２Ａおよび図１２Ｂに示すように、ゲート電極ＧＢの側壁面上に残される絶縁膜ＯＳＦの部分（シリコン酸化膜ＯＳ１およびシリコン窒化膜ＯＳ２）によって、オフセットスペーサ膜ＯＳＳが形成される。
　次に、相対的に低い電圧で駆動する電界効果型トランジスタが形成される領域ＲＮＬ、ＲＰＬのそれぞれにエクステンション（ＬＤＤ）領域が形成される。図１３Ａおよび図１３Ｂに示すように、所定の写真製版処理を施すことにより、領域ＲＮＬを露出し、他の領域を覆うレジストパターンＭＬＮＬが形成される。次に、レジストパターンＭＬＮＬ、オフセットスペーサ膜ＯＳＳ、ゲート電極ＧＢおよびオフセットスペーサ膜ＯＳＳを注入マスクとして、ｎ型の不純物を注入することにより、露出した領域ＲＮＬにエクステンション領域ＬＮＬＤが形成される。その後、レジストパターンＭＬＮＬが除去される。
　次に、所定の写真製版処理を施すことにより、図１４Ａおよび図１４Ｂに示すように、領域ＲＰＬを露出し、他の領域を覆うレジストパターンＭＬＰＬが形成される。次に、そのレジストパターンＭＬＰＬ、ゲート電極ＧＢおよびオフセットスペーサ膜ＯＳＳを注入マスクとして、ｐ型の不純物を注入することにより、露出した領域ＲＰＬにエクステンション領域ＬＰＬＤが形成される。次に、図１５Ａおよび図１５Ｂに示すように、レジストパターンＭＬＰＬを除去することによって、ゲート電極ＧＢおよびオフセットスペーサ膜ＯＳＳ等が露出する。
　次に、オフセットスペーサ膜ＯＳＳが残された状態で、サイドウォール絶縁膜が形成される。図１６Ａおよび図１６Ｂに示すように、ゲート電極ＧＢおよびオフセットスペーサ膜ＯＳＳを覆うように、サイドウォール絶縁膜となる絶縁膜ＳＷＦが形成される。この絶縁膜ＳＷＦとして、まず、シリコン酸化膜ＳＷＦ１が形成される。次に、シリコン酸化膜ＳＷＦ１を覆うように、シリコン窒化膜ＳＷＦ２が形成される。
　次に、絶縁膜ＳＷＦに異方性エッチング処理が施される。これにより、図１７Ａおよび図１７Ｂに示すように、ゲート電極ＧＢの上面上に位置する絶縁膜ＳＷＦの部分が除去されて、ゲート電極ＧＢの側壁面上に残される絶縁膜ＳＷＦの部分（シリコン酸化膜ＳＷ１およびシリコン窒化膜ＳＷ２）によって、サイドウォール絶縁膜ＳＷＩが形成される。
　画素領域ＲＰＥでは、ゲート電極ＧＢ、オフセットスペーサ膜ＯＳＳおよびサイドウォール絶縁膜ＳＷＩによって、転送トランジスタのゲート電極部ＴＧＥが形成される。画素トランジスタ領域ＲＰＴでは、ゲート電極ＧＢ、オフセットスペーサ膜ＯＳＳおよびサイドウォール絶縁膜ＳＷＩによって、増幅トランジスタ等のゲート電極部ＰＥＧＥが形成される。
　周辺領域ＲＰＣのうち、領域ＲＮＨでは、ゲート電極ＧＢ、オフセットスペーサ膜ＯＳＳおよびサイドウォール絶縁膜ＳＷＩによって、相対的に高い電圧で駆動するｎチャネル型の電界効果型トランジスタのゲート電極部ＮＨＧＥが形成される。領域ＲＰＨでは、相対的に高い電圧で動作するｐチャネル型の電界効果型トランジスタのゲート電極部ＰＨＧＥが形成される。領域ＲＮＬでは、相対的に低い電圧で駆動するｎチャネル型の電界効果型トランジスタのゲート電極部ＮＬＧＥが形成される。領域ＲＰＬでは、相対的に低い電圧で動作するｐチャネル型の電界効果型トランジスタのゲート電極部ＰＬＧＥが形成される。
　次に、ｐチャネル型の電界効果型トランジスタが形成される領域ＲＰＨ、ＲＰＬのそれぞれにソース・ドレイン領域が形成される。図１８Ａおよび図１８Ｂに示すように、所定の写真製版処理を施すことにより、領域ＲＰＨ、ＲＰＬを露出し、他の領域を覆うレジストパターンＭＰＤＦが形成される。次に、レジストパターンＭＰＤＦおよびゲート電極部ＰＨＧＥ、ＰＬＧＥを注入マスクとして、ｐ型の不純物を注入することにより、領域ＲＰＨにはソース・ドレイン領域ＨＰＤＦが形成され、領域ＲＰＬにはソース・ドレイン領域ＬＰＤＦが形成される。その後、レジストパターンＭＰＤＦが除去される。
　次に、ｎチャネル型の電界効果型トランジスタが形成される画素トランジスタ領域ＲＰＴ、領域ＲＮＨ、ＲＮＬのそれぞれにソース・ドレイン領域が形成される。図１９Ａおよび図１９Ｂに示すように、所定の写真製版処理を施すことにより、画素トランジスタ領域ＲＰＴ、領域ＲＮＨ、ＲＮＬを露出し、他の領域を覆うレジストパターンＭＮＤＦが形成される。次に、レジストパターンＭＮＤＦおよびゲート電極部ＴＧＥ、ＰＥＧＥ、ＮＨＧＥ、ＮＬＧＥを注入マスクとして、ｎ型の不純物を注入することにより、画素トランジスタ領域ＲＰＴ、領域ＲＮＨのそれぞれには、ソース・ドレイン領域ＨＮＤＦが形成され、領域ＲＮＬにはソース・ドレイン領域ＬＮＤＦが形成される。また、このとき、画素領域ＲＰＥでは、浮遊拡散領域ＦＤＲが形成される。その後、レジストパターンＭＮＤＦが除去される。
　これまでの工程により、画素領域ＲＰＥでは転送トランジスタＴＴが形成される。画素トランジスタ領域ＲＰＴでは、増幅トランジスタ等のｎチャネル型の電界効果型トランジスタＮＨＴが形成される。周辺領域ＲＰＣの領域ＲＮＨでは、ｎチャネル型の電界効果型トランジスタＮＨＴが形成される。領域ＲＰＨでは、ｐチャネル型の電界効果型トランジスタＰＨＴが形成される。領域ＲＮＬでは、ｎチャネル型の電界効果型トランジスタＮＬＴが形成される。領域ＲＰＬでは、ｐチャネル型の電界効果型トランジスタＰＬＴが形成される。
　次に、金属シリサイド膜を形成しない電界効果型トランジスタ（図示せず）に対して、シリサイド化を阻止するシリサイドプロテクション膜が形成される。図２０Ａおよび図２０Ｂに示すように、ゲート電極部ＴＧＥ、ＰＥＧＥ、ＮＨＧＥ、ＰＨＧＥ、ＮＬＧＥ、ＰＬＧＥ等を覆うように、シリサイド化を阻止するシリサイドプロテクション膜ＳＰが形成される。シリサイドプロテクション膜ＳＰとして、たとえば、シリコン酸化膜等が形成される。その後、金属シリサイド膜を形成しない画素領域ＲＰＥを覆うシリサイドプロテクション膜ＳＰの部分を残して、画素トランジスタ領域ＲＰＴおよび周辺領域ＲＰＣに位置するシリサイドプロテクション膜が除去される（図２１Ａおよび図２１Ｂ参照）。
　次に、サリサイド（SALICIDE：Self　ALIgned　siliCIDE）法により、金属シリサイド膜が形成される。図２１Ａおよび図２１Ｂに示すように、まず、ゲート電極部ＴＧＥ、ＰＥＧＥ、ＮＨＧＥ、ＰＨＧＥ、ＮＬＧＥ、ＰＬＧＥを覆うように、コバルト等の所定の金属膜ＭＦが形成される。次に、所定の熱処理を施して金属膜ＭＳとシリコンとを反応させることによって、金属シリサイド膜ＭＳ（図２２Ａ、図２２Ｂ参照）が形成される。その後、未反応の金属が除去される。
　これにより、図２２Ａおよび図２２Ｂに示すように、画素領域ＲＰＥでは、金属シリサイド膜は形成されず、画素トランジスタ領域ＲＰＴでは、電界効果型トランジスタＮＨＴのゲート電極部ＰＥＧＥの上面およびソース・ドレイン領域ＨＮＤＦの表面に金属シリサイド膜ＭＳが形成される。
　周辺領域ＲＰＣでは、電界効果型トランジスタＮＨＴのゲート電極部ＮＨＧＥの上面およびソース・ドレイン領域ＨＮＤＦの表面に金属シリサイド膜ＭＳが形成される。電界効果型トランジスタＰＨＴのゲート電極部ＰＨＧＥの上面およびソース・ドレイン領域ＨＰＤＦの表面に金属シリサイド膜ＭＳが形成される。電界効果型トランジスタＮＬＴのゲート電極部ＮＬＧＥの上面およびソース・ドレイン領域ＬＮＤＦの表面に金属シリサイド膜ＭＳが形成される。電界効果型トランジスタＰＬＴのゲート電極部ＰＬＧＥの上面およびソース・ドレイン領域ＬＰＤＦの表面に金属シリサイド膜ＭＳが形成される。
　次に、図２３Ａおよび図２３Ｂに示すように、転送トランジスタＴＴおよび電界効果型トランジスタＮＨＴ、ＰＨＴ、ＮＬＴ、ＰＬＴ等を覆うように、ストレスライナー膜ＳＬが形成される。次に、そのストレスライナー膜ＳＬを覆うように、コンタクト層間膜として第１層間絶縁膜ＩＦ１が形成される。次に、所定の写真製版処理を施すことにより、コンタクトホールを形成するためのレジストパターン（図示せず）が形成される。
　次に、そのレジストパターンをエッチングマスクとして、第１層間絶縁膜ＩＦ１等に異方性エッチング処理を施すことにより、画素領域ＲＰＥでは、浮遊拡散領域ＦＤＲに形成された金属シリサイド膜ＭＳの表面を露出するコンタクトホールＣＨが形成される。画素トランジスタ領域ＲＰＴでは、ソース・ドレイン領域ＨＮＤＦに形成された金属シリサイド膜ＭＳの表面を露出するコンタクトホールＣＨが形成される。周辺領域ＲＰＣでは、ソース・ドレイン領域ＨＮＤＦ、ＨＰＤＦ、ＬＮＤＦ、ＬＰＤＦのそれぞれに形成された金属シリサイド膜ＭＳの表面を露出するコンタクトホールＣＨが形成される。
　次に、図２４Ａおよび図２４Ｂに示すように、コンタクトホールＣＨのそれぞれにコンタクトプラグＣＰが形成される。次に、第１層間絶縁膜ＩＦ１の表面に接するように第１配線Ｍ１が形成される。その第１配線Ｍ１を覆うように、第２層間絶縁膜ＩＦ２が形成される。次に、第２層間絶縁膜ＩＦを貫通するように、対応する第１配線Ｍ１に電気的に接続される第１ヴィアＶ１がそれぞれ形成される。次に、第２層間絶縁膜ＩＦ２の表面に接するように、第２配線Ｍ２が形成される。第２配線Ｍ２のそれぞれは、対応する第１ヴィアＶ１に電気的に接続される。
　次に、第２配線Ｍ２を覆うように第３層間絶縁膜ＩＦ３が形成される。次に、第３層間絶縁膜ＩＦ３を貫通するように、対応する第２配線Ｍ２に電気的に接続される第２ヴィアＶ２がそれぞれ形成される。次に、第３層間絶縁膜ＩＦ３の表面に接するように、第３配線Ｍ３が形成される。第３配線Ｍ３のそれぞれは、対応する第２ヴィアＶ２に電気的に接続される。次に、第３配線Ｍ３を覆うように第４層間絶縁膜ＩＦ４が形成される。次に、第４層間絶縁膜ＩＦ４の表面に接するように、たとえば、シリコン窒化膜等の絶縁膜ＳＮＩが形成される。次に、画素領域ＲＰＥでは、赤色、緑色および青色のいずれかに対応する所定のカラーフィルターＣＦが形成される。その後、画素領域ＲＰＥでは、光を集光させるマイクロレンズＭＬが配置される。こうして、撮像装置の主要部分が完成する。
　撮像装置のゲート電極部ＴＧＥ、ＰＥＧＥ、ＮＨＧＥ、ＰＨＧＥ、ＮＬＧＥ、ＰＬＧＥにおけるオフセットスペーサ膜ＯＳＳのシリコン酸化膜ＯＳ１には、ゲート電極ＧＢの側壁面を覆う部分（第１部分）と、その第１部分からゲート電極ＧＢが位置する側とは反対側へ延在する部分（第２部分）とがある。サイドウォール絶縁膜ＳＷＩは、そのシリコン酸化膜ＯＳ１の第２部分の端面（厚さ方向）を覆うように形成されている。
　上述した撮像装置では、オフセットスペーサ膜として、シリコン窒化膜を含む二層構造のオフセットスペーサ膜を形成することで、素子形成領域のシリコンのダングリングボンドを終端させて、読み出しノイズを低減することができる。このことについて、比較例に係る撮像装置の製造方法との関係で説明する。なお、比較例に係る撮像装置において、実施の形態に係る撮像装置と同一部材については、その実施の形態に係る撮像装置の部材の参照符号の頭に符号「Ｃ」を付した参照符号を使用し、必要な場合を除き、その説明を繰り返さないこととする。
　まず、図５Ａおよび図５Ｂに示す工程と同様の工程から図１０Ａおよび図１０Ｂに示す工程と同様の工程を経た後、図２５Ａおよび図２５Ｂに示すように、ゲート電極ＣＧＢを覆うように、オフセットスペーサ膜となる絶縁膜ＣＯＳＦが形成される。ここで、オフセットスペーサ膜となる絶縁膜ＣＯＳＦは単層構造とされ、シリコン酸化膜からなる絶縁膜ＣＯＳＦが形成される。次に、図２６Ａおよび図２６Ｂに示すように、絶縁膜ＣＯＳＦの全面に異方性エッチング処理を施すことにより、ゲート電極ＣＧＢの側壁面上にオフセットスペーサ膜ＣＯＳＳが形成される。
　次に、図１３Ａおよび図１３Ｂに示す工程と同様の工程により、所定のレジストパターン（図示せず）、ゲート電極ＣＧＢおよびオフセットスペーサ膜ＣＯＳＳ等を注入マスクとして、ｎ型の不純物が注入される。次に、図１４Ａおよび図１４Ｂに示す工程と同様の工程により、所定のレジストパターン（図示せず）、ゲート電極ＣＧＢおよびオフセットスペーサ膜ＣＯＳＳ等を注入マスクとして、ｐ型の不純物が注入される。これにより、図２７Ａおよび図２７Ｂに示すように、領域ＣＲＮＬにはエクステンション領域ＣＬＮＬＤが形成され、領域ＣＲＰＬにはエクステンション領域ＣＬＰＬＤが形成される。
　次に、所定の薬液によるウェットエッチング処理を施すことにより、図２８Ａおよび図２８Ｂに示すように、オフセットスペーサ膜ＣＯＳＳ膜が除去される。次に、図２９Ａおよび図２９Ｂに示すように、ゲート電極ＣＧＢを覆うように、サイドウォール絶縁膜となる絶縁膜ＣＳＷＦが形成される。この絶縁膜ＣＳＷＦとして、まず、シリコン酸化膜ＣＳＷＦ１が形成され、次に、シリコン窒化膜ＣＳＷＦ２が形成される。次に、図３０Ａおよび図３０Ｂに示すように、絶縁膜ＣＳＷＦに異方性エッチング処理を施すことにより、ゲート電極ＣＧＢの側壁面上にサイドウォール絶縁膜ＣＳＷＩが形成される。
　次に、図１８Ａおよび図１８Ｂに示す工程と同様の工程により、所定のレジストパターン（図示せず）およびゲート電極部ＣＰＨＧＥ、ＣＰＬＧＥを注入マスクとして、ｐ型の不純物が注入される。次に、図１９Ａおよび図１９Ｂに示す工程と同様の工程により、所定のレジストパターン（図示せず）およびゲート電極部ＣＴＧＥ、ＣＰＥＧＥ、ＣＮＨＧＥ、ＣＮＬＧＥを注入マスクとして、ｎ型の不純物が注入される。
　これにより、図３１Ａおよび図３１Ｂに示すように、領域ＣＲＰＨにはソース・ドレイン領域ＣＨＰＤＦが形成され、領域ＣＲＰＬにはソース・ドレイン領域ＣＬＰＤＦが形成される。画素トランジスタ領域ＣＲＰＴ、領域ＣＲＮＨのそれぞれには、ソース・ドレイン領域ＣＨＮＤＦが形成され、領域ＣＲＮＬにはソース・ドレイン領域ＬＮＤＦが形成される。画素領域ＣＲＰＥには浮遊拡散領域ＣＦＤＲが形成される。
　次に、サリサイド法によって、図３２Ａおよび図３２Ｂに示すように、画素領域ＣＲＰＥ、画素トランジスタ領域ＣＲＰＴ、周辺領域ＣＲＰＣに、金属シリサイド膜ＣＭＳが形成される。その後、図２３Ａおよび図２３Ｂに示す工程と同様の工程と、図２４Ａおよび図２４Ｂに示す工程と同様の工程を経て、図３３Ａおよび図３３Ｂに示すように、比較例に係る撮像装置の主要部分が完成する。
　上述したように、撮像装置における電界効果型トランジスタ等の半導体素子は、トレンチ分離によって規定された素子形成領域（半導体基板の領域）に形成される。その電界効果型トランジスタには、相対的に高い電圧で駆動する電界効果型トランジスタＮＨＴ、ＰＨＴ（ＣＮＨＴ、ＣＰＨＴ）と、相対的に低い電圧で駆動する電界効果型トランジスタＮＬＴ、ＰＬＴ（ＣＮＬＴ、ＣＰＬＴ）とがある。
　電界効果型トランジスタＮＨＴ、ＰＨＴ（ＣＮＨＴ、ＣＰＨＴ）のゲート絶縁膜ＧＩＣ（ＣＧＩＣ）は、電界効果型トランジスタＮＬＴ、ＰＬＴ（ＣＮＬＴ、ＣＰＬＴ）のゲート絶縁膜ＧＩＮ（ＣＧＩＮ）よりも厚く形成される。互いに膜厚の異なるゲート絶縁膜ＧＩＣ、ＧＩＮ（ＣＧＩＣ、ＣＧＩＮ）は、熱酸化処理と、熱酸化処理によって形成される絶縁膜を部分的に除去する処理とを組み合わせることによって形成される。
　ここで、膜厚の厚いゲート絶縁膜ＧＩＣ（ＣＧＩＣ）を形成する際には、あらかじめウェット処理によって犠牲酸化膜が除去される。また、ゲート絶縁膜ＧＩＮ（ＣＧＩＮ）を形成する際には、膜厚の厚いゲート絶縁膜ＧＩＣ（ＣＧＩＣ）を形成する際に形成された厚膜の犠牲酸化膜を、あらかじめウェット処理によって除去される。
　このとき、トレンチに形成された素子分離絶縁膜と素子形成領域（半導体基板）との境界部分がエッチングされて凹みが生じ、素子形成領域において、半導体基板（シリコン基板）の結晶面としてＳｉ（１１１）面ＣＲＹＳ２（または、Ｓｉ（１１１）結晶面に平行な面）が出現することがある（図３５参照）。このような凹みは「ＳＴＩ　Ｄｉｖｏｔ」と称されている。なお、図３５に示す点線はＳｉ（１１１）面（結晶面）を示す。
　比較例に係る撮像装置では、図３４および図３５に示すように、電界効果型トランジスタのゲート電極部ＣＰＥＧＥ等は、このようなシリコンの（１１１）面ＣＲＹＳ２を覆うように形成されることになる。このシリコンの（１１１）面ＣＲＹＳ２では、シリコンのダングリングボンドが多く、そして、そのダングリングボンドに起因した界面準位が多いことが知られている。このため、電界効果型トランジスタでは、界面準位の影響を受けて読み出しノイズが増加することになる。
　特に、浮遊拡散領域に電気的に接続されている増幅トランジスタでは、チャネルが界面準位の影響を受けてノイズ（１／ｆノイズ）が増加し、その増幅トランジスタを含む増幅回路では、その１／ｆノイズと熱雑音のノイズ（ＦＤアンプノイズ）を含むランダムノイズが増加することになる。これらが、読み出しノイズを増加させることになる。なお、ランダムノイズには、ＦＤアンプノイズの他に、暗電流ショットノイズ、ＦＤリセットノイズ、光ショットノイズがある。
　読み出しノイズは、微細化に伴って電界効果型トランジスタのチャネル幅が狭まるにしたがい、増加することが報告されている（非特許文献１参照）。図３６は、横軸をチャネル幅Ｗとし縦軸をノイズスペクトル密度ＳＶｇとする、ノイズスペクトルとチャネル幅との関係を示すグラフである。図３６に示すように、トレンチ分離（ＳＴＩ）を採用した撮像装置（グラフＡ）では、電界効果型トランジスタのチャネル幅Ｗが０．３μｍよりも縮小すると、読み出しノイズが指数関数的に増加する。一方、ｐｎ接合による分離を採用した撮像装置（グラフＢ）では、読み出しノイズは、グラフＡに比べて増加の程度は小さく、線型的に増加する。読み出しノイズが増加すると、ＳＮ比が悪くなり、画像の鮮明度、濃淡、色の奥行き感等がなくなってしまう。また、このことが、撮像装置の画素の微細化を阻害する要因となっている。
　比較例に係る撮像装置に対して、実施の形態に係る撮像装置では、素子形成領域（ＳＴＩ端部のＳｉ（１１１）面）のダングリングボンドを終端させる元素として、窒素（Ｎ）および水素（Ｈ）の少なくともいずれかを含む所定の膜が形成される。すなわち、図３７および図３８に示すように、ここでは、そのような所定の膜としてシリコン窒化膜ＯＳ２を含むオフセットスペーサ膜ＯＳＳが形成される（図１２Ａおよび図１２Ｂ参照）。
　シリコン窒化膜中の不対結合手の窒素（Ｎ）や水素（Ｈ）は、シリコン窒化膜（ＯＳＦ２）を形成する際の熱（６７０℃程度以上）によって拡散すると考えられる。このことから、オフセットスペーサ膜となる絶縁膜ＯＳＦを形成した後の焼き締め熱処理、ソース・ドレイン領域ＨＰＤＦ、ＬＰＤＦ、ＨＮＤＦ、ＬＮＤＦを形成する際の注入後の熱処理によって、図３７に示すように、窒素（Ｎ）（または水素（Ｈ））が拡散し、その一部がシリコンの不対結合手に結合することで、シリコンのダングリングボンドを終端させることができる。
　これにより、シリコンのダングリングボンドに起因する読み出しノイズを低減させることができる。その結果、撮像装置において、画像の鮮明度、濃淡、色の奥行き感等がなくなってしまうのを防止することができる。また、撮像装置の微細化を図ることができる。なお、オフセットスペーサ膜ＯＳＳとして、シリコン酸化膜ＯＳ１の上にシリコン窒化膜ＯＳ２を形成することで、レジストパターンを除去する際の薬液に対する耐性が向上し、オフセットスペーサ膜ＯＳＳが膜減りしてしまうのを抑制することができる。
　実施の形態２
　ここでは、二層構造のオフセットスペーサ膜を形成した後、下層膜のシリコン酸化膜を残して上層膜のシリコン窒化膜を除去し、二層構造のサイドウォール絶縁膜を形成する場合について説明する。なお、前述した撮像装置の構成と同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
　図５Ａおよび図５Ｂに示す工程と同様の工程から図１５Ａおよび図１５Ｂに示す工程と同様の工程を経て、図３９Ａおよび図３９Ｂに示すように、シリコン酸化膜ＯＳ１を下層膜とし、シリコン窒化膜ＯＳ２を上層膜とする二層構造のオフセットスペーサ膜ＯＳＳが形成され、エクステンション領域ＬＮＬＤ、ＬＰＬＤが形成される。
　次に、図４０Ａおよび図４０Ｂに示すように、所定の薬液によるウェットエッチング処理を施すことにより、オフセットスペーサ膜ＯＳＳのうち、シリコン酸化膜ＯＳ１を残してシリコン窒化膜ＯＳ２が除去される。次に、図４１Ａおよび図４１Ｂに示すように、ゲート電極ＧＢおよびオフセットスペーサ膜ＯＳＳを覆うように、シリコン酸化膜ＳＷＦ１を下層膜とし、シリコン窒化膜ＳＷＦ２を上層膜とする、サイドウォール絶縁膜となる絶縁膜ＳＷＦが形成される。
　次に、図４２Ａおよび図４２Ｂに示すように、絶縁膜ＳＷＦに異方性エッチングを施すことにより、ゲート電極ＧＢの側面上にサイドウォール絶縁膜ＳＷＩが形成される。次に、図４３Ａおよび図４３Ｂに示すように、レジストパターンＭＰＤＦおよびゲート電極部ＰＨＧＥ、ＰＬＧＥを注入マスクとして、ｐ型の不純物を注入することにより、領域ＲＰＨにはソース・ドレイン領域ＨＰＤＦが形成され、領域ＲＰＬにはソース・ドレイン領域ＬＰＤＦが形成される。その後、レジストパターンＭＰＤＦが除去される。
　次に、図４４Ａおよび図４４Ｂに示すように、レジストパターンＭＮＤＦおよびゲート電極部ＴＧＥ、ＰＥＧＥ、ＮＨＧＥ、ＮＬＧＥを注入マスクとして、ｎ型の不純物を注入することにより、画素トランジスタ領域ＲＰＴ、領域ＲＮＨのそれぞれには、ソース・ドレイン領域ＨＮＤＦが形成される。領域ＲＮＬには、ソース・ドレイン領域ＬＮＤＦが形成される。画素領域ＲＰＥには、浮遊拡散領域ＦＤＲが形成される。その後、レジストパターンＭＮＤＦが除去される。
　次に、図４５Ａおよび図４５Ｂに示すように、ゲート電極部ＴＧＥ、ＰＥＧＥ、ＮＨＧＥ、ＰＨＧＥ、ＮＬＧＥ、ＰＬＧＥ等を覆うように、シリサイドプロテクション膜ＳＰが形成される。その後、金属シリサイド膜を形成しない電界効果型トランジスタ（図示せず）を覆うシリサイドプロテクション膜の部分を残して、他の領域に位置するシリサイドプロテクション膜が除去される。
　次に、図４６Ａおよび図４６Ｂに示すように、ゲート電極部ＴＧＥ、ＰＥＧＥ、ＮＨＧＥ、ＰＨＧＥ、ＮＬＧＥ、ＰＬＧＥ等を覆うように、所定の金属膜ＭＦが形成される。次に、所定の熱処理を施して金属膜ＭＳとシリコンとを反応させ、その後、未反応の金属を除去することにより、図４７Ａおよび図４７Ｂに示すように、金属シリサイド膜ＭＳが形成される。
　次に、図２３Ａおよび図２３Ｂに示す工程と同様の工程および図２４Ａおよび図２４Ｂに示す工程と同様の工程を経て、図４８Ａおよび図４８Ｂに示すように、撮像装置の主要部分が完成する。撮像装置のオフセットスペーサ膜ＯＳＳのシリコン酸化膜ＯＳ１には、ゲート電極ＧＢの側壁面を覆う部分（第１部分）と、その第１部分からフォトダイオードＰＤへ延在する部分（第２部分）（ゲート電極ＧＢから遠ざかる方向へ延在する部分）とがある。サイドウォール絶縁膜ＳＷＩは、そのシリコン酸化膜ＯＳ１の第２部分の端面（厚さ方向）を覆うように形成されている。
　上述した撮像装置では、オフセットスペーサ膜として、シリコン酸化膜ＯＳ１を下層膜としシリコン窒化膜ＯＳ２を上層膜とする二層構造のオフセットスペーサ膜ＯＳＳが形成され、サイドウォール絶縁膜を形成する工程の前に、シリコン酸化膜ＯＳ１を残してシリコン窒化膜ＯＳ２が除去される。シリコン窒化膜ＯＳＦ２が形成された後、シリコン窒化膜ＯＳ２が除去されるまでに、オフセットスペーサ膜となる絶縁膜ＯＳＦを形成した後の焼き締め熱処理が施される。
　これにより、実施の形態１において説明したように、窒素（Ｎ）や水素（Ｈ）が拡散して、その一部がシリコンの不対結合手に結合することで、シリコンのダングリングボンドが終端し、ダングリングボンドに起因する読み出しノイズを低減させることができる。その結果、撮像装置において、画像の鮮明度、濃淡、色の奥行き感等がなくなってしまうのを防止することができる。また、撮像装置の微細化を図ることができる。
　また、オフセットスペーサ膜ＯＳＳのうち、シリコン窒化膜ＯＳ２を除去することで、フォトダイオードＰＤ上に位置する膜（積層膜）の透過率が上がり、撮像装置としての感度を向上させることができる。
　実施の形態３
　ここでは、二層構造のオフセットスペーサ膜をそのまま残し、単層構造のサイドウォール絶縁膜を形成する場合について説明する。なお、実施の形態１において説明した撮像装置の構成と同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
　図５Ａおよび図５Ｂに示す工程と同様の工程から図１５Ａおよび図１５Ｂに示す工程と同様の工程を経て、図４９Ａおよび図４９Ｂに示すように、シリコン酸化膜ＯＳ１を下層膜とし、シリコン窒化膜ＯＳ２を上層膜とする二層構造のオフセットスペーサ膜ＯＳＳが形成され、エクステンション領域ＬＮＬＤ、ＬＰＬＤが形成される。
　次に、図５０Ａおよび図５０Ｂに示すように、ゲート電極ＧＢおよびオフセットスペーサ膜ＯＳＳを覆うように、サイドウォール絶縁膜となる絶縁膜ＳＷＦが形成される。この絶縁膜ＳＷＦとして、シリコン窒化膜が形成される。次に、絶縁膜ＳＷＦに異方性エッチング処理が施される。これにより、図５１Ａおよび図５１Ｂに示すように、ゲート電極ＧＢの上面上に位置する絶縁膜ＳＷＦの部分が除去されて、ゲート電極ＧＢの側壁面上に残される絶縁膜ＳＷＦの部分（シリコン窒化膜）によって、単層構造のサイドウォール絶縁膜ＳＷＩが形成される。
　次に、図５２Ａおよび図５２Ｂに示すように、レジストパターンＭＰＤＦおよびゲート電極部ＰＨＧＥ、ＰＬＧＥを注入マスクとして、ｐ型の不純物を注入することにより、領域ＲＰＨにはソース・ドレイン領域ＨＰＤＦが形成され、領域ＲＰＬにはソース・ドレイン領域ＬＰＤＦが形成される。その後、レジストパターンＭＰＤＦが除去される。
　次に、図５３Ａおよび図５３Ｂに示すように、レジストパターンＭＮＤＦおよびゲート電極部ＴＧＥ、ＰＥＧＥ、ＮＨＧＥ、ＮＬＧＥを注入マスクとして、ｎ型の不純物を注入することにより、画素トランジスタ領域ＲＰＴ、領域ＲＮＨのそれぞれには、ソース・ドレイン領域ＨＮＤＦが形成される。領域ＲＮＬには、ソース・ドレイン領域ＬＮＤＦが形成される。画素領域ＲＰＥには、浮遊拡散領域ＦＤＲが形成される。その後、レジストパターンＭＮＤＦが除去される。
　次に、図５４Ａおよび図５４Ｂに示すように、ゲート電極部ＴＧＥ、ＰＥＧＥ、ＮＨＧＥ、ＰＨＧＥ、ＮＬＧＥ、ＰＬＧＥ等を覆うように、シリサイドプロテクション膜ＳＰが形成される。その後、金属シリサイド膜を形成しない電界効果型トランジスタ（図示せず）を覆うシリサイドプロテクション膜の部分を残して、他の領域に位置するシリサイドプロテクション膜が除去される。
　次に、図５５Ａおよび図５５Ｂに示すように、ゲート電極部ＴＧＥ、ＰＥＧＥ、ＮＨＧＥ、ＰＨＧＥ、ＮＬＧＥ、ＰＬＧＥを覆うように、所定の金属膜ＭＦが形成される。次に、所定の熱処理を施して金属膜ＭＳとシリコンとを反応させ、その後、未反応の金属を除去することにより、図５６Ａおよび図５６Ｂに示すように、金属シリサイド膜ＭＳが形成される。
　次に、図２３Ａおよび図２３Ｂに示す工程と同様の工程および図２４Ａおよび図２４Ｂに示す工程と同様の工程を経て、図５７Ａおよび図５７Ｂに示すように、撮像装置の主要部分が完成する。撮像装置のオフセットスペーサ膜ＯＳＳのシリコン酸化膜ＯＳ１には、ゲート電極ＧＢの側壁面を覆う部分（第１部分）と、その第１部分からゲート電極ＧＢが位置する側とは反対側へ延在する部分（第２部分）とがある。シリコン窒化膜からなる単層構造のサイドウォール絶縁膜ＳＷＩは、そのシリコン酸化膜ＯＳ１の第２部分の端面（厚さ方向）を覆うように形成されている。
　上述した撮像装置では、実施の形態１において説明したダングリングボンドを終端させる効果に加えて、画素領域ＲＰＥにおいて、金属シリサイド膜に起因する浮遊拡散領域ＦＤＲのリークを抑制することができる。また、画素トランジスタ領域ＲＰＴにおいて、電界効果型トランジスタＮＨＴのＳ／Ｎ比の劣化を抑制することができる。このことについて、比較例に係る撮像装置の製造方法との関係で説明する。なお、比較例に係る撮像装置において、実施の形態に係る撮像装置と同一部材については、その実施の形態に係る撮像装置の部材の参照符号の頭に符号「Ｃ」を付した参照符号を使用し、必要な場合を除き、その説明を繰り返さないこととする。
　図５８に示すように、比較例に係る撮像装置では、サイドウォール絶縁膜として、シリコン酸化膜を下層膜とし、シリコン窒化膜を上層膜とする二層構造のサイドウォール絶縁膜ＣＳＷＩが形成される。サイドウォール絶縁膜ＣＳＷＩが形成された後、金属シリサイド膜を形成するための金属膜を形成するまでに、ソース・ドレイン領域を形成する工程や、シリサイド化を阻止するシリサイドプロテクション膜を形成する工程等がある。
　ソース・ドレイン領域を形成する工程では、注入マスクとなるレジストパターンが所定の薬液によって除去される。また、シリサイドプロテクション膜が形成された後では、金属シリサイド膜が形成される領域に位置するシリサイドプロテクション膜の部分が、所定の薬液（フッ酸系薬液）によって除去される。このように、サイドウォール絶縁膜ＣＳＷＩは、金属膜を形成するまでに種々の薬液に晒されることになる。
　このため、図５９Ａに示すように、当初、シリコン酸化膜ＣＳＷ１の端面とシリコン窒化膜ＣＳＷ２の側面（表面）とがほぼ同じ位置（面一）にあるサイドウォール絶縁膜ＣＳＷＩでは、その後、薬液に晒されることで、特に、シリコン酸化膜ＣＳＷ１がエッチングされてしまい、図５９Ｂに示すように、シリコン酸化膜ＣＳＷ１の端面がゲート電極ＣＧＢ側に後退してしまう（矢印参照）。
　このような状態で金属シリサイド膜を形成させようとすると、図５９Ｃおよび図５９Ｄに示すように、シリコン酸化膜ＣＳＷ１が後退した部分に潜り込むように金属シリサイド膜ＣＭＳが形成されることになる。
　このため、特に、転送トランジスタでは、金属シリサイド膜の潜り込みによって、浮遊拡散領域ＣＦＤＲのチャネル長方向の実質的な長さが短くなり、浮遊拡散領域ＣＦＤＲにおけるリーク（ＦＤリーク）成分の一つとして、ＧＩＤＬ（Gate　Induced　Drain　Leak）と称されるリーク成分が増えるおそれがある。ＦＤリークが増加すると、画像の鮮明度が損なわれる等の不具合が生じるおそれがある。また、画素トランジスタ領域ＣＲＰＴでは、電界効果型トランジスタＣＮＨＴのＳ／Ｎ比が劣化するおそれがある。
　比較例に係る撮像装置に対して、実施の形態に係る撮像装置では、図６０Ａに示すように、サイドウォール絶縁膜として、シリコン窒化膜からなる単層構造のサイドウォール絶縁膜ＳＷＩが形成される。このため、図６０Ｂに示すように、フッ酸等の薬液に晒されたとしても（矢印参照）、サイドウォール絶縁膜ＳＷＩがエッチングされて後退することはほとんどない。しかも、図６０Ｃおよび図６０Ｄに示すように、画素領域ＲＰＥでは、金属シリサイド膜は形成されない。これにより、浮遊拡散領域ＦＤＲのチャネル長方向の実質的な長さが確保されて、ＦＤリーク（ＧＩＤＬ）を抑えることができる。
　また、図６０Ｅに示すように、画素トランジスタ領域ＲＰＴにおける電界効果型トランジスタＮＨＴでは、金属シリサイド膜ＭＳがサイドウォール絶縁膜ＳＷＩの下に潜り込むような態様で形成されることはなくなり、金属シリサイド膜ＭＳは、サイドウォール絶縁膜ＳＷＩによって覆われていない領域に形成されることになる。これにより、電界効果型トランジスタＮＨＴのＳ／Ｎ比が劣化するのを抑制することができる。
　実施の形態４
　ここでは、二層構造のオフセットスペーサ膜を形成した後、下層膜のシリコン酸化膜を残して上層膜のシリコン窒化膜を除去し、単層構造のサイドウォール絶縁膜を形成する場合について説明する。なお、実施の形態１において説明した撮像装置の構成と同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
　まず、図５Ａおよび図５Ｂに示す工程と同様の工程から図１５Ａおよび図１５Ｂに示す工程と同様の工程を経て、シリコン酸化膜ＯＳ１を下層膜とし、シリコン窒化膜ＯＳ２を上層膜とする二層構造のオフセットスペーサ膜ＯＳＳが形成され、エクステンション領域ＬＮＬＤ、ＬＰＬＤが形成される（図３９Ａおよび図３９Ｂ参照）。次に、図４０Ａおよび図４０Ｂに示す工程と同様の工程により、図６１Ａおよび図６１Ｂに示すように、オフセットスペーサ膜ＯＳＳのうち、シリコン酸化膜ＯＳ１を残してシリコン窒化膜ＯＳ２が除去される。
　次に、図６２Ａおよび図６２Ｂに示すように、ゲート電極ＧＢおよびオフセットスペーサ膜ＯＳＳを覆うように、シリコン窒化膜からなる、サイドウォール絶縁膜となる絶縁膜ＳＷＦが形成される。次に、図６３Ａおよび図６３Ｂに示すように、絶縁膜ＳＷＦに異方性エッチング処理を施すことにより、シリコン窒化膜からなる単層構造のサイドウォール絶縁膜ＳＷＩが形成される。
　次に、図６４Ａおよび図６４Ｂに示すように、レジストパターンＭＰＤＦおよびゲート電極部ＰＨＧＥ、ＰＬＧＥを注入マスクとして、ｐ型の不純物を注入することにより、領域ＲＰＨにはソース・ドレイン領域ＨＰＤＦが形成され、領域ＲＰＬにはソース・ドレイン領域ＬＰＤＦが形成される。その後、レジストパターンＭＰＤＦが除去される。
　次に、図６５Ａおよび図６５Ｂに示すように、レジストパターンＭＮＤＦおよびゲート電極部ＴＧＥ、ＰＥＧＥ、ＮＨＧＥ、ＮＬＧＥを注入マスクとして、ｎ型の不純物を注入することにより、画素トランジスタ領域ＲＰＴ、領域ＲＮＨのそれぞれには、ソース・ドレイン領域ＨＮＤＦが形成される。領域ＲＮＬには、ソース・ドレイン領域ＬＮＤＦが形成される。画素領域ＲＰＥには、浮遊拡散領域ＦＤＲが形成される。その後、レジストパターンＭＮＤＦが除去される。
　次に、図６６Ａおよび図６６Ｂに示すように、ゲート電極部ＴＧＥ、ＰＥＧＥ、ＮＨＧＥ、ＰＨＧＥ、ＮＬＧＥ、ＰＬＧＥ等を覆うように、シリサイドプロテクション膜ＳＰが形成される。その後、金属シリサイド膜を形成しない電界効果型トランジスタ（図示せず）を覆うシリサイドプロテクション膜の部分を残して、他の領域に位置するシリサイドプロテクション膜が除去される。
　次に、図６７Ａおよび図６７Ｂに示すように、ゲート電極部ＴＧＥ、ＰＥＧＥ、ＮＨＧＥ、ＰＨＧＥ、ＮＬＧＥ、ＰＬＧＥを覆うように、所定の金属膜ＭＦが形成される。次に、所定の熱処理を施して金属膜ＭＳとシリコンとを反応させ、その後、未反応の金属を除去することにより、図６８Ａおよび図６８Ｂに示すように、金属シリサイド膜ＭＳが形成される。
　次に、図２３Ａおよび図２３Ｂに示す工程と同様の工程および図２４Ａおよび図２４Ｂに示す工程と同様の工程を経て、図６９Ａおよび図６９Ｂに示すように、撮像装置の主要部分が完成する。撮像装置のオフセットスペーサ膜ＯＳＳのシリコン酸化膜ＯＳ１には、ゲート電極ＧＢの側壁面を覆う部分（第１部分）と、その第１部分からゲート電極ＧＢが位置する側とは反対側へ延在する部分（第２部分）とがある。シリコン窒化膜からなる単層構造のサイドウォール絶縁膜ＳＷＩは、そのシリコン酸化膜ＯＳ１の第２部分の端面（厚さ方向）を覆うように形成されている。
　上述した撮像装置では、実施の形態２において説明した撮像装置と同様に、オフセットスペーサ膜として、シリコン酸化膜ＯＳ１を下層膜としシリコン窒化膜ＯＳ２を上層膜とする二層構造のオフセットスペーサ膜ＯＳＳが形成され、サイドウォール絶縁膜を形成する工程の前に、シリコン酸化膜ＯＳ１を残してシリコン窒化膜ＯＳ２が除去される。そのシリコン窒化膜ＯＳ２が除去されるまでに、オフセットスペーサ膜となる絶縁膜ＯＳＦを形成した後の焼き締め熱処理が施される。
　これにより、実施の形態１において説明したように、窒素（Ｎ）や水素（Ｈ）が拡散して、その一部がシリコンの不対結合手に結合することで、シリコンのダングリングボンドが終端し、ダングリングボンドに起因する読み出しノイズを低減させることができる。その結果、撮像装置において、画像の鮮明度、濃淡、色の奥行き感等がなくなってしまうのを防止することができる。また、撮像装置の微細化を図ることができる。
　また、実施の形態３において説明した撮像装置と同様に、サイドウォール絶縁膜として、シリコン窒化膜からなる単層構造のサイドウォール絶縁膜ＳＷＩが形成される。このため、フッ酸等の薬液に晒されたとしても、サイドウォール絶縁膜ＳＷＩがエッチングされて後退することはほとんどない（図６０Ｂ参照）。しかも、画素領域ＲＰＥでは、金属シリサイド膜は形成されない（図６０Ｃおよび図６０Ｄ参照）。これにより、浮遊拡散領域ＦＤＲのチャネル長方向の実質的な長さが確保されて、ＦＤリーク（ＧＩＤＬ）を抑えることができる。
　また、画素トランジスタ領域ＲＰＴにおける電界効果型トランジスタＮＨＴでは、金属シリサイド膜ＭＳがサイドウォール絶縁膜ＳＷＩの下に潜り込むような態様で形成されることはなくなり、金属シリサイド膜ＭＳは、サイドウォール絶縁膜ＳＷＩによって覆われていない領域に形成されることになる（図６０Ｅ参照）。これにより、電界効果型トランジスタＮＨＴのＳ／Ｎ比が劣化するのを抑制することができる。
　なお、上述した各撮像装置では、シリコンのダングリングボンドを終端させる元素として、窒素（Ｎ）および水素（Ｈ）の少なくともいずれかのを含有する所定の膜としては、シリコン窒化膜を例に挙げたが、窒素（Ｎ）および水素（Ｈ）の少なくともいずれかをダングリングボンドに結合させることができれば、シリコン窒化膜に限られない。また、シリコンのダングリングボンドを終端させることができる元素であれば、窒素（Ｎ）や水素（Ｈ）に限られない。
　また、実施の形態３および実施の形態４のそれぞれでは、ダングリングボンドの終端化を図ることに加えて、ＦＤリークの低減が図られる撮像装置について説明した。ＦＤリークの低減を主題とする撮像装置では、以下のような構成を備えていればよい。
　半導体基板の主表面において、トレンチ分離絶縁膜によって規定された複数の素子形成領域と、複数の素子形成領域のそれぞれに形成された半導体素子とを有している。半導体素子は、光電変換部と、光電変換部において生成された電荷を転送する、転送ゲート電極部を有する転送トランジスタとを含んでいる。転送ゲート電極部は、複数の素子形成領域のうち、所定の素子形成領域を横切るように形成された転送ゲート電極と、転送ゲート電極の側壁面上に形成されたサイドウォール絶縁膜とを含んでいる。転送ゲート電極部に対して、一方の側に位置する所定の素子形成領域の部分に光電変換部が形成されている。転送ゲート電極部に対して、他方の側に位置する所定の素子形成領域の部分に浮遊拡散領域が形成されている。転送ゲート電極部のサイドウォール絶縁膜として、シリコン窒化膜からなる単層のサイドウォール絶縁膜が形成されている。
　また、ＦＤリークの低減を主題とする撮像装置の製造方法としては、以下の工程を備えていればよい。
　半導体基板にトレンチを形成する。トレンチに素子分離絶縁膜を形成することにより、複数の素子形成領域を規定する。複数の素子形成領域のそれぞれに、半導体素子を形成する。半導体素子を形成する工程は、光電変換部を形成する工程と、光電変換部において生成された電荷を転送する、転送ゲート電極部を有する転送トランジスタを形成する工程とを含んでいる。転送トランジスタの転送ゲート電極部を形成する工程は、複数の素子形成領域のうち、所定の素子形成領域を横切るように転送ゲート電極を形成する工程と、転送ゲート電極の側壁面上にサイドウォール絶縁膜を形成する工程とを含んでいる。転送ゲート電極部に対して、一方の側に位置する所定の素子形成領域の部分に光電変換部を形成する。転送ゲート電極部に対して、他方の側に位置する所定の素子形成領域の部分に浮遊拡散領域を形成する。浮遊拡散領域の表面における、サイドウォール絶縁膜によって覆われた部分以外の部分に金属シリサイド膜を形成する。サイドウォール絶縁膜を形成する工程では、シリコン窒化膜からなる単層のサイドウォール絶縁膜が形成される。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　ＩＳ　撮像装置、ＰＥ　画素、ＰＤ　フォトダイオード、ＮＲ　ｎ型領域、ＰＲ　ｐ型領域、ＣＬＳ　列選択回路、ＲＷＳ　行選択・読み出し回路、ＴＴ　転送トランジスタ、ＴＧＥ　ゲート電極部、ＦＤＲ　浮遊拡散領域、ＲＴ　リセットトランジスタ、ＲＧＥ　ゲート電極部、ＡＴ　増幅トランジスタ、ＡＧＥ　ゲート電極部、ＳＴ　選択トランジスタ、ＳＧＥ　ゲート電極部、ＰＥＧＥ　ゲート電極部、ＳＵＢ　半導体基板、ＴＯＦ　シリコン酸化膜、ＴＮＦ　シリコン窒化膜、ＴＲＣ　トレンチ、ＥＩＦ　素子分離絶縁膜、ＥＩ　素子分離絶縁膜、ＥＦ１、ＥＦ２　素子形成領域、ＲＰＥ　画素領域、ＲＰＴ　画素トランジスタ領域、ＲＰＣ　周辺領域、ＲＮＨ、ＲＰＨ、ＲＮＬ、ＲＰＬ　領域、ＮＨＴ、ＰＨＴ、ＮＬＴ、ＰＬＴ　電界効果型トランジスタ、ＧＩＣ、ＧＩＮ　ゲート絶縁膜、ＧＢ　ゲート電極、ＰＰＷＬ、ＰＰＷＨ　Ｐウェル、ＨＰＷ　Ｐウェル、ＨＮＷ　Ｎウェル、ＬＰＷ　Ｐウェル、ＬＮＷ　Ｎウェル、ＯＳＦ１、ＯＳ１　シリコン酸化膜、ＯＳＦ２、ＯＳ２　シリコン窒化膜、ＯＳＦ　オフセットスペーサ膜となる膜、ＯＳＳ　オフセットスペーサ膜、ＳＷＦ１、ＳＷ１　シリコン酸化膜、ＳＷＦ２、ＳＷ２　シリコン窒化膜、ＳＷＦ　サイドウォール絶縁膜となる膜、ＳＷＩ　サイドウォール絶縁膜、ＰＥＧＥ、ＮＨＧＥ、ＰＨＧＥ、ＮＬＧＥ、ＰＬＧＥ　ゲート電極部、ＨＮＬＤ、ＨＰＬＤ　エクステンション領域、ＬＮＬＤ、ＬＰＬＤ　エクステンション領域、ＨＰＤＦ、ＬＰＤＦ、ＨＮＤＦ、ＬＮＤＦ　ソース・ドレイン領域、ＳＰ　シリサイドプロテクション膜、ＭＦ　金属膜、ＭＳ　金属シリサイド膜、ＳＬ　ストレスライナー膜、ＩＦ１　第１層間絶縁膜、ＣＨ　コンタクトホール、ＣＰ　コンタクトプラグ、Ｍ１　第１配線、ＩＦ２　第２層間絶縁膜、Ｖ１　第１ヴィア、Ｍ２　第２配線、ＩＦ３　第３層間絶縁膜、Ｖ２　第２ヴィア、Ｍ３　第３配線、ＩＦ４　第４層間絶縁膜、ＳＮＩ　絶縁膜、ＣＦ　カラーフィルター、ＭＬ　マイクロレンズ、ＭＨＮＬ、ＭＨＰＬ、ＭＬＮＬ、ＭＬＰＬ、ＭＰＤＦ、ＭＮＤＦ　レジストパターン。

Claims (12)

  1. 　半導体基板にトレンチを形成する工程と、
    　前記トレンチに素子分離絶縁膜を形成することにより、複数の素子形成領域を規定する工程と、
    　複数の前記素子形成領域のそれぞれに、半導体素子を形成する工程と
    を有し、
    　前記半導体素子を形成する工程は、
    　光電変換部を形成する工程と、
    　前記光電変換部において生成された電荷を信号として処理する、ゲート電極部を有するトランジスタを形成する工程と
    を含み、
    　前記トランジスタの前記ゲート電極部を形成する工程は、
    　複数の前記素子形成領域のうち、所定の素子形成領域と前記素子分離絶縁膜との境界を覆う態様で、前記所定の素子形成領域を横切るようにゲート電極を形成する工程と、
    　前記ゲート電極を覆うように、第１絶縁膜を下層膜とし前記第１絶縁膜とは異なる所定の膜を上層膜とするオフセットスペーサ膜となる膜を形成する工程と、
    　前記オフセットスペーサ膜となる膜に加工を施すことにより、前記ゲート電極の側壁面上に、前記第１絶縁膜を少なくとも含むオフセットスペーサ膜を形成する工程と、
    　前記ゲート電極の前記側壁面上に、前記オフセットスペーサ膜を介在させてサイドウォール絶縁膜を形成する工程と
    を含み、
    　前記オフセットスペーサ膜となる膜を形成する工程では、窒素（Ｎ）および水素（Ｈ）の少なくともいずれかを含有する膜が、前記所定の膜として形成され、
    　前記オフセットスペーサ膜を形成する工程では、前記第１絶縁膜は、前記ゲート電極の前記側壁面を覆う第１部分と、前記第１部分の下端部から前記ゲート電極が位置する側とは反対側へ延在して前記所定の素子形成領域の表面を覆う第２部分とが残されるように、加工され、
    　前記サイドウォール絶縁膜を形成する工程では、前記サイドウォール絶縁膜は、前記第１絶縁膜の前記第２部分の端面を覆うように形成される、撮像装置の製造方法。
  2. 　前記オフセットスペーサ膜となる膜を形成する工程では、前記所定の膜として、第１シリコン窒化膜が形成される、請求項１記載の撮像装置の製造方法。
  3. 　前記オフセットスペーサ膜を形成する工程では、前記第１シリコン窒化膜は、前記ゲート電極の前記側壁面との間に前記第１部分を介在させるとともに、前記所定の素子形成領域との間に前記第２部分を介在させるように形成される、請求項２記載の撮像装置の製造方法。
  4. 　前記サイドウォール絶縁膜を形成する工程の前に、前記オフセットスペーサ膜における前記第１絶縁膜を残して前記所定の膜を除去する工程を含む、請求項１記載の撮像装置の製造方法。
  5. 　前記トランジスタを形成する工程は、前記所定の素子形成領域としての第１素子形成領域に、前記信号を増幅する増幅トランジスタを形成する工程を含む、請求項１記載の撮像装置の製造方法。
  6. 　前記ゲート電極部を形成する工程は、前記サイドウォール絶縁膜として、第２シリコン窒化膜からなる単層のサイドウォール絶縁膜を形成する工程を含み、
    　前記トランジスタを形成する工程は、前記半導体基板の表面における、前記サイドウォール絶縁膜によって覆われた部分以外の部分に、金属シリサイド膜を形成する工程を含む、請求項１記載の撮像装置の製造方法。
  7. 　半導体基板の主表面において、トレンチ分離絶縁膜によって規定された複数の素子形成領域と、
    　複数の前記素子形成領域のそれぞれに形成された半導体素子と
    を有し、
    　前記半導体素子は、
    　光電変換部と、
    　前記光電変換部において生成された電荷を信号として処理する、ゲート電極部を有するトランジスタと
    を含み、
    　前記ゲート電極部は、
    　複数の前記素子形成領域のうち、所定の素子形成領域と前記トレンチ分離絶縁膜との境界を覆う態様で、前記所定の素子形成領域を横切るように形成されたゲート電極と、
    　前記ゲート電極の側壁面上に形成され、少なくとも第１絶縁膜を有するオフセットスペーサ膜と、
    　前記ゲート電極の前記側壁面上に、前記オフセットスペーサ膜を介在させて形成されたサイドウォール絶縁膜と
    を含み、
    　前記オフセットスペーサ膜の前記第１絶縁膜は、
    　前記ゲート電極の前記側壁面を覆う第１部分と、
    　前記第１部分の下端部から前記ゲート電極が位置する側とは反対の側へ延在して前記所定の素子形成領域の表面を覆う第２部分と
    を備え、
    　前記サイドウォール絶縁膜は、前記第１絶縁膜の前記第２部分の端面を覆うように形成された、撮像装置。
  8. 　前記トランジスタは、前記所定の素子形成領域として第１素子形成領域に形成された、前記信号を増幅する増幅トランジスタを含む、請求項７記載の撮像装置。
  9. 　前記オフセットスペーサ膜は、窒素（Ｎ）および水素（Ｈ）の少なくともいずれかを含有する所定の膜を含み、
    　前記所定の膜は、前記第１絶縁膜の上に、前記ゲート電極の前記側壁面との間に前記第１部分を介在させるとともに、前記半導体基板との間に前記第２部分を介在させるように形成された、請求項７記載の撮像装置。
  10. 　前記所定の膜は、第１シリコン窒化膜を含む、請求項９記載の撮像装置。
  11. 　前記オフセットスペーサ膜は、前記第１絶縁膜からなる単層のオフセットスペーサ膜である、請求項７記載の撮像装置。
  12. 　前記ゲート電極部の前記サイドウォール絶縁膜として、第２シリコン窒化膜からなる単層のサイドウォール絶縁膜が形成され、
    　前記半導体基板の表面における、前記サイドウォール絶縁膜によって覆われた部分以外の部分に、金属シリサイド膜が形成された、請求項７記載の撮像装置。
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