CN117276299A - 一种cis器件结构及其制作方法 - Google Patents

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Abstract

本发明提供一种CIS器件结构及其制作方法，该方法在沟槽隔离结构、多晶硅栅极结构、侧墙结构与层间介质层的形成过程中均采用了清洗处理，且清洗处理的最后一步均采用了SC2溶液清洗。本发明通过在器件制作过程的特定节点中增加SC2清洗处理，可有效降低金属杂质污染，降低暗电流的生成，从而减少白像素点数量，提升产品良率，实现对产品性能的优化和改善，有效解决目前CIS产品在生产过程中由于金属杂质污染导致的暗电流增大、产品性能降低的问题。本发明还可通过进一步优化像素区的离子注入条件，有效抑制金属离子活性，从而进一步降低白像素点的生成。此外，通过后续的退火处理，可有效减少晶格缺陷的数量。

Description

一种CIS器件结构及其制作方法
技术领域
本发明属于半导体集成电路制造技术领域，涉及一种CMOS图像传感器（CMOSImage Sensor，简称CIS）器件的制作方法。
背景技术
在晶圆的生产制造过程中，金属杂质污染会带来晶圆的缺陷。理论上，CIS器件不受光是不会产生电流的，但生产过程中不可避免的会受到生产设备的材质、机台洁净程度、工艺波动等因素的影响导致晶圆受到金属杂质污染。而由于金属离子易携带电荷，在携带电荷的金属离子经过光电二极管时，就会引起像素的暗电流变大，该过程就是由于金属离子具有较高的能量级别，在此情况下容易引起热载流子复合。在金属离子被激活后其暗场电流会在瞬间改变，从而会导致在没有光线照射到像素单元上时，在局域产生一个可见发亮的白像素点，严重影响CIS的成像能力，影响出图效果。
因此，如何改进CIS器件结构及其制作方法以降低暗电流，减少白像素点，提高CIS的成像能力，成为本领域技术人员亟待解决的一个重要技术问题。
应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种CIS器件结构及其制作方法，用于解决现有技术中因金属杂质污染导致CIS器件暗电流增大、白像素点数量增多的问题。
为实现上述目的及其他相关目的，本发明提供一种CIS器件的制作方法，包括以下步骤：
S1：提供一半导体层，所述半导体层包括沿所述半导体层所在平面按预设规则划分的逻辑区及像素区；
S2：形成沟槽隔离结构于所述逻辑区的所述半导体层中，形成所述沟槽隔离结构的过程中采用了第一清洗处理；
S3：形成多晶硅栅极结构于所述半导体层上，形成所述多晶硅栅极结构的过程中采用了第二清洗处理；
S4：形成侧墙结构于所述多晶硅栅极结构的侧面，形成所述侧墙结构的过程中采用了第三清洗处理；
S5：形成层间介质层于所述半导体层上，形成所述层间介质层的过程中采用了第四清洗处理；
其中，所述第一清洗处理、所述第二清洗处理、所述第三清洗处理及所述第四清洗处理的最后一步均采用了SC2溶液清洗。
可选地，形成沟槽隔离结构于所述逻辑区的所述半导体层中包括以下步骤：
形成第一硬掩膜层于所述半导体层上；
图形化所述第一硬掩膜层以得到多个第一硬掩膜开口；
基于图形化后的所述第一硬掩膜层刻蚀所述半导体层以得到多个隔离沟槽于所述逻辑区；
沉积隔离材料层于所述隔离沟槽中及所述第一硬掩膜层上；
去除所述隔离材料层位于所述第一硬掩膜层上的部分；
进行所述第一清洗处理；
去除预设厚度的所述第一硬掩膜层。
可选地，形成多晶硅栅极结构于所述半导体层上包括以下步骤：
形成栅介质层于所述半导体层上；
形成多晶硅层于所述栅介质层上；
形成第二硬掩膜层于所述多晶硅层表面；
进行所述第二清洗处理；
图形化所述第二硬掩膜层并基于图形化后的所述第二硬掩膜层对所述多晶硅层进行刻蚀以得到所述多晶硅栅极结构。
可选地，形成所述侧墙结构于所述多晶硅栅极结构的侧面包括以下步骤：
形成氧化硅层于所述半导体层上，所述氧化硅层覆盖所述多晶硅栅极结构；
形成氮化硅层于所述半导体层上，所述氮化硅层覆盖所述氧化硅层；
刻蚀所述氮化硅层并停止在所述氧化硅层以得到位于所述多晶硅栅极结构侧壁的具有预设厚度的氮化硅侧墙，所述氧化硅层夹设于所述多晶硅栅极结构的侧壁与所述氮化硅侧墙之间的部分作为氧化硅侧墙；
进行所述第三清洗处理。
可选地，形成层间介质层于所述半导体层上包括以下步骤：
形成层间介质层于所述半导体层上，所述层间介质层覆盖具有所述侧墙结构的所述多晶硅栅极结构；
平坦化所述层间介质层；
进行所述第四清洗处理。
可选地，所述第一清洗处理、所述第二清洗处理、所述第三清洗处理及所述第四清洗处理中采用的所述SC2溶液包括盐酸溶液、双氧水和水，其中，所述SC2溶液中盐酸溶液、双氧水和水的体积比满足盐酸溶液：双氧水：H2O=1:2:50～1:1:10，所述盐酸溶液中盐酸的质量分数范围是25%-40%，所述双氧水中过氧化氢的质量分数范围是25%-31%。
可选地，所述CIS器件的制作方法还包括以下步骤：形成多个像素单元于所述像素区的所述半导体层中，所述像素单元包括自下而上依次相接的深掺杂N型区、第一掺杂区、第二掺杂区，所述深掺杂N型区的底面低于所述沟槽隔离结构的底面，所述深掺杂N型区的顶面低于所述半导体层的顶面并高于所述沟槽隔离结构的底面，其中，形成所述深掺杂N型区时采用了砷离子注入，并在砷离子注入后进行了退火处理。
可选地，所述砷离子注入包括8次离子注入过程，至少有两次离子注入过程采用的离子注入能量不同或采用的离子注入剂量不同。
可选地，所述8次离子注入过程，包括：
第一次离子注入过程采用了砷离子源，离子注入剂量范围是1.1E12 atoms/cm2-1.3E12 atoms/cm2，离子注入能量范围是2000 KeV-2200 KeV；
第二次离子注入过程采用了砷离子源，离子注入剂量范围是0.9E12 atoms/cm2-1.1E12 atoms/cm2，离子注入能量范围是1800 KeV-2000 KeV；
第三次离子注入过程采用了砷离子源，离子注入剂量范围是7E11 atoms/cm2-9E11 atoms/cm2，离子注入能量范围是1600 KeV-1800 KeV；
第四次离子注入过程采用了砷离子源，离子注入剂量范围是7E11 atoms/cm2-9E11 atoms/cm2，离子注入能量范围是1400 KeV-1600 KeV；
第五次离子注入过程采用了砷离子源，离子注入剂量范围是7E11 atoms/cm2-9E11 atoms/cm2，离子注入能量范围是1200 KeV-1400 KeV；
第六次离子注入过程采用了砷离子源，离子注入剂量范围是8E11 atoms/cm2-1E12 atoms/cm2，离子注入能量范围是1000 KeV-1200 KeV；
第七次离子注入过程采用了砷离子源，离子注入剂量范围是8E11 atoms/cm2-1E12 atoms/cm2，离子注入能量范围是800 KeV-1000 KeV；
第八次离子注入过程采用了砷离子源，离子注入剂量范围是4E11 atoms/cm2-6E11 atoms/cm2，离子注入能量范围是600 KeV-800 KeV；
可选地，所述退火处理的温度范围是1000 ℃～1100 ℃，退火时间范围是30分钟～50分钟。
为实现上述目的及其他相关目的，本发明还提供一种CIS器件结构，包括：
半导体层，包括沿所述半导体层所在平面按预设规则划分的逻辑区及像素区；
至少一像素单元，位于所述像素区的所述半导体层中，所述像素单元包括自下而上依次相接的深掺杂N型区、第一掺杂区与第二掺杂区；
逻辑器件，包括第一阱区、第二阱区、第三阱区、沟槽隔离结构、多晶硅栅极结构、侧墙结构、层间介质层，所述第二阱区与所述第三阱区位于所述逻辑区的所述半导体层中并在水平方向上间隔设置，所述第二阱区与所述第三阱区之间通过所述沟槽隔离结构隔离，所述第一阱区位于所述第二阱区下方，所述第一阱区的顶面低于所述第二阱区的底面；所述多晶硅栅极结构位于所述半导体层上并位于所述第二阱区、第三阱区上方，所述侧墙结构位于所述多晶硅栅极结构的侧面，所述层间介质层位于所述半导体层上并覆盖所述多晶硅栅极结构；
其中，所述深掺杂N型区的底面低于所述沟槽隔离结构的底面，所述深掺杂N型区的顶面低于所述半导体层的顶面并高于所述沟槽隔离结构的底面。
如上所述，本发明提供一种CIS器件结构及其制作方法，该方法在沟槽隔离结构、多晶硅栅极结构、侧墙结构与层间介质层的形成过程中均采用了清洗处理，且清洗处理的最后一步均采用了SC2溶液清洗。本发明通过在器件制作过程的特定节点中增加SC2清洗处理，可有效降低金属杂质污染，降低暗电流的生成，从而减少白像素点数量，提升产品良率，实现对产品性能的优化和改善，有效解决目前CIS产品在生产过程中由于金属杂质污染导致的暗电流增大、产品性能降低的问题。在本发明的CIS器件的制作方法的可选方案中，可进一步优化像素区的离子注入条件，在像素单元底部的深掺杂N型区采用八道砷离子注入工艺，有效抑制金属离子活性，降低金属杂质污染，从而进一步降低白像素点的生成。此外，通过后续的退火处理，可有效减少晶格缺陷的数量。
附图说明
图1显示为本发明的CIS器件的制作方法的工艺流程图。
图2显示为本发明的CIS器件的制作方法于一实施例中提供的半导体层的结构示意图。
图3显示为本发明的CIS器件的制作方法于一实施例中形成沟槽隔离结构后所得结构的示意图。
图4显示为本发明的CIS器件的制作方法于一实施例中形成多晶硅栅极结构后所得结构的示意图。
图5显示为本发明的CIS器件的制作方法于一实施例中形成侧墙结构后所得结构的示意图。
图6显示为本发明的CIS器件的制作方法于一实施例中形成第一轻掺杂区与第二轻掺杂区后所得结构的示意图。
图7显示为本发明的CIS器件的制作方法于一实施例中形成层间介质层后所得结构的示意图。
图8显示为本发明的CIS器件的制作方法于一实施例中形成多个像素单元、像素隔离阱结构、像素区P阱结构、第三轻掺杂区与像素区源漏极后所得结构的示意图。
元件标号说明：10 半导体层，101 逻辑区，102 像素区，20 沟槽隔离结构，30 第一硬掩模层，301 二氧化硅层，302 氮化硅层，40 多晶硅栅极结构，401 栅介质层，50 第一阱区，51 第二阱区，52 第三阱区，60 侧墙结构，601 氧化硅侧墙，602 氮化硅侧墙，61 第一轻掺杂区，62 第二轻掺杂区，70 层间介质层，80 深掺杂N型区，81 第一掺杂区，82 第二掺杂区，83 隔离注入区，84 阱注入区，90 像素区P阱结构，91 第三轻掺杂区，92，像素区源漏极，S1~S5 步骤。
实施方式
通常而言，金属杂质含量过高，会导致CIS器件在不通电的情况下产生暗电流，在进行像素单元的测试时，暗电流会导致白像素点的形成，从而使得测试失效，降低了产品的良率。本申请的发明人通过大量研究，对CIS器件的结构及其制作方法进行了改进，通过在器件制作过程中的特定节点增加SC2清洗处理，优化像素区的离子注入条件，可有效减小器件暗电流的产生，从而降低CIS器件白像素点数量，有利于提升产品良率。
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图8，需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种CIS器件的制作方法，请参阅图1，显示为该方法的工艺流程图，包括以下步骤：
S1：提供一半导体层，所述半导体层包括沿所述半导体层所在平面按预设规则划分的逻辑区及像素区；
S2：形成沟槽隔离结构于所述逻辑区的所述半导体层中，形成所述沟槽隔离结构的过程中采用了第一清洗处理；
S3：形成多晶硅栅极结构于所述半导体层上，形成所述多晶硅栅极结构的过程中采用了第二清洗处理；
S4：形成侧墙结构于所述多晶硅栅极结构的侧面，形成所述侧墙结构的过程中采用了第三清洗处理；
S5：形成层间介质层于所述半导体层上，形成所述层间介质层的过程中采用了第四清洗处理；
其中，所述第一清洗处理、所述第二清洗处理、所述第三清洗处理及所述第四清洗处理的最后一步均采用了SC2溶液清洗。
下面结合图2-图8详述本发明的CIS器件的制作方法各步骤的具体技术方案。
首先请参阅图2，执行所述步骤S1：提供一半导体层10，所述半导体层10包括沿所述半导体层10所在平面按预设规则划分的逻辑区101及像素区102。
作为示例，所述半导体层10可选用硅、锗硅、III-V族化合物或其它合适的半导体衬底，所述半导体层10的导电类型可以为P型或N型，本实施例中所述半导体层10以P型硅层为例。
再请参阅图3，执行所述步骤S2：形成沟槽隔离结构20于所述逻辑区101的所述半导体层10中，形成所述沟槽隔离结构20的过程中采用了第一清洗处理。
作为示例，形成所述沟槽隔离结构20于所述逻辑区101的所述半导体层10中包括以下步骤：
（1）采用化学气相沉积法或其他合适的方法形成第一硬掩膜层30于所述半导体层10上，所述第一硬掩模层30包括层叠的二氧化硅层301与氮化硅层302；
（2）通过光刻、刻蚀工艺图形化所述第一硬掩膜层30以得到多个第一硬掩膜开口；
（3）基于图形化后的所述第一硬掩膜层30刻蚀所述半导体层10以得到多个隔离沟槽于所述逻辑区101；
（4）采用高密度等离子体化学气相沉积或其他合适方法沉积隔离材料层于所述隔离沟槽中及所述第一硬掩膜层30上，所述隔离材料层位于所述隔离沟槽中的部分作为所述沟槽隔离结构20，所述隔离材料层包括但不仅限于二氧化硅材料层；
（5）采用化学机械抛光去除所述隔离材料层位于所述第一硬掩膜层30上的部分；
（6）对完成化学机械抛光后的结构进行所述第一清洗处理，在一实施例中，所述第一清洗处理包括先采用高温硫酸双氧水溶液和SC1溶液作为清洗液进行清洗的步骤，以及最后采用SC2溶液进行清洗的步骤，所述SC1溶液包括氢氧化铵、双氧水和水，所述SC2溶液包括盐酸溶液、双氧水和水，其中，所述SC2溶液中盐酸溶液、双氧水和水的体积比满足盐酸溶液：双氧水：H2O=1:2:50～1:1:10，所述盐酸溶液中盐酸的质量分数范围是25%-40%，所述双氧水中过氧化氢的质量分数范围是25%-31%；
（7）采用湿法刻蚀去除预设厚度的所述第一硬掩膜层30，保留的所述第一硬掩模层30作为后续注入工艺的掩蔽层。
再请参阅图4，执行所述步骤S3：形成多晶硅栅极结构40于所述半导体层10上，形成所述多晶硅栅极结构40的过程中采用了第二清洗处理。
作为示例，在形成所述多晶硅栅极结构40之前，还包括采用离子注入工艺在所述半导体层10的所述逻辑区101形成第一阱区50、第二阱区51与第三阱区52，所述第一阱区50、第三阱区52为第一导电类型，例如P型或N型，所述第二阱区51为与所述第一导电类型相反的第二导电类型。在本实施例中，所述第一阱区50与所述第三阱区52的导电类型以N型为例，相应的所述第二阱区51的导电类型为P型。
作为示例，所述第二阱区51与所述第三阱区52位于所述逻辑区101的所述半导体层10中并在水平方向上间隔设置，所述第二阱区51与所述第三阱区52之间通过所述沟槽隔离结构20隔离。
作为示例，所述第一阱区50位于所述第二阱区51下方，所述第一阱区50的顶面低于所述第二阱区51的底面。
作为示例，所述多晶硅栅极结构40的数量为多个，至少一所述多晶硅栅极结构40位于所述第二阱区51上方，至少一所述多晶硅栅极结构40位于所述第三阱区52上方。
作为示例，在离子注入工艺之后，可根据需要去除所述半导体层10上剩余的作为注入工艺掩蔽层的所述第一硬掩模层30。
作为示例，形成所述多晶硅栅极结构40于所述半导体层10上包括以下步骤：
（1）采用化学气相沉积法、物理气相沉积法、热氧化法或其它合适的方法形成栅介质层401于所述半导体层10上，所述栅介质层401可以是二氧化硅薄膜层或其他合适的介质薄膜层；
（2）采用化学气相沉积法或其它合适的方法形成多晶硅层于所述栅介质层401上；
（3）采用热氧化法或其它合适的方法形成保护氧化层于所述多晶硅层上；
（4）涂覆光阻层于所述保护氧化层上，并通过光刻对所述光阻层进行图形化处理；
（5）基于所述保护氧化层和图形化处理后的所述光阻层在所述多晶硅层预设位置进行氮离子注入形成多晶预掺杂，以防止产生多晶耗尽；
（6）去除所述光阻层，获得清洁的多晶硅表面；
（7）采用化学气相沉积法或其他合适的方法形成第二硬掩膜层于所述多晶硅层表面，所述第二硬掩模层包括但不限于二氧化硅层及氮化硅层；
（8）对形成有所述第二硬掩模层的结构进行所述第二清洗处理，在一实施例中，所述第二清洗处理包括先采用去离子水清洗，再采用去离子的二氧化碳水溶液进行清洗，最后采用SC2溶液进行清洗，所述SC2溶液包括盐酸溶液、双氧水和水，其中，所述SC2溶液中盐酸溶液、双氧水和水的体积比满足盐酸溶液：双氧水：H2O=1:2:50～1:1:10，所述盐酸溶液中盐酸的质量分数范围是25%-40%，所述双氧水中过氧化氢的质量分数范围是25%-31%；
（9）完成所述第二清洗处理后，采用光刻、刻蚀等工艺图形化所述第二硬掩膜层并基于图形化后的所述第二硬掩膜层对所述多晶硅层进行刻蚀以得到所述多晶硅栅极结构40。
再请参阅图5，执行所述步骤S4：形成侧墙结构60于所述多晶硅栅极结构40的侧面，形成所述侧墙结构60的过程中采用了第三清洗处理。
作为示例，形成所述侧墙结构60于所述多晶硅栅极结构40的侧面包括以下步骤：
（1）采用化学气相沉积法、物理气相沉积法或其它合适的方法形成氧化硅层于所述半导体层10上，所述氧化硅层覆盖所述多晶硅栅极结构40；
（2）采用化学气相沉积法、物理气相沉积法或其它合适的方法形成氮化硅层于所述半导体层10上，所述氮化硅层覆盖所述氧化硅层；
（3）采用各向异性的干法刻蚀蚀刻所述氮化硅层并停止在所述氧化硅层以得到位于所述多晶硅栅极结构40侧壁的具有预设厚度的氮化硅侧墙602，所述氧化硅层夹设于所述多晶硅栅极结构40的侧壁与所述氮化硅侧墙602之间的部分作为氧化硅侧墙601；
（4）进行所述第三清洗处理，在一实施例中，所述第三清洗处理包括先采用高温硫酸双氧水溶液和SC1溶液作为清洗液进行清洗的步骤，以及最后采用SC2溶液进行清洗的步骤，所述SC1溶液包括氢氧化铵、双氧水和水，所述SC2溶液包括盐酸溶液、双氧水和水，其中，所述SC2溶液中盐酸溶液、双氧水和水的体积比满足盐酸溶液：双氧水：H2O=1:2:50～1:1:10，所述盐酸溶液中盐酸的质量分数范围是25%-40%，所述双氧水中过氧化氢的质量分数范围是25%-31%。
作为示例，请参阅图6，在形成所述多晶硅栅极结构40于所述半导体层10上之后还包括以下步骤：在所述逻辑区101的所述第二阱区51中形成有第一轻掺杂区61，在所述逻辑区101的所述第三阱区52中形成第二轻掺杂区62，所述第一轻掺杂区61的导电类型与所述第二阱区51的导电类型相反，所述第二轻掺杂区62与所述第三阱区52的导电类型相反。所述第一轻掺杂区61、第二阱区51与对应区域的栅介质层401、多晶硅栅极结构40、侧墙结构60共同构成一导电类型的MOS晶体管结构，所述第二轻掺杂区62、第三阱区52与对应区域的栅介质层401、多晶硅栅极结构40、侧墙结构60共同构成另一导电类型的MOS晶体管结构。
再请参阅图7，执行所述步骤S5：形成层间介质层70于所述半导体层10上，形成所述层间介质层70的过程中采用了第四清洗处理。
作为示例，形成所述层间介质层70于所述半导体层10上包括以下步骤：
（1）采用化学气相沉积法、物理气相沉积法或其它合适的方法形成层间介质层70于所述半导体层上，所述层间介质层70覆盖具有所述侧墙结构60的所述多晶硅栅极结构40，所述层间介质层70例如可以是但不仅限于氮化硅材料层和二氧化硅材料层中的一种或多种；
（2）采用化学机械抛光平坦化所述层间介质层70；
（3）对完成化学机械抛光后的所述层间介质层70进行所述第四清洗处理，在一实施例中，所述第四清洗处理包括先采用高温硫酸双氧水溶液和SC1溶液作为清洗液进行清洗的步骤，以及最后采用SC2溶液进行清洗的步骤，所述SC1溶液包括氢氧化铵、双氧水和水，所述SC2溶液包括盐酸溶液、双氧水和水，其中，所述SC2溶液中盐酸溶液、双氧水和水的体积比满足盐酸溶液：双氧水：H2O=1:2:50～1:1:10，所述盐酸溶液中盐酸的质量分数范围是25%-40%，所述双氧水中过氧化氢的质量分数范围是25%-31%。
作为示例，请参阅图8，在本实施例中还包括形成多个像素单元于所述像素区102的所述半导体层10中的步骤，所述像素单元包括自下而上依次相接的深掺杂N型区80、第一掺杂区81与第二掺杂区82，其中，所述第一掺杂区81与第二掺杂区82为P型掺杂；所述深掺杂N型区80的底面低于所述沟槽隔离结构20的底面，所述深掺杂N型区80的顶面低于所述半导体层10的顶面并高于所述沟槽隔离结构20的底面。
作为示例，所述深掺杂N型区80与所述第一掺杂区81是在形成所述多晶硅栅极结构40之前制作，所述第二掺杂区82是在形成所述多晶硅栅极结构40之后制作。
作为示例，形成所述深掺杂N型区80时采用了砷离子注入，并在砷离子注入后进行了退火处理。
作为示例，所述砷离子注入包括8次离子注入过程，且至少有两次离子注入过程采用的离子注入能量不同或采用的离子注入剂量不同。
在一实施例中，第一次离子注入过程采用了砷离子源，离子注入剂量范围是1.1E12 atoms/cm2-1.3E12 atoms/cm2，离子注入能量范围是2000 KeV-2200 KeV；
第二次离子注入过程采用了砷离子源，离子注入剂量范围是0.9E12 atoms/cm2-1.1E12 atoms/cm2，离子注入能量范围是1800 KeV-2000 KeV；
第三次离子注入过程采用了砷离子源，离子注入剂量范围是7E11 atoms/cm2-9E11 atoms/cm2，离子注入能量范围是1600 KeV-1800 KeV；
第四次离子注入过程采用了砷离子源，离子注入剂量范围是7E11 atoms/cm2-9E11 atoms/cm2，离子注入能量范围是1400 KeV-1600 KeV；
第五次离子注入过程采用了砷离子源，离子注入剂量范围是7E11 atoms/cm2-9E11 atoms/cm2，离子注入能量范围是1200 KeV-1400 KeV；
第六次离子注入过程采用了砷离子源，离子注入剂量范围是8E11 atoms/cm2-1E12 atoms/cm2，离子注入能量范围是1000 KeV-1200 KeV；
第七次离子注入过程采用了砷离子源，离子注入剂量范围是8E11 atoms/cm2-1E12 atoms/cm2，离子注入能量范围是800 KeV-1000 KeV；
第八次离子注入过程采用了砷离子源，离子注入剂量范围是4E11 atoms/cm2-6E11 atoms/cm2，离子注入能量范围是600 KeV-800 KeV。
具体的，形成所述深掺杂N型区80时采用砷离子注入的原因在于，砷的分子量大，在相同的注入能量下，砷离子通道比磷离子通道深，更容易形成平坦、宽广的掺杂分布；而且砷离子具有较大的原子半径，与周围的硅原子能够产生更强的化学键能，具有一定的抑制金属离子活性的作用。因此，采用砷离子注入形成的光电二极管具有更高的全阱容量、更低的白像素缺陷。
作为示例，形成所述深掺杂N型区80后进行了退火处理，所述退火处理的温度范围是1000 ℃～1100 ℃，退火时间范围是30分钟～50分钟，以提升离子激活率，修复离子注入造成的晶格损伤，减少像素区102暗电流的产生。
作为示例，所述第一掺杂区81的形成采用了P型二氟化硼BF2离子注入，所述第一掺杂区81位于所述深掺杂N型区80的上表面，且所述第一掺杂区81的顶面低于所述半导体层10的顶面。
作为示例，所述第二掺杂区82的形成采用了低能量的P型离子注入，所述第二掺杂区82位于所述P型第一掺杂区81的上表面，用于防止表面缺陷产生的漏电流造成像素单元的暗电流增加。
作为示例，所述第二掺杂区82的顶面与所述栅介质层401的底面相接触。
作为示例，再请参阅图8，在本实施例中还包括形成像素隔离阱结构于所述像素单元两侧，以隔离相邻两个像素单元。所述像素隔离阱结构包括隔离注入区83，阱注入区84，所述阱注入区84位于所述隔离注入区83上表面。
作为示例，所述隔离注入区83和阱注入区84是在形成所述多晶硅栅极结构40之前制作，其中，所述隔离注入区83和所述深掺杂N型区80的制作不分先后顺序分步进行，而所述阱注入区84是在形成所述隔离注入区83和所述深掺杂N型区80之后，且在形成所述第一掺杂区81与第二掺杂区82之前制作。
作为示例，所述隔离注入区83为P型掺杂，且所述隔离注入区83的离子注入深度大于所述深掺杂N型区80的离子注入深度，以保证电子不向相邻像素溢出从而造成串扰，所述注入深度由注入能量控制，同时其隔离效果还取决于注入剂量。
作为示例，所述阱注入区84由上至下包括两个导电类型不同的区域，所述阱注入区84能够在提高像素满阱容量的同时降低耗尽电压，优化所述像素性能，提升电子迁移率，改善拖影现象。
作为示例，请继续参阅图8，在本实施例中还包括形成像素区P阱结构90、第三轻掺杂区91以及像素区源漏极92于所述像素区102的所述半导体层10中。其中，所述像素区P阱结构90位于所述多晶硅栅极结构40的下方，且位于所述隔离注入区83的上方，所述第三轻掺杂区91位于所述像素区P阱结构90中，且位于所述像素区P阱结构90的上部，所述像素区源漏极92位于所述多晶硅栅极结构40下的所述像素区P阱结构90的两侧，且所述第三轻掺杂区91夹设于所述像素区源漏极92之间。
作为示例，所述多晶硅栅极结构40、栅介质层401、像素区P阱结构90、第三轻掺杂区91以及像素区源漏极92共同组成MOS晶体管。
作为示例，所述像素区P阱结构90和所述第三轻掺杂区91是在形成所述多晶硅栅极结构40之前制作，所述像素区源漏极92是在形成所述多晶硅栅极结构40之后制作。其中，所述像素区P阱结构90与所述像素隔离阱结构中的阱注入区84同步制作完成，所述第三轻掺杂区91是在形成所述像素区P阱结构90之后，在形成所述第一掺杂区81与所述第二掺杂区82之前制作，且所述第三轻掺杂区91与所述第一掺杂区81与所述第二掺杂区82的导电类型相反。
至此，制作得到一种CIS器件结构，该结构包括半导体层10、至少一像素单元及逻辑器件，其中，所述半导体层10包括沿所述半导体层10所在平面按预设规则划分的逻辑区101及像素区102，所述像素单元位于所述像素区102的所述半导体层10中，所述像素单元包括自下而上依次相接的深掺杂N型区80、第一掺杂区81、第二掺杂区82，所述逻辑器件包括第一阱区50、第二阱区51、第三阱区52、沟槽隔离结构20、多晶硅栅极结构40、侧墙结构60、层间介质层70，所述第二阱区51与所述第三阱区52位于所述逻辑区101的所述半导体层10中并在水平方向上间隔设置，所述第二阱区51与所述第三阱区52之间通过所述沟槽隔离结构20隔离，所述第一阱区50位于所述第二阱区51下方，所述第一阱区50的顶面低于所述第二阱区51的底面，所述多晶硅栅极结构40位于所述半导体层10上并位于所述第二阱区51与所述第三阱区52上方，所述侧墙结构60位于所述多晶硅栅极结构40的侧面，所述层间介质层70位于所述半导体层10上并覆盖所述多晶硅栅极结构40，其中，所述深掺杂N型区80的底面低于所述沟槽隔离结构20的底面，所述深掺杂N型区80的顶面低于所述半导体层10的顶面并高于所述沟槽隔离结构20的底面。
作为示例，所述CIS器件结构还包括像素隔离阱结构、像素区P阱结构90、第三轻掺杂区91以及像素区源漏极92。其中，所述像素隔离阱结构位于所述像素单元两侧，以隔离相邻两个像素单元，且所述像素隔离阱结构包括隔离注入区83和阱注入区84，所述阱注入区84位于所述隔离注入区83上表面。而所述像素区P阱结构90、第三轻掺杂区91以及像素区源漏极92位于所述像素区102的所述半导体层10中。其中，所述像素区P阱结构90位于所述多晶硅栅极结构40的下方，且位于所述隔离注入区83的上方，所述第三轻掺杂区91位于所述像素区P阱结构90中，且位于所述像素区P阱结构90的上部，所述像素区源漏极92位于所述多晶硅栅极结构40下的所述像素区P阱结构90的两侧，且所述第三轻掺杂区91夹设于所述像素区源漏极92之间。
作为示例，所述CIS器件结构还包括第一轻掺杂区61与第二轻掺杂区62，其中，所述第一轻掺杂区61位于所述逻辑区101的所述第二阱区51中，所述第二轻掺杂区62位于所述逻辑区101的所述第三阱区52中。
综上所述，本发明提供一种CIS器件结构及其制作方法，该方法在沟槽隔离结构、多晶硅栅极结构、侧墙结构与层间介质层的形成过程中均采用了清洗处理，且清洗处理的最后一步均采用了SC2溶液清洗。本发明通过在器件制作过程的特定节点中增加SC2清洗处理，可有效降低金属杂质污染，降低暗电流的生成，从而减少白像素点数量，提升产品良率，实现对产品性能的优化和改善，有效解决目前CIS产品在生产过程中由于金属杂质污染导致的暗电流增大、产品性能降低的问题。在本发明的CIS器件的制作方法的可选方案中，可进一步优化像素区的离子注入条件，在像素单元底部的深掺杂N型区采用八道砷离子注入工艺，有效抑制金属离子活性，降低金属杂质污染，从而进一步降低白像素点的生成。此外，通过后续的退火处理，可有效减少晶格缺陷的数量。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种CIS器件的制作方法，其特征在于，包括以下步骤：
S1：提供一半导体层，所述半导体层包括沿所述半导体层所在平面按预设规则划分的逻辑区及像素区；
S2：形成沟槽隔离结构于所述逻辑区的所述半导体层中，形成所述沟槽隔离结构的过程中采用了第一清洗处理；
S3：形成多晶硅栅极结构于所述半导体层上，形成所述多晶硅栅极结构的过程中采用了第二清洗处理；
S4：形成侧墙结构于所述多晶硅栅极结构的侧面，形成所述侧墙结构的过程中采用了第三清洗处理；
S5：形成层间介质层于所述半导体层上，形成所述层间介质层的过程中采用了第四清洗处理；
其中，所述第一清洗处理、所述第二清洗处理、所述第三清洗处理及所述第四清洗处理的最后一步均采用了SC2溶液清洗。
2.根据权利要求1所述的CIS器件的制作方法，其特征在于，形成沟槽隔离结构于所述逻辑区的所述半导体层中包括以下步骤：
形成第一硬掩膜层于所述半导体层上；
图形化所述第一硬掩膜层以得到多个第一硬掩膜开口；
基于图形化后的所述第一硬掩膜层刻蚀所述半导体层以得到多个隔离沟槽于所述逻辑区；
沉积隔离材料层于所述隔离沟槽中及所述第一硬掩膜层上；
去除所述隔离材料层位于所述第一硬掩膜层上的部分；
进行所述第一清洗处理；
去除预设厚度的所述第一硬掩膜层。
3.根据权利要求1所述的CIS器件的制作方法，其特征在于，形成多晶硅栅极结构于所述半导体层上包括以下步骤：
形成栅介质层于所述半导体层上；
形成多晶硅层于所述栅介质层上；
形成第二硬掩膜层于所述多晶硅层表面；
进行所述第二清洗处理；
图形化所述第二硬掩膜层并基于图形化后的所述第二硬掩膜层对所述多晶硅层进行刻蚀以得到所述多晶硅栅极结构。
4.根据权利要求1所述的CIS器件的制作方法，其特征在于，形成侧墙结构于所述多晶硅栅极结构的侧面包括以下步骤：
形成氧化硅层于所述半导体层上，所述氧化硅层覆盖所述多晶硅栅极结构；
形成氮化硅层于所述半导体层上，所述氮化硅层覆盖所述氧化硅层；
刻蚀所述氮化硅层并停止在所述氧化硅层以得到位于所述多晶硅栅极结构侧壁的具有预设厚度的氮化硅侧墙，所述氧化硅层夹设于所述多晶硅栅极结构的侧壁与所述氮化硅侧墙之间的部分作为氧化硅侧墙；
进行所述第三清洗处理。
5.根据权利要求1所述的CIS器件的制作方法，其特征在于，形成层间介质层于所述半导体层上包括以下步骤：
形成层间介质层于所述半导体层上，所述层间介质层覆盖具有所述侧墙结构的所述多晶硅栅极结构；
平坦化所述层间介质层；
进行所述第四清洗处理。
6.根据权利要求1-5任意一项所述的CIS器件的制作方法，其特征在于：所述SC2溶液包括盐酸溶液、双氧水和水，其中，所述SC2溶液中盐酸溶液、双氧水和水的体积比满足盐酸溶液：双氧水：H2O=1:2:50～1:1:10，所述盐酸溶液中盐酸的质量分数范围是25%-40%，所述双氧水中过氧化氢的质量分数范围是25%-31%。
7.根据权利要求1所述的CIS器件的制作方法，其特征在于，还包括以下步骤：形成多个像素单元于所述像素区的所述半导体层中，所述像素单元包括自下而上依次相接的深掺杂N型区、第一掺杂区与第二掺杂区，所述深掺杂N型区的底面低于所述沟槽隔离结构的底面，所述深掺杂N型区的顶面低于所述半导体层的顶面并高于所述沟槽隔离结构的底面，其中，形成所述深掺杂N型区时采用了砷离子注入，并在砷离子注入后进行了退火处理。
8.根据权利要求7所述的CIS器件的制作方法，其特征在于：所述砷离子注入包括8次离子注入过程，至少有两次离子注入过程采用的离子注入能量不同或采用的离子注入剂量不同。
9.根据权利要求8所述的CIS器件的制作方法，其特征在于：
第一次离子注入过程采用了砷离子源，离子注入剂量范围是1.1E12 atoms/cm2-1.3E12atoms/cm2，离子注入能量范围是2000 KeV-2200 KeV；
第二次离子注入过程采用了砷离子源，离子注入剂量范围是0.9E12 atoms/cm2-1.1E12atoms/cm2，离子注入能量范围是1800 KeV-2000 KeV；
第三次离子注入过程采用了砷离子源，离子注入剂量范围是7E11 atoms/cm2-9E11atoms/cm2，离子注入能量范围是1600 KeV-1800 KeV；
第四次离子注入过程采用了砷离子源，离子注入剂量范围是7E11 atoms/cm2-9E11atoms/cm2，离子注入能量范围是1400 KeV-1600 KeV；
第五次离子注入过程采用了砷离子源，离子注入剂量范围是7E11 atoms/cm2-9E11atoms/cm2，离子注入能量范围是1200 KeV-1400 KeV；
第六次离子注入过程采用了砷离子源，离子注入剂量范围是8E11 atoms/cm2-1E12atoms/cm2，离子注入能量范围是1000 KeV-1200 KeV；
第七次离子注入过程采用了砷离子源，离子注入剂量范围是8E11 atoms/cm2-1E12atoms/cm2，离子注入能量范围是800 KeV-1000 KeV；
第八次离子注入过程采用了砷离子源，离子注入剂量范围是4E11 atoms/cm2-6E11atoms/cm2，离子注入能量范围是600 KeV-800 KeV；
所述退火处理的温度范围是1000 ℃～1100 ℃，退火时间范围是30分钟～50分钟。
10.一种CIS器件结构，其特征在于，包括：
半导体层，包括沿所述半导体层所在平面按预设规则划分的逻辑区及像素区；
至少一像素单元，位于所述像素区的所述半导体层中，所述像素单元包括自下而上依次相接的深掺杂N型区、第一掺杂区与第二掺杂区；
逻辑器件，包括第一阱区、第二阱区、第三阱区、沟槽隔离结构、多晶硅栅极结构、侧墙结构、层间介质层，所述第二阱区与所述第三阱区位于所述逻辑区的所述半导体层中并在水平方向上间隔设置，所述第二阱区与所述第三阱区之间通过所述沟槽隔离结构隔离，所述第一阱区位于所述第二阱区下方，所述第一阱区的顶面低于所述第二阱区的底面；所述多晶硅栅极结构位于所述半导体层上并位于所述第二阱区、第三阱区上方，所述侧墙结构位于所述多晶硅栅极结构的侧面，所述层间介质层位于所述半导体层上并覆盖所述多晶硅栅极结构；
其中，所述深掺杂N型区的底面低于所述沟槽隔离结构的底面，所述深掺杂N型区的顶面低于所述半导体层的顶面并高于所述沟槽隔离结构的底面。
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