WO2014147990A1 - 薄膜トランジスタアレイ - Google Patents

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守 石▲崎▼
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    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Definitions

  • the present invention relates to a thin film transistor array, and more particularly to a thin film transistor array suitable for a flexible substrate or a printing method.
  • amorphous silicon (a-Si) and polysilicon (poly-Si) thin film transistor (Thin Film Transistor: TFT) arrays are manufactured on a glass substrate. And is applied to electrophoretic displays (Non-patent Document 1).
  • the TFT for example, the one shown in FIG. 11 is used (the semiconductor shape is not clearly shown in FIG. 11).
  • the TFT plays a role of a switch.
  • the TFT is turned on by a selection voltage given to the gate wiring 2 ′, the signal voltage given to the source wiring 4 ′ is applied to the pixel electrode 7 connected to the drain 5. Write.
  • the written voltage is held in the storage capacitor constituted by the pixel electrode 7 / gate insulating film / capacitor electrode 10.
  • the gate insulating film is above the gate electrode 2, the gate wiring 2 ′, the capacitor electrode 10, and the capacitor wiring 10 ′, and includes the source electrode 4, the source wiring 4 ′, the drain electrode 5, the pixel electrode 7, and the illustrated figure. It is below the semiconductor pattern that does not.
  • a voltage is applied to the capacitor electrode 10 from the capacitor wiring 10 ′.
  • the names of the source and the drain cannot be determined by the characteristics of the operation. Therefore, for convenience, one is called a source and the other is called a drain, and the names are unified.
  • the one connected to the wiring is called a source
  • the one connected to the pixel electrode is called a drain.
  • One aspect of the present invention for solving the above problems includes a gate electrode, a gate wiring connected to the gate electrode, a capacitor wiring connected to the capacitor electrode, a capacitor wiring connected to the capacitor electrode, a gate insulating film, and a plane.
  • a source electrode and a drain electrode having a gap between each other in a region overlapping with the gate electrode when viewed, a source wiring having at least a semiconductor pattern in the gap between the source electrode and the drain electrode, and connected to the source electrode;
  • a thin film transistor array having a pixel electrode connected to a drain electrode and overlapping the capacitor electrode in plan view, and a protective layer covering the semiconductor pattern, wherein the drain electrode has a single line of equal width in plan view And the shape of the source electrode is linear and the drain electrode surrounds the drain electrode with a certain distance from it.
  • the source wiring is formed to connect a plurality of source electrodes, and the portion of the semiconductor pattern that is in the gap between the source electrode and the drain electrode extends beyond the width of the region extending in the direction perpendicular to the extending direction of the gate wiring.
  • a thin-film transistor array is formed to connect a plurality of source electrodes, and the portion of the semiconductor pattern that is in the gap between the source electrode and the drain electrode extends beyond the width of the region extending in the direction perpendicular to the extending direction of the gate wiring.
  • the source wiring is a thin film transistor array in which a portion of the semiconductor pattern between the source electrode and the drain electrode extends within a region extending in a direction perpendicular to the extending direction of the gate wiring. May be.
  • the drain electrode is bent from the direction parallel to the extending direction of the gate wiring to the direction parallel to the extending direction of the source wiring, and the sheath shape of the source electrode is in the extending direction of the drain electrode. It may be a thin film transistor array that is curved along.
  • the thin film transistor array may have a drain electrode with a rounded tip in plan view, and a sheath-shaped tip of the source electrode curved along the tip of the drain electrode.
  • the thin film transistor array may be a stripe shape in which the semiconductor pattern is continuous across a plurality of thin film transistors in a direction along the extending direction of the source wiring in a plan view.
  • the thin film transistor array may be such that, in a plan view, the edge of the semiconductor pattern intersects with the vicinity of the top of the opening of the sheath shape of the drain electrode and the source electrode surrounding the drain electrode.
  • the thin film transistor array may have a stripe shape in which the protective layer is continuous across a plurality of thin film transistors in a direction along the extending direction of the source wiring in a plan view.
  • the thin film transistor array may have a gate electrode not in a rectangular shape but in a curved shape or a polygonal shape along the curved shape of the source electrode in plan view.
  • it may be a thin film transistor array having an interlayer insulating film having a hole on the pixel electrode and an upper pixel electrode connected to the pixel electrode through the hole of the interlayer insulating film.
  • the present invention it is possible to provide a thin film transistor array with good display quality, hardly deteriorated, and few defects.
  • FIG. 1 is a plan view showing an example of the configuration of the thin film transistor array according to the first embodiment of the present invention.
  • FIG. 2 is a plan view showing a modified example of the configuration of the thin film transistor array according to the first embodiment of the present invention.
  • FIG. 3 is a plan view showing an example of a manufacturing method of the thin film transistor array according to the first embodiment of the present invention.
  • FIG. 4 is a plan view showing an example of the configuration of the thin film transistor array according to the second embodiment of the present invention.
  • FIG. 5 is a plan view showing a modification of the configuration of the thin film transistor array according to the second embodiment of the present invention.
  • FIG. 6 is a plan view showing an example of a method for manufacturing a thin film transistor array according to the second embodiment of the present invention.
  • FIG. 1 is a plan view showing an example of the configuration of the thin film transistor array according to the first embodiment of the present invention.
  • FIG. 2 is a plan view showing a modified example of the configuration of the thin film transistor array
  • FIG. 7 is a plan view showing another modification of the configuration of the thin film transistor array according to the second embodiment of the present invention.
  • FIG. 8 is a plan view showing another example of the method for manufacturing the thin film transistor array according to the second embodiment of the present invention.
  • FIG. 9 is a plan view showing a configuration example of a thin film transistor array having a square gate electrode manufactured by the manufacturing method of FIG.
  • FIG. 10 is a plan view showing a configuration example of a thin film transistor array having a square gate electrode manufactured by the manufacturing method of FIG.
  • FIG. 11 is a plan view showing a configuration example of a conventional thin film transistor array.
  • FIG. 12 is a plan view showing a second configuration example of a conventional thin film transistor array.
  • FIG. 13 is a plan view showing a third configuration example of a conventional thin film transistor array.
  • FIG. 14 is a plan view showing a fourth configuration example of a conventional thin film transistor array.
  • FIG. 15 is a plan view showing a configuration example of a thin film transistor when the drain electrode is comb-shaped.
  • FIG. 16 is a plan view showing a configuration example of the thin film transistor array in the case where the drain electrode is T-shaped and the channel length is large.
  • FIG. 17 is a plan view showing a configuration example of the thin film transistor array in the case where the drain electrode is L-shaped and the channel length is large.
  • FIG. 1A is a plan view showing one pixel portion (thin film transistor) of a thin film transistor array that does not have the interlayer insulating film 8 and the upper pixel electrode 9
  • FIG. 1B is a top view of FIG.
  • FIG. 1C is a plan view showing one pixel portion of a thin film transistor array having an interlayer insulating film 8 and an upper pixel electrode 9.
  • FIG. 1C shows a channel and a region A, a gate electrode 2 and a gate wiring 2 ′, a capacitor electrode 10 and a capacitor wiring.
  • the thin film transistor array according to the present embodiment is connected to the gate electrode 2 and the gate electrode 2 in order from the lower layer side to the upper layer side on the insulating substrate 1 (see FIG. 3A).
  • a thin film transistor array having the protective layer 6 'covers. 1B further includes an interlayer insulating film 8 having a hole 8A on the pixel electrode 7 and an upper pixel electrode 9 connected to the pixel electrode 7 through the hole 8A.
  • the drain electrode 5 is a single line having an equal width in a plan view, and the source electrode 4 is linear and has a sheath shape surrounding the drain electrode 5 from the drain electrode 5 at a predetermined interval.
  • the source wiring 4 ′ is formed so as to connect the plurality of source electrodes 4, and the source wiring 4 ′ is formed on the gate electrode 2 in the semiconductor pattern 6.
  • a portion formed in the gap between the gate electrode 2 and the drain electrode 5 is narrower than the width of the region A extending in the direction perpendicular to the extending direction of the gate wiring 2 ′ (see FIG. 1C). Since the source wiring 4 'is thin, the gate / source overlap area and the source / upper pixel electrode overlap area can be reduced, and the gate-source capacitance and the source-pixel capacitance can be reduced.
  • the gate-source capacitance is small, the power consumption due to the charge / discharge of the gate-source capacitance can be reduced.
  • the source-pixel capacitance is small, the source line coupling in which the source voltage change affects the pixel potential can be reduced, and the display quality is improved.
  • the channel is accommodated in the source wiring 4 ′ in the shape of the drain electrode 5, the width of the source wiring 4 ′ increases, and the gate-source capacitance and the source-pixel capacitance increase. End up.
  • gate-to-pixel capacitance gate-to-pixel capacitance
  • the drain electrode 5 and the source electrode 4 in the channel do not have corners with an inner angle of less than 180 °, there is no current concentration, and deterioration of the source electrode 4, the drain electrode 5, and the semiconductor pattern 6 can be suppressed.
  • the first embodiment is suitable for a semiconductor with high mobility because the channel width cannot be increased so much.
  • a portion of the semiconductor pattern 6 formed on the gate electrode 2 in the gap between the source electrode 4 and the drain electrode 5 is a portion through which a controlled current flows, and is called a channel.
  • a region obtained by extending this channel in a direction perpendicular to the extending direction of the gate wiring 2 ′ is a region A ((c) in FIG. 1).
  • the distance between the source electrode 4 and the drain electrode 5 is a length through which a controlled current flows, and is called a channel length.
  • the width (channel width) through which the controlled current flows is a channel dimension in a direction perpendicular to the direction in which the controlled current flows, and can be regarded as the length of the center line between the source electrode 4 and the drain electrode 5 of the channel. .
  • the source wiring 4 ′ is accommodated in the region A.
  • the stress applied to the source wiring 4 ′ when the source wiring 4 ′, the source electrode 4, the drain electrode 5, and the pixel electrode 7 are formed.
  • the source wiring 4 ' is less likely to be disconnected.
  • FIG. 1C in the portion where the source wiring 4 ′ is connected to the source electrode 4, when the source wiring 4 ′ and the source electrode 4 are viewed together, a corner having an inner angle of 180 ° or more is formed. This portion may be curved or chamfered. As a result, disconnection is less likely to occur.
  • the semiconductor pattern 6 should just be formed so that it may connect at least between the source electrode 4 and the drain electrode 5, and may exist in the upper layer of the source electrode 4 and the drain electrode 5, or the source electrode 4 and the drain electrode It may be in the lower layer of 5.
  • a protective layer 6 ′ may be provided so as to cover the semiconductor pattern 6. That is, the semiconductor pattern 6 may be provided on the source electrode 4 and the drain electrode 5, and the protective layer 6 ′ may be provided on the semiconductor pattern 6. The source electrode 4 and the drain electrode 5 may be provided on the semiconductor pattern 6. Each of the protective layers 6 ′ may be provided.
  • the protective layer 6 ′ prevents the semiconductor pattern 6 from being damaged by the outside air or the material of the interlayer insulating film 8.
  • the semiconductor pattern 6 has a stripe shape continuous over a plurality of pixels in the direction along the source wiring 4 '. This facilitates the formation and alignment of the semiconductor pattern 6. Since the pattern is simple, the patterning is easy, and even if the position is shifted in the direction along the source wiring 4 ′, there is no influence, and the alignment becomes easy.
  • the edge of the semiconductor pattern 6 intersects the vicinity of the tip of the opening of the sheath shape of the drain electrode 5 and the source electrode 4 surrounding it. Therefore, the function of the semiconductor can be divided into the channel and the others by the source electrode 4. Therefore, it is possible to prevent an uncontrolled current from flowing into the drain electrode 5 via the semiconductor outside the channel.
  • the protective layer 6 ′ has a stripe shape continuous over a plurality of pixels in the direction along the source wiring 4 ′. This facilitates the formation and alignment of the protection increase 6 '. Since the pattern is simple, the patterning is easy, and even if the position is shifted in the direction along the source wiring 4 ′, there is no influence, and the alignment becomes easy.
  • the gate electrode 2 is not a quadrangle, but has a square shape or an obtuse polygonal shape along the curve of the source electrode 4 by cutting the corners of the square (see FIG. 1C).
  • interval of the gate electrode 2 and the capacitor electrode 10 or capacitor wiring 10 ' can be widened, and the gate-capacitor short circuit can be suppressed.
  • FIG. 9A a plan view of one pixel when the gate electrode 2 is a square is shown in FIG. 9A, and a plan view of two pixels of the gate electrode 2, the gate wiring 2 ′, the capacitor electrode 10, and the capacitor wiring 10 ′. Is shown in FIG. In this case, a short circuit is likely to occur in the portion 13 where the distance between the gate and the capacitor is small due to the influence of a foreign substance in the resist or ink (FIG. 9B).
  • FIG. 2 shows a modification of the configuration of the thin film transistor array according to the first embodiment of the present invention.
  • 2A is a plan view showing one pixel portion of a thin film transistor array not having the interlayer insulating film 8 and the upper pixel electrode 9, and
  • FIG. 2B is an interlayer insulating film 8 on FIG. 2A.
  • FIG. 2C shows a channel and region A, a gate electrode 2 and gate wiring 2 ′, a capacitor electrode 10 and capacitor wiring 10 ′, and a source.
  • 2 is an explanatory diagram of one pixel portion showing an electrode 4 and a source wiring 4 ′, a drain electrode 5 and a pixel electrode 7.
  • FIG. 2 although the semiconductor shape is rectangular, it is independent for each pixel. In this case, the misalignment margin in the direction along the source wiring in printing is smaller than that in the case of stripes continuous with a plurality of thin film transistors, but the amount of semiconductor used can be reduced.
  • FIG. 3 shows an example of a method for manufacturing the thin film transistor array according to this embodiment as shown in FIGS.
  • a gate electrode 2, a gate wiring 2 ', a capacitor electrode 10, and a capacitor wiring 10' are formed on the insulating substrate 1 (FIG. 3A).
  • a gate insulating film 3 is formed thereon (indicated by a vertical line in FIG. 3B and omitted from FIG. 3C).
  • the source electrode 4, the source wiring 4 ', the drain electrode 5, and the pixel electrode 7 are formed ((c) in FIG. 3).
  • the drain electrode 5 is a single line having a uniform width
  • the source electrode 4 is linear
  • the drain electrode 5 has a sheath shape surrounding the drain electrode 5 at a predetermined interval.
  • the source wiring 4 ′ is a direction perpendicular to the extending direction of the gate wiring 2 ′ in the portion of the semiconductor pattern 6 between the source electrode 4 and the drain electrode 5.
  • Printing is performed using a plate that is within the region A extended to the width of the region A and is narrower than the width of the region A.
  • the tip of the drain electrode 5 is rounded, and the tip of the sheath shape of the source electrode 4 is also curved along the tip of the drain electrode 5.
  • a semiconductor pattern 6 is formed at least between the source electrode 4 and the drain electrode 5 ((d) in FIG. 3).
  • the semiconductor pattern 6 may be independent for each transistor as shown in FIG.
  • a protective layer 6 'covering the semiconductor pattern 6 is formed ((e) of FIG. 3). It is desirable that the protective layer 6 ′ has a stripe shape continuous across a plurality of thin film transistors in the direction along the source wiring 4 ′.
  • step of forming an interlayer insulating film 8 having a hole 8A on the pixel electrode 7 (FIG. 3 (f)), and further, connected to the pixel electrode 7 through the hole 8A of the interlayer insulating film 8 thereon.
  • a step of forming the upper pixel electrode 9 (FIG. 3G).
  • the gate electrode 2 is not rectangular but follows the curved shape of the source electrode 4. Further, it is desirable that the shape is curved or polygonal.
  • the insulating substrate 1 may be a rigid substrate such as a glass substrate, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyimide (PI), polyetherimide (PEI), polyethersulfone (PES), It may be flexible.
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PI polyimide
  • PEI polyetherimide
  • PES polyethersulfone
  • a metal such as Al, Ag, Cu, Cr, Ni, Mo, Au, and Pt, a conductive oxide such as ITO, carbon, A conductive polymer or the like can be used.
  • ink may be printed and baked, or may be formed by photolithography, etching, and resist peeling after film formation on the entire surface. Alternatively, it may be formed by resist printing / etching / resist stripping after film formation on the entire surface.
  • an inorganic material such as SiO 2 , SiON, or SiN, or an organic material such as polyvinylphenol (PVP) or epoxy can be used.
  • PVP polyvinylphenol
  • a manufacturing method it can be obtained by vacuum film formation such as sputtering or CVD, or coating and baking of a solution.
  • source electrode 4 As the source electrode 4, source wiring 4 ′, drain electrode 5, and pixel electrode 7, metals such as Ag, Cu, Cr, Ni, Mo, Au, Pt, and Al, conductive oxides such as ITO, carbon, conductive Can be used.
  • metals such as Ag, Cu, Cr, Ni, Mo, Au, Pt, and Al
  • conductive oxides such as ITO, carbon, conductive Can be used.
  • it may be formed by photolithography, etching, or resist peeling after film formation on the entire surface, but it is desirable to obtain it by printing and baking ink.
  • the printing method screen printing, gravure printing, flexographic printing, offset printing and the like are suitable. In particular, gravure printing, flexographic printing, and offset printing can form a pattern of 20 ⁇ m or less with good reproducibility.
  • Examples of the semiconductor pattern 6 include organic semiconductors such as polythiophene, acene, and allylamine, and oxidation such as In 2 O 3 , Ga 2 O 3 , ZnO, SnO 2 , InGaZnO, InGaSnO, and InSnZnO.
  • a physical semiconductor can be used.
  • As the production method a method of printing and baking the solution by inkjet, dispenser, flexographic printing or the like is suitable.
  • fluorine resin silicone resin, or the like
  • the production method a method of printing and baking the solution by inkjet, dispenser, screen printing or the like is suitable.
  • the interlayer insulating film 8 is preferably an organic insulating film such as epoxy. As the process, screen printing or gravure offset printing is suitable.
  • Ag paste or the like is suitable.
  • screen printing or gravure offset printing is suitable.
  • FIG. 4A is a plan view showing one pixel portion of the thin film transistor array having no interlayer insulating film 8 and upper pixel electrode 9, and FIG. 4B is an interlayer insulating film 8 on FIG. 4A.
  • FIG. 4C shows a channel and region A, a gate electrode 2 and a gate wiring 2 ′, a capacitor electrode 10 and a capacitor wiring 10 ′, and a source.
  • 2 is an explanatory diagram of one pixel portion showing an electrode 4 and a source wiring 4 ′, a drain electrode 5 and a pixel electrode 7.
  • FIG. As shown in FIG.
  • the thin film transistor array according to the present embodiment is connected to the gate electrode 2 and the gate electrode 2 in order from the lower layer side to the upper layer side on the insulating substrate 1 (see FIG. 6A).
  • Gate line 2 ', capacitor electrode 10 and capacitor line 10' connected to capacitor electrode 10, gate insulating film 3, and source electrode 4 and drain having a mutual gap in a region overlapping gate electrode 2 in plan view
  • the pixel electrode 7 is a thin film transistor array having a protective layer 6 ′ overlapping the capacitor electrode 10 in plan view and covering the semiconductor pattern 6.
  • the 4B further includes an interlayer insulating film 8 having a hole 8A on the pixel electrode 7 and an upper pixel electrode 9 connected to the pixel electrode 7 through the hole 8A.
  • the drain electrode 5 is a single line having an equal width in a plan view
  • the source electrode 4 is linear and has a sheath shape surrounding the drain electrode 5 from the drain electrode 5 at a predetermined interval. (See (c) of FIG. 4), the source wiring 4 ′ is formed to connect the plurality of source electrodes 4, and the source wiring 4 ′ is formed on the gate electrode 2 in the semiconductor pattern 6.
  • the portion formed in the gap between the gate electrode 2 and the drain electrode 5 is narrower than the width of the region A extending in the direction perpendicular to the extending direction of the gate wiring 2 ′ (see FIG. 4C). Since the source wiring 4 'is thin, the gate / source overlap area and the source / upper pixel electrode overlap area can be reduced, and the gate-source capacitance and the source-pixel capacitance can be reduced.
  • the gate-source capacitance is small, the power consumption due to the charge / discharge of the gate-source capacitance can be reduced.
  • the source-pixel capacitance is small, the source line coupling in which the source voltage change affects the pixel potential can be reduced, and the display quality is improved.
  • the channel is accommodated in the source wiring 4 ′ in the shape of the drain electrode 5, the width of the source wiring 4 ′ increases, and the gate-source capacitance and the source-pixel capacitance increase. End up.
  • the drain electrode 5 is a single line in a plan view, and curves from a direction parallel to the extending direction of the gate wiring 2 ′ to a direction parallel to the extending direction of the source wiring 4 ′. It is bent and drawn, and the tip is rounded.
  • the sheath shape of the source electrode 4 surrounding the drain electrode 5 is curved along the bend in the routing direction of the drain electrode 5 and the roundness of the tip. Since the drain electrode 5 has a single linear shape, a portion of the drain electrode 5 that overlaps with the gate electrode 2 and does not form a channel, that is, a portion for supplying power to the channel is sufficient.
  • the drain electrode 5, and the semiconductor pattern 6 can be suppressed.
  • the drain electrode 5 is shifted from the linear portion parallel to the extending direction of the gate wiring 2 ′ to the curved portion, but is further parallel to the extending direction of the source wiring 4 ′ from the curved portion. You may extend linearly.
  • the second embodiment is characterized in that the channel width can be increased even in the narrow region A while the drain electrode 5 has a shape that does not have a corner having an inner angle of less than 180 °.
  • a portion of the semiconductor pattern 6 formed in the gap between the source electrode 4 and the drain electrode 5 on the gate electrode 2 is a portion through which a controlled current flows, and is called a channel.
  • a region obtained by extending this channel in a direction perpendicular to the extending direction of the gate wiring 2 ′ is a region A (FIG. 4C).
  • the distance between the source electrode 4 and the drain electrode 5 is a length through which a controlled current flows, and is called a channel length.
  • the width (channel width) through which the controlled current flows is a channel dimension in a direction perpendicular to the direction in which the controlled current flows, and can be regarded as the length of the center line between the source electrode 4 and the drain electrode 5 of the channel. .
  • the source wiring 4 ′ is accommodated in the region A.
  • the stress applied to the source wiring 4 ′ when the source wiring 4 ′, the source electrode 4, the drain electrode 5, and the pixel electrode 7 are formed.
  • the source wiring 4 ' is less likely to be disconnected.
  • FIG. 4C in the portion where the source wiring 4 ′ is connected to the source electrode 4, when the source wiring 4 ′ and the source electrode 4 are viewed integrally, a corner having an inner angle of 180 ° or more is formed. This portion may be curved or chamfered. As a result, disconnection is less likely to occur.
  • the semiconductor pattern 6 only needs to be formed so as to connect at least between the source electrode 4 and the drain electrode 5, and may be in an upper layer of the source electrode 4 and the drain electrode 5 (FIG. 4A). ), And may be under the source electrode 4 and the drain electrode 5 ((a) of FIG. 7).
  • a protective layer 6 ′ may be provided so as to cover the semiconductor pattern 6. That is, the semiconductor pattern 6 may be formed on the source electrode 4 / drain electrode 5 and the protective layer 6 ′ may be formed on the semiconductor pattern 6 (FIG. 4A), or the source electrode 4 / drain electrode 5 may be formed on the semiconductor pattern 6.
  • a protective layer 6 ′ may be formed on the top (FIG. 7A).
  • the protective layer 6 ′ prevents the semiconductor pattern 6 from being damaged by the outside air or the material of the interlayer insulating film 8. Even when the semiconductor pattern 6 is under the source electrode 4 and the drain electrode 5, the position of the region A is the same ((c) in FIG. 7).
  • the semiconductor pattern 6 has a stripe shape continuous over a plurality of pixels in the direction along the source wiring 4 '. This facilitates the formation and alignment of the semiconductor pattern 6. Since the pattern is simple, the patterning is easy, and even if the position is shifted in the direction along the source wiring 4 ′, there is no influence, and the alignment becomes easy.
  • the edge of the semiconductor pattern 6 intersects the vicinity of the tip of the opening of the sheath shape of the drain electrode 5 and the source electrode 4 surrounding it. Therefore, the function of the semiconductor can be divided into the channel and the others by the source electrode 4. Therefore, it is possible to prevent an uncontrolled current from flowing into the drain electrode 5 via the semiconductor outside the channel.
  • the protective layer 6 ′ has a stripe shape continuous over a plurality of pixels in the direction along the source wiring 4 ′. This facilitates the formation and alignment of the protective layer 6 '. Since the pattern is simple, the patterning is easy, and even if the position is shifted in the direction along the source wiring 4 ′, there is no influence, and the alignment becomes easy.
  • the gate electrode 2 is not a quadrangle, but has a square shape or an obtuse polygonal shape along the curve of the source electrode 4 by cutting off the corners of the square (see FIG. 4C).
  • interval of the gate electrode 2 and the capacitor electrode 10 or capacitor wiring 10 ' can be widened, and the gate-capacitor short circuit can be suppressed.
  • FIG. 10A a plan view of one pixel when the gate electrode 2 is a square is shown in FIG. 10A, and a plan view of two pixels of the gate electrode 2, the gate wiring 2 ′, the capacitor electrode 10, and the capacitor wiring 10 ′. Is shown in FIG. In this case, a short circuit is likely to occur in the portion 13 where the distance between the gate and the capacitor is small due to the influence of a foreign substance in the resist or ink (FIG. 10B).
  • FIG. 5 shows a modification of the configuration of the thin film transistor array according to the second embodiment of the present invention.
  • 5A is a plan view showing one pixel portion of a thin film transistor array having no interlayer insulating film 8 and upper pixel electrode 9
  • FIG. 5B is an interlayer insulating film 8 on FIG.
  • FIG. 5C shows a channel and region A, a gate electrode 2 and gate wiring 2 ′, a capacitor electrode 10 and capacitor wiring 10 ′, and a source.
  • 2 is an explanatory diagram of one pixel portion showing an electrode 4 and a source wiring 4 ′, a drain electrode 5 and a pixel electrode 7.
  • FIG. 5 although the semiconductor shape is rectangular, each pixel is independent. In this case, the misalignment margin in the direction along the source wiring in printing is smaller than that in the case of stripes continuous with a plurality of thin film transistors, but the amount of semiconductor used can be reduced.
  • FIG. 6 shows an example of a method for manufacturing the thin film transistor array according to this embodiment as shown in FIGS.
  • a gate electrode 2, a gate wiring 2 ', a capacitor electrode 10, and a capacitor wiring 10' are formed on the insulating substrate 1 (FIG. 6A).
  • the gate insulating film 3 is formed thereon (indicated by a vertical line in FIG. 6B, and omitted from FIG. 6C).
  • a source electrode 4, a source wiring 4 ', a drain electrode 5, and a pixel electrode 7 are formed ((c) in FIG. 6).
  • the drain electrode 5 is a single line having a uniform width
  • the source electrode 4 is linear
  • the drain electrode 5 has a sheath shape surrounding the drain electrode 5 at a predetermined interval.
  • the source wiring 4 ′ is a direction perpendicular to the extending direction of the gate wiring 2 ′ in the portion of the semiconductor pattern 6 between the source electrode 4 and the drain electrode 5.
  • Printing is performed using a plate that is within the region A extended to the width of the region A and is narrower than the width of the region A.
  • the tip of the drain electrode 5 is rounded, and the tip of the sheath shape of the source electrode 4 is also curved along the tip of the drain electrode 5.
  • a semiconductor pattern 6 is formed at least between the source electrode 4 and the drain electrode 5 ((d) in FIG. 6).
  • the semiconductor pattern 6 may be independent for each transistor as shown in FIG. 5, but may be a stripe shape continuous across a plurality of thin film transistors in the direction along the source wiring 4 ′ as shown in FIG. desirable. Moreover, it is desirable that the edge of the semiconductor pattern 6 intersects the vicinity of the tip of the opening of the sheath shape of the drain electrode 5 and the source electrode 4 surrounding it.
  • a protective layer 6 'covering the semiconductor pattern 6 is formed ((e) in FIG. 6). It is desirable that the protective layer 6 ′ has a stripe shape continuous across a plurality of thin film transistors in the direction along the source wiring 4 ′.
  • step of forming the interlayer insulating film 8 having the hole 8A on the pixel electrode 7 (FIG. 6 (f)), and further, connected to the pixel electrode 7 through the hole 8A of the interlayer insulating film 8 thereon.
  • a step of forming the upper pixel electrode 9 (FIG. 6G).
  • the gate electrode 2 is not rectangular but follows the curved shape of the source electrode 4. Further, it is desirable that the shape is curved or polygonal.
  • the insulating substrate 1 may be a rigid substrate such as a glass substrate, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyimide (PI), polyetherimide (PEI), polyethersulfone (PES), It may be flexible.
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PI polyimide
  • PEI polyetherimide
  • PES polyethersulfone
  • a metal such as Al, Ag, Cu, Cr, Ni, Mo, Au, and Pt, a conductive oxide such as ITO, carbon, A conductive polymer or the like can be used.
  • ink may be printed and baked, or may be formed by photolithography, etching, and resist peeling after film formation on the entire surface. Alternatively, it may be formed by resist printing / etching / resist stripping after film formation on the entire surface.
  • an inorganic material such as SiO 2 , SiON, or SiN, or an organic material such as polyvinylphenol (PVP) or epoxy can be used.
  • PVP polyvinylphenol
  • a manufacturing method it can be obtained by vacuum film formation such as sputtering or CVD, or coating and baking of a solution.
  • source electrode 4 As the source electrode 4, source wiring 4 ′, drain electrode 5, and pixel electrode 7, metals such as Ag, Cu, Cr, Ni, Mo, Au, Pt, and Al, conductive oxides such as ITO, carbon, conductive Can be used.
  • metals such as Ag, Cu, Cr, Ni, Mo, Au, Pt, and Al
  • conductive oxides such as ITO, carbon, conductive Can be used.
  • it may be formed by photolithography, etching, or resist peeling after film formation on the entire surface, but it is desirable to obtain it by printing and baking ink.
  • the printing method screen printing, gravure printing, flexographic printing, offset printing and the like are suitable. In particular, gravure printing, flexographic printing, and offset printing can form a pattern of 20 ⁇ m or less with good reproducibility.
  • Examples of the semiconductor pattern 6 include organic semiconductors such as polythiophene, acene, and allylamine, and oxidation such as In 2 O 3 , Ga 2 O 3 , ZnO, SnO 2 , InGaZnO, InGaSnO, and InSnZnO.
  • a physical semiconductor can be used.
  • As the production method a method of printing and baking the solution by inkjet, dispenser, flexographic printing or the like is suitable.
  • fluorine resin silicone resin, or the like
  • the production method a method of printing and baking the solution by inkjet, dispenser, screen printing or the like is suitable.
  • the interlayer insulating film 8 is preferably an organic insulating film such as epoxy. As the process, screen printing or gravure offset printing is suitable.
  • Ag paste or the like is suitable.
  • screen printing or gravure offset printing is suitable.
  • Example 1 A first embodiment of the present invention will be described with reference to FIG.
  • the device shown in FIG. 1A was fabricated by the steps (a) to (e) in FIG.
  • A) a polyvinylphenol solution was spin-coated and baked at 150 ° C. to form 1 ⁇ m of polyvinylphenol as the gate insulating film 3 ((b) in FIG. 3).
  • a pattern was formed by offset printing of Ag ink and baking at 180 ° C. (FIG. 3C). Further, the polythiophene solution was flexographically printed and baked at 100 ° C. to form a semiconductor pattern 6 ((d) in FIG. 3).
  • a protective layer 6 ′ was formed by screen printing a fluorinated resin and firing at 100 ° C. ((e) of FIG. 3).
  • An electrophoretic body was sandwiched between the thin film transistor array thus prepared and a PET substrate having a transparent electrode, and a predetermined drive waveform was applied, whereby a good display without crosstalk was obtained. In addition, a display that hardly deteriorates was obtained.
  • Example 2 A second embodiment of the present invention will be described with reference to FIG. 1B and FIG.
  • the device shown in FIG. 1B was fabricated by the steps (a) to (g) in FIG. First, an Al film having a thickness of 50 nm is formed on the PEN which is the insulating substrate 1 by vapor deposition, and the gate electrode 2, the gate wiring 2 ′, the capacitor electrode 10 and the capacitor wiring 10 ′ are formed by photolithography and wet etching (FIG. 3). (A)). Next, a polyvinylphenol solution was spin-coated and baked at 150 ° C. to form 1 ⁇ m of polyvinylphenol as the gate insulating film 3 ((b) in FIG. 3).
  • a pattern was formed by offset printing of Ag ink and baking at 180 ° C. (FIG. 3C). Further, the polythiophene solution was flexographically printed and baked at 100 ° C. to form a semiconductor pattern 6 ((d) in FIG. 3).
  • the protective layer 6 ′ is screen-printed with a fluorinated resin and fired at 100 ° C. Was formed ((e) of FIG. 3).
  • the interlayer insulation film 8 was formed by screen-printing an epoxy resin and baking at 100 degreeC. ((F) of FIG. 3).
  • the upper pixel electrode 9 was formed by screen-printing silver paste and baking at 100 degreeC ((g) of FIG. 3).
  • An electrophoretic body was sandwiched between the thin film transistor array thus prepared and a PET substrate having a transparent electrode, and a predetermined drive waveform was applied, whereby a good display without crosstalk was obtained. In addition, a display that hardly deteriorates was obtained.
  • Example 3 A third embodiment of the present invention will be described with reference to FIG. 2B and FIG.
  • the device shown in FIG. 2B was fabricated by the steps (a) to (g) in FIG. First, an Al film having a thickness of 50 nm is formed on the PEN which is the insulating substrate 1 by vapor deposition, and the gate electrode 2, the gate wiring 2 ′, the capacitor electrode 10 and the capacitor wiring 10 ′ are formed by photolithography and wet etching (FIG. 3). (A)). Next, a polyvinylphenol solution was spin-coated and baked at 150 ° C. to form 1 ⁇ m of polyvinylphenol as the gate insulating film 3 ((b) in FIG. 3).
  • a protective layer 6 ′ was formed by screen printing a fluorinated resin and firing at 100 ° C. ((e) of FIG. 3).
  • the interlayer insulation film 8 was formed by screen-printing an epoxy resin and baking at 100 degreeC. ((F) of FIG. 3).
  • the upper pixel electrode 9 was formed by screen-printing silver paste and baking at 100 degreeC ((g) of FIG. 3).
  • An electrophoretic body was sandwiched between the thin film transistor array thus prepared and a PET substrate having a transparent electrode, and a predetermined drive waveform was applied, whereby a good display without crosstalk was obtained. In addition, a display that hardly deteriorates was obtained.
  • Example 4 A fourth embodiment of the present invention will be described with reference to FIG.
  • the device shown in FIG. 4A was fabricated by the steps (a) to (e) in FIG.
  • A) a polyvinylphenol solution was spin-coated and baked at 150 ° C. to form 1 ⁇ m of polyvinylphenol as the gate insulating film 3 ((b) in FIG. 6).
  • a pattern was formed by offset printing of Ag ink and baking at 180 ° C. (FIG. 6C). Further, the polythiophene solution was flexographically printed and baked at 100 ° C. to form the semiconductor pattern 6 ((d) in FIG. 6).
  • a protective layer 6 ′ was formed by screen printing a fluorinated resin and baking at 100 ° C. ((e) of FIG. 6).
  • An electrophoretic body was sandwiched between the thin film transistor array thus prepared and a PET substrate having a transparent electrode, and a predetermined drive waveform was applied, whereby a good display without crosstalk was obtained. In addition, a display that hardly deteriorates was obtained.
  • Embodiment 5 of the present invention will be described with reference to FIG. 4B and FIG.
  • the element shown in (b) of FIG. 4 was fabricated by the steps (a) to (g) of FIG. First, an Al film having a thickness of 50 nm is formed on the PEN that is the insulating substrate 1 by vapor deposition, and the gate electrode 2, the gate wiring 2 ′, the capacitor electrode 10, and the capacitor wiring 10 ′ are formed by photolithography and wet etching (FIG. 6). (A)). Next, a polyvinylphenol solution was spin-coated and baked at 150 ° C. to form 1 ⁇ m of polyvinylphenol as the gate insulating film 3 ((b) in FIG. 6).
  • a pattern was formed by offset printing of Ag ink and baking at 180 ° C. (FIG. 6C). Further, the polythiophene solution was flexographically printed and baked at 100 ° C. to form the semiconductor pattern 6 ((d) in FIG. 6).
  • a protective layer 6 ′ was formed by screen printing a fluorinated resin and baking at 100 ° C. ((e) of FIG. 6).
  • the interlayer insulation film 8 was formed by screen-printing an epoxy resin and baking at 100 degreeC. ((F) of FIG. 6).
  • the upper pixel electrode 9 was formed by screen-printing silver paste and baking at 100 degreeC ((g) of FIG. 6).
  • An electrophoretic body was sandwiched between the thin film transistor array thus prepared and a PET substrate having a transparent electrode, and a predetermined drive waveform was applied, whereby a good display without crosstalk was obtained. In addition, a display that hardly deteriorates was obtained.
  • Example 6 of the present invention will be described with reference to FIG. 5B and FIG.
  • the element shown in FIG. 5B was fabricated by the steps (a) to (g) in FIG.
  • A) a polyvinylphenol solution was spin-coated and baked at 150 ° C. to form 1 ⁇ m of polyvinylphenol as the gate insulating film 3 ((b) in FIG. 6).
  • a pattern was formed by offset printing of Ag ink and baking at 180 ° C. (FIG. 6C). Furthermore, the polythiophene solution was flexographically printed and baked at 100 ° C. to form the semiconductor pattern 6 (FIG. 6 (d), where the semiconductor pattern 6 has the shape of FIG. 5 (a)).
  • a protective layer 6 ′ was formed by screen printing a fluorinated resin and baking at 100 ° C. ((e) of FIG. 6).
  • the interlayer insulation film 8 was formed by screen-printing an epoxy resin and baking at 100 degreeC. ((F) of FIG. 6).
  • the upper pixel electrode 9 was formed by screen-printing silver paste and baking at 100 degreeC ((g) of FIG. 6).
  • An electrophoretic body was sandwiched between the thin film transistor array thus prepared and a PET substrate having a transparent electrode, and a predetermined drive waveform was applied, whereby a good display without crosstalk was obtained. In addition, a display that hardly deteriorates was obtained.
  • Example 7 A seventh embodiment of the present invention will be described with reference to FIG. 7B and FIG.
  • the device shown in FIG. 7B was manufactured by the steps (a) to (g) in FIG. First, an Al film having a thickness of 50 nm is formed on the PEN that is the insulating substrate 1 by vapor deposition, and the gate electrode 2, the gate wiring 2 ′, the capacitor electrode 10, and the capacitor wiring 10 ′ are formed by photolithography and wet etching (FIG. 8). (A)). Next, a polyvinylphenol solution was spin-coated and baked at 150 ° C. to form 1 ⁇ m of polyvinylphenol as the gate insulating film 3 (FIG. 8B).
  • the semiconductor pattern 6 was formed by flexographic printing of the polythiophene solution and baking at 100 ° C. ((c) of FIG. 8). Further, as the source electrode 4, the source wiring 4 ′, the drain electrode 5, and the pixel electrode 7, a pattern was formed by offset printing of Ag ink and baking at 180 ° C. (FIG. 8D).
  • a protective layer 6 ′ was formed by screen printing a fluorinated resin and firing at 100 ° C. ((e) in FIG. 8).
  • the interlayer insulation film 8 was formed by screen-printing an epoxy resin and baking at 100 degreeC. ((F) of FIG. 8).
  • the upper pixel electrode 9 was formed by screen-printing silver paste and baking at 100 degreeC ((g) of FIG. 8).
  • An electrophoretic body was sandwiched between the thin film transistor array thus prepared and a PET substrate having a transparent electrode, and a predetermined drive waveform was applied, whereby a good display without crosstalk was obtained. In addition, a display that hardly deteriorates was obtained.
  • FIG. 9 An eighth embodiment of the present invention will be described with reference to FIGS. 9 and 3.
  • the device shown in FIG. 9 was fabricated by the steps (a) to (g) in FIG. First, an Al film having a thickness of 50 nm is formed on the PEN which is the insulating substrate 1 by vapor deposition, and the gate electrode 2, the gate wiring 2 ′, the capacitor electrode 10 and the capacitor wiring 10 ′ are formed by photolithography and wet etching (FIG. 3).
  • the gate electrode 2 has the shape shown in FIG.
  • a polyvinylphenol solution was spin-coated and baked at 150 ° C. to form 1 ⁇ m of polyvinylphenol as the gate insulating film 3 ((b) in FIG. 3).
  • a pattern was formed by offset printing of Ag ink and baking at 180 ° C. (FIG. 3C). Further, the polythiophene solution was flexographically printed and baked at 100 ° C. to form a semiconductor pattern 6 ((d) in FIG. 3).
  • a protective layer 6 ′ was formed by screen printing a fluorinated resin and firing at 100 ° C. ((e) of FIG. 3).
  • the interlayer insulation film 8 was formed by screen-printing an epoxy resin and baking at 100 degreeC. ((F) of FIG. 3).
  • the upper pixel electrode 9 was formed by screen-printing silver paste and baking at 100 degreeC ((g) of FIG. 3).
  • Example 9 A ninth embodiment of the present invention will be described with reference to FIGS. 10 and 6.
  • the device shown in FIG. 10 was fabricated by the steps (a) to (g) in FIG. First, an Al film having a thickness of 50 nm is formed on the PEN that is the insulating substrate 1 by vapor deposition, and the gate electrode 2, the gate wiring 2 ′, the capacitor electrode 10, and the capacitor wiring 10 ′ are formed by photolithography and wet etching (FIG. 6). (A) However, the gate electrode 2 has the shape of FIG. Next, a polyvinylphenol solution was spin-coated and baked at 150 ° C. to form 1 ⁇ m of polyvinylphenol as the gate insulating film 3 ((b) in FIG. 6).
  • a pattern was formed by offset printing of Ag ink and baking at 180 ° C. (FIG. 6C). Further, the polythiophene solution was flexographically printed and baked at 100 ° C. to form the semiconductor pattern 6 ((d) in FIG. 6).
  • a protective layer 6 ′ was formed by screen printing a fluorinated resin and baking at 100 ° C. ((e) of FIG. 6).
  • the interlayer insulation film 8 was formed by screen-printing an epoxy resin and baking at 100 degreeC. ((F) of FIG. 6).
  • the upper pixel electrode 9 was formed by screen-printing silver paste and baking at 100 degreeC ((g) of FIG. 6).
  • Comparative Example 1 Comparative Example 1 will be described with reference to FIG.
  • the device shown in FIG. 12 was fabricated by the same process as in FIG. First, an Al film having a thickness of 50 nm was formed on the PEN as the insulating substrate 1 by vapor deposition, and the gate electrode 2, the gate wiring 2 ′, the capacitor electrode 10, and the capacitor wiring 10 ′ were formed by photolithography and wet etching. Next, a polyvinylphenol solution was spin-coated and baked at 150 ° C. to form 1 ⁇ m of polyvinylphenol as the gate insulating film 3. Further, as the source electrode 4, the source wiring 4 ′, the drain electrode 5, and the pixel electrode 7, a pattern was formed by offset printing of Ag ink and baking at 180 ° C. Further, the semiconductor pattern 6 was formed by flexographic printing of the polythiophene solution and baking at 100 ° C.
  • a protective layer 6 ′ was formed by screen printing a fluorinated resin and firing at 100 ° C.
  • the interlayer insulation film 8 was formed by screen-printing an epoxy resin and baking at 100 degreeC.
  • the upper pixel electrode 9 was formed by screen-printing silver paste and baking at 100 degreeC.
  • Comparative Example 2 Comparative Example 2 will be described with reference to FIG.
  • the element shown in FIG. 16 was manufactured by the same process as that of FIG. First, an Al film having a thickness of 50 nm was formed on the PEN as the insulating substrate 1 by vapor deposition, and the gate electrode 2, the gate wiring 2 ′, the capacitor electrode 10, and the capacitor wiring 10 ′ were formed by photolithography and wet etching. Next, a polyvinylphenol solution was spin-coated and baked at 150 ° C. to form 1 ⁇ m of polyvinylphenol as the gate insulating film 3. Further, as the source electrode 4, the source wiring 4 ′, the drain electrode 5, and the pixel electrode 7, a pattern was formed by offset printing of Ag ink and baking at 180 ° C. Further, the semiconductor pattern 6 was formed by flexographic printing of the polythiophene solution and baking at 100 ° C.
  • the protective layer 6 ′ is screen-printed with a fluorinated resin and fired at 100 ° C. Formed.
  • the interlayer insulation film 8 was formed by screen-printing an epoxy resin and baking at 100 degreeC.
  • the upper pixel electrode 9 was formed by screen-printing silver paste and baking at 100 degreeC.
  • Comparative Example 3 Comparative Example 3 will be described with reference to FIG.
  • the element shown in FIG. 17 was manufactured by the same process as that of FIG. First, an Al film having a thickness of 50 nm was formed on the PEN as the insulating substrate 1 by vapor deposition, and the gate electrode 2, the gate wiring 2 ′, the capacitor electrode 10, and the capacitor wiring 10 ′ were formed by photolithography and wet etching. Next, a polyvinylphenol solution was spin-coated and baked at 150 ° C. to form 1 ⁇ m of polyvinylphenol as the gate insulating film 3.
  • the source electrode 4 the source wiring 4 ′, the drain electrode 5, and the pixel electrode 7, a pattern was formed by offset printing of Ag ink and baking at 180 ° C. Further, the semiconductor pattern 6 was formed by flexographic printing of the polythiophene solution and baking at 100 ° C.
  • a protective layer 6 ′ was formed by screen printing a fluorinated resin and firing at 100 ° C.
  • the interlayer insulation film 8 was formed by screen-printing an epoxy resin and baking at 100 degreeC.
  • the upper pixel electrode 9 was formed by screen-printing silver paste and baking at 100 degreeC.
  • the gate electrode 2 has been described as a bottom gate structure below the source electrode 4 and the drain electrode 5, but the same gate shape is obtained when the gate electrode 2 is above the source electrode 4 and the drain electrode 5. It is good also as a structure. However, in that case, it is necessary to provide an opening not only in the interlayer insulating film but also in the gate insulating film. In addition, the upper pixel electrode is essential, and it is necessary to prevent the upper pixel electrode from short-circuiting with the capacitor electrode (that is, the capacitor electrode does not contact the opening of the gate insulating film).
  • the present invention has the following effects.
  • the gate-source capacitance, the source-pixel capacitance, and the gate-pixel capacitance can be reduced, and a thin film transistor array with good display quality can be obtained.
  • a thin film transistor array which is not easily deteriorated can be obtained.
  • the distance between the gate and the capacitor can be increased, and a thin film transistor array with few defects can be provided.
  • the present invention is applicable to thin film transistor arrays such as liquid crystal display devices, electronic paper, and organic EL display devices.

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Abstract

　ゲート・ソース間容量やソース・画素間容量が小さい、劣化しにくい、欠陥の少ない、薄膜トランジスタアレイを提供する。絶縁基板上に、ゲート電極、ゲート配線、キャパシタ電極、キャパシタ配線と、ゲート絶縁膜と、平面視でゲート電極と重なる領域に互いの間隙を有するソース電極、ドレイン電極とを有し、少なくとも前記間隙に半導体パターンを有し、ソース配線と、ドレイン電極に接続され平面視でキャパシタ電極と重なる画素電極と、半導体パターンの上を覆う保護層とを有する薄膜トランジスタアレイであって、平面視で、ドレイン電極が１本の等幅の線状であり、ソース電極が線状かつドレイン電極をドレイン電極から一定間隔を隔てて囲むさや形状であり、ソース配線が複数のソース電極間を結ぶように形成されていて半導体パターンのうち前記間隙にある部分をゲート配線の延伸方向に垂直な方向に延長した領域の幅よりも細い。

Description

薄膜トランジスタアレイ
　本発明は、薄膜トランジスタアレイに関し、特に、フレキシブル基板や印刷法に適した薄膜トランジスタアレイに係る。
　半導体自体を基板としたトランジスタや集積回路技術を基礎として、ガラス基板上にアモルファスシリコン（ａ－Ｓｉ）やポリシリコン（ｐｏｌｙ－Ｓｉ）の薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）アレイが製造され、液晶ディスプレイや電気泳動ディスプレイなどに応用されている（非特許文献１）。ＴＦＴとしては、例えば図１１のようなものが用いられている（図１１では半導体形状は、明示されていない）。ここでＴＦＴはスイッチの役割を果たしており、ゲート配線２’に与えられた選択電圧によってＴＦＴをオンにした時に、ソース配線４’に与えられた信号電圧をドレイン５に接続された画素電極７に書き込む。書き込まれた電圧は、画素電極７／ゲート絶縁膜／キャパシタ電極１０によって構成される蓄積キャパシタに保持される。ゲート絶縁膜は、ゲート電極２、ゲート配線２’、キャパシタ電極１０、および、キャパシタ配線１０’よりも上層にあり、ソース電極４、ソース配線４’、ドレイン電極５、画素電極７、および、図示しない半導体パターンよりも下層にある。キャパシタ電極１０にはキャパシタ配線１０’から電圧が印加される。ここで、ＴＦＴアレイの場合、ソースおよびドレインの働きは書き込む電圧の極性によって変わるため、動作の特徴でソースおよびドレインの名称を決められない。そこで、便宜的に一方をソース、他方をドレインと、呼び方を統一しておく。本発明では、配線に接続されている方をソース、画素電極に接続されている方をドレインと呼ぶ。
国際公開第２０１０／１０７０２７号
松本正一編著：「液晶ディスプレイ技術　－アクティブマトリクスＬＣＤ－」産業図書、１９９６年１１月発行、ｐ．５５
　我々は、印刷法に適したＴＦＴアレイとして、図１２～１４のようにソース配線領域内にチャネル部を有し、チャネル部およびソース配線をストライプ絶縁層で覆う構造を発明した（特許文献１）。この構造により、ソース配線４’の外にＴＦＴ領域を設ける必要がないため、画素電極７の面積が大きいＴＦＴとすることができた。
　しかし、図１２のようなクシ形構造では、ドレイン電極５のうち、ゲート電極２と重なりを有しかつチャネルを形成しない部分即ちチャネルまで給電するための部分１１が複数本存在するため（図１５）、ゲート・ドレイン間容量（＝ゲート・画素間容量）が大きくなり、ゲート電圧がオンからオフに変化する際の電圧変化が画素電位に影響する、いわゆるゲートフィードスルー電圧が大きくなり、表示品質が悪くなるという問題があった。
　また、図１３のようなＴ字形や図１４のようなＬ字形の場合、チャネル長を大きくすると、ソース配線４’の幅がその２倍分広くなり、ゲート・ソース間容量が大きくなるという問題があった（図１６の（ａ）、１７の（ａ））。また、図１６の（ｂ）や図１７の（ｂ）のように層間絶縁膜８および上部画素電極９を有する構造の場合、ソース・画素間容量が大きくなるという問題があった。ゲート・ソース間容量が大きいと、過剰な充放電電流が流れるため、消費電力が大きくなる。また、ソース・画素間容量が大きいと、ソース電圧の変化が画素電位に影響するソースラインカップリングが大きくなり、表示品質が悪くなる。
　また、図１５、１６の（ｃ）、１７の（ｃ）のように、チャネルを形成する部分のドレイン電極５および／またはソース電極４に内角１８０°未満の角部１２が存在する場合、その頂点部分に電流が集中するので、ドレイン電極５および／またはソース電極４および頂点近傍の半導体パターン６が劣化しやすいという問題があった。
　さらには、ゲート電極２とキャパシタ電極１０の間隔が小さい部分において、ゲート・キャパシタ間ショートが起こり易いという問題があった。
　本発明は、係る従来技術の状況に鑑みてなされたもので、ゲート・ソース間容量が小さい、ソース・画素間容量が小さい、ゲート・ドレイン間容量（＝ゲート・画素間容量）が小さい、劣化しにくい、欠陥の少ない、薄膜トランジスタアレイを提供することを課題とする。
　上記課題を解決するための本発明の一局面は、絶縁基板上に、ゲート電極およびゲート電極に接続されたゲート配線ならびにキャパシタ電極およびキャパシタ電極に接続されたキャパシタ配線と、ゲート絶縁膜と、平面視でゲート電極と重なる領域に互いの間隙を有するソース電極およびドレイン電極とを有し、少なくともソース電極と前記ドレイン電極との間隙に半導体パターンを有し、ソース電極に接続されたソース配線と、ドレイン電極に接続され平面視で前記キャパシタ電極と重なっている画素電極と、半導体パターンの上を覆う保護層とを有する薄膜トランジスタアレイであって、平面視で、ドレイン電極が１本の等幅の線状であり、ソース電極が線状かつドレイン電極をドレイン電極から一定間隔を隔てて囲むさや形状であり、ソース配線が複数のソース電極間を結ぶように形成されているとともに半導体パターンのうちソース電極とドレイン電極との間隙にある部分をゲート配線の延伸方向に垂直な方向に延長した領域の幅よりも細い、薄膜トランジスタアレイである。
　また、平面視で、ソース配線が、半導体パターンのうちソース電極とドレイン電極との間にある部分をゲート配線の延伸方向に垂直な方向に延長した領域の内部に収まっている、薄膜トランジスタアレイであってもよい。
　また、平面視で、ドレイン電極がゲート配線の延伸方向に平行な方向からソース配線の延伸方向に平行な方向に曲がって引き回されており、ソース電極のさや形状がドレイン電極の引回し方向に沿って曲線状になっている、薄膜トランジスタアレイであってもよい。
　また、平面視で、ドレイン電極の先端が丸くなっており、ソース電極のさや形状の先端が前記ドレイン電極の先端に沿って曲線状になっている、薄膜トランジスタアレイであってもよい。
　また、平面視で、半導体パターンが、ソース配線の延伸方向に沿った方向に複数の薄膜トランジスタに渡って連続したストライプ形状である、薄膜トランジスタアレイであってもよい。
　また、平面視で、半導体パターンの縁が、ドレイン電極およびそれを囲むソース電極のさや形状の開口部先端付近と交差している、薄膜トランジスタアレイであってもよい。
　また、平面視で、保護層が、ソース配線の延伸方向に沿った方向に複数の薄膜トランジスタに渡って連続したストライプ形状である、薄膜トランジスタアレイであってもよい。
　また、平面視で、ゲート電極が、長方形でなく、ソース電極の曲線状に沿った、曲線状または多角形状である、薄膜トランジスタアレイであってもよい。
　また、画素電極上に穴を有する層間絶縁膜と、層間絶縁膜の穴を通じて画素電極に接続された上部画素電極とを有する、薄膜トランジスタアレイであってもよい。
　本発明によれば、表示品質が良い、劣化しにくい、欠陥が少ない、薄膜トランジスタアレイを提供できる。
図１は、本発明の第１の実施形態に係る薄膜トランジスタアレイの構成の一例を示す平面図である。 図２は、本発明の第１の実施形態に係る薄膜トランジスタアレイの構成の変形例例を示す平面図である。 図３は、本発明の第１の実施形態に係る薄膜トランジスタアレイの製造方法の一例を示す平面図である。 図４は、本発明の第２の実施形態に係る薄膜トランジスタアレイの構成の一例を示す平面図である。 図５は、本発明の第２の実施形態に係る薄膜トランジスタアレイの構成の変形例を示す平面図である。 図６は、本発明の第２の実施形態に係る薄膜トランジスタアレイの製造方法の一例を示す平面図である。 図７は、本発明の第２の実施形態に係る薄膜トランジスタアレイの構成の他の変形例を示す平面図である。 図８は、本発明の第２の実施形態に係る薄膜トランジスタアレイの製造方法の他の例を示す平面図である。 図９は、図３の製造方法により作製した、ゲート電極が四角形の薄膜トランジスタアレイの構成例を示す平面図である。 図１０は、図６の製造方法により作製した、ゲート電極が四角形の薄膜トランジスタアレイの構成例を示す平面図である。 図１１は、従来の薄膜トランジスタアレイの構成例を示す平面図である。 図１２は、従来の薄膜トランジスタアレイの第２の構成例を示す平面図である。 図１３は、従来の薄膜トランジスタアレイの第３の構成例を示す平面図である。 図１４は、従来の薄膜トランジスタアレイの第４の構成例を示す平面図である。 図１５は、ドレイン電極がクシ形の場合の薄膜トランジスタの構成例を示す平面図である。 図１６は、ドレイン電極がＴ字形でチャネル長が大きい場合の薄膜トランジスタアレイの構成例を示す平面図である。 図１７は、ドレイン電極がＬ字形でチャネル長が大きい場合の薄膜トランジスタアレイの構成例を示す平面図である。
　本発明の実施の形態について、以下に図面を使用して詳細に説明する。なお、以下に使用する図面では、説明を判り易くするために縮尺は正確には描かれていない。
（第１の実施形態）
　本発明の第１の実施形態に係る薄膜トランジスタアレイの構成の一例を、図１に示す。図１の（ａ）は層間絶縁膜８と上部画素電極９を有しない薄膜トランジスタアレイの１画素部分（薄膜トランジスタ）を示す平面図、図１の（ｂ）は、図１の（ａ）の上に層間絶縁膜８と上部画素電極９を有する薄膜トランジスタアレイの１画素部分を示す平面図、図１の（ｃ）は、チャネルと領域Ａ、ゲート電極２とゲート配線２’、キャパシタ電極１０とキャパシタ配線１０’、ソース電極４とソース配線４’、ドレイン電極５と画素電極７を示す１画素部分の説明図である。図１に示すように、本実施形態に係る薄膜トランジスタアレイは、絶縁基板１（図３の（ａ）参照）上に、下層側から上層側へ向う順に、ゲート電極２およびゲート電極２に接続されたゲート配線２’、ならびに、キャパシタ電極１０およびキャパシタ電極１０に接続されたキャパシタ配線１０’と、ゲート絶縁膜３（図３の（ｂ）参照）と、上から見てゲート電極２と重なる領域に互いの間隙を有するソース電極４およびドレイン電極５とを有し、平面視で（基板面に垂直な方向に見て）少なくともソース電極４とドレイン電極５との間隙に半導体パターン６を有し、ソース電極４はソース配線４’に接続されており、ドレイン電極５は画素電極７に接続されており、画素電極７は平面視でキャパシタ電極１０と重なり、半導体パターン６の上を覆う保護層６’を有する薄膜トランジスタアレイである。図１の（ｂ）ではさらに画素電極７上に穴８Ａを有する層間絶縁膜８と、穴８Ａを介して画素電極７と接続された上部画素電極９を有する。当該薄膜トランジスタアレイにおいては、平面視で、ドレイン電極５が１本の等幅の線状であり、ソース電極４が線状かつドレイン電極５をドレイン電極５から一定間隔を隔てて囲むさや形状であり（図１の（ｃ）参照）、ソース配線４’が複数のソース電極４間を結ぶように形成されており、ソース配線４’は、半導体パターン６のうち、ゲート電極２上でソース電極４とドレイン電極５との間隙に形成された部分を、ゲート配線２’の延伸方向に垂直な方向に延長した領域Ａの幅よりも細い（図１の（ｃ）参照）。ソース配線４’が細いことにより、ゲート・ソースの重なり面積とソース・上部画素電極の重なり面積を小さくすることができ、ゲート・ソース間容量およびソース・画素間容量を小さくすることができる。
　ゲート・ソース間容量が小さいことにより、ゲート・ソース間容量の充放電による電力消費を小さくすることができる。また、ソース・画素間容量が小さいことにより、ソース電圧変化が画素電位に影響する、ソースラインカップリングを小さくすることができ、表示品質が良くなる。一方、このドレイン電極５の形状でチャネルがソース配線４’内に収まるようにすると、ソース配線４’の幅が大きくなってしまい、ゲート・ソース間容量や、ソース・画素間容量が大きくなってしまう。
　また、図１では、ドレイン電極５は１本の直線状であり、先端が丸くなっている。そして、それを囲むソース電極４のさや形状は、ドレイン電極５先端の丸みに沿って曲線状になっている。ドレイン電極５が１本の線状であることにより、ドレイン電極５のうち、ゲート電極２と重なりを有しかつチャネルを形成しない部分即ちチャネルまで給電するための部分が１本で済むため、ゲート・ドレイン間容量（＝ゲート・画素間容量）が小さくなり、ゲート電圧がオンからオフに変化する際の電圧変化が画素電位に影響する、いわゆるゲートフィードスルー電圧を小さく抑えることができ、表示品質が良くなる。また、チャネル内のドレイン電極５やソース電極４に内角１８０°未満の角部がないため、電流集中がなく、ソース電極４、ドレイン電極５、半導体パターン６の劣化を抑えることができる。なお、第１の実施形態は、チャネル幅をあまり大きくできないので、移動度が大きい半導体に適している。
　ここで、半導体パターン６のうち、ゲート電極２上でソース電極４とドレイン電極５との間隙に形成された部分が、制御された電流が流れる部分であり、チャネルと呼ばれる。
このチャネルを、ゲート配線２’の延伸方向に垂直な方向に延長した領域が、領域Ａである（図１の（ｃ））。ソース電極４・ドレイン電極５間の距離が、制御された電流が流れる長さであり、チャネル長と呼ばれる。制御された電流が流れる幅（チャネル幅）は、制御された電流が流れる方向に垂直な方向のチャネル寸法であり、チャネルのソース電極４・ドレイン電極５間の中心線の長さとみなすことができる。
　また、ソース配線４’が上記領域Ａの内部に収まっている。これにより、ソース配線４’とソース電極４が全体としてほぼ一直線上に並ぶため、ソース配線４’・ソース電極４・ドレイン電極５・画素電極７を形成する際にソース配線４’にかかる応力を小さくすることができ、ソース配線４’の断線が起こりにくい。また、図１の（ｃ）ではソース配線４’がソース電極４とつながる部分において、ソース配線４’とソース電極４を一体に見た場合に内角１８０°以上の角部が形成されているが、この部分を曲線状や面取りにしてもよい。それにより、さらに断線が起こりにくくなる。
　また、半導体パターン６は少なくともソース電極４とドレイン電極５との間をつなぐように形成されていればよく、ソース電極４・ドレイン電極５の上層にあってもよいし、ソース電極４・ドレイン電極５の下層にあってもよい。また、半導体パターン６の上を覆うように、保護層６’を設けてもよい。即ち、ソース電極４・ドレイン電極５の上に半導体パターン６、その上に保護層６’がそれぞれ設けられていてもよいし、半導体パターン６の上にソース電極４・ドレイン電極５、その上に保護層６’がそれぞれ設けられていてもよい。保護層６’は、半導体パターン６が、外気や層間絶縁膜８の材料から損傷を受けることを防止する。
　図１では、半導体パターン６が、ソース配線４’に沿った方向に複数の画素に渡って連続したストライプ形状である。これにより、半導体パターン６の形成および位置合せが容易となる。パターンが単純であるからパターニングが容易になり、ソース配線４’に沿った方向に位置ずれしても影響がないので位置合せが容易になる。
　また、半導体パターン６の縁が、ドレイン電極５およびそれを囲むソース電極４のさや形状の開口部先端付近と交差している。これにより、半導体の働きをソース電極４によってチャネルとそれ以外に分断することができる。従って、チャネル外の半導体を経由して制御されない電流がドレイン電極５に流れこむことを防止できる。
　さらに、保護層６’が、ソース配線４’に沿った方向に複数の画素に渡って連続したストライプ形状である。これにより、保護増６’の形成および位置合せが容易となる。パターンが単純であるからパターニングが容易になり、ソース配線４’に沿った方向に位置ずれしても影響がないので位置合せが容易になる。
　また、ゲート電極２が四角形でなく、四角形の角部を削り、ソース電極４の曲線に沿わせた曲線形状または鈍角多角形状である（図１の（ｃ）参照）。これにより、ゲート電極２とキャパシタ電極１０またはキャパシタ配線１０’との間隔を広くすることができ、ゲート・キャパシタ間ショートを抑制できる。一方、ゲート電極２が四角形の場合の１画素分の平面図を図９の（ａ）に示し、ゲート電極２、ゲート配線２’、キャパシタ電極１０、キャパシタ配線１０’の２画素分の平面図を図９の（ｂ）に示す。この場合、ゲート・キャパシタ間距離が小さい部分１３において、レジストやインク中の異物の影響等によって短絡が起こり易い（図９の（ｂ））。
　なお、図１の（ａ）のように層間絶縁膜８・上部画素電極９がない場合、構造が単純で製造が容易である利点がある。図１の（ｂ）のように層間絶縁膜８・上部画素電極９がある場合、有効エリアを上部画素電極９の面積まで広げることができるという利点がある。
　本発明の第１の実施形態に係る薄膜トランジスタアレイの構成の、変形例を図２に示す。図２の（ａ）は層間絶縁膜８と上部画素電極９を有しない薄膜トランジスタアレイの１画素部分を示す平面図、図２の（ｂ）は図２の（ａ）の上に層間絶縁膜８と上部画素電極９を有する薄膜トランジスタアレイの１画素部分を示す平面図、図２の（ｃ）は、チャネルと領域Ａ、ゲート電極２とゲート配線２’、キャパシタ電極１０とキャパシタ配線１０’、ソース電極４とソース配線４’、ドレイン電極５と画素電極７を示す１画素部分の説明図である。図２では、半導体形状が長方形ではあるものの、各画素ごとに独立している。この場合、印刷におけるソース配線に沿った方向の位置ずれ余裕は複数の薄膜トランジスタに連続したストライプの場合よりも小さくなるが、使用する半導体量を減らすことができる。
　また、図１および２のような本実施形態に係る薄膜トランジスタアレイの製造方法の一例を、図３に示す。絶縁基板１上に、ゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成する（図３の（ａ））。次に、その上にゲート絶縁膜３を形成する（図３の（ｂ）に縦線で示し、図３の（ｃ）以降では記載を省略）。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７を形成する（図３の（ｃ））。その際、ドレイン電極５が１本の等幅の線状であり、ソース電極４が線状であり、かつドレイン電極５をドレイン電極５から一定間隔を隔てて囲むさや形状であり、ソース配線４’が複数のソース電極４間を結ぶように形成されており、ソース配線４’は半導体パターン６のうちソース電極４・ドレイン電極５間にある部分をゲート配線２’の延伸方向に垂直な方向に延長した領域Ａの内部に収まっており、かつ該領域Ａの幅よりも細い形状の版を用いて印刷する。ドレイン電極５の先端が丸くなっており、ソース電極４のさや形状の先端もドレイン電極５の先端に沿って曲線状になっている。そして、少なくともソース電極４とドレイン電極５との間に半導体パターン６を形成する（図３の（ｄ））。半導体パターン６は、図２のように各トランジスタごとに独立していてもよいが、図１のようにソース配線４’に沿った方向に複数の薄膜トランジスタに渡って連続したストライプ形状であることが望ましい。また、半導体パターン６の縁が、ドレイン電極５およびそれを囲むソース電極４のさや形状の開口部先端付近と交差していることが望ましい。さらに、半導体パターン６を覆う保護層６’を形成する（図３の（ｅ））。保護層６’は、ソース配線４’に沿った方向に複数の薄膜トランジスタに渡って連続したストライプ形状であることが望ましい。
　そしてその後に、画素電極７上に穴８Ａを有する層間絶縁膜８を形成する工程（図３の（ｆ））と、その上に、層間絶縁膜８の穴８Ａを通じて画素電極７に接続された上部画素電極９を形成する工程（図３の（ｇ））と、を有してもよい。
　また、ゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成する工程（図３の（ａ））において、ゲート電極２が、長方形でなく、ソース電極４の曲線状に沿った、曲線状または多角形状であることが望ましい。
　絶縁基板１としては、ガラス基板のようなリジッドなものでもよいし、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリエーテルスルホン（ＰＥＳ）、等のフレキシブルなものでもよい。
　ゲート電極２、ゲート配線２’、キャパシタ電極１０、キャパシタ配線１０’としては、Ａｌ、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ等の金属や、ＩＴＯ等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、インクを印刷・焼成してもよいし、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよい。あるいは、全面成膜後にレジスト印刷・エッチング・レジスト剥離によって形成してもよい。
　ゲート絶縁膜３としては、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ等の無機物や、ポリビニルフェノール（ＰＶＰ）、エポキシ等の有機物を用いることができる。製法としては、スパッタ、ＣＶＤ等の真空成膜や、溶液の塗布・焼成によって得られる。
　ソース電極４・ソース配線４’・ドレイン電極５・画素電極７としては、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ、Ａｌ等の金属や、ＩＴＯ等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよいが、インクを印刷・焼成して得ることが望ましい。印刷方法としては、スクリーン印刷、グラビア印刷、フレキソ印刷、オフセット印刷等が好適である。特にグラビア印刷、フレキソ印刷、オフセット印刷は、２０μｍ以下のパターンを再現性よく形成することができる。
　半導体パターン６としては、ポリチオフェン系、アセン系、アリルアミン系などの有機半導体や、Ｉｎ２Ｏ３系、Ｇａ２Ｏ３系、ＺｎＯ系、ＳｎＯ２系、ＩｎＧａＺｎＯ系、ＩｎＧａＳｎＯ系、ＩｎＳｎＺｎＯ系などの酸化物半導体を用いることができる。製法としては、溶液をインクジェット、ディスペンサ、フレキソ印刷等で印刷・焼成する方法が好適である。
　保護層６’としては、フッ素系樹脂、シリコーン系樹脂などを用いることができる。製法としては、溶液をインクジェット、ディスペンサ、スクリーン印刷等で印刷・焼成する方法が好適である。
　層間絶縁膜８としてはエポキシ等の有機絶縁膜が好適である。工程としては、スクリーン印刷や、グラビアオフセット印刷が好適である。
　上部画素電極９としてはＡｇペースト等が好適である。工程としては、スクリーン印刷や、グラビアオフセット印刷が好適である。
　なお、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７を形成する工程と、半導体パターン６を形成する工程の順序は、逆でもよい。
（第２の実施形態）
　本発明の第２の実施形態に係る薄膜トランジスタアレイの一例を、図４に示す。図４の（ａ）は層間絶縁膜８と上部画素電極９を有しない薄膜トランジスタアレイの１画素部分を示す平面図、図４の（ｂ）は図４の（ａ）の上に層間絶縁膜８と上部画素電極９を有する薄膜トランジスタアレイの１画素部分を示す平面図、図４の（ｃ）は、チャネルと領域Ａ、ゲート電極２とゲート配線２’、キャパシタ電極１０とキャパシタ配線１０’、ソース電極４とソース配線４’、ドレイン電極５と画素電極７を示す１画素部分の説明図である。図４に示すように、本実施形態に係る薄膜トランジスタアレイは、絶縁基板１（図６の（ａ）参照）上に、下層側から上層側へ向かう順に、ゲート電極２およびゲート電極２に接続されたゲート配線２’と、キャパシタ電極１０およびキャパシタ電極１０に接続されたキャパシタ配線１０’と、ゲート絶縁膜３と、平面視でゲート電極２と重なる領域に互いの間隙を有するソース電極４およびドレイン電極５とを有し、少なくともソース電極４とドレイン電極５との間隙に半導体パターン６を有し、ソース電極４はソース配線４’に接続されており、ドレイン電極５は画素電極７に接続されており、画素電極７は平面視でキャパシタ電極１０と重なり、半導体パターン６の上を覆う保護層６’を有する薄膜トランジスタアレイである。図４の（ｂ）ではさらに画素電極７上に穴８Ａを有する層間絶縁膜８と、穴８Ａを介して画素電極７と接続された上部画素電極９を有する。当該薄膜トランジスタアレイにおいては、平面視で、ドレイン電極５が１本の等幅の線状であり、ソース電極４が線状かつドレイン電極５をドレイン電極５から一定間隔を隔てて囲むさや形状であり（図４の（ｃ）参照）、ソース配線４’が複数のソース電極４間を結ぶように形成されており、ソース配線４’は、半導体パターン６のうち、ゲート電極２上でソース電極４とドレイン電極５との間隙に形成された部分を、ゲート配線２’の延伸方向に垂直な方向に延長した領域Ａの幅よりも細い（図４の（ｃ）参照）。ソース配線４’が細いことにより、ゲート・ソースの重なり面積とソース・上部画素電極の重なり面積を小さくすることができ、ゲート・ソース間容量およびソース・画素間容量を小さくすることができる。
　ゲート・ソース間容量が小さいことにより、ゲート・ソース間容量の充放電による電力消費を小さくすることができる。また、ソース・画素間容量が小さいことにより、ソース電圧変化が画素電位に影響する、ソースラインカップリングを小さくすることができ、表示品質が良くなる。一方、このドレイン電極５の形状でチャネルがソース配線４’内に収まるようにすると、ソース配線４’の幅が大きくなってしまい、ゲート・ソース間容量や、ソース・画素間容量が大きくなってしまう。
　また、図４に示すように、平面視で、ドレイン電極５は１本の線状であり、ゲート配線２’の延伸方向に平行な方向からソース配線４’の延伸方向に平行な方向に曲線的に曲がって引き回されており、先端が丸くなっている。そして、ドレイン電極５を囲むソース電極４のさや形状は、ドレイン電極５の引回し方向の曲がりや先端の丸みに沿って曲線状になっている。ドレイン電極５が１本の線状であることにより、ドレイン電極５のうち、ゲート電極２と重なりを有しかつチャネルを形成しない部分即ちチャネルまで給電するための部分が１本で済むため、ゲート・ドレイン間容量（＝ゲート・画素間容量）が小さくなり、ゲート電圧がオンからオフに変化する際の電圧変化が画素電位に影響する、いわゆるゲートフィードスルー電圧を小さく抑えることができ、表示品質が良くなる。また、ドレイン電極５やソース電極４に角部がないため、電流集中がなく、ソース電極４、ドレイン電極５、半導体パターン６の劣化を抑えることができる。なお、図４ではドレイン電極５がゲート配線２’の延伸方向に平行な直線状部分から曲線状部分へと移行しているが、当該曲線状部分からさらにソース配線４’の延伸方向に平行な直線状に伸びてもよい。第２の実施形態は、ドレイン電極５が内角１８０°未満の角部を有しない形状でありながら、狭い領域Ａの中でもチャネル幅を大きくできるという特徴を有する。
　ここで、半導体パターン６のうち、ゲート電極２上でソース電極４とドレイン電極５との間隙に形成された部分が、制御された電流が流れる部分であり、チャネルと呼ばれる。このチャネルを、ゲート配線２’の延伸方向に垂直な方向に延長した領域が、領域Ａである（図４の（ｃ））。ソース電極４・ドレイン電極５間の距離が、制御された電流が流れる長さであり、チャネル長と呼ばれる。制御された電流が流れる幅（チャネル幅）は、制御された電流が流れる方向に垂直な方向のチャネル寸法であり、チャネルのソース電極４・ドレイン電極５間の中心線の長さとみなすことができる。
　また、ソース配線４’が上記領域Ａの内部に収まっている。これにより、ソース配線４’とソース電極４が全体としてほぼ一直線上に並ぶため、ソース配線４’・ソース電極４・ドレイン電極５・画素電極７を形成する際にソース配線４’にかかる応力を小さくすることができ、ソース配線４’の断線が起こりにくい。また、図４の（ｃ）ではソース配線４’がソース電極４とつながる部分において、ソース配線４’とソース電極４を一体に見た場合に内角１８０°以上の角部が形成されているが、この部分を曲線状や面取りにしてもよい。それにより、さらに断線が起こりにくくなる。
　また、半導体パターン６は少なくともソース電極４とドレイン電極５との間をつなぐように形成されていればよく、ソース電極４・ドレイン電極５の上層にあってもよいし（図４の（ａ））、ソース電極４・ドレイン電極５の下層にあってもよい（図７の（ａ））。また、半導体パターン６の上を覆うように、保護層６’を設けてもよい。即ち、ソース電極４・ドレイン電極５の上に半導体パターン６、その上に保護層６’でもよいし（図４の（ａ））、半導体パターン６の上にソース電極４・ドレイン電極５、その上に保護層６’でもよい（図７の（ａ））。保護層６’は、半導体パターン６が、外気や層間絶縁膜８の材料から損傷を受けることを防止する。半導体パターン６がソース電極４・ドレイン電極５の下層にある場合でも、領域Ａの位置は同等である（図７の（ｃ））。
　図４では、半導体パターン６が、ソース配線４’に沿った方向に複数の画素に渡って連続したストライプ形状である。これにより、半導体パターン６の形成および位置合せが容易となる。パターンが単純であるからパターニングが容易になり、ソース配線４’に沿った方向に位置ずれしても影響がないので位置合せが容易になる。
　また、半導体パターン６の縁が、ドレイン電極５およびそれを囲むソース電極４のさや形状の開口部先端付近と交差している。これにより、半導体の働きをソース電極４によってチャネルとそれ以外に分断することができる。従って、チャネル外の半導体を経由して制御されない電流がドレイン電極５に流れこむことを防止できる。
　さらに、保護層６’が、ソース配線４’に沿った方向に複数の画素に渡って連続したストライプ形状である。これにより、保護層６’の形成および位置合せが容易となる。パターンが単純であるからパターニングが容易になり、ソース配線４’に沿った方向に位置ずれしても影響がないので位置合せが容易になる。
　また、ゲート電極２が四角形でなく、四角形の角部を削り、ソース電極４の曲線に沿わせた曲線形状または鈍角多角形状である（図４の（ｃ）参照）。これにより、ゲート電極２とキャパシタ電極１０またはキャパシタ配線１０’との間隔を広くすることができ、ゲート・キャパシタ間ショートを抑制できる。一方、ゲート電極２が四角形の場合の１画素分の平面図を図１０の（ａ）に示し、ゲート電極２、ゲート配線２’、キャパシタ電極１０、キャパシタ配線１０’の２画素分の平面図を図１０の（ｂ）に示す。この場合、ゲート・キャパシタ間距離が小さい部分１３において、レジストやインク中の異物の影響等によって短絡が起こり易い（図１０の（ｂ））。
　なお、図４の（ａ）、図７の（ａ）のように層間絶縁膜８・上部画素電極９がない場合、構造が単純で製造が容易である利点がある。図４の（ｂ）、図７の（ｂ）のように層間絶縁膜８・上部画素電極９がある場合、有効エリアを上部画素電極９の面積まで広げることができるという利点がある。
　本発明の第２の実施形態に係る薄膜トランジスタアレイの構成の、変形例を図５に示す。図５の（ａ）は層間絶縁膜８と上部画素電極９を有しない薄膜トランジスタアレイの１画素部分を示す平面図、図５の（ｂ）は図５の（ａ）の上に層間絶縁膜８と上部画素電極９を有する薄膜トランジスタアレイの１画素部分を示す平面図、図５の（ｃ）は、チャネルと領域Ａ、ゲート電極２とゲート配線２’、キャパシタ電極１０とキャパシタ配線１０’、ソース電極４とソース配線４’、ドレイン電極５と画素電極７を示す１画素部分の説明図である。図５では、半導体形状が長方形ではあるものの、各画素ごとに独立している。この場合、印刷におけるソース配線に沿った方向の位置ずれ余裕は複数の薄膜トランジスタに連続したストライプの場合よりも小さくなるが、使用する半導体量を減らすことができる。
　また、図４および５のような本実施形態に係る薄膜トランジスタアレイの製造方法の一例を、図６に示す。絶縁基板１上に、ゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成する（図６の（ａ））。次に、その上にゲート絶縁膜３を形成する（図６の（ｂ）に縦線で示し、図６の（ｃ）以降では記載を省略）。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７を形成する（図６の（ｃ））。その際、ドレイン電極５が１本の等幅の線状であり、ソース電極４が線状であり、かつドレイン電極５をドレイン電極５から一定間隔を隔てて囲むさや形状であり、ソース配線４’が複数のソース電極４間を結ぶように形成されており、ソース配線４’は半導体パターン６のうちソース電極４・ドレイン電極５間にある部分をゲート配線２’の延伸方向に垂直な方向に延長した領域Ａの内部に収まっており、かつ該領域Ａの幅よりも細い形状の版を用いて印刷する。ドレイン電極５の先端が丸くなっており、ソース電極４のさや形状の先端もドレイン電極５の先端に沿って曲線状になっている。そして、少なくともソース電極４とドレイン電極５との間に半導体パターン６を形成する（図６の（ｄ））。半導体パターン６は、図５のように各トランジスタごとに独立していてもよいが、図４のようにソース配線４’に沿った方向に複数の薄膜トランジスタに渡って連続したストライプ形状であることが望ましい。また、半導体パターン６の縁が、ドレイン電極５およびそれを囲むソース電極４のさや形状の開口部先端付近と交差していることが望ましい。さらに、半導体パターン６を覆う保護層６’を形成する（図６の（ｅ））。保護層６’は、ソース配線４’に沿った方向に複数の薄膜トランジスタに渡って連続したストライプ形状であることが望ましい。
　そしてその後に、画素電極７上に穴８Ａを有する層間絶縁膜８を形成する工程（図６の（ｆ））と、その上に、層間絶縁膜８の穴８Ａを通じて画素電極７に接続された上部画素電極９を形成する工程（図６の（ｇ））と、を有してもよい。
　また、ゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成する工程（図６の（ａ））において、ゲート電極２が、長方形でなく、ソース電極４の曲線状に沿った、曲線状または多角形状であることが望ましい。
　絶縁基板１としては、ガラス基板のようなリジッドなものでもよいし、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリエーテルスルホン（ＰＥＳ）、等のフレキシブルなものでもよい。
　ゲート電極２、ゲート配線２’、キャパシタ電極１０、キャパシタ配線１０’としては、Ａｌ、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ等の金属や、ＩＴＯ等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、インクを印刷・焼成してもよいし、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよい。あるいは、全面成膜後にレジスト印刷・エッチング・レジスト剥離によって形成してもよい。
　ゲート絶縁膜３としては、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ等の無機物や、ポリビニルフェノール（ＰＶＰ）、エポキシ等の有機物を用いることができる。製法としては、スパッタ、ＣＶＤ等の真空成膜や、溶液の塗布・焼成によって得られる。
　ソース電極４・ソース配線４’・ドレイン電極５・画素電極７としては、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ、Ａｌ等の金属や、ＩＴＯ等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよいが、インクを印刷・焼成して得ることが望ましい。印刷方法としては、スクリーン印刷、グラビア印刷、フレキソ印刷、オフセット印刷等が好適である。特にグラビア印刷、フレキソ印刷、オフセット印刷は、２０μｍ以下のパターンを再現性よく形成することができる。
　半導体パターン６としては、ポリチオフェン系、アセン系、アリルアミン系などの有機半導体や、Ｉｎ２Ｏ３系、Ｇａ２Ｏ３系、ＺｎＯ系、ＳｎＯ２系、ＩｎＧａＺｎＯ系、ＩｎＧａＳｎＯ系、ＩｎＳｎＺｎＯ系などの酸化物半導体を用いることができる。製法とし
ては、溶液をインクジェット、ディスペンサ、フレキソ印刷等で印刷・焼成する方法が好適である。
　保護層６’としては、フッ素系樹脂、シリコーン系樹脂などを用いることができる。製法としては、溶液をインクジェット、ディスペンサ、スクリーン印刷等で印刷・焼成する方法が好適である。
　層間絶縁膜８としてはエポキシ等の有機絶縁膜が好適である。工程としては、スクリーン印刷や、グラビアオフセット印刷が好適である。
　上部画素電極９としてはＡｇペースト等が好適である。工程としては、スクリーン印刷や、グラビアオフセット印刷が好適である。
　なお、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７を形成する工程と、半導体パターン６を形成する工程の順序は、逆でもよい（図８の（ａ）～の（ｇ））。その場合、図７のようなトップコンタクト型のＴＦＴとなる。
（実施例１）
　本発明の実施例１について、図１の（ａ）および図３を用いて説明する。図１の（ａ）に示す素子を、図３の（ａ）～（ｅ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成した（図３の（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃で焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した（図３の（ｂ））。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３の（ｃ））。さらに、ポリチオフェン溶液をフレキソ印刷し、１００℃で焼成することにより、半導体パターン６を形成した（図３の（ｄ））。
　次に、フッ素化樹脂をスクリーン印刷し、１００℃で焼成することにより、保護層６’を形成した（図３の（ｅ））。
　こうして作製した薄膜トランジスタアレイと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。
（実施例２）
　本発明の実施例２について、図１の（ｂ）および図３を用いて説明する。図１の（ｂ）に示す素子を、図３の（ａ）～（ｇ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成した（図３の（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃で焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した（図３の（ｂ））。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３の（ｃ））。さらに、ポリチオフェン溶液をフレキソ印刷し、１００℃で焼成することにより、半導体パターン６を形成した（図３の（ｄ））。
　次に、フッ素化樹脂をスクリーン印刷し、１００℃で焼成することにより、保護層６’
を形成した（図３の（ｅ））。そして、エポキシ樹脂をスクリーン印刷し、１００℃で焼成することにより、層間絶縁膜８を形成した。（図３の（ｆ））。さらに、銀ペーストをスクリーン印刷し、１００℃で焼成することにより、上部画素電極９を形成した（図３の（ｇ））。
　こうして作製した薄膜トランジスタアレイと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。
（実施例３）
　本発明の実施例３について、図２の（ｂ）および図３を用いて説明する。図２の（ｂ）に示す素子を、図３の（ａ）～（ｇ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成した（図３の（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃で焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した（図３の（ｂ））。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３の（ｃ））。さらに、ポリチオフェン溶液をフレキソ印刷し、１００℃で焼成することにより、半導体パターン６を形成した（図３の（ｄ）。ただし、半導体パターン６は図２の（ａ）の形状とした）。
　次に、フッ素化樹脂をスクリーン印刷し、１００℃で焼成することにより、保護層６’を形成した（図３の（ｅ））。そして、エポキシ樹脂をスクリーン印刷し、１００℃で焼成することにより、層間絶縁膜８を形成した。（図３の（ｆ））。さらに、銀ペーストをスクリーン印刷し、１００℃で焼成することにより、上部画素電極９を形成した（図３の（ｇ））。
　こうして作製した薄膜トランジスタアレイと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。
（実施例４）
　本発明の実施例４について、図４の（ａ）および図６を用いて説明する。図４の（ａ）に示す素子を、図６の（ａ）～（ｅ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成した（図６の（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃で焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した（図６の（ｂ））。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図６の（ｃ））。さらに、ポリチオフェン溶液をフレキソ印刷し、１００℃で焼成することにより、半導体パターン６を形成した（図６の（ｄ））。
　次に、フッ素化樹脂をスクリーン印刷し、１００℃で焼成することにより、保護層６’を形成した（図６の（ｅ））。
　こうして作製した薄膜トランジスタアレイと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。
（実施例５）
　本発明の実施例５について、図４の（ｂ）および図６を用いて説明する。図４の（ｂ）に示す素子を、図６の（ａ）～（ｇ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成した（図６の（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃で焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した（図６の（ｂ））。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図６の（ｃ））。さらに、ポリチオフェン溶液をフレキソ印刷し、１００℃で焼成することにより、半導体パターン６を形成した（図６の（ｄ））。
　次に、フッ素化樹脂をスクリーン印刷し、１００℃で焼成することにより、保護層６’を形成した（図６の（ｅ））。そして、エポキシ樹脂をスクリーン印刷し、１００℃で焼成することにより、層間絶縁膜８を形成した。（図６の（ｆ））。さらに、銀ペーストをスクリーン印刷し、１００℃で焼成することにより、上部画素電極９を形成した（図６の（ｇ））。
　こうして作製した薄膜トランジスタアレイと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。
（実施例６）
　本発明の実施例６について、図５の（ｂ）および図６を用いて説明する。図５の（ｂ）に示す素子を、図６の（ａ）～（ｇ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成した（図６の（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃で焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した（図６の（ｂ））。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図６の（ｃ））。さらに、ポリチオフェン溶液をフレキソ印刷し、１００℃で焼成することにより、半導体パターン６を形成した（図６の（ｄ）。ただし、半導体パターン６は図５の（ａ）の形状とした）。
　次に、フッ素化樹脂をスクリーン印刷し、１００℃で焼成することにより、保護層６’を形成した（図６の（ｅ））。そして、エポキシ樹脂をスクリーン印刷し、１００℃で焼成することにより、層間絶縁膜８を形成した。（図６の（ｆ））。さらに、銀ペーストをスクリーン印刷し、１００℃で焼成することにより、上部画素電極９を形成した（図６の（ｇ））。
　こうして作製した薄膜トランジスタアレイと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。
（実施例７）
　本発明の実施例７について、図７の（ｂ）および図８を用いて説明する。図７の（ｂ）に示す素子を、図８の（ａ）～（ｇ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成した（図８の（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃で焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した（図８の（ｂ））。さらに、ポリチオフェン溶液をフレキソ印刷し、１００℃で焼成することにより、半導体パターン６を形成した（図８の（ｃ））。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図８の（ｄ））。
　次に、フッ素化樹脂をスクリーン印刷し、１００℃で焼成することにより、保護層６’を形成した（図８の（ｅ））。そして、エポキシ樹脂をスクリーン印刷し、１００℃で焼成することにより、層間絶縁膜８を形成した。（図８の（ｆ））。さらに、銀ペーストをスクリーン印刷し、１００℃で焼成することにより、上部画素電極９を形成した（図８の（ｇ））。
　こうして作製した薄膜トランジスタアレイと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。
（実施例８）
　本発明の実施例８について、図９および図３を用いて説明する。図９に示す素子を、図３の（ａ）～（ｇ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成した（図３の（ａ）。ただし、ゲート電極２は図９の形状とした）。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃で焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した（図３の（ｂ））。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図３の（ｃ））。さらに、ポリチオフェン溶液をフレキソ印刷し、１００℃で焼成することにより、半導体パターン６を形成した（図３の（ｄ））。
　次に、フッ素化樹脂をスクリーン印刷し、１００℃で焼成することにより、保護層６’を形成した（図３の（ｅ））。そして、エポキシ樹脂をスクリーン印刷し、１００℃で焼成することにより、層間絶縁膜８を形成した。（図３の（ｆ））。さらに、銀ペーストをスクリーン印刷し、１００℃で焼成することにより、上部画素電極９を形成した（図３の（ｇ））。
　こうして作製した薄膜トランジスタアレイと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。しかし、ゲート・キャパシタ間の短絡がある場合があり、歩留まりが悪かった。
（実施例９）
　本発明の実施例９について、図１０および図６を用いて説明する。図１０に示す素子を、図６の（ａ）～（ｇ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成した（図６の（ａ）。ただし、ゲート電極２は図１０の形状とした）。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃で焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した（図６の（ｂ））。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した（図６の（ｃ））。さらに、ポリチオフェン溶液をフレキソ印刷し、１００℃で焼成することにより、半導体パターン６を形成した（図６の（ｄ））。
　次に、フッ素化樹脂をスクリーン印刷し、１００℃で焼成することにより、保護層６’を形成した（図６の（ｅ））。そして、エポキシ樹脂をスクリーン印刷し、１００℃で焼成することにより、層間絶縁膜８を形成した。（図６の（ｆ））。さらに、銀ペーストをスクリーン印刷し、１００℃で焼成することにより、上部画素電極９を形成した（図６の（ｇ））。
　こうして作製した薄膜トランジスタアレイと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、所定の駆動波形を印加することにより、クロストークのない良好な表示が得られた。また、劣化しにくいディスプレイが得られた。しかし、ゲート・キャパシタ間の短絡がある場合があり、歩留まりが悪かった。
（比較例１）
　比較例１について、図１２を用いて説明する。図１２に示す素子を、図３と同様の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成した。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃で焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した。さらに、ポリチオフェン溶液をフレキソ印刷し、１００℃で焼成することにより、半導体パターン６を形成した。
　次に、フッ素化樹脂をスクリーン印刷し、１００℃で焼成することにより、保護層６’を形成した。そして、エポキシ樹脂をスクリーン印刷し、１００℃で焼成することにより、層間絶縁膜８を形成した。さらに、銀ペーストをスクリーン印刷し、１００℃で焼成することにより、上部画素電極９を形成した。
　こうして作製した薄膜トランジスタアレイと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、所定の駆動波形を印加した場合、クロストークが発生した。ゲート電圧を通常の±２０Ｖでなく±２５Ｖに上げることにより、クロストークが解消した。これは、ゲート・ドレイン間容量が大きいことが原因である。また、長時間駆動を行った場合、ドレイン電極５やソース電極４の角部分１２において、劣化が見られた（図１５）。
（比較例２）
　比較例２について、図１６を用いて説明する。図１６に示す素子を、図３と同様の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成した。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃で焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した。さらに、ポリチオフェン溶液をフレキソ印刷し、１００℃で焼成することにより、半導体パターン６を形成した。
　次に、フッ素化樹脂をスクリーン印刷し、１００℃で焼成することにより、保護層６’
を形成した。そして、エポキシ樹脂をスクリーン印刷し、１００℃で焼成することにより、層間絶縁膜８を形成した。さらに、銀ペーストをスクリーン印刷し、１００℃で焼成することにより、上部画素電極９を形成した。
　こうして作製した薄膜トランジスタアレイと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、所定の駆動波形を印加した場合、わずかなクロストークが発生した。これは、ソース・画素間容量が大きいことが原因である。また、消費電力が大きくなっていた。さらには、長時間駆動を行った場合、ドレイン電極５やソース電極４の角部分１２において、劣化が見られた。
（比較例３）
　比較例３について、図１７を用いて説明する。図１７に示す素子を、図３と同様の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２・ゲート配線２’・キャパシタ電極１０・キャパシタ配線１０’を形成した。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃で焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４・ソース配線４’・ドレイン電極５・画素電極７として、Ａｇインクをオフセット印刷し１８０℃で焼成することによってパターンを形成した。さらに、ポリチオフェン溶液をフレキソ印刷し、１００℃で焼成することにより、半導体パターン６を形成した。
　次に、フッ素化樹脂をスクリーン印刷し、１００℃で焼成することにより、保護層６’を形成した。そして、エポキシ樹脂をスクリーン印刷し、１００℃で焼成することにより、層間絶縁膜８を形成した。さらに、銀ペーストをスクリーン印刷し、１００℃で焼成することにより、上部画素電極９を形成した。
　こうして作製した薄膜トランジスタアレイと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟み、所定の駆動波形を印加した場合、わずかなクロストークが発生した。これは、ソース・画素間容量が大きいことが原因である。また、消費電力が大きくなっていた。さらには、長時間駆動を行った場合、ドレイン電極５やソース電極４の角部分１２において、劣化が見られた。
　ここまで、ゲート電極２がソース電極４・ドレイン電極５より下層にあるボトムゲート構造として説明してきたが、同様の電極形状を、ゲート電極２がソース電極４・ドレイン電極５より上層にあるトップゲート構造としてもよい。ただし、その場合には、層間絶縁膜だけでなくゲート絶縁膜にも開口部を設ける必要がある。また、上部画素電極が必須となり、それがキャパシタ電極と短絡しないようにする必要もある（すなわち、ゲート絶縁膜の開口部にキャパシタ電極が接触しないようにする）。
　以上の説明から理解できるように、本発明には、以下の効果がある。１つには、ゲート・ソース間容量、ソース・画素間容量、ゲート・画素間容量を小さくすることができ、表示品質が良い薄膜トランジスタアレイが得られる。また、ドレイン電極やソース電極に電流集中部分がないので、劣化しにくい薄膜トランジスタアレイが得られる。さらに、ゲート・キャパシタ間距離を大きくすることができ、欠陥が少ない薄膜トランジスタアレイを提供できる
　本発明は、液晶表示装置、電子ペーパー、有機ＥＬ表示装置等の薄膜トランジスタアレイに適用可能である。
　１　　　絶縁基板
　２　　　ゲート電極
　２’　　ゲート配線
　３　　　ゲート絶縁膜
　４　　　ソース電極
　４’　　ソース配線
　５　　　ドレイン電極
　６　　　半導体パターン
　６’　　保護層
　７　　　画素電極
　８　　　層間絶縁膜
　８Ａ　　層間絶縁膜の穴
　９　　　上部画素電極
　１０　　キャパシタ電極
　１０’　キャパシタ配線
　１１　　ドレイン電極のうち、ゲート電極と重なり、かつチャネルを形成しない部分
　１２　　ドレイン電極やソース電極の内角１８０°未満の角部の頂点
　１３　　ゲート・キャパシタ間距離が小さい部分

Claims (9)

  1. 　絶縁基板上に、ゲート電極および前記ゲート電極に接続されたゲート配線ならびにキャパシタ電極および前記キャパシタ電極に接続されたキャパシタ配線と、ゲート絶縁膜と、平面視で前記ゲート電極と重なる領域に互いの間隙を有するソース電極およびドレイン電極とを有し、少なくとも前記ソース電極と前記ドレイン電極との前記間隙に半導体パターンを有し、前記ソース電極に接続されたソース配線と、前記ドレイン電極に接続され平面視で前記キャパシタ電極と重なっている画素電極と、前記半導体パターンの上を覆う保護層とを有する薄膜トランジスタアレイであって、
    　平面視で、前記ドレイン電極が１本の等幅の線状であり、前記ソース電極が線状かつ前記ドレイン電極を前記ドレイン電極から一定間隔を隔てて囲むさや形状であり、前記ソース配線が複数のソース電極間を結ぶように形成されているとともに前記半導体パターンのうち前記ソース電極と前記ドレイン電極との前記間隙にある部分をゲート配線の延伸方向に垂直な方向に延長した領域の幅よりも細い、薄膜トランジスタアレイ。
  2. 　平面視で、前記ソース配線が、前記半導体パターンのうち前記ソース電極と前記ドレイン電極との間にある部分を前記ゲート配線の延伸方向に垂直な方向に延長した領域の内部に収まっている、請求項１記載の薄膜トランジスタアレイ。
  3. 　平面視で、前記ドレイン電極が前記ゲート配線の延伸方向に平行な方向から前記ソース配線の延伸方向に平行な方向に曲がって引き回されており、前記ソース電極の前記さや形状が前記ドレイン電極の引回し方向に沿って曲線状になっている、請求項１または２に記載の薄膜トランジスタアレイ。
  4. 　平面視で、前記ドレイン電極の先端が丸くなっており、前記ソース電極のさや形状の先端が前記ドレイン電極の先端に沿って曲線状になっている、請求項１～３のいずれかに記載の薄膜トランジスタアレイ。
  5. 　平面視で、前記半導体パターンが、前記ソース配線の延伸方向に沿った方向に複数の薄膜トランジスタに渡って連続したストライプ形状である、請求項１～４のいずれかに記載の薄膜トランジスタアレイ。
  6. 　平面視で、前記半導体パターンの縁が、前記ドレイン電極およびそれを囲むソース電極のさや形状の開口部先端付近と交差している、請求項１～５のいずれかに記載の薄膜トランジスタアレイ。
  7. 　平面視で、前記保護層が、前記ソース配線の延伸方向に沿った方向に複数の薄膜トランジスタに渡って連続したストライプ形状である、請求項１～６のいずれかに記載の薄膜トランジスタアレイ。
  8. 　平面視で、前記ゲート電極が、長方形でなく、前記ソース電極の曲線状に沿った、曲線状または多角形状である、請求項３～７のいずれかに記載の薄膜トランジスタアレイ。
  9. 　さらに、前記画素電極上に穴を有する層間絶縁膜と、前記層間絶縁膜の穴を通じて前記画素電極に接続された上部画素電極とを有する、請求項１～８のいずれかに記載の薄膜トランジスタアレイ。
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