WO2014136510A1 - パワーモジュール - Google Patents

Abstract

　パワーモジュール（１）は、Ｎ個のスイッチ素子対（３１，３２，３３）を含む電力変換部（３０）と、制御回路（１０）とを備える。制御回路（１０）は、Ｎ個のスイッチ素子対（３１，３２，３３）にそれぞれ対応するＮ個の指令信号（Ｕｉｎ，Ｖｉｎ，Ｗｉｎ）および共通のイネーブル信号（ＥＮ）を受ける。制御回路（１０）は、イネーブル信号（ＥＮ）がネゲートされているとき、電力変換部（３０）を構成する全スイッチ素子をオフする全オフ制御を行い、イネーブル信号（ＥＮ）がアサートされているとき、各スイッチ素子対に対して、対応の指令信号の１周期ごとに通常制御、デッドタイム付加制御、およびデッドタイム補償制御を行うように構成されている。

Description

パワーモジュール

　この発明は、パワーモジュールに関し、たとえば、直流－交流変換機能または交流－直流変換機能を備えたパワーモジュールに好適に用いられるものである。

　インバータおよびコンバータに用いられるパワーモジュール（ＩＰＭ：Intelligent　Power　Module）では、小型化のために入力信号数を削減することが望ましい。

　特開２００１－３２７１７１号公報（特許文献１）に記載された三相ＰＷＭ（Pulse　Width　Modulation）インバータでは、Ｕ相、Ｖ相、およびＷ相用の３個のＰＷＭ信号と、全てのパワー素子をオフするためのオフ信号とが入力される。内部の信号発生回路は、３個のＰＷＭ信号に基づいて、３個の位相反転されたＰＷＭ反転信号を生成する。これらのＰＷＭ信号およびＰＷＭ反転信号によって全６個のパワー素子のスイッチングが制御される。この文献のインバータでは、さらに、入力されたＰＷＭ信号とオン期間と、該ＰＷＭ信号に対応するＰＷＭ反転信号のオン期間とが重畳しないようにデッドタイムを生成するための回路が設けられている。

特開２００１－３２７１７１号公報 特開平１０－３０４６７５号公報

　ＰＷＭ信号にデッドタイムを設けた場合には、本来制御しようとしていた出力電流波形からずれが生じることになる。このデッドタイムに起因した出力電圧波形の歪みを補償するためのデッドタイム補償技術は従来から知られている（たとえば、特開平１０－３０４６７５号公報（特許文献２）参照）。しかしながら、上記の特開２００１－３２７１７１号公報（特許文献１）には、このデッドタイム補償機能をパワーモジュールに具体的にどのように組み込むかについて開示されていない。

　この発明の主たる目的は、入力信号数を削減するとともに、デッドタイムの付加に伴う出力電圧歪みを補償することが可能なパワーモジュールを提供することである。

　一実施の形態に従うパワーモジュールは、電力変換部と制御回路とを備える。電力変換部は、直列接続された第１および第２のスイッチ素子によって各々が構成されるＮ個のスイッチ素子対および各第１および第２のスイッチ素子とそれぞれ逆並列に接続される複数のダイオードを含む。制御回路は、Ｎ個のスイッチ素子対にそれぞれ対応するＮ個の指令信号および共通のイネーブル信号を受ける。制御回路は、イネーブル信号がネゲートされているとき、各第１および第２のスイッチ素子を全てオフする全オフ制御を行い、イネーブル信号がアサートされているとき、各スイッチ素子対に対して、対応の指令信号の１周期ごとに通常制御、デッドタイム付加制御、およびデッドタイム補償制御を行うように構成されている。制御回路は、デッドタイム付加制御では、所定のデッドタイムの間、第１および第２のスイッチ素子をオフする。制御回路は、デッドタイム付加制御の後、対応の指令信号の論理値に応じて第１および第２のスイッチ素子の一方をオンし、他方をオフする通常制御を行う。制御回路は、対応の指令信号の論理値が切替わったとき、論理値の変化の方向ならびに第１および第２のスイッチ素子の接続ノードから出力される負荷電流の極性に応じて、通常制御からデッドタイム付加制御に移行するか、または直前の通常制御の状態を維持するデッドタイム補償制御に移行する。制御回路は、デッドタイム補償制御の後、デッドタイム付加制御を実行する。

　上記の実施の形態のパワーモジュールによれば、入力信号数を削減するとともにデッドタイムの付加に起因した出力電圧歪みを補償することができる。

実施の形態１によるパワーモジュールの構成を示すブロック図である。 図１の電力変換部の詳細な構成を示す回路図である。 図１のロジック回路部の詳細な構成の一例を示すブロック図である。 Ｕ相負荷電流が正の場合において図３のＵ相制御部の動作を示すタイミング図である。 Ｕ相負荷電流が負の場合において図３のＵ相制御部の動作を示すタイミング図である。 実施の形態２によるパワーモジュールにおいて、ロジック回路部の構成を示すブロック図である。 実施の形態２によるパワーモジュールにおいて、対応する指令信号および負荷電流の方向に応じた各制御部の出力操作を表形式で示す図である。 実施の形態２によるパワーモジュールにおいて、各制御部の動作を示す状態遷移図である。 実施の形態２によるパワーモジュールにおいて、負荷電流とデッドタイム補償量との関係を示す図である。 実施の形態２のパワーモジュールの問題点について説明するための図である。 実施の形態３によるパワーモジュールにおいて、対応する指令信号および負荷電流の方向に応じた各制御部の出力操作を表形式で示す図である。 実施の形態３によるパワーモジュールにおいて、各制御部の動作を示す状態遷移図である。 実施の形態３によるパワーモジュールにおいて、負荷電流とデッドタイム補償量との関係を示す図である。 実施の形態４によるパワーモジュールにおいて、対応する指令信号および負荷電流の方向に応じた各制御部の出力操作を表形式で示す図である。 実施の形態４によるパワーモジュールにおいて、各制御部の動作を示す状態遷移図である。 実施の形態４によるパワーモジュールにおいて、負荷電流とデッドタイム補償量との関係を示す図である。 実施の形態５によるパワーモジュールにおいて、ロジック回路部の構成を示すブロック図である。 図１７のインプットイネーブラーの動作を示すタイミング図である（イネーブル信号の立ち上がりよりも指令信号の立ち上がりが遅い場合）。 図１７のインプットイネーブラーの動作を示すタイミング図である（イネーブル信号の立ち上がりよりも指令信号の立ち上がりが早い場合）。 図１７のインプットイネーブラーの構成の一例を示す回路図である。 実施の形態６によるパワーモジュールの構成を示すブロック図である。 実施の形態７によるパワーモジュールの構成を示すブロック図である。 実施の形態８によるパワーモジュールの構成を示すブロック図である。 図２３のパワーモジュールの使用方法の一例について説明するための図である。

　以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

　＜実施の形態１＞
　［パワーモジュールの全体構成］
　図１は、実施の形態１によるパワーモジュールの構成を示すブロック図である。図１では、パワーモジュールの例として三相インバータの場合が示されている。

　図１を参照して、パワーモジュール１は、電力変換部３０と、ロジック回路部１０（制御回路部とも称する）と、絶縁回路部２０と、駆動回路部２１と、電流検出部２２とを含む。

　さらに、パワーモジュール１は、Ｕ相指令信号Ｕｉｎ、Ｖ相指令信号Ｖｉｎ、およびＷ相指令信号Ｗｉｎが外部からそれぞれ入力される端子（Ｕｉｎ端子、Ｖｉｎ端子、およびＷｉｎ端子とも称する）と、全オフ信号ＡＬＬＯＦＦ（イネーブル信号ＥＮとも称する）が外部から入力される端子（ＥＮ端子とも称する）とを含む。パワーモジュール１は、さらに、高電位側の電源端子ＨＶと、低電位側の電源端子ＬＶと、Ｕ相負荷電流ＩＵ、Ｖ相負荷電流ＩＶ、およびＷ相負荷電流ＩＷをそれぞれ出力するための出力端子Ｕｏｕｔ，Ｖｏｕｔ，Ｗｏｕｔとを含む。

　図２は、図１の電力変換部の詳細な構成を示す回路図である。電力変換部３０は、電源端子ＨＶ，ＬＶから入力された直流電圧を三相の交流電圧に変換する。

　図２を参照して、電力変換部３０は、互いに並列接続されたＮ個（Ｎ＝３）のスイッチ素子対３１，３２，３３と、各スイッチ素子対を構成するスイッチ素子に逆並列に個別に接続された複数のダイオードとを含む。ここで、逆並列とは、ダイオードが対応のスイッチ素子と並列かつ逆バイアス方向になるように、すなわち、ダイオードのカソードが高電位側に接続され、ダイオードのアノードが低電位側に接続されることを意味する。

　具体的に、スイッチ素子対３１は、電源端子ＨＶ，ＬＶ間に直列接続された第１のスイッチ素子（高電位側スイッチ素子または上アーム側スイッチ素子とも称する）３１Ｐと、第２のスイッチ素子（低電位側スイッチ素子または下アーム側スイッチ素子とも称する）３１Ｎとを含む。スイッチ素子３１Ｐ，３１Ｎの接続ノードＮＵからＵ相の負荷電流ＩＵが出力される。スイッチ素子３１Ｐ，３１Ｎの制御電極には、制御信号ＵＰ，ＵＮがそれぞれ入力される。スイッチ素子３１Ｐ，３１Ｎは、制御信号ＵＰ，ＵＮの論理値に応じてオンまたはオフに切替わる。さらに、スイッチ素子３１Ｐ，３１Ｎとそれぞれ逆並列にダイオード３４Ｐ，３４Ｎが接続されている。対応のスイッチ素子がオフのときダイオードに還流電流が流れる。

　同様に、スイッチ素子対３２は、電源端子ＨＶ，ＬＶ間に直列接続されたスイッチ素子３２Ｐ，３２Ｎを含む。スイッチ素子３２Ｐ，３２Ｎの接続ノードＮＶからＶ相の負荷電流ＩＶが出力される。スイッチ素子３２Ｐ，３２Ｎの制御電極には、Ｖ相の制御信号ＶＰ，ＶＮがそれぞれ入力される。スイッチ素子３２Ｐ，３２Ｎには、それぞれ逆並列にダイオード３５Ｐ，３５Ｎが接続されている。

　同様に、スイッチ素子対３３は、電源端子ＨＶ，ＬＶ間に直列接続されたスイッチ素子３３Ｐ，３３Ｎを含む。スイッチ素子３３Ｐ，３３Ｎの接続ノードＮＷからＷ相の負荷電流ＩＷが出力される。スイッチ素子３３Ｐ，３３Ｎの制御電極には、Ｗ相の制御信号ＷＰ，ＷＮがそれぞれ入力される。スイッチ素子３３Ｐ，３３Ｎには、それぞれ逆並列にダイオード３６Ｐ，３６Ｎが接続されている。

　各スイッチ素子は、対応の制御信号がアサート（assert）されているときにオンし、ネゲート（negate）されているときにオフするものとする。図２において、各スイッチ素子としてＮＰＮ型のバイポーラトランジスタの例が示されているが、これに代えて、パワーＭＯＳ（Metal　Oxide　Semiconductor）トランジスタまたはＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）などであってもよい。

　上記の負荷電流の極性に関して、この明細書では、電力変換部３０から流出する電流方向を正とし、電力変換部３０に流入する電流方向を負とする。

　再び図１を参照して、ロジック回路部１０は、各相の指令信号Ｕｉｎ，Ｖｉｎ，Ｗｉｎ、イネーブル信号ＥＮ、および負荷電流ＩＵ，ＩＶ，ＩＷの極性の情報に基づいて、各スイッチ素子のスイッチングを制御する制御信号ＵＰ，ＵＮ，ＶＰ，ＶＮ，ＷＰ，ＷＮを生成する。ロジック回路部１０の詳細な構成および動作は、図３～図５を参照して後述する。

　ロジック回路部１０から出力された制御信号ＵＰ，ＵＮ，ＶＰ，ＶＮ，ＷＰ，ＷＮは、入出力分離のための絶縁回路部２０を通過した後、駆動回路部２１によって増幅される。増幅後の制御信号ＵＰ，ＵＮ，ＶＰ，ＶＮ，ＷＰ，ＷＮは、スイッチ素子３１Ｐ，３１Ｎ，３２Ｐ，３２Ｎ，３３Ｐ，３３Ｎの制御電極にそれぞれ入力される。

　電流検出部２２は、各負荷電流の極性を含む情報を検出するために設けられ、Ｕ相負荷電流ＩＵを検出する検出器２２Ｕ、Ｖ相負荷電流ＩＶを検出する検出器２２Ｖ、およびＷ相負荷電流ＩＷを検出する検出器２２Ｗを含む。キルヒホッフの電流則によって３相の負荷電流の合計は０になるので、３相のうちいずれか２相に検出器を設け、検出した２相の負荷電流から残りの１相の負荷電流を算出するようにしてもよい。

　なお、電流検出部２２をパワーモジュール１の外部に設け、パワーモジュール１は、外部に設けられた電流検出部２２から３相の負荷電流ＩＵ，ＩＶ，ＩＷ（もしくは、そのうちのいずれか２相の負荷電流）に関する情報を取得するようにしてもよい。

　［ロジック回路部の構成］
　図３は、図１のロジック回路部１０の詳細な構成の一例を示すブロック図である。図３を参照して、ロジック回路部１０Ａは、信号振分け回路部１１と、全オフ回路部１２と、デッドタイム（Ｔｄ）補償回路部１３と、デッドタイム（Ｔｄ）付加回路部１４とを含む。

　信号振分け回路部１１は、Ｎ個（Ｎ＝３）の指令信号Ｕｉｎ，Ｖｉｎ，Ｗｉｎにそれぞれ同期した（すなわち、対応の指令信号と同位相の）Ｎ個（Ｎ＝３）の高電位側スイッチ素子用の制御信号ＵＰ，ＶＰ，ＷＰと、Ｎ個（Ｎ＝３）の指令信号Ｕｉｎ，Ｖｉｎ，Ｗｉｎの位相をそれぞれ反転させた低電位側スイッチ素子用の制御信号ＵＮ，ＶＮ，ＷＮとを生成する。なお、本実施の形態の場合とは逆に、制御信号ＵＰ，ＶＰ，ＶＮを、指令信号Ｕｉｎ，Ｖｉｎ，Ｗｉｎを反転させた信号とし、制御信号ＵＮ，ＶＮ，ＷＮを、指令信号Ｕｉｎ，Ｖｉｎ，Ｗｉｎに同期した信号としてもよい。

　全オフ回路部１２は、全オフ信号がアサートされているとき（すなわち、イネーブル信号ＥＮがネゲートされているとき）、指令信号Ｕｉｎ，Ｖｉｎ，Ｗｉｎの論理値によらず、信号振分け回路部１１によって生成された全ての制御信号ＵＰ，ＵＮ，ＶＰ，ＶＮ，ＷＰ，ＷＮをネゲートする。これによって、図１の電力変換部３０を構成する全てのスイッチ素子３１Ｐ，３１Ｎ，３２Ｐ，３２Ｎ，３３Ｐ，３３Ｎはオフ状態になる。

　デッドタイム付加回路部１４は、信号振分け回路部１１によって生成された制御信号ＵＰ，ＵＮ，ＶＰ，ＶＮ，ＷＰ，ＷＮの各々について、ネゲートからアサートへの切替わりを所定のデッドタイムＴｄだけ遅延させる。この結果、Ｕ相、Ｖ相、およびＷ相の各相について、論理値が切替わるときに高電位側のスイッチ素子と低電位側のスイッチ素子とが共にオフになるデッドタイム期間が生じる。これによって、信号遅延に起因して生じる短絡状態（高電位側および低電位側のスイッチ素子が共にオンする状態）を確実に防止することができる。

　なお、デッドタイムＴｄの設定値は、パワーモジュールの外部から与えてもよいし、パワーモジュール内部に設けられたレジスタから与えられるようにしてもよい。デッドタイムＴｄの値は、短絡状態を確実に防止するために、たとえば１μ秒に設定される。

　デッドタイムを設けることによって、各制御信号のアサート期間が指令信号のアサート期間に比べて短縮されるので、電力変換部３０の出力電圧に歪みが生じる。この出力電圧の歪みを抑制するためにデッドタイム補償回路部１３が設けられている。

　デッドタイム補償回路部１３は、Ｕ相指令信号の論理値が切替わるとき、その変化の方向ならびにＵ相負荷電流ＩＵの極性に応じて、信号振分け回路部１１によって生成されたＵ相制御信号ＵＰ，ＵＮの一方のアサート期間を延長し、他方のネゲート期間を延長する。この結果、各制御信号ＵＰ，ＵＮの切替わりのタイミングが、Ｕ相指令信号の立上がりおよび立下りのいずれか一方で遅延する。

　具体的には、デッドタイム補償回路部１３は、Ｕ相負荷電流ＩＵが正の場合、高電位側のスイッチ素子３１Ｐに供給されるＵ相制御信号ＵＰのアサート期間を延長し、Ｕ相負荷電流ＩＵが負の場合、低電位側のスイッチ素子３１Ｎに供給されるＵ相制御信号ＵＮのアサート期間を延長する。延長期間はデッドタイム期間に等しい。なお、延長期間をデッドタイム期間よりも少し短く設定しても概ねデッドタイム補償の効果は得られる。

　Ｖ相、Ｗ相の場合もＵ相の場合と同様である。すなわち、デッドタイム補償回路部１３は、Ｖ相負荷電流ＩＶが正の場合、高電位側のＶ相制御信号ＶＰのアサート期間を延長し、Ｖ相負荷電流ＩＶが負の場合、低電位側のＶ相制御信号ＶＮのアサート期間を延長する。デッドタイム補償回路部１３は、Ｗ相負荷電流ＩＷが正の場合、高電位側のＷ相制御信号ＷＰのアサート期間を延長し、Ｗ相負荷電流ＩＷが負の場合、低電位側のＷ相制御信号ＷＮのアサート期間を延長する。デッドタイム補償回路部１３のより詳しい動作は、図４および図５を参照して後述する。

　図１のロジック回路部１０から、全オフ回路部１２、デッドタイム補償回路部１３、およびデッドタイム付加回路部１４を通過した後の制御信号ＵＰ，ＵＮ，ＶＰ，ＶＮ，ＷＰ，ＷＮが出力される。図３ではデッドタイム補償回路部１３がデッドタイム付加回路部１４の前段に配置されているが、その順序を逆にしても構わない。図３では全オフ回路部１２が信号振分け回路部１１の後段に配置されているが、全オフ回路部１２は、デッドタイム補償回路部１３の後段に配置してもよいし、デッドタイム付加回路部１４の後段に配置してもよい。

　なお、Ｕ相、Ｖ相、Ｗ相の各相の信号処理は互いに独立しているので、ロジック回路部１０Ａの構成を、Ｕ相制御部１５Ｕ、Ｖ相制御部１５Ｖ、およびＷ相制御部１５Ｗを含む構成であるとみなすことができる。この場合、Ｕ相制御部１５Ｕは、Ｕ相指令信号Ｕｉｎ、イネーブル信号ＥＮ、およびＵ相負荷電流ＩＵの極性に関する情報に基づいて、Ｕ相制御信号ＵＰ，ＵＮを生成する。Ｖ相制御部１５Ｖは、Ｖ相指令信号Ｖｉｎ、イネーブル信号ＥＮ、およびＶ相負荷電流ＩＶの極性に関する情報に基づいて、Ｖ相制御信号ＶＰ，ＶＮを生成する。Ｗ相制御部１５Ｗは、Ｗ相指令信号Ｗｉｎ、イネーブル信号ＥＮ、およびＷ相負荷電流ＩＷの極性に関する情報に基づいて、Ｗ相制御信号ＷＰ，ＷＮを生成する。

　［ロジック回路部の動作］
　次に、図３のロジック回路部１０Ａの動作、特にデッドタイム補償回路部１３およびデッドタイム付加回路部１４の動作について図４、図５のタイミング図を参照して具体的に説明する。図４、図５では、Ｕ相の信号処理（図３のＵ相制御部１５Ｕの動作）について説明しているが、Ｖ相およびＷ相の場合も同様である。

　（１）　Ｕ相負荷電流ＩＵが正の場合
　図４は、Ｕ相負荷電流が正の場合において図３のＵ相制御部の動作を示すタイミング図である。図４では、デッドタイム補償を行わない場合の動作と、デッドタイム補償を行う場合の動作とが対比して示されている。

　（１－１）　デッドタイム補償を行わない場合
　時刻ｔ１より以前では、指令信号ＵｉｎがＬレベルである。このとき、図２の高電位側のスイッチ素子３１Ｐに供給する制御信号ＵＰはＬレベル（ネゲート）であり、低電位側のスイッチ素子３１Ｎに供給する制御信号ＵＮはＨレベル（アサート）である。これによって、スイッチ素子３１Ｐはオフ状態となり、スイッチ素子３１Ｎはオン状態となる。

　時刻ｔ１に指令信号ＵｉｎがＬレベルからＨレベルに切替わると、制御信号ＵＮは直ちにＬレベル（ネゲート）に変化するが、制御信号ＵＰは時刻ｔ２になってからＨレベル（アサート）に変化する。時刻ｔ１からｔ２までのデッドタイムＴｄの間、スイッチ素子３１Ｐ，３１Ｎは共にオフ状態となるデッドタイム付加制御が行われる。

　時刻ｔ２から時刻ｔ４までは、Ｈレベルの指令信号Ｕｉｎに応答して、制御信号ＵＰはＨレベル（アサート）を維持し、制御信号ＵＮはＬレベル（ネゲート）を維持する。これによって、高電位側のスイッチ素子３１Ｐはオン状態となり、低電位側のスイッチ素子３１Ｎはオフ状態となる通常制御が行われる。

　時刻ｔ４に指令信号ＵｉｎがＨレベルからＬレベルに切替わると、制御信号ＵＰは直ちにＬレベル（ネゲート）に変化するが、制御信号ＵＮは時刻ｔ５になってからＨレベル（アサート）に変化する。時刻ｔ４からｔ５までのデッドタイムＴｄの間、スイッチ素子３１Ｐ，３１Ｎは共にオフ状態となるデッドタイム付加制御が行われる。

　時刻ｔ５から時刻ｔ７までは、Ｌレベルの指令信号Ｕｉｎに応答して、制御信号ＵＰはＬレベル（ネゲート）を維持し、制御信号ＵＮはＨレベル（アサート）を維持する。これによって、高電位側のスイッチ素子３１Ｐはオフ状態になり、低電位側のスイッチ素子３１Ｎはオン状態になる通常制御が行われる。

　時刻ｔ７に指令信号Ｕｉｎが再びＬレベルからＨレベルに切替わると、制御信号ＵＮは直ちにＬレベル（ネゲート）に変化するが、制御信号ＵＰは時刻ｔ８になってからＨレベル（アサート）に変化する。時刻ｔ７からｔ８までのデッドタイムＴｄの間、スイッチ素子３１Ｐ，３１Ｎは共にオフ状態となるデッドタイム付加制御が行われる。

　次に、図２の電力変換部３０のＵ相出力端子Ｕｏｕｔの出力電圧（すなわち、スイッチ素子対３１の接続ノードＮＵの電位）の変化について説明する。ここで、図２の高電位側の電源端子ＨＶにＥｄ／２の電位が印加され、低電位側の電源端子ＬＶに－Ｅｄ／２の電位が印加されているとする。

　時刻ｔ２からｔ４までおよび時刻ｔ８以降は、図２の高電位側のスイッチ素子３１Ｐがオンし、低電位側のスイッチ素子３１Ｎがオフしているので、Ｕ相出力電圧はＥｄ／２に等しい。時刻ｔ１以前および時刻ｔ５からｔ７は、図２の高電位側のスイッチ素子３１Ｐがオフし、低電位側のスイッチ素子３１Ｎがオンしているので、Ｕ相出力電圧は－Ｅｄ／２に等しい。

　一方、デッドタイム期間中（時刻ｔ１からｔ２まで、時刻ｔ４からｔ５まで、および時刻ｔ７からｔ８まで）は、負荷電流ＩＵが正であるので、図２の低電位側のダイオード３４Ｎが導通する。この結果、Ｕ相出力電圧は－Ｅｄ／２に等しい。したがって、Ｕ相指令信号Ｕｉｎと比較すると、指令信号Ｕｉｎの１周期あたり、Ｕ相出力電圧がハイレベルになる時間がデッドタイム分減少し、ローレベルになる時間がデッドタイム分増加することになり、出力電圧に歪みが生じる。

　（１－２）　デッドタイム補償を行う場合
　デッドタイム補償回路部１３は、負荷電流ＩＵが正の場合、図２の高電位側のスイッチ素子３１Ｐのオン時間をデッドタイム分延長する。具体的には、デッドタイム補償回路部１３は、Ｕ相指令信号Ｕｉｎが立ち下がるとき（時刻ｔ４）、高電位側の制御信号ＵＰの立下りを時刻ｔ５まで遅延させる（これに伴い、低電位側の制御信号ＵＮのネゲート期間も延長する）。すなわち、デッドタイム補償制御が行われる時刻ｔ４から時刻ｔ５では、直前の通常制御（時刻ｔ２からｔ４まで）における制御信号ＵＮ，ＵＰの論理値が維持される。この論理値を維持する維持時間はデッドタイムＴｄに等しい。デッドタイム補償制御の終了後（時刻ｔ５）、デッドタイム付加制御（時刻ｔ５からｔ６まで）に移行する。その他の時間帯の制御は、デッドタイム補償を行なわない場合と同じであるので説明を繰り返さない。

　（２）　Ｕ相負荷電流ＩＵが負の場合
　図５は、Ｕ相負荷電流が負の場合において図３のＵ相制御部の動作を示すタイミング図である。図５では、デッドタイム補償を行わない場合の動作と、デッドタイム補償を行う場合の動作とが対比して示されている。

　（２－１）　デッドタイム補償を行なわない場合
　デッドタイム補償を行わない場合の制御信号ＵＰ，ＵＮの波形は、図４で説明した負荷電流ＩＵが正の場合と同じであるので、説明を繰り返さない。

　一方、Ｕ相出力電圧については、デッドタイム期間中（時刻ｔ１からｔ２まで、時刻ｔ４からｔ５まで、および時刻ｔ７からｔ８まで）の波形が、図４の場合の波形と異なる。図５の場合、負荷電流ＩＵが負であるので、デッドタイム期間中には図２の高電位側のダイオード３４Ｐが導通する。この結果、Ｕ相出力電圧はＥｄ／２に等しい。したがって、Ｕ相指令信号Ｕｉｎと比較すると、１周期あたり、Ｕ相出力電圧がハイレベルになる時間がデッドタイム分増加し、ローレベルになる時間がデッドタイム分減少することなり、出力電圧に歪みが生じる。

　（２－２）　デッドタイム補償を行う場合
　デッドタイム補償回路部１３は、負荷電流ＩＵが負の場合、図２の低電位側のスイッチ素子３１Ｎのオン時間をデッドタイム分延長する。具体的には、デッドタイム補償回路部１３は、Ｕ相指令信号Ｕｉｎが立ち上がるとき（時刻ｔ１，ｔ７）、低電位側の制御信号ＵＮの立下りを時刻ｔ２，ｔ８までそれぞれ遅延させる（これに伴い、高電位側の制御信号ＵＰのネゲート期間も延長する）。すなわち、デッドタイム補償制御が行われる時刻ｔ１から時刻ｔ２までおよび時刻ｔ７からｔ８までは、直前の通常制御（時刻ｔ１以前、時刻ｔ５からｔ７まで）における制御信号ＵＮ，ＵＰの論理値が維持される。この論理値を維持する維持時間はデッドタイムＴｄに等しい。デッドタイム補償制御の終了後（時刻ｔ２，ｔ８）、デッドタイム付加制御（時刻ｔ２からｔ３まで、時刻ｔ８から時刻ｔ９まで）に移行する。その他の時間帯の制御は、デッドタイム補償を行なわない場合と同じである。

　［効果］
　以上のとおり実施の形態１のパワーモジュールによれば、入力信号数を削減するとともにデッドタイムの付加に起因した出力電圧歪みを補償することができる。

　＜実施の形態２＞
　図６は、実施の形態２によるパワーモジュールにおいて、ロジック回路部の構成を示すブロック図である。図６を参照して、ロジック回路部１０Ｂは、図２のＮ個（Ｎ＝３）のスイッチ素子対３１，３２，３３にそれぞれ対応するＮ個（Ｎ＝３）の制御部（Ｕ相制御部１５Ｕ、Ｖ相制御部１５Ｖ、およびＷ相制御部１５Ｗ）を含む。

　実施の形態２では、これらの制御部１５Ｕ，１５Ｖ，１５Ｗが状態機械として構成される。すなわち、各制御部は、４つの内部状態を有し、対応の指令信号（Ｕｉｎ，Ｖｉｎ，Ｗｉｎ）、共通のイネーブル信号ＥＮ、および対応の負荷電流（ＩＵ，ＩＶ，ＩＷ）の極性に応じて内部状態間を遷移し、内部状態に応じて対応のスイッチ素子対（３１，３２，３３）に制御信号を出力する。各制御部は、４つの内部状態において、それぞれ実施の形態１で説明した通常制御、デッドタイム補償制御、デッドタイム付加制御、および全オフ制御を行う。

　図７は、実施の形態２によるパワーモジュールにおいて、対応する指令信号および負荷電流の方向に応じた各制御部の出力操作を表形式で示す図である。

　（１）　イネーブル信号がアサートされている（ＯＮ）場合
　対応の指令信号の立上がりエッジ（↑）（すなわち、対応の指令信号が低電位（Ｎ）から高電位（Ｐ）に変化し）かつ対応の負荷電流が正のとき、各制御部はデッドタイムＴｄ付加制御を行う。

　対応の指令信号の立上がりエッジ（↑）かつ対応の負荷電流が負のとき、各制御部は、低電位側（Ｎ側）のスイッチ素子のオン状態を延長する（同時に高電位側（Ｐ側）のスイッチ素子のオフ状態も延長される）デッドタイム補償制御を行う。デッドタイム補償制御の後、デッドタイム付加制御に移行する。

　対応の指令信号の立下がりエッジ（↓）（すなわち、対応の指令信号が高電位（Ｐ）から低電位（Ｎ）に変化し）かつ対応の負荷電流が正のとき、各制御部は、高電位側（Ｐ側）のスイッチ素子のオン状態を延長する（同時に低電位側（Ｎ側）のスイッチ素子のオフ状態も延長される）デッドタイム補償制御を行う。デッドタイム補償制御の後、デッドタイム付加制御に移行する。

　対応の指令信号の立下がりエッジ（↓）かつ負荷電流が負のとき、各制御部はデッドタイム付加制御を行う。

　各制御部は、デッドタイム付加制御の後に、対応の指令信号の論理値に応じて、対応の高電位側および低電位側のスイッチ素子の一方をオンし、他方をオフする通常制御を行う。対応の負荷電流の方向（極性）は各制御部の出力に影響しない（図７において「＊」で表す）。

　（２）　イネーブル信号がネゲートされている（ＯＦＦ）場合
　各制御部は、対応の指令信号の論理値および対応の負荷電流の極性とは無関係に（図７において「＊」で表す）、対応のスイッチ素子を全てオフする全オフ制御を行う。

　図８は、実施の形態２によるパワーモジュールにおいて、各制御部の動作を示す状態遷移図である。図８において、「＆」はＡＮＤ演算を表し、「｜」はＯＲ演算を表す。

　図８を参照して、各制御部は、４つの内部状態ＳＴ１，ＳＴ２，ＳＴ３，ＳＡを有する。なお、図８では内部状態ＳＴ１，ＳＴ２，ＳＴ３を総称して内部状態ＳＢと記載している。各制御部は、イネーブル信号ＥＮがネゲートされているとき（ＥＮ＝０）、内部状態ＳＡに遷移し、全てのスイッチ素子をオフする全オフ制御を行う。各制御部は、イネーブル信号ＥＮがアサートされているとき（ＥＮ＝１）、対応の指令信号の１周期ごとに内部状態ＳＴ１，ＳＴ２，ＳＴ３を遷移する（正確には、半周期ごとに、内部状態ＳＴ１，ＳＴ３，ＳＴ１の順に遷移する場合と、内部状態ＳＴ１，ＳＴ２，ＳＴ３，ＳＴ１の順に遷移する場合とがある）。

　内部状態ＳＴ３において、各制御部は、対応の高電位側および低電位側の両方のスイッチ素子をオフするデッドタイム付加制御を行う。所定のデッドタイムＴｄが経過すると、内部状態ＳＴ３から内部状態ＳＴ１に遷移する。

　内部状態ＳＴ１において、各制御部は、対応の指令信号の論理値に応じて高電位側および低電位側のスイッチ素子の一方をオンし、他方をオフする通常制御を行う。

　対応の指令信号の論理値が切替わったとき、その論理値の変化の方向ならびに対応の負荷電流の極性に応じて、通常制御を行う内部状態ＳＴ１からデッドタイム付加制御を行う内部状態ＳＴ３に遷移するか、または直前の通常制御の状態を維持するデッドタイム補償制御を行う内部状態ＳＴ２に遷移する。

　具体的には、各制御部は、以下の第１の条件または第２の条件が満たされている場合に、内部状態ＳＴ１から内部状態ＳＴ２に移行し、第１および第２の条件のいずれも満たされていない場合に、内部状態ＳＴ１から内部状態ＳＴ３に移行する。第１の条件は、直前の通常制御（内部状態ＳＴ１）において高電位側のスイッチ素子がオンであるとともに対応の負荷電流が正の場合である。言い換えると、第１の条件は、対応の指令信号の立下がりエッジ（↓）かつ対応の負荷電流が正の場合である。第２の条件は、直前の通常制御において低電位側のスイッチ素子がオンであるとともに対応の負荷電流が負である場合である。言い換えると、第２の条件は、対応の指令信号の立上がりエッジ（↑）かつ対応の負荷電流が負の場合である。

　内部状態ＳＴ２において、直前の通常制御におけるスイッチ素子の状態を維持する維持時間が経過すると、内部状態ＳＴ３に移行する。実施の形態２の場合、維持時間はデッドタイムＴｄの期間に等しく設定される。なお、上記維持時間はデッドタイムＴｄの期間よりも少し短く設定しても概ね発明の効果は得られる。

　図９は、実施の形態２によるパワーモジュールにおいて、負荷電流とデッドタイム補償量との関係を示す図である。図９において、横軸には負荷電流が示され、縦軸にはデッドタイム補償量が示される。ここで、デッドタイム補償量とは、デッドタイム補償制御が行われる期間の長さ（前述の維持時間または延長時間）を意味する。ただし、高電位側のスイッチ素子のオン状態の延長時間を正で表し、低電位側のスイッチ素子のオン状態の延長時間を負で表す。図９に示すように、高電位側および低電位側のいずれのスイッチ素子の場合も、オン時間の延長時間はデッドタイムＴｄの期間に等しい。

　以上のとおり、実施の形態２のパワーモジュールによれば、実施の形態１の場合と同様に、入力信号数を削減するとともに制御信号へのデッドタイムの付加に起因した出力電圧歪みを補償することができる。さらには、ロジック回路部１０Ｂが状態機械によって構成されるので、実施の形態１の場合よりもロジック回路部の面積を削減することができる。

　＜実施の形態３＞
　図１０は、実施の形態２のパワーモジュールの問題点について説明するための図である。図１０では、制御信号がＰＷＭ（Pulse　Width　Modulation）信号の場合において、電力変換部からの出力電流波形（負荷電流波形）の一例が模式的に示される。図１０に示すように、ＰＷＭ制御の場合には、キャリア周波数で各スイッチ素子がオンおよびオフを繰り返すために、電流波形に細かな振動波形が重畳する。図１０において、電流Ｉ１および電流Ｉ２のポイントでは、いずれも指令信号Ｕｉｎの変化と同時に実際の出力電圧も即変化できるモードであるため、デッドタイム補償が不要となる。この場合、不要なデッドタイム補償を実施すると出力電流波形を歪ませてしまうという問題が生じる。

　実施の形態３のパワーモジュールは、上記の問題点を解決するために、各制御部は、対応の負荷電流の絶対値が所定の閾値未満の場合（「不感帯」と称する）には、デッドタイム補償制御を行わない。以下、図１１～図１３を参照して具体的に説明する。

　図１１は、実施の形態３によるパワーモジュールにおいて、対応する指令信号および負荷電流の方向に応じた各制御部の出力操作を表形式で示す図である。図７に示す表と異なる点は、不感帯が設けられている点である。図１１において、各制御部は、対応する負荷電流の絶対値が閾値未満の場合（不感帯）には、対応する指令信号の論理値の変化方向および負荷電流の極性によらず、デッドタイム補償制御を実行せずに、デッドタイム付加制御を行う。図１１のその他の点は、図７の場合と同じであるので説明を繰り返さない。

　図１２は、実施の形態３によるパワーモジュールにおいて、各制御部の動作を示す状態遷移図である。図１２の状態遷移図は、図８の状態遷移図と比べて、内部状態ＳＴ１から内部状態ＳＴ２またはＳＴ３に移行するための条件が異なる。

　図１２において、各制御部は、以下の第１の条件または第２の条件が満たされている場合に、内部状態ＳＴ１から内部状態ＳＴ２に移行し、第１および第２の条件のいずれも満たされていない場合に、内部状態ＳＴ１から内部状態ＳＴ３に移行する。第１の条件は、直前の通常制御において高電位側のスイッチ素子がオン（対応の指令信号の立下がりエッジ（↓））であるとともに、対応の負荷電流が正かつ所定の閾値以上の場合である。第２の条件は、直前の通常制御において低電位側のスイッチ素子がオン（対応の指令信号の立上がりエッジ（↑））であるともに、対応の負荷電流が負かつ閾値以上の場合である。図１２のその他の点は、図８の場合と同じであるので説明を繰り返さない。

　図１３は、実施の形態３によるパワーモジュールにおいて、負荷電流とデッドタイム補償量との関係を示す図である。図１３を参照して、実施の形態３のパワーモジュールにおいて、負荷電流の絶対値が閾値ｘ未満の場合には、デッドタイム補償量が０になる（デッドタイム補償制御が行われない）。これによって、電力変換部の出力電圧の歪みをより低減することができる。

　＜実施の形態４＞
　実施の形態４のパワーモジュールは、実施の形態３の場合と同様の問題を解決するために、デッドタイム補償制御が実行される期間（前述の維持時間または延長時間）を可変としたものである。以下、図１４～図１６を参照して具体的に説明する。

　図１４は、実施の形態４によるパワーモジュールにおいて、対応する指令信号および負荷電流の方向に応じた各制御部の出力操作を表形式で示す図である。図７に示す表と異なる点は、不感帯が設けられている点である。

　具体的に、図１４において、対応する指令信号の立上がりエッジ（↑）であるとともに、対応の負荷電流が負かつその絶対値が閾値未満（不感帯）の場合には、デッドタイム補償制御において直前の通常制御の状態を維持する維持時間（延長時間）が短縮される。維持時間は、対応の負荷電流の絶対値に比例するように設定される。対応する指令信号の立上がりエッジ（↑）であるとともに、対応の負荷電流が負かつその絶対値が閾値以上の場合には、デッドタイム補償制御における維持時間は、デッドタイムＴｄの期間に等しく設定される。

　さらに、図１４において、対応する指令信号の立下がりエッジ（↓）であるとともに、対応の負荷電流が正かつその絶対値が閾値未満（不感帯）の場合には、デッドタイム補償制御において直前の通常制御の状態を維持する維持時間（延長時間）が短縮される。維持時間は、対応の負荷電流の絶対値に比例するように設定される。対応する指令信号の立下がりエッジ（↓）であるとともに、対応の負荷電流が正かつその絶対値が閾値以上の場合には、デッドタイム補償制御における維持時間は、デッドタイムＴｄの期間に等しく設定される。図１１のその他の場合は、図７に示す場合と同様であるので説明を繰り返さない。

　図１５は、実施の形態４によるパワーモジュールにおいて、各制御部の動作を示す状態遷移図である。図８の状態遷移図とは、内部状態ＳＴ２から内部状態ＳＴ３に移行するための条件が異なる。図１５において、対応の負荷電流の絶対値が閾値以上の場合には、デッドタイムＴｄに等しく設定された維持時間（延長時間）Ｔｅが経過すると、内部状態ＳＴ２から内部状態ＳＴ３に移行する。対応の負荷電流の絶対値が閾値未満の場合には、デッドタイムＴｄ未満に設定された維持時間Ｔｅが経過すると内部状態ＳＴ２から内部状態ＳＴ３に移行する。維持時間Ｔｅは、対応の負荷電流の絶対値に比例するように設定される。図１５のその他の点は図８の場合と同じであるので、説明を繰り返さない。

　図１６は、実施の形態４によるパワーモジュールにおいて、負荷電流とデッドタイム補償量との関係を示す図である。図１６を参照して、実施の形態４のパワーモジュールにおいて、負荷電流の絶対値が閾値ｘ未満の場合には、デッドタイム補償量が負荷電流に比例して変化する。この結果、電力変換部の出力電圧の歪みをより低減することができる。

　＜実施の形態５＞
　［ロジック回路部の構成］
　図１７は、実施の形態５によるパワーモジュールにおいて、ロジック回路部の構成を示すブロック図である。

　図１７を参照して、ロジック回路部１０Ｃは、図２のＮ個（Ｎ＝３）のスイッチ素子対３１，３２，３３にそれぞれ対応するＮ個（Ｎ＝３）の制御部１５Ｕ，１５Ｖ，１５Ｗと、スイッチ素子対３１，３２，３３にそれぞれ対応するＮ個（Ｎ＝３）のインプットイネーブラー（Input　Enabler）（遅延器とも称する）４１Ｕ，４１Ｖ，４１Ｗとを含む。

　各インプットイネーブラー（４１Ｕ，４１Ｖ，４１Ｗ）は、対応の指令信号（Ｕｉｎ，Ｖｉｎ，Ｗｉｎ：Ｇｉと総称する）および全オフ信号ＡＬＬＯＦＦ（イネーブル信号ＥＮｉ）を受け、対応の指令信号Ｇｉの論理値が切替わるタイミングまで全オフ信号ＡＬＬＯＦＦがネゲート（イネーブル信号ＥＮｉがアサート）するタイミングを遅延させる。なお、インプットイネーブラー４１Ｕ，４１Ｖ，４１Ｗの前段にそれぞれノイズフィルタ４２Ｕ，４２Ｖ，４２Ｗを設けてもよい。

　各制御部（１５Ｕ，１５Ｖ，１５Ｗ）は、実施の形態１～４で説明したいずれの構成でもよく、対応の指令信号Ｇ、対応のインプットイネーブラー（４１Ｕ，４１Ｖ，４１Ｗ）よって遅延されたイネーブル信号ＥＮ、および対応の負荷電流の極性Ｉｄｉｒ［１：０］に応じて、対応のスイッチ素子対に出力する高電位側および低電位側の制御信号を生成する。

　図１７に示すように、各制御部（１５Ｕ，１５Ｖ，１５Ｗ）には、さらに、対応の負荷電流の方向Ｉｄｉｒ［１：０］、クロックとして用いるためのタイミング信号ＴＳ、およびデッドタイムの設定値Ｔｄ［５：０］が入力される。各インプットイネーブラー（４１Ｕ，４１Ｖ，４１Ｗ）にもタイミング信号ＴＳが入力される。Ｕ相、Ｖ相、Ｗ相の各相ごとに、ノイズフィルタ、インプットイネーブラー、および制御部によってロジック回路部（４０Ｕ，４０Ｖ，４０Ｗ）が構成される。

　［ロジック回路部の動作］
　以下、図１７のロジック回路部１０Ｃの動作について説明する。各相のロジック回路部（４０Ｕ，４０Ｖ，４０Ｗ）の動作は同様であるので、以下では、特に相を特定せずに説明する。

　図１８は、図１７のインプットイネーブラーの動作を示すタイミング図である（イネーブル信号の立ち上がりよりも指令信号の立ち上がりが遅い場合）。図１８では、インプットイネーブラーが設けられていない場合と設けられている場合とが対比して示されている。

　図１８を参照して、時刻ｔ１で入力イネーブル信号ＥＮｉがアサートされ、時刻ｔ１より後の時刻ｔ２で対応の入力指令信号Ｇｉの論理値が切替わる。インプットイネーブラーが設けられていない場合には、時刻ｔ１から時刻ｔ２の間では、低電位側の制御信号がアサートされることになるので、意図しない不適切な制御信号が対応のスイッチ素子対に供給されてしまう。

　一方、インプットイネーブラーが設けられている場合には、対応の指令信号の論理値が切替わる時刻ｔ２まで、出力イネーブル信号ＥＮｏがアサートするタイミングが遅延する。この結果、イネーブル信号ＥＮｏがアサートするタイミングと対応の指令信号Ｇｏの論理値が切替わるタイミングとがそろった状態で対応の制御部に入力されるので、上記の不都合が生じない。さらには、指令信号Ｕｉｎ，Ｖｉｎ，Ｗｉｎの論理値がいずれも“０”の状態で予め入力イネーブル信号ＥＮｉをアサートしておき、その後、任意のタイミングで指令信号Ｕｉｎ，Ｖｉｎ，Ｗｉｎを所望の論理値に切り替えるという使用法も可能である。

　図１９は、図１７のインプットイネーブラーの動作を示すタイミング図である（イネーブル信号の立ち上がりよりも対応の指令信号の立ち上がりが早い場合）。

　図１９を参照して、時刻ｔ１で対応の指令信号の論理値が切替わり、時刻ｔ１より後の時刻ｔ２でイネーブル信号ＥＮｉがアサートされる。インプットイネーブラーが設けられていない場合には、時刻ｔ１から時刻ｔ２の間では、所望のパルス幅よりもオン時間が減少する（指令欠け）。一方、インプットイネーブラーが設けられている場合には、対応の指令信号の論理値が切替わる時刻ｔ３まで出力イネーブル信号ＥＮｏがアサートするタイミングが遅延するので、上記の不都合が生じない。

　図２０は、図１７のインプットイネーブラーの構成の一例を示す回路図である。図２０を参照して、インプットイネーブラー４１は、Ｄラッチ回路５１，５２と、セレクタ５３と、ＡＮＤゲート５４，５５と、排他的論理和ゲート（ＸＯＲゲート）５６とを含む。

　イネーブル信号ＥＮｉは、セレクタ５３とＡＮＤゲート５４に入力される。対応の指令信号Ｇｉは、Ｄラッチ回路５１と、ＸＯＲゲート５６とに入力される。ＸＯＲゲート５６は、対応の指令信号ＧｉとＤラッチ回路５１の出力との排他的論理和をＡＮＤゲート５４に出力する。ＡＮＤゲート５４は、イネーブル信号ＥＮｉとＸＯＲゲート５６の出力とのＡＮＤ演算結果をセレクタ５３に出力する。セレクタ５３は、Ｄラッチ回路５２の出力が“１”の場合にイネーブル信号ＥＮｉを選択し、Ｄラッチ回路５２の出力が“０”の場合にＡＮＤゲート５４の出力を選択する。セレクタ５３は、選択結果をＤラッチ回路５２に出力する。Ｄラッチ回路５２の出力は、イネーブル信号ＥＮｏとして後段の制御部に出力されるとともに、ＡＮＤゲート５５に出力される。ＡＮＤゲート５５は、ラッチ回路５１の出力とラッチ回路５２の出力とのＡＮＤ演算結果を、指令信号Ｇｏとして後段の制御部に出力する。

　上記構成のインプットイネーブラー４１によれば、入力イネーブル信号ＥＮｉが“０”の間は、出力されるイネーブル信号ＥＮｏおよび指令信号Ｇｏがいずれも“０”である。入力イネーブル信号ＥＮｉが“１”になり、さらに、入力指令信号Ｇｉが“１”になると、Ｄラッチ回路５２の内部状態が“１”になり、この結果、出力イネーブル信号ＥＮｏが“１”になる。これにより、入力指令信号Ｇｉが指令信号Ｇｏとして後段の制御部に出力される。

　＜実施の形態６＞
　実施の形態６のパワーモジュール２は、図２の電力変換部３０を構成する２×Ｎ個（Ｎ＝３）のスイッチ素子３１Ｐ，３１Ｎ，３２Ｐ，３２Ｎ，３３Ｐ、３２Ｎのオンおよびオフをそれぞれ制御する制御信号ＵＰ，ＵＮ，ＶＰ，ＶＮ，ＷＰ，ＷＮを、パワーモジュール２の外部から直接入力することができる。すなわち、入力インターフェースとして、従来の２×Ｎ入力の場合（Legacy対応）と、入力信号数を削減したＮ＋１入力の両方の場合とに対応可能である。以下の説明では、スイッチ素子の制御信号ＵＰ，ＵＮ，ＶＰ，ＶＮ，ＷＰ，ＷＮを外部から直接入力するモードを第１の動作モードと称し、実施の形態１～５で説明したように指令信号Ｕｉｎ，Ｖｉｎ，Ｗｉｎとイネーブル信号ＥＮとを入力するモードを第２の動作モードと称する。

　図２１は、実施の形態６によるパワーモジュールの構成を示すブロック図である。図２１を参照して、パワーモジュール２は、ロジック回路部１０と、駆動回路部２１と、電力変換部３０と、選択回路部６０とを含む。さらに、パワーモジュール２は、第１の動作モード時に制御信号ＵＰ，ＵＮ，ＶＰ，ＶＮ，ＷＰ，ＷＮがそれぞれ入力される２×Ｎ個（Ｎ＝３）の制御信号端子（ＵＰｉｎ端子、ＵＮｉｎ端子、ＶＰｉｎ端子、ＶＮｉｎ端子、ＷＰｉｎ端子、ＷＮｉｎ端子とも称する）と、全オフ信号ＡＬＬＯＦＦを受ける端子（ＥＮ端子）と、動作モードを設定するためのモード信号ＩＮＰＵＴＳＥＬを受けるモード信号端子とを含む。

　ロジック回路部１０の構成は、図３、図６、図１７などで説明したロジック回路部１０Ａ，１０Ｂ，１０Ｃのいずれも構成でもよい。駆動回路部２１の構成は図１で説明したものと同様であり、電力変換部３０の構成は図２で説明したものと同様である。図２１では図示していないが、図１に示すように絶縁回路部２０および電流検出部２２がパワーモジュール２に設けられていてもよい。

　選択回路部６０は、モード信号ＩＮＰＵＴＳＥＬの論理レベル（ＨまたはＬ）に応じて、ＵＰｉｎ端子、ＵＮｉｎ端子、ＶＰｉｎ端子、ＶＮｉｎ端子、ＷＰｉｎ端子、ＷＮｉｎ端子から直接入力された制御信号と、ロジック回路部１０から出力された制御信号とのうちの一方を選択する。選択された制御信号ＵＰ，ＵＮ，ＶＰ，ＶＮ，ＷＰ，ＷＮが、駆動回路部２１を介して電力変換部３０に入力される。

　図２１の場合、第２の動作モードでは、ＵＰｉｎ端子、ＶＰｉｎ端子、およびＷＰｉｎ端子から、指令信号Ｕｉｎ，Ｖｉｎ，Ｗｉｎがそれぞれ入力される。より一般的には、２×Ｎ個（Ｎ＝３）の制御信号端子のうちいずれのＮ個の端子を、Ｎ個の指令信号Ｕｉｎ，Ｖｉｎ，Ｗｉｎが入力される端子として設定してもよい。

　＜実施の形態７＞
　図２２は、実施の形態７によるパワーモジュールの構成を示すブロック図である。図２２のパワーモジュール３は、全オフ信号ＡＬＬＯＦＦが入力されるＥＮ端子が設けられていない点で図２１のパワーモジュール２と異なる。図２２の場合には、全オフ信号ＡＬＬＯＦＦは、ＷＮｉｎ端子から入力される。より一般的には、２×Ｎ個（Ｎ＝３）の制御信号端子のうちいずれのＮ＋１個の端子を、Ｎ個の指令信号Ｕｉｎ，Ｖｉｎ，Ｗｉｎおよび全オフ信号ＡＬＬＯＦＦが入力される端子として設定してもよい。

　図２２のその他の点は図２１と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

　＜実施の形態８＞
　図２３は、実施の形態８によるパワーモジュールの構成を示すブロック図である。図２３のパワーモジュール４は全オフ回路６２をさらに含む点で図２１のパワーモジュール２と異なる。

　全オフ回路６２は、外部から入力された全オフ信号ＡＬＬＯＦＦ信号（イネーブル信号ＥＮ）を受ける。全オフ回路６２は、第１の動作モード時にイネーブル信号ＥＮがネゲートされているとき、２×Ｎ個（Ｎ＝３）の制御信号端子から直接入力された制御信号ＵＰ，ＵＮ，ＶＰ，ＶＮ，ＷＰ，ＷＮを全てネゲートすることによって電力変換部３０を構成する全てのスイッチ素子をオフする。

　図２４は、図２３のパワーモジュールの使用方法の一例について説明するための図である。図２４（Ａ）では比較のために、三相電力変換部用の制御信号ＵＰ，ＵＮ，ＶＰ，ＶＮ，ＷＰ，ＷＮが全て外部から入力される従来のパワーモジュール６７の例について示している。図２４（Ｂ）には、実施の形態８のパワーモジュール４を第１の動作モードで使用する場合の例について示している。

　図２４（Ａ）を参照して、ユーザコントローラ６５から出力された制御信号ＵＰ，ＵＮ，ＶＰ，ＶＮ，ＷＰ，ＷＮは、遮断回路６６を介して、パワーモジュール６７に設けられた制御信号端子にそれぞれ入力される。パワーモジュール６７には、エラー信号の出力端子６３が設けられており、出力されたエラー信号が異常停止信号など他の制御信号とともにＯＲゲート６４を介して遮断回路６６に入力される。遮断回路６６は、ＯＲゲート６４の出力がアサートされたとき、パワーモジュール６７に入力する制御信号ＵＰ，ＵＮ，ＶＰ，ＶＮ，ＷＰ，ＷＮを全てネゲートする。

　図２４（Ｂ）を参照して、実施の形態８のパワーモジュール４の場合には、ＯＲゲート６４の出力を、パワーモジュール４に設けられた全オフ信号ＡＬＬＯＦＦの入力端子（ＥＮ端子）に入力することできる。ＯＲゲート６４の出力がアサートされたときには、パワーモジュール４の内部に設けられた図２３の全オフ回路６２が全ての制御信号ＵＰ，ＵＮ，ＶＰ，ＶＮ，ＷＰ，ＷＮをネゲートする。このため、パワーモジュールの外部に遮断回路６６を設ける必要がなくなり、システム構成を簡略化することができる。

　＜変形例＞
　上記の各実施の形態では三相インバータを例に挙げて説明したが、単相インバータ（Ｎ＝２）の場合や、交流を直流に変換するコンバータの場合にも上記の技術を適用することができる。

　今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

　１，２，３，４　パワーモジュール、１０　ロジック回路部、１１　信号振分け回路部、１２　全オフ回路部、１３　デッドタイム補償回路部、１４　デッドタイム付加回路部、１５Ｕ，１５Ｖ，１５Ｗ　制御部、２０　絶縁回路部、２１　駆動回路部、２２　電流検出部、３０　電力変換部、３１，３２，３３　スイッチ素子対、３１Ｐ，３１Ｎ，３２Ｐ，３２Ｎ，３３Ｐ，３３Ｎ　スイッチ素子、３４Ｐ，３４Ｎ，３５Ｐ，３５Ｎ，３６Ｐ，３６Ｎ　ダイオード、４１，４１Ｕ，４１Ｖ，４１Ｗ　インプットイネーブラー、６０　選択回路部、６２　全オフ回路、ＨＶ，ＬＶ　電源端子、ＩＵ，ＩＶ，ＩＷ　負荷電流、ＳＡ，ＳＴ１，ＳＴ２，ＳＴ３　内部状態、ＵＰ，ＵＮ，ＶＰ，ＶＮ，ＷＰ，ＷＮ　制御信号、Ｕｉｎ，Ｖｉｎ，Ｗｉｎ　指令信号、ＡＬＬＯＦＦ　全オフ信号、ＥＮ　イネーブル信号、ＩＮＰＵＴＳＥＬ　モード信号。

Claims (13)

1. 　直列接続された第１および第２のスイッチ素子によって各々が構成されるＮ個のスイッチ素子対および各前記第１および第２のスイッチ素子とそれぞれ逆並列に接続される複数のダイオードを含む電力変換部と、
   　前記Ｎ個のスイッチ素子対にそれぞれ対応するＮ個の指令信号および共通のイネーブル信号を受ける制御回路とを備え、
   　前記制御回路は、
   　前記イネーブル信号がネゲートされているとき、各前記第１および第２のスイッチ素子を全てオフする全オフ制御を行い、
   　前記イネーブル信号がアサートされているとき、各前記スイッチ素子対に対して、対応の指令信号の１周期ごとに通常制御、デッドタイム付加制御、およびデッドタイム補償制御を行い、
   　前記デッドタイム付加制御では、所定のデッドタイムの間、前記第１および第２のスイッチ素子をオフし、
   　前記デッドタイム付加制御の後、対応の指令信号の論理値に応じて前記第１および第２のスイッチ素子の一方をオンし、他方をオフする前記通常制御を行い、
   　対応の指令信号の論理値が切替わったとき、論理値の変化の方向ならびに前記第１および第２のスイッチ素子の接続ノードから出力される負荷電流の極性に応じて、前記通常制御から前記デッドタイム付加制御に移行するか、または直前の前記通常制御の状態を維持するデッドタイム補償制御に移行し、
   　前記デッドタイム補償制御の後、前記デッドタイム付加制御を実行するように構成されている、パワーモジュール。
2. 　前記制御回路は、前記Ｎ個のスイッチ素子対にそれぞれ対応するＮ個の制御部を含み、
   　各前記制御部は、内部状態として第１～第４の状態を有し、対応の指令信号、前記イネーブル信号、および対応のスイッチ素子対から出力される前記負荷電流の極性に応じて各前記内部状態間を遷移し、前記内部状態に応じて対応の前記第１および第２のスイッチ素子のオンおよびオフを制御し、
   　各前記制御部は、前記第１～第４の状態において、前記通常制御、前記デッドタイム補償制御、前記デッドタイム付加制御、および前記全オフ制御をそれぞれ実行する、請求項１に記載のパワーモジュール。
3. 　前記制御回路は、
   　前記Ｎ個の指令信号にそれぞれ同期したＮ個の第１の制御信号、および前記Ｎ個の指令信号の位相をそれぞれ反転させたＮ個の第２の制御信号を生成する信号振分け回路と、
   　対応する指令信号の論理値が切替わるときの変化の方向および前記負荷電流の極性に基づいて、対応する指令信号の立上がりおよび立下がりの一方のタイミングで、各前記第１および第２の制御信号の論理値の切替わりを遅延させることによって前記デッドタイム補償制御を行うデッドタイム補償回路と、
   　前記Ｎ個の第１および第２の制御信号の各々がネゲートからアサートに切替わるタイミングを前記デッドタイムの間遅延させることによって前記デッドタイム付加制御を行うデッドタイム付加回路と、
   　前記イネーブル信号がネゲートされているとき、各前記第１および第２の制御信号を全てネゲートすることによって前記全オフ制御を行う全オフ回路とを含み、
   　前記全オフ回路、前記デッドタイム補償回路および前記デッドタイム付加回路の通過後に、各前記第１の制御信号は対応する前記第１のスイッチ素子に供給され、各前記第２の制御信号は対応する前記第２のスイッチ素子に供給される、請求項１に記載のパワーモジュール。
4. 　対応の指令信号の論理値が切替わったとき、前記制御回路は、
   　第１の条件または第２の条件が満たされている場合に、前記通常制御から前記デッドタイム補償制御に移行し、
   　前記第１および第２の条件のいずれも満たされていない場合に、前記通常制御から前記デッドタイム付加制御に移行するように構成され、
   　前記第１の条件は、直前の前記通常制御において前記第１および第２のスイッチ素子のうち高電位側のスイッチ素子がオンであるとともに前記負荷電流が正の場合であり、
   　前記第２の条件は、直前の前記通常制御において低電位側のスイッチ素子がオンであるとともに前記負荷電流が負である場合である、請求項１に記載のパワーモジュール。
5. 　前記デッドタイム補償制御において直前の前記通常制御の状態を維持する維持期間は前記デッドタイムに等しい、請求項４に記載のパワーモジュール。
6. 　対応の前記負荷電流の絶対値が所定の閾値以上の場合には、前記デッドタイム補償制御において直前の前記通常制御の状態を維持する維持期間は前記デッドタイムに等しく、
   　対応の前記負荷電流の絶対値が前記閾値より小さい場合には、前記維持期間は前記デッドタイムよりも短く、対応の前記負荷電流の絶対値に比例して変化する、請求項４に記載のパワーモジュール。
7. 　対応の指令信号の論理値が切替わったとき、前記制御回路は、
   　第１の条件または第２の条件が満たされている場合に、前記通常制御から前記デッドタイム補償制御に移行し、
   　前記第１および第２の条件のいずれも満たされていない場合に、前記通常制御から前記デッドタイム付加制御に移行するように構成され、
   　前記第１の条件は、直前の前記通常制御において前記第１および第２のスイッチ素子のうち高電位側のスイッチ素子がオンであるともに、前記負荷電流が正かつ所定の閾値以上の場合であり、
   　前記第２の条件は、直前の前記通常制御において低電位側のスイッチ素子がオンであるともに、前記負荷電流が負かつ前記閾値以上の場合であり、
   　前記デッドタイム補償制御において直前の前記通常制御の状態を維持する維持期間は前記デッドタイムに等しい、請求項１に記載のパワーモジュール。
8. 　前記制御回路は、
   　前記Ｎ個のスイッチ素子対にそれぞれ対応するＮ個の制御部と、
   　前記Ｎ個のスイッチ素子対にそれぞれ対応するＮ個の遅延器とを含み、
   　各前記遅延器は、対応の指令信号および前記イネーブル信号を受け、対応の指令信号の論理値が切替わるタイミングまで前記イネーブル信号のアサートするタイミングを遅延させ、
   　各前記制御部は、対応の指令信号、対応の遅延器よって遅延された前記イネーブル信号、および対応の前記負荷電流の極性に応じて前記第１および第２のスイッチ素子のオンおよびオフを制御する、請求項１に記載のパワーモジュール。
9. 　各前記スイッチ素子対を構成する前記第１および第２のスイッチ素子は、前記スイッチ素子対ごとに個別の第１および第２の制御信号にそれぞれ応じてオンまたはオフに切替わり、
   　前記パワーモジュールは、動作モードとして、
   　前記電力変換部に入力されるＮ個の前記第１の制御信号およびＮ個の前記第２の制御信号を外部から直接受ける第１の動作モードと、
   　前記Ｎ個の指令信号および前記イネーブル信号を外部から受け、前記制御回路によってＮ個の前記第１の制御信号およびＮ個の前記第２の制御信号を生成する第２の動作モードとを有し、
   　前記パワーモジュールは、
   　前記第１の動作モード時にＮ個の前記第１の制御信号およびＮ個の前記第２の制御信号を外部から受けるための２×Ｎ個の制御信号端子と、
   　前記イネーブル信号を受けるためのイネーブル信号端子と、
   　前記動作モードの設定するためのモード信号を受けるモード信号端子と、
   　前記モード信号に応じて、前記２×Ｎ個の制御信号端子から入力された信号と、前記制御回路によって生成された２×Ｎ個の信号との一方を選択し、選択された信号を前記電力変換部に出力する選択回路とをさらに備え、
   　前記第２の動作モード時に、前記Ｎ個の指令信号は、前記２×Ｎ個の制御信号端子のうちの所定のＮ個の端子を介して前記制御回路に入力される、請求項１に記載のパワーモジュール。
10. 　前記第１の動作モード時に前記イネーブル信号がネゲートされているとき、前記２×Ｎ個の制御信号端子から入力された信号を全てネゲートすることによって前記電力変換部を構成する全ての前記第１および第２のスイッチ素子をオフする全オフ回路をさらに備える、請求項９に記載のパワーモジュール。
11. 　各前記スイッチ素子対を構成する前記第１および第２のスイッチ素子は、前記スイッチ素子対ごとに個別の第１および第２の制御信号にそれぞれ応じてオンまたはオフに切替わり、
    　前記パワーモジュールは、動作モードとして、
    　前記電力変換部に入力されるＮ個の前記第１の制御信号およびＮ個の前記第２の制御信号を外部から直接受ける第１の動作モードと、
    　前記Ｎ個の指令信号および前記イネーブル信号を外部から受け、前記制御回路によってＮ個の前記第１の制御信号およびＮ個の前記第２の制御信号を生成する第２の動作モードとを有し、
    　前記パワーモジュールは、
    　前記第１の動作モード時にＮ個の前記第１の制御信号およびＮ個の前記第２の制御信号を外部から受けるための２×Ｎ個の制御信号端子と、
    　前記動作モードの設定するためのモード信号を受けるモード信号端子と、
    　前記モード信号に応じて、前記２×Ｎ個の制御信号端子から入力された信号と、前記制御回路によって生成された２×Ｎ個の信号との一方を選択し、選択された信号を前記電力変換部に出力する選択回路とをさらに備え、
    　前記第２の動作モード時に、前記Ｎ個の指令信号および前記イネーブル信号は、前記２×Ｎ個の制御信号端子のうちの所定のＮ＋１個の端子を介して前記制御回路に入力される、請求項１に記載のパワーモジュール。
12. 　各前記スイッチ素子対を構成する前記第１および第２のスイッチ素子は、前記スイッチ素子対ごとに個別の第１および第２の制御信号にそれぞれ応じてオンまたはオフに切替わり、
    　前記パワーモジュールは、前記Ｎ個の指令信号および前記イネーブル信号を外部から受けるためのＮ＋１個の信号入力端子をさらに備え、
    　前記制御回路は、前記Ｎ個の指令信号および前記イネーブル信号に基づいて、Ｎ個の前記第１の制御信号およびＮ個の前記第２の制御信号を生成する、請求項１に記載のパワーモジュール。
13. 　各前記負荷電流の極性を含む情報を取得するために、前記Ｎ個のスイッチ素子対から出力される前記負荷電流または任意の１個を除くＮ－１個のスイッチ素子対から出力される負荷電流を個別に検出するＮ個またはＮ－１個の電流検出器をさらに備える、請求項１～１２のいずれか１項に記載のパワーモジュール。

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