JP5157292B2

JP5157292B2 - ３レベルインバータの制御方式

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Publication number: JP5157292B2
Application number: JP2007187451A
Authority: JP
Inventors: 聡毅滝沢
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2007-07-18
Filing date: 2007-07-18
Publication date: 2013-03-06
Anticipated expiration: 2027-07-18
Also published as: JP2009027818A

Description

この発明は、直流を交流に変換するインバータ、特に３レベルインバータの制御方式に関する。

図７に、３レベルインバータの主回路例を示す。１，２が直列に接続された直流電源である。ここで、正側電位をＰ、負側電位をＮ、中点電位をＭとし、ＰＭ間およびＰＮ間電圧をそれぞれＥｄｐ，Ｅｄｎとする。一般に上記直流電源を交流電源システムにて構成する場合は、図示されないダイオード整流器と大容量の電解コンデンサを用いて構成することができる。

３，４がＰ側電位に接続されているスイッチ素子としてのＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）と、これに逆並列接続されているダイオード、５，６がＮ側電位に接続されているＩＧＢＴとダイオードで、これらで３相分を構成する。ＩＧＢＴ７，９とダイオード８，１０がＭ電位と交流出力端子１１との間に接続された双方向のスイッチ素子を構成し、ＩＧＢＴと逆並列接続されたイオードの組を逆直列接続して、３相分設けられる。図７ではＩＧＢＴ７とＩＧＢＴ８はエミッタ共通となっているが、コレクタ共通の構成でも良く、また、逆耐圧のＩＧＢＴを逆並列接続してダイオードを省略することもできる。以後、このような双方向スイッチを、点線丸印のような接点として示す。

なお、１３，１４，１５はフィルタ用リアクトル、１６が負荷である。以上のような構成とすることで、出力端子１１からはＰ電位，Ｎ電位およびＭ電位を出力することができ、３レベル出力のインバータ１２となる。
図８に出力相電圧の波形例を示す。２レベルインバータに対し低次の高調波成分の少ないことが特徴で、リアクトル１３〜１５を含む出力フィルタの小型化が可能となる利点がある。

また、図９に図７の主回路を搭載した変換装置システムの概略を示す。１７が制御装置で、外部からの運転／停止指令信号Ｄ１，出力周波数指令信号Ｄ２などにより、全てのＩＧＢＴ（ここでは１２素子）のオン・オフ指令信号を生成し、出力する。
なお、３レベル出力のインバータの回路例は例えば特許文献１に、また、その制御方式例は例えば特許文献２に開示されている。

特開２００２−２４７８６２号公報特開２００６−３０４５３０号公報

図１０〜１２を参照して、説明する。
図１０に示すＬ１，Ｌ２は直流電源１，２とＩＧＢＴモジュールＴ１，Ｔ６との間を物理的に配線した場合の、配線インダクタンス成分を表わしている。実際は、中間電位部の双方向スイッチの配線など、全ての物理的な配線には配線インダクタンス成分が存在するが、ここでは説明上Ｌ１とＬ２のみに着目し、その他の配線インダクタンスはないものとする。

ここで、図１０（ａ）のように、スイッチ素子Ｔ１，Ｔ８，Ｔ９に電流が流れている場合（ケース１）に、図９で信号Ｄ１として示す停止指令が入力されると、スイッチ素子Ｔ１〜Ｔ９は全てオフとなり、電流は図１０（ｂ）のように転流する。すなわち、Ｔ１のＩＧＢＴに流れていた電流はＴ４のダイオードに、Ｔ８に流れていた電流はＴ２のダイオードに、Ｔ９に流れていた電流はＴ３のダイオードに、それぞれ転流する。

その際、配線インダクタンスＬ１に流れる電流は＋ｉ→−ｉに変化し、また、配線インダクタンスＬ２を流れる電流は０→−ｉに変化するため、電流変化期間中にＬ１とＬ２に発生する電圧Ｖ_L1，Ｖ_L2はそれぞれ、次式のようになる。
Ｖ_L1＝Ｌ１・２・ｄｉ／ｄｔ…（１）
Ｖ_L2＝Ｌ２・ｄｉ／ｄｔ …（２）

よって、そのとき素子Ｔ１やＴ６に印加される電圧（Ｖ_CR1，Ｖ_CR6）のピーク値Ｖ_CR1max，Ｖ_CR6maxは、次のようになる。ただし、Ｌ＝Ｌ１＝Ｌ２とする。
Ｖ_CR1≒Ｖ_CR6＝Ｅｄｐ＋Ｅｄｎ＋Ｖ_L1＋Ｖ_L2＝Ｅｄｐ＋Ｅｄｎ＋３・Ｌ・ｄｉ／ｄｔ
…（３）
図１３，１４にこのときのＴ１とＴ６の電流，電圧波形例を示す。

また、別の例として、図１１のように、スイッチ素子Ｔ１，Ｔ２，Ｔ９に電流が流れている場合（ケース２）に、図９で信号Ｄ１として示す停止指令が入力されると、スイッチ素子Ｔ１〜Ｔ９は全てオフとなり、電流は図１１（ｂ）のように転流する。すなわち、Ｔ１のＩＧＢＴに流れていた電流はＴ４のダイオードに、Ｔ２に流れていた電流はＴ５のダイオードに、Ｔ９に流れていた電流はＴ３のダイオードに、それぞれ転流する。

その際、配線インダクタンスＬ１に流れる電流は＋ｉ→−ｉに変化し、また、配線インダクタンスＬ２を流れる電流は０→−ｉに変化するため、電流変化期間中にＬ１とＬ２に発生する電圧Ｖ_L1，Ｖ_L2はそれぞれ次式のようになり、スイッチ素子Ｔ１やＴ６に印加される電圧は、上記ケース１と同様となる。
Ｖ_L1＝Ｌ１・２・ｄｉ／ｄｔ…（４）
Ｖ_L2＝Ｌ２・ｄｉ／ｄｔ …（５）

また、別の例として、図１２のように、スイッチ素子Ｔ７，Ｔ８，Ｔ９に電流が流れている場合（ケース３）に、図９で信号Ｄ１として示す停止指令が入力されると、スイッチ素子Ｔ１〜Ｔ９は全てオフとなり、電流は図１２（ｂ）のように転流する。すなわち、Ｔ７のＩＧＢＴに流れていた電流はＴ４のダイオードに、Ｔ８に流れていた電流はＴ５のダイオードに、Ｔ９に流れていた電流はＴ３のダイオードに、それぞれ転流する。

その際、配線インダクタンスＬ１に流れる電流は０→−ｉに変化し、また、配線インダクタンスＬ２を流れる電流は０→−ｉに変化するため、電流変化期間中にＬ１とＬ２に発生する電圧Ｖ_L1，Ｖ_L2はそれぞれ次式のようになり、スイッチ素子Ｔ１やＴ６に印加される電圧は、上記ケース１と同様となる。
Ｖ_L1＝Ｌ１・ｄｉ／ｄｔ…（６）
Ｖ_L2＝Ｌ２・ｄｉ／ｄｔ…（７）

よって、そのとき素子Ｔ１やＴ６に印加される電圧Ｖ_CR1，Ｖ_CR6の最高値は、次のようになり、このケース３のサージ電圧はケース１や２と比べてＬ・ｄｉ／ｄｔ分低減する。
ただし、Ｌ＝Ｌ１＝Ｌ２とする。
Ｖ_CR1max≒Ｖ_CR6max＝Ｅｄｐ＋Ｅｄｎ＋Ｖ_L1＋Ｖ_L2
＝Ｅｄｐ＋Ｅｄｎ＋２Ｌ・ｄｉ／ｄｔ…（８）

いずれのケースにおいても、全素子遮断信号が入力されると、配線インダクタンスの影響で高いサージ電圧が発生し、その電圧が素子に印加されることになる。
一例として、Ｌ１＝Ｌ２＝５０ｎＨ、ｄｉ／ｄｔ＝４０００Ａ／μｓ、Ｅｄｐ＋Ｅｄｎ＝９００Ｖとすると、（３）式よりＶ_CR6max＝１５００Ｖとなり、耐圧１７００Ｖクラスの素子が必要になる。このように、従来の素子の電圧定格は、このサージ電圧以上のものが必要となっていた。

したがって、この発明の課題は、電圧定格の低い素子を使用できるようにすることにある。

このような課題を解決するため、請求項１の発明では、直流回路の正側端子にコレクタが接続される第１のスイッチ素子とこれに逆並列接続されるダイオードと、直流回路の負側端子にエミッタが接続される第２のスイッチ素子とこれに逆並列接続されるダイオードと、前記第１のスイッチ素子のエミッタと第２のスイッチ素子のコレクタの接続点と前記直流回路の中間電位点との間に接続される第３，第４のスイッチ素子とを１相分とする、３レベルの電位の交流を出力する主回路と、この主回路内の各スイッチ素子にオン・オフ指令を出力してその制御を行なう制御装置とを備え、
前記制御装置は、前記主回路内の全スイッチ素子を遮断させる際、交流出力電流が各相とも前記第３、第４スイッチを介して流れている状態にして、各相の前記第３、第４スイッチを予め定められた制御シーケンスに基づき順次遮断させる制御指令シーケンスを実行することを特徴とする。

上記請求項１の発明においては、前記制御装置は、交流出力電流が各相とも前記第３または第４のスイッチ素子を介して流れている状態にして、最も大きな電流が流れている相に接続されている第３，第４のスイッチ素子を遮断し、その後の一定時間後に、その他の相に接続されている第３，第４のスイッチ素子を遮断する第１の制御指令シーケンスを実行することができ（請求項２の発明）、または、前記制御装置は、交流出力電流が各相とも前記第３または第４のスイッチ素子を介して流れている状態にして、最も大きな電流が流れている相以外の相に接続されている第３，第４のスイッチ素子を遮断し、その後の一定時間後に、最も大きな電流が流れている相に接続されている第３，第４のスイッチ素子を遮断する第２の制御指令シーケンスを実行することができる（請求項３の発明）。

上記請求項２の発明においては、前記制御装置は、交流出力電流の内、少なくとも１相の電流は前記第１または第２のスイッチ素子を介して流れており、また残りの相の内、少なくとも１相の電流は前記第３または第４のスイッチ素子を介して流れている状態においては、全ての相の第１，第２のスイッチ素子を遮断し、その後の一定時間後に、交流出力電流が各相とも前記第３または第４のスイッチ素子を介して流れている状態にして、前記第１の制御指令シーケンスを実行することができる（請求項４の発明）。
上記請求項３の発明においては、前記制御装置は、交流出力電流の内、少なくとも１相の電流は前記第１または第２のスイッチ素子を介して流れており、また残りの相の内、少なくとも１相の電流は前記第３または第４のスイッチ素子を介して流れている状態においては、全ての相の第１，第２のスイッチ素子を遮断し、その後の一定時間後に、交流出力電流が各相とも前記第３または第４のスイッチ素子を介して流れている状態にして、前記第２の制御指令シーケンスを実行するこ（請求項５の発明）。

上記請求項１の発明においては、前記前記制御装置は、交流出力電流の内、少なくとも１相の電流は前記第１または第２のスイッチ素子を介して流れており、また残りの相の内、少なくとも１相の電流は前記第３または第４のスイッチ素子を介して流れている状態においては、全ての相の第１，第２のスイッチ素子を遮断し、その後の一定時間後に、全ての相の前記第３，第４のスイッチ素子を遮断する制御指令シーケンスを実行することができ（請求項６の発明）、または、前記制御装置は、交流出力電流の内、少なくとも１相の電流は前記第１または第２のスイッチ素子を介して流れており、また残りの相の内、少なくとも１相の電流は前記第３または第４のスイッチ素子を介して流れている状態においては、全ての相の第３，第４のスイッチ素子を遮断し、その後の一定時間後に、全ての相の前記第１，第２のスイッチ素子を遮断する制御指令シーケンスを実行することができる（請求項７の発明）。

上記請求項１の発明においては、前記制御装置は、交流出力電流の内、少なくとも１相の電流は前記第１または第２のスイッチ素子を介して流れており、また残りの相の内、少なくとも１相の電流は前記第３または第４のスイッチ素子を介して流れている状態においては、電流が流れている第１または第２のスイッチ素子とその素子に接続されている第３，第４のスイッチ素子を遮断し、その後の一定時間後に、残りの全てのスイッチ素子を遮断する制御指令シーケンスを実行することができる（請求項８の発明）。
つまり、この発明は、図７に示すような３レベルインバータの異常検出時やシステム停止時において、主回路のスイッチ素子を同時に遮断させないようにするとともに、サージ電圧が極力小さくなるように順々にスイッチ素子を遮断させるシーケンスを実行する制御装置を設けたものである。

この発明によれば、スイッチング素子のスイッチング時に発生するサージ電圧が低くなるので、電圧定格の低いスイッチング素子やダイオードの使用が可能となり、小型で安価なシステムを構成することが可能となる。

図１はこの発明の実施の形態を示すフローチャートである。
まず、ステップＳ１で装置の停止指令が発生したと判断したときは、ステップＳ２でスイッチＴ７，Ｔ８，Ｔ９が導通しているモード（図１Ｂ（ａ）のモード）か否かを判断する。否（Ｎ：ノー）の場合は、メイン素子（Ｔ１〜Ｔ６）のいずれかに電流が流れているため、ステップＳ３でメイン素子に流れている電流を遮断する。なお、ステップＳ２でイエス（Ｙ）の場合は、ステップＳ５に行く。

図１Ａの例の場合、Ｔ１とＴ２を遮断する。その結果、図１Ａ（ｂ）のように、Ｔ７，Ｔ８，Ｔ９が導通するモードとなる。その際、電流が転流する期間中は、Ｌ１に流れていた電流は或るｄｉ／ｄｔによって減少するため、Ｌ１にはＬ１・ｄ（ｉｕ＋ｉｖ）／ｄｔなる電圧が発生し、Ｔ１〜Ｔ６の素子には最大でＥｄｐ＋Ｌ１・ｄ（ｉｕ＋ｉｖ）／ｄｔなる電圧が印加される。

ステップＳ４で或る所定時間経過後（メイン素子の遮断に伴う過渡現象終了後）、ステップＳ５にてＴ７，Ｔ８，Ｔ９のうちで最大電流を流している素子を遮断する。図１Ｂ（ａ）の場合は、Ｔ９を遮断する。その結果、電流はＴ３のダイオードに転流するが、その際、Ｌ１にはＬ１・ｄｉｗ／ｄｔなる電圧が発生し、Ｔ１〜Ｔ６の素子には最大でＥｄｐ＋Ｅｄｎ＋Ｌ１・ｄｉｗ／ｄｔなる電圧が印加される。

ステップＳ６で或る所定時間の経過を待ち（Ｔ９の遮断に伴う過渡現象終了後）、ステップＳ７で残りの素子であるＴ７，Ｔ８を遮断する。その際、Ｌ２にはＬ２・ｄ（ｉｕ＋ｉｖ）／ｄｔなる電圧が発生し、Ｔ１〜Ｔ６の素子には最大でＥｄｐ＋Ｅｄｎ＋Ｌ２・ｄ（ｉｕ＋ｉｖ）／ｄｔなる電圧が印加される。ここで、Ｌ１＝Ｌ２＝Ｌとすると、ｉｕ＋ｉｖ＝ｉｗなので、一連の遮断シーケンスにて素子に印加される最大電圧Ｖ_CEmaxは、
＝Ｅｄｐ＋Ｅｄｎ＋Ｌ・ｄｉ_max／ｄｔ…（９）となる。なお、ｉ_maxは、その装置で流しうる最大負荷電流を示す。

ここで、前例と同様にＬ１＝Ｌ２＝５０ｎＨ、ｄｉ／ｄｔ＝４０００Ａ／μｓ、Ｅｄｐ＋Ｅｄｎ＝９００Ｖとすると、（９）式よりＶ_CR6max＝１１００Ｖとなり、耐圧１２００Ｖクラスの素子が使用可能となる。

図２に、この発明の他の実施の形態を示す。ステップＳ１〜Ｓ４までは図１と同じなので、説明は省略する。次のステップＳ８ではＴ７，Ｔ８，Ｔ９のうちで最大電流を流している素子、以外の素子を遮断する。図２Ａ（ａ）の場合は、Ｔ７，Ｔ８を遮断する。その結果、電流はＴ４とＴ５のダイオードに転流するが、その際、Ｌ２にはＬ２・ｄ（ｉｕ＋ｉｖ）／ｄｔなる電圧が発生し、Ｔ１〜Ｔ６の素子には最大でＥｄｐ＋Ｅｄｎ＋Ｌ２・ｄ（ｉｕ＋ｉｖ）／ｄｔなる電圧が印加される。

ステップＳ９では或る所定時間の経過を待ち（Ｔ７，Ｔ８の遮断に伴う過渡現象終了後）、ステップＳ１０でＴ９を遮断する。その際、Ｌ１にはＬ１・ｄｉｗ／ｄｔなる電圧が発生し、Ｔ１〜Ｔ６の素子には最大でＥｄｐ＋Ｅｄｎ＋Ｌ１・ｄｉｗ／ｄｔなる電圧が印加される。ここで、Ｌ１＝Ｌ２＝Ｌとすると、ｉｕ＋ｉｖ＝ｉｗなので、一連の遮断シーケンスにて素子に印加される最大電圧Ｖ_CEmaxは、
＝Ｅｄｐ＋Ｅｄｎ＋Ｌ・ｄｉ_max／ｄｔ…（９）となり、図１の場合と同じ結果となる。なお、ｉ_maxは、その装置で流しうる最大負荷電流である。

図３に、この発明のさらに他の実施の形態を示す。ステップＳ１〜Ｓ４までは図１と同じなので、説明は省略する。次のステップＳ１１において、Ｔ７，Ｔ８，Ｔ９を遮断する。その結果、図３Ａに示すように、Ｔ７に流れていた電流はＴ４のダイオードに、Ｔ８に流れていた電流はＴ５のダイオードに、Ｔ９に流れていた電流はＴ３のダイオードにそれぞれ転流する。
その際、Ｌ１にはＬ１・ｄｉｗ／ｄｔなる電圧が発生し、また、Ｌ２にはＬ２・ｄ（ｉｕ＋ｉｖ）／ｄｔなる電圧が発生し、Ｔ１〜Ｔ６の素子には最大でＥｄｐ＋Ｅｄｎ＋Ｌ１・ｄｉｗ／ｄｔ＋Ｌ２・ｄ（ｉｕ＋ｉｖ）／ｄｔなる電圧が印加される。

ここで、Ｌ１＝Ｌ２＝Ｌとすると、ｉｕ＋ｉｖ＝ｉｗなので、一連の遮断シーケンスにて素子に印加される最大電圧Ｖ_CEmaxは、
＝Ｅｄｐ＋Ｅｄｎ＋２Ｌ・ｄｉ_max／ｄｔ…（１０）となる。このモードでは図１，図２のシーケンスと比べて装置の早期停止が可能であるが、Ｌ・ｄｉ_max／ｄｔ分だけサージ電圧が高くなる特徴がある。

図４に、この発明の別の実施の形態を示す。ステップＳ１，Ｓ２は図１などと同様である。ステップＳ１２１では、電流が流れている素子Ｔ９を遮断する。その結果、図４Ａに示すように、Ｔ９に流れていた電流はＴ３のダイオードに転流する。その際、Ｌ１にはＬ１・ｄｉｗ／ｄｔなる電圧が発生し、Ｔ１〜Ｔ６の素子には最大でＥｄｐ＋Ｅｄｎ＋Ｌ１・ｄｉｗ／ｄｔなる電圧が印加される。なお、ステップＳ２でイエス（Ｙ）の場合は、ステップＳ１２２でＳ１２１と同様の処理をして終了する。

ステップＳ１３では或る所定時間の経過を待ち（Ｔ９の遮断に伴う過渡現象終了後）、ステップＳ１４で全メイン素子を遮断する。その際、Ｌ１にはＬ１・ｄ（ｉｕ＋ｉｖ）／ｄｔなる電圧が、Ｌ２にはＬ２・ｄ（ｉｕ＋ｉｖ）／ｄｔなる電圧が発生し、Ｔ１〜Ｔ６の素子には最大でＥｄｐ＋Ｅｄｎ＋Ｌ２・ｄｉｗ／ｄｔなる電圧が印加される。
また、Ｌ２にはＬ２・ｄ（ｉｕ＋ｉｖ）／ｄｔなる電圧が発生し、Ｔ１〜Ｔ６の素子には最大でＥｄｐ＋Ｅｄｎ＋（Ｌ１＋Ｌ２）・ｄ（ｉｕ＋ｉｖ）／ｄｔ＋Ｌ２・ｄ（ｉｕ＋ｉｖ）／ｄｔなる電圧が印加される。

ここで、Ｌ１＝Ｌ２＝Ｌとすると、ｉｕ＋ｉｖ＝ｉｗなので、一連の遮断シーケンスにて素子に印加される最大電圧Ｖ_CEmaxは、
＝Ｅｄｐ＋Ｅｄｎ＋２Ｌ・ｄｉ_max／ｄｔ…（１０）となる。このモードでは図３と同様であり、図１，図２のシーケンスと比べて装置の早期停止が可能であるが、Ｌ・ｄｉ_max／ｄｔ分だけサージ電圧が高くなる特徴がある。

図５にこの発明のさらに別の実施の形態を示す。ステップＳ１，Ｓ２は図１などと同様である。ステップＳ１５１では、電流が流れているメイン素子Ｔ１，Ｔ２とＴ７，Ｔ８を遮断する。その結果、図５Ａに示すように、Ｔ１に流れていた電流はＴ４のダイオードに、Ｔ２に流れていた電流はＴ５のダイオードにそれぞれ転流する。その際、Ｌ１にはＬ１・ｄ（ｉｕ＋ｉｖ）／ｄｔなる電圧が発生し、また、Ｌ２にはＬ２・ｄ（ｉｕ＋ｉｖ）／ｄｔなる電圧が発生する。このとき、Ｔ１〜Ｔ６の素子には最大でＥｄｐ＋Ｅｄｎ＋（Ｌ１＋Ｌ２）・ｄ（ｉｕ＋ｉｖ）／ｄｔなる電圧が印加される。なお、ステップＳ２で「Ｙ」のときは、ステップ１５２で全中間素子にオフ指令を出力して終了する。

ステップＳ１６では、或る所定時間の経過を待ち（Ｔ１，Ｔ２の遮断に伴う過渡現象終了後）、ステップＳ１７で素子Ｔ９を遮断する。その際、Ｌ１にはＬ１・ｄｉｗ／ｄｔなる電圧が発生し、Ｔ１〜Ｔ６の素子には最大でＥｄｐ＋Ｅｄｎ＋Ｌ１・ｄｉｗ／ｄｔなる電圧が印加される。なお、ステップＳ２でイエス（Ｙ）のときは、Ｔ７〜Ｔ９を遮断して終了する。

ここで、Ｌ１＝Ｌ２＝Ｌとすると、ｉｕ＋ｉｖ＝ｉｗなので、一連の遮断シーケンスにて素子に印加される最大電圧Ｖ_CEmaxは、
＝Ｅｄｐ＋Ｅｄｎ＋２Ｌ・ｄｉ_max／ｄｔ…（１０）となる。このモードでは図３，４と同様であり、図１，図２のシーケンスと比べて装置の早期停止が可能であるが、Ｌ・ｄｉ_max／ｄｔ分だけサージ電圧が高くなる特徴がある。

図６に、この発明で用いられる制御ブロック図を示す。
停止／運転指令信号Ｄ１による停止指令が入力されると、切替スイッチ２０により通常運転時の制御シーケンス１８から、停止シーケンス１９に切替えられる。停止シーケンス１９では、予め設定されているシーケンスに基づき、各素子を順次遮断する信号を出力する。その際、シーケンスによっては出力電流情報Ｄ３を使用する。なお、制御装置１７はハードウエアとして構成することもできるが、ソフトウエアにより実現することができるのは勿論である。

以上により、図１，図２のシーケンスとした場合は、図１０，図１１に示す従来例と比較して２Ｌ・ｄｉ_max／ｄｔ分のサージ電圧、また、図１２に示す従来例と比較してＬ・ｄｉ_max／ｄｔ分のサージ電圧を低減することができる。
また、図３，図４，図５のシーケンスとした場合は、図１０，図１１に示す従来例と比較してＬ・ｄｉ_max／ｄｔ分のサージ電圧を低減することができる。
なお、以上では主としてインバータの場合について説明したが、この発明はコンバータについても同様に適用することができる。

この発明の実施の形態を示すフローチャート図１の第１の動作説明図図１の第２の動作説明図この発明の他の実施の形態を示すフローチャート図２の動作説明図この発明のさらに他の実施の形態を示すフローチャート図３の動作説明図この発明の別の実施の形態を示すフローチャート図４の動作説明図この発明のさらに別の実施の形態を示す回路図図５の動作説明図この発明による制御ブロック図一般的な３レベルインバータ主回路を示す構成図図７の出力相電圧波形例図図８の主回路を含む電力変換システム構成例図ケース１の説明図ケース２の説明図ケース３の説明図図１０の場合の素子Ｔ１の電流，電圧波形図図１１の場合の素子Ｔ６の電流，電圧波形図

１，２…直流電源、３，５，７，９…ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、４，６，８，１０…ダイオード、１１…出力端子、１２…３レベルインバータ主回路、１３〜１５…リアクトル、１６…負荷、１７…制御装置、１８…運転シーケンス、１９…停止シーケンス、２０…切替スイッチ、Ｔ１〜Ｔ６…スイッチ素子、Ｔ７〜Ｔ９…双方向スイッチ。

Claims

直流回路の正側端子にコレクタが接続される第１のスイッチ素子とこれに逆並列接続されるダイオードと、直流回路の負側端子にエミッタが接続される第２のスイッチ素子とこれに逆並列接続されるダイオードと、前記第１のスイッチ素子のエミッタと第２のスイッチ素子のコレクタの接続点と前記直流回路の中間電位点との間に接続される第３，第４のスイッチ素子とを１相分とする、３レベルの電位の交流を出力する主回路と、この主回路内の各スイッチ素子にオン・オフ指令を出力してその制御を行なう制御装置とを備え、
前記制御装置は、前記主回路内の全スイッチ素子を遮断させる際、交流出力電流が各相とも前記第３、第４スイッチを介して流れている状態にして、各相の前記第３、第４スイッチを予め定められた制御シーケンスに基づき順次遮断させる制御指令シーケンスを実行することを特徴とする３レベルインバータの制御方式。
前記制御装置は、交流出力電流が各相とも前記第３または第４のスイッチ素子を介して流れている状態にして、最も大きな電流が流れている相に接続されている第３，第４のスイッチ素子を遮断し、その後の一定時間後に、その他の相に接続されている第３，第４のスイッチ素子を遮断する第１の制御指令シーケンスを実行することを特徴とする請求項１に記載の３レベルインバータの制御方式。
前記制御装置は、交流出力電流が各相とも前記第３または第４のスイッチ素子を介して流れている状態にして、最も大きな電流が流れている相以外の相に接続されている第３，第４のスイッチ素子を遮断し、その後の一定時間後に、最も大きな電流が流れている相に接続されている第３，第４のスイッチ素子を遮断する第２の制御指令シーケンスを実行することを特徴とする請求項１に記載の３レベルインバータの制御方式。
前記制御装置は、交流出力電流の内、少なくとも１相の電流は前記第１または第２のスイッチ素子を介して流れており、また残りの相の内、少なくとも１相の電流は前記第３または第４のスイッチ素子を介して流れている状態においては、全ての相の第１，第２のスイッチ素子を遮断し、その後の一定時間後に、交流出力電流が各相とも前記第３または第４のスイッチ素子を介して流れている状態にして、前記第１の制御指令シーケンスを実行することを特徴とする請求項２に記載の３レベルインバータの制御方式。
前記制御装置は、交流出力電流の内、少なくとも１相の電流は前記第１または第２のスイッチ素子を介して流れており、また残りの相の内、少なくとも１相の電流は前記第３または第４のスイッチ素子を介して流れている状態においては、全ての相の第１，第２のスイッチ素子を遮断し、その後の一定時間後に、交流出力電流が各相とも前記第３または第４のスイッチ素子を介して流れている状態にして、前記第２の制御指令シーケンスを実行することを特徴とする請求項３に記載の３レベルインバータの制御方式。
前記制御装置は、交流出力電流の内、少なくとも１相の電流は前記第１または第２のスイッチ素子を介して流れており、また残りの相の内、少なくとも１相の電流は前記第３または第４のスイッチ素子を介して流れている状態においては、全ての相の第１，第２のスイッチ素子を遮断し、その後の一定時間後に、全ての相の前記第３，第４のスイッチ素子を遮断する制御指令シーケンスを実行することを特徴とする請求項１に記載の３レベルインバータの制御方式。
前記制御装置は、交流出力電流の内、少なくとも１相の電流は前記第１または第２のスイッチ素子を介して流れており、また残りの相の内、少なくとも１相の電流は前記第３または第４のスイッチ素子を介して流れている状態においては、全ての相の第３，第４のスイッチ素子を遮断し、その後の一定時間後に、全ての相の前記第１，第２のスイッチ素子を遮断する制御指令シーケンスを実行することを特徴とする請求項１に記載の３レベルインバータの制御方式。
前記制御装置は、交流出力電流の内、少なくとも１相の電流は前記第１または第２のスイッチ素子を介して流れており、また残りの相の内、少なくとも１相の電流は前記第３または第４のスイッチ素子を介して流れている状態においては、電流が流れている第１または第２のスイッチ素子とその素子に接続されている第３，第４のスイッチ素子を遮断し、その後の一定時間後に、残りの全てのスイッチ素子を遮断する制御指令シーケンスを実行することを特徴とする請求項１に記載の３レベルインバータの制御方式。