JP7375370B2 - インバータ回路 - Google Patents
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Description
図1は、実施例1のインバータ回路10を示している。インバータ回路10は、モータ24に三相交流電流を供給する。インバータ回路10は、高電位配線20、低電位配線22、第1出力配線11、第2出力配線12、第3出力配線13、第1スイッチング回路31、第2スイッチング回路32、及び、第3スイッチング回路33を備えている。低電位配線22と高電位配線20の間には、図示しない直流電源によって直流電圧が印加されている。第1スイッチング回路31は、高電位配線20と低電位配線22の間に接続されている。第1出力配線11は、第1スイッチング回路31とモータ24の間を接続している。第2スイッチング回路32は、高電位配線20と低電位配線22の間に接続されている。第2出力配線12は、第2スイッチング回路32とモータ24の間を接続している。第3スイッチング回路33は、高電位配線20と低電位配線22の間に接続されている。第3出力配線13は、第3スイッチング回路33とモータ24の間を接続している。各スイッチング回路31~33の動作によって、三相交流電流が出力配線11~13を介してモータ24に供給される。また、図示していないが、インバータ回路10は、出力配線11~13に流れる電流I11~13を検出する電流センサを備えている。
図2は、逆方向時の両側スイッチング動作における下側スイッチング素子41、42の動作状態と電位V11の変化を示している。また、図3は、逆方向時の両側スイッチング動作における第1スイッチング回路31内の電流経路を示している。図2に示すように、スイッチング回路は、4つの期間T1~T4が繰り返すように制御される。逆方向時の両側スイッチング動作では、第1スイッチング回路31は、以下のように各スイッチング素子を制御する。まず、期間T1で下側スイッチング素子41、42をオン状態とする。次に、期間T2で下側スイッチング素子41、42をオフ状態とする。次に、期間T3で下側スイッチング素子41、42をオン状態とする。次に、期間T4で下側スイッチング素子41、42をオフ状態とする。なお、逆方向時の両側スイッチング動作では、上側スイッチング素子51、52は、高電位配線20と低電位配線22の間が短絡しなければ、どのように制御されてもよい。例えば、上側スイッチング素子51、52を常時オフにしておいてもよい。
図4は、順方向時の両側スイッチング動作における上側スイッチング素子51、52の動作状態と電位V11の変化を示している。また、図5は、順方向時の両側スイッチング動作における第1スイッチング回路31内の電流経路を示している。図4に示すように、順方向時の両側スイッチング動作では、第1スイッチング回路31は、以下のように各スイッチング素子を制御する。まず、期間T1で上側スイッチング素子51、52をオン状態とする。次に、期間T2で上側スイッチング素子51、52をオフ状態とする。次に、期間T3で上側スイッチング素子51、52をオン状態とする。次に、期間T4で上側スイッチング素子51、52をオフ状態とする。なお、順方向時の両側スイッチング動作では、下側スイッチング素子41、42は、高電位配線20と低電位配線22の間が短絡しなければ、どのように制御されてもよい。例えば、下側スイッチング素子41、42を常時オフにしておいてもよい。
図6は、逆方向時の交互スイッチング動作における下側スイッチング素子41、42の動作状態と電位V11の変化を示している。また、図7は、逆方向時の交互スイッチング動作における第1スイッチング回路31内の電流経路を示している。図6に示すように、スイッチング回路は、4つの期間T1~T4が繰り返すように制御される。逆方向時の交互スイッチング動作では、第1スイッチング回路31は、以下のように各スイッチング素子を制御する。まず、期間T1で第1下側スイッチング素子41をオン状態とするとともに第2下側スイッチング素子42をオフ状態とする。次に、期間T2で下側スイッチング素子41、42をオフ状態とする。次に、期間T3で第2下側スイッチング素子42をオン状態とするとともに第1下側スイッチング素子41をオフ状態とする。次に、期間T4で下側スイッチング素子41、42をオフ状態とする。なお、逆方向時の交互スイッチング動作では、上側スイッチング素子51、52は、高電位配線20と低電位配線22の間が短絡しなければ、どのように制御されてもよい。例えば、上側スイッチング素子51、52を常時オフにしておいてもよい。
図8は、順方向時の交互スイッチング動作における上側スイッチング素子51、52の動作状態と電位V11の変化を示している。また、図9は、順方向時の交互スイッチング動作における第1スイッチング回路31内の電流経路を示している。図8に示すように、スイッチング回路は、4つの期間T1~T4が繰り返すように制御される。順方向時の交互スイッチング動作では、第1スイッチング回路31は、以下のように各スイッチング素子を制御する。まず、期間T1で第1上側スイッチング素子51をオン状態とするとともに第2上側スイッチング素子52をオフ状態とする。次に、期間T2で上側スイッチング素子51、52をオフ状態とする。次に、期間T3で第2上側スイッチング素子52をオン状態とするとともに第1上側スイッチング素子51をオフ状態とする。次に、期間T4で上側スイッチング素子51、52をオフ状態とする。なお、順方向時の交互スイッチング動作では、下側スイッチング素子41、42は、高電位配線20と低電位配線22の間が短絡しなければ、どのように制御されてもよい。例えば、下側スイッチング素子41、42を常時オフにしておいてもよい。
11~13 :出力配線
20 :高電位配線
22 :低電位配線
24 :モータ
31~33 :スイッチング回路
41 :第1下側スイッチング素子
42 :第2下側スイッチング素子
51 :第1上側スイッチング素子
52 :第2上側スイッチング素子
61 :第1下側ダイオード
62 :第2下側ダイオード
71 :第1上側ダイオード
72 :第2上側ダイオード
81 :第1リアクトル
82 :第2リアクトル
Claims (3)
- インバータ回路であって、
高電位配線と、
低電位配線と、
第1出力配線、第2出力配線、及び、第3出力配線を備える出力配線と、
第1スイッチング回路と、
第2スイッチング回路と、
第3スイッチング回路、
を備えており、
前記第1出力配線、前記第2出力配線、及び、前記第3出力配線がモータに接続され、
前記第1スイッチング回路が、前記高電位配線と前記低電位配線と前記第1出力配線に接続されており、
前記第2スイッチング回路が、前記高電位配線と前記低電位配線と前記第2出力配線に接続されており、
前記第3スイッチング回路が、前記高電位配線と前記低電位配線と前記第3出力配線に接続されており、
前記第1スイッチング回路、前記第2スイッチング回路、及び、前記第3スイッチング回路のそれぞれが、
エミッタが前記低電位配線に接続されている第1下側スイッチング素子と、
エミッタが前記第1下側スイッチング素子のコレクタに接続されており、コレクタが前記高電位配線に接続されている第1上側スイッチング素子と、
エミッタが前記低電位配線に接続されている第2下側スイッチング素子と、
エミッタが前記第2下側スイッチング素子のコレクタに接続されており、コレクタが前記高電位配線に接続されている第2上側スイッチング素子と、
アノードが前記第1下側スイッチング素子の前記エミッタに接続されており、カソードが前記第1下側スイッチング素子の前記コレクタに接続されている第1下側ダイオードと、
アノードが前記第1上側スイッチング素子の前記エミッタに接続されており、カソードが前記第1上側スイッチング素子の前記コレクタに接続されている第1上側ダイオードと、
アノードが前記第2下側スイッチング素子の前記エミッタに接続されており、カソードが前記第2下側スイッチング素子の前記コレクタに接続されている第2下側ダイオードと、
アノードが前記第2上側スイッチング素子の前記エミッタに接続されており、カソードが前記第2上側スイッチング素子の前記コレクタに接続されている第2上側ダイオードと、
一端が対応する前記出力配線に接続されており、他端が前記第1下側スイッチング素子の前記コレクタに接続されている第1リアクトルと、
一端が対応する前記出力配線に接続されており、他端が前記第2下側スイッチング素子の前記コレクタに接続されている第2リアクトル、
を備えており、
前記インバータ回路が、第1オン期間と第1オフ期間と第2オン期間と第2オフ期間がこの順序で繰り返されるように制御され、
前記第1スイッチング回路、前記第2スイッチング回路、及び、前記第3スイッチング回路が共に交互スイッチング動作を実行する状態と、前記第1スイッチング回路、前記第2スイッチング回路、及び、前記第3スイッチング回路が共に両側スイッチング動作を実行する状態とが、前記第1出力配線、前記第2出力配線、及び、前記第3出力配線に流れる各電流に基づいて切り換え可能とされており、
前記交互スイッチング動作では、前記第1スイッチング回路、前記第2スイッチング回路、及び、前記第3スイッチング回路は、前記第1オン期間において第1オン状態となり、前記第1オフ期間においてオフ状態となり、前記第2オン期間において第2オン状態となり、前記第2オフ期間において前記オフ状態となり、
前記両側スイッチング動作では、前記第1スイッチング回路、前記第2スイッチング回路、及び、前記第3スイッチング回路は、前記第1オン期間において第3オン状態となり、前記第1オフ期間において前記オフ状態となり、前記第2オン期間において第3オン状態となり、前記第2オフ期間において前記オフ状態となり、
前記第1オン状態が、前記第1下側スイッチング素子がオンしているとともに前記第2下側スイッチング素子がオフしている状態であり、
前記オフ状態が、前記第1下側スイッチング素子と前記第2下側スイッチング素子がオフしている状態であり、
前記第2オン状態が、前記第2下側スイッチング素子がオンしているとともに前記第1下側スイッチング素子がオフしている状態であり、
前記第3オン状態が、前記第1下側スイッチング素子と前記第2下側スイッチング素子がオンしている状態である、
インバータ回路。 - インバータ回路であって、
高電位配線と、
低電位配線と、
第1出力配線、第2出力配線、及び、第3出力配線を備える出力配線と、
第1スイッチング回路と、
第2スイッチング回路と、
第3スイッチング回路、
を備えており、
前記第1出力配線、前記第2出力配線、及び、前記第3出力配線がモータに接続され、
前記第1スイッチング回路が、前記高電位配線と前記低電位配線と前記第1出力配線に接続されており、
前記第2スイッチング回路が、前記高電位配線と前記低電位配線と前記第2出力配線に接続されており、
前記第3スイッチング回路が、前記高電位配線と前記低電位配線と前記第3出力配線に接続されており、
前記第1スイッチング回路、前記第2スイッチング回路、及び、前記第3スイッチング回路のそれぞれが、
エミッタが前記低電位配線に接続されている第1下側スイッチング素子と、
エミッタが前記第1下側スイッチング素子のコレクタに接続されており、コレクタが前記高電位配線に接続されている第1上側スイッチング素子と、
エミッタが前記低電位配線に接続されている第2下側スイッチング素子と、
エミッタが前記第2下側スイッチング素子のコレクタに接続されており、コレクタが前記高電位配線に接続されている第2上側スイッチング素子と、
アノードが前記第1下側スイッチング素子の前記エミッタに接続されており、カソードが前記第1下側スイッチング素子の前記コレクタに接続されている第1下側ダイオードと、
アノードが前記第1上側スイッチング素子の前記エミッタに接続されており、カソードが前記第1上側スイッチング素子の前記コレクタに接続されている第1上側ダイオードと、
アノードが前記第2下側スイッチング素子の前記エミッタに接続されており、カソードが前記第2下側スイッチング素子の前記コレクタに接続されている第2下側ダイオードと、
アノードが前記第2上側スイッチング素子の前記エミッタに接続されており、カソードが前記第2上側スイッチング素子の前記コレクタに接続されている第2上側ダイオードと、
一端が対応する前記出力配線に接続されており、他端が前記第1下側スイッチング素子の前記コレクタに接続されている第1リアクトルと、
一端が対応する前記出力配線に接続されており、他端が前記第2下側スイッチング素子の前記コレクタに接続されている第2リアクトル、
を備えており、
前記インバータ回路が、第1オン期間と第1オフ期間と第2オン期間と第2オフ期間がこの順序で繰り返されるように制御され、
前記第1スイッチング回路、前記第2スイッチング回路、及び、前記第3スイッチング回路のそれぞれが、対応する前記出力配線に流れる電流が基準値より小さい場合には交互スイッチング動作を実行し、対応する前記出力配線に流れる電流が前記基準値より大きい場合には両側スイッチング動作を実行し、
前記交互スイッチング動作を実行している交互スイッチング回路は、前記第1オン期間において第1オン状態となり、前記第1オフ期間においてオフ状態となり、前記第2オン期間において第2オン状態となり、前記第2オフ期間において前記オフ状態となり、
前記両側スイッチング動作を実行している両側スイッチング回路は、前記第1オン期間において第3オン状態となり、前記第1オフ期間において前記オフ状態となり、前記第2オン期間において第3オン状態となり、前記第2オフ期間において前記オフ状態となり、
前記第1オン状態が、前記第1下側スイッチング素子がオンしているとともに前記第2下側スイッチング素子がオフしている状態であり、
前記オフ状態が、前記第1下側スイッチング素子と前記第2下側スイッチング素子がオフしている状態であり、
前記第2オン状態が、前記第2下側スイッチング素子がオンしているとともに前記第1下側スイッチング素子がオフしている状態であり、
前記第3オン状態が、前記第1下側スイッチング素子と前記第2下側スイッチング素子がオンしている状態であり、
前記第1スイッチング回路、前記第2スイッチング回路、及び、前記第3スイッチング回路の中に前記交互スイッチング回路と前記両側スイッチング回路が混在している動作状態であって、前記第2オフ期間から前記第1オン期間に切り換わるときに、前記交互スイッチング回路の前記オフ状態から前記第1オン状態への切り換えが、前記両側スイッチング回路の前記オフ状態から前記第3オン状態への切り換えよりも基準時間だけ先に行われ、
前記第1スイッチング回路、前記第2スイッチング回路、及び、前記第3スイッチング回路の中に前記交互スイッチング回路と前記両側スイッチング回路が混在している動作状態であって、前記第1オフ期間から前記第2オン期間に切り換わるときに、前記交互スイッチング回路の前記オフ状態から前記第2オン状態への切り換えが、前記両側スイッチング回路の前記オフ状態から前記第3オン状態への切り換えよりも前記基準時間だけ先に行われる、
インバータ回路。 - 前記第1リアクトルが第1電流センサにより構成されており、
前記第2リアクトルが第2電流センサにより構成されており、
前記交互スイッチング回路が前記オフ状態から前記第1オン状態に切り換わってから前記交互スイッチング回路に対応する前記出力配線の電位が低下するまでの時間差を前記第1電流センサの検出値と前記第2電流センサの検出値の少なくとも一方から算出し、前記時間差に基づいて前記基準時間を設定する、
請求項2のインバータ回路。
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WO2012042706A1 (ja) | 2010-09-29 | 2012-04-05 | パナソニック株式会社 | 電力変換装置 |
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