JP2019057993A - 電力変換回路 - Google Patents

Abstract

【課題】上側ＦＥＴがオンする時間を長くして損失を低減する。【解決手段】電力変換回路は、高電位入力配線１２と低電位配線１６の間に、下側ＦＥＴと上側ＦＥＴの直列回路の複数個が並列に接続される。各上側ＦＥＴに対してダイオードが並列接続されている。高電位入力配線にメインリアクトル２２の第１端子が接続されており、メインリアクトルの第２端子と第１下側ＦＥＴ３１のドレインとの間に第１サブリアクトル２４が接続されており、メインリアクトルの第２端子と第２下側ＦＥＴ３３のドレインとの間に第２サブリアクトル２６が接続されている。第１下側ＦＥＴがオンしている第１状態、下側ＦＥＴが共にオフしている第２状態、第２下側ＦＥＴがオンしている第３状態、及び、下側ＦＥＴが共にオフしている第４状態が、この順序で繰り返し現れる。第２状態の期間の途中から第３状態の期間の途中まで第１上側ＦＥＴ３２をオン状態に維持する。【選択図】図４

Description

本明細書に開示の技術は、電力変換回路に関する。

特許文献１には、直流電源から供給される電圧を昇圧して出力するＤＣ−ＤＣコンバータが開示されている。このＤＣ−ＤＣコンバータは、ソースが低電位配線に接続されているｎチャネル型の２つの下側ＦＥＴ（field effect transistor）を備えている。第１下側ＦＥＴのドレインは、第１ダイオードを介して高電位出力配線に接続されている。第２下側ＦＥＴのドレインは、第２ダイオードを介して高電位出力配線に接続されている。また、このＤＣ−ＤＣコンバータは、メインリアクトルと、第１サブリアクトルと、第２サブリアクトルを有している。メインリアクトルは、第１端子と第２端子を備えている。メインリアクトルの第１端子は、高電位入力配線を介してダイオードブリッジ（直流電源の一種）に接続されている。第１サブリアクトルの一端はメインリアクトルの第２端子に接続されており、第１サブリアクトルの他端は第１下側ＦＥＴのドレインに接続されている。第２サブリアクトルの一端はメインリアクトルの第２端子に接続されており、第２サブリアクトルの他端は第２下側ＦＥＴのドレインに接続されている。第１下側ＦＥＴと第２下側ＦＥＴは、交互にオンするように制御される。第１下側ＦＥＴがオンからオフに切り換わるときに第１ダイオードに電流が流れ、第２下側ＦＥＴがオンからオフに切り換わるときに第２ダイオードに電流が流れる。その結果、高電位出力配線に、高い電圧が出力される。また、このように第１下側ＦＥＴと第２下側ＦＥＴを制御すると、第１下側ＦＥＴと第２下側ＦＥＴで生じるスイッチング損失が低減される。

特開２００１−１８６７６８号公報

第１ダイオードに流れる電流を低減するために、第１ダイオードに対して並列に接続されたｎチャネル型のＦＥＴ（以下、第１上側ＦＥＴという）が設けられる場合がある。また、第２ダイオードに流れる電流を低減するために、第２ダイオードに対して並列に接続されたｎチャネル型のＦＥＴ（以下、第２上側ＦＥＴという）が設けられる場合がある。第１ダイオードに電流が流れるタイミングに合わせて第１上側ＦＥＴをオンさせることで、電流を分散させることができ、発生する損失を低減することができる。同様に、第２ダイオードに電流が流れるタイミングに合わせて第２上側ＦＥＴをオンさせることで、電流を分散させることができ、発生する損失を低減することができる。なお、直流電源から供給される電圧を昇圧するＤＣ−ＤＣコンバータについて説明したが、直流電力を交流電力に変換するインバータにおいても同様の構成を採用することができる。本明細書では、ＤＣ−ＤＣコンバータやインバータ等の電力変換回路において、上側ＦＥＴがオンする時間をより長くすることによって、損失をより低減する技術を提案する。

本明細書が開示する電力変換回路は、電力供給源に接続される第１高電位配線と、第２高電位配線と、低電位配線と、ソースが前記低電位配線に接続されているｎチャネル型の第１下側ＦＥＴと、ソースが前記第１下側ＦＥＴのドレインに接続されているとともにドレインが前記第２高電位配線に接続されているｎチャネル型の第１上側ＦＥＴと、ソースが前記低電位配線に接続されているｎチャネル型の第２下側ＦＥＴと、ソースが前記第２下側ＦＥＴのドレインに接続されているとともにドレインが前記第２高電位配線に接続されているｎチャネル型の第２上側ＦＥＴと、アノードが前記第１上側ＦＥＴの前記ソースに接続されているとともにカソードが前記第１上側ＦＥＴの前記ドレインに接続されている第１ダイオードと、アノードが前記第２上側ＦＥＴの前記ソースに接続されているとともにカソードが前記第２上側ＦＥＴの前記ドレインに接続されている第２ダイオードと、第１端子と第２端子を有するとともに前記第１端子が前記第１高電位配線に接続されているメインリアクトルと、一端が前記メインリアクトルの前記第２端子に接続されているとともに他端が前記第１下側ＦＥＴの前記ドレインに接続されている第１サブリアクトルと、一端が前記メインリアクトルの前記第２端子に接続されているとともに他端が前記第２下側ＦＥＴの前記ドレインに接続されている第２サブリアクトルと、前記第１下側ＦＥＴのゲート、前記第１上側ＦＥＴのゲート、前記第２下側ＦＥＴのゲート、及び、前記第２上側ＦＥＴのゲートに接続されているゲート制御装置を有する。前記ゲート制御装置が、第１動作を実行可能である。前記第１動作では、前記ゲート制御装置が、以下の条件を満たすように、前記第１下側ＦＥＴ、前記第１上側ＦＥＴ、前記第２下側ＦＥＴ、及び、前記第２上側ＦＥＴを制御する。（条件１）前記第１下側ＦＥＴがオンしていると共に前記第２下側ＦＥＴがオフしている第１状態、前記第１下側ＦＥＴと前記第２下側ＦＥＴが共にオフしている第２状態、前記第１下側ＦＥＴがオフしていると共に前記第２下側ＦＥＴがオンしている第３状態、及び、前記第１下側ＦＥＴと前記第２下側ＦＥＴが共にオフしている第４状態が、この順序で繰り返し現れる。（条件２）前記第２状態の期間の途中の第１タイミングで前記第１上側ＦＥＴをオンさせ、前記第３状態の期間の途中の第２タイミングまで前記第１上側ＦＥＴをオンしている状態に維持し、前記第２タイミングで前記第１上側ＦＥＴをオフさせる。

なお、本明細書において、ｎチャネル型のＦＥＴには、ＩＧＢＴ（insulated gate bipolar transistor）が含まれる。ＩＧＢＴにおいては、ドレインがコレクタと呼ばれる場合があり、ソースがエミッタと呼ばれる場合がある。

この電力変換回路では、条件１を満たすように各ＦＥＴが制御される。第１下側ＦＥＴがオンからオフに切り換わるときに、第１ダイオードに電流が流れる。すなわち、第１状態から第２状態に切り替わった直後に、第１ダイオードに電流が流れる。第１ダイオードには、第２状態（すなわち、第１下側ＦＥＴがオンからオフに切り換わった後の状態）の期間と第３状態（すなわち、第２下側ＦＥＴがオフからオンに切り換わった後の状態）の期間に跨って電流が流れる。条件２に示すように、第２状態の期間の途中の第１タイミングで第１上側ＦＥＴがオンする。このため、第１ダイオードに流れる電流の一部が第１上側ＦＥＴに流れる。一般的には、第２高電位配線と低電位配線の間が短絡することを防止するために、上側ＦＥＴは下側ＦＥＴがオンするよりも前にオフされる。しかしながら、本明細書が開示する電力変換回路では、第１上側ＦＥＴは、第２下側ＦＥＴがオンした後もオンしている状態に維持される。すなわち、第１上側ＦＥＴは、第２状態の期間の途中の第１タイミングから第３状態の期間の途中の第２タイミングまでオンしている状態に維持される。したがって、第３状態の期間の途中まで、第１上側ＦＥＴに電流が流れる。このように、第１上側ＦＥＴがオンしている時間が長いので、第１上側ＦＥＴと第１ダイオードに分散して電流が流れる時間が長い。これによって、発生する損失が低減される。また、第３状態の期間の初期では、第１上側ＦＥＴと第２下側ＦＥＴが共にオンしている状態となる。しかしながら、第１上側ＦＥＴと第２下側ＦＥＴの間には第１サブリアクトルと第２サブリアクトルが存在しているので、第１サブリアクトルと第２サブリアクトルで電圧が保持され、第２高電位配線と低電位配線の間が短絡状態（すなわち、過電流が流れる状態）とはならない。このように、この電力変換回路では、第２高電位配線と低電位配線の間の短絡を防止しながら、第１上側ＦＥＴがオンする時間を長くすることで発生する損失を低減することができる。

ＤＣ−ＤＣコンバータの回路図。 ＭＯＳＦＥＴを構成する部品、第１サブリアクトル、及び、メインリアクトルの斜視図。 第１動作における各値の変化を示すグラフ。 第１動作におけるＤＣ−ＤＣコンバータの状態の変化を示す図。 第２動作におけるＤＣ−ＤＣコンバータの状態の変化を示す図。 ＭＯＳＦＥＴのターンオン時の電流と電圧の変化を示すグラフ。 損失Ｅと電流ＩＬの関係を示すグラフ。 第１変形例の第２動作におけるＤＣ−ＤＣコンバータの状態の変化を示す図。 第２変形例のＤＣ−ＤＣコンバータの回路図。 第２変形例のＤＣ−ＤＣコンバータの第１動作における各値の変化を示すグラフ。 インバータの回路図。 切換回路の回路図。 第１動作における切換回路の状態の変化を示す図。 第２動作における切換回路の状態の変化を示す図。

図１は、実施例１のＤＣ−ＤＣコンバータ１０の回路図を示している。ＤＣ−ＤＣコンバータ１０は、車両に搭載されている。ＤＣ−ＤＣコンバータ１０は、高電位入力配線１２と、高電位出力配線１４と、低電位配線１６を有している。高電位入力配線１２は、直流電源９０（例えば、バッテリー）の正極に接続されている。低電位配線１６は、直流電源９０の負極に接続されている。ＤＣ−ＤＣコンバータ１０は、直流電源９０の印加電圧（すなわち、高電位入力配線１２と低電位配線１６の間の電圧）を昇圧し、昇圧した電圧を高電位出力配線１４と低電位配線１６の間に印加する。図示していないが、高電位出力配線１４と低電位配線１６の間には、負荷（例えば、インバータや走行用モータ）が接続されている。したがって、昇圧された電圧が、負荷に供給される。

ＤＣ−ＤＣコンバータ１０は、入力側平滑化コンデンサ２０、メインリアクトル２２、第１サブリアクトル２４、第２サブリアクトル２６、ＭＯＳＦＥＴ３１〜３４、ダイオード４１〜４４、出力側平滑化コンデンサ５０、電流センサ５２、及び、ゲート制御装置５４を有している。

入力側平滑化コンデンサ２０は、高電位入力配線１２と低電位配線１６の間に接続されている。

ＭＯＳＦＥＴ３１、３２、３３、３４は、ｎチャネル型のＭＯＳＦＥＴである。ＭＯＳＦＥＴ３１とＭＯＳＦＥＴ３２は、高電位出力配線１４と低電位配線１６の間に直列に接続されている。ＭＯＳＦＥＴ３１のソースは、低電位配線１６に接続されている。ＭＯＳＦＥＴ３１のドレインは、ＭＯＳＦＥＴ３２のソースに接続されている。ＭＯＳＦＥＴ３２のドレインは、高電位出力配線１４に接続されている。ダイオード４１は、ＭＯＳＦＥＴ３１に対して並列に接続されている。ダイオード４１のアノードが、ＭＯＳＦＥＴ３１のソースに接続されている。ダイオード４１のカソードが、ＭＯＳＦＥＴ３１のドレインに接続されている。ダイオード４２は、ＭＯＳＦＥＴ３２に対して並列に接続されている。ダイオード４２のアノードが、ＭＯＳＦＥＴ３２のソースに接続されている。ダイオード４２のカソードが、ＭＯＳＦＥＴ３２のドレインに接続されている。ＭＯＳＦＥＴ３１、ＭＯＳＦＥＴ３２、ダイオード４１及びダイオード４２は、これらを構成する半導体チップが絶縁樹脂内に封止された部品６０により構成されている。部品６０は、パワーカードと呼ばれる場合もある。図２に示すように、部品６０は、絶縁樹脂６２と、絶縁樹脂６２から外側に突出する複数の端子を有している。ＭＯＳＦＥＴ３１、ＭＯＳＦＥＴ３２、ダイオード４１及びダイオード４２は、絶縁樹脂６２の内部に埋め込まれており、絶縁樹脂６２の内部で各端子に接続されている。

図１に示すように、ＭＯＳＦＥＴ３３とＭＯＳＦＥＴ３４は、高電位出力配線１４と低電位配線１６の間に直列に接続されている。ＭＯＳＦＥＴ３３のソースは、低電位配線１６に接続されている。ＭＯＳＦＥＴ３３のドレインは、ＭＯＳＦＥＴ３４のソースに接続されている。ＭＯＳＦＥＴ３４のドレインは、高電位出力配線１４に接続されている。ダイオード４３は、ＭＯＳＦＥＴ３３に対して並列に接続されている。ダイオード４３のアノードが、ＭＯＳＦＥＴ３３のソースに接続されている。ダイオード４３のカソードが、ＭＯＳＦＥＴ３３のドレインに接続されている。ダイオード４４は、ＭＯＳＦＥＴ３４に対して並列に接続されている。ダイオード４４のアノードが、ＭＯＳＦＥＴ３４のソースに接続されている。ダイオード４４のカソードが、ＭＯＳＦＥＴ３４のドレインに接続されている。ＭＯＳＦＥＴ３３、ＭＯＳＦＥＴ３４、ダイオード４３及びダイオード４４は、上述した部品６０と同様の部品６４により構成されている。

なお、以下では、ソースが低電位配線１６に接続されているＭＯＳＦＥＴ（すなわち、ＭＯＳＦＥＴ３１、３３）を下側ＭＯＳＦＥＴといい、ドレインが高電位出力配線１４に接続されているＭＯＳＦＥＴ（すなわち、ＭＯＳＦＥＴ３２、３４）を上側ＭＯＳＦＥＴという。

メインリアクトル２２は、第１端子２２ａと第２端子２２ｂを有している。第１端子２２ａは高電位入力配線１２に接続されている。図２に示すように、メインリアクトル２２は、高透磁率材料で構成されているコア２２ｄに巻線２２ｃを複数回巻き付けた構造を備えている。

図１に示すように、第１サブリアクトル２４の一端は、メインリアクトル２２の第２端子２２ｂに接続されている。第１サブリアクトル２４の他端は、下側ＭＯＳＦＥＴ３１のドレイン及び上側ＭＯＳＦＥＴ３２のソースに接続されている。第１サブリアクトル２４のインダクタンスは、メインリアクトル２２のインダクタンスよりも小さい。図２に示すように、第１サブリアクトル２４は、直線状に伸びる平板形状のバスバー２４ａの周囲を高透磁率材料で構成されているコア２４ｂで覆った構造を有している。第１サブリアクトル２４のインダクタンスがそれほど大きくないので、第１サブリアクトル２４を巻線構造とすることなく、図２に示すように直線状のバスバー２４ａの周囲をコア２４ｂで覆った構造とすることができる。これによって、第１サブリアクトル２４が小型化されている。バスバー２４ａの一端は、部品６０の端子６３（下側ＭＯＳＦＥＴ３１のドレインと上側ＭＯＳＦＥＴ３２のソースに接続されている端子）に接続されており、バスバー２４ａの他端は、メインリアクトル２２の巻線２２ｃの一端（すなわち、第２端子２２ｂ）に接続されている。

図１に示すように、第２サブリアクトル２６の一端は、メインリアクトル２２の第２端子２２ｂに接続されている。第２サブリアクトル２６の他端は、下側ＭＯＳＦＥＴ３３のドレイン及び上側ＭＯＳＦＥＴ３４のソースに接続されている。第２サブリアクトル２６のインダクタンスは、メインリアクトル２２のインダクタンスよりも小さい。第２サブリアクトル２６は、図２に示す第１サブリアクトル２４と同様の構造（直線状のバスバーの周囲をコアで覆った構造）を備えている。これによって、第２サブリアクトル２６が小型化されている。

出力側平滑化コンデンサ５０は、高電位出力配線１４と低電位配線１６の間に接続されている。

電流センサ５２は、メインリアクトル２２に流れる電流を検出する。電流センサ５２は、検出した電流値を、ゲート制御装置５４へ送信する。

ゲート制御装置５４は、ＭＯＳＦＥＴ３１〜３４のそれぞれのゲートに接続されている。ゲート制御装置５４は、各ゲートの充放電を行う駆動回路を、ＭＯＳＦＥＴ毎に備えている。また、ゲート制御装置５４は、各駆動回路に対してＭＯＳＦＥＴのオンまたはオフを指令する信号を送る制御回路を備えている。ゲート制御装置５４は、ＭＯＳＦＥＴ３１〜３４を独立して制御することができる。

次に、ＤＣ−ＤＣコンバータ１０の動作について説明する。ゲート制御装置５４は、ノイズ等による誤動作を除いて、下側ＭＯＳＦＥＴ３１と上側ＭＯＳＦＥＴ３２が同時にオン状態になることが無く、下側ＭＯＳＦＥＴ３３と上側ＭＯＳＦＥＴ３４が同時にオン状態となることが無いように、ＭＯＳＦＥＴ３１〜３４を制御する。これによって、高電位出力配線１４と低電位配線１６の間が短絡することが防止される。また、ゲート制御装置５４は、第１動作と第２動作を実行することができる。第１動作は、ＤＣ−ＤＣコンバータ１０のスイッチング損失（各ＭＯＳＦＥＴのスイッチング時に生じる損失）を抑制する動作であり、第２動作は、ＤＣ−ＤＣコンバータ１０の定常損失（スイッチング時以外の時に生じる損失）を低減する動作である。ゲート制御装置５４は、電流センサ５２で検出される電流ＩＬが閾値Ｉｔｈ以下のときに第１動作を実行し、電流センサ５２で検出される電流ＩＬが閾値Ｉｔｈより大きいときに第２動作を実行する。ゲート制御装置５４がＭＯＳＦＥＴ３１〜３４を制御することで、第１動作と第２動作が実行される。

まず、第１動作について説明する。図３は、第１動作における各値の変化を示すグラフである。図３において、電流ＩＬはメインリアクトル２２に流れる電流であり、電流ＩＬ１は第１サブリアクトル２４に流れる電流であり、電流ＩＬ２は第２サブリアクトル２６に流れる電流である。なお、電流ＩＬは、電流ＩＬ１と電流ＩＬ２の合計値である。また、図３において、電位Ｖｇ３１は下側ＭＯＳＦＥＴ３１のゲート電位であり、電位Ｖｇ３２は上側ＭＯＳＦＥＴ３２のゲート電位であり、電位Ｖｇ３３は下側ＭＯＳＦＥＴ３３のゲート電位であり、電位Ｖｇ３４は上側ＭＯＳＦＥＴ３４のゲート電位である。ゲート電位Ｖｇ３１〜Ｖｇ３４は、ゲート制御装置５４によって制御される。ゲート電位Ｖｇ３１〜Ｖｇ３４は、高電位と低電位の間で変化する。ゲート電位が高電位のときにＭＯＳＦＥＴがオン状態となり、ゲート電位が低電位のときにＭＯＳＦＥＴがオフ状態となる。図３に示すように、第１動作では、ゲート制御装置５４は、ＤＣ−ＤＣコンバータ１０の状態が、状態Ｔ１、状態Ｔ２、状態Ｔ３、状態Ｔ４、状態Ｔ５、状態Ｔ６の順に変化し、状態Ｔ６の次に状態Ｔ１に戻るように制御を行う。つまり、ゲート制御装置５４は、状態Ｔ１〜Ｔ６のサイクルが繰り返されるように制御を行う。状態Ｔ１〜Ｔ６のそれぞれは、図４に示されている。なお、図４では、ＤＣ−ＤＣコンバータ１０の回路構成を、図１よりも簡略化して示している。

図３、４に示すように、状態Ｔ１では、下側ＭＯＳＦＥＴ３１がオンしており、上側ＭＯＳＦＥＴ３２がオフしており、下側ＭＯＳＦＥＴ３３がオフしている。上側ＭＯＳＦＥＴ３４は、状態Ｔ１の期間の途中でオンからオフに切り換わる。状態Ｔ１では、下側ＭＯＳＦＥＴ３１がオンしているため、高電位入力配線１２から、メインリアクトル２２、第１サブリアクトル２４、及び、下側ＭＯＳＦＥＴ３１を通って低電位配線１６へ電流ＩＬ１が流れる。状態Ｔ１の期間中に第１サブリアクトル２４の誘導電圧（電流ＩＬ１を阻止する方向に作用する誘導電圧）が低下するので、状態Ｔ１の期間中に電流ＩＬ１が急速に増加する。また、後に詳述するが、状態Ｔ１では、第２サブリアクトル２６の誘導電圧によって、高電位入力配線１２から、メインリアクトル２２、第２サブリアクトル２６、及び、ダイオード４４を通って高電位出力配線１４へ電流ＩＬ２が流れる。但し、状態Ｔ１の期間中に電流ＩＬ２が急速に減少する。したがって、状態Ｔ１の期間中は、電流ＩＬがほとんど変化しない。状態Ｔ１において電流ＩＬ２がゼロまで減少すると、状態Ｔ２となる。

状態Ｔ２では、下側ＭＯＳＦＥＴ３１がオン状態に維持されており、電流ＩＬ１が継続して流れる。状態Ｔ２の期間中に、メインリアクトル２２の誘導電圧と第１サブリアクトル２４の誘導電圧（電流ＩＬ１を阻止する方向に作用する誘導電圧）が低下するので、状態Ｔ２の期間中に電流ＩＬ１が徐々に増加する。このため、電流ＩＬも徐々に増加する。状態Ｔ２の期間の最後に、下側ＭＯＳＦＥＴ３１がオン状態からオフ状態に切り換えられる。これによって、ＤＣ−ＤＣコンバータ１０は、状態Ｔ２から状態Ｔ３へ移行する。

状態Ｔ３の期間の初期では、上側ＭＯＳＦＥＴ３２がオフしている。状態Ｔ３の最初に下側ＭＯＳＦＥＴ３１がオフすると、メインリアクトル２２と第１サブリアクトル２４が電流ＩＬ１を流し続ける方向に誘導電圧を生じさせるので、ダイオード４２のアノードの電位が上昇する。このため、電流ＩＬ１が、高電位入力配線１２から、メインリアクトル２２、第１サブリアクトル２４、及び、ダイオード４２を通って高電位出力配線１４へ流れる。このように高電位出力配線１４へ電流ＩＬ１が流れることで、出力側平滑化コンデンサ５０（図１参照）が充電され、高電位出力配線１４の電位が上昇する。状態Ｔ３の期間中に、メインリアクトル２２及び第１サブリアクトル２４の誘導電圧（電流ＩＬ１を流す方向に作用する誘導電圧）が低下するので、状態Ｔ３の期間中に電流ＩＬ１が徐々に減少する。このため、電流ＩＬも徐々に減少する。

状態Ｔ３の期間の途中のタイミングｔ１で、上側ＭＯＳＦＥＴ３２がオフ状態からオン状態に切り換えられる。上側ＭＯＳＦＥＴ３２がオンすると、電流ＩＬ１が、ダイオード４２と上側ＭＯＳＦＥＴ３２に分岐して流れる。これによって、ダイオード４２の電流密度が低下し、電流ＩＬ１によって発生する損失が小さくなる。より詳細には、上側ＭＯＳＦＥＴ３２がオフしていてダイオード４２に電流ＩＬ１が流れているときにダイオード４２で発生する損失よりも、ダイオード４２と上側ＭＯＳＦＥＴ３２に電流ＩＬ１が分岐して流れているときにダイオード４２と上側ＭＯＳＦＥＴ３２で発生する損失の方が小さくなる。このように、ダイオード４２に電流ＩＬ１が流れているときに上側ＭＯＳＦＥＴ３２をオンすることで、損失を低減することができる。特に、ダイオード４２として、上側ＭＯＳＦＥＴ３２のボディダイオード（ＭＯＳＦＥＴのソース側のｎ型半導体領域とチャネル層を構成するｐ型半導体領域の界面のｐｎ接合により構成されているダイオード）を用いる場合には、ダイオード４２の電流密度が高くなり易いので、上側ＭＯＳＦＥＴ３２をオンしてダイオード４２の電流密度を低下させることで、損失を効果的に抑制することができる。状態Ｔ３の期間の最後に、下側ＭＯＳＦＥＴ３３がオフ状態からオン状態に切り換えられる。これによって、ＤＣ−ＤＣコンバータ１０は、状態Ｔ３から状態Ｔ４に移行する。

状態Ｔ４の期間の初期では、上側ＭＯＳＦＥＴ３２がオン状態に維持されている。つまり、状態Ｔ４の期間の初期では、上側ＭＯＳＦＥＴ３２と下側ＭＯＳＦＥＴ３３が共にオンしている。このため、高電位出力配線１４と低電位配線１６が、上側ＭＯＳＦＥＴ３２、第１サブリアクトル２４、第２サブリアクトル２６及び下側ＭＯＳＦＥＴ３３を介して接続される。しかしながら、第１サブリアクトル２４と第２サブリアクトル２６によって高電位出力配線１４と低電位配線１６の間の電圧が保持されるので、高電位出力配線１４と低電位配線１６の間に過電流は流れない。すなわち、高電位出力配線１４と低電位配線１６の間は短絡状態とはならない。

また、状態Ｔ４では、下側ＭＯＳＦＥＴ３３がオンするので、高電位入力配線１２から、メインリアクトル２２、第２サブリアクトル２６、及び、下側ＭＯＳＦＥＴ３３を通って低電位配線１６へ電流ＩＬ２が流れる。状態Ｔ４の期間中に第２サブリアクトル２６による誘導電圧（電流ＩＬ２を阻止する方向に作用する誘導電圧）が低下するので、状態Ｔ４の期間中に電流ＩＬ２が急速に増加する。また、状態Ｔ４の期間中に、状態Ｔ３の期間から継続して、電流ＩＬ１が流れる。但し、状態Ｔ４の期間では、下側ＭＯＳＦＥＴ３３がオンすることでメインリアクトル２２の第２端子２２ｂの電位が急速に低下するので、電流ＩＬ１が急速に減少する。したがって、状態Ｔ４では、電流ＩＬがほとんど変化しない。

状態Ｔ４の期間の初期では、上側ＭＯＳＦＥＴ３２がオンしているので、電流ＩＬ１はダイオード４２と上側ＭＯＳＦＥＴ３２に分岐して流れる。これによって、電流ＩＬ１が流れることで生じる損失が低減される。但し、上側ＭＯＳＦＥＴ３２がオンしている時間が長すぎると、上側ＭＯＳＦＥＴ３２に電流が逆流して高電位出力配線１４と低電位配線１６が短絡するおそれがある。このため、状態Ｔ４の期間の途中のタイミングｔ２で、上側ＭＯＳＦＥＴ３２がオン状態からオフ状態に切り換えられる。上側ＭＯＳＦＥＴ３２がオフしても、電流ＩＬ１はダイオード４２を介して流れ続ける。上側ＭＯＳＦＥＴ３２がオフした後に、電流ＩＬ１がゼロまで減少する。電流ＩＬ１がゼロまで減少すると、状態Ｔ５となる。

状態Ｔ５では、下側ＭＯＳＦＥＴ３３がオン状態に維持されており、電流ＩＬ２が継続して流れる。状態Ｔ５の期間中に、メインリアクトル２２の誘導電圧と第２サブリアクトル２６の誘導電圧（電流ＩＬ２を阻止する方向に作用する誘導電圧）が低下するので、状態Ｔ５の期間中に電流ＩＬ２が徐々に増加する。このため、電流ＩＬも徐々に増加する。状態Ｔ５の期間の最後に、下側ＭＯＳＦＥＴ３３がオン状態からオフ状態に切り換えられる。これによって、ＤＣ−ＤＣコンバータ１０は、状態Ｔ５から状態Ｔ６へ移行する。

状態Ｔ６の期間の初期では、上側ＭＯＳＦＥＴ３４がオフしている。状態Ｔ６の最初に下側ＭＯＳＦＥＴ３３がオフすると、メインリアクトル２２と第２サブリアクトル２６が電流ＩＬ２を流し続ける方向に誘導電圧を生じさせるので、ダイオード４４のアノードの電位が上昇する。このため、電流ＩＬ２が、高電位入力配線１２から、メインリアクトル２２、第２サブリアクトル２６、及び、ダイオード４４を通って高電位出力配線１４へ流れる。このように高電位出力配線１４へ電流ＩＬ２が流れることで、出力側平滑化コンデンサ５０（図１参照）が充電され、高電位出力配線１４の電位が上昇する。状態Ｔ６の期間中に、メインリアクトル２２及び第２サブリアクトル２６の誘導電圧（電流ＩＬ２を流す方向に作用する誘導電圧）が低下するので、状態Ｔ６の期間中に電流ＩＬ２が徐々に減少する。このため、電流ＩＬも徐々に減少する。

状態Ｔ６の期間の途中のタイミングｔ３で、上側ＭＯＳＦＥＴ３４がオフ状態からオン状態に切り換えられる。上側ＭＯＳＦＥＴ３４がオンすると、電流ＩＬ２が、ダイオード４４と上側ＭＯＳＦＥＴ３４に分岐して流れる。これによって、ダイオード４４の電流密度が低下し、電流ＩＬ２によって発生する損失が小さくなる。より詳細には、上側ＭＯＳＦＥＴ３４がオフしていてダイオード４４に電流ＩＬ２が流れているときにダイオード４４で発生する損失よりも、ダイオード４４と上側ＭＯＳＦＥＴ３４に電流ＩＬ２が分岐して流れているときにダイオード４４と上側ＭＯＳＦＥＴ３４で発生する損失の方が小さくなる。このように、ダイオード４４に電流ＩＬ２が流れているときに上側ＭＯＳＦＥＴ３４をオンすることで、損失を低減することができる。特に、ダイオード４４として、上側ＭＯＳＦＥＴ３４のボディダイオードを用いる場合には、ダイオード４４の電流密度が高くなり易いので、上側ＭＯＳＦＥＴ３４をオンしてダイオード４４の電流密度を低下させることで、損失を効果的に抑制することができる。状態Ｔ６の期間の最後に、下側ＭＯＳＦＥＴ３１がオフ状態からオン状態に切り換えられる。これによって、ＤＣ−ＤＣコンバータ１０は、状態Ｔ６から上述した状態Ｔ１に移行する。

状態Ｔ１の期間の初期では、上側ＭＯＳＦＥＴ３４がオン状態に維持されている。つまり、状態Ｔ１の期間の初期では、下側ＭＯＳＦＥＴ３１と上側ＭＯＳＦＥＴ３４が共にオンしている。このため、高電位出力配線１４と低電位配線１６が、上側ＭＯＳＦＥＴ３４、第２サブリアクトル２６、第１サブリアクトル２４、及び、下側ＭＯＳＦＥＴ３１を介して接続される。しかしながら、第１サブリアクトル２４と第２サブリアクトル２６によって高電位出力配線１４と低電位配線１６の間の電圧が保持されるので、高電位出力配線１４と低電位配線１６の間に過電流は流れない。すなわち、高電位出力配線１４と低電位配線１６の間は短絡状態とはならない。

また、上述したように、状態Ｔ１では、下側ＭＯＳＦＥＴ３１がオンするので、高電位入力配線１２から、メインリアクトル２２、第１サブリアクトル２４、及び、下側ＭＯＳＦＥＴ３１を通って低電位配線１６へ電流ＩＬ１が流れる。上述したように、電流ＩＬ１は、状態Ｔ１の期間中に急速に増加する。また、状態Ｔ１の期間では、状態Ｔ６の期間から継続して、電流ＩＬ２が流れ続ける。但し、状態Ｔ１の期間では、下側ＭＯＳＦＥＴ３１がオンすることでメインリアクトル２２の第２端子２２ｂの電位が急速に低下するので、電流ＩＬ２が急速に減少する。したがって、状態Ｔ１では、電流ＩＬがほとんど変化しない。

状態Ｔ１の期間の初期では、上側ＭＯＳＦＥＴ３４がオンしているので、電流ＩＬ２はダイオード４４と上側ＭＯＳＦＥＴ３４に分岐して流れる。これによって、電流ＩＬ２が流れることで生じる損失が低減される。但し、上側ＭＯＳＦＥＴ３４がオンしている時間が長すぎると、上側ＭＯＳＦＥＴ３４に電流が逆流して高電位出力配線１４と低電位配線１６が短絡するおそれがある。このため、状態Ｔ１の期間の途中のタイミングｔ４で、上側ＭＯＳＦＥＴ３４がオン状態からオフ状態に切り換えられる。上側ＭＯＳＦＥＴ３４がオフしても、電流ＩＬ２はダイオード４４を介して流れ続ける。上側ＭＯＳＦＥＴ３４がオフした後に、電流ＩＬ２がゼロまで減少する。

以上に説明したように、第１動作では、状態Ｔ１〜Ｔ６のサイクルが複数回繰り返される。実施例１では、状態Ｔ３から状態Ｔ４に移行するときに、状態Ｔ３の期間の途中のタイミングｔ１から状態Ｔ４の期間の途中のタイミングｔ２にかけて、上側ＭＯＳＦＥＴ３２がオン状態に維持される。これによって、電流ＩＬ１が流れることによって生じる損失が低減される。特に、実施例１では、状態Ｔ４の期間の初期において上側ＭＯＳＦＥＴ３２と下側ＭＯＳＦＥＴ３３が共にオン状態となるが、第１サブリアクトル２４と第２サブリアクトル２６によって高電位出力配線１４と低電位配線１６の間の電圧が保持されるので、高電位出力配線１４と低電位配線１６の間の短絡が防止される。また、状態Ｔ４の期間の途中のタイミングｔ２まで上側ＭＯＳＦＥＴ３２をオン状態に維持することで、上側ＭＯＳＦＥＴ３２をオン状態にする期間を長くすることができ、電流ＩＬ１が流れることによって生じる損失をより効果的に低減することができる。

また、実施例１では、状態Ｔ６から状態Ｔ１に移行するときに、状態Ｔ６の期間の途中のタイミングｔ３から状態Ｔ１の期間の途中のタイミングｔ４にかけて、上側ＭＯＳＦＥＴ３４がオン状態に維持される。これによって、電流ＩＬ２が流れることによって生じる損失が低減される。特に、実施例１では、状態Ｔ１の期間の初期において上側ＭＯＳＦＥＴ３４と下側ＭＯＳＦＥＴ３１が共にオン状態となるが、第１サブリアクトル２４と第２サブリアクトル２６によって高電位出力配線１４と低電位配線１６の間の電圧が保持されるので、高電位出力配線１４と低電位配線１６の間の短絡が防止される。また、状態Ｔ１の期間の途中のタイミングｔ４まで上側ＭＯＳＦＥＴ３４をオン状態に維持することで、上側ＭＯＳＦＥＴ３４をオン状態にする期間を長くすることができ、電流ＩＬ２が流れることによって生じる損失をより効果的に低減することができる。

また、第１動作では、図３に示すように、電流ＩＬが変動する振幅ΔＩＬが小さい。このため、メインリアクトル２２で生じる損失が小さい。また、第１動作では、電流ＩＬ１、ＩＬ２が変動する振幅ΔＩＬ１、ΔＩＬ２が大きい。しかしながら、第１サブリアクトル２４及び第２サブリアクトル２６のインダクタンスが小さいので、第１サブリアクトル２４及び第２サブリアクトル２６で生じる損失は小さい。このように、第１動作では、各リアクトルで生じる損失を抑制することができる。

次に、第２動作について説明する。図５に示すように、第２動作では、ゲート制御装置５４は、ＤＣ−ＤＣコンバータ１０の状態が、状態Ｓ１、状態Ｓ２、状態Ｓ３、状態Ｓ４の順に変化し、状態Ｓ４の次に状態Ｓ１に戻るように制御を行う。すなわち、ゲート制御装置５４は、状態Ｓ１〜Ｓ４のサイクルが繰り返されるように制御を行う。

状態Ｓ１では、下側ＭＯＳＦＥＴ３１と下側ＭＯＳＦＥＴ３３が共にオンしており、上側ＭＯＳＦＥＴ３２と上側ＭＯＳＦＥＴ３４が共にオフしている。このため、高電位入力配線１２から、メインリアクトル２２、第１サブリアクトル２４、及び、下側ＭＯＳＦＥＴ３１を通って低電位配線１６へ電流ＩＬ１が流れるとともに、高電位入力配線１２から、メインリアクトル２２、第２サブリアクトル２６、及び、下側ＭＯＳＦＥＴ３３を通って低電位配線１６へ電流ＩＬ２が流れる。状態Ｓ１の期間の間に、各リアクトルの誘導電圧（電流ＩＬ１、ＩＬ２を阻止する方向に作用する誘導電圧）が徐々に低下するので、電流ＩＬ１、ＩＬ２が徐々に増加する。状態Ｓ１の期間の最後に、下側ＭＯＳＦＥＴ３１と下側ＭＯＳＦＥＴ３３がオン状態からオフ状態に切り換えられる。これによって、ＤＣ−ＤＣコンバータ１０は、状態Ｓ１から状態Ｓ２に移行する。

状態Ｓ２の最初に下側ＭＯＳＦＥＴ３１と下側ＭＯＳＦＥＴ３３がオフすると、メインリアクトル２２と第１サブリアクトル２４が電流ＩＬ１を流し続ける方向に誘導電圧を生じさせ、メインリアクトル２２と第２サブリアクトル２６が電流ＩＬ２を流し続ける方向に誘導電圧を生じさせる。メインリアクトル２２と第１サブリアクトル２４の誘導電圧によってダイオード４２のアノードの電位が上昇するので、ダイオード４２に電流ＩＬ１が流れる。すなわち、高電位入力配線１２から、メインリアクトル２２、第１サブリアクトル２４、及び、ダイオード４２を通って高電位出力配線１４へ電流ＩＬ１が流れる。また、メインリアクトル２２と第２サブリアクトル２６の誘導電圧によってダイオード４４のアノードの電位が上昇するので、ダイオード４４に電流ＩＬ２が流れる。すなわち、高電位入力配線１２から、メインリアクトル２２、第２サブリアクトル２６、及び、ダイオード４４を通って高電位出力配線１４へ電流ＩＬ２が流れる。このように電流ＩＬ１、ＩＬ２が流れることで、出力側平滑化コンデンサ５０（図１参照）が充電されて、高電位出力配線１４の電位が上昇する。状態Ｓ２の期間の最後に、上側ＭＯＳＦＥＴ３２と上側ＭＯＳＦＥＴ３４がオフ状態からオン状態に切りかえられる。これによって、ＤＣ−ＤＣコンバータ１０は、状態Ｓ２から状態Ｓ３に移行する。

状態Ｓ３でも、ダイオード４２を介して電流ＩＬ１が流れるとともにダイオード４４を介して電流ＩＬ２が流れる。また、上側ＭＯＳＦＥＴ３２がオンすることで、電流ＩＬ１が、上側ＭＯＳＦＥＴ３２とダイオード４２に分岐して流れるようになる。これによって、電流ＩＬ１が流れることで生じる損失が低減される。また、上側ＭＯＳＦＥＴ３４がオンすることで、電流ＩＬ２が、上側ＭＯＳＦＥＴ３４とダイオード４４に分岐して流れるようになる。これによって、電流ＩＬ２が流れることで生じる損失が低減される。状態Ｓ３の期間の最後に、上側ＭＯＳＦＥＴ３２と上側ＭＯＳＦＥＴ３４がオン状態からオフ状態に切り換えられる。これによって、ＤＣ−ＤＣコンバータ１０は、状態Ｓ３から状態Ｓ４に移行する。

状態Ｓ４でも、状態Ｓ２と同様に、ダイオード４２を介して電流ＩＬ１が流れるとともにダイオード４４を介して電流ＩＬ２が流れる。状態Ｓ４の期間の最後に、下側ＭＯＳＦＥＴ３１と下側ＭＯＳＦＥＴ３３がオフ状態からオン状態に切り換えられる。これによって、ＤＣ−ＤＣコンバータ１０は、状態Ｓ４から状態Ｓ１に移行する。

なお、状態Ｓ２、Ｓ３、Ｓ４の期間の間に、各リアクトルの誘導電圧（電流ＩＬ１、ＩＬ２を流す方向に作用する誘導電圧）が徐々に低下するので、電流ＩＬ１、ＩＬ２が徐々に減少する。

以上のように、第２動作では、下側ＭＯＳＦＥＴ３１、３３が共にオンしている状態（状態Ｓ１）と、下側ＭＯＳＦＥＴ３１、３３が共にオフしている状態（状態Ｓ２、Ｓ３、及び、Ｓ４）とが交互に繰り返される。第２動作でも、高電位出力配線１４の電位を上昇させることができる。

図６は、下側ＭＯＳＦＥＴ３１、３３がオンするときのドレイン‐ソース間電圧Ｖｄｓとドレイン‐ソース間電流Ｉｄｓの変化を示している。なお、図６において、電流Ｉｄｓの実線のグラフは第１動作における電流Ｉｄｓの変化を示しており、電流Ｉｄｓの破線のグラフは第２動作における電流Ｉｄｓの変化を示している。第１動作と第２動作のいずれでも、下側ＭＯＳＦＥＴ３１、３３がオンすると、電圧Ｖｄｓが急速に低下し、電流Ｉｄｓが急速に増加する。また、第１動作と第２動作のいずれでも、下側ＭＯＳＦＥＴ３１、３３がオンした後は、上述したように、電流Ｉｄｓ（すなわち、電流ＩＬ１またはＩＬ２）が徐々に増加する。

図５に示すように、第２動作では、下側ＭＯＳＦＥＴ３１がオンする直前の状態（状態Ｓ４）において、メインリアクトル２２と第１サブリアクトル２４に電流Ｌ１が流れている。このため、下側ＭＯＳＦＥＴ３１がオンすると略同時に下側ＭＯＳＦＥＴ３１にリアクトル２２、２４から電流Ｌ１が流入する。このため、第２動作では、図６の電流Ｉｄｓの破線のグラフに示すように、下側ＭＯＳＦＥＴ３１がオンするときに電流Ｉｄｓが増加する速度が速い。したがって、第２動作では、下側ＭＯＳＦＥＴ３１がオンするときに生じる損失（スイッチング損失）が大きい。同様に、第２動作では、下側ＭＯＳＦＥＴ３３がオンするときに生じるスイッチング損失が大きい。

他方、図４に示すように、第１動作では、下側ＭＯＳＦＥＴ３１がオンする直前の状態（状態Ｔ６）において、第１サブリアクトル２４に電流ＩＬ１が流れていない。このため、下側ＭＯＳＦＥＴ３１がオンすると同時に下側ＭＯＳＦＥＴ３１に電流ＩＬ１が流れ始めるが、電流ＩＬ１の増加速度がそれほど早くない。このため、第１動作では、図６の電流Ｉｄｓの実線のグラフに示すように、下側ＭＯＳＦＥＴ３１がオンするときに電流Ｉｄｓが増加する速度が第２動作よりも遅い。したがって、第１動作では、下側ＭＯＳＦＥＴ３１がオンするときに生じるスイッチング損失が小さい。同様に、第１動作では、下側ＭＯＳＦＥＴ３３がオンするときに生じるスイッチング損失が小さい。

以上に説明したように、第１動作では、第２動作よりも、下側ＭＯＳＦＥＴ３１、３３で生じるスイッチング損失を抑制することができる。

また、第１動作と第２動作のいずれでも、下側ＭＯＳＦＥＴ３１、３３がオンするときに、ダイオード４２、４４のアノードの電位が低下し、ダイオード４２、４４に逆方向電圧が印加される。ダイオード４２、４４への印加電圧が順方向電圧から逆方向電圧に切り換えられると、ダイオード４２、４４にリカバリ電流（短時間流れる逆方向電流）が流れる。リカバリ電流が流れると、ダイオード４２、４４でリカバリ損失（スイッチング損失の一種）が生じる。

図５に示すように、第２動作では、状態Ｓ４から状態Ｓ１に移行するときに、ダイオード４２、４４のアノードの電位が高電位（高電位出力配線１４よりも高い電位）から低電位（低電位配線１６の電位）まで引下げされる。つまり、ダイオード４２、４４への印加電圧が、順方向電圧から逆方向電圧に切り換えられる。このため、ダイオード４２、４４でリカバリ損失が生じる。

他方、図４に示すように、第１動作では、下側ＭＯＳＦＥＴ３１がオンするとき（すなわち、状態Ｔ６から状態Ｔ１へ移行するとき）に、ダイオード４２に電流が流れていないので、ダイオード４２ではリカバリ損失が発生しない。また、下側ＭＯＳＦＥＴ３１がオンすると、第１サブリアクトル２４と第２サブリアクトル２６を介してダイオード４４のアノードの電位が引き下げられるが、第１サブリアクトル２４と第２サブリアクトル２６の誘導電圧の影響によってダイオード４４のアノードの電位の低下速度が緩やかである。したがって、ダイオード４４でもリカバリ損失がほとんど発生しない。同様に、下側ＭＯＳＦＥＴ３３がオンするとき（すなわち、状態Ｔ３から状態Ｔ４へ移行するとき）に、ダイオード４４に電流が流れていないのでダイオード４４ではリカバリ損失が発生せず、ダイオード４２のアノードの電位は第１サブリアクトル２４と第２サブリアクトル２６の誘導電圧の影響によって緩やかに低下するのでダイオード４２でもリカバリ損失がほとんど発生しない。

以上に説明したように、第１動作では、第２動作よりも、ダイオード４２、４４で生じるリカバリ損失（スイッチング損失の一種）を抑制することができる。

また、図４を参照しながら上述したように、第１動作では、状態Ｔ１、Ｔ２において下側ＭＯＳＦＥＴ３１が単独でオン状態となり、状態Ｔ４、Ｔ５において下側ＭＯＳＦＥＴ３３が単独でオン状態となる。下側ＭＯＳＦＥＴ３１（または３３）が単独でオンするときに生じる定常損失Ｅ_ｏｎ１は、下側ＭＯＳＦＥＴ３１（または３３）のオン抵抗をＲ_ｏｎとすると、Ｅ_ｏｎ１≒Ｒ_ｏｎＩＬ^２の関係を満たす。これに対し、図５を参照しながら上述したように、第２動作では、状態Ｓ１において下側ＭＯＳＦＥＴ３１、３３が共にオン状態となるので、電流ＩＬが下側ＭＯＳＦＥＴ３１と下側ＭＯＳＦＥＴ３３に分岐して流れる。したがって、このときに生じる定常損失Ｅ_ｏｎ２は、Ｅ_ｏｎ２≒Ｒ_ｏｎ（ＩＬ／２）^２＋Ｒ_ｏｎ（ＩＬ／２）^２＝Ｒ_ｏｎＩＬ^２／２の関係を満たす。すなわち、Ｅ_ｏｎ２≒Ｅ_ｏｎ１／２の関係を満たす。つまり、第２動作では、第１動作よりも定常損失が生じ難い。

図７は、損失Ｅと電流ＩＬの関係を示している。なお、図７に示す損失Ｅは、ＤＣ−ＤＣコンバータ１０で生じる損失全体を示している。損失Ｅは、定常損失とスイッチング損失を含んでいる。図７のグラフＥ１は、第１動作で生じる損失を示しており、図７のグラフＥ２は、第２動作で生じる損失を示している。上述したように、第１動作は、スイッチング損失の抑制効果が高い。電流ＩＬが小さい電流領域Ｒ１では、全損失に対するスイッチング損失の割合が大きいので、スイッチング損失抑制効果が高い第１動作の損失Ｅ１が、第２動作の損失Ｅ２よりも小さくなる。また、電流ＩＬが大きい電流領域Ｒ２では、全損失に対する定常損失の割合が大きいので、定常損失抑制効果が高い第２動作の損失Ｅ２が第１動作の損失Ｅ１よりも小さくなる。上述したように、ゲート制御装置５４は、電流ＩＬが閾値Ｉｔｈ以下のときに第１動作を実行し、電流ＩＬが閾値Ｉｔｈより大きいときに第２動作を実行する。閾値Ｉｔｈは、電流領域Ｒ１と電流領域Ｒ２の境界値Ｉｂに対して、０．９×Ｉｂ＜Ｉｔｈ＜１．１×Ｉｂの関係を満たすように設定されている。すなわち、閾値Ｉｔｈは境界値Ｉｂと略一致する値に設定されている。したがって、実施例１のＤＣ−ＤＣコンバータ１０は、電流領域Ｒ１では第１動作を実行し、電流領域Ｒ２で第２動作を実行することができる。したがって、ＤＣ−ＤＣコンバータ１０で発生する損失が効果的に抑制される。なお、通常の車両走行時には電流ＩＬは電流領域Ｒ１内の値であり、車両が急加速した場合等に電流ＩＬが電流領域Ｒ２内の値となる。したがって、通常の車両走行時にはＤＣ−ＤＣコンバータ１０が第１動作を実行し、車両が急加速した場合等にＤＣ−ＤＣコンバータ１０が第２動作を実行する。

なお、上述したように、電流ＩＬが高くなると、第１動作（すなわち、下側ＭＯＳＦＥＴ３１と下側ＭＯＳＦＥＴ３３が交互にオンする動作）から第２動作（すなわち、下側ＭＯＳＦＥＴ３１と下側ＭＯＳＦＥＴ３３が同時にオン−オフする動作）に切り換えられる。第１動作から第２動作に切り換えられるときに、電流ＩＬ１と電流ＩＬ２（図５の状態Ｓ１における電流ＩＬ１と電流ＩＬ２）のアンバランスが生じる。しかしながら、第１サブリアクトル２４と第２サブリアクトル２６のインダクタンスが小さいので、第２動作を開始すると短時間で電流ＩＬ１と電流ＩＬ２はバランスする。したがって、問題なく第２動作を実行することができる。

なお、上述した実施例１では、図５に示すように、第２動作において、下側ＭＯＳＦＥＴ３１、３３と上側ＭＯＳＦＥＴ３２、３４を交互にオンさせた。しかしながら、図８に示すように、第２動作では、状態Ｓ１と状態Ｓ２が交互に現れるようにし、上側ＭＯＳＦＥＴ３２、３４をオフ状態に維持してもよい。

また、図９に示すように、下側ＭＯＳＦＥＴ３５、ダイオード４５、上側ＭＯＳＦＥＴ３６、ダイオード４６、及び、第３サブリアクトル２８を追加してもよい。ＭＯＳＦＥＴ３５、３６は、ｎチャネル型である。下側ＭＯＳＦＥＴ３５のソースが低電位配線１６に接続されており、上側ＭＯＳＦＥＴ３６のソースが下側ＭＯＳＦＥＴ３５のドレインに接続されており、上側ＭＯＳＦＥＴ３６のドレインが高電位出力配線１４に接続されている。第３サブリアクトル２８の一端はメインリアクトル２２の第２端子２２ｂに接続されており、第３サブリアクトル２８の他端は下側ＭＯＳＦＥＴ３５のドレイン及び上側ＭＯＳＦＥＴ３６のソースに接続されている。ダイオード４５のアノードは下側ＭＯＳＦＥＴ３５のソースに接続されており、ダイオード４５のカソードは下側ＭＯＳＦＥＴ３５のドレインに接続されている。ダイオード４６のアノードは上側ＭＯＳＦＥＴ３６のソースに接続されており、ダイオード４６のカソードは上側ＭＯＳＦＥＴ３６のドレインに接続されている。この場合、第１動作では、図１０に示すように、ＤＣ−ＤＣコンバータ１０の状態が、状態Ｔ１〜Ｔ９の順に変化し、状態Ｔ９の次に状態Ｔ１に戻るように制御を行うことができる。すなわち、状態Ｔ１〜Ｔ９のサイクルが繰り返し実行されてもよい。なお、図１０において、電流ＩＬ３は第３サブリアクトル２８に流れる電流であり、電位Ｖｇ３５は下側ＭＯＳＦＥＴ３５のゲート電位であり、電位Ｖｇ３６は上側ＭＯＳＦＥＴ３６のゲート電位である。図１０の状態Ｔ１〜Ｔ６において、下側ＭＯＳＦＥＴ３５はオフしている。状態Ｔ７、Ｔ８では、下側ＭＯＳＦＥＴ３１、３３がオフしており、下側ＭＯＳＦＥＴ３５がオンしている。状態Ｔ９では、下側ＭＯＳＦＥＴ３１、３３、３５がオフしている。状態Ｔ６の期間の途中のタイミングｔ５から状態Ｔ７の期間の途中のタイミングｔ６まで、上側ＭＯＳＦＥＴ３４がオン状態となる。これによって、電流ＩＬ２が流れることによって生じる損失が低減される。状態Ｔ９の期間の途中のタイミングｔ７から状態Ｔ１の期間の途中のタイミングｔ８まで、上側ＭＯＳＦＥＴ３６がオン状態となる。これによって、電流ＩＬ３が流れることによって生じる損失が低減される。このように、上側ＭＯＳＦＥＴと下側ＭＯＳＦＥＴの直列回路の数を３つにしても、第１動作を行うことができる。また、上側ＭＯＳＦＥＴと下側ＭＯＳＦＥＴの直列回路の数を図９よりもさらに増やしてもよい。

なお、上述した実施例１では、電流センサ５２がメインリアクトル２２に流れる電流ＩＬを測定した。しかしながら、他の位置（例えば、高電位入力配線１２、第１サブリアクトル２４、第２サブリアクトル２６、ＭＯＳＦＥＴ３１〜３４、及び、ダイオード４１〜４４の少なくとも１つ）を流れる電流を検出する電流センサを設け、その電流センサの検出値から電流ＩＬを予測して、第１動作と第２動作を切り換えてもよい。

また、実施例１の第１動作及び第２動作を、ＤＣ−ＤＣコンバータの回生動作（高電位出力配線１４の余剰電力を利用して直流電源９０を充電する動作）に応用してもよい。この場合、第１動作によって、上側ＭＯＳＦＥＴ３２、３４のスイッチング損失を抑制することができる。

実施例１では、ＤＣ−ＤＣコンバータについて説明した。これに対し、実施例２では、本明細書に開示の技術をインバータに適用した例について説明する。図１１に示すインバータ１００は、高電位配線１０２と低電位配線１０４を備えている。高電位配線１０２は直流電源のプラス側（例えば、バッテリーの正極、ＤＣ−ＤＣコンバータの高電位出力配線等）に接続されている。低電位配線１０４は、直流電源のマイナス側（例えば、バッテリーの負極、ＤＣ−ＤＣコンバータの低電位配線等）に接続されている。高電位配線１０２と低電位配線１０４の間に、３つの切換回路１１０ａ、１１０ｂ、１１０ｃが並列に接続されている。切換回路１１０ａ、１１０ｂ、１１０ｃのそれぞれには、対応するモータ配線１２０ａ、１２０ｂ、１２０ｃが接続されている。モータ配線１２０ａ、１２０ｂ、１２０ｃの他端は、走行用モータ（三相モータ）１３０に接続されている。走行用モータ１３０は、３つのコイル２２２ａ、２２２ｂ、２２２ｃを有している。モータ配線１２０ａがコイル２２２ａに接続されており、モータ配線１２０ｂがコイル２２２ｂに接続されており、モータ配線１２０ｃがコイル２２２ｃに接続されている。インバータ１００は、高電位配線１０２と低電位配線１０４の間に印加される直流電力を三相交流電力に変換し、三相交流電力を走行用モータ１３０に供給する。

次に、切換回路１１０ａ、１１０ｂ、１１０ｃについて説明する。なお、切換回路１１０ａ、１１０ｂ、１１０ｃの構成は互いに等しいので、以下では、切換回路１１０ｃについて説明する。

図１２は、切換回路１１０ｃを示している。なお、以下では、切換回路１１０ｃの構成要素のうち、実施例１のＤＣ−ＤＣコンバータの構成要素に対応する構成要素については、実施例１と同じ参照番号を付して説明する。切換回路１１０ｃは、ＭＯＳＦＥＴ３１〜３４を有している。高電位配線１０２と低電位配線１０４の間に、上側ＭＯＳＦＥＴ３２と下側ＭＯＳＦＥＴ３１が直列に接続されており、上側ＭＯＳＦＥＴ３４と下側ＭＯＳＦＥＴ３３が直列に接続されている。各ＭＯＳＦＥＴ３１〜３４に対して、ダイオード４１〜４４が並列に接続されている。各ダイオード４１〜４４において、アノードが対応するＭＯＳＦＥＴのソースに接続され、カソードが対応するＭＯＳＦＥＴのドレインに接続されている。また、切換回路１１０ｃは、第１サブリアクトル２４と第２サブリアクトル２６を有している。第１サブリアクトル２４の一端は下側ＭＯＳＦＥＴ３１のドレインに接続されており、第１サブリアクトル２４の他端はモータ配線１２０ｃに接続されている。第２サブリアクトル２６の一端は下側ＭＯＳＦＥＴ３３のドレインに接続されており、第２サブリアクトル２６の他端はモータ配線１２０ｃに接続されている。モータ配線１２０ｃには、電流センサ５２が設けられている。また、切換回路１１０ｃは、ＭＯＳＦＥＴ３１〜３４のゲートに接続されたゲート制御装置５４を有している。

各切換回路１１０ａ〜１１０ｃが、その内部のＭＯＳＦＥＴをスイッチングすることで、走行用モータ１３０に交流電力が供給される。図１２の電流ＩＭａ、ＩＭｂ、ＩＭｃは、走行用モータ１３０に流れる電流を示している。図１２は、モータ配線１２０ａからコイル２２２ａに電流ＩＭａが流れ、モータ配線１２０ｂからコイル２２２ｂに電流ＩＭｂが流れ、コイル２２２ｃからモータ配線１２０ｃに電流ＩＭｃが流れる場合を示している。電流ＩＭｃは、電流ＩＭａと電流ＩＭｂを加算した電流である。このように電流ＩＭａ、ＩＭｂ、ＩＭｃが流れている状態において、ゲート制御装置５４は、ＭＯＳＦＥＴ３１〜３４をスイッチングすることで、電流ＩＭｃを制御する。ゲート制御装置５４は、電流センサ５２で検出される電流ＩＭｃが閾値Ｉｔｈ以下のときは第１動作を実行し、電流ＩＭｃが閾値Ｉｔｈよりも大きいときは第２動作を実行する。

切換回路１１０ｃの第１動作は、図３の第１動作と略等しい。なお、切換回路１１０ｃに関して、図３は、電流ＩＬの代わりに電流ＩＭｃを示している。切換回路１１０ｃの状態Ｔ１〜Ｔ６は、図１３に示されている。なお、電流ＩＭｃは、電流ＩＬ１と電流ＩＬ２を加算した電流に等しい。また、図１３においては、切換回路１１０ｃの回路構成を、図１２よりも簡略化して示している。

図１３に示す切換回路１１０ｃの第１動作は、図４に示すＤＣ−ＤＣコンバータ１０の第１動作と略等しい。状態Ｔ１では、オン状態にある下側ＭＯＳＦＥＴ３１を通って電流ＩＬ１が流れる。また、状態Ｔ１では、ダイオード４４に電流ＩＬ２が流れる。但し、電流ＩＬ２は、状態Ｔ１の期間の間にゼロまで低下する。状態Ｔ２では、下側ＭＯＳＦＥＴ３１が引き続きオンしているので、下側ＭＯＳＦＥＴ３１に継続して電流ＩＬ１が流れる。状態Ｔ３では、下側ＭＯＳＦＥＴ３１がオフし、ダイオード４２に電流ＩＬ１が流れる。また、状態Ｔ３の期間の途中のタイミングｔ１で、上側ＭＯＳＦＥＴ３２がオンする。状態Ｔ４では、下側ＭＯＳＦＥＴ３３がオンし、下側ＭＯＳＦＥＴ３３に電流ＩＬ２が流れる。また、上側ＭＯＳＦＥＴ３２は、状態Ｔ４の期間の途中のタイミングｔ２まで継続してオンしている。高電位配線１０２と低電位配線１０４の間の電圧は、第１サブリアクトル２４と第２サブリアクトル２６によって保持される。したがって、高電位配線１０２と低電位配線１０４の間は短絡状態とはならない。また、タイミングｔ１からタイミングｔ２まで上側ＭＯＳＦＥＴ３２がオンしていることで、状態Ｔ３の期間から状態Ｔ４の期間に亘って、電流ＩＬ１がダイオード４２と上側ＭＯＳＦＥＴ３２に分散して流れる。これによって、定常損失が抑制される。電流ＩＬ１は、状態Ｔ４の期間の間にゼロまで低下する。状態Ｔ５では、下側ＭＯＳＦＥＴ３３が引き続きオンしているので、下側ＭＯＳＦＥＴ３３に継続して電流ＩＬ２が流れる。状態Ｔ６では、下側ＭＯＳＦＥＴ３３がオフし、ダイオード４４に電流ＩＬ２が流れる。また、状態Ｔ６の期間の途中のタイミングｔ３で、上側ＭＯＳＦＥＴ３４がオンする。その後の状態Ｔ１では、下側ＭＯＳＦＥＴ３１がオンし、下側ＭＯＳＦＥＴ３１に電流ＩＬ１が流れる。また、上側ＭＯＳＦＥＴ３４は、状態Ｔ１の期間の途中のタイミングｔ４まで継続してオンしている。高電位配線１０２と低電位配線１０４の間の電圧は、第１サブリアクトル２４と第２サブリアクトル２６によって保持される。したがって、高電位配線１０２と低電位配線１０４の間は短絡状態とはならない。また、タイミングｔ３からタイミングｔ４まで上側ＭＯＳＦＥＴ３４がオンしていることで、状態Ｔ６の期間から状態Ｔ１の期間に亘って、電流ＩＬ２がダイオード４４と上側ＭＯＳＦＥＴ３４に分散して流れる。これによって、定常損失が抑制される。

電流ＩＬ１、ＩＬ２が下側ＭＯＳＦＥＴ３１、３３に流れると、走行用モータ１３０に流れる電流ＩＭｃが増加する。ダイオード４２、４４に電流ＩＬ１、ＩＬ２が流れると、電流ＩＬ１、ＩＬ２が還流して電流ＩＭｃが減少する。したがって、第１動作で下側ＭＯＳＦＥＴ３１、３３がオンするデューティ比を制御することで、走行用モータ１３０に流れる電流ＩＭｃを制御することができる。

図３、１３から明らかなように、切換回路１１０ｃの第１動作では、下側ＭＯＳＦＥＴ３１がオンするタイミングの直前（すなわち、状態Ｔ６）において、第１サブリアクトル２４に流れる電流ＩＬ１がゼロである。したがって、下側ＭＯＳＦＥＴ３１がオンするときに生じるスイッチング損失が小さい。また、切換回路１１０ｃの第１動作では、下側ＭＯＳＦＥＴ３３がオンするタイミングの直前（すなわち、状態Ｔ３）において、第２サブリアクトル２６に流れる電流ＩＬ２がゼロである。したがって、下側ＭＯＳＦＥＴ３３がオンするときに生じるスイッチング損失が小さい。

図１４に示す切換回路１１０ｃの第２動作は、図５に示すＤＣ−ＤＣコンバータ１０の第１動作と略等しい。切換回路１１０ｃは、図１４に示すように、状態Ｓ１〜Ｓ４のサイクルが繰り返されるように制御される。なお、図１４においては、切換回路１１０ｃの回路構成を、図１２よりも簡略化して示している。

状態Ｓ１では、オン状態にある下側ＭＯＳＦＥＴ３１、３２を通って電流ＩＬ１、ＩＬ２が流れる。また、状態Ｓ２〜Ｓ４では、ダイオード４２、４４を通って電流ＩＬ１、ＩＬ２が流れる。電流ＩＬ１、ＩＬ２が下側ＭＯＳＦＥＴ３１、３３に流れると、走行用モータ１３０に流れる電流ＩＭｃが増加する。ダイオード４２、４４に電流ＩＬ１、ＩＬ２が流れると、電流ＩＬ１、ＩＬ２が還流して電流ＩＭｃが減少する。したがって、第２動作で下側ＭＯＳＦＥＴ３１、３３がオンするデューティ比を制御することで、走行用モータ１３０に流れる電流ＩＭｃを制御することができる。

図１４から明らかなように、切換回路１１０ｃの第２動作では、下側ＭＯＳＦＥＴ３１、３２に分散して電流が流れる。したがって、第２動作では第１動作よりも定常損失を低減することができる。

実施例２の切換回路１１０ｃでは、スイッチング損失の割合が高い低電流時に第１動作を実行し、定常損失の割合が高い高電流時に第２動作を実行するので、切換回路１１０ｃで生じる損失を抑制することができる。

なお、実施例２の切換回路１１０ｃにおいて、図９、１０のようにＭＯＳＦＥＴ、ダイオード及びサブリアクトルの数を増やしてもよい。また、切換回路１１０ｃにおいても、図８のように第２動作を行ってもよい。

また、実施例２の第１動作、第２動作を、切換回路１１０ｃから走行用モータ１３０のコイル２２２ｃに向かって電流ＩＭｃが流れるときの動作に応用してもよい。この場合、第１動作によって、上側ＭＯＳＦＥＴ３２、３４のスイッチング損失を低減することができる。

実施例の構成要素と請求項の構成要素との関係について説明する。実施例１の直流電源９０は、請求項の電力供給源の一例である。実施例２の走行用モータ１３０に電流ＩＭａ及びＩＭｂを供給する回路（すなわち、モータ配線１２０ａ、１２０ｂに接続されている切換回路１１０ａ、１１０ｂ）は、請求項の電力供給源の一例である。実施例１の高電位入力配線１２と実施例２のモータ配線１２０ａ、１２０ｂは、請求項の第１高電位配線の一例である。実施例１の高電位出力配線１４と実施例２の高電位配線１０２は、請求項の第２高電位配線の一例である。実施例の下側ＭＯＳＦＥＴ３１は、請求項の第１下側ＦＥＴの一例である。実施例の上側ＭＯＳＦＥＴ３２は、請求項の第１上側ＦＥＴの一例である。実施例の下側ＭＯＳＦＥＴ３３は、請求項の第２下側ＦＥＴの一例である。実施例の上側ＭＯＳＦＥＴ３４は、請求項の第２上側ＦＥＴの一例である。実施例の下側ＭＯＳＦＥＴ３５は、請求項の第３下側ＦＥＴの一例である。実施例の上側ＭＯＳＦＥＴ３６は、請求項の第３上側ＦＥＴの一例である。実施例のダイオード４２は、請求項の第１ダイオードの一例である。実施例のダイオード４４は、請求項の第２ダイオードの一例である。実施例のダイオード４６は、請求項の第３ダイオードの一例である。実施例の状態Ｔ１及びＴ２は、請求項の第１状態の一例である。実施例の状態Ｔ３は、請求項の第２状態の一例である。実施例の状態Ｔ４及びＴ５は、請求項の第３状態の一例である。実施例の状態Ｔ６は、請求項の第４状態の一例である。実施例の状態Ｔ７及びＴ８は、請求項の第５状態の一例である。実施例の状態Ｔ９は、請求項の第６状態の一例である。実施例のタイミングｔ１は、請求項の第１タイミングの一例である。実施例のタイミングｔ２は、請求項の第２タイミングの一例である。実施例のタイミングｔ３は、請求項の第３タイミングの一例である。実施例のタイミングｔ４は、請求項の第４タイミングの一例である。実施例のタイミングｔ５は、請求項の第５タイミングの一例である。実施例のタイミングｔ６は、請求項の第６タイミングの一例である。実施例のタイミングｔ７は、請求項の第７タイミングの一例である。実施例のタイミングｔ８は、請求項の第８タイミングの一例である。

本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。

本明細書が開示する一例の電力変換回路においては、第１動作では、ゲート制御装置が、以下の条件を満たすように、第１下側ＦＥＴ、第１上側ＦＥＴ、第２下側ＦＥＴ、及び、第２上側ＦＥＴを制御してもよい。（条件３）第４状態の次に第１状態となる。（条件４）第４状態の期間の途中の第３タイミングで第２上側ＦＥＴをオンさせ、第１状態の期間の途中の第４タイミングまで第２上側ＦＥＴをオンしている状態に維持し、第４タイミングで第２上側ＦＥＴをオフさせる。

この構成によれば、第４状態の期間から第１状態の期間にかけて、第２ダイオードに流れる電流を第２上側ＦＥＴに分散させることができる。電力変換回路で生じる損失をより低減することができる。

本明細書が開示する一例の電力変換回路においては、ゲート制御装置が、第２動作を実行可能であってもよい。第２動作では、ゲート制御装置が、第１下側ＦＥＴと第２下側ＦＥＴが共にオンしている状態と第１下側ＦＥＴと第２下側ＦＥＴが共にオフしている状態が交互に現れるという条件を満たすように、第１下側ＦＥＴ、第１上側ＦＥＴ、第２下側ＦＥＴ、及び、第２上側ＦＥＴを制御してもよい。ゲート制御装置が、メインリアクトルに流れる電流が閾値Ｉｔｈ以下のときに第１動作を実行し、メインリアクトルに流れる電流が閾値Ｉｔｈよりも大きいときに第２動作を実行してもよい。閾値Ｉｔｈが、第１動作で生じる損失が第２動作で生じる損失以下となる電流領域と第１動作で生じる損失が第２動作で生じる損失よりも大きくなる電流領域との境界値Ｉｂに対して、０．９×Ｉｂ＜Ｉｔｈ＜１．１×Ｉｂの関係を満たしてもよい。

この構成では、第１動作で損失を低減できる低電流領域では第１動作を実行し、第２動作で損失を低減できる高電流領域では第２動作を実行することができる。これによって、電力変換回路で生じる損失をより低減することができる。

本明細書が開示する一例の電力変換回路は、ソースが低電位配線に接続されているｎチャネル型の第３下側ＦＥＴと、ソースが第３下側ＦＥＴのドレインに接続されているとともにドレインが第２高電位配線に接続されているｎチャネル型の第３上側ＦＥＴと、アノードが第３上側ＦＥＴのソースに接続されているとともにカソードが第３上側ＦＥＴのドレインに接続されている第３ダイオードと、一端がメインリアクトルの第２端子に接続されているとともに他端が第３下側ＦＥＴのドレインに接続されている第３サブリアクトルをさらに有していてもよい。ゲート制御装置が、第３下側ＦＥＴのゲートと第３上側ＦＥＴのゲートに接続されていてもよい。第１状態、第２状態、第３状態、及び、第４状態では、第３下側ＦＥＴがオフしていてもよい。第１動作では、ゲート制御装置が、以下の条件を満たすように、第１下側ＦＥＴ、第１上側ＦＥＴ、第２下側ＦＥＴ、第２上側ＦＥＴ、第３下側ＦＥＴ、及び、第３上側ＦＥＴを制御してもよい。（条件５）第１状態、第２状態、第３状態、第４状態、第５状態、及び、第６状態が、この順序で繰り返し現れる。（条件６）第４状態の期間の途中の第５タイミングで第２上側ＦＥＴをオンさせ、第５状態の期間の途中の第６タイミングまで第２上側ＦＥＴをオンしている状態に維持し、第６タイミングで第２上側ＦＥＴをオフさせる。第５状態が、第１下側ＦＥＴがオフしており、第２下側ＦＥＴがオフしており、第３下側ＦＥＴがオンしている状態であってもよい。第６状態が、第１下側ＦＥＴ、第２下側ＦＥＴ、及び、第３下側ＦＥＴが共にオフしている状態であってもよい。

この構成によれば、ＦＥＴの並列数が３つ以上の場合に、電力変換回路で生じる損失をより低減することができる。

本明細書が開示する一例の電力変換回路においては、第１動作では、ゲート制御装置が、以下の条件を満たすように、第１下側ＦＥＴ、第１上側ＦＥＴ、第２下側ＦＥＴ、第２上側ＦＥＴ、第３下側ＦＥＴ、及び、第３上側ＦＥＴを制御してもよい。（条件７）第６状態の次に第１状態となる。（条件８）第６状態の期間の途中の第７タイミングで第３上側ＦＥＴをオンさせ、第１状態の期間の途中の第８タイミングまで第３上側ＦＥＴをオンしている状態に維持し、第８タイミングで第３上側ＦＥＴをオフさせる。

この構成によれば、第６状態の期間から第１状態の期間にかけて、第３ダイオードに流れる電流を第３上側ＦＥＴに分散させることができる。電力変換回路で生じる損失をより低減することができる。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１０ ：ＤＣ−ＤＣコンバータ
１２ ：高電位入力配線
１４ ：高電位出力配線
１６ ：低電位配線
２０ ：入力側平滑化コンデンサ
２２ ：メインリアクトル
２４ ：第１サブリアクトル
２６ ：第２サブリアクトル
３１ ：下側ＭＯＳＦＥＴ
３２ ：上側ＭＯＳＦＥＴ
３３ ：下側ＭＯＳＦＥＴ
３４ ：上側ＭＯＳＦＥＴ
４１〜４４：ダイオード
５０ ：出力側平滑化コンデンサ
５２ ：電流センサ
５４ ：ゲート制御装置
９０ ：直流電源

Claims (5)

1. 電力変換回路であって、
   電力供給源に接続される第１高電位配線と、
   第２高電位配線と、
   低電位配線と、
   ソースが前記低電位配線に接続されているｎチャネル型の第１下側ＦＥＴと、
   ソースが前記第１下側ＦＥＴのドレインに接続されており、ドレインが前記第２高電位配線に接続されているｎチャネル型の第１上側ＦＥＴと、
   ソースが前記低電位配線に接続されているｎチャネル型の第２下側ＦＥＴと、
   ソースが前記第２下側ＦＥＴのドレインに接続されており、ドレインが前記第２高電位配線に接続されているｎチャネル型の第２上側ＦＥＴと、
   アノードが前記第１上側ＦＥＴの前記ソースに接続されており、カソードが前記第１上側ＦＥＴの前記ドレインに接続されている第１ダイオードと、
   アノードが前記第２上側ＦＥＴの前記ソースに接続されており、カソードが前記第２上側ＦＥＴの前記ドレインに接続されている第２ダイオードと、
   第１端子と第２端子を有し、前記第１端子が前記第１高電位配線に接続されているメインリアクトルと、
   一端が前記メインリアクトルの前記第２端子に接続されており、他端が前記第１下側ＦＥＴの前記ドレインに接続されている第１サブリアクトルと、
   一端が前記メインリアクトルの前記第２端子に接続されており、他端が前記第２下側ＦＥＴの前記ドレインに接続されている第２サブリアクトルと、
   前記第１下側ＦＥＴのゲート、前記第１上側ＦＥＴのゲート、前記第２下側ＦＥＴのゲート、及び、前記第２上側ＦＥＴのゲートに接続されているゲート制御装置、
   を有し、
   前記ゲート制御装置が、第１動作を実行可能であり、
   前記第１動作では、前記ゲート制御装置が、以下の条件、すなわち、
   ・前記第１下側ＦＥＴがオンしていると共に前記第２下側ＦＥＴがオフしている第１状態、前記第１下側ＦＥＴと前記第２下側ＦＥＴが共にオフしている第２状態、前記第１下側ＦＥＴがオフしていると共に前記第２下側ＦＥＴがオンしている第３状態、及び、前記第１下側ＦＥＴと前記第２下側ＦＥＴが共にオフしている第４状態が、この順序で繰り返し現れる、
   ・前記第２状態の期間の途中の第１タイミングで前記第１上側ＦＥＴをオンさせ、前記第３状態の期間の途中の第２タイミングまで前記第１上側ＦＥＴをオンしている状態に維持し、前記第２タイミングで前記第１上側ＦＥＴをオフさせる、
   という条件を満たすように、前記第１下側ＦＥＴ、前記第１上側ＦＥＴ、前記第２下側ＦＥＴ、及び、前記第２上側ＦＥＴを制御する、
   電力変換回路。
2. 前記第１動作では、前記ゲート制御装置が、以下の条件、すなわち、
   ・前記第４状態の次に前記第１状態となる、
   ・前記第４状態の期間の途中の第３タイミングで前記第２上側ＦＥＴをオンさせ、前記第１状態の期間の途中の第４タイミングまで前記第２上側ＦＥＴをオンしている状態に維持し、前記第４タイミングで前記第２上側ＦＥＴをオフさせる、
   という条件を満たすように、前記第１下側ＦＥＴ、前記第１上側ＦＥＴ、前記第２下側ＦＥＴ、及び、前記第２上側ＦＥＴを制御する、
   請求項１の電力変換回路。
3. 前記ゲート制御装置が、第２動作を実行可能であり、
   前記第２動作では、前記ゲート制御装置が、前記第１下側ＦＥＴと前記第２下側ＦＥＴが共にオンしている状態と前記第１下側ＦＥＴと前記第２下側ＦＥＴが共にオフしている状態が交互に現れるという条件を満たすように、前記第１下側ＦＥＴ、前記第１上側ＦＥＴ、前記第２下側ＦＥＴ、及び、前記第２上側ＦＥＴを制御し、
   前記ゲート制御装置が、前記メインリアクトルに流れる電流が閾値Ｉｔｈ以下のときに前記第１動作を実行し、前記メインリアクトルに流れる電流が前記閾値Ｉｔｈよりも大きいときに前記第２動作を実行し、
   前記閾値Ｉｔｈが、前記第１動作で生じる損失が前記第２動作で生じる損失以下となる電流領域と前記第１動作で生じる損失が前記第２動作で生じる損失よりも大きくなる電流領域との境界値Ｉｂに対して、
   ０．９×Ｉｂ＜Ｉｔｈ＜１．１×Ｉｂ
   の関係を満たす、
   請求項１または２の電力変換回路。
4. ソースが前記低電位配線に接続されているｎチャネル型の第３下側ＦＥＴと、
   ソースが前記第３下側ＦＥＴのドレインに接続されており、ドレインが前記第２高電位配線に接続されているｎチャネル型の第３上側ＦＥＴと、
   アノードが前記第３上側ＦＥＴの前記ソースに接続されており、カソードが前記第３上側ＦＥＴの前記ドレインに接続されている第３ダイオードと、
   一端が前記メインリアクトルの前記第２端子に接続されており、他端が前記第３下側ＦＥＴの前記ドレインに接続されている第３サブリアクトル、
   をさらに有し、
   前記ゲート制御装置が、前記第３下側ＦＥＴのゲートと前記第３上側ＦＥＴのゲートに接続されており、
   前記第１状態、前記第２状態、前記第３状態、及び、前記第４状態では、前記第３下側ＦＥＴがオフしており、
   前記第１動作では、前記ゲート制御装置が、以下の条件、すなわち、
   ・前記第１状態、前記第２状態、前記第３状態、前記第４状態、第５状態、及び、第６状態が、この順序で繰り返し現れる、
   ・前記第４状態の期間の途中の第５タイミングで前記第２上側ＦＥＴをオンさせ、前記第５状態の期間の途中の第６タイミングまで前記第２上側ＦＥＴをオンしている状態に維持し、前記第６タイミングで前記第２上側ＦＥＴをオフさせる、
   という条件を満たすように、前記第１下側ＦＥＴ、前記第１上側ＦＥＴ、前記第２下側ＦＥＴ、前記第２上側ＦＥＴ、前記第３下側ＦＥＴ、及び、前記第３上側ＦＥＴを制御し、
   前記第５状態が、前記第１下側ＦＥＴがオフしており、前記第２下側ＦＥＴがオフしており、前記第３下側ＦＥＴがオンしている状態であり、
   前記第６状態が、前記第１下側ＦＥＴ、前記第２下側ＦＥＴ、及び、前記第３下側ＦＥＴが共にオフしている状態である、
   請求項１の電力変換回路。
5. 前記第１動作では、前記ゲート制御装置が、以下の条件、すなわち、
   ・前記第６状態の次に前記第１状態となる、
   ・前記第６状態の期間の途中の第７タイミングで前記第３上側ＦＥＴをオンさせ、前記第１状態の期間の途中の第８タイミングまで前記第３上側ＦＥＴをオンしている状態に維持し、前記第８タイミングで前記第３上側ＦＥＴをオフさせる、
   という条件を満たすように、前記第１下側ＦＥＴ、前記第１上側ＦＥＴ、前記第２下側ＦＥＴ、前記第２上側ＦＥＴ、前記第３下側ＦＥＴ、及び、前記第３上側ＦＥＴを制御する、
   請求項４の電力変換回路。
   

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