KR20190032996A - 전력 변환 회로 - Google Patents

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Abstract

전력 변환 회로로서, 게이트 제어 장치(54)는, 제 1 동작을 실행한다. 상기 제 1 동작에서는, 상기 게이트 제어 장치(54)는, 이하의 조건을 만족시키도록, 상기 제 1 하측 FET(31), 상기 제 1 상측 FET(32), 상기 제 2 하측 FET(33) 및 상기 제 2 상측 FET(34)를 제어한다. 제 1 하측 FET(31)가 온 하고 있는 제 1 상태, 하측 FET가 함께 오프 하고 있는 제 2 상태, 제 2 하측 FET(33)가 온 하고 있는 제 3 상태, 및, 하측 FET가 함께 오프 하고 있는 제 4 상태가, 이 순서로 반복해서 나타난다는 조건. 제 2 상태의 기간 도중으로부터 제 1 상측 FET(32)를 온 시키고, 제 3 상태의 기간 도중까지 제 1 상측 FET(32)를 온 상태로 유지한다는 조건.

Description

전력 변환 회로{ELECTRIC POWER CONVERSION CIRCUIT}
본 개시의 기술은 전력 변환 회로에 관한 것이다.
일본 공개특허 특개2001-186768호에는, 직류 전원으로부터 공급되는 전압을 승압하여 출력하는 DC-DC 컨버터가 개시되어 있다. 상기 DC-DC 컨버터는, 소스가 저전위 배선에 접속되어 있는 n 채널형의 2개의 하측 FET(field effect transistor)를 구비하고 있다. 제 1 하측 FET의 드레인은, 제 1 다이오드를 개재하여 고전위 출력 배선에 접속되어 있다. 제 2 하측 FET의 드레인은, 제 2 다이오드를 개재하여 고전위 출력 배선에 접속되어 있다. 상기 DC-DC 컨버터는 메인 리액터와 제 1 서브 리액터와 제 2 서브 리액터를 갖고 있다. 메인 리액터는 제 1 단자와 제 2 단자를 구비하고 있다. 메인 리액터의 제 1 단자는, 고전위 입력 배선을 개재하여 다이오드 브릿지(직류 전원의 일종)에 접속되어 있다. 제 1 서브 리액터의 제 1 단(端)은 메인 리액터의 제 2 단자에 접속되어 있다. 제 1 서브 리액터의 제 2 단은 제 1 하측 FET의 드레인에 접속되어 있다. 제 2 서브 리액터의 일단(一端)은 메인 리액터의 제 2 단자에 접속되어 있다. 제 2 서브 리액터의 타단(他端)은 제 2 하측 FET의 드레인에 접속되어 있다. 제 1 하측 FET와 제 2 하측 FET는, 번갈아 온 하도록 제어된다. 제 1 하측 FET가 온으로부터 오프로 전환될 때에 제 1 다이오드에 전류가 흐른다. 제 2 하측 FET가 온으로부터 오프로 전환될 때에 제 2 다이오드에 전류가 흐른다. 그 결과, 고전위 출력 배선에, 상대적으로 높은 전압이 출력된다. 상술한 바와 같이 제 1 하측 FET와 제 2 하측 FET를 제어하면, 제 1 하측 FET와 제 2 하측 FET에서 생기는 스위칭 손실이 저감된다.
제 1 다이오드에 흐르는 전류를 보다 효과적으로 저감하기 위하여, 제 1 다이오드에 대하여 병렬로 접속된 n 채널형의 FET(이하, 제 1 상측 FET라고 함)가 마련되는 경우가 있다. 제 2 다이오드에 흐르는 전류를 보다 효과적으로 저감하기 위하여, 제 2 다이오드에 대하여 병렬로 접속된 n 채널형의 FET(이하, 제 2 상측 FET라고 함)가 마련되는 경우가 있다. 제 1 다이오드에 전류가 흐르는 타이밍에 맞추어 제 1 상측 FET를 온 시킴으로써, 전류를 분산시킬 수 있고, 발생하는 스위칭 손실(이하, 「손실」이라고도 칭함)을 보다 효과적으로 저감할 수 있다. 마찬가지로, 제 2 다이오드에 전류가 흐르는 타이밍에 맞추어 제 2 상측 FET를 온 시킴으로써, 전류를 분산시킬 수 있고, 발생하는 손실을 보다 효과적으로 저감할 수 있다. 직류 전원으로부터 공급되는 전압을 승압하는 DC-DC 컨버터에 대하여 설명하였지만, 직류 전력을 교류 전력으로 변환하는 인버터에 있어서도 동일한 구성을 채용할 수 있다. 본 명세서에서는, DC-DC 컨버터나 인버터 등의 전력 변환 회로에 있어서, 상측 FET가 온 하는 시간을 보다 길게 함으로써, 손실을 보다 효과적으로 저감하는 기술을 제안한다.
본 개시의 태양에 관련된 전력 변환 회로는, 전력 공급원에 접속되는 제 1 고전위 배선과, 제 2 고전위 배선과, 저전위 배선과, 소스가 상기 저전위 배선에 접속되어 있는 n 채널형의 제 1 하측 FET와, 소스가 상기 제 1 하측 FET의 드레인에 접속되어 있고, 드레인이 상기 제 2 고전위 배선에 접속되어 있는 n 채널형의 제 1 상측 FET와, 소스가 상기 저전위 배선에 접속되어 있는 n 채널형의 제 2 하측 FET와, 소스가 상기 제 2 하측 FET의 드레인에 접속되어 있고, 드레인이 상기 제 2 고전위 배선에 접속되어 있는 n 채널형의 제 2 상측 FET와, 애노드가 상기 제 1 상측 FET의 상기 소스에 접속되어 있고, 캐소드가 상기 제 1 상측 FET의 상기 드레인에 접속되어 있는 제 1 다이오드와, 애노드가 상기 제 2 상측 FET의 상기 소스에 접속되어 있고, 캐소드가 상기 제 2 상측 FET의 상기 드레인에 접속되어 있는 제 2 다이오드와, 제 1 단자와 제 2 단자를 갖고, 상기 제 1 단자가 상기 제 1 고전위 배선에 접속되어 있는 메인 리액터와, 일단이 상기 메인 리액터의 상기 제 2 단자에 접속되어 있고, 타단이 상기 제 1 하측 FET의 상기 드레인에 접속되어 있는 제 1 서브 리액터와, 일단이 상기 메인 리액터의 상기 제 2 단자에 접속되어 있고, 타단이 상기 제 2 하측 FET의 상기 드레인에 접속되어 있는 제 2 서브 리액터와, 상기 제 1 하측 FET의 게이트, 상기 제 1 상측 FET의 게이트, 상기 제 2 하측 FET의 게이트, 및, 상기 제 2 상측 FET의 게이트에 접속되어 있는 게이트 제어 장치를 갖는다. 상기 게이트 제어 장치는, 제 1 동작을 실행하도록 구성된다. 상기 제 1 동작에서는, 상기 게이트 제어 장치는, 이하의 조건을 만족시키도록, 상기 제 1 하측 FET, 상기 제 1 상측 FET, 상기 제 2 하측 FET, 및, 상기 제 2 상측 FET를 제어하도록 구성된다. (조건 1) 상기 제 1 하측 FET가 온 하고 있음과 함께 상기 제 2 하측 FET가 오프 하고 있는 제 1 상태, 상기 제 1 하측 FET와 상기 제 2 하측 FET가 함께 오프 하고 있는 제 2 상태, 상기 제 1 하측 FET가 오프 하고 있음과 함께 상기 제 2 하측 FET가 온 하고 있는 제 3 상태, 및, 상기 제 1 하측 FET와 상기 제 2 하측 FET가 함께 오프 하고 있는 제 4 상태가, 이 순서로 반복해서 나타난다. (조건 2) 상기 제 2 상태의 기간 도중의 제 1 타이밍에서 상기 제 1 상측 FET를 온 시키고, 상기 제 3 상태의 기간 도중의 제 2 타이밍까지 상기 제 1 상측 FET를 온 하고 있는 상태로 유지하고, 상기 제 2 타이밍에서 상기 제 1 상측 FET를 오프 시킨다.
본 명세서에 있어서, n 채널형의 FET에는, IGBT(insulated gate bipolar transistor)가 포함된다. IGBT에 있어서는, 드레인이 콜렉터라고 불리는 경우가 있고, 소스가 에미터라고 불리는 경우가 있다.
본 개시의 태양에 관련된 전력 변환 회로에서는, 조건 1을 만족시키도록 각 FET가 제어된다. 제 1 하측 FET가 온으로부터 오프로 전환될 때에, 제 1 다이오드에 전류가 흐른다. 즉, 제 1 상태로부터 제 2 상태로 전환된 직후에, 제 1 다이오드에 전류가 흐른다. 제 1 다이오드에는, 제 2 상태(즉, 제 1 하측 FET가 온으로부터 오프로 전환된 후의 상태)의 기간과 제 3 상태(즉, 제 2 하측 FET가 오프로부터 온으로 전환된 후의 상태)의 기간에 걸쳐 전류가 흐른다. 조건 2에 나타낸 바와 같이, 제 2 상태의 기간 도중의 제 1 타이밍에서 제 1 상측 FET가 온 한다. 이 때문에, 제 1 다이오드에 흐르는 전류의 일부가 제 1 상측 FET에 흐른다. 일반적으로는, 제 2 고전위 배선과 저전위 배선의 사이가 단락하는 것을 방지하기 위하여, 상측 FET는 하측 FET가 온 하는 것보다 전에 오프된다. 그러나, 본 개시의 태양에 관련된 전력 변환 회로에서는, 제 1 상측 FET는, 제 2 하측 FET가 온 한 후에도 온 하고 있는 상태로 유지된다. 즉, 제 1 상측 FET는, 제 2 상태의 기간 도중의 제 1 타이밍부터 제 3 상태의 기간 도중의 제 2 타이밍까지 온 하고 있는 상태로 유지된다. 따라서, 제 3 상태의 기간 도중까지, 제 1 상측 FET에 전류가 흐른다. 상술한 바와 같이, 제 1 상측 FET가 온 하고 있는 시간이 비교적 길므로, 제 1 상측 FET와 제 1 다이오드에 분산하여 전류가 흐르는 시간이 비교적 길다. 상술한 바에 의해서, 발생하는 손실이 보다 효과적으로 저감된다. 제 3 상태의 기간의 초기에서는, 제 1 상측 FET와 제 2 하측 FET가 함께 온 하고 있는 상태가 된다. 그러나, 제 1 상측 FET와 제 2 하측 FET의 사이에는 제 1 서브 리액터와 제 2 서브 리액터가 존재하고 있으므로, 제 1 서브 리액터와 제 2 서브 리액터에 의해 전압이 보지(保持)되고, 제 2 고전위 배선과 저전위 배선의 사이가 단락 상태(즉, 과전류가 흐르는 상태)로는 되지 않는다. 상술한 바와 같이, 본 개시의 태양에 관련된 전력 변환 회로에서는, 제 2 고전위 배선과 저전위 배선의 사이의 단락을 방지하면서, 제 1 상측 FET가 온 하는 시간을 비교적 길게 함으로써 발생하는 손실을 보다 효과적으로 저감할 수 있다.
본 개시의 태양에 있어서, 상기 게이트 제어 장치는, 상기 제 1 동작에 있어서, 이하의 조건을 만족시키도록, 상기 제 1 하측 FET, 상기 제 1 상측 FET, 상기 제 2 하측 FET, 및, 상기 제 2 상측 FET를 제어하도록 구성되어도 된다. 상기 제 4 상태의 다음에 상기 제 1 상태가 된다는 조건. 상기 제 4 상태의 기간 도중의 제 3 타이밍에서 상기 제 2 상측 FET를 온 시키고, 상기 제 1 상태의 기간 도중의 제 4 타이밍까지 상기 제 2 상측 FET를 온 하고 있는 상태로 유지하고, 상기 제 4 타이밍에서 상기 제 2 상측 FET를 오프 시킨다는 조건.
본 개시의 태양에 있어서, 상기 게이트 제어 장치는, 제 2 동작을 실행하도록 구성되어도 된다. 상기 게이트 제어 장치는, 상기 제 2 동작에 있어서, 상기 제 1 하측 FET와 상기 제 2 하측 FET가 함께 온 하고 있는 상태와 상기 제 1 하측 FET와 상기 제 2 하측 FET가 함께 오프 하고 있는 상태가 번갈아 나타난다는 조건을 만족시키도록, 상기 제 1 하측 FET, 상기 제 1 상측 FET, 상기 제 2 하측 FET 및 상기 제 2 상측 FET를 제어하도록 구성되어도 된다. 상기 게이트 제어 장치는, 상기 메인 리액터에 흐르는 전류가 역치 이하일 때에 상기 제 1 동작을 실행하고, 상기 메인 리액터에 흐르는 전류가 상기 역치보다 클 때에 상기 제 2 동작을 실행하도록 구성되어도 된다. 상기 역치를 Ith라고 하고 상기 경계값을 Ib라고 하였을 때, 상기 역치는, 상기 제 1 동작에서 생기는 손실이 상기 제 2 동작에서 생기는 손실 이하가 되는 전류 영역과 상기 제 1 동작에서 생기는 손실이 상기 제 2 동작에서 생기는 손실보다 커지는 전류 영역과의 경계값에 대하여, 0.9×Ib < Ith < 1.1×Ib의 관계를 만족시키도록 설정되어도 된다.
본 개시의 태양에 있어서, 상기 게이트 제어 장치는, 제 2 동작에 있어서, 상기 제 1 하측 FET와 상기 제 2 하측 FET가 함께 온 하고 있고 상기 제 1 상측 FET와 상기 제 2 상측 FET가 함께 오프 하고 있는 상태와, 상기 제 1 하측 FET와 상기 제 2 하측 FET, 상기 제 1 상측 FET, 상기 제 2 상측 FET가 함께 오프 하고 있는 상태와, 상기 제 1 하측 FET와 상기 제 2 하측 FET가 함께 오프 하고 있고 상기 제 1 상측 FET와 상기 제 2 상측 FET가 함께 온 하고 있는 상태와, 상기 제 1 하측 FET와 상기 제 2 하측 FET, 상기 제 1 상측 FET, 상기 제 2 상측 FET가 함께 오프 하고 있는 상태가 이 순서로 반복해서 나타난다는 조건을 만족시키도록, 상기 제 1 하측 FET, 상기 제 1 상측 FET, 상기 제 2 하측 FET 및 상기 제 2 상측 FET를 제어하도록 구성되어도 된다.
본 개시의 태양에 있어서, 상기 게이트 제어 장치는, 제 2 동작에 있어서, 상기 제 1 하측 FET와 상기 제 2 하측 FET가 함께 온 하고 있고 상기 제 1 상측 FET와 상기 제 2 상측 FET가 함께 오프 하고 있는 상태와, 상기 제 1 하측 FET와 상기 제 2 하측 FET, 상기 제 1 상측 FET, 상기 제 2 상측 FET가 함께 오프 하고 있는 상태가 번갈아 나타난다는 조건을 만족시키도록, 상기 제 1 하측 FET, 상기 제 1 상측 FET, 상기 제 2 하측 FET 및 상기 제 2 상측 FET를 제어하도록 구성되어도 된다.
본 개시의 태양에 있어서, 상기 전력 변환 회로는, 추가로, 소스가 상기 저전위 배선에 접속되어 있는 n 채널형의 제 3 하측 FET와, 소스가 상기 제 3 하측 FET의 드레인에 접속되어 있고, 드레인이 상기 제 2 고전위 배선에 접속되어 있는 n 채널형의 제 3 상측 FET와, 애노드가 상기 제 3 상측 FET의 상기 소스에 접속되어 있고, 캐소드가 상기 제 3 상측 FET의 상기 드레인에 접속되어 있는 제 3 다이오드와, 일단이 상기 메인 리액터의 상기 제 2 단자에 접속되어 있고, 타단이 상기 제 3 하측 FET의 상기 드레인에 접속되어 있는 제 3 서브 리액터를 구비해도 된다. 상기 게이트 제어 장치는, 상기 제 3 하측 FET의 게이트와 상기 제 3 상측 FET의 게이트에 접속되어 있어도 된다. 상기 게이트 제어 장치는, 상기 제 1 상태, 상기 제 2 상태, 상기 제 3 상태 및 상기 제 4 상태에서는, 상기 제 3 하측 FET를 오프로 제어해도 된다. 상기 제 1 동작에서는, 상기 게이트 제어 장치는, 이하의 조건을 만족시키도록, 상기 제 1 하측 FET, 상기 제 1 상측 FET, 상기 제 2 하측 FET, 상기 제 2 상측 FET, 상기 제 3 하측 FET 및 상기 제 3 상측 FET를 제어하도록 구성되어도 된다. 상기 제 1 상태, 상기 제 2 상태, 상기 제 3 상태, 상기 제 4 상태, 제 5 상태 및 제 6 상태가, 이 순서로 반복해서 나타난다는 조건. 상기 제 4 상태의 기간 도중의 제 5 타이밍에서 상기 제 2 상측 FET를 온 시키고, 상기 제 5 상태의 기간 도중의 제 6 타이밍까지 상기 제 2 상측 FET를 온 하고 있는 상태로 유지하고, 상기 제 6 타이밍에서 상기 제 2 상측 FET를 오프 시킨다는 조건. 상기 제 5 상태는, 상기 제 1 하측 FET가 오프 하고 있고, 상기 제 2 하측 FET가 오프 하고 있고, 상기 제 3 하측 FET가 온 하고 있는 상태이다. 상기 제 6 상태는, 상기 제 1 하측 FET, 상기 제 2 하측 FET 및 상기 제 3 하측 FET가 함께 오프 하고 있는 상태이다.
본 개시의 태양에 있어서, 상기 게이트 제어 장치는, 상기 제 1 동작에 있어서 이하의 조건을 만족시키도록, 상기 제 1 하측 FET, 상기 제 1 상측 FET, 상기 제 2 하측 FET, 상기 제 2 상측 FET, 상기 제 3 하측 FET 및 상기 제 3 상측 FET를 제어해도 된다. 상기 제 6 상태의 다음에 상기 제 1 상태가 된다는 조건. 상기 제 6 상태의 기간 도중의 제 7 타이밍에서 상기 제 3 상측 FET를 온 시키고, 상기 제 1 상태의 기간 도중의 제 8 타이밍까지 상기 제 3 상측 FET를 온 하고 있는 상태로 유지하고, 상기 제 8 타이밍에서 상기 제 3 상측 FET를 오프 시킨다는 조건.
본 개시의 태양에 있어서, 상기 전력 변환 회로는 DC-DC 컨버터여도 된다.
본 개시의 태양에 있어서, 상기 전력 변환 회로는 인버터여도 된다.
본 발명의 예시적인 실시 형태의 특징, 이점, 및 기술적 그리고 산업적 중요성이 첨부 도면을 참조하여 하기에 기술될 것이고, 첨부 도면에서 동일한 도면 부호는 동일한 요소를 지시한다.
도 1은 DC-DC 컨버터의 회로도이다.
도 2는 MOSFET를 구성하는 부품, 제 1 서브 리액터, 및, 메인 리액터의 사시도이다.
도 3은 제 1 동작에 있어서의 각 값의 변화를 나타낸 그래프이다.
도 4는 제 1 동작에 있어서의 DC-DC 컨버터의 상태의 변화를 나타낸 도면이다.
도 5는 제 2 동작에 있어서의 DC-DC 컨버터의 상태의 변화를 나타낸 도면이다.
도 6은 MOSFET의 턴온 시의 전류와 전압의 변화를 나타낸 그래프이다.
도 7은 손실 E와 전류 IL의 관계를 나타낸 그래프이다.
도 8은 제 1 변형례의 제 2 동작에 있어서의 DC-DC 컨버터의 상태의 변화를 나타낸 도면이다.
도 9는 제 2 변형례의 DC-DC 컨버터의 회로도이다.
도 10은 제 2 변형례의 DC-DC 컨버터의 제 1 동작에 있어서의 각 값의 변화를 나타낸 그래프이다.
도 11은 인버터의 회로도이다.
도 12는 전환 회로의 회로도이다.
도 13은 제 1 동작에 있어서의 전환 회로의 상태의 변화를 나타낸 도면이다.
도 14는 제 2 동작에 있어서의 전환 회로의 상태의 변화를 나타낸 도면이다.
도 1은 실시예 1의 DC-DC 컨버터(10)의 회로도를 나타내고 있다. DC-DC 컨버터(10)는 차량에 탑재되어 있다. DC-DC 컨버터(10)는, 고전위 입력 배선(12)과 고전위 출력 배선(14)과 저전위 배선(16)을 갖고 있다. 고전위 입력 배선(12)은, 직류 전원(90)(예를 들면, 배터리)의 정극에 접속되어 있다. 저전위 배선(16)은, 직류 전원(90)의 부극에 접속되어 있다. DC-DC 컨버터(10)는, 직류 전원(90)의 인가 전압(즉, 고전위 입력 배선(12)과 저전위 배선(16)의 사이의 전압)을 승압하고, 승압한 전압을 고전위 출력 배선(14)과 저전위 배선(16)의 사이에 인가한다. 도시하고 있지 않지만, 고전위 출력 배선(14)과 저전위 배선(16)의 사이에는, 예를 들면, 인버터나 주행용 모터가 부하로서 접속되어 있다. 따라서, 승압된 전압이, 부하에 공급된다.
DC-DC 컨버터(10)는 입력측 평활화 콘덴서(20), 메인 리액터(22), 제 1 서브 리액터(24), 제 2 서브 리액터(26), MOSFET(31∼34), 다이오드(41∼44), 출력측 평활화 콘덴서(50), 전류 센서(52) 및 게이트 제어 장치(54)를 갖고 있다.
입력측 평활화 콘덴서(20)는, 고전위 입력 배선(12)과 저전위 배선(16)의 사이에 접속되어 있다.
MOSFET(31, 32, 33, 34)는 n 채널형의 MOSFET이다. MOSFET(31)와 MOSFET(32)는, 고전위 출력 배선(14)과 저전위 배선(16)의 사이에 직렬로 접속되어 있다. MOSFET(31)의 소스는 저전위 배선(16)에 접속되어 있다. MOSFET(31)의 드레인은 MOSFET(32)의 소스에 접속되어 있다. MOSFET(32)의 드레인은 고전위 출력 배선(14)에 접속되어 있다. 다이오드(41)는 MOSFET(31)에 대하여 병렬로 접속되어 있다. 다이오드(41)의 애노드가, MOSFET(31)의 소스에 접속되어 있다. 다이오드(41)의 캐소드가, MOSFET(31)의 드레인에 접속되어 있다. 다이오드(42)는, MOSFET(32)에 대하여 병렬로 접속되어 있다. 다이오드(42)의 애노드가, MOSFET(32)의 소스에 접속되어 있다. 다이오드(42)의 캐소드가, MOSFET(32)의 드레인에 접속되어 있다. MOSFET(31), MOSFET(32), 다이오드(41) 및 다이오드(42)는, 이들을 구성하는 반도체 칩이 절연 수지 내에 밀봉된 부품(60)에 의해 구성되어 있다. 부품(60)은, 파워 카드라고 불리는 경우도 있다. 도 2에 나타낸 바와 같이, 부품(60)은, 절연 수지(62)와, 절연 수지(62)로부터 외측으로 돌출하는 복수의 단자를 갖고 있다. MOSFET(31), MOSFET(32), 다이오드(41) 및 다이오드(42)는, 절연 수지(62)의 내부에 매립되어 있고, 절연 수지(62)의 내부에서 각 단자에 접속되어 있다.
도 1에 나타낸 바와 같이, MOSFET(33)와 MOSFET(34)는, 고전위 출력 배선(14)과 저전위 배선(16)의 사이에 직렬로 접속되어 있다. MOSFET(33)의 소스는, 저전위 배선(16)에 접속되어 있다. MOSFET(33)의 드레인은, MOSFET(34)의 소스에 접속되어 있다. MOSFET(34)의 드레인은, 고전위 출력 배선(14)에 접속되어 있다. 다이오드(43)은, MOSFET(33)에 대하여 병렬로 접속되어 있다. 다이오드(43)의 애노드가, MOSFET(33)의 소스에 접속되어 있다. 다이오드(43)의 캐소드가, MOSFET(33)의 드레인에 접속되어 있다. 다이오드(44)는, MOSFET(34)에 대하여 병렬로 접속되어 있다. 다이오드(44)의 애노드가, MOSFET(34)의 소스에 접속되어 있다. 다이오드(44)의 캐소드가, MOSFET(34)의 드레인에 접속되어 있다. MOSFET(33), MOSFET(34), 다이오드(43) 및 다이오드(44)는, 상술한 부품(60)과 동일한 부품(64)에 의해 구성되어 있다.
이하에서는, 소스가 저전위 배선(16)에 접속되어 있는 MOSFET(즉, MOSFET(31, 33))를 하측 MOSFET라고 부르고, 드레인이 고전위 출력 배선(14)에 접속되어 있는 MOSFET(즉, MOSFET(32, 34))를 상측 MOSFET라고 부른다.
메인 리액터(22)는 제 1 단자(22a)와 제 2 단자(22b)를 갖고 있다. 제 1 단자(22a)는 고전위 입력 배선(12)에 접속되어 있다. 도 2에 나타낸 바와 같이, 메인 리액터(22)는, 고 투자율(透磁率) 재료로 구성되어 있는 코어(22d)에 권선(22c)을 복수 회 권취한 구조를 구비하고 있다.
도 1에 나타낸 바와 같이, 제 1 서브 리액터(24)의 일단은, 메인 리액터(22)의 제 2 단자(22b)에 접속되어 있다. 제 1 서브 리액터(24)의 타단은, 하측 MOSFET(31)의 드레인 및 상측 MOSFET(32)의 소스에 접속되어 있다. 제 1 서브 리액터(24)의 인덕턴스는, 메인 리액터(22)의 인덕턴스보다 작다. 도 2에 나타낸 바와 같이, 제 1 서브 리액터(24)는, 직선 형상으로 연장되는 평판 형상의 버스 바(24a)의 주위를 고 투자율 재료로 구성되어 있는 코어(24b)로 덮은 구조를 갖고 있다. 제 1 서브 리액터(24)의 인덕턴스가 비교적 크지 않으므로, 제 1 서브 리액터(24)를 권선 구조로 하지 않고, 도 2에 나타낸 바와 같이 직선 형상의 버스 바(24a)의 주위를 코어(24b)로 덮은 구조로 할 수 있다. 상술한 바에 의해서, 제 1 서브 리액터(24)가 소형화되어 있다. 버스 바(24a)의 일단은, 부품(60)의 단자(63)(하측 MOSFET(31)의 드레인과 상측 MOSFET(32)의 소스에 접속되어 있는 단자)에 접속되어 있다. 버스 바(24a)의 타단은, 메인 리액터(22)의 권선(22c)의 일단(즉, 제 2 단자(22b))에 접속되어 있다.
도 1에 나타낸 바와 같이, 제 2 서브 리액터(26)의 일단은, 메인 리액터(22)의 제 2 단자(22b)에 접속되어 있다. 제 2 서브 리액터(26)의 타단은, 하측 MOSFET(33)의 드레인 및 상측 MOSFET(34)의 소스에 접속되어 있다. 제 2 서브 리액터(26)의 인덕턴스는, 메인 리액터(22)의 인덕턴스보다 작다. 제 2 서브 리액터(26)는, 도 2에 나타낸 제 1 서브 리액터(24)와 동일한 구조(직선 형상의 버스 바의 주위를 코어로 덮은 구조)를 구비하고 있다. 상술한 바에 의해서, 제 2 서브 리액터(26)가 소형화되어 있다.
출력측 평활화 콘덴서(50)는, 고전위 출력 배선(14)과 저전위 배선(16)의 사이에 접속되어 있다.
전류 센서(52)는, 메인 리액터(22)에 흐르는 전류를 검출한다. 전류 센서(52)는, 검출한 전류값을, 게이트 제어 장치(54)로 송신한다.
게이트 제어 장치(54)는, MOSFET(31∼34)의 각각의 게이트에 접속되어 있다. 게이트 제어 장치(54)는, 각 게이트의 충방전을 행하는 구동 회로를, MOSFET마다 구비하고 있다. 게이트 제어 장치(54)는, 각 구동 회로에 대하여 MOSFET의 온 또는 오프를 지령하는 신호를 보내는 제어 회로를 구비하고 있다. 게이트 제어 장치(54)는, MOSFET(31∼34)를 독립적으로 제어할 수 있다.
DC-DC 컨버터(10)의 동작에 대하여 설명한다. 게이트 제어 장치(54)는, 노이즈 등에 의한 오동작을 제외하고, 하측 MOSFET(31)와 상측 MOSFET(32)가 동시에 온 상태가 되는 일이 없고, 하측 MOSFET(33)와 상측 MOSFET(34)가 동시에 온 상태가 되는 일이 없도록, MOSFET(31∼34)를 제어한다. 상술한 바에 의해서, 고전위 출력 배선(14)과 저전위 배선(16)의 사이가 단락하는 것이 방지된다. 게이트 제어 장치(54)는, 제 1 동작과 제 2 동작을 실행할 수 있다. 제 1 동작은, DC-DC 컨버터(10)의 스위칭 손실(각 MOSFET의 스위칭 시에 생기는 손실)을 효과적으로 억제하는 동작이다. 제 2 동작은, DC-DC 컨버터(10)의 정상 손실(스위칭 시 이외의 때에 생기는 손실)을 보다 효과적으로 저감하는 동작이다. 게이트 제어 장치(54)는, 전류 센서(52)에 의해 검출되는 전류 IL이 역치(Ith) 이하일 때에 제 1 동작을 실행하고, 전류 센서(52)에 의해 검출되는 전류 IL이 역치(Ith)보다 클 때에 제 2 동작을 실행한다. 게이트 제어 장치(54)가 MOSFET(31∼34)를 제어함으로써, 제 1 동작과 제 2 동작이 실행된다.
먼저, 제 1 동작에 대하여 설명한다. 도 3은 제 1 동작에 있어서의 각 값의 변화를 나타낸 그래프이다. 도 3에 있어서, 전류 IL은 메인 리액터(22)에 흐르는 전류이다. 전류 IL1은 제 1 서브 리액터(24)에 흐르는 전류이다. 전류 IL2는 제 2 서브 리액터(26)에 흐르는 전류이다. 전류 IL은 전류 IL1과 전류 IL2의 합계값이다. 도 3에 있어서, 전위 Vg31은 하측 MOSFET(31)의 게이트 전위이다. 전위 Vg32는 상측 MOSFET(32)의 게이트 전위이다. 전위 Vg33은 하측 MOSFET(33)의 게이트 전위이다. 전위 Vg34는 상측 MOSFET(34)의 게이트 전위이다. 게이트 전위 Vg31∼Vg34는 게이트 제어 장치(54)에 의해서 제어된다. 게이트 전위 Vg31∼Vg34는 고전위와 저전위의 사이에서 변화된다. 게이트 전위가 고전위일 때에 MOSFET가 온 상태가 되고, 게이트 전위가 저전위일 때에 MOSFET가 오프 상태가 된다. 도 3에 나타낸 바와 같이, 제 1 동작에서는, 게이트 제어 장치(54)는, DC-DC 컨버터(10)의 상태가 상태 T1, 상태 T2, 상태 T3, 상태 T4, 상태 T5, 상태 T6의 순서로 변화되고, 상태 T6의 다음에 상태 T1로 되돌아가도록 제어를 행한다. 즉, 게이트 제어 장치(54)는, 상태 T1∼T6의 사이클이 반복되도록 제어를 행한다. 상태 T1∼T6의 각각은 도 4에 나타나 있다. 도 4에서는, DC-DC 컨버터(10)의 회로 구성을, 도 1보다 간략화하여 나타내고 있다.
도 3 및 도 4에 나타낸 바와 같이, 상태 T1에서는, 하측 MOSFET(31)가 온 하고 있고, 상측 MOSFET(32)가 오프 하고 있고, 하측 MOSFET(33)가 오프 하고 있다. 상측 MOSFET(34)는, 상태 T1의 기간 도중에 온으로부터 오프로 전환된다. 상태 T1에서는, 하측 MOSFET(31)가 온 하고 있기 때문에, 고전위 입력 배선(12)으로부터, 메인 리액터(22), 제 1 서브 리액터(24) 및 하측 MOSFET(31)를 통과하여 저전위 배선(16)으로 전류 IL1이 흐른다. 상태 T1의 기간중에 제 1 서브 리액터(24)의 유도 전압(전류 IL1을 저지하는 방향으로 작용하는 유도 전압)이 저하되므로, 상태 T1의 기간중에 전류 IL1이 급속히 증가한다. 나중에 상세하게 서술하겠지만, 상태 T1에서는, 제 2 서브 리액터(26)의 유도 전압에 의해서, 고전위 입력 배선(12)으로부터, 메인 리액터(22), 제 2 서브 리액터(26) 및 다이오드(44)를 통과하여 고전위 출력 배선(14)으로 전류 IL2가 흐른다. 단, 상태 T1의 기간중에 전류 IL2가 급속히 감소한다. 따라서, 상태 T1의 기간중에는, 전류 IL이 거의 변화되지 않는다. 상태 T1에 있어서 전류 IL2가 제로까지 감소하면, 상태 T2가 된다.
상태 T2에서는, 하측 MOSFET(31)가 온 상태로 유지되고 있고, 전류 IL1이 계속해서 흐른다. 상태 T2의 기간중에, 메인 리액터(22)의 유도 전압과 제 1 서브 리액터(24)의 유도 전압(전류 IL1을 저지하는 방향으로 작용하는 유도 전압)이 저하되므로, 상태 T2의 기간중에 전류 IL1이 서서히 증가한다. 이 때문에, 전류 IL도 서서히 증가한다. 상태 T2의 기간의 최후에, 하측 MOSFET(31)가 온 상태로부터 오프 상태로 전환된다. 상술한 바에 의해서, DC-DC 컨버터(10)는 상태 T2로부터 상태 T3으로 이행한다.
상태 T3의 기간의 초기에서는, 상측 MOSFET(32)가 오프 하고 있다. 상태 T3의 최초에 하측 MOSFET(31)가 오프 하면, 메인 리액터(22)와 제 1 서브 리액터(24)가 전류 IL1을 계속해서 흐르게 하는 방향으로 유도 전압을 발생시키므로, 다이오드(42)의 애노드의 전위가 상승한다. 이 때문에, 전류 IL1이, 고전위 입력 배선(12)으로부터, 메인 리액터(22), 제 1 서브 리액터(24) 및 다이오드(42)를 통과하여 고전위 출력 배선(14)으로 흐른다. 상술한 바와 같이 고전위 출력 배선(14)으로 전류 IL1이 흐름으로써, 출력측 평활화 콘덴서(50)(도 1 참조)가 충전되고, 고전위 출력 배선(14)의 전위가 상승한다. 상태 T3의 기간중에, 메인 리액터(22) 및 제 1 서브 리액터(24)의 유도 전압(전류 IL1을 흐르게 하는 방향으로 작용하는 유도 전압)이 저하되므로, 상태 T3의 기간중에 전류 IL1이 서서히 감소한다. 이 때문에, 전류 IL도 서서히 감소한다.
상태 T3의 기간 도중의 타이밍 t1에서, 상측 MOSFET(32)가 오프 상태로부터 온 상태로 전환된다. 상측 MOSFET(32)가 온 하면, 전류 IL1이, 다이오드(42)와 상측 MOSFET(32)에 분기하여 흐른다. 상술한 바에 의해서, 다이오드(42)의 전류 밀도가 저하되고, 전류 IL1에 의해서 발생하는 손실이 작아진다. 보다 상세하게는, 상측 MOSFET(32)가 오프 하고 있어 다이오드(42)에 전류 IL1이 흐르고 있을 때에 다이오드(42)에서 발생하는 손실보다, 다이오드(42)와 상측 MOSFET(32)에 전류 IL1이 분기하여 흐르고 있을 때에 다이오드(42)와 상측 MOSFET(32)에서 발생하는 손실쪽이 작아진다. 상술한 바와 같이, 다이오드(42)에 전류 IL1이 흐르고 있을 때에 상측 MOSFET(32)를 온 함으로써, 손실을 보다 효과적으로 저감할 수 있다. 특히, 다이오드(42)로서, 상측 MOSFET(32)의 보디 다이오드(MOSFET의 소스측의 n형 반도체 영역과 채널층을 구성하는 p형 반도체 영역의 계면의 pn 접합에 의해 구성되어 있는 다이오드)를 이용하는 경우에는, 다이오드(42)의 전류 밀도가 높아지기 쉽다. 따라서, 상측 MOSFET(32)를 온 하여 다이오드(42)의 전류 밀도를 저하시킴으로써, 손실을 효과적으로 억제할 수 있다. 상태 T3의 기간의 최후에, 하측 MOSFET(33)가 오프 상태로부터 온 상태로 전환된다. 상술한 바에 의해서, DC-DC 컨버터(10)는 상태 T3으로부터 상태 T4로 이행한다.
상태 T4의 기간의 초기에서는, 상측 MOSFET(32)가 온 상태로 유지되어 있다. 즉, 상태 T4의 기간의 초기에서는, 상측 MOSFET(32)와 하측 MOSFET(33)가 함께 온 하고 있다. 이 때문에, 고전위 출력 배선(14)과 저전위 배선(16)이, 상측 MOSFET(32), 제 1 서브 리액터(24), 제 2 서브 리액터(26) 및 하측 MOSFET(33)를 개재하여 접속된다. 그러나, 제 1 서브 리액터(24)와 제 2 서브 리액터(26)에 의해서 고전위 출력 배선(14)과 저전위 배선(16)의 사이의 전압이 보지되므로, 고전위 출력 배선(14)과 저전위 배선(16)의 사이에 과전류는 흐르지 않는다. 즉, 고전위 출력 배선(14)과 저전위 배선(16)의 사이는 단락 상태로는 되지 않는다.
상태 T4에서는, 하측 MOSFET(33)가 온 하므로, 고전위 입력 배선(12)으로부터, 메인 리액터(22), 제 2 서브 리액터(26) 및 하측 MOSFET(33)를 통과하여 저전위 배선(16)으로 전류 IL2가 흐른다. 상태 T4의 기간중에 제 2 서브 리액터(26)에 의한 유도 전압(전류 IL2를 저지하는 방향으로 작용하는 유도 전압)이 저하되므로, 상태 T4의 기간중에 전류 IL2가 급속히 증가한다. 상태 T4의 기간중에, 상태 T3의 기간부터 계속해서, 전류 IL1이 흐른다. 단, 상태 T4의 기간에서는, 하측 MOSFET(33)가 온 함으로써 메인 리액터(22)의 제 2 단자(22b)의 전위가 급속히 저하되므로, 전류 IL1이 급속히 감소한다. 따라서, 상태 T4에서는, 전류 IL이 거의 변화되지 않는다.
상태 T4의 기간의 초기에서는, 상측 MOSFET(32)가 온 하고 있으므로, 전류 IL1은 다이오드(42)와 상측 MOSFET(32)에 분기하여 흐른다. 상술한 바에 의해서, 전류 IL1이 흐름으로써 생기는 손실이 보다 효과적으로 저감된다. 단, 상측 MOSFET(32)가 온 하고 있는 시간이 너무 길면, 상측 MOSFET(32)에 전류가 역류하여 고전위 출력 배선(14)과 저전위 배선(16)이 단락할 가능성이 있다. 이 때문에, 상태 T4의 기간 도중의 타이밍 t2에서, 상측 MOSFET(32)가 온 상태로부터 오프 상태로 전환된다. 상측 MOSFET(32)가 오프 하더라도, 전류 IL1은 다이오드(42)를 개재하여 계속해서 흐른다. 상측 MOSFET(32)가 오프한 후에, 전류 IL1이 제로까지 감소한다. 전류 IL1이 제로까지 감소하면, 상태 T5가 된다.
상태 T5에서는, 하측 MOSFET(33)가 온 상태로 유지되어 있고, 전류 IL2가 계속해서 흐른다. 상태 T5의 기간중에, 메인 리액터(22)의 유도 전압과 제 2 서브 리액터(26)의 유도 전압(전류 IL2를 저지하는 방향으로 작용하는 유도 전압)이 저하되므로, 상태 T5의 기간중에 전류 IL2가 서서히 증가한다. 이 때문에, 전류 IL도 서서히 증가한다. 상태 T5의 기간의 최후에, 하측 MOSFET(33)가 온 상태로부터 오프 상태로 전환된다. 상술한 바에 의해서, DC-DC 컨버터(10)는, 상태 T5로부터 상태 T6으로 이행한다.
상태 T6의 기간의 초기에서는, 상측 MOSFET(34)가 오프 하고 있다. 상태 T6의 최초에 하측 MOSFET(33)가 오프 하면, 메인 리액터(22)와 제 2 서브 리액터(26)가 전류 IL2를 계속해서 흐르게 하는 방향으로 유도 전압을 발생시키므로, 다이오드(44)의 애노드의 전위가 상승한다. 이 때문에, 전류 IL2가, 고전위 입력 배선(12)으로부터, 메인 리액터(22), 제 2 서브 리액터(26) 및 다이오드(44)를 통과하여 고전위 출력 배선(14)으로 흐른다. 상술한 바와 같이 고전위 출력 배선(14)으로 전류 IL2가 흐름으로써, 출력측 평활화 콘덴서(50)(도 1 참조)가 충전되고, 고전위 출력 배선(14)의 전위가 상승한다. 상태 T6의 기간중에, 메인 리액터(22) 및 제 2 서브 리액터(26)의 유도 전압(전류 IL2를 흐르게 하는 방향으로 작용하는 유도 전압)이 저하되므로, 상태 T6의 기간중에 전류 IL2가 서서히 감소한다. 이 때문에, 전류 IL도 서서히 감소한다.
상태 T6의 기간 도중의 타이밍 t3에서, 상측 MOSFET(34)가 오프 상태로부터 온 상태로 전환된다. 상측 MOSFET(34)가 온 하면, 전류 IL2가, 다이오드(44)와 상측 MOSFET(34)에 분기하여 흐른다. 상술한 바에 의해서, 다이오드(44)의 전류 밀도가 저하되고, 전류 IL2에 의해서 발생하는 손실이 상대적으로 작아진다. 보다 상세하게는, 상측 MOSFET(34)가 오프 하고 있어 다이오드(44)에 전류 IL2가 흐르고 있을 때에 다이오드(44)에서 발생하는 손실보다, 다이오드(44)와 상측 MOSFET(34)에 전류 IL2가 분기하여 흐르고 있을 때에 다이오드(44)와 상측 MOSFET(34)에서 발생하는 손실쪽이 작아진다. 상술한 바와 같이, 다이오드(44)에 전류 IL2가 흐르고 있을 때에 상측 MOSFET(34)를 온함으로써, 손실을 보다 효과적으로 저감할 수 있다. 특히, 다이오드(44)로서, 상측 MOSFET(34)의 보디 다이오드를 이용하는 경우에는, 다이오드(44)의 전류 밀도가 높아지기 쉽다. 따라서, 상측 MOSFET(34)를 온 하여 다이오드(44)의 전류 밀도를 저하시킴으로써, 손실을 효과적으로 억제할 수 있다. 상태 T6의 기간의 최후에, 하측 MOSFET(31)가 오프 상태로부터 온 상태로 전환된다. 상술한 바에 의해서, DC-DC 컨버터(10)는, 상태 T6으로부터 상술한 상태 T1로 이행한다.
상태 T1의 기간의 초기에서는, 상측 MOSFET(34)가 온 상태로 유지되어 있다. 즉, 상태 T1의 기간의 초기에서는, 하측 MOSFET(31)와 상측 MOSFET(34)가 함께 온 하고 있다. 이 때문에, 고전위 출력 배선(14)과 저전위 배선(16)이, 상측 MOSFET(34), 제 2 서브 리액터(26), 제 1 서브 리액터(24) 및 하측 MOSFET(31)를 개재하여 접속된다. 그러나, 제 1 서브 리액터(24)와 제 2 서브 리액터(26)에 의해서 고전위 출력 배선(14)과 저전위 배선(16)의 사이의 전압이 보지되므로, 고전위 출력 배선(14)과 저전위 배선(16)의 사이에 과전류는 흐르지 않는다. 즉, 고전위 출력 배선(14)과 저전위 배선(16)의 사이는 단락 상태로는 되지 않는다.
상술한 바와 같이, 상태 T1에서는, 하측 MOSFET(31)가 온 하므로, 고전위 입력 배선(12)으로부터, 메인 리액터(22), 제 1 서브 리액터(24) 및 하측 MOSFET(31)를 통과하여 저전위 배선(16)으로 전류 IL1이 흐른다. 상술한 바와 같이, 전류 IL1은, 상태 T1의 기간중에 급속히 증가한다. 상태 T1의 기간에서는, 상태 T6의 기간부터 계속해서, 전류 IL2가 계속해서 흐른다. 단, 상태 T1의 기간에서는, 하측 MOSFET(31)가 온 함으로써 메인 리액터(22)의 제 2 단자(22b)의 전위가 급속히 저하되므로, 전류 IL2가 급속히 감소한다. 따라서, 상태 T1에서는, 전류 IL이 거의 변화되지 않는다.
상태 T1의 기간의 초기에서는, 상측 MOSFET(34)가 온 하고 있으므로, 전류 IL2는 다이오드(44)와 상측 MOSFET(34)에 분기하여 흐른다. 상술한 바에 의해서, 전류 IL2가 흐름으로써 생기는 손실이 보다 효과적으로 저감된다. 단, 상측 MOSFET(34)가 온 하고 있는 시간이 너무 길면, 상측 MOSFET(34)에 전류가 역류하여 고전위 출력 배선(14)과 저전위 배선(16)이 단락할 가능성이 있다. 이 때문에, 상태 T1의 기간 도중의 타이밍 t4에서, 상측 MOSFET(34)가 온 상태로부터 오프 상태로 전환된다. 상측 MOSFET(34)가 오프 하더라도, 전류 IL2는 다이오드(44)를 개재하여 계속해서 흐른다. 상측 MOSFET(34)가 오프한 후에, 전류 IL2가 제로까지 감소한다.
상술한 바와 같이, 제 1 동작에서는, 상태 T1∼T6의 사이클이 복수 회 반복된다. 실시예 1에서는, 상태 T3으로부터 상태 T4로 이행할 때에, 상태 T3의 기간 도중의 타이밍 t1로부터 상태 T4의 기간 도중의 타이밍 t2에 걸쳐, 상측 MOSFET(32)가 온 상태로 유지된다. 상술한 바에 의해서, 전류 IL1이 흐름으로써 생기는 손실이 보다 효과적으로 저감된다. 특히, 실시예 1에서는, 상태 T4의 기간의 초기에 있어서 상측 MOSFET(32)와 하측 MOSFET(33)가 함께 온 상태가 된다. 그러나, 제 1 서브 리액터(24)와 제 2 서브 리액터(26)에 의해서 고전위 출력 배선(14)과 저전위 배선(16)의 사이의 전압이 보지되므로, 고전위 출력 배선(14)과 저전위 배선(16)의 사이의 단락이 방지된다. 상태 T4의 기간 도중의 타이밍 t2까지 상측 MOSFET(32)를 온 상태로 유지함으로써, 상측 MOSFET(32)를 온 상태로 하는 기간을 길게 할 수 있다. 따라서, 전류 IL1이 흐름으로써 생기는 손실을 보다 효과적으로 저감할 수 있다.
실시예 1에서는, 상태 T6으로부터 상태 T1로 이행할 때에, 상태 T6의 기간 도중의 타이밍 t3으로부터 상태 T1의 기간 도중의 타이밍 t4에 걸쳐, 상측 MOSFET(34)가 온 상태로 유지된다. 상술한 바에 의해서, 전류 IL2가 흐름으로써 생기는 손실이 보다 효과적으로 저감된다. 특히, 실시예 1에서는, 상태 T1의 기간의 초기에 있어서 상측 MOSFET(34)와 하측 MOSFET(31)가 함께 온 상태가 된다. 그러나, 제 1 서브 리액터(24)와 제 2 서브 리액터(26)에 의해서 고전위 출력 배선(14)과 저전위 배선(16)의 사이의 전압이 보지되므로, 고전위 출력 배선(14)과 저전위 배선(16)의 사이의 단락이 방지된다. 상태 T1의 기간 도중의 타이밍 t4까지 상측 MOSFET(34)를 온 상태로 유지함으로써, 상측 MOSFET(34)를 온 상태로 하는 기간을 길게 할 수 있고, 전류 IL2가 흐름으로써 생기는 손실을 보다 효과적으로 저감할 수 있다.
제 1 동작에서는, 도 3에 나타낸 바와 같이, 전류 IL이 변동하는 진폭 ΔIL이 상대적으로 작다. 이 때문에, 메인 리액터(22)에서 생기는 손실이 상대적으로 작다. 제 1 동작에서는, 전류 IL1, IL2가 변동하는 진폭 ΔIL1, ΔIL2가 상대적으로 크다. 그러나, 제 1 서브 리액터(24) 및 제 2 서브 리액터(26)의 인덕턴스가 상대적으로 작으므로, 제 1 서브 리액터(24) 및 제 2 서브 리액터(26)에서 생기는 손실은 상대적으로 작다. 상술한 바와 같이, 제 1 동작에서는, 각 리액터에서 생기는 손실을 효과적으로 억제할 수 있다.
제 2 동작에 대하여 설명한다. 도 5에 나타낸 바와 같이, 제 2 동작에서는, 게이트 제어 장치(54)는, DC-DC 컨버터(10)의 상태가 상태 S1, 상태 S2, 상태 S3, 상태 S4의 순서로 변화되고, 상태 S4의 다음에 상태 S1로 되돌아가도록 제어를 행한다. 즉, 게이트 제어 장치(54)는, 상태 S1∼S4의 사이클이 반복되도록 제어를 행한다.
상태 S1에서는, 하측 MOSFET(31)와 하측 MOSFET(33)가 함께 온 하고 있고, 상측 MOSFET(32)와 상측 MOSFET(34)가 함께 오프 하고 있다. 이 때문에, 고전위 입력 배선(12)으로부터, 메인 리액터(22), 제 1 서브 리액터(24), 및, 하측 MOSFET(31)를 통과하여 저전위 배선(16)으로 전류 IL1이 흐름과 함께, 고전위 입력 배선(12)으로부터, 메인 리액터(22), 제 2 서브 리액터(26) 및 하측 MOSFET(33)를 통과하여 저전위 배선(16)으로 전류 IL2가 흐른다. 상태 S1의 기간중에, 각리액터의 유도 전압(전류 IL1, IL2를 저지하는 방향으로 작용하는 유도 전압)이 서서히 저하되므로, 전류 IL1, IL2가 서서히 증가한다. 상태 S1의 기간의 최후에, 하측 MOSFET(31)와 하측 MOSFET(33)가 온 상태로부터 오프 상태로 전환된다. 상술한 바에 의해서, DC-DC 컨버터(10)는, 상태 S1로부터 상태 S2로 이행한다.
상태 S2의 최초에 하측 MOSFET(31)와 하측 MOSFET(33)가 오프 하면, 메인 리액터(22)와 제 1 서브 리액터(24)가 전류 IL1를 계속해서 흐르게 하는 방향으로 유도 전압을 발생시키고, 메인 리액터(22)와 제 2 서브 리액터(26)가 전류 IL2를 계속해서 흐르게 하는 방향으로 유도 전압을 발생시킨다. 메인 리액터(22)와 제 1 서브 리액터(24)의 유도 전압에 의해서 다이오드(42)의 애노드의 전위가 상승하므로, 다이오드(42)에 전류 IL1이 흐른다. 즉, 고전위 입력 배선(12)으로부터, 메인 리액터(22), 제 1 서브 리액터(24) 및 다이오드(42)를 통과하여 고전위 출력 배선(14)으로 전류 IL1이 흐른다. 메인 리액터(22)와 제 2 서브 리액터(26)의 유도 전압에 의해서 다이오드(44)의 애노드의 전위가 상승하므로, 다이오드(44)로 전류 IL2가 흐른다. 즉, 고전위 입력 배선(12)으로부터, 메인 리액터(22), 제 2 서브 리액터(26) 및 다이오드(44)를 통과하여 고전위 출력 배선(14)으로 전류 IL2가 흐른다. 상술한 바와 같이 전류 IL1, IL2가 흐름으로써, 출력측 평활화 콘덴서(50)(도 1 참조)가 충전되어, 고전위 출력 배선(14)의 전위가 상승한다. 상태 S2의 기간의 최후에, 상측 MOSFET(32)와 상측 MOSFET(34)가 오프 상태로부터 온 상태로 전환된다. 상술한 바에 의해서, DC-DC 컨버터(10)는, 상태 S2로부터 상태 S3으로 이행한다.
상태 S3에서도, 다이오드(42)를 개재하여 전류 IL1이 흐름과 함께 다이오드(44)를 개재하여 전류 IL2가 흐른다. 상측 MOSFET(32)가 온 함으로써, 전류 IL1이, 상측 MOSFET(32)와 다이오드(42)에 분기하여 흐르게 된다. 상술한 바에 의해서, 전류 IL1이 흐름으로써 생기는 손실이 보다 효과적으로 저감된다. 상측 MOSFET(34)가 온 함으로써, 전류 IL2가, 상측 MOSFET(34)와 다이오드(44)에 분기하여 흐르게 된다. 상술한 바에 의해서, 전류 IL2가 흐름으로써 생기는 손실이 보다 효과적으로 저감된다. 상태 S3의 기간의 최후에, 상측 MOSFET(32)와 상측 MOSFET(34)가 온 상태로부터 오프 상태로 전환된다. 상술한 바에 의해서, DC-DC 컨버터(10)는, 상태 S3으로부터 상태 S4로 이행한다.
상태 S4에서도, 상태 S2와 마찬가지로, 다이오드(42)를 개재하여 전류 IL1이 흐름과 함께 다이오드(44)를 개재하여 전류 IL2가 흐른다. 상태 S4의 기간의 최후에, 하측 MOSFET(31)와 하측 MOSFET(33)가 오프 상태로부터 온 상태로 전환된다. 상술한 바에 의해서, DC-DC 컨버터(10)는, 상태 S4로부터 상태 S1로 이행한다.
상태 S2, S3, S4의 기간중에, 각 리액터의 유도 전압(전류 IL1, IL2를 흐르게 하는 방향으로 작용하는 유도 전압)이 서서히 저하되므로, 전류 IL1, IL2가 서서히 감소한다.
상술한 바와 같이, 제 2 동작에서는, 하측 MOSFET(31, 33)가 함께 온 하고 있는 상태(상태 S1)와, 하측 MOSFET(31, 33)가 함께 오프 하고 있는 상태(상태 S2, S3 및 S4)가 번갈아 반복된다. 제 2 동작에서도, 고전위 출력 배선(14)의 전위를 상승시킬 수 있다.
도 6은 하측 MOSFET(31, 33)가 온 할 때의 드레인-소스간 전압 Vds와 드레인-소스간 전류 Ids의 변화를 나타내고 있다. 도 6에 있어서, 전류 Ids의 실선의 그래프는 제 1 동작에 있어서의 전류 Ids의 변화를 나타내고 있다. 전류 Ids의 파선의 그래프는 제 2 동작에 있어서의 전류 Ids의 변화를 나타내고 있다. 제 1 동작과 제 2 동작 중 어느 것에서나, 하측 MOSFET(31, 33)가 온 하면, 전압 Vds가 급속히 저하되고, 전류 Ids가 급속히 증가한다. 제 1 동작과 제 2 동작 중 어느 것에서나, 하측 MOSFET(31, 33)가 온한 후에는, 상술한 바와 같이, 전류 Ids(즉, 전류 IL1 또는 IL2)가 서서히 증가한다.
도 5에 나타낸 바와 같이, 제 2 동작에서는, 하측 MOSFET(31)가 온 하기 직전의 상태(상태 S4)에 있어서, 메인 리액터(22)와 제 1 서브 리액터(24)에 전류 IL1이 흐르고 있다. 이 때문에, 하측 MOSFET(31)가 온 하면 대략 동시에 하측 MOSFET(31)에 메인 리액터(22)와 제 1 서브 리액터(24)로부터 전류 IL1이 유입된다. 이 때문에, 제 2 동작에서는, 도 6의 전류 Ids의 파선의 그래프에 나타낸 바와 같이, 하측 MOSFET(31)가 온 할 때에 전류 Ids가 증가하는 속도가 상대적으로 빠르다. 따라서, 제 2 동작에서는, 하측 MOSFET(31)가 온 할 때에 생기는 손실(스위칭 손실)이 상대적으로 크다. 마찬가지로, 제 2 동작에서는, 하측 MOSFET(33)가 온 할 때에 생기는 스위칭 손실이 상대적으로 크다.
다른 한편, 도 4에 나타낸 바와 같이, 제 1 동작에서는, 하측 MOSFET(31)가 온 하기 직전의 상태(상태 T6)에 있어서, 제 1 서브 리액터(24)에 전류 IL1이 흐르고 있지 않다. 이 때문에, 하측 MOSFET(31)가 온 함과 동시에 하측 MOSFET(31)에 전류 IL1이 흐르기 시작하지만, 전류 IL1의 증가 속도가 비교적 빠르지 않다. 이 때문에, 제 1 동작에서는, 도 6의 전류 Ids의 실선의 그래프에 나타낸 바와 같이, 하측 MOSFET(31)가 온 할 때에 전류 Ids가 증가하는 속도가 제 2 동작보다 느리다. 따라서, 제 1 동작에서는, 하측 MOSFET(31)가 온 할 때에 생기는 스위칭 손실이 상대적으로 작다. 마찬가지로, 제 1 동작에서는, 하측 MOSFET(33)가 온 할 때에 생기는 스위칭 손실이 상대적으로 작다.
상술한 바와 같이, 제 1 동작에서는, 제 2 동작보다, 하측 MOSFET(31, 33)에서 생기는 스위칭 손실을 억제할 수 있다.
제 1 동작과 제 2 동작 중 어느 것에서나, 하측 MOSFET(31, 33)가 온 할 때에, 다이오드(42, 44)의 애노드의 전위가 저하되고, 다이오드(42, 44)에 역방향 전압이 인가된다. 다이오드(42, 44)에의 인가 전압이 순방향 전압으로부터 역방향 전압으로 전환되면, 다이오드(42, 44)에 리커버리 전류(단시간 흐르는 역방향 전류)가 흐른다. 리커버리 전류가 흐르면, 다이오드(42, 44)에서 리커버리 손실(스위칭 손실의 일종)이 생긴다.
도 5에 나타낸 바와 같이, 제 2 동작에서는, 상태 S4로부터 상태 S1로 이행할 때에, 다이오드(42, 44)의 애노드의 전위가 고전위(고전위 출력 배선(14)보다 높은 전위)로부터 저전위(저전위 배선(16)의 전위)까지 끌어내려진다. 즉, 다이오드(42, 44)에의 인가 전압이, 순방향 전압으로부터 역방향 전압으로 전환된다. 이 때문에, 다이오드(42, 44)에서 리커버리 손실이 생긴다.
다른 한편, 도 4에 나타낸 바와 같이, 제 1 동작에서는, 하측 MOSFET(31)가 온 할 때(즉, 상태 T6으로부터 상태 T1로 이행할 때)에, 다이오드(42)에 전류가 흐르고 있지 않으므로, 다이오드(42)에서는 리커버리 손실이 발생하지 않는다. 하측 MOSFET(31)가 온 하면, 제 1 서브 리액터(24)와 제 2 서브 리액터(26)를 개재하여 다이오드(44)의 애노드의 전위가 끌어내려진다. 그러나, 제 1 서브 리액터(24)와 제 2 서브 리액터(26)의 유도 전압의 영향에 의해서 다이오드(44)의 애노드의 전위의 저하 속도가 완만하다. 따라서, 다이오드(44)에서도 리커버리 손실이 거의 발생하지 않는다. 마찬가지로, 하측 MOSFET(33)가 온 할 때(즉, 상태 T3으로부터 상태 T4로 이행할 때)에, 다이오드(44)에 전류가 흐르고 있지 않으므로 다이오드(44)에서는 리커버리 손실이 발생하지 않는다. 이 때문에, 다이오드(42)의 애노드의 전위는 제 1 서브 리액터(24)와 제 2 서브 리액터(26)의 유도 전압의 영향에 의해서 완만하게 저하되므로 다이오드(42)에서도 리커버리 손실이 거의 발생하지 않는다.
상술한 바와 같이, 제 1 동작에서는, 제 2 동작보다, 다이오드(42, 44)에서 생기는 리커버리 손실(스위칭 손실의 일종)을 억제할 수 있다.
도 4를 참조하면서 상술한 바와 같이, 제 1 동작에서는, 상태 T1, T2에 있어서 하측 MOSFET(31)가 단독으로 온 상태가 되고, 상태 T4, T5에 있어서 하측 MOSFET(33)가 단독으로 온 상태가 된다. 하측 MOSFET(31)(또는 33)가 단독으로 온 할 때에 생기는 정상 손실 Eon1은, 하측 MOSFET(31)(또는 33)의 온 저항을 Ron이라고 하면, Eon1≒RonIL2의 관계를 만족시킨다. 이에 대하여, 도 5를 참조하면서 상술한 바와 같이, 제 2 동작에서는, 상태 S1에 있어서 하측 MOSFET(31, 33)가 함께 온 상태가 되므로, 전류 IL이 하측 MOSFET(31)와 하측 MOSFET(33)에 분기하여 흐른다. 따라서, 이 때에 생기는 정상 손실 Eon2는, Eon2≒Ron(IL/2)2+Ron(IL/2)2 = RonIL2/2의 관계를 만족시킨다. 즉, Eon2≒Eon1/2의 관계를 만족시킨다. 즉, 제 2 동작에서는, 제 1 동작보다 정상 손실이 생기기 어렵다.
도 7은 손실 E와 전류 IL의 관계를 나타내고 있다. 도 7에 나타낸 손실 E는, DC-DC 컨버터(10)에서 생기는 손실 전체를 나타내고 있다. 손실 E는, 정상 손실과 스위칭 손실을 포함하고 있다. 도 7의 그래프 E1은, 제 1 동작에서 생기는 손실을 나타내고 있고, 도 7의 그래프 E2는, 제 2 동작에서 생기는 손실을 나타내고 있다. 상술한 바와 같이, 제 1 동작은, 스위칭 손실의 억제 효과가 상대적으로 높다. 전류 IL이 상대적으로 작은 전류 영역 R1에서는, 전체 손실에 대한 스위칭 손실의 비율이 상대적으로 크므로, 스위칭 손실 억제 효과가 상대적으로 높은 제 1 동작의 손실 E1이, 제 2 동작의 손실 E2보다 작아진다. 전류 IL이 상대적으로 큰 전류 영역 R2에서는, 전체 손실에 대한 정상 손실의 비율이 상대적으로 크므로, 정상 손실 억제 효과가 상대적으로 높은 제 2 동작의 손실 E2가 제 1 동작의 손실 E1보다 작아진다. 상술한 바와 같이, 게이트 제어 장치(54)는, 전류 IL이 역치(Ith) 이하일 때에 제 1 동작을 실행하고, 전류 IL이 역치(Ith)보다 클 때에 제 2 동작을 실행한다. 역치(Ith)는, 전류 영역 R1과 전류 영역 R2의 경계값(Ib)에 대하여, 0.9×Ib < Ith < 1.1×Ib의 관계를 만족시키도록 설정되어 있다. 즉, 역치(Ith)는 경계값(Ib)과 대략 일치하는 값으로 설정되어 있다. 따라서, 실시예 1의 DC-DC 컨버터(10)는, 전류 영역 R1에서는 제 1 동작을 실행하고, 전류 영역 R2에서 제 2 동작을 실행할 수 있다. 따라서, DC-DC 컨버터(10)에서 발생하는 손실이 효과적으로 억제된다. 통상의 차량 주행시에는 전류 IL은 전류 영역 R1 내의 값이고, 차량이 급가속한 경우 등에 전류 IL이 전류 영역 R2 내의 값이 된다. 따라서, 통상의 차량 주행시에는 DC-DC 컨버터(10)가 제 1 동작을 실행하고, 차량이 급가속한 경우 등에 DC-DC 컨버터(10)가 제 2 동작을 실행한다.
상술한 바와 같이, 전류 IL이 높아지면, 제 1 동작(즉, 하측 MOSFET(31)와 하측 MOSFET(33)가 번갈아 온 하는 동작)으로부터 제 2 동작(즉, 하측 MOSFET(31)와 하측 MOSFET(33)가 동시에 온-오프 하는 동작)으로 전환된다. 제 1 동작으로부터 제 2 동작으로 전환될 때에, 전류 IL1과 전류 IL2(도 5의 상태 S1에 있어서의 전류 IL1과 전류 IL2)의 언밸런스가 생긴다. 그러나, 제 1 서브 리액터(24)와 제 2 서브 리액터(26)의 인덕턴스가 상대적으로 작으므로, 제 2 동작을 개시하면 단시간에 전류 IL1과 전류 IL2는 밸런스가 잡힌다. 따라서, 문제 없이 제 2 동작을 실행할 수 있다.
상술한 실시예 1에서는, 도 5에 나타낸 바와 같이, 제 2 동작에 있어서, 하측 MOSFET(31, 33)와 상측 MOSFET(32, 34)를 번갈아 온 시켰다. 그러나, 도 8에 나타낸 바와 같이, 제 2 동작에서는, 상태 S1과 상태 S2가 번갈아 나타나도록 하고, 상측 MOSFET(32, 34)를 오프 상태로 유지해도 된다.
도 9에 나타낸 바와 같이, 하측 MOSFET(35), 다이오드(45), 상측 MOSFET(36), 다이오드(46), 및, 제 3 서브 리액터(28)를 추가해도 된다. MOSFET(35, 36)는 n 채널형이다. 하측 MOSFET(35)의 소스가 저전위 배선(16)에 접속되어 있다. 상측 MOSFET(36)의 소스가 하측 MOSFET(35)의 드레인에 접속되어 있다. 상측 MOSFET(36)의 드레인이 고전위 출력 배선(14)에 접속되어 있다. 제 3 서브 리액터(28)의 일단은 메인 리액터(22)의 제 2 단자(22b)에 접속되어 있다. 제 3 서브 리액터(28)의 타단은 하측 MOSFET(35)의 드레인 및 상측 MOSFET(36)의 소스에 접속되어 있다. 다이오드(45)의 애노드는 하측 MOSFET(35)의 소스에 접속되어 있다. 다이오드(45)의 캐소드는 하측 MOSFET(35)의 드레인에 접속되어 있다. 다이오드(46)의 애노드는 상측 MOSFET(36)의 소스에 접속되어 있다. 다이오드(46)의 캐소드는 상측 MOSFET(36)의 드레인에 접속되어 있다. 이 경우, 제 1 동작에서는, 도 10에 나타낸 바와 같이, DC-DC 컨버터(10)의 상태가, 상태 T1∼T9의 순서로 변화되고, 상태 T9의 다음에 상태 T1로 되돌아가도록 제어를 행할 수 있다. 즉, 상태 T1∼T9의 사이클이 반복해서 실행되어도 된다. 도 10에 있어서, 전류 IL3은 제 3 서브 리액터(28)에 흐르는 전류이다. 전위 Vg35는 하측 MOSFET(35)의 게이트 전위이다. 전위 Vg36은 상측 MOSFET(36)의 게이트 전위이다. 도 10의 상태 T1∼T6에 있어서, 하측 MOSFET(35)는 오프 하고 있다. 상태 T7, T8에서는, 하측 MOSFET(31, 33)가 오프 하고 있고, 하측 MOSFET(35)가 온 하고 있다. 상태 T9에서는, 하측 MOSFET(31, 33, 35)가 오프 하고 있다. 상태 T6의 기간 도중의 타이밍 t5로부터 상태 T7의 기간 도중의 타이밍 t6까지, 상측 MOSFET(34)가 온 상태가 된다. 상술한 바에 의해서, 전류 IL2가 흐름으로써 생기는 손실이 보다 효과적으로 저감된다. 상태 T9의 기간 도중의 타이밍 t7로부터 상태 T1의 기간 도중의 타이밍 t8까지, 상측 MOSFET(36)가 온 상태가 된다. 상술한 바에 의해서, 전류 IL3가 흐름으로써 생기는 손실이 보다 효과적으로 저감된다. 상술한 바와 같이, 상측 MOSFET와 하측 MOSFET의 직렬 회로의 수를 3개로 하더라도, 제 1 동작을 행할 수 있다. 상측 MOSFET와 하측 MOSFET의 직렬 회로의 수를 도 9보다 더 늘려도 된다.
상술한 실시예 1에서는, 전류 센서(52)가 메인 리액터(22)에 흐르는 전류 IL을 측정하였다. 그러나, 기타의 위치(예를 들면, 고전위 입력 배선(12), 제 1 서브 리액터(24), 제 2 서브 리액터(26), MOSFET(31∼34) 및 다이오드(41∼44) 중 적어도 하나)를 흐르는 전류를 검출하는 전류 센서를 마련하고, 상기 전류 센서의 검출값으로부터 전류 IL을 예측하여, 제 1 동작과 제 2 동작을 전환해도 된다.
실시예 1의 제 1 동작 및 제 2 동작을, DC-DC 컨버터의 회생 동작(고전위 출력 배선(14)의 잉여 전력을 이용하여 직류 전원(90)을 충전하는 동작)에 응용해도 된다. 이 경우, 제 1 동작에 의해서, 상측 MOSFET(32, 34)의 스위칭 손실을 효과적으로 억제할 수 있다.
실시예 1에서는 DC-DC 컨버터에 대하여 설명하였다. 이에 대하여, 실시예 2에서는, 본 개시의 기술을 인버터에 적용한 예에 대하여 설명한다. 도 11에 나타낸 인버터(100)는, 고전위 배선(102)과 저전위 배선(104)을 구비하고 있다. 고전위 배선(102)은 직류 전원의 플러스측(예를 들면, 배터리의 정극, DC-DC 컨버터의 고전위 출력 배선 등)에 접속되어 있다. 저전위 배선(104)은, 직류 전원의 마이너스측(예를 들면, 배터리의 부극, DC-DC 컨버터의 저전위 배선 등)에 접속되어 있다. 고전위 배선(102)과 저전위 배선(104)의 사이에, 3개의 전환 회로(110a, 110b, 110c)가 병렬로 접속되어 있다. 전환 회로(110a, 110b, 110c)의 각각은, 대응하는 모터 배선(120a, 120b, 120c)이 접속되어 있다. 모터 배선(120a, 120b, 120c)의 타단은, 주행용 모터(3상 모터)(130)에 접속되어 있다. 주행용 모터(130)는 3개의 코일(222a, 222b, 222c)을 갖고 있다. 모터 배선(120a)이 코일(222a)에 접속되어 있다. 모터 배선(120b)이 코일(222b)에 접속되어 있다. 모터 배선(120c)이 코일(222c)에 접속되어 있다. 인버터(100)는, 고전위 배선(102)과 저전위 배선(104)의 사이에 인가되는 직류 전력을 3상 교류 전력으로 변환하고, 3상 교류 전력을 주행용 모터(130)에 공급한다.
전환 회로(110a, 110b, 110c)에 대하여 설명한다. 전환 회로(110a, 110b, 110c)의 구성은 서로 동등하므로, 이하에서는 전환 회로(110c)에 대하여 설명한다.
도 12는 전환 회로(110c)를 나타내고 있다. 이하에서는, 전환 회로(110c)의 구성 요소 중, 실시예 1의 DC-DC 컨버터의 구성 요소에 대응하는 구성 요소에 대해서는, 실시예 1과 동일한 참조 번호를 붙여 설명한다. 전환 회로(110c)는 MOSFET(31∼34)를 갖고 있다. 고전위 배선(102)과 저전위 배선(104)의 사이에, 상측 MOSFET(32)와 하측 MOSFET(31)가 직렬로 접속되어 있고, 상측 MOSFET(34)와 하측 MOSFET(33)가 직렬로 접속되어 있다. 각 MOSFET(31∼34)에 대하여, 다이오드(41∼44)가 병렬로 접속되어 있다. 각 다이오드(41∼44)에 있어서, 애노드가 대응하는 MOSFET의 소스에 접속되고, 캐소드가 대응하는 MOSFET의 드레인에 접속되어 있다. 전환 회로(110c)는, 제 1 서브 리액터(24)와 제 2 서브 리액터(26)를 갖고 있다. 제 1 서브 리액터(24)의 일단은 하측 MOSFET(31)의 드레인에 접속되어 있다. 제 1 서브 리액터(24)의 타단은 모터 배선(120c)에 접속되어 있다. 제 2 서브 리액터(26)의 일단은 하측 MOSFET(33)의 드레인에 접속되어 있다. 제 2 서브 리액터(26)의 타단은 모터 배선(120c)에 접속되어 있다. 모터 배선(120c)에는 전류 센서(52)가 마련되어 있다. 전환 회로(110c)는, MOSFET(31∼34)의 게이트에 접속된 게이트 제어 장치(54)를 갖고 있다.
각 전환 회로(110a∼110c)가, 각 전환 회로(110a∼110c)의 내부의 MOSFET를 스위칭함으로써, 주행용 모터(130)에 교류 전력이 공급된다. 도 12의 전류 IMa, IMb, IMc는, 주행용 모터(130)에 흐르는 전류를 나타내고 있다. 도 12는, 모터 배선(120a)으로부터 코일(222a)에 전류 IMa가 흐르고, 모터 배선(120b)으로부터 코일(222b)에 전류 IMb가 흐르고, 코일(222c)로부터 모터 배선(120c)에 전류 IMc가 흐르는 경우를 나타내고 있다. 전류 IMc는 전류 IMa와 전류 IMb를 가산한 전류이다. 상술한 바와 같이 전류 IMa, IMb, IMc가 흐르고 있는 상태에 있어서, 게이트 제어 장치(54)는, MOSFET(31∼34)를 스위칭함으로써, 전류 IMc를 제어한다. 게이트 제어 장치(54)는, 전류 센서(52)에 의해 검출되는 전류 IMc가 역치(Ith) 이하일 때는 제 1 동작을 실행하고, 전류 IMc가 역치(Ith)보다 클 때는 제 2 동작을 실행한다.
전환 회로(110c)의 제 1 동작은, 도 3의 제 1 동작과 대략 동등하다. 전환 회로(110c)에 관하여, 도 3은 전류 IL 대신에 전류 IMc를 나타내고 있다. 전환 회로(110c)의 상태 T1∼T6은 도 13에 나타나 있다. 전류 IMc는, 전류 IL1과 전류 IL2를 가산한 전류와 동등하다. 도 13에 있어서는, 전환 회로(110c)의 회로 구성을, 도 12보다 간략화하여 나타내고 있다.
도 13에 나타낸 전환 회로(110c)의 제 1 동작은, 도 4에 나타낸 DC-DC 컨버터(10)의 제 1 동작과 대략 동등하다. 상태 T1에서는, 온 상태에 있는 하측 MOSFET(31)를 통과하여 전류 IL1이 흐른다. 상태 T1에서는, 다이오드(44)에 전류 IL2가 흐른다. 단, 전류 IL2는, 상태 T1의 기간중에 제로까지 저하된다. 상태 T2에서는, 하측 MOSFET(31)가 계속해서 온 하고 있으므로, 하측 MOSFET(31)에 계속해서 전류 IL1이 흐른다. 상태 T3에서는, 하측 MOSFET(31)가 오프 하고, 다이오드(42)에 전류 IL1이 흐른다. 상태 T3의 기간 도중의 타이밍 t1에서, 상측 MOSFET(32)가 온 한다. 상태 T4에서는, 하측 MOSFET(33)가 온 하고, 하측 MOSFET(33)에 전류 IL2가 흐른다. 상측 MOSFET(32)는, 상태 T4의 기간 도중의 타이밍 t2까지 계속해서 온 하고 있다. 고전위 배선(102)과 저전위 배선(104)의 사이의 전압은, 제 1 서브 리액터(24)와 제 2 서브 리액터(26)에 의해서 보지된다. 따라서, 고전위 배선(102)과 저전위 배선(104)의 사이는 단락 상태로는 되지 않는다. 타이밍 t1로부터 타이밍 t2까지 상측 MOSFET(32)가 온 하고 있음으로써, 상태 T3의 기간부터 상태 T4의 기간에 걸쳐, 전류 IL1이 다이오드(42)와 상측 MOSFET(32)에 분산하여 흐른다. 상술한 바에 의해서, 정상 손실이 효과적으로 억제된다. 전류 IL1은, 상태 T4의 기간중에 제로까지 저하된다. 상태 T5에서는, 하측 MOSFET(33)가 계속해서 온 하고 있으므로, 하측 MOSFET(33)에 계속해서 전류 IL2가 흐른다. 상태 T6에서는, 하측 MOSFET(33)가 오프 하고, 다이오드(44)에 전류 IL2가 흐른다. 상태 T6의 기간 도중의 타이밍 t3에서, 상측 MOSFET(34)가 온 한다. 그 후의 상태 T1에서는, 하측 MOSFET(31)가 온 하고, 하측 MOSFET(31)에 전류 IL1이 흐른다. 상측 MOSFET(34)는, 상태 T1의 기간 도중의 타이밍 t4까지 계속해서 온 하고 있다. 고전위 배선(102)과 저전위 배선(104)의 사이의 전압은, 제 1 서브 리액터(24)와 제 2 서브 리액터(26)에 의해서 보지된다. 따라서, 고전위 배선(102)과 저전위 배선(104)의 사이는 단락 상태로는 되지 않는다. 타이밍 t3으로부터 타이밍 t4까지 상측 MOSFET(34)가 온 하고 있음으로써, 상태 T6의 기간부터 상태 T1의 기간에 걸쳐, 전류 IL2가 다이오드(44)와 상측 MOSFET(34)에 분산하여 흐른다. 상술한 바에 의해서, 정상 손실이 효과적으로 억제된다.
전류 IL1, IL2가 하측 MOSFET(31, 33)에 흐르면, 주행용 모터(130)에 흐르는 전류 IMc가 증가한다. 다이오드(42, 44)에 전류 IL1, IL2가 흐르면, 전류 IL1, IL2가 환류하여 전류 IMc가 감소한다. 따라서, 제 1 동작에서 하측 MOSFET(31, 33)가 온 하는 듀티비를 제어함으로써, 주행용 모터(130)에 흐르는 전류 IMc를 제어할 수 있다.
도 3 및 도 13으로부터 명백한 바와 같이, 전환 회로(110c)의 제 1 동작에서는, 하측 MOSFET(31)가 온 하는 타이밍 직전(즉, 상태 T6)에 있어서, 제 1 서브 리액터(24)에 흐르는 전류 IL1이 제로이다. 따라서, 하측 MOSFET(31)가 온 할 때에 생기는 스위칭 손실이 상대적으로 작다. 전환 회로(110c)의 제 1 동작에서는, 하측 MOSFET(33)가 온 하는 타이밍 직전(즉, 상태 T3)에 있어서, 제 2 서브 리액터(26)에 흐르는 전류 IL2가 제로이다. 따라서, 하측 MOSFET(33)가 온 할 때에 생기는 스위칭 손실이 상대적으로 작다.
도 14에 나타낸 전환 회로(110c)의 제 2 동작은, 도 5에 나타낸 DC-DC 컨버터(10)의 제 1 동작과 대략 동등하다. 전환 회로(110c)는, 도 14에 나타낸 바와 같이, 상태 S1∼S4의 사이클이 반복되도록 제어된다. 도 14에 있어서는, 전환 회로(110c)의 회로 구성을, 도 12보다 간략화하여 나타내고 있다.
상태 S1에서는, 온 상태에 있는 하측 MOSFET(31, 33)를 통과하여 전류 IL1, IL2가 흐른다. 상태 S2∼S4에서는, 다이오드(42, 44)를 통과하여 전류 IL1, IL2가 흐른다. 전류 IL1, IL2가 하측 MOSFET(31, 33)에 흐르면, 주행용 모터(130)에 흐르는 전류 IMc가 증가한다. 다이오드(42, 44)에 전류 IL1, IL2가 흐르면, 전류 IL1, IL2가 환류하여 전류 IMc가 감소한다. 따라서, 제 2 동작에서 하측 MOSFET(31, 33)가 온 하는 듀티비를 제어함으로써, 주행용 모터(130)에 흐르는 전류 IMc를 제어할 수 있다.
도 14로부터 명백한 바와 같이, 전환 회로(110c)의 제 2 동작에서는, 하측 MOSFET(31, 32)에 분산하여 전류가 흐른다. 따라서, 제 2 동작에서는 제 1 동작보다 정상 손실을 저감할 수 있다.
실시예 2의 전환 회로(110c)에서는, 스위칭 손실의 비율이 상대적으로 높은 저전류 시에 제 1 동작을 실행하고, 정상 손실의 비율이 상대적으로 높은 고전류 시에 제 2 동작을 실행하므로, 전환 회로(110c)에서 생기는 손실을 효과적으로 억제할 수 있다.
실시예 2의 전환 회로(110c)에 있어서, 도 9 및 도 10과 같이 MOSFET, 다이오드 및 서브 리액터의 수를 늘려도 된다. 전환 회로(110c)에 있어서도, 도 8과 같이 제 2 동작을 행해도 된다.
실시예 2의 제 1 동작, 제 2 동작을, 전환 회로(110c)로부터 주행용 모터(130)의 코일(222c)을 향하여 전류 IMc가 흐를 때의 동작에 응용해도 된다. 이 경우, 제 1 동작에 의해서, 상측 MOSFET(32, 34)의 스위칭 손실을 보다 효과적으로 저감할 수 있다.
실시예의 구성 요소와 본 개시의 구성 요소와의 관계에 대하여 설명한다. 실시예 1의 직류 전원(90)은, 청구항의 전력 공급원의 일례이다. 실시예 2의 주행용 모터(130)에 전류 IMa 및 IMb를 공급하는 회로(즉, 모터 배선(120a, 120b)에 접속되어 있는 전환 회로(110a, 110b))는, 본 개시의 전력 공급원의 일례이다. 실시예 1의 고전위 입력 배선(12)과 실시예 2의 모터 배선(120a, 120b)은, 본 개시의 제 1 고전위 배선의 일례이다. 실시예 1의 고전위 출력 배선(14)과 실시예 2의 고전위 배선(102)은, 본 개시의 제 2 고전위 배선의 일례이다. 실시예의 하측 MOSFET(31)는, 본 개시의 제 1 하측 FET의 일례이다. 실시예의 상측 MOSFET(32)는, 본 개시의 제 1 상측 FET의 일례이다. 실시예의 하측 MOSFET(33)는, 본 개시의 제 2 하측 FET의 일례이다. 실시예의 상측 MOSFET(34)는, 본 개시의 제 2 상측 FET의 일례이다. 실시예의 하측 MOSFET(35)는, 본 개시의 제 3 하측 FET의 일례이다. 실시예의 상측 MOSFET(36)는, 본 개시의 제 3 상측 FET의 일례이다. 실시예의 다이오드(42)는, 제 1 다이오드의 일례이다. 실시예의 다이오드(44)는, 본 개시의 제 2 다이오드의 일례이다. 실시예의 다이오드(46)는, 본 개시의 제 3 다이오드의 일례이다. 실시예의 상태 T1 및 T2는, 본 개시의 제 1 상태의 일례이다. 실시예의 상태 T3은, 본 개시의 제 2 상태의 일례이다. 실시예의 상태 T4 및 T5는, 본 개시의 제 3 상태의 일례이다. 실시예의 상태 T6은, 본 개시의 제 4 상태의 일례이다. 실시예의 상태 T7 및 T8은, 본 개시의 제 5 상태의 일례이다. 실시예의 상태 T9는, 본 개시의 제 6 상태의 일례이다. 실시예의 타이밍 t1은, 본 개시의 제 1 타이밍의 일례이다. 실시예의 타이밍 t2는, 본 개시의 제 2 타이밍의 일례이다. 실시예의 타이밍 t3은, 본 개시의 제 3 타이밍의 일례이다. 실시예의 타이밍 t4는, 본 개시의 제 4 타이밍의 일례이다. 실시예의 타이밍 t5는, 본 개시의 제 5 타이밍의 일례이다. 실시예의 타이밍 t6은, 본 개시의 제 6 타이밍의 일례이다. 실시예의 타이밍 t7은, 본 개시의 제 7 타이밍의 일례이다. 실시예의 타이밍 t8은, 본 개시의 제 8 타이밍의 일례이다.
본 명세서가 개시하는 기술 요소에 대하여, 이하에 열기한다. 이하의 각 기술 요소는, 각각 독립적으로 유용한 것이다.
본 명세서가 개시하는 일례의 전력 변환 회로에 있어서는, 게이트 제어 장치는, 제 1 동작에 있어서, 이하의 조건을 만족시키도록, 제 1 하측 FET, 제 1 상측 FET, 제 2 하측 FET 및 제 2 상측 FET를 제어하도록 구성되어도 된다. (조건 3) 제 4 상태의 다음에 제 1 상태가 된다. (조건 4) 제 4 상태의 기간 도중의 제 3 타이밍에서 제 2 상측 FET를 온 시키고, 제 1 상태의 기간 도중의 제 4 타이밍까지 제 2 상측 FET를 온 하고 있는 상태로 유지하고, 제 4 타이밍에서 제 2 상측 FET를 오프 시킨다.
상술의 구성에 의하면, 제 4 상태의 기간부터 제 1 상태의 기간에 걸쳐, 제 2 다이오드에 흐르는 전류를 제 2 상측 FET에 분산시킬 수 있다. 전력 변환 회로에서 생기는 손실을 보다 효과적으로 저감할 수 있다.
본 명세서가 개시하는 일례의 전력 변환 회로에 있어서는, 게이트 제어 장치는, 제 2 동작을 실행하도록 구성되어도 된다. 게이트 제어 장치는, 제 2 동작에 있어서, 제 1 하측 FET와 제 2 하측 FET가 함께 온 하고 있는 상태와 제 1 하측 FET와 제 2 하측 FET가 함께 오프 하고 있는 상태가 번갈아 나타난다는 조건을 만족시키도록, 제 1 하측 FET, 제 1 상측 FET, 제 2 하측 FET 및 제 2 상측 FET를 제어하도록 구성되어도 된다. 게이트 제어 장치는, 메인 리액터에 흐르는 전류가 역치(Ith) 이하일 때에 제 1 동작을 실행하고, 메인 리액터에 흐르는 전류가 역치(Ith)보다 클 때에 제 2 동작을 실행하도록 구성되어도 된다. 역치(Ith)는, 제 1 동작에서 생기는 손실이 제 2 동작에서 생기는 손실 이하가 되는 전류 영역과 제 1 동작에서 생기는 손실이 제 2 동작에서 생기는 손실보다 커지는 전류 영역과의 경계값(Ib)에 대하여, 0.9×Ib < Ith < 1.1×Ib의 관계를 만족시키도록 구성되어도 된다.
상술의 구성에서는, 제 1 동작에서 손실을 보다 효과적으로 저감할 수 있는 저전류 영역에서는 제 1 동작을 실행하고, 제 2 동작에서 손실을 보다 효과적으로 저감할 수 있는 고전류 영역에서는 제 2 동작을 실행할 수 있다. 상술한 바에 의해서, 전력 변환 회로에서 생기는 손실을 보다 효과적으로 저감할 수 있다.
본 명세서가 개시하는 일례의 전력 변환 회로는, 소스가 저전위 배선에 접속되어 있는 n 채널형의 제 3 하측 FET와, 소스가 제 3 하측 FET의 드레인에 접속되어 있음과 함께 드레인이 제 2 고전위 배선에 접속되어 있는 n 채널형의 제 3 상측 FET와, 애노드가 제 3 상측 FET의 소스에 접속되어 있음과 함께 캐소드가 제 3 상측 FET의 드레인에 접속되어 있는 제 3 다이오드와, 일단이 메인 리액터의 제 2 단자에 접속되어 있음과 함께 타단이 제 3 하측 FET의 드레인에 접속되어 있는 제 3 서브 리액터를 추가로 갖고 있어도 된다. 게이트 제어 장치는, 제 3 하측 FET의 게이트와 제 3 상측 FET의 게이트에 접속되어 있어도 된다. 상기 게이트 제어 장치는, 제 1 상태, 제 2 상태, 제 3 상태 및 제 4 상태에서는, 제 3 하측 FET를 오프로 제어해도 된다. 제 1 동작에서는, 게이트 제어 장치가, 이하의 조건을 만족시키도록, 제 1 하측 FET, 제 1 상측 FET, 제 2 하측 FET, 제 2 상측 FET, 제 3 하측 FET 및 제 3 상측 FET를 제어하도록 구성되어도 된다. (조건 5) 제 1 상태, 제 2 상태, 제 3 상태, 제 4 상태, 제 5 상태 및 제 6 상태가, 이 순서로 반복해서 나타난다. (조건 6) 제 4 상태의 기간 도중의 제 5 타이밍에서 제 2 상측 FET를 온 시키고, 제 5 상태의 기간 도중의 제 6 타이밍까지 제 2 상측 FET를 온 하고 있는 상태로 유지하고, 제 6 타이밍에서 제 2 상측 FET를 오프 시킨다. 제 5 상태는, 제 1 하측 FET가 오프 하고 있고, 제 2 하측 FET가 오프 하고 있고, 제 3 하측 FET가 온 하고 있는 상태여도 된다. 제 6 상태가, 제 1 하측 FET, 제 2 하측 FET 및 제 3 하측 FET가 함께 오프 하고 있는 상태여도 된다.
상술의 구성에 의하면, FET의 병렬수가 3개 이상인 경우에, 전력 변환 회로에서 생기는 손실을 보다 효과적으로 저감할 수 있다.
본 명세서가 개시하는 일례의 전력 변환 회로에 있어서는, 게이트 제어 장치는, 이하의 조건을 만족시키도록, 제 1 하측 FET, 제 1 상측 FET, 제 2 하측 FET, 제 2 상측 FET, 제 3 하측 FET 및 제 3 상측 FET를 제어하도록 구성되어도 된다. (조건 7) 제 6 상태의 다음에 제 1 상태가 된다. (조건 8) 제 6 상태의 기간 도중의 제 7 타이밍에서 제 3 상측 FET를 온 시키고, 제 1 상태의 기간 도중의 제 8 타이밍까지 제 3 상측 FET를 온 하고 있는 상태로 유지하고, 제 8 타이밍에서 제 3 상측 FET를 오프 시킨다.
상술의 구성에 의하면, 제 6 상태의 기간부터 제 1 상태의 기간에 걸쳐, 제 3 다이오드에 흐르는 전류를 제 3 상측 FET에 분산시킬 수 있다. 전력 변환 회로에서 생기는 손실을 보다 효과적으로 저감할 수 있다.
이상으로, 실시 형태에 대하여 상세하게 설명하였지만, 이들은 예시에 불과하고, 특허청구의 범위를 한정하는 것은 아니다. 특허청구의 범위에 기재된 기술에는, 상술에 예시한 구체예를 여러 가지로 변형, 변경한 것이 포함된다. 본 명세서 또는 도면에 설명한 기술 요소는, 단독 또는 각종 조합에 의해서 기술 유용성을 발휘하는 것이며, 출원시 청구항에 기재된 조합에 한정되는 것은 아니다. 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성하는 것이며, 그 중 하나의 목적을 달성하는 것 자체에 의해 기술 유용성을 갖는 것이다.

Claims (9)

  1. 전력 변환 회로에 있어서,
    전력 공급원(90; 110a, 110b)에 접속되는 제 1 고전위 배선(12; 120a, 120b);
    제 2 고전위 배선(14; 102);
    저전위 배선(16; 104);
    소스가 상기 저전위 배선(16; 104)에 접속되어 있는 n 채널형의 제 1 하측 FET(31);
    소스가 상기 제 1 하측 FET(31)의 드레인에 접속되어 있고, 드레인이 상기 제 2 고전위 배선(14; 102)에 접속되어 있는 n 채널형의 제 1 상측 FET(32);
    소스가 상기 저전위 배선(16; 104)에 접속되어 있는 n 채널형의 제 2 하측 FET(33);
    소스가 상기 제 2 하측 FET(33)의 드레인에 접속되어 있고, 드레인이 상기 제 2 고전위 배선(14; 102)에 접속되어 있는 n 채널형의 제 2 상측 FET(34);
    애노드가 상기 제 1 상측 FET(32)의 상기 소스에 접속되어 있고, 캐소드가 상기 제 1 상측 FET(32)의 상기 드레인에 접속되어 있는 제 1 다이오드(42);
    애노드가 상기 제 2 상측 FET(34)의 상기 소스에 접속되어 있고, 캐소드가 상기 제 2 상측 FET(34)의 상기 드레인에 접속되어 있는 제 2 다이오드(44);
    제 1 단자와 제 2 단자를 갖고, 상기 제 1 단자가 상기 제 1 고전위 배선 (12; 120a, 120b)에 접속되어 있는 메인 리액터;
    일단이 상기 메인 리액터의 상기 제 2 단자에 접속되어 있고, 타단이 상기 제 1 하측 FET(31)의 상기 드레인에 접속되어 있는 제 1 서브 리액터(24);
    일단이 상기 메인 리액터의 상기 제 2 단자에 접속되어 있고, 타단이 상기 제 2 하측 FET(33)의 상기 드레인에 접속되어 있는 제 2 서브 리액터(26); 및,
    상기 제 1 하측 FET(31)의 게이트, 상기 제 1 상측 FET(32)의 게이트, 상기 제 2 하측 FET(33)의 게이트, 및, 상기 제 2 상측 FET(34)의 게이트에 접속되어 있는 게이트 제어 장치(54)를 포함하며,
    상기 게이트 제어 장치(54)는 제 1 동작을 실행하도록 구성되고, 상기 제 1 동작에서는, 상기 게이트 제어 장치(54)가, 이하의 조건을 만족시키도록, 상기 제 1 하측 FET(31), 상기 제 1 상측 FET(32), 상기 제 2 하측 FET(33) 및 상기 제 2 상측 FET(34)을 제어하도록 구성되는 전력 변환 회로.
    상기 제 1 하측 FET(31)가 온 하고 있음과 함께 상기 제 2 하측 FET(33)가 오프 하고 있는 제 1 상태, 상기 제 1 하측 FET(31)와 상기 제 2 하측 FET(33)가 함께 오프 하고 있는 제 2 상태, 상기 제 1 하측 FET(31)가 오프 하고 있음과 함께 상기 제 2 하측 FET(33)가 온 하고 있는 제 3 상태, 및, 상기 제 1 하측 FET(31)와 상기 제 2 하측 FET(33)가 함께 오프 하고 있는 제 4 상태가, 이 순서로 반복해서 나타난다는 조건,
    상기 제 2 상태의 기간 도중의 제 1 타이밍에서 상기 제 1 상측 FET(32)를 온 시키고, 상기 제 3 상태의 기간 도중의 제 2 타이밍까지 상기 제 1 상측 FET(32)를 온 하고 있는 상태로 유지하고, 상기 제 2 타이밍에서 상기 제 1 상측 FET(32)를 오프 시킨다는 조건.
  2. 제 1 항에 있어서,
    상기 게이트 제어 장치(54)는, 상기 제 1 동작에 있어서, 이하의 조건을 만족시키도록, 상기 제 1 하측 FET(31), 상기 제 1 상측 FET(32), 상기 제 2 하측 FET(33) 및 상기 제 2 상측 FET(34)를 제어하도록 구성되는 전력 변환 회로.
    상기 제 4 상태의 다음에 상기 제 1 상태가 된다는 조건,
    상기 제 4 상태의 기간 도중의 제 3 타이밍에서 상기 제 2 상측 FET(34)를 온 시키고, 상기 제 1 상태의 기간 도중의 제 4 타이밍까지 상기 제 2 상측 FET(34)를 온 하고 있는 상태로 유지하고, 상기 제 4 타이밍에서 상기 제 2 상측 FET(34)를 오프 시킨다는 조건.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 제어 장치(54)는, 제 2 동작을 실행하도록 구성되고,
    상기 게이트 제어 장치(54)는, 상기 제 2 동작에 있어서, 상기 제 1 하측 FET(31)와 상기 제 2 하측 FET(33)가 함께 온 하고 있는 상태와 상기 제 1 하측 FET(31)와 상기 제 2 하측 FET(33)가 함께 오프 하고 있는 상태가 번갈아 나타난다는 조건을 만족시키도록, 상기 제 1 하측 FET(31), 상기 제 1 상측 FET(32), 상기 제 2 하측 FET(33) 및 상기 제 2 상측 FET(34)를 제어하도록 구성되고,
    상기 게이트 제어 장치(54)는, 상기 메인 리액터에 흐르는 전류가 역치 이하일 때에 상기 제 1 동작을 실행하고, 상기 메인 리액터에 흐르는 전류가 상기 역치보다 클 때에 상기 제 2 동작을 실행하도록 구성되며,
    상기 역치를 Ith라고 하고 상기 경계값을 Ib라고 하였을 때, 상기 역치는, 상기 제 1 동작에서 생기는 손실이 상기 제 2 동작에서 생기는 손실 이하가 되는 전류 영역과 상기 제 1 동작에서 생기는 손실이 상기 제 2 동작에서 생기는 손실보다 커지는 전류 영역과의 경계값에 대하여, 0.9×Ib < Ith < 1.1×Ib의 관계를 만족시키도록 설정되는 전력 변환 회로.
  4. 제 3 항에 있어서,
    상기 게이트 제어 장치(54)는, 제 2 동작에 있어서,
    상기 제 1 하측 FET(31)와 상기 제 2 하측 FET(33)가 함께 온 하고 있고 상기 제 1 상측 FET(32)와 상기 제 2 상측 FET(34)가 함께 오프 하고 있는 상태와,
    상기 제 1 하측 FET(31)와 상기 제 2 하측 FET(33), 상기 제 1 상측 FET(32), 상기 제 2 상측 FET(34)가 함께 오프 하고 있는 상태와,
    상기 제 1 하측 FET(31)와 상기 제 2 하측 FET(33)가 함께 오프 하고 있고 상기 제 1 상측 FET(32)와 상기 제 2 상측 FET(34)가 함께 온 하고 있는 상태와,
    상기 제 1 하측 FET(31)와 상기 제 2 하측 FET(33), 상기 제 1 상측 FET(32), 상기 제 2 상측 FET(34)가 함께 오프 하고 있는 상태가 이 순서로 반복해서 나타난다는 조건을 만족시키도록, 상기 제 1 하측 FET(31), 상기 제 1 상측 FET(32), 상기 제 2 하측 FET(33) 및 상기 제 2 상측 FET(34)를 제어하도록 구성되는 전력 변환 회로.
  5. 제 3 항에 있어서,
    상기 게이트 제어 장치(54)는, 제 2 동작에 있어서,
    상기 제 1 하측 FET(31)와 상기 제 2 하측 FET(33)가 함께 온 하고 있고 상기 제 1 상측 FET(32)와 상기 제 2 상측 FET(34)가 함께 오프 하고 있는 상태와,
    상기 제 1 하측 FET(31)와 상기 제 2 하측 FET(33), 상기 제 1 상측 FET(32), 상기 제 2 상측 FET(34)가 함께 오프 하고 있는 상태가 번갈아 나타난다는 조건을 만족시키도록, 상기 제 1 하측 FET(31), 상기 제 1 상측 FET(32), 상기 제 2 하측 FET(33) 및 상기 제 2 상측 FET(34)를 제어하도록 구성되는 전력 변환 회로.
  6. 제 1 항에 있어서,
    소스가 상기 저전위 배선(16)에 접속되어 있는 n 채널형의 제 3 하측 FET(35);
    소스가 상기 제 3 하측 FET(35)의 드레인에 접속되어 있고, 드레인이 상기 제 2 고전위 배선(14)에 접속되어 있는 n 채널형의 제 3 상측 FET(36);
    애노드가 상기 제 3 상측 FET(36)의 상기 소스에 접속되어 있고, 캐소드가 상기 제 3 상측 FET(36)의 상기 드레인에 접속되어 있는 제 3 다이오드; 및,
    일단이 상기 메인 리액터의 상기 제 2 단자에 접속되어 있고, 타단이 상기 제 3 하측 FET(35)의 상기 드레인에 접속되어 있는 제 3 서브 리액터를 추가로 포함하며,
    상기 게이트 제어 장치(54)는, 상기 제 3 하측 FET(35)의 게이트와 상기 제 3 상측 FET(36)의 게이트에 접속되어 있고,
    상기 게이트 제어 장치(54)는, 상기 제 1 상태, 상기 제 2 상태, 상기 제 3 상태 및 상기 제 4 상태에서는, 상기 제 3 하측 FET(35)를 오프로 제어하고,
    상기 제 1 동작에서는, 상기 게이트 제어 장치(54)는, 이하의 조건을 만족시키도록, 상기 제 1 하측 FET(31), 상기 제 1 상측 FET(32), 상기 제 2 하측 FET(33), 상기 제 2 상측 FET(34), 상기 제 3 하측 FET(35) 및 상기 제 3 상측 FET(36)를 제어하도록 구성되는 전력 변환 회로.
    상기 제 1 상태, 상기 제 2 상태, 상기 제 3 상태, 상기 제 4 상태, 제 5 상태 및 제 6 상태가, 이 순서로 반복해서 나타난다는 조건,
    상기 제 4 상태의 기간 도중의 제 5 타이밍에서 상기 제 2 상측 FET(34)를 온 시키고, 상기 제 5 상태의 기간 도중의 제 6 타이밍까지 상기 제 2 상측 FET(34)를 온 하고 있는 상태로 유지하고, 상기 제 6 타이밍에서 상기 제 2 상측 FET(34)를 오프 시킨다는 조건,
    상기 제 5 상태는, 상기 제 1 하측 FET(31)가 오프 하고 있고, 상기 제 2 하측 FET(33)가 오프 하고 있고, 상기 제 3 하측 FET(35)가 온 하고 있는 상태이며, 상기 제 6 상태는, 상기 제 1 하측 FET(31), 상기 제 2 하측 FET(33) 및 상기 제 3 하측 FET(35)가 함께 오프 하고 있는 상태임.
  7. 제 6 항에 있어서,
    상기 게이트 제어 장치(54)는, 상기 제 1 동작에 있어서 이하의 조건을 만족시키도록, 상기 제 1 하측 FET(31), 상기 제 1 상측 FET(32), 상기 제 2 하측 FET(33), 상기 제 2 상측 FET(34), 상기 제 3 하측 FET(35) 및 상기 제 3 상측 FET(36)를 제어하도록 구성되는 전력 변환 회로.
    상기 제 6 상태의 다음에 상기 제 1 상태가 된다는 조건,
    상기 제 6 상태의 기간 도중의 제 7 타이밍에서 상기 제 3 상측 FET(36)를 온 시키고, 상기 제 1 상태의 기간 도중의 제 8 타이밍까지 상기 제 3 상측 FET(36)를 온 하고 있는 상태로 유지하고, 상기 제 8 타이밍에서 상기 제 3 상측 FET(36)를 오프 시킨다는 조건.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 전력 변환 회로는 DC-DC 컨버터(10)인 전력 변환 회로.
  9. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 전력 변환 회로는 인버터(100)인 전력 변환 회로.
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