JP6072222B2 - パワーモジュール - Google Patents
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Description
[パワーモジュールの全体構成]
図1は、実施の形態1によるパワーモジュールの構成を示すブロック図である。図1では、パワーモジュールの例として三相インバータの場合が示されている。
図3は、図1のロジック回路部10の詳細な構成の一例を示すブロック図である。図3を参照して、ロジック回路部10Aは、信号振分け回路部11と、全オフ回路部12と、デッドタイム(Td)補償回路部13と、デッドタイム(Td)付加回路部14とを含む。
次に、図3のロジック回路部10Aの動作、特にデッドタイム補償回路部13およびデッドタイム付加回路部14の動作について図4、図5のタイミング図を参照して具体的に説明する。図4、図5では、U相の信号処理(図3のU相制御部15Uの動作)について説明しているが、V相およびW相の場合も同様である。
図4は、U相負荷電流が正の場合において図3のU相制御部の動作を示すタイミング図である。図4では、デッドタイム補償を行わない場合の動作と、デッドタイム補償を行う場合の動作とが対比して示されている。
時刻t1より以前では、指令信号UinがLレベルである。このとき、図2の高電位側のスイッチ素子31Pに供給する制御信号UPはLレベル(ネゲート)であり、低電位側のスイッチ素子31Nに供給する制御信号UNはHレベル(アサート)である。これによって、スイッチ素子31Pはオフ状態となり、スイッチ素子31Nはオン状態となる。
デッドタイム補償回路部13は、負荷電流IUが正の場合、図2の高電位側のスイッチ素子31Pのオン時間をデッドタイム分延長する。具体的には、デッドタイム補償回路部13は、U相指令信号Uinが立ち下がるとき(時刻t4)、高電位側の制御信号UPの立下りを時刻t5まで遅延させる(これに伴い、低電位側の制御信号UNのネゲート期間も延長する)。すなわち、デッドタイム補償制御が行われる時刻t4から時刻t5では、直前の通常制御(時刻t2からt4まで)における制御信号UN,UPの論理値が維持される。この論理値を維持する維持時間はデッドタイムTdに等しい。デッドタイム補償制御の終了後(時刻t5)、デッドタイム付加制御(時刻t5からt6まで)に移行する。その他の時間帯の制御は、デッドタイム補償を行なわない場合と同じであるので説明を繰り返さない。
図5は、U相負荷電流が負の場合において図3のU相制御部の動作を示すタイミング図である。図5では、デッドタイム補償を行わない場合の動作と、デッドタイム補償を行う場合の動作とが対比して示されている。
デッドタイム補償を行わない場合の制御信号UP,UNの波形は、図4で説明した負荷電流IUが正の場合と同じであるので、説明を繰り返さない。
デッドタイム補償回路部13は、負荷電流IUが負の場合、図2の低電位側のスイッチ素子31Nのオン時間をデッドタイム分延長する。具体的には、デッドタイム補償回路部13は、U相指令信号Uinが立ち上がるとき(時刻t1,t7)、低電位側の制御信号UNの立下りを時刻t2,t8までそれぞれ遅延させる(これに伴い、高電位側の制御信号UPのネゲート期間も延長する)。すなわち、デッドタイム補償制御が行われる時刻t1から時刻t2までおよび時刻t7からt8までは、直前の通常制御(時刻t1以前、時刻t5からt7まで)における制御信号UN,UPの論理値が維持される。この論理値を維持する維持時間はデッドタイムTdに等しい。デッドタイム補償制御の終了後(時刻t2,t8)、デッドタイム付加制御(時刻t2からt3まで、時刻t8から時刻t9まで)に移行する。その他の時間帯の制御は、デッドタイム補償を行なわない場合と同じである。
以上のとおり実施の形態1のパワーモジュールによれば、入力信号数を削減するとともにデッドタイムの付加に起因した出力電圧歪みを補償することができる。
図6は、実施の形態2によるパワーモジュールにおいて、ロジック回路部の構成を示すブロック図である。図6を参照して、ロジック回路部10Bは、図2のN個(N=3)のスイッチ素子対31,32,33にそれぞれ対応するN個(N=3)の制御部(U相制御部15U、V相制御部15V、およびW相制御部15W)を含む。
対応の指令信号の立上がりエッジ(↑)(すなわち、対応の指令信号が低電位(N)から高電位(P)に変化し)かつ対応の負荷電流が正のとき、各制御部はデッドタイムTd付加制御を行う。
各制御部は、対応の指令信号の論理値および対応の負荷電流の極性とは無関係に(図7において「*」で表す)、対応のスイッチ素子を全てオフする全オフ制御を行う。
図10は、実施の形態2のパワーモジュールの問題点について説明するための図である。図10では、制御信号がPWM(Pulse Width Modulation)信号の場合において、電力変換部からの出力電流波形(負荷電流波形)の一例が模式的に示される。図10に示すように、PWM制御の場合には、キャリア周波数で各スイッチ素子がオンおよびオフを繰り返すために、電流波形に細かな振動波形が重畳する。図10において、電流I1および電流I2のポイントでは、いずれも指令信号Uinの変化と同時に実際の出力電圧も即変化できるモードであるため、デッドタイム補償が不要となる。この場合、不要なデッドタイム補償を実施すると出力電流波形を歪ませてしまうという問題が生じる。
実施の形態4のパワーモジュールは、実施の形態3の場合と同様の問題を解決するために、デッドタイム補償制御が実行される期間(前述の維持時間または延長時間)を可変としたものである。以下、図14〜図16を参照して具体的に説明する。
[ロジック回路部の構成]
図17は、実施の形態5によるパワーモジュールにおいて、ロジック回路部の構成を示すブロック図である。
以下、図17のロジック回路部10Cの動作について説明する。各相のロジック回路部(40U,40V,40W)の動作は同様であるので、以下では、特に相を特定せずに説明する。
実施の形態6のパワーモジュール2は、図2の電力変換部30を構成する2×N個(N=3)のスイッチ素子31P,31N,32P,32N,33P、32Nのオンおよびオフをそれぞれ制御する制御信号UP,UN,VP,VN,WP,WNを、パワーモジュール2の外部から直接入力することができる。すなわち、入力インターフェースとして、従来の2×N入力の場合(Legacy対応)と、入力信号数を削減したN+1入力の両方の場合とに対応可能である。以下の説明では、スイッチ素子の制御信号UP,UN,VP,VN,WP,WNを外部から直接入力するモードを第1の動作モードと称し、実施の形態1〜5で説明したように指令信号Uin,Vin,Winとイネーブル信号ENとを入力するモードを第2の動作モードと称する。
図22は、実施の形態7によるパワーモジュールの構成を示すブロック図である。図22のパワーモジュール3は、全オフ信号ALLOFFが入力されるEN端子が設けられていない点で図21のパワーモジュール2と異なる。図22の場合には、全オフ信号ALLOFFは、WNin端子から入力される。より一般的には、2×N個(N=3)の制御信号端子のうちいずれのN+1個の端子を、N個の指令信号Uin,Vin,Winおよび全オフ信号ALLOFFが入力される端子として設定してもよい。
図23は、実施の形態8によるパワーモジュールの構成を示すブロック図である。図23のパワーモジュール4は全オフ回路62をさらに含む点で図21のパワーモジュール2と異なる。
上記の各実施の形態では三相インバータを例に挙げて説明したが、単相インバータ(N=2)の場合や、交流を直流に変換するコンバータの場合にも上記の技術を適用することができる。
Claims (13)
- 直列接続された第1および第2のスイッチ素子によって各々が構成されるN個のスイッチ素子対および各前記第1および第2のスイッチ素子とそれぞれ逆並列に接続される複数のダイオードを含む電力変換部と、
前記N個のスイッチ素子対にそれぞれ対応するN個の指令信号および共通のイネーブル信号を受ける制御回路とを備え、
前記制御回路は、
前記イネーブル信号がネゲートされているとき、各前記第1および第2のスイッチ素子を全てオフする全オフ制御を行い、
前記イネーブル信号がアサートされているとき、各前記スイッチ素子対に対して、対応の指令信号の1周期ごとに通常制御、デッドタイム付加制御、およびデッドタイム補償制御を行い、
前記デッドタイム付加制御では、所定のデッドタイムの間、前記第1および第2のスイッチ素子をオフし、
前記デッドタイム付加制御の後、対応の指令信号の論理値に応じて前記第1および第2のスイッチ素子の一方をオンし、他方をオフする前記通常制御を行い、
対応の指令信号の論理値が切替わったとき、論理値の変化の方向ならびに前記第1および第2のスイッチ素子の接続ノードから出力される負荷電流の極性に応じて、前記通常制御から前記デッドタイム付加制御に移行するか、または直前の前記通常制御の状態を維持するデッドタイム補償制御に移行し、
前記デッドタイム補償制御の後、前記デッドタイム付加制御を実行するように構成されている、パワーモジュール。 - 前記制御回路は、前記N個のスイッチ素子対にそれぞれ対応するN個の制御部を含み、
各前記制御部は、内部状態として第1〜第4の状態を有し、対応の指令信号、前記イネーブル信号、および対応のスイッチ素子対から出力される前記負荷電流の極性に応じて各前記内部状態間を遷移し、前記内部状態に応じて対応の前記第1および第2のスイッチ素子のオンおよびオフを制御し、
各前記制御部は、前記第1〜第4の状態において、前記通常制御、前記デッドタイム補償制御、前記デッドタイム付加制御、および前記全オフ制御をそれぞれ実行する、請求項1に記載のパワーモジュール。 - 前記制御回路は、
前記N個の指令信号にそれぞれ同期したN個の第1の制御信号、および前記N個の指令信号の位相をそれぞれ反転させたN個の第2の制御信号を生成する信号振分け回路と、
対応する指令信号の論理値が切替わるときの変化の方向および前記負荷電流の極性に基づいて、対応する指令信号の立上がりおよび立下がりの一方のタイミングで、各前記第1および第2の制御信号の論理値の切替わりを遅延させることによって前記デッドタイム補償制御を行うデッドタイム補償回路と、
前記N個の第1および第2の制御信号の各々がネゲートからアサートに切替わるタイミングを前記デッドタイムの間遅延させることによって前記デッドタイム付加制御を行うデッドタイム付加回路と、
前記イネーブル信号がネゲートされているとき、各前記第1および第2の制御信号を全てネゲートすることによって前記全オフ制御を行う全オフ回路とを含み、
前記全オフ回路、前記デッドタイム補償回路および前記デッドタイム付加回路の通過後に、各前記第1の制御信号は対応する前記第1のスイッチ素子に供給され、各前記第2の制御信号は対応する前記第2のスイッチ素子に供給される、請求項1に記載のパワーモジュール。 - 対応の指令信号の論理値が切替わったとき、前記制御回路は、
第1の条件または第2の条件が満たされている場合に、前記通常制御から前記デッドタイム補償制御に移行し、
前記第1および第2の条件のいずれも満たされていない場合に、前記通常制御から前記デッドタイム付加制御に移行するように構成され、
前記第1の条件は、直前の前記通常制御において前記第1および第2のスイッチ素子のうち高電位側のスイッチ素子がオンであるとともに前記負荷電流が正の場合であり、
前記第2の条件は、直前の前記通常制御において低電位側のスイッチ素子がオンであるとともに前記負荷電流が負である場合である、請求項1に記載のパワーモジュール。 - 前記デッドタイム補償制御において直前の前記通常制御の状態を維持する維持期間は前記デッドタイムに等しい、請求項4に記載のパワーモジュール。
- 対応の前記負荷電流の絶対値が所定の閾値以上の場合には、前記デッドタイム補償制御において直前の前記通常制御の状態を維持する維持期間は前記デッドタイムに等しく、
対応の前記負荷電流の絶対値が前記閾値より小さい場合には、前記維持期間は前記デッドタイムよりも短く、対応の前記負荷電流の絶対値に比例して変化する、請求項4に記載のパワーモジュール。 - 対応の指令信号の論理値が切替わったとき、前記制御回路は、
第1の条件または第2の条件が満たされている場合に、前記通常制御から前記デッドタイム補償制御に移行し、
前記第1および第2の条件のいずれも満たされていない場合に、前記通常制御から前記デッドタイム付加制御に移行するように構成され、
前記第1の条件は、直前の前記通常制御において前記第1および第2のスイッチ素子のうち高電位側のスイッチ素子がオンであるともに、前記負荷電流が正かつ所定の閾値以上の場合であり、
前記第2の条件は、直前の前記通常制御において低電位側のスイッチ素子がオンであるともに、前記負荷電流が負かつ前記閾値以上の場合であり、
前記デッドタイム補償制御において直前の前記通常制御の状態を維持する維持期間は前記デッドタイムに等しい、請求項1に記載のパワーモジュール。 - 前記制御回路は、
前記N個のスイッチ素子対にそれぞれ対応するN個の制御部と、
前記N個のスイッチ素子対にそれぞれ対応するN個の遅延器とを含み、
各前記遅延器は、対応の指令信号および前記イネーブル信号を受け、対応の指令信号の論理値が切替わるタイミングまで前記イネーブル信号のアサートするタイミングを遅延させ、
各前記制御部は、対応の指令信号、対応の遅延器よって遅延された前記イネーブル信号、および対応の前記負荷電流の極性に応じて前記第1および第2のスイッチ素子のオンおよびオフを制御する、請求項1に記載のパワーモジュール。 - 各前記スイッチ素子対を構成する前記第1および第2のスイッチ素子は、前記スイッチ素子対ごとに個別の第1および第2の制御信号にそれぞれ応じてオンまたはオフに切替わり、
前記パワーモジュールは、動作モードとして、
前記電力変換部に入力されるN個の前記第1の制御信号およびN個の前記第2の制御信号を外部から直接受ける第1の動作モードと、
前記N個の指令信号および前記イネーブル信号を外部から受け、前記制御回路によってN個の前記第1の制御信号およびN個の前記第2の制御信号を生成する第2の動作モードとを有し、
前記パワーモジュールは、
前記第1の動作モード時にN個の前記第1の制御信号およびN個の前記第2の制御信号を外部から受けるための2×N個の制御信号端子と、
前記イネーブル信号を受けるためのイネーブル信号端子と、
前記動作モードの設定するためのモード信号を受けるモード信号端子と、
前記モード信号に応じて、前記2×N個の制御信号端子から入力された信号と、前記制御回路によって生成された2×N個の信号との一方を選択し、選択された信号を前記電力変換部に出力する選択回路とをさらに備え、
前記第2の動作モード時に、前記N個の指令信号は、前記2×N個の制御信号端子のうちの所定のN個の端子を介して前記制御回路に入力される、請求項1に記載のパワーモジュール。 - 前記第1の動作モード時に前記イネーブル信号がネゲートされているとき、前記2×N個の制御信号端子から入力された信号を全てネゲートすることによって前記電力変換部を構成する全ての前記第1および第2のスイッチ素子をオフする全オフ回路をさらに備える、請求項9に記載のパワーモジュール。
- 各前記スイッチ素子対を構成する前記第1および第2のスイッチ素子は、前記スイッチ素子対ごとに個別の第1および第2の制御信号にそれぞれ応じてオンまたはオフに切替わり、
前記パワーモジュールは、動作モードとして、
前記電力変換部に入力されるN個の前記第1の制御信号およびN個の前記第2の制御信号を外部から直接受ける第1の動作モードと、
前記N個の指令信号および前記イネーブル信号を外部から受け、前記制御回路によってN個の前記第1の制御信号およびN個の前記第2の制御信号を生成する第2の動作モードとを有し、
前記パワーモジュールは、
前記第1の動作モード時にN個の前記第1の制御信号およびN個の前記第2の制御信号を外部から受けるための2×N個の制御信号端子と、
前記動作モードの設定するためのモード信号を受けるモード信号端子と、
前記モード信号に応じて、前記2×N個の制御信号端子から入力された信号と、前記制御回路によって生成された2×N個の信号との一方を選択し、選択された信号を前記電力変換部に出力する選択回路とをさらに備え、
前記第2の動作モード時に、前記N個の指令信号および前記イネーブル信号は、前記2×N個の制御信号端子のうちの所定のN+1個の端子を介して前記制御回路に入力される、請求項1に記載のパワーモジュール。 - 各前記スイッチ素子対を構成する前記第1および第2のスイッチ素子は、前記スイッチ素子対ごとに個別の第1および第2の制御信号にそれぞれ応じてオンまたはオフに切替わり、
前記パワーモジュールは、前記N個の指令信号および前記イネーブル信号を外部から受けるためのN+1個の信号入力端子をさらに備え、
前記制御回路は、前記N個の指令信号および前記イネーブル信号に基づいて、N個の前記第1の制御信号およびN個の前記第2の制御信号を生成する、請求項1に記載のパワーモジュール。 - 各前記負荷電流の極性を含む情報を取得するために、前記N個のスイッチ素子対から出力される前記負荷電流または任意の1個を除くN−1個のスイッチ素子対から出力される負荷電流を個別に検出するN個またはN−1個の電流検出器をさらに備える、請求項1〜12のいずれか1項に記載のパワーモジュール。
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