WO2014041684A1 - 半導体装置の製造方法 - Google Patents

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順平 紺野
西田　隆文
賢治 坂田
木下　順弘
道昭 杉山
剛 木田
善宏 小野
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ルネサスエレクトロニクス株式会社
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    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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Abstract

　配線基板上に、平面視における平面サイズの異なる第１半導体チップと第２半導体チップを、接着材を介してそれぞれ積層する半導体装置の製造方法であって、相対的に平面サイズの小さい第１半導体チップ上に相対的に平面サイズの大きい第２半導体チップを搭載する。また、第１および第２半導体チップを搭載した後、第１および第２半導体チップを樹脂で封止する。ここで、第２半導体チップと配線基板の隙間は、樹脂で封止する前に、第１および第２半導体チップを搭載する際に使用した接着材で予め塞がれているものである。

Description

半導体装置の製造方法
　本発明は、半導体装置およびその製造技術に関し、例えば、平面サイズの異なる複数の半導体チップを積層する半導体装置に適用して有効な技術に関する。
　特開２００５－１９１０５３号公報（特許文献１）には、フリップチップ接続方式により、パッケージ基板上に半導体チップを搭載する半導体装置の製造方法が記載される。特許文献１には、パッケージ基板上に、ＮＣＰ（Non-Conductive Paste)を介して半導体チップを配置した後、チップ裏面を押圧して半導体チップをパッケージ基板に接続することが記載されている。
　また、特開２０１０－２５１４０８号公報（特許文献２）や、特開２０１１－１８７５７４号公報（特許文献３）には、積層された複数の半導体チップのそれぞれに貫通電極が形成され、この貫通電極を介して複数の半導体チップが電気的に接続された半導体装置が記載されている。
　また、特開２０００－２９９４３１号公報（特許文献４）や、特開２００２－２６２３６号公報（特許文献５）には、以下の内容が記載されている。第１半導体チップ（第１の半導体素子）を、異方性導電接着剤（アンダーフィル材）を介して回路基板（基板）に搭載する際に、異方性導電接着剤の一部を第１半導体チップの外部にはみ出させる。そして、はみ出た樹脂である支持部および第１半導体チップの上に、接着剤（ダイボンディング用接着剤）を介して第２半導体チップ（第２の半導体素子）を搭載する。
特開２００５－１９１０５３号公報 特開２０１０－２５１４０８号公報 特開２０１１－１８７５７４号公報 特開２０００－２９９４３１号公報 特開２００２－２６２３６号公報
　本願発明者は、配線基板上に平面サイズ（外形寸法）が異なる複数の半導体チップを積層した半導体装置の性能を向上させる技術を検討している。この一環として、半導体チップ間の伝送速度を向上させるために、複数の半導体チップのうち、下段側に配置される半導体チップに貫通電極を形成し、この貫通電極を介して複数の半導体チップを互いに、かつ電気的に接続する技術について検討した。その結果、下段側の半導体チップの平面サイズが上段側の半導体チップの平面サイズよりも小さい場合、半導体装置の信頼性の点で問題が生じることを本願発明者は見出した。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　一実施の形態による半導体装置の製造方法は、配線基板上に第１接着材を配置した後、上記配線基板上に第１半導体チップを搭載する工程を含む。また、半導体装置の製造方法は、上記半導体チップの第１裏面上および上記第１半導体チップから露出する上記第１接着材の露出面上に、第２接着材を配置した後、上記第１半導体チップの上記第１裏面上に第２半導体チップを搭載する工程を含む。また、半導体装置の製造方法は、上記第１半導体チップおよび上記第２半導体チップを樹脂で封止する工程を含む。
　ここで、上記第１半導体チップは、第１表面、上記第１表面に形成された複数の第１表面電極、上記第１表面とは反対側の第１裏面、第１裏面に形成される複数の第１裏面電極、および上記第１表面および上記第１裏面のうちの一方から他方に向かって貫通するようにそれぞれ形成された複数の貫通電極を有する。また、上記第２半導体チップの平面サイズは、上記第１半導体チップの平面サイズよりも大きい。また、上記第２半導体チップと上記配線基板の隙間が上記第１および第２接着材で塞がれた状態で上記樹脂による封止を行うものである。
　上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態である半導体装置の斜視図である。 図１に示す半導体装置の下面図である。 図１に示す封止体を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。 図１のＡ－Ａ線に沿った断面図である。 図４に示すＡ部の拡大断面図である。 図４に示すメモリチップの表面側を示す平面図である。 図６に示すメモリチップの裏面側の一例を示す平面図である。 図４に示すロジックチップの表面側を示す平面図である。 図８に示すロジックチップの裏面側の一例を示す平面図である。 図４のＢ部の拡大断面図である。 図１～図１０を用いて説明した半導体装置の製造工程の概要を示す説明図である。 図１１に示す基板準備工程で準備する配線基板の全体構造を示す平面図である。 図１２に示すデバイス領域１個分の拡大平面図である。 図１３のＡ－Ａ線に沿った拡大断面図である。 図１３の反対側の面を示す拡大平面図である。 図１３に示すチップ搭載領域に接着材を配置した状態を示す拡大平面図である。 図１６のＡ－Ａ線に沿った拡大断面図である。 図７に示す貫通電極を備えた半導体チップの製造工程の概要を模式的に示す説明図である。 図１８に続く半導体チップの製造工程の概要を模式的に示す説明図である。 図１６に示す配線基板のチップ搭載領域上にロジックチップＬＣを搭載した状態を示す拡大平面図である。 図２０のＡ－Ａ線に沿った拡大断面図である。 図１１に示す第１チップ搭載工程の詳細なフローを示す説明図であって、チップ搭載領域上に半導体チップを載せた状態を模式的に示す説明図である。 図１１に示す第１チップ搭載工程の詳細なフローを示す説明図であって、図２２に示す搬送治具を取り外し、加熱治具を半導体チップの裏面側に押し当てた状態を示す説明図である。 図１１に示す第１チップ搭載工程の詳細なフローを示す説明図であって、半導体チップを加熱し、配線基板と電気的に接続した状態を示す説明図である。 図２０に示す半導体チップの裏面およびその周囲に接着材を配置した状態を示す拡大平面図である。 図２５のＡ－Ａ線に沿った拡大断面図である。 図４に示すメモリチップの積層体の組立工程の概要を模式的に示す説明図である。 図２７に続くメモリチップの積層体の組立工程の概要を模式的に示す説明図である。 図２５に示すロジックチップの裏面上にメモリチップの積層体を搭載した状態を示す拡大平面図である。 図２９のＡ－Ａ線に沿った拡大断面図である。 図１１に示す第２チップ搭載工程の詳細なフローを示す説明図であって、ロジックチップ上にメモリチップの積層体を載せた状態を模式的に示す説明図である。 図１１に示す第２チップ搭載工程の詳細なフローを示す説明図であって、図３１に示す搬送治具を取り外し、加熱治具を積層体の裏面側に押し当てた状態を示す説明図である。 図１１に示す第２チップ搭載工程の詳細なフローを示す説明図であって、図３１に示す保持治具を取り除いた時に、積層体が傾いた状態を示す説明図である。 図１１に示す第２チップ搭載工程の詳細なフローを示す説明図であって、積層体を加熱し、ロジックチップと電気的に接続した状態を示す説明図である。 図３０に示す配線基板上に封止体を形成し、積層された複数の半導体チップを封止した状態を示す拡大断面図である。 図３５に示す封止体の全体構造を示す平面図である。 封止体を成形する成形金型内に図３０に示す配線基板を配置した状態を示す要部断面図である。 図３７に示す成形金型内に樹脂を供給した状態を示す要部断面図である。 図３７に示す成形金型内が樹脂で満たされた状態を示す要部断面図である。 図３９に示す配線基板を成形金型から取り出した状態を示す要部断面図である。 図３５に示す配線基板の複数のランド上に半田ボールを接合した状態を示す拡大断面図である。 図４１に示す多数個取りの配線基板を個片化した状態を示す断面図である。 図４に示す半導体装置に対する変形例の概要を示す要部断面図である。 図４に示す半導体装置に対する他の変形例の概要を示す要部断面図である。 図４４に示す半導体装置に対する変形例の概要を示す要部断面図である。 図４５のＡ部の拡大断面図である。 図４に示す半導体装置に対する他の変形例の概要を示す要部断面図である。 図４７のＡ部の拡大断面図である。 図４に示す半導体装置に対する他の変形例を示す要部断面図である。 図３１～図３４とは別の検討例において、積層体が傾いた状態を示す説明図である。 図３９に対する検討例を示す要部断面図である。
　（本願における記載形式・基本的用語・用法の説明）
　本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
　同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
　さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
　また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
　また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
　（実施の形態）
　本実施の形態では、複数の半導体チップを積層した半導体装置の例として、演算処理回路が形成された半導体チップ上にメモリ回路が形成された複数の半導体チップを積層した実施態様を取り上げて説明する。図１は本実施の形態の半導体装置の斜視図、図２は、図１に示す半導体装置の下面図である。また、図３は、図１に示す封止体を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。また、図４は図１のＡ－Ａ線に沿った断面図である。なお、図１～図４では、見易さのため、端子数を少なくして示しているが、端子（ボンディングリード２ｆ、ランド２ｇ、半田ボール５）の数は、図１～図４に示す態様には限定されない。また、図３では、ロジックチップＬＣとメモリチップＭＣ４の平面視における位置関係や平面サイズの違いを見易くするため、ロジックチップＬＣの輪郭を、点線により示している。
　＜半導体装置＞
　まず、本実施の形態の半導体装置１の概要構成について、図１～図４を用いて説明する。本実施の形態の半導体装置１は、配線基板２、配線基板２上に搭載された複数の半導体チップ３（図４参照）および複数の半導体チップ３を封止する封止体（樹脂体）４を備える。
　図４に示すように、配線基板２は、複数の半導体チップ３が搭載された上面（面、主面、チップ搭載面）２ａ、上面２ａとは反対側の下面（面、主面、実装面）２ｂ、および上面２ａと下面２ｂの間に配置された側面２ｃを有し、図２および図３に示すように平面視において四角形の外形形状を成す。図２および図３に示す例では、配線基板２の平面サイズ（平面視における寸法、上面２ａおよび下面２ｂの寸法、外形サイズ）は、例えば一辺の長さが１４ｍｍ程度の正方形を成す。また、配線基板２の厚さ（高さ）、すなわち、図４に示す上面２ａから下面２ｂまでの距離は、例えば０．３ｍｍ～０．５ｍｍ程度である。
　配線基板２は、上面２ａ側に搭載された半導体チップ３と図示しない実装基板を電気的に接続するためのインタポーザであって、上面２ａ側と下面２ｂ側を電気的に接続する複数の配線層（図４に示す例では４層）を有する。各配線層には、複数の配線２ｄおよび複数の配線２ｄ間、および隣り合う配線層間を絶縁する絶縁層（コア層）２ｅが形成されている。また、配線２ｄには、絶縁層２ｅの上面または下面に形成される配線２ｄ１、および絶縁層２ｅを厚さ方向に貫通するように形成されている層間導電路であるビア配線２ｄ２が含まれる。
　また、配線基板２の上面２ａには、半導体チップ３と電気的に接続される端子である、複数のボンディングリード（端子、チップ搭載面側端子、電極）２ｆが形成されている。一方、配線基板２の下面２ｂには、図示しない実装基板と電気的に接続するための端子、すなわち、半導体装置１の外部接続端子である複数の半田ボール５が接合された、複数のランド２ｇが形成されている。複数のボンディングリード２ｆと複数のランド２ｇは、複数の配線２ｄを介して、それぞれ電気的に接続されている。なお、ボンディングリード２ｆやランド２ｇに接続される配線２ｄは、ボンディングリード２ｆやランド２ｇと一体に形成されるので、図４では、ボンディングリード２ｆおよびランド２ｇを、配線２ｄの一部として示している。
　また、配線基板２の上面２ａおよび下面２ｂは、絶縁膜（ソルダレジスト膜）２ｈ、２ｋにより覆われている。配線基板２の上面２ａに形成された配線２ｄは絶縁膜２ｈに覆われている。絶縁膜２ｈには開口部が形成され、この開口部において、複数のボンディングリード２ｆの少なくとも一部（半導体チップ３との接合部、ボンディング領域）が絶縁膜２ｈから露出している。また、配線基板２の下面２ｂに形成された配線２ｄは絶縁膜２ｋに覆われている。絶縁膜２ｋには開口部が形成され、この開口部において、複数のランド２ｇの少なくとも一部（半田ボール５との接合部）が絶縁膜２ｋから露出している。
　また、図４に示すように、配線基板２の下面２ｂの複数のランド２ｇに接合される複数の半田ボール（外部端子、電極、外部電極）５は、図２に示すように行列状（アレイ状、マトリクス状）に配置されている。また、図２では図示を省略するが、複数の半田ボール５が接合される複数のランド２ｇ（図４参照）も行列状（マトリクス状）に配置されている。このように、配線基板２の実装面側に、複数の外部端子（半田ボール５、ランド２ｇ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置は、配線基板２の実装面（下面２ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
　また、半導体装置１は、配線基板２上に搭載される複数の半導体チップ３を備えている。複数の半導体チップ３は、配線基板２の上面２ａ上に積層されている。また、複数の半導体チップ３のそれぞれは、表面（主面、上面）３ａ、表面３ａとは反対側の裏面（主面、下面）３ｂ、および、表面３ａと裏面３ｂとの間に位置する側面３ｃを有し、図３に示すように平面視において四角形の外形形状を成す。このように、複数の半導体チップを積層することにより、半導体装置１を高機能化させた場合であっても、実装面積を低減することができる。
　図３および図４に示す例では、最下段（配線基板２に最も近い位置）に搭載される半導体チップ３は、演算処理回路が形成されたロジックチップ（半導体チップ）ＬＣである。一方、ロジックチップの上段に搭載される半導体チップ３は、ロジックチップＬＣとの間で通信するデータを記憶する主記憶回路（記憶回路）が形成された、メモリチップ（半導体チップ）ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４である。なお、ロジックチップＬＣには、上記した演算処理回路の他、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の主記憶回路の動作を制御する制御回路が形成されている。また、ロジックチップＬＣには、例えばキャッシュメモリなど、上記した主記憶回路よりも容量が小さい記憶回路が形成されている。また、ロジックチップＬＣには、図示しない外部機器との間で信号の入出力を行う外部インタフェース回路が形成されている。また、ロジックチップＬＣには、内部機器（例えばメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）との間で信号の入出力を行う内部インタフェース回路が形成されている。
　ロジックチップＬＣのように、ある装置やシステムの動作に必要な回路が一つの半導体チップ３に集約して形成されたものを、ＳｏＣ（System on a Chip）と呼ぶ。また、半導体装置１のように、ある装置やシステムの動作に必要な回路が一つの半導体装置１に集約して形成されたものを、ＳＩＰ（System In Package）と呼ぶ。
　ここで、動作させる装置やシステムに応じて、必要な主記憶回路の容量は変化する。このため、図４に示す例では、ＳｏＣであるロジックチップＬＣとは別に、主記憶回路を備えたメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を搭載し、ロジックチップＬＣとメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を電気的に接続している。これにより、ロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の汎用性を向上させることができる。なお、図４では、一つのロジックチップＬＣ上に、四つのメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を積層した例を示しているが、半導体チップ３の積層数には種々の変形例がある。図示は省略するが、例えば、最小限の構成としては、一つのロジックチップＬＣ上に一つのメモリチップＭＣ１を搭載する変形例に適用することができる。また、ロジックチップＬＣとメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を電気的に接続する方法は、後で詳細に説明する。
　上記のように、ロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の汎用性を向上させる観点からは、ロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の平面サイズ（平面視における寸法、表面３ａおよび裏面３ｂの寸法、外形サイズ）は、各半導体チップ３の機能を達成可能な範囲内で最小化することが好ましい。ロジックチップＬＣは、回路素子の集積度を向上させることにより平面サイズを低減することができる。一方、平面サイズに応じて、主記憶回路の容量や伝送速度（例えばデータバスの幅によるデータ転送量）が変化するので、平面サイズの小型化には限界がある。
　このため、図４に示す例では、メモリチップＭＣ４の平面サイズは、ロジックチップＬＣの平面サイズよりも大きい。例えば、メモリチップＭＣ４の平面サイズは、一辺の長さが８ｍｍ～１０ｍｍ程度の四角形であるのに対し、ロジックチップＬＣの平面サイズは、一辺の長さが５ｍｍ～６ｍｍ程度の四角形である。また、図示は省略するが、図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３の平面サイズは、メモリチップＭＣ４の平面サイズと同じである。
　また、上記したように、ロジックチップＬＣには、図示しない外部機器との間で信号の入出力を行う外部インタフェース回路が形成されるので、外部機器との伝送距離を短縮する観点から、複数の半導体チップ３の積層順は、ロジックチップＬＣを最下段、すなわち、配線基板２に最も近い位置に搭載することが好ましい。つまり、半導体装置１のように平面サイズの小さい半導体チップ３（ロジックチップＬＣ）上に、平面サイズが大きい半導体チップ３（メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）を積層する構成になる。このため、図４に示すように、最下段の半導体チップ３（ロジックチップＬＣ）の周縁部の外側の領域では、上段側の半導体チップ３（メモリチップＭＣ１）と配線基板２の上面２ａの間に隙間が生じる。
　本実施の形態では、この隙間を埋めるように、上段側の半導体チップ３（メモリチップＭＣ１）と配線基板２の上面２ａの間に接着材（絶縁性接着材）ＮＣＬが配置されている。言い換えれば、上段側の半導体チップ３（メモリチップＭＣ１）と配線基板２の上面２ａの間の隙間は、接着材ＮＣＬにより塞がれている。この接着材ＮＣＬは、配線基板２上にロジックチップＬＣを接着固定する接着材（絶縁性接着材）ＮＣＬ１と、ロジックチップＬＣ上にメモリチップＭＣ１を接着固定する接着材（絶縁性接着材）ＮＣＬ２を含む。　　　
　本実施の形態では、図４に示すように、接着材ＮＣＬ１の周縁部、特に、側面（ロジックチップＬＣの側面と並ぶ面）が、接着材ＮＣＬ２で覆われている。そして、接着材ＮＣＬ２は、図４に示すように、メモリチップ（少なくともメモリチップＭＣ１）の側面を覆うように、フィレットが形成されている。さらに、この接着材ＮＣＬ２のフィレットの一部は、メモリチップの周縁部（側面）よりも外側（ロジックチップＬＣから離れる方向）に形成されている。また、接着材ＮＣＬ１、ＮＣＬ２は、それぞれ絶縁性（非導電性）の材料（例えば樹脂材料）から成る。そのため、互いに隣り合う接合部（ロジックチップＬＣと配線基板２の接合部、ロジックチップＬＣとメモリチップＭＣ１の接合部）間を電気的に絶縁することができる。接着材ＮＣＬにより、メモリチップＭＣ１と配線基板２の上面２ａの間の隙間を塞ぐ詳細な方法、およびその効果については、後述する半導体装置の製造方法を説明する際に詳しく説明する。
　また、図４に示す例では、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間には、封止体４とは異なる封止体（チップ積層体用封止体、チップ積層体用樹脂体）６が配置され、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳは封止体６により封止されている。封止体６は、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の表面３ａおよび裏面３ｂに密着するように埋め込まれ、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳは、各半導体チップ３間の接合部および封止体６により一体化される。また、封止体６は、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の各接合部に封止体６を配置することで、各接合部に設けられている複数の電極間を電気的に絶縁することができる。ただし、図４に示すようにメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳのうち、最下段（最もロジックチップＬＣに近い位置）に搭載されるメモリチップＭＣ１の表面４ａは、封止体６から露出している。また、図３および図４に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳのうち、最上段に配置されるメモリチップＭＣ４の裏面４ｂは封止体６から露出している。
　また、半導体装置１は、複数の半導体チップ３を封止する封止体４を備える。封止体４は、上面（面、表面）４ａ、上面４ａとは反対側に位置する下面（面、裏面）４ｂ（図４参照）、および上面４ａと下面４ｂの間に位置する側面４ｃを有し、平面視において四角形の外形形状を成す。図１に示す例では、封止体４の平面サイズ（上面４ａ側から平面視した時の寸法、上面４ａの外形サイズ）は配線基板２の平面サイズと同じであって、封止体４の側面４ｃは配線基板２の側面２ｃと連なっている。また、図１に示す例では、封止体４の平面寸法（平面視における寸法）は、例えば一辺の長さが１４ｍｍ程度の正方形を成す。
　封止体４は、複数の半導体チップ３を保護する樹脂体であって、複数の半導体チップ３間および半導体チップ３と配線基板２に密着させて封止体４を形成することで、薄い半導体チップ３の損傷を抑制することができる。また、封止体４は、保護部材としての機能を向上させる観点から例えば以下のような材料で構成される。封止体４には、半導体チップ３および配線基板２に密着させ易く、かつ、封止後には、有る程度の硬さが要求されるので、例えばエポキシ系樹脂などの熱硬化性樹脂が含まれることが好ましい。また、硬化後の封止体４の機能を向上させるため、例えば、シリカ（二酸化珪素；ＳｉＯ２）粒子などのフィラー粒子が樹脂材料中に混合されていることが好ましい。例えば、封止体４を形成した後の熱変形による半導体チップ３の損傷を抑制する観点からは、フィラー粒子の混合割合を調整して、半導体チップ３と封止体４の線膨張係数を近づけることが好ましい。
　＜半導体チップの詳細＞
　次に、図３および図４に示すロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の詳細および各半導体チップ３の電気的な接続方法について説明する。図５は図４に示すＡ部の拡大断面図である。また、図６は、図４に示すメモリチップの表面側を示す平面図、図７は、図６に示すメモリチップの裏面側の一例を示す平面図である。また、図８は、図４に示すロジックチップの表面側を示す平面図、図９は、図８に示すロジックチップの裏面側の一例を示す平面図である。また、図１０は図４のＢ部の拡大断面図である。なお、図５～図９では、見易さのため、電極数を少なくして示しているが、電極（表面電極３ａｐ、裏面電極３ｂｐ、貫通電極３ｔｓｖ）の数は、図５～図９に示す態様には限定されない。また、図７では、メモリチップＭＣ１、ＭＣ２、ＭＣ３の裏面図を示すが、裏面電極３ｂｐが形成されないメモリチップＭＣ４（図４参照）の裏面の構造は、図３に示されているので、図示は省略する。
　本願発明者は、ＳＩＰ型の半導体装置の性能を向上させる技術を検討しているが、この一環として、ＳＩＰに搭載される複数の半導体チップ間の信号伝送速度を、例えば１２Ｇｂｐｓ（毎秒１２ギガビット）以上に向上させる技術について検討した。ＳＩＰに搭載される複数の半導体チップ間の伝送速度を向上させる方法として、内部インタフェースのデータバスの幅を大きくして１回に伝送するデータ量を増加させる方法がある（以下、バス幅拡大化と記載する）。また、別の方法として、単位時間当たりの伝送回数を増やす方法がある（以下、高クロック化と記載する）。また、上記したバス幅拡大法とクロック数増加法を組み合わせて適用する方法がある。図１～図４を用いて説明した半導体装置１は、バス幅拡大化と高クロック化を組み合わせて適用することにより、内部インタフェースの伝送速度を１２Ｇｂｐｓ以上に向上させた半導体装置である。
　例えば図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、それぞれ５１２ｂｉｔのデータバスの幅を持つ、所謂、ワイドＩ／Ｏメモリである。詳しくは、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、データバスの幅が１２８ｂｉｔのチャンネルを、それぞれ４つ備えており、この４チャンネルのバス幅を合計すると、５１２ｂｉｔとなる。また、各チャンネルの単位時間当たりの伝送回数は高クロック化され、例えばそれぞれ３Ｇｂｐｓ以上になっている。
　このように、高クロック化とバス幅拡大化を組み合わせて適用する場合には、多数のデータ線を高速で動作させる必要があるため、ノイズの影響を低減する観点から、データの伝送距離を短縮する必要がある。そこで、図４に示すように、ロジックチップＬＣとメモリチップＭＣ１は、ロジックチップＬＣとメモリチップＭＣ１の間に配置される導電性部材を介して電気的に接続されている。また、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、それぞれ、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間に配置される導電性部材を介して電気的に接続される。言い換えれば、半導体装置１では、ロジックチップＬＣとメモリチップＭＣ１の間の伝送経路に、配線基板２や図示しないワイヤ（ボンディングワイヤ）が含まれない。また、半導体装置１では、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４間の伝送経路に、配線基板２や図示しないワイヤ（ボンディングワイヤ）が含まれない。
　本実施の形態では複数の半導体チップ３同士を直接的に接続する方法として、半導体チップ３を厚さ方向に貫通する貫通電極を形成し、この貫通電極を介して積層された半導体チップ３同士を接続する技術を適用している。詳しくは、ロジックチップＬＣは、表面３ａに形成された複数の表面電極（電極、パッド）３ａｐ、および裏面３ｂに形成された複数の裏面電極（電極、パッド）３ｂｐを有している。また、ロジックチップＬＣは、表面３ａおよび裏面３ｂのうちの一方から他方に向かって貫通するように形成され、かつ、複数の表面電極３ａｐと複数の裏面電極３ｂｐを電気的に接続する複数の貫通電極３ｔｓｖを有している。
　半導体チップ３が備える各回路は、半導体チップ３の表面３ａ側に形成される。詳しくは、半導体チップ３は、例えばシリコン（Ｓｉ）からなる半導体基板（図示は省略）を備え、半導体基板の主面（素子形成面）に、例えばトランジスタなどの複数の半導体素子（図示は省略）が形成される。半導体基板の主面上（表面３ａ側）には、複数の配線と複数の配線間を絶縁する絶縁膜を備える配線層（図示は省略）が積層される。配線層の複数の配線は複数の半導体素子とそれぞれ電気的に接続されて、回路を構成する。半導体チップ３の表面３ａ（図３参照）に形成される複数の表面電極３ａｐは、半導体基板と表面３ａの間に設けられている配線層を介して半導体素子と電気的に接続され、回路の一部を構成する。
　したがって、図５に示すように、半導体チップ３を厚さ方向に貫通する貫通電極３ｔｓｖを形成し、貫通電極３ｔｓｖを介して表面電極３ａｐと裏面電極３ｂｐを電気的に接続することで、裏面電極３ｂｐと表面３ａ側に形成された半導体チップ３の回路を電気的に接続することができる。つまり、図５に示すように、メモリチップＭＣ１の表面電極３ａｐとロジックチップＬＣの裏面電極３ｂｐを、突起電極（導電性部材、バンプ電極）７などの導電性部材を介して電気的に接続すれば、メモリチップＭＣ１の回路とロジックチップＬＣの回路は貫通電極３ｔｓｖを介して電気的に接続される。
　本実施の形態では、メモリチップＭＣ１と配線基板２の間に搭載されるロジックチップＬＣが、複数の貫通電極３ｔｓｖを有している。このため、メモリチップＭＣ１とロジックチップＬＣを、貫通電極３ｔｓｖを介して電気的に接続することで、ロジックチップＬＣとメモリチップＭＣ１の間の伝送経路から、配線基板２や図示しないワイヤ（ボンディングワイヤ）を排除することができる。この結果、ロジックチップＬＣとメモリチップＭＣ１の間の伝送経路中のインピーダンス成分を低減し、高クロック化させたことによるノイズの影響を低減することができる。言い換えれば、ロジックチップＬＣとメモリチップＭＣ１の間の信号伝送速度を向上させた場合でも、伝送信頼性を向上させることができる。
　また、図５に示す例では、ロジックチップＬＣ上には、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が積層されるので、この複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４間でも、信号伝送速度を向上させることが好ましい。そこで、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のうち、上下にそれぞれ半導体チップ３が配置される。メモリチップＭＣ１、ＭＣ２、ＭＣ３は、ロジックチップＬＣと同様に複数の貫通電極３ｔｓｖを有している。詳しくは、メモリチップＭＣ１、ＭＣ２、ＭＣ３のそれぞれは、表面３ａに形成された複数の表面電極（電極、パッド）３ａｐ、および裏面３ｂに形成された複数の裏面電極（電極、パッド）３ｂｐを有している。また、メモリチップＭＣ１、ＭＣ２、ＭＣ３のそれぞれは、表面３ａおよび裏面３ｂのうちの一方から他方に向かって貫通するように形成され、かつ、複数の表面電極３ａｐと複数の裏面電極３ｂｐを電気的に接続する複数の貫通電極３ｔｓｖを有している。
　したがって、上記したロジックチップＬＣの場合と同様に、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のうち、上段側の半導体チップ３の表面電極３ａｐと下段側の半導体チップ３の裏面電極３ｂｐを、突起電極（導電性部材、バンプ電極）７などの導電性部材を介して電気的に接続すれば、積層された複数の半導体チップ３の回路は、貫通電極３ｔｓｖを介して電気的に接続される。
　このため、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間の伝送経路から、配線基板２や図示しないワイヤ（ボンディングワイヤ）を排除することができる。この結果、積層された複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間の伝送経路中のインピーダンス成分を低減し、高クロック化させたことによるノイズの影響を低減することができる。言い換えれば、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間の信号伝送速度を向上させた場合でも、伝送信頼性を向上させることができる。
　なお、図５に示す例では、最上段に搭載されるメモリチップＭＣ４は、メモリチップＭＣ３と接続されれば良いので、複数の表面電極３ａｐは形成されるが、複数の裏面電極３ｂｐおよび複数の貫通電極３ｔｓｖは形成されていない。このように、最上段に搭載されるメモリチップＭＣ４は、複数の裏面電極３ｂｐおよび複数の貫通電極３ｔｓｖを備えない構造を採用することで、メモリチップＭＣ４の製造工程を簡略化することができる。ただし、図示は省略するが、変形例としては、メモリチップＭＣ４についても、メモリチップＭＣ１、ＭＣ２、ＭＣ３と同様に、複数の裏面電極３ｂｐおよび複数の貫通電極３ｔｓｖを備えた構造にすることもできる。この場合、積層される複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を同一の構造にすることで、製造効率を向上させることができる。
　また、積層された半導体チップ３の間に配置され、上段側の半導体チップ３の表面電極３ａｐと下段側の半導体チップ３の３ｂｐを電気的に接続する突起電極７は、図５に示す例では、例えば以下の材料を用いている。すなわち、突起電極７は、柱状（例えば円柱形）に形成した銅（Ｃｕ）を主成分とする部材の先端に、ニッケル（Ｎｉ）膜、半田（例えばＳｎＡｇ）膜を積層した金属部材であって、先端の半田膜を裏面電極３ｂｐに接合させることで、電気的に接続される。ただし、突起電極７を構成する材料は、電気的特性上の要求、あるいは接合強度上の要求を満たす範囲内で種々の変形例を適用することができる。例えば、表面電極３ａｐの露出面に半田材を接合し、この半田材を突起電極７とすることができる。
　また、図５に示すロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３のように、貫通電極３ｔｓｖを備える半導体チップ３は、厚さ、すなわち、表面３ａと裏面３ｂの離間距離は薄く（小さく）することが好ましい。半導体チップ３の厚さを薄くすれば、貫通電極３ｔｓｖの伝送距離が短縮されるので、インピーダンス成分を低減できる点で好ましい。また、半導体基板の厚さ方向に開口部（貫通孔および貫通しない穴を含む）を形成する場合、孔の深さが深くなるほど加工精度が低下する。言い換えれば、半導体チップ３の厚さを薄くすれば、貫通電極３ｔｓｖを形成するための開口部の加工精度を向上させることができる。このため、複数の貫通電極３ｔｓｖの径（半導体チップ３の厚さ方向に対して直交方向の長さ、幅）を揃えることができるので、複数の伝送経路のインピーダンス成分を制御し易くなる。
　図５に示す例では、ロジックチップＬＣの厚さＴ１は、ロジックチップＬＣ上に配置される複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳ（図４参照）の厚さＴＡよりも薄い。また、ロジックチップＬＣの厚さＴ１は、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のうち、最上段に搭載され、貫通電極３ｔｓｖが形成されていないメモリチップＭＣ４の厚さＴ２よりも薄い。例えば、ロジックチップＬＣの厚さＴ１は５０μｍである。これに対し、メモリチップＭＣ４の厚さは８０μｍ～１００μｍ程度である。また、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳ（図４参照）の厚さＴＡは２６０μｍ程度である。
　上記のように、半導体チップ３を薄型化する場合、半導体チップ３を露出させた状態では、半導体チップ３が損傷する懸念がある。本実施の形態によれば、図４に示すように、複数の半導体チップ３に封止体４を密着させて封止する。このため、封止体４は半導体チップ３の保護部材として機能し、半導体チップ３の損傷を抑制することができる。つまり、本実施の形態によれば、複数の半導体チップ３を樹脂で封止することにより、半導体装置１の信頼性（耐久性）を向上させることができる。
　また、貫通電極３ｔｓｖを備える半導体チップ３を積層する半導体装置１の場合、伝送距離短縮の観点から、半導体チップ３と基板２の間隔も狭くする事が好ましい。例えば、図５に示す例では、ロジックチップＬＣの表面３ａと配線基板２の上面２ａの間隔Ｇ１は例えば１０μｍ～２０μｍ程度である。また、メモリチップＭＣ１の表面３ａと配線基板２の上面２ａの間隔Ｇ２は例えば７０μｍ～１００μｍ程度である。このように、貫通電極３ｔｓｖを備える半導体チップ３を積層する半導体装置１では、半導体チップ３の厚さおよび離間距離を小さくすることで、伝送距離の短縮を図ることが好ましい。
　また、本実施の形態では、表面電極３ａｐおよび裏面電極３ｂｐの平面視におけるレイアウトにおいて、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４とロジックチップＬＣの間の伝送距離を短縮することが可能な構成を適用している。
　図６に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が備える複数の表面電極３ａｐは、表面３ａにおいて中央部に集約して配置されている。図７に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３が備える複数の表面電極３ａｐは、表面３ａにおいて中央部に集約して配置されている。図５に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の複数の表面電極３ａｐとメモリチップＭＣ１、ＭＣ２、ＭＣ３の複数の裏面電極３ｂｐは、それぞれが厚さ方向に重なる位置に配置されている。
　また、図８に示すように、ロジックチップＬＣが備える複数の表面電極３ａｐのうちの一部（複数の表面電極３ａｐ１）は、表面３ａにおいて中央部に集約して配置されている。また、ロジックチップＬＣが備える複数の表面電極３ａｐのうちの一部（複数の表面電極３ａｐ２）は、表面３ａの周縁部に表面３ａの辺（側面３ｃ）に沿って配置されている。図８に示す複数の表面電極３ａｐのうち、表面３ａの中央部に配置される複数の表面電極３ａｐ１は、図５に示す貫通電極３ｔｃｖを介して裏面電極３ｂｐと電気的に接続されている。つまり複数の表面電極３ａｐ１は、内部インタフェース用の電極である。一方、図８に示す複数の表面電極３ａｐのうち、表面３ａの周縁部に配置される複数の表面電極３ａｐ２は、図４に示す配線基板２を介して図示しない外部機器と電気的に接続されている。詳しくは、図１０に示すように、表面電極３ａｐ２は、突起電極７および半田などの接合材８を介してボンディングリード２ｆと電気的に接合されている。つまり複数の表面電極３ａｐ２は、外部インタフェース用の電極である。
　複数の半導体チップ３の間の伝送距離を短くする観点からは、図５に示すように内部インタフェース用の表面電極３ａｐと裏面電極３ｂｐを厚さ方向に重なる位置に配置して突起電極７を介して接続する方式が特に好ましい。
　また、上記したように、ロジックチップＬＣの平面サイズは、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の平面サイズよりも小さい。また、図３に示すように半導体装置１では、平面視において、ロジックチップＬＣの裏面３ｂの中央部（中央領域）がメモリチップＭＣ４の中心部（中央領域）と重なるように配置されている。つまり、平面視において、メモリチップＭＣ４の四つの側面３ｃは、ロジックチップＬＣの四つの側面３ｃよりも外側に配置される。言い換えれば、複数の半導体チップ３は、メモリチップＭＣ４の四つの側面３ｃが、ロジックチップＬＣの四つの側面３ｃと配線基板２の四つの側面２ｃの間に位置するように、配線基板２上に積層して搭載される。また、図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３は平面視において、メモリチップＭＣ４と重なる位置（同じ位置）に配置される。
　このため、平面視において、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の周縁部（表面３ａおよび裏面３ｂの周縁部）は、ロジックチップＬＣの外側の周辺領域と重なる位置に配置される。言い換えれば、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の周縁部と配線基板２の間には、ロジックチップＬＣが存在しない（例えば図１０を参照）。
　そこで、図５に示す各半導体チップ３の、内部インタフェース用の表面電極３ａｐと裏面電極３ｂｐを厚さ方向に重なる位置に配置するためには、少なくとも内部インタフェース用の表面電極３ａｐと裏面電極３ｂｐは、ロジックチップＬＣと厚さ方向に重なる位置に配置することが好ましい。また、ロジックチップＬＣの周縁部には、図８に示すように、外部インタフェース用の複数の表面電極３ａｐ２が配置される。したがって、ロジックチップＬＣの表面３ａにおいて、内部インタフェース用の複数の表面電極３ａｐ１は、表面３ａの中央部に集約して配置することが好ましい。
　また、図６に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の表面３ａ側（詳しくは、半導体基板の主面上）には、複数のメモリ領域（記憶回路素子配列領域）ＭＲが形成されている。図６に示す例では、上記した４チャンネルに対応した四つのメモリ領域ＭＲが形成されている。各メモリ領域ＭＲには複数のメモリセル（記憶回路素子）がアレイ状に配置されている。ここで、図６に示すように、複数の表面電極３ａｐを表面３ａの中央部に集約して配置すれば、表面電極群が配置された領域を囲むように、４チャンネル分のメモリ領域ＭＲを配置するこができる。この結果、各メモリ領域ＭＲから表面電極３ａｐまでの距離を均等化することができる。つまり、複数のチャンネルそれぞれの伝送距離を等長化することができるので、チャネル毎の伝送速度の誤差を低減することができる点で好ましい。
　ところで、図８に示すロジックチップＬＣの表面３ａの中央部に集約される表面電極３ａｐ１を内部インタフェース専用の電極として利用する場合には、表面電極３ａｐ１を図５に示す配線基板２と電気的に接続しなくても機能させることができる。しかし、図５に示すように、表面電極３ａｐ１の一部を配線基板２のボンディングリード２ｆと電気的に接続した場合には、表面電極３ａｐ１の一部を外部インタフェース用の電極として利用できる点で好ましい。
　例えば、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４には図示しないメモリ回路を駆動させるための図示しない駆動回路が形成されるが、この駆動回路に電源電位（第１基準電位）や基準電位（第１基準電位と異なる第２基準電位、例えば接地電位）を供給する端子として、表面電極３ａｐ１の一部を利用することが考えられる。信号伝送速度を高クロック化により向上させる場合、瞬間的な電圧降下などによる動作の不安定化を抑制する観点から、電源の供給源と電源を消費する回路間の伝送距離を短くすることが好ましい。そこで、ロジックチップＬＣの表面電極３ａｐ１の一部に電源電位や基準電位を供給すれば、電源を消費する回路が形成されたメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の駆動回路までの距離を短縮できる点で好ましい。
　＜半導体装置の製造方法＞
　次に、図１～図１０を用いて説明した半導体装置１の製造工程について説明する。半導体装置１は、図１１に示すフローに沿って製造される。図１１は、図１～図１０を用いて説明した半導体装置の製造工程の概要を示す説明図である。各工程の詳細については、図１２～図４２を用いて、以下に説明する。
　＜基板準備工程＞
　まず、図１１に示す基板準備工程では、図１２～図１５に示す配線基板２０を準備する。図１２は、図１１に示す基板準備工程で準備する配線基板の全体構造を示す平面図、図１３は図１２に示すデバイス領域１個分の拡大平面図である。また、図１４は図１３のＡ－Ａ線に沿った拡大断面図である。また、図１５は、図１３の反対側の面を示す拡大平面図である。なお、図１２～図１５では、見易さのため、端子数を少なくして示しているが、端子（ボンディングリード２ｆ、ランド２ｇ）の数は、図１２～図１５に示す態様には限定されない。
　図１２に示すように、本工程で準備する配線基板２０は、枠部（外枠）２０ｂの内側に複数のデバイス領域２０ａを備えている。詳しくは、複数（図１２では２７個）のデバイス領域２０ａが行列状に配置されている。複数のデバイス領域２０ａは、それぞれが、図１～図４に示す配線基板２に相当する。配線基板２０は、複数のデバイス領域２０ａと、各デバイス領域２０ａの間にダイシングライン（ダイシング領域）２０ｃを有する、所謂、多数個取り基板である。このように、複数のデバイス領域２０ａを備える多数個取り基板を用いることで、製造効率を向上させることができる。
　また、図１３および図１４に示すように各デバイス領域２０ａには、図４を用いて説明した配線基板２の構成部材がそれぞれ形成されている。配線基板２０は、上面２ａ、上面２ａの反対側の下面２ｂ、および上面２ａ側と下面２ｂ側を電気的に接続する複数の配線層（図４に示す例では４層）を有する。各配線層には、複数の配線２ｄおよび複数の配線２ｄ間、および隣り合う配線層間を絶縁する絶縁層（コア層）２ｅが形成されている。また、配線２ｄには、絶縁層２ｅの上面または下面に形成される配線２ｄ１、および絶縁層２ｅを厚さ方向に貫通するように形成されている層間導電路であるビア配線２ｄ２が含まれる。
　また、図１３に示すように、配線基板２０の上面２ａは、図１１に示す第１チップ搭載工程において、図８に示すロジックチップＬＣを搭載する予定領域であるチップ搭載領域（チップ搭載部）２ｐ１を含む。チップ搭載領域２ｐ１は上面２ａにおいて、デバイス領域２０ａの中央部に存在する。なお、図１３ではチップ搭載領域２ｐ１の位置を示すため、チップ搭載領域の輪郭を２点鎖線で示すが、チップ搭載領域２ｐ１は、上記の通りロジックチップＬＣを搭載する予定領域なので、実際に視認可能な境界線が存在する必要はない。
　また、配線基板２０の上面２ａは、複数のボンディングリード（端子、チップ搭載面側端子、電極）２ｆが形成されている。ボンディングリード２ｆは、図１１に示す第１チップ搭載工程において、図８に示すロジックチップＬＣの表面３ａに形成された複数の表面電極３ａｐと電気的に接続される端子である。本実施の形態では、ロジックチップＬＣの表面３ａ側を配線基板２０の上面２ａと対向させる、所謂、フェイスダウン実装方式でロジックチップＬＣを搭載するので、複数のボンディングリード２ｆの接合部は、チップ搭載領域２ｐ１の内側に形成される。
　また、配線基板２０の上面２ａは、絶縁膜（ソルダレジスト膜）２ｈにより覆われている。絶縁膜２ｈには開口部２ｈｗが形成され、この開口部２ｈｗにおいて、複数のボンディングリード２ｆの少なくとも一部（半導体チップとの接合部、ボンディング領域）が絶縁膜２ｈから露出している。
　一方、図１５に示すように、配線基板２０の下面２ｂには複数のランド２ｇが形成されている。配線基板２０の下面２ｂは、絶縁膜（ソルダレジスト膜）２ｋにより覆われている。絶縁膜２ｋには開口部２ｋｗが形成され、この開口部２ｋｗにおいて、複数のランド２ｇの少なくとも一部（半田ボール５との接合部）が絶縁膜２ｋから露出している。
　また、図１４に示すように、複数のボンディングリード２ｆと複数のランド２ｇは、複数の配線２ｄを介して、それぞれ電気的に接続されている。これら複数の配線２ｄ、複数のボンディングリード２ｆおよび複数のランド２ｇなどの導体パターンは、例えば、銅（Ｃｕ）を主成分とする金属材料で形成される。また、複数の配線２ｄ、複数のボンディングリード２ｆおよび複数のランド２ｇは例えば、電解めっき法により形成することができる。また、図１４に示すように、４層以上（図１４では４層）の配線層を有する配線基板２０は、例えばビルドアップ工法により、形成することができる。
　＜第１接着材配置工程＞
　次に、図１１に示す第１接着材配置工程では、図１６および図１７に示すように、配線基板２０の上面２ａのチップ搭載領域２ｐ１上に接着材ＮＣＬ１を配置する。図１６は図１３に示すチップ搭載領域に接着材を配置した状態を示す拡大平面図、図１７は図１６のＡ－Ａ線に沿った拡大断面図である。なお、図１６ではチップ搭載領域２ｐ１およびチップ搭載領域２ｐ２の位置を示すため、チップ搭載領域２ｐ１、２ｐ２の輪郭をそれぞれ２点鎖線で示すが、チップ搭載領域２ｐ１、２ｐ２は、それぞれ、ロジックチップＬＣおよび積層体ＭＣＳを搭載する予定領域なので、実際に視認可能な境界線が存在する必要はない。なお、以下、チップ搭載領域２ｐ１、２ｐ２を図示する場合には、同様に実際に視認可能な境界線が存在する必要はない。
　一般に、半導体チップをフェイスダウン実装方式（フリップチップ接続方式）で配線基板上に搭載する場合、半導体チップと配線基板を電気的に接続した後で接続部分を樹脂で封止する方式（後注入方式）が行われる。この場合、半導体チップと配線基板の隙間の近傍に配置したノズルから樹脂を供給し、毛細管現象を利用して樹脂を隙間に埋め込む。
　一方、本実施の形態では、後述する第１チップ搭載工程でロジックチップＬＣ（図８参照）を配線基板２０上に搭載する前に、接着材ＮＣＬ１をチップ搭載領域２ｐ１に配置し、接着材ＮＣＬ１上からロジックチップＬＣを押し付けて配線基板２０と電気的に接続する方式（先塗布方式）で、ロジックチップＬＣを搭載する。
　上記した後注入方式の場合、毛細管現象を利用して樹脂を隙間に埋め込むので、一つのデバイス領域２０ａに対する処理時間（樹脂を注入する時間）が長くなる。一方、上記した先塗布方式の場合、ロジックチップＬＣの先端（例えば、図５や図１０に示す突起電極７の先端に形成された半田材）とボンディングリード２ｆの接合部が接触した時点で、既に配線基板２０とロジックチップＬＣの間には、接着材ＮＣＬ１が埋め込まれている。したがって、上記した後注入方式と比較して、一つのデバイス領域２０ａに対する処理時間を短縮し、製造効率を向上させることができる点で好ましい。
　また、先塗布方式で使用する接着材ＮＣＬ１は、上記したように、絶縁性（非導電性）の材料（例えば樹脂材料）から成る。
　また、接着材ＮＣＬ１はエネルギーを加えることで硬さ（硬度）が硬くなる（高くなる）樹脂材料で構成され、本実施の形態では、例えば熱硬化性樹脂を含んでいる。また、硬化前の接着材ＮＣＬ１は図５および図１０に示す突起電極７よりも柔らかく、ロジックチップＬＣを押し付けることにより変形させられる。
　また、硬化前の接着材ＮＣＬ１は、ハンドリング方法の違いから、以下の２通りに大別される。一つは、ＮＣＰ（Non-Conductive Paste）と呼ばれるペースト状の樹脂（絶縁材ペースト）から成り、図示しないノズルからチップ搭載領域２ｐ１に塗布する方式がある。もう一つは、ＮＣＦ（Non-Conductive Film）と呼ばれる、予めフィルム状に成形された樹脂（絶縁材フィルム）から成り、フィルム状態のままチップ搭載領域２ｐ１に搬送し、貼り付ける方法がある。絶縁材ペースト（ＮＣＰ）を使用する場合、絶縁材フィルム（ＮＣＦ）のように貼り付ける工程が不要なので、絶縁材フィルムを使用する場合よりも半導体チップ等に与えるストレスを小さくすることができる。一方、絶縁材フィルム（ＮＣＦ）を使用する場合、絶縁材ペースト（ＮＣＰ）よりも保形性が高いので、接着材ＮＣＬ１を配置する範囲や厚さを制御し易い。
　詳細は後述するが、接着材ＮＣＬ１は、配置範囲や厚さを制御することが好ましいので、予めフィルム状に形成された絶縁材フィルム（ＮＣＦ）を用いることが好ましい。図１６および図１７に示す例では、絶縁材フィルム（ＮＣＦ）である接着材ＮＣＬ１をチップ搭載領域２ｐ１上に配置して、配線基板２０の上面２ａと密着するように貼り付けた例を示している。ただし、図示は省略するが、変形例としては、絶縁材ペースト（ＮＣＰ）を用いることもできる。
　接着材ＮＣＬ１は、図１１に示す第１チップ接着工程でロジックチップＬＣ（図４参照）と配線基板２０を接着固定する固定材機能を有する。また、接着材ＮＣＬ１は、ロジックチップＬＣと配線基板２の接合部を封止することにより保護する封止材機能を有する。なお、上記封止機能には、ロジックチップＬＣと配線基板２の接合部に伝達される応力を分散させて緩和することにより接合部を保護する、応力緩和機能が含まれる。
　上記封止材機能を満たす観点では、ロジックチップＬＣと配線基板２の接合部の周囲を包むように接着材ＮＣＬ１を配置すれば良いので、チップ搭載領域２ｐ１と重なる領域のみに接着材ＮＣＬ１を配置すれば良い。また、上記固定材機能を向上させる観点からは、図１０に示すロジックチップＬＣの側面３ｃに接着材ＮＣ１の一部を密着させる方が好ましいが、図１６に示すように、チップ搭載領域２ｐ１よりも外側に大きく拡げて配置する必要はない。
　しかし、図１６および図１７に示す例では、チップ搭載領域２ｐ１よりも広範囲を覆うように接着材ＮＣＬ１を配置する。図１６に示すチップ搭載領域２ｐ２は、図１１に示す第２チップ搭載工程でメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４（図４参照）の積層体ＭＣＳ（図４参照）を搭載する予定領域であって、チップ搭載領域２ｐ１を内包し、かつチップ搭載領域２ｐ１よりも平面サイズが大きい。図１６に示す例では、接着材ＮＣＬ１の周縁部は、チップ搭載領域２ｐ１の周縁部とチップ搭載領域２ｐ２の周縁部の間であって、かつ、チップ搭載領域２ｐ２の周縁部に近い位置に配置される。言い換えれば、接着材ＮＣＬ１は、チップ搭載領域２ｐ２の周縁部近傍までを覆うように配置される。詳しくは、図１６に示す例では、接着材ＮＣＬ１は、チップ搭載領域ＮＣＬ１とほぼ同じ平面サイズになっている。
　上記のように、チップ搭載領域２ｐ１よりも広範囲を覆うように接着材ＮＣＬ１を配置することにより得られる効果は、後述する第２チップ搭載工程、および封止工程で詳しく説明する。
　＜第１チップ準備工程＞
　また、図１１に示す第１チップ準備工程では、図８および図９に示すロジックチップＬＣを準備する。図１８は、図７に示す貫通電極を備えた半導体チップの製造工程の概要を模式的に示す説明図である。また、図１９は図１８に続く半導体チップの製造工程の概要を模式的に示す説明図である。なお、図１８および図１９では、貫通電極３ｔｓｖおよび貫通電極３ｔｓｖと電気的に接続される裏面電極３ｐの製造方法を中心に説明し、貫通電極３ｔｓｖ以外の各種回路の形成工程については図示および説明を省略する。また、図１８および図１９に示す半導体チップの製造方法は、図４に示すロジックチップＬＣの他、メモリチップＭＣ１、ＭＣ２、ＭＣ３の製造方法にも適用することができる。
　まず、ウエハ準備工程として、図１８に示すウエハ（半導体基板）ＷＨを準備する。ウエハＷＨは、例えばシリコン（Ｓｉ）から成る半導体基板であって、平面視において円形を成す。ウエハＷＨは、半導体素子形成面である表面（主面、上面）ＷＨｓおよび表面ＷＨｓの反対側の裏面（主面、下面）ＷＨｂを有する。また、ウエハＷＨの厚さは、図４に示すロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の厚さよりも厚く、例えば数百μｍ程度である。
　次に、孔形成工程として、図５に示す貫通電極３ｔｓｖを形成するための孔（穴、開口部）３ｔｓｈを形成する。図１８に示す例では、マスク２５をウエハＷＨの表面ＷＨｓ上に配置して、エッチング処理を施すことにより孔３ｔｓｈを形成する。なお、図４に示すロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の半導体素子は、例えば本工程の後で、かつ、次の配線層形成工程の前に形成することができる。
　次に、孔３ｔｓｈ内に例えば銅（Ｃｕ）などの金属材料を埋め込んで貫通電極３ｔｓｖを形成する。次に、配線層形成工程として、ウエハＷＨの表面ＷＨｓ上に配線層（チップ配線層）３ｄを形成する。本工程では、図５や図１０に示す複数の表面電極３ａｐを形成し、複数の貫通電極３ｔｓｖと複数の表面電極３ａｐをそれぞれ電気的に接続する。また、本工程では、図４に示すロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の半導体素子と図５および図１０に示す複数の表面電極３ａｐを、配線層３ｄを介して電気的に接続する。これにより、ロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の半導体素子は配線層３ｄを介して電気的に接続される。
　次に、突起電極形成工程として、表面電極３ａｐ（図５、図１０参照）上に突起電極７を形成する。また、突起電極７の先端に半田層８ａを形成する。この半田層８ａが、図５に示す半導体チップ３を配線基板２、または下層の半導体チップ３上に搭載する際の接合材として機能する。
　次に、図１９に示す裏面研磨工程として、ウエハＷＨの裏面ＷＨｂ（図１８参照）側を研磨し、ウエハＷＨの厚さを薄くする。これにより、図５に示す半導体チップ３の裏面３ｂが露出する。言い換えると、貫通電極３ｔｓｖはウエハＷＨを厚さ方向に貫通する。また、複数の貫通電極３ｔｓｖは、ウエハＷＨの裏面３ｂにおいてウエハＷＨから露出する。図１９に示す例において、裏面研磨工程では、ガラス板などの支持基材２６および表面ＷＨｓ側を保護する突起電極７を保護する保護層２７によりウエハＷＨを支持した状態で、研磨治具２８を用いて研磨する。
　次に、裏面電極形成工程において、裏面３ｂに複数の裏面電極３ｂｐを形成し、複数の貫通電極３ｔｓｖと電気的に接続する。
　次に個片化工程として、ウエハＷＨをダイシングラインに沿って分割し、複数の半導体チップ３を取得する。その後、必要に応じて検査を行い、図４に示す半導体チップ３（ロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３）が得られる。
　＜第１チップ搭載工程＞
　次に、図１１に示す第１チップ搭載工程では、図２０や図２１に示すように、ロジックチップＬＣを配線基板２上に搭載する。図２０は図１６に示す配線基板のチップ搭載領域上にロジックチップＬＣを搭載した状態を示す拡大平面図である。また、図２１は、図２０のＡ－Ａ線に沿った拡大断面図である。また、図２２～図２４は、図１１に示す第１チップ搭載工程の詳細なフローを示す説明図である。図２２は、チップ搭載領域上に半導体チップを載せた状態を模式的に示す説明図である。図２３は、図２２に示す搬送治具を取り外し、加熱治具を半導体チップの裏面側に押し当てた状態を示す説明図である。また、図２４は、半導体チップを加熱し、配線基板と電気的に接続した状態を示す説明図である。
　本工程では、図２１に示すように、ロジックチップＬＣの表面３ａが配線基板２の上面２ａと対向するように、所謂フェイスダウン実装方式（フリップチップ接続方式）によりロジックチップＬＣを搭載する。また、本工程によりロジックチップＬＣと配線基板２は電気的に接続される。詳しくは、ロジックチップＬＣの表面に形成された複数の表面電極３ａｐと配線基板２の上面２ａに形成された複数のボンディングリード２ｆは、突起電極７および接合材８（図５、図１０参照）を介して電気的に接続される。以下、本工程の詳細なフローについて図２２～図２４を用いて説明する。
　本工程では、まず、図２２に示すように、配線基板２０のチップ搭載領域２ｐ１上にロジックチップＬＣ（半導体チップ３）を配置する。ロジックチップＬＣは、裏面３ｂ側が保持治具３０に保持された状態でチップ搭載領域２ｐ１上に搬送され、表面３ａが配線基板２０の上面２ａと対向するように接合材ＮＣＬ１上に配置される。保持治具３０は、ロジックチップＬＣの裏面３ｂを吸着保持する保持面３０ａを有し、ロジックチップＬＣを保持面３０ａで保持した状態で搬送する。
　また、ロジックチップＬＣの表面３ａ側には突起電極７が形成されており、突起電極７の先端には半田層８ａが形成されている。一方、配線基板２０の上面２ａに形成されたボンディングリード２ｆの接合部には、突起電極７と電気的に接続するための接合材である半田層８ｂが形成されている。また、加熱処理を行う前であれば、接着材ＮＣＬ１は硬化前の柔らかい状態である。このため、保持治具３０を配線基板２０に近づけると、突起電極７は接着材ＮＣＬ１の内部に押し込まれる。
　次に、図２３に示すように、加熱治具３１をロジックチップＬＣの裏面３ｂ側に押し当て、配線基板２０に向かってロジックチップＬＣを押し付ける。上記したように、加熱処理を行う前であれば、接着材ＮＣＬ１は硬化前の柔らかい状態なので、加熱治具３１によりロジックチップＬＣを押し込むと、ロジックチップＬＣは配線基板２０に近づく。ロジックチップＬＣが配線基板２０に近づくと、ロジックチップＬＣの表面３ａに形成された複数の突起電極７の先端（詳しくは、半田層８ａ）は、ボンディングリード２ｆのボンディング領域（詳しくは半田層８ｂ）と接触する。
　また、接着材ＮＣＬ１の厚さ（上面ＮＣＬ１ａと下面ＮＣＬ１ｂ間の距離）は、少なくとも突起電極７の高さ（突出高さ）、ボンディングリード２ｆの厚さ、および接合材（半田層８ａ、８ｂ）の厚さの合計よりも厚い。このため、加熱治具３１に押し込まれると、ロジックチップＬＣの表面３ａ側の一部は、接着材ＮＣＬ１に埋め込まれる。言い換えれば、ロジックチップＬＣの側面３ｃのうち、少なくとも表面３ａ側の一部は、接着材ＮＣＬ１に埋め込まれる。ロジックチップＬＣと配線基板２０の接合部を保護する観点からは、接着材ＮＣＬ１がロジックチップＬＣと配線基板２０の間に埋め込まれれば良いが、ロジックチップＬＣの表面３ａ側の一部を接着材ＮＣＬ１に埋め込むことで、後述する第２チップ搭載工程で、安定的に半導体チップを搭載できる。詳細は、第２チップ搭載工程で説明する。
　また、ロジックチップＬＣには、裏面電極３ｂｐが形成されているので、柔らかい接着材ＮＣＬ１が裏面３ｂ側に回り込んで裏面電極３ｂｐが覆われることを防止する必要がある。そこで、図２３に示すように、加熱治具３１とロジックチップＬＣの間に加熱治具３１およびロジックチップＬＣよりも柔らかい部材（低弾性部材）、例えば樹脂フィルム（フィルム）３２を介在させて、樹脂フィルム３２でロジックチップＬＣの裏面３ｂを覆うことが好ましい。樹脂フィルム３２を介してロジックチップＬＣを押し付ければ、樹脂フィルム３２がロジックチップＬＣの裏面３ｂに密着するので、接着材ＮＣＬ１の厚さを厚くしても、接着材ＮＣＬ１がロジックチップＬＣの裏面３ｂに回り込むことを抑制できる。また、樹脂フィルム３２で接着材ＮＣＬ１が配置された領域全体を覆うことで、接着材ＮＣＬ１の上面ＮＣＬ１ａを平坦化することができる。なお、本実施の形態の樹脂フィルム３２は、例えばフッ素樹脂から成る。
　なお、樹脂フィルム３２を介在させた状態で加熱治具３１を押し付けると、樹脂フィルム３２がロジックチップＬＣに食い込んだ状態になる。図２３では、樹脂フィルム３２がロジックチップＬＣに食い込んだ状態を判り易く示しているが、接着材ＮＣＬ１の上面ＮＣＬ１ａの高さが、ロジックチップの裏面３ｂの高さ以下になっていれば、接着材ＮＣＬ１がロジックチップＬＣの裏面３ｂに回り込むことを抑制できる。
　次に、図２３に示すように加熱治具３１にロジックチップＬＣが押し付けられた状態で、加熱治具（熱源）３１によりロジックチップＬＣおよび接着材ＮＣＬ１を加熱する。ロジックチップＬＣと配線基板２０の接合部では、図２３に示す半田層８ａ、８ｂがそれぞれ溶融し、一体化することで、図２４に示す接合材（半田材）８になる。つまり、加熱治具（熱源）３１によりロジックチップＬＣを加熱することで、突起電極７とボンディングリード２ｆは、接合材８を介して電気的に接続される。
　一方、図２３に示す加熱治具（熱源）３１により接着材ＮＣＬ１を加熱することで、接着材ＮＣＬ１は硬化する。これにより、ロジックチップＬＣの一部が埋め込まれた状態で硬化した接着材ＮＣＬ１が得られる。また、ロジックチップＬＣの裏面電極３ｂｐは、樹脂フィルム３２に覆われているので、硬化した接着材ＮＣＬ１から露出する。なお、加熱治具（熱源）３１からの熱によって接着材ＮＣＬ１を完全に硬化させる必要はなく、ロジックチップＬＣを固定できる程度に接着材ＮＣＬ１に含まれる熱硬化性樹脂の一部を硬化（仮硬化）させた後、配線基板２０を図示しない加熱炉に移し、残りの熱硬化性樹脂を硬化（本硬化）させる実施態様にすることができる。接着材ＮＣＬ１に含まれる熱硬化性樹脂成分全体が硬化する本硬化処理が完了するまでには、時間を要するが、本硬化処理を加熱炉で行うことで、製造効率を向上させることができる。
　＜第２接着材配置工程＞
　次に、図１１に示す第２接着材配置工程では、図２５に示すように、ロジックチップＬＣ（半導体チップ３）の裏面３ｂ上およびロジックチップＬＣから露出する接着材ＮＣＬ１の上面（表面）ＮＣＬ１ａ上に、接着材ＮＣＬ２を配置する。図２５は図２０に示す半導体チップの裏面およびその周囲に接着材を配置した状態を示す拡大平面図、図２６は図２５のＡ－Ａ線に沿った拡大断面図である。
　上記した図５に示すように、本実施の形態の半導体装置１は、積層される複数の半導体チップ３の内、最下段（例えば第１段目）に搭載されるロジックチップＬＣ、および下段から数えて第２段目に搭載されるメモリチップＭＣ１は、いずれもフェイスダウン実装方式（フリップチップ接続方式）で搭載される。このため、上記した第１接着材配置工程で説明したように、一つのデバイス領域２０ａ（図２５、図２６参照）に対する処理時間を短縮し、製造効率を向上させることができる点で、上記した先塗布方式を適用することが好ましい。
　また、先塗布方式で使用する接着材ＮＣＬ２は、上記したように、絶縁性（非導電性）の材料（例えば樹脂材料）から成る。
　また、接着材ＮＣＬ２はエネルギーを加えることで硬さ（硬度）が硬くなる（高くなる）樹脂材料で構成され、本実施の形態では、例えば熱硬化性樹脂を含んでいる。また、硬化前の接着材ＮＣＬ２は図５に示す突起電極７よりも柔らかく、ロジックチップＬＣを押し付けることにより変形させられる。
　また、硬化前の接着材ＮＣＬ２は、ハンドリング方法の違いから、ＮＣＰと呼ばれるペースト状の樹脂（絶縁材ペースト）と、ＮＣＦと呼ばれる、予めフィルム状に成形された樹脂（絶縁材フィルム）に大別される。本工程で使用する接着材ＮＣＬ２としては、ＮＣＰおよびＮＣＦのいずれか一方を用いることができる。図２５および図２６に示す例では、ＮＣＰをノズル３３（図２６参照）から吐出して、ロジックチップＬＣの裏面３ｂ上およびロジックチップＬＣから露出する接着材ＮＣＬ１の上面（露出面、表面）ＮＣＬ１ａ上に、接着材ＮＣＬ２を配置する。
　なお、ノズル３３からペースト状の接着材ＮＣＬ２を吐出する点に関しては、上記第１接着材配置工程で説明した、後注入方式と共通する。しかし、本実施の形態では、図４に示すメモリチップＭＣ１を搭載する前に、予め接着材ＮＣＬ２を搭載する。したがって、毛細管現象を利用して樹脂を注入する後注入方式と比較すると、接着材ＮＣＬ２の塗布速度は大幅に向上させることができる。
　絶縁材ペースト（ＮＣＰ）は、絶縁材フィルム（ＮＣＦ）と比較して、低荷重で塗布対象物（本工程ではロジックチップＬＣ）と密着させることができる。また、接着材ＮＣＬ２は、図３に示すようにメモリチップＭＣ４の側面３ｃの周囲に向かって大きく拡げる必要はない。したがって、上記第１接着材配置工程で説明したＮＣＰ１と比較して、厚さや配置範囲を制御し易い。したがって、本工程の際に既に搭載されたロジックチップＬＣへのストレスを低減する観点からは、絶縁材ペースト（ＮＣＰ）の方が好ましい。ただし、図示は省略するが、変形例としては、接着材ＮＣＬ２として絶縁材フィルム（ＮＣＦ）を用いることもできる。
　接着材ＮＣＬ２は、図１１に示す第２チップ接着工程でメモリチップＭＣ１（図４参照）とロジックチップＬＣ（図４参照）を接着固定する固定材機能を有する。また、接着材ＮＣＬ２は、メモリチップＭＣ１とロジックチップＬＣの接合部を封止することにより保護する封止材機能を有する。なお、上記封止機能には、メモリチップＭＣ１とロジックチップＬＣの接合部に伝達される応力を分散させて緩和することにより接合部を保護する、応力緩和機能が含まれる。
　上記封止材機能を満たす観点では、メモリチップＭＣ１とロジックチップＬＣの接合部の周囲を包むように接着材ＮＣＬ２を配置すれば良いので、ロジックチップの裏面３ｂ上のみに接着材ＮＣＬ２を配置すれば良い。しかし、本実施の形態では、図２５に示すように、ロジックチップの裏面３ｂ上の他、接着材ＮＣＬ１の上面ＮＣＬ１ａ上にも、接着材ＮＣＬ２を配置する。このように、接着材ＮＣＬ１の上面ＮＣＬ１ａ上にも、接着材ＮＣＬ２を配置することで、図１１に示す第２チップ搭載工程でメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４（図４参照）の積層体ＭＣＳ（図４参照）を搭載する際に、積層体ＭＣＳが傾き難くなる。
　また、図２５に示すチップ搭載領域２ｐ２は、図１１に示す第２チップ搭載工程でメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４（図４参照）の積層体ＭＣＳ（図４参照）を搭載する予定領域である。また、チップ搭載領域２ｐ２は、図２５に示す例では、平面視において四角形を成すチップ搭載領域２ｐ２の対角線に沿って接着材ＮＣＬ２を帯状に塗布する。このように、接着材ＮＣＬ２の塗布領域に、互いに交差する２本の帯形状を成すペースト状の接着材ＮＣＬ２を塗布する方式（クロス塗布方式と呼ぶ）は、後述する第２チップ搭載工程において、接着材ＮＣＬ２を均等に拡げ易いという点で好ましい。ただし、後述する第２チップ搭載工程において、隙間が生じないように接着材ＮＣＬ２を拡げることができる方法であれば、図２５とは異なる塗布方法を用いることもできる。
　また、接着材ＮＣＬ２の端部はチップ搭載領域２ｐ２の外側に配置される。言い換えれば、第２接着材配置工程において、接着材ＮＣＬ２を配置する範囲は、チップ搭載領域２ｐ２よりも広い。このように、チップ搭載領域２ｐ２よりも広範囲に接着材ＮＣＬ２を塗布することで、図１１に示す第２チップ搭載工程において、図４に示すようにメモリチップＭＣ１の表面３ａと配線基板２の上面２ａの隙間を塞ぐことができる。
　＜第２チップ準備工程＞
　また、図１１に示す第２チップ準備工程では、図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を準備する。本実施の形態に対する変形例としては、ロジックチップＬＣ上にメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を順次積層することができる。しかし、本実施の形態では、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を予め積層して、図２８に示す積層体（メモリチップ積層体、半導体チップ積層体）ＭＣＳを形成する実施態様について説明する。以下で説明するように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳを形成する場合、例えば、図１１に示す第２チップ準備工程以外の工程とは別の場所で、他の工程とは独立して行うことができる。例えば、積層体ＭＣＳは、購入部品として準備することも可能である。このため、図１１に示す組立工程を簡略化し、全体として製造効率を向上させることができる点で有利である。
　図２７は、図４に示すメモリチップの積層体の組立工程の概要を模式的に示す説明図である。また、図２８は図２７に続くメモリチップの積層体の組立工程の概要を模式的に示す説明図である。なお、図２７および図２８に示す複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のそれぞれの製造方法は、図１８および図１９を用いて説明した半導体チップの製造方法を適用して製造することができるので、説明を省略する。
　まず、組立基材準備工程として、図２８に示す積層体ＭＣＳを組み立てるための基材（組立基材）３４を準備する。基材３４は、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を積層する組立面３４ａを有し、組立面３４ａには、接着層３５が設けられている。
　次にチップ積層工程として、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を基材３４の組立面３４ａ上に積層する。図２７に示す例では、積層される各半導体チップの裏面３ｂが基材３４の組立面３４ａと対向するように、メモリチップＭＣ４、ＭＣ３、ＭＣ２、ＭＣ１の順で、順次積層される。各半導体チップの突起電極７と裏面電極３ｂｐは、例えば接合材８により接合される。また、最上段に配置されるメモリチップＭＣ１の突起電極７の先端には、図１１に示す第２チップ搭載工程で、図２６に示すロジックチップＬＣの裏面電極３ｂｐと図２７に示すメモリチップＭＣ１の突起電極７を電気的に接続するための接合材８（例えば半田層８ａ）が形成される。
　次に、図２８に示す積層体封止工程では、積層された複数の半導体チップの間に、樹脂（アンダフィル樹脂）を供給し、封止体（チップ積層体用封止体、チップ積層体用樹脂体）６を形成する。この封止体６は、上記第１接着材配置工程で説明した、後注入方式により形成される。すなわち、予め複数の半導体チップ３を積層した後、ノズル３６からアンダフィル樹脂６ａを供給し、積層された複数の半導体チップ３の間に埋め込む。アンダフィル樹脂６ａは図１１に示す封止工程で使用する封止用の樹脂よりも粘度が低く、毛細管現象を利用して複数の半導体チップ３の間に埋め込むことができる。その後、半導体チップ３の間に埋め込まれたアンダフィル樹脂６ａを硬化させて封止体６を得る。
　この後注入方式で封止体６を形成する方法は、所謂、トランスファモールド方式（詳細は後述する）と比較して隙間の埋め込み特性に優れているため、積層された半導体チップ３の間の隙間が狭い場合に適用して有効である。また、図２８に示すようにアンダフィル樹脂６ａを埋め込む隙間が複数段に形成されている場合、複数の隙間に対して一括してアンダフィル樹脂６ａを埋め込むことができる。このため、全体としては処理時間を短縮できる。
　次に、組立基材除去工程では、基材３４および接着層３５を、メモリチップＭＣ４の裏面３ｂから剥離させて取り除く。基材３４と接着層３５を取り除く方法としては、例えば接着層３５に含まれる樹脂成分（例えば紫外線硬化樹脂）を硬化させる方法を適用することができる。以上の工程により、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が積層され、各メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の接続部が封止体６により封止された積層体ＭＣＳが得られる。この積層体ＭＣＳは、複数の表面電極３ａｐが形成された表面３ａ（メモリチップＭＣ１の表面３ａ）および表面３ａの反対側に位置する裏面３ｂ（メモリチップＭＣ４の裏面３ｂ）を有する一つのメモリチップと見做すことができる。
　＜第２チップ搭載工程＞
　次に、図１１に示す第２チップ搭載工程では、図２９や図３０に示すように、ロジックチップＬＣ上に、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳを搭載する。図２９は図２５に示すロジックチップの裏面上にメモリチップの積層体を搭載した状態を示す拡大平面図である。また、図３０は、図２９のＡ－Ａ線に沿った拡大断面図である。
　本工程では、図３０に示すように、積層体ＭＣＳの表面３ａがロジックチップＬＣの裏面３ｂ（言い換えれば、配線基板２０の上面２ａ）と対向するように、所謂フェイスダウン実装方式（フリップチップ接続方式）により積層体ＭＣＳを搭載する。また、本工程により複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４とロジックチップＬＣは電気的に接続される。詳しくは、図５に示すように、メモリチップＭＣ１（または、積層体ＭＣＳ）の表面３ａに形成された複数の表面電極３ａｐとロジックチップＬＣの裏面３ｂに形成された複数の裏面電極３ｂｐは、突起電極７（および図示しない接合材）を介して電気的に接続される。なお、図５では、見易さのため、図２７に示す最上段の突起電極７の先端に形成された接合材８は図示を省略している。以下、本工程の詳細なフローについて図３１～図３３を用いて説明する。
　図３１～図３４は、図１１に示す第２チップ搭載工程の詳細なフローを示す説明図である。図３１は、ロジックチップ上にメモリチップの積層体を載せた状態を模式的に示す説明図である。図３２は、図３１に示す搬送治具を取り外し、加熱治具を積層体の裏面側に押し当てた状態を示す説明図である。また、図３３は、図３１に示す保持治具を取り除いた時に、積層体が傾いた状態を示す説明図である。また、図３４は、積層体を加熱し、ロジックチップと電気的に接続した状態を示す説明図である。また、図５０は、図３１～図３４とは別の検討例において、積層体が傾いた状態を示す説明図である。図３１～図３４および図５０では、見易さのため、積層体ＭＣＳを一つの半導体チップ３と見做して示している。
　本工程では、まず、図３１に示すように、配線基板２０に搭載されたロジックチップＬＣの裏面３ｂ上に積層体ＭＣＳ（半導体チップ３）を配置する。積層体ＭＣＳは、裏面３ｂ側が保持治具３０に保持された状態でチップ搭載領域２ｐ２上に搬送され、積層体ＭＣＳの表面３ａがロジックチップＬＣの裏面３ｂと対向するように接合材ＮＣＬ２上に配置される。保持治具３０は、図２２を用いて説明した第１チップ搭載工程と同じものを用いることができる。つまり、保持治具３０は、積層体ＭＣＳの裏面３ｂを吸着保持する保持面３０ａを有し、積層体ＭＣＳを保持面３０ａで保持した状態で搬送する。
　また、積層体ＭＣＳの表面３ａ側には突起電極７が形成されており、突起電極７の先端には、図２７を用いて説明したように半田層８ａ（接合材８）が形成されている。なお、図３１では、裏面電極３ｂｐの露出面には接合材を配置しない実施態様を例示的に示しているが、変形例として、図示しない接合材（例えば半田層）を裏面電極３ｂｐの露出面に形成しておいても良い。
　また、この段階での接着材ＮＣＬ２は加熱処理を行う前であるため、柔らかい状態である。このため、ロジックチップＬＣ上に配置された積層体ＭＣＳの突起電極７は、図３１に示すように、接着材ＮＣＬ２内に埋まる（押し込まれる）。
　次に、図３２に示すように、加熱治具３１を積層体ＭＣＳの裏面３ｂ側に押し当て、ロジックチップＬＣおよび接着材ＮＣＬ１に向かって積層体ＭＣＳを押し付ける。接着材ＮＣＬ１と同様に、加熱処理を行う前では、接着材ＮＣＬ２は硬化前の柔らかい状態なので、加熱治具３１により積層体ＭＣＳを押し込むと、積層体ＭＣＳはロジックチップＬＣに近づく。積層体ＭＣＳがロジックチップＬＣに近づくと、積層体ＭＣＳの表面３ａに形成された複数の突起電極７の先端（詳しくは、半田層８ａ）は、ロジックチップＬＣの裏面３ｂに形成された複数の裏面電極３ｂｐ（または裏面電極３ｂｐ上の図示しない接合材）と接触する。また、積層体ＭＣＳとロジックチップＬＣの間に塗布された接着材ＮＣＬ２は、ロジックチップＬＣの裏面３ｂおよび接着材ＮＣＬ１の上面ＮＣＬ１ａに沿って広がり、積層体ＭＣＳと配線基板２の隙間は、接着材ＮＣＬ１、および接着材ＮＣＬ２によって塞がれる。
　ここで、本願発明者の検討によれば、平面サイズの小さいロジックチップＬＣ上に、平面サイズの大きい積層体ＭＣＳ（半導体チップ３）を搭載する場合、以下の課題が存在することが判った。すなわち、図３１に示す搬送治具から図３２に示す加熱治具３１に交換する時に、平面サイズの大きい積層体ＭＣＳが突起電極７を基点として傾く場合があることが判った。
　例えば、図５０に示す変形例のように、接着材ＮＣＬ１がロジックチップＬＣと配線基板２０の間のみに配置され、チップ搭載領域２ｐ２の周縁部まで広がっていない場合、積層体ＭＣＳが突起電極７の位置を基点として傾く場合がある。このように半導体チップ３が傾く程度は、複数の突起電極７が、表面３ａにおいて中央部に集約して配置されている場合に大きくなり易い。突起電極７が表面３ａの中央部に集約して配置されていると、表面３ａの周縁部に配置されている場合と比較して、積層体ＭＣＳ（半導体チップ３）のバランスが不安定になり易いからである。
　また、積層体ＭＣＳが傾き始めると、他の部材と接触するまで傾きの程度が増大し易い。例えば図５０に示す例では、積層体ＭＣＳの表面３ａの周縁部が配線基板２０の上面２ａと接触した状態になっている。図５０のように積層体ＭＣＳが傾いてしまった場合、この傾いた状態で、図３２に示す加熱治具３１で積層体ＭＣＳを押さえても、突起電極７と裏面電極３ｂｐの位置がずれてしまう場合がある。
　そこで、本実施の形態では、図３３に示すように、接着材ＮＣＬ１を、チップ搭載領域２ｐ１よりも広範囲を覆うように、接着材ＮＣＬ１を配置する。図３３に示す例では、接着材ＮＣＬ１は、チップ搭載領域２ｐ２の周縁部近傍までを覆うように配置される。また、接着材ＮＣＬ１は、第２チップ搭載工程の前に既に硬化処理が施されているので、接着材ＮＣＬ２よりも硬い。このため、図３３に示すように、積層体ＭＣＳの表面３ａの周縁部が接着材ＮＣＬ１と接触した時点で、傾きの程度の増加を停止させることができる。言い換えれば、本実施の形態では、チップ搭載領域２ｐ２の周縁部近傍までを覆うように接着材ＮＣＬ１を配置することで、積層体ＭＣＳが傾いた場合でも、その傾きの程度を低減することができる。
　この結果、図３２に示すように、積層体ＭＣＳに加熱治具３１（および樹脂フィルム３２）を押し付ければ、積層体ＭＣＳの傾きを修復することができる。この時、傾きの程度が小さければ、突起電極７と裏面電極３ｂｐの位置がずれてしまう事を抑制できる。このように、積層体ＭＣＳを搭載する予定領域であるチップ搭載領域２ｐ２の大部分を覆うことにより、積層体ＭＣＳが傾くことに起因する突起電極７と裏面電極３ｂｐの位置ずれを抑制する。
　上記のように、突起電極７と裏面電極３ｂｐの位置がずれることを抑制する観点からは、突起電極７を基点として積層体ＭＣＳ（半導体チップ３）が傾斜した時に、積層体ＭＣＳと、接着材ＮＣＬ１が最初に接触する程度の平面サイズおよび厚さで、接着材ＮＣＬ１を形成することが好ましい。詳しくは、接着材ＮＣＬ１の周縁部が、チップ搭載領域２ｐ１の周縁部よりもチップ搭載領域２ｐ２の周縁部に近い位置に配置されることが好ましい。また、チップ搭載領域２ｐ２全体を覆うように接着材ＮＣＬ１が配置されることが特に好ましい。一方、接着材ＮＣＬ１の配置範囲（接着材ＮＣＬ１の平面サイズ）がチップ搭載領域２ｐ１よりも大幅に大きくなると、接着材ＮＣＬ１の使用量が増加する。また、接着材ＮＣＬ２が広がる範囲を制御することが却って難しくなる。したがって、接着材ＮＣＬ１の配置範囲（接着材ＮＣＬ１の平面サイズ）が、チップ搭載領域２ｐ２とほぼ同じ大きさであることが特に好ましい。
　また、接着材ＮＣＬ１の厚さは、ロジックチップＬＣの側面３ｃのうち、ロジックチップＬＣの表面３ａ側の半分以上が接着材ＮＣＬ１により覆われる程度の厚さにすることが好ましい。換言すれば、断面視において、接着材ＮＣＬ１の上面ＮＣＬ１ａがロジックチップＬＣの側面３ｃの中央部（半分の高さ）よりもロジックチップＬＣの裏面３ｂ側に位置するように、接着材ＮＣＬ１を形成することが好ましい。ただし、ロジックチップＬＣの裏面３ｂ側が接着材ＮＣＬ１に覆われると、裏面電極３ｂｐと突起電極７を電気的に接続する際に障害となる場合がある。したがって、接着材ＮＣＬ１の上面ＮＣＬ１ａの高さは、ロジックチップＬＣの裏面３ｂ以下の範囲内において、出来る限り高くすることが好ましい。
　このような観点から上記したように接着材ＮＣＬ１には、配置範囲や厚さを制御し易い点で有利な、絶縁材フィルム（ＮＣＦ）を用いることが好ましい。
　また、図３２に示すように、加熱治具３１を積層体ＭＣＳに押し付けて、接着材ＮＣＬ２を拡げる場合、ロジックチップＬＣに加わるストレスを低減することが好ましい。硬化した接着材ＮＣＬ１の配置範囲を広くすることにより、ロジックチップＬＣに加わる荷重を接着材ＮＣＬ１側に分散させることができる。したがって、第２チップ搭載工程におけるロジックチップＬＣのストレスを低減する観点から、硬化した接着材ＮＣＬ１の配置範囲を広くすることが好ましい。
　なお、図３２に示す例では、積層体ＭＣＳには、裏面電極３ｂｐが形成されないので、図３２に示す加熱治具３１と積層体ＭＣＳの間に樹脂フィルム３２を介在させない実施態様が変形例として適用できる。しかし、図１１に示す第１チップ搭載工程と第２チップ搭載工程で、同じ搭載装置（保持治具３０、加熱治具３１、および樹脂フィルム３２）を用いることにより、製造装置が煩雑になることを抑制できる。したがって、第１チップ搭載工程と同様に、樹脂フィルム３２を介して加熱治具３１で積層体ＭＣＳを押し付けることが好ましい。
　また、図５０に示すように、接着材ＮＣＬ１の配置範囲が小さい場合であっても、積層体ＭＣＳと配線基板２０の隙間は埋めることができる。つまり、上記のように、突起電極７と裏面電極３ｂｐの位置がずれない場合であれば、図５０に示す実施態様を変形例として適用することができる。この場合であっても、接着材ＮＣＬ２の塗布量（配置量）を増やせば、接着材ＮＣＬ１が配置された領域の外側では、接着材ＮＣＬ２によって積層体ＭＣＳと配線基板２０の隙間を塞ぐことができる。ただし、特に、接着材ＮＣＬ２に絶縁材ペースト（ＮＣＰ）を用いた場合には、塗布量が増加すると、広がる範囲の制御が難しくなる。したがって、接着材ＮＣＬ２の配置範囲を制御して、積層体ＭＣＳと配線基板２０の隙間を確実に塞ぐ観点からは、図３３に示すように、接着材ＮＣＬ１の周縁部が、チップ搭載領域２ｐ１の周縁部よりもチップ搭載領域２ｐ２の周縁部に近い位置に配置されることが好ましい。
　次に、図３３に示すように加熱治具３１に積層体ＭＣＳが押し付けられた状態で、加熱治具（熱源）３１によりロジックチップＬＣおよび接着材ＮＣＬ２を加熱する。積層体ＭＣＳとロジックチップＬＣの接合部では、図３３に示す半田層８ａが溶融し、裏面電極３ｂｐに対して濡れることで、図３４に示す接合材（半田材）８になる。つまり、加熱治具（熱源）３１により積層体ＭＣＳを加熱することで、積層体ＭＣＳの突起電極７とロジックチップＬＣの裏面電極３ｂｐは、接合材８を介して電気的に接続される。
　一方、図３２に示す加熱治具（熱源）３１により接着材ＮＣＬ１を加熱することで、接着材ＮＣＬ１は硬化（仮硬化）する。これにより、図３４に示すように、積層体ＭＣＳと配線基板２０の隙間は、硬化した接着材ＮＣＬ１および接着材ＮＣＬ２により塞がれる。積層体ＭＣＳの側面３ｃの表面３ａ側の一部は、接着材ＮＣＬ２に覆われる。このため、積層体ＭＣＳとロジックチップＬＣの接着強度を向上させることができる。なお、図３２に示す加熱治具（熱源）３１からの熱によって接着材ＮＣＬ２を完全に硬化させる必要はなく、ロジックチップＬＣを固定できる程度に接着材ＮＣＬ２に含まれる熱硬化性樹脂の一部を硬化（仮硬化）させた後、配線基板２０を図示しない加熱炉に移し、残りの熱硬化性樹脂を硬化（本硬化）させる実施態様にすることができる。接着材ＮＣＬ２に含まれる熱硬化性樹脂成分全体が硬化する本硬化処理が完了するまでには、時間を要するが、本硬化処理を加熱炉で行うことで、製造効率を向上させることができる。
　＜封止工程＞
　次に、図１１に示す封止工程では、図３５に示すように、配線基板２０の上面２ａ、ロジックチップＬＣおよび複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳを樹脂で封止して、封止体４を形成する。図３５は図３０に示す配線基板上に封止体を形成し、積層された複数の半導体チップを封止した状態を示す拡大断面図である。また、図３６は、図３５に示す封止体の全体構造を示す平面図である。
　本実施の形態では、図３６に示すように、複数のデバイス領域２０ａを一括して封止する封止体４を形成する。このような封止体４の形成方法は、一括封止（Block Molding）方式と呼ばれ、この一括封止方式により製造された半導体パッケージをＭＡＰ（Multi Array Package）型の半導体装置と呼ぶ。一括封止方式では、各デバイス領域２０ａの間隔を小さくすることができるので、１枚の配線基板２０における有効面積が大きくなる。つまり、１枚の配線基板２０から取得できる製品個数が増加する。このように、１枚の配線基板２０における有効面積を大きくすることで、製造工程を効率化することができる。
　また、本実施の形態では、成形金型内に加熱軟化させた樹脂を圧入して成形した後、樹脂を熱硬化させる、所謂、トランスファモールド方式により形成する。トランスファモールド方式により形成された封止体４は、例えば、図３５に示す積層体ＭＣＳを封止する封止体６のように、液状の樹脂を硬化させたものと比較して、耐久性が高いので、保護部材として好適である。また、例えば、シリカ（二酸化珪素；ＳｉＯ２）粒子などのフィラー粒子を熱硬化性樹脂に混合することで、封止体４の機能（例えば、反り変形に対する耐性）を向上させることができる。以下、本工程の詳細なフローについて図３７～図４０を用いて説明する。
　図３７～図４０は、図１１に示す封止工程の詳細なフローを示す説明図である。図３７は、封止体を成形する成形金型内に図３０に示す配線基板を配置した状態を示す要部断面図である。また、図３８は、図３７に示す成形金型内に樹脂を供給した状態を示す要部断面図、図３９は図３７に示す成形金型内が樹脂で満たされた状態を示す要部断面図である。また、図４０は、図３９に示す配線基板を成形金型から取り出した状態を示す要部断面図である。また、図５１は、図３９に対する検討例を示す要部断面図である。図３７～図４０、および図５１では、見易さのため、積層体ＭＣＳを一つの半導体チップ３と見做して示している。
　本工程では、まず、図３７に示す成形金型４０を準備する（金型準備工程）。成形金型４０は、図３５に示す封止体４を成形するための金型であって、下面（金型面）４１ａ、および下面４１ａに形成されたキャビティ（凹部、窪み部）４１ｚを有する上金型（金型）４１を備える。また、成形金型４０は、上金型４１の下面（金型面）４１ａと対向する上面（金型面）４２ａを有する下金型（金型）４２を備える。
　キャビティ４１ｚは、平面視において四角錐台形の溝（窪み部）であって、底面および４つの側面を備える。また、上金型４１には、キャビティ４１ｚへの樹脂４ｐ（図３８参照）の供給口であるゲート部４１ｇ、およびゲート部４１ｇとは異なる位置（例えば対向する位置）に配置されるベント部４１ｖが、それぞれ形成されている。ゲート部４１ｇは、例えば、キャビティ４１ｚの一つの側面に形成されている。また、ベント部４１ｖはゲート部４１ｇとは異なるキャビティ４１ｚの側面に形成されている。このように、ゲート部をキャビティ４１ｚの側面に配置する方式はサイドゲート方式と呼ばれる。
　次に、成形金型４０の下金型４２上に配線基板２０を配置する（基材配置工程）。ここで、下金型４２と組み合わせる上金型４１に形成されたキャビティ４１ｚは、配線基板２０の各デバイス領域２０ａよりも面積が大きく、複数のデバイス領域２０ａを覆うように一つのキャビティ４１ｚが配置される。言い換えれば、キャビティ４１ｚの周縁部は配線基板２０の枠部２０ｂ上に配置される。
　次に、上金型４１と下金型４２の距離を近づけて、配線基板２０を上金型４１と下金型４２でクランプする（クランプ工程）。これにより、キャビティ４１ｚ内、ゲート部４１ｇ、およびベント４１ｖ部以外の領域では、上金型４１（上金型４１の下面４１ａ）と、配線基板２０の上面２ａが密着する。また、下金型４２（下金型４２の上面４２ａ）と、配線基板２０の下面２ｂが密着する。
　次に、図３８に示すようにキャビティ４１ｚ内に樹脂４ｐを供給し、これを硬化させることにより封止体４を形成する（封止体形成工程）。本工程では、図示しないポット部に配置された樹脂タブレットを加熱軟化させて、ゲート部４１ｇからキャビティ４１ｚ内に樹脂４ｐを供給する。樹脂タブレットは、例えば熱硬化性樹脂であるエポキシ系の樹脂を主成分としており、硬化温度よりも低い温度では、加熱することにより軟化して、流動性が向上する特性を有している。したがって、例えば図示しないプランジャで軟化した樹脂タブレットを押しこむと、図３８に二点鎖線の矢印を付して示すように、軟化した樹脂４ｐが成形金型４０に形成されたゲート部４１ｇからキャビティ４１ｚ内（詳しくは、配線基板２０の上面２ａ上）に圧入される。キャビティ４１ｚ内の気体は、樹脂４ｐが流入する圧力によりベント部４１ｂから排出され、キャビティ４１ｚ内は、樹脂４ｐで満たされる。この結果、配線基板２０の上面２ａ側に搭載された複数の半導体チップ３（ロジックチップＬＣおよび積層体ＭＣＳ）は、図３９に示すように、樹脂４ｐで一括して封止される。その後、キャビティ４１ｚ内を加熱することにより、樹脂４ｐの少なくとも一部を加熱硬化（仮硬化）させる。
　ここで、本願発明者の検討によれば、図５１に示すように、積層体ＭＣＳと配線基板２０の間に接着材ＮＣＬ１、ＮＣＬ２で塞がれていない隙間が存在する場合、半導体装置の信頼性の点で以下の課題があることを見出した。すなわち、図５１に示すように、積層体ＭＣＳと配線基板２０の隙間に樹脂４ｐが充填されない気泡（空間）ＶＤが生じ易くなることが判った。完成品の半導体装置において、積層体ＭＣＳと配線基板２０の間に気泡ＶＤが残留していると、半導体装置に熱が加わった際、封止体が破損し易い。つまり、信頼性低下の原因になる。
　本願発明者が、上記のような気泡ＶＤが生じ易くなる理由についてさらに検討した所、図５１に示すロジックチップＬＣを、図５に示すような貫通電極３ｔｓｖを有していない半導体チップに置き換えた場合、信頼性低下の原因となるような気泡ＶＤの発生は認められなかった。つまり、上記した気泡ＶＤが発生し易くなる現象は、貫通電極３ｔｓｖが形成されたロジックチップＬＣを下段側に搭載した場合に、特に顕在化する課題であることが判った。
　気泡ＶＤが発生し易くなる原因は、上段側に搭載する積層体ＭＣＳと配線基板２０の離間距離が関係すると考えられる。貫通電極３ｔｓｖを形成しない半導体チップの場合、半導体チップの厚さと電気的特性の関連性は低いので、薄い物でも１００μｍ程度の厚さがある。一方、図５に示すように貫通電極３ｔｓｖを形成するロジックチップＬＣの場合、ロジックチップＬＣの厚さを薄くすれば、貫通電極３ｔｓｖの高さ（ロジックチップＬＣの厚さ方向の長さ）が小さくなるので、表面電極３ａｐと裏面電極３ｂｐを接続する導電路のインピーダンスを低減できる。貫通電極３ｔｓｖの高さを小さくすることで、加工精度が向上するので、回路の集積化を図ることができる。このため、ロジックチップＬＣは、貫通電極３ｔｓｖが存在しない半導体チップと比較して厚さが薄くなる。また、ロジックチップＬＣ上に搭載される積層体ＭＣＳと配線基板２（図５１に示す配線基板２０）の離間距離である間隔Ｇ２はロジックチップＬＣの厚さＴ１に対応して小さくなるので、間隔Ｇ２も小さくなる。例えば、本願発明者が検討したロジックチップＬＣの厚さＴ１は５０μｍ、間隔Ｇ２は７０μｍ～１００μｍ程度である。
　また、積層体ＭＣＳと配線基板２０の隙間に樹脂４ｐを埋め込むためには、下段側のロジックチップＬＣおよびその周囲の接着剤ＮＣＬ１、ＮＣＬ２を包むように樹脂４ｐを回り込ませる必要があるが、積層体ＭＣＳと配線基板２０の隙間が狭いと静圧抵抗（コンダクタンス）が大きくなる。特に、トランスファモールド方式で用いる樹脂４ｐ（図３８参照）は、図２８を用いて説明した液状のアンダフィル樹脂６ａと比較して粘性が高いため、狭い空間に供給することが難しい。また、樹脂４ｐの供給圧力を上昇させると、半導体チップ３が損傷する原因になる。
　また、図５１に示すように、積層体ＭＣＳと配線基板２０の間に接着材ＮＣＬ１、ＮＣＬ２で塞がれていない隙間が存在する場合、樹脂４ｐに混合された複数のフィラー粒子ＦＬのうち、粒径の大きいものが隙間に挟まる場合がある。フィラー粒子ＦＬが積層体ＭＣＳと配線基板２０の間に挟まると、樹脂４ｐの通路を塞いで気泡ＶＤが発生する原因になる。また、フィラー粒子ＦＬが積層体ＭＣＳの表面３ａ（図５参照）に押し付けられて、積層体ＭＣＳが損傷する原因になる場合がある。
　複数のフィラー粒子ＦＬを樹脂４ｐ中に分散させることで封止体４（図３５参照）の機能を向上させることができる。しかし、フィラー粒子ＦＬの粒径は様々であり、粒径の大きいものでは、例えば１００μｍ程度の粒径を備えるフィラー粒子ＦＬも存在する。このため、配線基板２０と積層体ＭＣＳの間隔Ｇ２（図５参照）が７０μｍ～１００μｍ程度まで小さくなると、フィラー粒子ＦＬが配線基板２０と積層体ＭＣＳの隙間に挟まる場合がある。フィラー粒子ＦＬが挟まる現象を防止する方法としては、樹脂４ｐに混合させるフィラー粒子ＦＬを予め分級し、粒径が大きいフィラー粒子ＦＬを除外する方法が考えられる。しかし、この場合、フィラー粒子ＦＬの分級作業に時間を要する。また、粒径が大きいフィラー粒子ＦＬを樹脂４ｐに含めることができなくなると、材料選択の自由度が低下する。したがって、例えば粒径が８０μｍを越えるフィラー粒子ＦＬが樹脂４ｐに含まれる場合であっても、配線基板２０と積層体ＭＣＳの間にフィラー粒子ＦＬが挟まらないようにすることが好ましい。
　そこで、本実施の形態では、封止工程の前に、積層体ＭＣＳのうちのロジックチップＬＣと重ならない部分と配線基板２０の上面２ａの間を、接着材ＮＣＬ１および接着材ＮＣＬ２で予め塞いでおく構成としている。つまり、図５１に示す気泡ＶＤが発生する領域（隙間）、あるいはフィラー粒子ＦＬが挟まり易い領域（隙間）を封止工程の前に予め無くしておくものである。この結果、図３９に示すように、気泡ＶＤ（図５１参照）の発生を防止または抑制できる。また、例えば粒径が８０μｍを越えるフィラー粒子ＦＬが樹脂４ｐに含まれる場合であっても、配線基板２０と積層体ＭＣＳの間にフィラー粒子ＦＬが挟まらないようにすることができる。
　なお、図５１に示す気泡ＶＤの発生や、フィラー粒子ＦＬによる積層体ＭＣＳの損傷を抑制する観点からは、配線基板２０と積層体ＭＣＳの間の部材は、接着材ＮＣＬ１、ＮＣＬ２のうち、いずれか一方であっても良い。ただし、上記したように、接着材ＮＣＬ１、ＮＣＬ２の配置位置を制御して、配線基板２０と積層体ＭＣＳの隙間を確実に塞ぐ観点からは、接着材ＮＣＬ１、ＮＣＬ２の両方により塞ぐことが特に好ましい。つまり、図１６および図１７を用いて説明したように、第１接着材配置工程では、接着材ＮＣＬ１の周縁部が、チップ搭載領域２ｐ１の周縁部よりもチップ搭載領域２ｐ２の周縁部に近い位置に配置されることが好ましい。また、第２接着材配置工程において、接着材ＮＣＬ２の塗布量を低減し、接着材ＮＣＬ２の配置範囲を制御し易くする観点からは、接着材ＮＣＬ１の厚さは、ロジックチップＬＣの側面３ｃのうち、ロジックチップＬＣの表面３ａ側の半分以上が接着材ＮＣＬ１により覆われる程度の厚さにすることが好ましい。
　次に、図４０に示すように、上記した封止体形成工程で用いた成形金型４０から封止体４が形成された配線基板２０を取り出す（基板取り出し工程）。本工程では、図３９に示す上金型４１と下金型４２を引き離して、配線基板２０を取り出す。
　次に、成形金型４０から取り出した配線基板２０を図示しない加熱炉（ベーク炉）に搬送し、再び配線基板２０を熱処理する（ベーク工程、本硬化工程）。成形金型４０内で加熱された樹脂４ｐは、樹脂中の硬化成分の半分以上（例えば約７０％程度）が硬化する、所謂、仮硬化と呼ばれる状態となる。この仮硬化の状態では、樹脂４ｐ中の全ての硬化成分が硬化している訳ではないが、半分以上の硬化成分が硬化しており、この時点で半導体チップ３は封止されている。しかし、封止体４の強度の安定性などの観点からは全ての硬化成分を完全に硬化させることが好ましいので、ベーク工程で、仮硬化した封止体４を再度加熱する、所謂、本硬化を行う。このように、樹脂４ｐを硬化させる工程を２回に分けることにより、成形金型４０に搬送される次の配線基板２０に対して、いち早く封止工程を施すことができる。このため、製造効率を向上させることができる。
　また、図４０に示すように、封止体４の周縁部（枠部２０ｂ上）に、ゲート部樹脂４ｇおよびベント部樹脂４ｖが残留する。必要に応じ、ゲート部樹脂４ｇおよびベント部樹脂４ｖを除去すれば、図３６に示すように、複数のデバイス領域２０ａにそれぞれ搭載される複数の半導体チップ３（図３５参照）を一括して封止する封止体（樹脂体）４が形成される。ただし、ゲート部樹脂４ｇおよびベント部樹脂４ｖは、後述する個片化工程で、取り除かれる枠部２０ｂに形成されているので、これらを除去する工程は省略することができる。
　＜ボールマウント工程＞
　次に、図１１に示すボールマウント工程では、図４１に示すように、配線基板２０の下面２ｂに形成された複数のランド２ｇに、外部端子になる複数の半田ボール５を接合する。図４１は、図３５に示す配線基板の複数のランド上に半田ボールを接合した状態を示す拡大断面図である。
　本工程では、図４１に示すように配線基板２０の上下を反転させた後、配線基板２０の下面２ｂにおいて露出する複数のランド２ｇのそれぞれの上に半田ボール５を配置した後、加熱することで複数の半田ボール５とランド２ｇを接合する。本工程により、複数の半田ボール５は、配線基板２０を介して複数の半導体チップ３（ロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）と電気的に接続される。ただし、本実施の形態で説明する技術は、アレイ状に半田ボール５を接合した、所謂ＢＧＡ（Ball Grid Array）型の半導体装置に限って適用させるものではない。例えば、本実施の形態に対する変形例としては、半田ボール５を形成せず、ランド２ｇを露出させた状態、あるいはランド２ｇに半田ボール５よりも薄く半田ペーストを塗布した状態で出荷する、所謂ＬＧＡ（Land Grid Array）型の半導体装置に適用することができる。ＬＧＡ型の半導体装置の場合には、ボールマウント工程は省略することができる。
　＜個片化工程＞
　次に、図１１に示す個片化工程では、図４２に示すように、配線基板２０をデバイス領域２０ａ毎に分割する。図４２は図４１に示す多数個取りの配線基板を個片化した状態を示す断面図である。本工程では、図３１に示すように、ダイシングライン（ダイシング領域）２０ｃに沿って配線基板２０および封止体４を切断し、個片化された複数の半導体装置１（図４参照）を取得する。切断方法は特に限定されないが、図４２に示す例では、ダイシングブレード（回転刃）４５を用いてテープ材（ダイシングテープ）４６に接着固定された配線基板２０および封止体４を、配線基板２０の下面２ｂ側から切削加工して切断する実施態様を示している。ただし、本実施の形態で説明する技術は、複数のデバイス領域２０ａを備えた、多数個取り基板である配線基板２０を用いる場合に限って適用させるものではない。例えば、半導体装置１個分に相当する配線基板２（図４参照）の上に複数の半導体チップ３を積層した半導体装置に適用することができる。この場合、個片化工程は省略することができる。
　以上の各工程により、図１～図１０を用いて説明した半導体装置１が得られる。その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷、あるいは、図示しない実装基板に実装する。
　（変形例）
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　＜変形例１＞
　例えば、上記実施の形態では、半導体装置の信頼性の観点からの課題として、第２チップ搭載工程では、平面サイズの大きい積層体ＭＣＳが突起電極７を基点として傾くことにより、突起電極７と裏面電極３ｂｐの位置がずれる懸念があることを説明した。また、封止工程では、積層体ＭＣＳと配線基板２０の隙間に気泡ＶＤが形成される懸念があることを説明した。また、封止工程では、積層体ＭＣＳと配線基板２０の隙間に、粒径が大きい（例えば積層体ＭＣＳと配線基板２０の離間距離よりも大きい）フィラー粒子ＦＬが挟まると、積層体ＭＣＳが損傷する懸念があることを説明した。上記課題は、半導体装置の信頼性に関連するという点で共通し、ロジックチップＬＣ用のチップ搭載領域２ｐ１よりも広い範囲に、接着材ＮＣＬを配置するという点で対策の主要部は共通するが、各課題を解決するための最小限の構成は、厳密には相違する。図４３および図４４は、上記実施の形態で説明した半導体装置１に対する変形例の概要を示す要部断面図である。
　まず、第２チップ搭載工程で説明した、積層体ＭＣＳが突起電極７を基点として傾くことにより、突起電極７と裏面電極３ｂｐの位置がずれる懸念を解消する構造としては図４３に示す半導体装置５０が考えられる。半導体装置５０は、積層体ＭＣＳと配線基板２０の間に隙間がある点で、図４に示す半導体装置１とは異なる。また、半導体装置５０は、図４に示す封止体４が形成されていない点で図４に示す半導体装置１と相違する。言い換えれば、半導体装置５０の製造方法では、上記実施の形態で説明した封止工程が省略される。
　つまり、半導体装置５０の製造方法の場合、封止工程を省略するので、封止工程で説明した課題が生じない。このため、少なくとも、積層体ＭＣＳが突起電極７（図３３参照）を基点として傾く程度を抑制する対策を施せば良いことになる。このため、突起電極７を基点として積層体ＭＣＳ（半導体チップ３）が傾斜した時に、積層体ＭＣＳと、接着材ＮＣＬ１が最初に接触する程度の平面サイズおよび厚さで、接着材ＮＣＬ１を形成すれば、良い。詳しくは、接着材ＮＣＬ１の周縁部が、チップ搭載領域２ｐ１の周縁部よりもチップ搭載領域２ｐ２の周縁部に近い位置に配置される。また、接着材ＮＣＬ１の厚さは、図４３に示すように、ロジックチップＬＣの側面３ｃのうち、ロジックチップＬＣの表面３ａ側の半分以上が接着材ＮＣＬ１により覆われる程度の厚さにすることが好ましい。換言すれば、断面視において、接着材ＮＣＬ１の上面ＮＣＬ１ａがロジックチップＬＣの側面３ｃの中央部（半分の高さ）よりもロジックチップＬＣの裏面３ｂ側に位置するように、接着材ＮＣＬ１を形成することが好ましい。あるいは、接着材ＮＣＬ１の上面ＮＣＬ１ａがロジックチップＬＣの裏面３ｂと同じ高さに位置するように接着材ＮＣＬ１を形成することが好ましい。ただし、より確実に積層体ＭＣＳが突起電極７（図３３参照）を基点として傾く程度を抑制する観点からは、接着材ＮＣＬ１が、チップ搭載領域２ｐ２の全体を覆うように配置することが好ましい。また、上記した第２チップ搭載工程において、半導体チップ２が傾斜することを、より確実に抑制する観点からは、図３３を用いて説明したように、チップ搭載領域２ｐ２の大部分を覆うように接着材ＮＣＬ１を配置することが好ましい。
　一方、接着材ＮＣＬ２の配置範囲は、接着材ＮＣＬ１の配置範囲よりも積層体ＭＣＳの傾きに対する影響が小さいので、図４３に示すように、例えばロジックチップＬＣの裏面３ｂに配置することができる。ただし、接着材ＮＣＬ２による接着強度を向上させる観点からは、上記実施の形態で説明した図３２に示すように、ロジックチップＬＣの裏面３ｂおよび接着材ＮＣＬ１の露出面（ロジックチップＬＣから露出した部分の露出表面）にも、接着材ＮＣＬ２を配置することが好ましい。
　＜変形例２＞
　次に、封止工程で説明した、積層体ＭＣＳと配線基板２０の隙間に気泡ＶＤが形成される懸念、あるいは、積層体ＭＣＳと配線基板２０の隙間に、粒径が大きいフィラー粒子ＦＬが挟まる懸念を解消する構造としては、図４４に示す半導体装置５１が考えられる。半導体装置５１は、接着材ＮＣＬ１の配置範囲がチップ搭載領域２ｐ１とほぼ同じ平面サイズになっている点で図４に示す半導体装置１とは異なる。
　上記実施の形態で説明した第２チップ搭載工程での積層体ＭＣＳの傾きを考慮しない場合、封止工程の前に積層体ＭＣＳと配線基板２０の隙間が埋まっていれば良いので、接着材ＮＣＬ１の平面サイズを小さくできる。例えば図４４に示す例では、接着材ＮＣＬ１の周縁部が、チップ搭載領域２ｐ２の周縁部よりもチップ搭載領域２ｐ１の周縁部に近い位置に配置される。また、ロジックチップＬＣの側面３ｃの裏面３ｂ側の半分以上の領域は、接着材ＮＣＬ１から露出している。半導体装置５１のような構成であっても、封止工程の前に、接着材ＮＣＬ２により積層体ＭＣＳと配線基板２０の隙間が塞がれていれば、積層体ＭＣＳと配線基板２０の隙間に気泡ＶＤが形成される懸念、あるいは、積層体ＭＣＳと配線基板２０の隙間に、粒径が大きいフィラー粒子ＦＬが挟まる懸念を解消することができる。
　ただし、上記実施の形態で述べたように、接着材ＮＣＬ２に絶縁性ペースト（ＮＣＰ）を用いる場合は特に、接着材ＮＣＬ２は接着材ＮＣＬ１に倣って広がる。このため、接着材ＮＣＬ２の配置範囲を制御して、積層体ＭＣＳと配線基板２０の隙間を確実に塞ぐ観点からは、図４に示すように、接着材ＮＣＬ１の周縁部が、チップ搭載領域２ｐ１の周縁部よりもチップ搭載領域２ｐ２の周縁部に近い位置に配置されることが好ましい。
　また、接着材ペーストＮＣＬ１により、粒径が大きいフィラー粒子ＦＬが挟まる懸念を解消する構造としては、図４５および図４６に示す半導体装置５２のように、接着材ペーストＮＣＬ１が、チップ搭載領域２ｐ２の大部分を覆うように配置されることが好ましい。図４５は、図４４に示す半導体装置に対する変形例の概要を示す要部断面図である。また、図４６は、図４５のＡ部の拡大断面図である。
　図４５および図４６に示す半導体装置５２では、チップ搭載領域２ｐ２の大部分は、接着材ＮＣＬ１により覆われている。詳しくは、図４６に示すように、チップ搭載領域２ｐ２のうち、接着材ＮＣＬ１に覆われていない部分の幅（図４６に示す間隔Ｇ３）は、複数のフィラー粒子ＦＬのうち、最も体積が大きいフィラー粒子ＦＬ（例えば、配線基板２０と積層体ＭＣＳの間隔Ｇ２よりも直径が大きいフィラー粒子）の半径Ｒ１よりも小さい。言い換えれば、積層体ＭＣＳの側面３ｃと、接着材ＮＣＬ１の周縁部ＮＣＬ１ｃの間隔Ｇ３（平面視における離間距離、または隙間）は、複数のフィラー粒子ＦＬのうち、最も体積が大きいフィラー粒子ＦＬの半径Ｒ１よりも小さい。
　半導体装置５２の場合、上記した第２チップ搭載工程で、仮に、接着材ＮＣＬ１の周縁部ＮＣＬ1ｃが、接着材ＮＣＬ２に覆われなかった場合でも、接着材ＮＣＬ１により、フィラー粒子ＦＬが挟まることを防止または抑制できる点で好ましい。また、上記した第２チップ搭載工程で、接着材ＮＣＬ１の周縁部ＮＣＬ1ｃが、接着材ＮＣＬ２に覆われた場合には、積層体ＭＣＳと配線基板２０の隙間を確実に塞ぐことができる。
　また半導体装置５２の場合、チップ搭載領域２ｐ２の一部が接着材ＮＣＬ１に覆われていないので、接着材ＮＣＬ２の広がりを制御し易い点で好ましい。
　＜変形例３＞
　また、上記した第２チップ搭載工程において、積層体ＭＣＳが傾くことで接着材ＮＣＬ１の周縁部と積層体ＭＣＳの表面３ａが接触して、積層体ＭＣＳに形成されたメモリ回路にストレスが印加されることを抑制する観点からは、図４７および図４８に示す半導体装置５３のような構成が好ましい。図４７は、図４に示す半導体装置に対する他の変形例の概要を示す要部断面図である。また、図４８は、図４７のＡ部の拡大断面図である。
　図４７および図４８に示す半導体装置５３では、積層体ＭＣＳに設けられたメモリ領域ＭＲの周縁部（側面３ｃに最も近い辺）ＭＲｃと、積層体ＭＣＳの側面３ｃの間に接着材ＮＣＬ１の側面ＮＣＬ１ｃが、配置されている。
　積層体ＭＣＳは、例えば図４に示すように複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を有し、各メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のそれぞれに、メモリ領域ＭＲが形成されている。なお、メモリ領域ＭＲの平面レイアウトは、図６を用いて説明した通りなので、重複する説明は省略する。
　図４７および図４８に示す半導体装置５３の場合、平面視において、積層体ＭＣＳに設けられたメモリ領域ＭＲの周縁部ＭＲｃが、接着材ＮＣＬ１の周縁部ＮＣＬ１ｃよりも内側に配置されている。このため、上記した第２チップ搭載工程において、積層体ＭＣＳが傾いた場合であっても、メモリ領域ＭＲと接着材ＮＣＬ１は接触し難くなる。したがって、第２チップ搭載工程において、メモリ領域ＭＲにストレスが印加されることを防止または抑制できる点で好ましい。
　＜変形例４＞
　また、半導体装置５０、５１、５２、および半導体装置５３は、図４に示す半田ボール５が接合されず、複数のランド２ｇが外部端子として露出する、所謂ＬＧＡ型の半導体装置になっている。この場合、上記実施の形態で説明したボールボンディング工程を省略できる。
　＜変形例５＞
　また、半導体装置５０、５１、５２、および半導体装置５３は、例えば、半導体装置１個分に相当する配線基板２の上に複数の半導体チップ３を積層して製造することができる。この場合、上記実施の形態で説明した個片化工程を省略することができる。
　＜変形例６＞
　また例えば、上記実施の形態では、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が積層された積層体ＭＣＳをロジックチップＬＣの裏面３ｂ上に搭載する実施態様について説明したが、上段に積層される半導体チップ３の数は限定されず、例えば１枚でも良い。また、ロジックチップＬＣの裏面３ｂ上に複数の半導体チップ３を積層する場合でも、図１１に示す第２接着材配置工程～第２チップ搭載工程までの手順を繰り返し行うことで、例えば図５９に示す半導体装置５５のように、接着材ＮＣＬ１、ＮＣＬ２、ＮＣＬ３、ＮＣＬ４、ＮＣＬ５を介して複数の半導体チップ３を順次積層することができる。半導体装置５５の場合、各半導体チップ３を順次積層するので、組立工程に要する時間は長くなるが、図４に示す封止体６を用いずに、複数の半導体チップ３をフリップチップ接続方式で積層することができる。
　＜変形例７＞
　また例えば、上記実施の形態および変形例では、チップ搭載領域２ｐ２と同じ範囲、あるいは、チップ搭載領域２ｐ２よりも狭い範囲に接着材ＮＣＬ１を配置する実施態様について説明した。しかし、変形例として、チップ搭載領域２ｐ２よりも広い範囲に接着材ＮＣＬ１を配置することもできる。換言すれば、接着材ＮＣＬ１の平面サイズを、積層体ＭＣＳの平面サイズよりも大きくすることができる。この場合、第２チップ搭載工程において、接着材ＮＣＬ２を積層体ＭＣＳの側面３ｃに接着させることができるので、フィレットが形成され易い。この結果、積層体ＭＣＳと接着材ＮＣＬ２の接着強度を向上させることができる。
　＜変形例８＞
　さらに、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。
　その他、実施の形態に記載された内容の一部を以下に記載する。
　（１）第１面、上記第１面に形成された複数のボンディングリード、上記第１面とは反対側の第２面、および上記第２面に形成され、かつ、上記複数のボンディングリードとそれぞれ電気的に接続された複数のランドを有する配線基板と、
　第１表面、上記第１表面に形成された複数の第１表面電極、上記第１表面とは反対側の第１裏面、第１裏面に形成された複数の第１裏面電極、および上記第１表面および上記第１裏面のうちの一方から他方に向かって貫通するようにそれぞれ形成され、かつ、上記複数の第１表面電極と上記複数の第１裏面電極をそれぞれ電気的に接続する複数の貫通電極、を有し、上記第１表面が上記配線基板の上記第１面と対向するように、第１接着材を介して上記配線基板の上記第１面に搭載される第１半導体チップと、
　第２表面、上記第２表面に形成された複数の第２表面電極、上記複数の第２表面電極とそれぞれ電気的に接続された複数の突起電極、および上記第２表面とは反対側の第２裏面を有し、上記第２半導体チップの上記第２表面が上記第１半導体チップの上記第１裏面と対向するように、第２接着材を介して上記第１半導体チップ上に搭載される第２半導体チップと、
　を有し、
　上記複数の第１表面電極と上記複数のボンディングリードは電気的に接続され、
　上記複数の第２表面電極と上記複数の第１裏面電極は、上記複数の突起電極を介して電気的に接続され、
　上記第２半導体チップの平面サイズは、上記第１半導体チップの平面サイズよりも大きく、
　上記第２半導体チップは、上記第１チップ搭載部を含み、かつ、上記第１チップ搭載部よりも平面サイズが大きい第２チップ搭載部上に搭載され、
　上記第１接着材の周縁部は、上記第１チップ搭載部の周縁部よりも上記第２チップ搭載部の周縁部に近い位置に配置される半導体装置。

Claims (17)

  1. 　以下の工程を含む半導体装置の製造方法：
    　（ａ）第１面、前記第１面に形成された複数のボンディングリード、前記第１面とは反対側の第２面、および前記第２面に形成され、かつ、前記複数のボンディングリードとそれぞれ電気的に接続された複数のランドを有する配線基板を準備する工程；
    　（ｂ）前記配線基板の前記第１面に第１接着材を配置する工程；
    　（ｃ）前記（ｂ）工程の後、第１表面、前記第１表面に形成された複数の第１表面電極、前記第１表面とは反対側の第１裏面、第１裏面に形成された複数の第１裏面電極、および前記第１表面および前記第１裏面のうちの一方から他方に向かって貫通するようにそれぞれ形成され、かつ、前記複数の第１表面電極と前記複数の第１裏面電極をそれぞれ電気的に接続する複数の貫通電極、を有する第１半導体チップを、前記第１半導体チップの前記第１表面が前記配線基板の前記第１面と対向するように、前記第１接着材を介して前記配線基板の前記第１面に搭載し、前記複数のボンディングリードと前記複数の第１表面電極を電気的に接続する工程；
    　（ｄ）前記（ｃ）工程の後、前記第１半導体チップの前記第１裏面上および前記第１半導体チップから露出する前記第１接着材の表面上に、第２接着材を配置する工程；
    　（ｅ）前記（ｄ）工程の後、第２表面、前記第２表面に形成された複数の第２表面電極、および前記第２表面とは反対側の第２裏面を有する第２半導体チップを、前記第２半導体チップの前記第２表面が前記第１半導体チップの前記第１裏面と対向するように、前記第２接着材を介して前記第１半導体チップ上に搭載し、前記複数の第１裏面電極と前記複数の第２表面電極を電気的に接続する工程；
    　（ｆ）前記（ｅ）工程の後、前記配線基板の前記第１面、前記第１半導体チップおよび前記第２半導体チップを樹脂で封止する工程；
    　ここで、
    　前記第２半導体チップの平面サイズは、前記第１半導体チップの平面サイズよりも大きく、
    　前記（ｅ）工程の後、かつ、前記（ｆ）工程の前では、前記第２半導体チップのうちの前記第１半導体チップと重ならない部分と前記配線基板の前記第１面の間は、前記第１および第２接着材で塞がれている。
  2. 　請求項１において、
    　前記（ｆ）工程では、前記配線基板を成形金型内に配置して、前記成形金型内に樹脂を供給することで、前記配線基板の前記第１面、前記第１半導体チップおよび前記第２半導体チップを封止し、前記成形金型により前記樹脂を成形する半導体装置の製造方法。
  3. 　請求項２において、
    　前記（ｃ）工程で搭載される前記第１半導体チップの厚さは、前記（ｅ）工程で搭載される前記第２半導体チップの厚さよりも薄い半導体装置の製造方法。
  4. 　請求項１において、
    　前記（ｅ）工程では、前記第１半導体チップが搭載される第１チップ搭載部よりも平面サイズが大きい第２チップ搭載部上に前記第２半導体チップが搭載され、
    　前記（ｂ）工程では、前記第１接着材の周縁部が、前記第１チップ搭載部の周縁部よりも前記第２チップ搭載部の周縁部に近い位置に配置される半導体装置の製造方法。
  5. 　請求項１において、
    　前記（ｆ）工程で、前記配線基板の前記第１面、前記第１半導体チップおよび前記第２半導体チップを封止する前記樹脂には、複数のフィラー粒子が含まれる半導体装置の製造方法。
  6. 　請求項５において、
    　前記複数のフィラー粒子には、前記第２半導体チップと前記配線基板の前記第１面の離間距離よりも大きい粒径のフィラー粒子が含まれる半導体装置の製造方法。
  7. 　請求項１において、
    　前記（ｅ）工程では、前記第２半導体チップが、前記第１半導体チップ上に複数積層され、
    　複数の前記第２半導体チップ間は、前記封止体とは異なる封止体により封止されている半導体装置の製造方法。
  8. 　請求項７において、
    　前記（ｆ）工程で、前記配線基板の前記第１面、前記第１半導体チップを封止する前記樹脂は、複数の前記第２半導体チップの間を封止する前記封止体よりも粘度が高い半導体装置の製造方法。
  9. 　請求項１において、
    　前記配線基板の前記第１面の第１チップ搭載部に配置される前記第１接着材は、フィルム状の接着材である半導体装置の製造方法。
  10. 　請求項１において、
    　前記（ｄ）工程では、ペースト状の前記第２接着材を前記第１半導体チップの前記第１裏面上および前記第１半導体チップから露出する前記第１接着材の表面上に向かって塗布することにより前記第２接着材を配置する半導体装置の製造方法。
  11. 　請求項１において、
    　前記（ｃ）工程では、前記第１半導体チップの側面のうち、前記第１半導体チップの前記表面側の半分以上が前記第１接着材により覆われる半導体装置の製造方法。
  12. 　以下の工程を含む半導体装置の製造方法：
    　（ａ）第１面、前記第１面に形成された複数のボンディングリード、前記第１面とは反対側の第２面、および前記第２面に形成され、かつ、前記複数のボンディングリードとそれぞれ電気的に接続された複数のランドを有する配線基板を準備する工程；
    　（ｂ）前記配線基板の前記第１面に第１接着材を配置する工程；
    　（ｃ）前記（ｂ）工程の後、第１表面、前記第１表面に形成された複数の第１表面電極、前記第１表面側に形成され、かつ前記複数の第１表面電極のそれぞれと電気的に接続された複数の第１回路、前記第１表面とは反対側の第１裏面、第１裏面に形成された複数の第１裏面電極、および前記第１表面および前記第１裏面のうちの一方から他方に向かって貫通するようにそれぞれ形成され、かつ、前記複数の第１表面電極と前記複数の第１裏面電極をそれぞれ電気的に接続する複数の貫通電極、を有する第１半導体チップを、前記第１半導体チップの前記第１表面が前記配線基板の前記第１面と対向するように、前記第１接着材を介して前記配線基板の前記第１面に搭載し、前記複数のボンディングリードと前記複数の第１表面電極を電気的に接続する工程；
    　（ｄ）前記（ｃ）工程の後、前記第１半導体チップの前記第１裏面上および前記第１半導体チップから露出する前記第１接着材の表面上に、第２接着材を配置する工程；
    　（ｅ）前記（ｄ）工程の後、第２表面、前記第２表面に形成された複数の第２表面電極、前記第２表面側に形成され、かつ前記複数の第２表面電極のそれぞれと電気的に接続された複数の第２回路、および前記第２表面とは反対側の第２裏面を有する第２半導体チップを、前記第２半導体チップの前記第２表面が前記第１半導体チップの前記第１裏面と対向するように、前記第２接着材を介して前記第１半導体チップ上に搭載し、前記複数の第１裏面電極と前記複数の第２表面電極を電気的に接続する工程；
    　（ｆ）前記（ｅ）工程の後、前記配線基板の前記第１面、前記第１半導体チップおよび前記第２半導体チップを樹脂で封止する工程；
    　ここで、
    　前記複数の第２回路には、前記第１半導体チップとの間で、前記第１半導体チップと前記第２チップの間に設けられた複数の第１突起電極を介して通信するデータを記憶する記憶回路が含まれ、
    　前記複数の第１回路には、前記第１半導体チップと前記第２チップの間に設けられた複数の第２突起電極を介して前記第２半導体チップの前記記憶回路の動作を制御する制御回路が含まれ、
    　前記第２半導体チップの平面サイズは、前記第１半導体チップの平面サイズよりも大きく、
    　前記（ｅ）工程の後、かつ、前記（ｆ）工程の前では、前記第２半導体チップのうちの前記第１半導体チップと重ならない部分と前記配線基板の前記第１面の間は、前記第１および第２接着材で塞がれている。
  13. 　以下の工程を含む半導体装置の製造方法：
    　（ａ）第１面、前記第１面に形成された複数のボンディングリード、前記第１面とは反対側の第２面、および前記第２面に形成され、かつ、前記複数のボンディングリードとそれぞれ電気的に接続された複数のランドを有する配線基板を準備する工程；
    　（ｂ）前記配線基板の前記第１面の第１チップ搭載部に第１接着材を配置する工程；
    　（ｃ）前記（ｂ）工程の後、第１表面、前記第１表面に形成された複数の第１表面電極、前記第１表面とは反対側の第１裏面、第１裏面に形成された複数の第１裏面電極、および前記第１表面および前記第１裏面のうちの一方から他方に向かって貫通するようにそれぞれ形成され、かつ、前記複数の第１表面電極と前記複数の第１裏面電極をそれぞれ電気的に接続する複数の貫通電極、を有する第１半導体チップを、前記第１半導体チップの前記第１表面が前記配線基板の前記第１面と対向するように、前記配線基板の前記第１チップ搭載部に搭載し、前記複数のボンディングリードと前記複数の第１表面電極を電気的に接続する工程；
    　（ｄ）前記（ｃ）工程の後、前記第１半導体チップの前記第１裏面上に、第２接着材を配置する工程；
    　（ｅ）前記（ｄ）工程の後、第２表面、前記第２表面に形成された複数の第２表面電極、前記複数の第２表面電極とそれぞれ電気的に接続された複数の突起電極、および前記第２表面とは反対側の第２裏面を有する第２半導体チップを、前記第２半導体チップの前記第２表面が前記第１半導体チップの前記第１裏面と対向するように、前記第２接着材を介して前記第１半導体チップ上に搭載し、前記複数の第１裏面電極と前記複数の第２表面電極を電気的に接続する工程；
    　ここで、
    　前記第２半導体チップの平面サイズは、前記第１半導体チップの平面サイズよりも大きく、
    　前記（ｅ）工程では、前記第１チップ搭載部を含み、かつ、前記第１チップ搭載部よりも平面サイズが大きい第２チップ搭載部上に前記第２半導体チップが搭載され、
    　前記（ｂ）工程では、前記第１接着材の周縁部が、前記第１チップ搭載部の周縁部よりも前記第２チップ搭載部の周縁部に近い位置に配置される半導体装置の製造方法。
  14. 　請求項１３において、
    　前記（ｃ）工程では、前記第１半導体チップの側面のうち、前記第１半導体チップの前記表面側の半分以上が前記第１接着材により覆われる半導体装置の製造方法。
  15. 　請求項１３において、
    　前記（ｂ）工程では、前記第１接着材の周縁部は、前記第１チップ搭載部の周縁部と前記第２チップ搭載部の周縁部の間に配置される半導体装置の製造方法。
  16. 　請求項１３において、
    　前記（ｃ）工程の後、かつ、前記（ｄ）工程の前に、前記第１接着材を硬化させる工程が含まれる半導体装置の製造方法。
  17. 　請求項１３において、
    　前記（ｂ）工程では、前記第１接着材は、前記第２チップ搭載部全体を覆うように配置される半導体装置の製造方法。
     
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