WO2013170608A1 - 掩模板及制造阵列基板的方法 - Google Patents

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WO2013170608A1
WO2013170608A1 PCT/CN2012/087096 CN2012087096W WO2013170608A1 WO 2013170608 A1 WO2013170608 A1 WO 2013170608A1 CN 2012087096 W CN2012087096 W CN 2012087096W WO 2013170608 A1 WO2013170608 A1 WO 2013170608A1
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WO
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light
area
pixel electrode
passivation layer
transmitting area
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PCT/CN2012/087096
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邓检
李晓坤
木素真
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北京京东方光电科技有限公司
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    • H01—ELECTRIC ELEMENTS
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    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
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    • H—ELECTRICITY
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask

Definitions

  • Embodiments of the present invention relate to a mask and a method of fabricating the array substrate. Background technique
  • LCD liquid crystal display
  • the main structure of the LCD comprises an array substrate of the pair of boxes and a color filter substrate, wherein the manufacturing process of the array substrate is implemented based on a four-step mask process, specifically:
  • a gate metal film layer is deposited on the substrate, and the first mask plate is aligned with the substrate on which the gate metal film layer is deposited by using a mask process, and the pattern on the first mask plate is developed by a photolithography process.
  • the deposited gate metal film layer patterns of gate lines, gate electrodes, and storage capacitor electrodes are formed.
  • the second step on the substrate forming the gate line, the gate electrode and the storage capacitor electrode pattern, an active film layer and a metal film layer are continuously deposited, and the second mask plate is aligned with the substrate on which the metal film layer is deposited, and the light is used.
  • the engraving process develops the pattern on the second mask onto the deposited metal film layer to form patterns of the active layer, the data lines, the drain electrodes, and the source electrodes.
  • a passivation film is deposited, the third mask is aligned with the substrate on which the passivation metal film layer is deposited, and the third mask is formed by photolithography. The pattern is developed onto the substrate to form a passivation layer pattern.
  • a pixel electrode layer material is deposited, the fourth mask is aligned with the substrate on which the pixel electrode layer material is deposited, and the pattern on the fourth mask is formed by a photolithography process. Development onto the substrate to form a pixel electrode pattern.
  • the embodiments of the present invention provide a method for fabricating an array substrate and a mask for solving the problems of low efficiency and waste of cost in manufacturing the array substrate in the prior art.
  • a mask comprising an opaque region, a first light transmissive region and a second light transmissive region, wherein the first light transmissive region allows a minimum light intensity of transmitted light to be less than the second light transmissive region allows permeation The minimum light intensity of light.
  • a method for fabricating an array substrate using a mask comprising an opaque region, a first light transmissive region and a second light transmissive region, wherein the first light transmissive region allows a minimum illumination intensity of transmitted light to be less than The second light-transmitting region allows a minimum light intensity of the transmitted light, and wherein the first light-transmitting region corresponds to a pattern region of the passivation layer via, the first light-transmitting region and the second light-transmitting region
  • the method comprises: after coating the photoresist on the passivation layer film on the substrate, aligning the mask sheet with the substrate; coating the pair based on the aligned mask The photoresist is subjected to an exposure process, and a pattern of a passivation layer via on the reticle is developed onto the passivation layer film to form a passivation layer pattern having a via pattern;
  • the passivation layer film of the layer pattern covers the pixel electrode layer material, and the photore
  • a method for fabricating an array substrate using a mask comprising an opaque region, a first light transmissive region and a second light transmissive region, wherein the first light transmissive region allows a minimum illumination intensity of transmitted light to be less than The second light-transmitting region allows a minimum light intensity of the transmitted light, and wherein the opaque region corresponds to a pattern region of the passivation layer via, the opaque region and the second light-transmitting region corresponding to a pattern area of the pixel electrode, the method comprising: after coating the photoresist on the passivation layer film on the substrate, aligning the mask sheet with the substrate; and based on the aligned mask Description The photoresist is subjected to an exposure process, and a pattern of a passivation layer via on the reticle is developed onto the passivation layer film to form a passivation layer pattern having a via pattern; and a passivation layer pattern is formed a passivation layer film covering the pixel electrode layer material, and coating a photores
  • the method for manufacturing an array substrate is performed by using a new mask provided by the embodiment of the present invention.
  • a passivation layer pattern is formed on the passivation layer and a pixel electrode layer pattern is formed on the pixel electrode layer.
  • the exposure process is performed based on the same mask, so the process of manufacturing the array substrate relative to the prior art reduces the number of masks used, and reduces the process of precisely aligning the substrate and the mask once, thereby improving the array.
  • the production efficiency of the substrate and the production cost are saved.
  • Figure la is a schematic structural view of a proposed mask in the embodiment of the present invention.
  • Figure lb is a schematic diagram of the main process of the lithography process of the array substrate
  • FIG. 2 is a flow chart of a method for fabricating an array substrate according to an embodiment of the present invention
  • 3a is a top plan view of an array substrate after forming a gate electrode, a gate scan line, and a storage capacitor electrode on a substrate according to an embodiment of the present invention
  • Figure 3b is a cross-sectional view taken along line A-A' of the top view of the array substrate shown in Figure 3a;
  • FIG. 4a is a top plan view of an array substrate provided with an insulating layer according to an embodiment of the present invention
  • FIG. 4b is a cross-sectional view taken along line A-A' of the top view of the array substrate shown in FIG. 4a
  • a schematic diagram of applying a positive photoresist on a passivation layer metal film layer is provided;
  • FIG. 5b is a schematic diagram of exposure processing of a passivation layer according to an embodiment of the present invention
  • FIG. 6a is a schematic diagram of a negative photoresist applied on a metal film layer of a pixel electrode according to an embodiment of the present invention
  • FIG. 6b is a schematic diagram of exposure processing of a pixel electrode layer according to an embodiment of the present invention
  • FIG. 7a is a top plan view of an array substrate after forming a passivation layer and a pixel electrode layer according to an embodiment of the present invention
  • Figure 7b is a cross-sectional view taken along line A-A' of the top view of the array substrate shown in Figure 7a.
  • the embodiment of the present invention provides a new mask, and proposes a method for manufacturing an array substrate by using the new mask. .
  • a new mask plate according to an embodiment of the present invention is introduced.
  • a passivation layer via pattern region 101 and a pixel electrode layer pattern region 102 are respectively disposed on the mask sheet, and a via layer is formed in the passivation layer.
  • a different light transmissive film is covered on the pattern area 101 and on the pixel electrode layer pattern area 102.
  • the pixel electrode layer pattern region 102 disposed on the mask plate includes the pattern region 101 of the passivation layer via hole, and the light transmissive film covered by the pattern region 101 of the passivation layer via hole allows the minimum illumination intensity of the transmitted light to be smaller than the pixel electrode.
  • the light transmissive film covered by the layer pattern area 102 allows the minimum light intensity of the transmitted light, and the pattern of the pattern area 101 of the passivation layer via may be circular, elliptical or square.
  • the mask of the embodiment of the present invention is subjected to illumination treatment by using light of different illumination intensities, and after development imaging, a passivation layer pattern and a pixel electrode layer pattern can be respectively formed on the substrate coated with the photoresist, so that A passivation layer pattern formed on the passivation layer is formed in the process of fabricating the array substrate based on the same mask, and a pixel electrode layer pattern on the pixel electrode layer is formed. As shown in FIG.
  • the pattern region 101 of the passivation layer via is adjacent to the pixel electrode layer pattern region 102 and surrounded by the pixel electrode layer pattern region 102.
  • the sum of the above regions 101 and 102 corresponds to the formed pixel electrode pattern.
  • the step diagram specifically includes: coating a layer of photoresist on the surface of the substrate, exposing the substrate coated with the photoresist by using a mask, and performing development processing after the exposure process.
  • the exposure technology is the most important part of the lithography process. The principle is that the light beam emitted by the light source is irradiated on the reticle and imaged on the surface of the photoresist-coated substrate through the reticle, that is, exposure, so that A pattern on the reticle is imaged on the substrate by exposure processing.
  • the exposure processing may be a proximity exposure processing, a contact exposure processing, or a projection exposure processing, which is employed in the embodiment of the present invention, but the embodiment according to the present invention is not limited thereto.
  • a gate metal layer, a gate insulating layer, a passivation layer and a pixel electrode layer are sequentially formed on the substrate, wherein the exposure process is performed by using a mask, and a gate metal layer pattern is formed on the gate metal layer and
  • the gate insulating layer pattern is formed on the gate insulating layer, since the pattern of the gate metal layer and the pattern of the gate insulating layer have incompletely overlapping pattern regions, the above-mentioned proposed embodiment of the present invention cannot be shared during the exposure process.
  • a new mask is formed by sequentially forming a pattern of a gate metal layer on the substrate on which the gate metal film is deposited and a pattern of forming a gate insulating layer on the substrate on which the gate insulating film is deposited.
  • the pixel electrode layer is a layer overlying the passivation layer, wherein the formation process is to deposit a pixel electrode material on the passivation layer after forming the via holes, and the pixel electrode material
  • the via deposition disposed on the passivation layer that is, the pattern on the passivation layer (ie, the via) is completely contained within the pattern on the pixel electrode layer, the above-described embodiment of the present invention can be used.
  • the new mask is subjected to an exposure process to form a pattern of forming a passivation layer on the substrate on which the passivation layer film is deposited, and a pattern of the pixel electrode layer is formed on the substrate on which the pixel electrode material is deposited.
  • a pattern of a gate metal layer provided on the first mask a pattern region covered with a light-transmissive film, and when the first mask is used for the exposure process, only light having a light intensity greater than or equal to the gate metal layer can pass through the gate metal layer pattern region on the first mask a light-transmissive film covering the second mask layer; the pattern region is covered with a light-transmissive film, and when the second mask is used for the exposure process, only the light intensity of the gate insulating layer is greater than or equal to The light can pass through the light transmissive film covered on the pattern region of the gate insulating layer on the second mask.
  • the third mask used in the embodiment of the present invention is a new mask plate proposed above, and a pattern region of the passivation layer via hole and a pixel electrode layer pattern region are respectively disposed on the third mask plate, and the two patterns are The area covers different light transmissive films.
  • the light-transmissive film covered by the passivation layer region allows the minimum light intensity of transmitted light to be smaller than the minimum light intensity of the light-transmitting film covered by the pixel electrode layer pattern region to allow transmitted light.
  • the passivation layer exposure process of the array substrate is performed using the third mask, only light having a light intensity equal to or greater than the passivation layer can pass through the transparent film covered on the pattern region of the passivation layer via hole on the third mask. Therefore, after the development process, the pattern of the passivation layer can be imaged on the substrate on which the passivation layer film is deposited; correspondingly, when the array substrate pixel electrode layer exposure process is performed using the third mask, the cover is over the pixel electrode layer
  • the minimum light intensity supported by the light transmissive film on the pattern area is greater than or equal to the minimum light intensity of the light transmissive film covering the pattern area of the passivation layer via hole, so when the light intensity used is greater than the light transmission on the pattern area of the pixel electrode layer
  • the minimum light intensity supported by the film is used, the light can be simultaneously transmitted through the transparent film covered by the pattern region of the pixel electrode layer and the transparent film covered by the pattern region of the passivation layer via the passivation layer, thereby being subjecte
  • FIG. 2 it is a flowchart of a method for manufacturing an array substrate according to an embodiment of the present invention.
  • the specific process is as follows:
  • Step 21 depositing a gate metal film on the substrate, uniformly coating a layer of photoresist on the deposited gate metal film, and accurately aligning the first mask to the substrate coated with the photoresist, using alignment
  • the photoresist coated on the substrate is exposed to light having a light intensity mode equal to or greater than the gate metal layer, so that the light can pass through the gate electrode pattern region and the gate scan line pattern, respectively.
  • the light-transmissive film is covered on the region and the storage capacitor pattern region, thereby developing and imaging the gate scan line pattern, the gate electrode pattern and the storage capacitor electrode pattern disposed on the first mask on the gate metal film. As shown in FIG.
  • FIG. 3a a top view of the array substrate after forming a gate electrode pattern, a gate scan line pattern, and a storage capacitor electrode pattern on the substrate;
  • FIG. 3b is an array base shown in FIG. 3a.
  • 202 A gate scan line 203 and a storage capacitor electrode 204.
  • the gate metal film covered on the substrate 201 may be, but not limited to, a single layer film of AlNd, Al, Cu, Mo, MoW or Cr, or one or any combination of AlNd, Al, Cu, Mo, MoW or Cr. Composite film.
  • Step 22 on the substrate 201 formed with the gate electrode 202, the gate scan line 203 and the storage capacitor electrode 204 after the step 21, depositing an insulating layer metal film in a part of the region, and depositing an active layer film in the remaining region.
  • the deposited insulating metal film and the active layer film are uniformly coated with a layer of photoresist, respectively, and then the second mask is accurately aligned with the substrate 201 on which the insulating layer metal film and the active layer film are respectively deposited.
  • the photoresist coated on the insulating metal film layer and the active layer film is exposed to light having an illumination intensity greater than or equal to the insulating layer, so that the light can pass through the second a transparent film covering the data line pattern area, the source electrode pattern area and the drain electrode pattern area disposed on the mask, thereby realizing imaging image line pattern, source electrode pattern and drain electrode pattern disposed on the second mask
  • FIG. 4a is a top plan view of an array substrate in which an insulating layer and an active layer are disposed
  • FIG. 4b is a cross-sectional view taken along line AA' of the top view of the array substrate shown in FIG.
  • the formed pattern is further etched and stripped, so that the data line 209 and the source electrode 207 can be formed on the substrate 201 on which the insulating layer film 205 and the active layer film 206 are deposited.
  • the drain electrode 208 is formed on the substrate 201 on which the insulating layer film 205 and the active layer film 206 are deposited.
  • the insulating layer film may be, but not limited to, a single layer film of SiNx, SiOx or SiOxNy, or a composite film of one or any combination of SiNx, SiOx or SiOxNy; and the active layer film may be, but not limited to, polycrystalline silicon.
  • Step 23 depositing a passivation layer film on the substrate 201 processed in step 22, and coating a layer of positive photoresist on the substrate 201 on which the passivation layer metal film layer is deposited, and then applying a third layer.
  • the mask is precisely aligned with the substrate 201 on which the passivation layer film is deposited, and the coated positive photoresist is exposed to light having a light intensity mode greater than or equal to the passivation layer by using the aligned third mask. That is, the light intensity used is greater than the pattern area of the passivation layer of the mask.
  • the maximum d, the light intensity of the transmitted light is smaller than the minimum light intensity allowed by the pixel electrode layer pattern area.
  • the passivation layer pattern disposed on the third mask is developed and imaged onto the substrate 201 on which the passivation layer film is deposited. Further, an etching process is performed on the passivation layer pattern formed on the passivation layer film to form via holes on the passivation layer, and the shape of the via holes may be circular, elliptical or square.
  • the process of forming a passivation layer by an exposure process using a third mask may be, but is not limited to, using a positive lithography process.
  • the positive lithography process is to apply a layer of positive photoresist on the substrate. After exposure treatment, the exposed area becomes easy to melt in the developer, and the exposed photoresist during development. Remove from the substrate and copy the same pattern as the mask onto the substrate. ⁇
  • the process of forming a passivation layer by a positive photolithography process is specifically as follows:
  • Step 231 uniformly coating a layer of positive photoresist 502 on the substrate 201 after depositing the passivation material layer 501; for convenience of presentation, only the substrate 201 and passivation are shown in FIG. 5a.
  • Step 232 Align the third mask 503 with the substrate 201 after the positive photoresist 502 is applied, and expose the coated positive photoresist with light having a light intensity greater than or equal to the passivation layer.
  • FIG. 5b is a schematic diagram of exposure processing of the passivation layer 210 according to an embodiment of the present invention. Light that is greater than or equal to the exposure light intensity of the passivation layer can only be transmitted through the transparent film covered on the pattern area of the passivation layer via hole on the third mask 503, and other areas on the third mask 503 cannot be penetrated.
  • the light having the light intensity of the passivation layer can be transmitted through the transparent film covered on the pattern area of the passivation layer via hole provided on the third mask 503, thereby achieving the arrangement on the third mask 503.
  • the passivation layer pattern is developed and imaged on the deposited passivation layer film.
  • the passivation material layer is a transparent insulating film, and may be, for example, a PVX film.
  • Step 24 depositing a layer of pixel electrode material on the substrate 201 after forming the passivation layer, and coating a layer of negative photoresist on the pixel electrode material, and then utilizing in step 23 a third mask 503 accurately positioned with the substrate 201, and exposing the coated negative photoresist with light having a light intensity higher than or equal to the pixel electrode layer, because the third electrode mask covers the pixel electrode layer pattern
  • the light-transmitting film on the area allows the minimum light intensity to be transmitted to be greater than or equal to the minimum light intensity allowed to pass through the light-transmissive film covering the pattern area of the passivation layer via hole, and therefore, when the light intensity used is larger than the pixels of the mask
  • the pattern area of the electrode layer allows the minimum light intensity of the transmitted light, the light can be simultaneously transmitted through the transparent film covered by the pattern area of the pixel electrode layer and the transparent area covered by the pattern area of the passivation layer via hole, thereby realizing
  • the pixel electrode layer pattern on the third mask is developed and
  • the process of forming the pixel electrode layer by the photolithography process using the third mask 503 may be, but is not limited to, using a negative photolithography process.
  • the negative lithography process refers to coating a negative photoresist on the substrate. After exposure treatment, the unexposed areas become easily melted in the developer, which will not be exposed during the development process. The photoresist is removed from the substrate and the opposite pattern to the mask is copied onto the substrate.
  • the process of forming a pixel electrode layer by a negative photolithography process is specifically as follows:
  • Step 241 on the substrate 201 on which the pixel electrode material 601 is deposited, the pixel electrode material 601 is deposited by a via 212 disposed on the passivation layer, and a layer of negative is uniformly coated on the pixel electrode material 601.
  • the photoresist 602 is convenient for presentation. Only the substrate 201, the passivation layer 210, the pixel electrode film layer 601, and the negative photoresist layer 602 are shown in FIG. 6a.
  • Step 242 continuing to utilize the third mask 503 that has been aligned with the substrate, and exposing the coated negative photoresist with light having a light intensity greater than or equal to the pixel electrode layer.
  • FIG. 6b a schematic diagram of exposure processing for forming a pixel electrode layer according to an embodiment of the present invention is shown.
  • the third mask 503 has been accurately aligned with the substrate 201 during the passivation layer exposure process, so that the third mask 503 and the substrate 201 need not be accurately positioned in this step.
  • the light-transmitting film covering the pattern region of the pixel electrode layer on the third mask 503 allows the minimum light intensity to be transmitted to be greater than or equal to the minimum light intensity allowed by the light-transmissive film covering the pattern region of the passivation layer via. Therefore, the light can simultaneously pass through the transparent film covered on the pattern region of the pixel electrode layer and the transparent film covered on the pattern region of the passivation via, so that the pixel electrode layer to be disposed on the third mask can be realized.
  • the graphic development image is on the substrate 201 on which the pixel electrode material is deposited.
  • the material of the pixel electrode layer may be, but not limited to, a single layer film of ruthenium or osmium, or
  • FIG. 7a a top view of the array substrate after the passivation layer 210 and the pixel electrode layer 211 are disposed;
  • FIG. 7b is a cross-sectional view taken along line A-A' of the top view of the array substrate shown in FIG. 7a. .
  • the method for fabricating the array substrate proposed in the embodiment of the present invention in the process of exposing the array substrate by using the new mask provided by the embodiment of the present invention, because the passivation layer pattern is formed on the passivation layer and the pixel electrode is formed
  • the exposure process can be performed based on the same mask, so that the process of manufacturing the array substrate relative to the prior art reduces the number of masks used and reduces the accuracy of the substrate and the mask.
  • the alignment process improves the production efficiency of the array substrate and saves production costs.
  • the minimum light intensity allowing light to pass through The smaller area corresponds to the pattern area of the via of the passivation layer.
  • the present invention may also be such that the opaque region corresponds to the pattern region of the passivation layer via, and the region where the minimum illumination intensity of the transmitted light is allowed to be larger and the opaque region correspond to the pattern region of the pixel electrode, but
  • the type of photoresist used at this time is opposite to that of the above embodiment.
  • a light-transmitting region that allows a minimum light intensity of transmitted light is referred to as a first light-transmitting region
  • a light-transmitting region that allows a light-transmitting light having a large minimum light intensity is referred to as a second light-transmitting region.
  • the opaque region corresponds to the pattern region of the passivation layer via
  • the opaque region and the second light-transmissive region correspond to the pattern region of the pixel electrode.
  • the opaque region and the second light transmissive region may be adjacent and surrounded by the second light transmissive region.
  • the passivation layer pattern In the process of forming the passivation layer pattern, it is necessary to use a negative photoresist whose light intensity is greater than the minimum light intensity of the second light-transmitting region allowing light to pass through. Therefore, the photoresist corresponding to the first and second light-transmitting regions is exposed, and then the pattern of the passivation layer via holes can be transferred onto the passivation layer film.
  • a positive photoresist is used, and the light intensity is greater than the minimum light intensity of the first light-transmitting region allowing the transmitted light to be smaller than the minimum light intensity of the second transmitted light, and thus corresponds to no
  • the photoresist of the light-transmitting region and the second light-transmitting region is not irradiated, and is retained during development, so that the pattern of the pixel electrode layer can be transferred to the pixel electrode layer material.
  • the other steps of the manufacturing method according to the present embodiment such as the steps of manufacturing the gate electrode, the gate insulating film, etc., may employ the same method as the above embodiment, and will not be described herein.
  • a mask comprising an opaque region, a first light-transmitting region and a second light-transmitting region, wherein the first light-transmitting region allows a minimum light intensity of transmitted light to be smaller than the second light-transmitting region The minimum light intensity allowed to pass through the light.
  • a method of manufacturing an array substrate using a mask comprising an opaque region, a first light-transmissive region and a second light-transmitting region, wherein the first light-transmitting region allows for minimum illumination of transmitted light The intensity is smaller than a minimum light intensity of the second light-transmitting region allowing light to pass through, and wherein the first light-transmitting region corresponds to a pattern region of the passivation layer via, the first light-transmitting region and the second
  • the light transmissive area corresponds to a graphic area of the pixel electrode, and the method includes:
  • the mask is aligned with the substrate
  • the photoresist coated on the pixel electrode layer material is subjected to exposure processing based on the aligned mask, and the pixel electrode layer pattern on the mask is developed and imaged onto the pixel electrode layer material.
  • a method of manufacturing an array substrate using a mask comprising an opaque region, a first light-transmitting region and a second light-transmitting region, wherein the first light-transmitting region allows a minimum light intensity of transmitted light to be smaller than a minimum light intensity of the second light-transmitting region to allow transmitted light, and wherein the The transparent area corresponds to a pattern area of the passivation layer via, and the opaque area and the second transparent area correspond to a graphic area of the pixel electrode, and the method includes:
  • the mask is aligned with the substrate

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Abstract

一种掩模板及制造阵列基板的方法。掩模板包括不透光区域、第一透光区域和第二透光区域，其中第一透光区域允许透过光的最小光照强度小于第二透光区域允许透过光的最小光照强度。

Description

掩模板及制造阵列基板的方法 技术领域
本发明的实施例涉及一种掩模板及制造阵列基板的方法。 背景技术
近年来， 随着数字化电视的普及， 传统的阴极射线管 (CRT, Cathode Ray Tube)显示技术由于数字化困难以及体积大、 重量大、 有辐射等缺点， 逐渐被 新一代显示技术所替代。 液晶显示器（LCD, Liquid Crystal Display )具有 重量轻、 体积小、 功耗低、 无辐射、 显示分辨率高等优点， 逐渐成为显示技 术领域中的主流产品。
LCD的主体结构包括对盒的阵列基板和彩膜基板，其中阵列基板的制造 过程是基于四步掩模工艺实现的， 具体为：
第一步， 在基板上沉积一层栅金属膜层， 利用掩模工艺， 将第一掩模板 与沉积栅金属膜层的基板对准， 利用光刻工艺， 将第一掩模板上的图形显影 到沉积的栅金属膜层上， 形成栅线、 栅电极以及存储电容电极的图案。
第二步， 在形成栅线、 栅电极以及存储电容电极图案的基板上， 继续沉 积一层有源膜层和金属膜层， 将第二掩模板与沉积金属膜层的基板对准， 利 用光刻工艺，将第二掩模板上的图形显影到沉积的金属膜层上，形成有源层、 数据线、 漏电极以及源电极的图案。
第三步， 在第二步的基础之上， 沉积一层钝化层薄膜， 将第三掩模板与 沉积钝化层金属膜层的基板对准， 利用光刻工艺， 将第三掩模板上的图形显 影到基板上， 形成钝化层图案。
第四步， 在第三步的基础之上， 沉积一层像素电极层材料， 将第四掩模 板与沉积像素电极层材料的基板对准， 利用光刻工艺， 将第四掩模板上的图 形显影到基板上， 形成像素电极图案。
现有技术的阵列基板制造方法中，在利用掩模板制造阵列基板的过程中， 因为阵列基板金属膜层比较多，基于不同金属膜层材料要形成的图案也不同， 这样对应不同的金属膜层， 要选择带有对应图案的不同掩模板， 才能基于不 同金属膜层材料在基板上形成不同层上的图案。 同时在阵列基板的制造过程 中， 每个掩模板上的图形需要精确的对准在对应的金属膜层之上， 所以每次 都需要将不同的掩模板分别和覆盖不同金属膜层的基板精确对准， 这样在不 同阶段分别将不同的掩模板与基板进行精准对准的操作， 便使得阵列基板的 制作过程效率降低， 同时增加了生产成本。 发明内容
本发明实施例提供了一种阵列基板的制造方法及掩模板， 用以解决现有 技术中制造阵列基板的过程效率低下， 浪费成本的问题。
本发明实施例技术方案如下：
一种掩模板， 包括不透光区域， 第一透光区域和第二透光区域， 其中所 述第一透光区域允许透过光的最小光照强度小于所述第二透光区域允许透过 光的最小光照强度。
一种使用掩模板制造阵列基板的方法， 该掩模板包括不透光区域， 第一 透光区域和第二透光区域， 其中所述第一透光区域允许透过光的最小光照强 度小于所述第二透光区域允许透过光的最小光照强度， 且其中所述第一透光 区域对应于钝化层过孔的图形区域， 所述第一透光区域与所述第二透光区域 对应于像素电极的图形区域， 该方法包括： 在基板上的钝化层薄膜上涂覆光 刻胶后， 将所述掩模板与基板进行对准处理； 基于对准后的掩模板对涂覆的 所述光刻胶进行曝光处理， 将所述掩模板上的钝化层过孔的图形显影成像到 所述钝化层薄膜上， 以形成具有过孔图案的钝化层图形； 在形成钝化层图形 的钝化层薄膜上覆盖像素电极层材料， 并在像素电极层材料上涂覆光刻胶； 基于所述对准后的掩模板对涂覆在像素电极层材料上的光刻胶进行曝光处 理， 将所述掩模板上的像素电极层图形显影成像到像素电极层材料上。
一种使用掩模板制造阵列基板的方法， 该掩模板包括不透光区域， 第一 透光区域和第二透光区域， 其中所述第一透光区域允许透过光的最小光照强 度小于所述第二透光区域允许透过光的最小光照强度， 且其中所述不透光区 域对应于钝化层过孔的图形区域， 所述不透光区域和所述第二透光区域对应 于像素电极的图形区域， 该方法包括： 在基板上的钝化层薄膜上涂覆光刻胶 后， 将所述掩模板与基板进行对准处理； 基于对准后的掩模板对涂覆的所述 光刻胶进行曝光处理， 将所述掩模板上的钝化层过孔的图形显影成像到所述 钝化层薄膜上， 以形成具有过孔图案的钝化层图形； 在形成钝化层图形的钝 化层薄膜上覆盖像素电极层材料， 并在像素电极层材料上涂覆光刻胶； 基于 所述对准后的掩模板对涂覆在像素电极层材料上的光刻胶进行曝光处理， 将 所述掩模板上的像素电极层图形显影成像到像素电极层材料上， 以形成像素 电极图形。
本发明的有益效果如下：
使用本发明实施例提出的新的掩模板进行阵列基板的制造方法， 在曝光 工艺处理过程中， 因为在钝化层上形成钝化层图形和在像素电极层上形成像 素电极层图形时， 可以基于同一个掩模板进行曝光工艺处理， 因此相对于现 有技术制造阵列基板的过程减少了使用的掩模板的数量， 并减小了一次对基 板和掩模板精准对准的过程， 从而提高了阵列基板的生产效率， 并节约了生 产成本。 附图说明
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例的附图作 简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例， 而非对本发明的限制。
图 la为本发明实施例中， 提出的掩模板结构示意图；
图 lb为阵列基板光刻工艺主要过程示意图；
图 2为本发明实施例中， 提出的阵列基板制造方法流程图；
图 3a为本发明实施例中，提出的基板上形成栅电极、栅极扫描线和存储 电容电极后的阵列基板的俯视结构图；
图 3b为对图 3a中所示的阵列基板的俯视结构图沿 A-A'线剖取的截面 图；
图 4a为本发明实施例中， 提出的设置绝缘层的阵列基板俯视结构图； 图 4b为对图 4a中所示的阵列基板俯视结构图沿 A-A'线剖取的截面图； 图 5a为本发明实施例中，提出的在钝化层金属膜层上涂覆正性光刻胶之 后的示意图；
图 5b为本发明实施例中， 提出的钝化层曝光处理示意图； 图 6a为本发明实施例中 ,提出的在像素电极金属膜层上涂覆负性光刻胶 之后的示意图；
图 6b为本发明实施例中， 提出的像素电极层曝光处理示意图； 图 7a为本发明实施例中，提出的形成钝化层和像素电极层后的阵列基板 俯视结构图；
图 7b为对图 7a所示的阵列基板俯视结构图沿 A-A'线剖取的截面图。 具体实施方式
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例的附图，对本发明实施例的技术方案进行清楚、 完整地描述。显然， 所描述的实施例是本发明的一部分实施例， 而不是全部的实施例。 基于所描 述的本发明的实施例， 本领域普通技术人员在无需创造性劳动的前提下所获 得的所有其他实施例， 都属于本发明保护的范围。
为解决现有技术中阵列基板的制造过程效率低和生产阵列基板的成本高 的问题， 本发明实施例提出一种新的掩模板， 并提出一种利用该新的掩模板 制造阵列基板的方法。
首先介绍本发明实施例提出的新的掩模板，如图 la所示，通过在掩模板 上分别设置钝化层过孔的图形区域 101和像素电极层图形区域 102, 在钝化 层过孔的图形区域 101上和像素电极层图形区域 102上覆盖不同的透光膜。 其中， 设置在掩模板上的像素电极层图形区域 102包含钝化层过孔的图形区 域 101 , 钝化层过孔的图形区域 101覆盖的透光膜允许透过光的最小光照强 度小于像素电极层图形区域 102覆盖的透光膜允许透过光的最小光照强度， 钝化层过孔的图形区域 101的图形可以为圓形、 椭圓形或者正方形等。 这样 釆用不同光照强度的光对本发明实施例提出的掩模板进行光照处理， 经过显 影成像， 从而可以分别在涂覆光刻胶的基板上形成钝化层图形和像素电极层 图形， 这样就可以实现基于同一个掩模板在制造阵列基板的过程中形成钝化 层上的钝化层图形，并形成像素电极层上的像素电极层图形。 如图 la所示， 钝化层过孔的图形区域 101与像素电极层图形区域 102毗连且被像素电极层 图形区域 102包围。 实际上， 在利用该掩模形成像素电极图形时， 上述区域 101和 102之和对应于形成的像素电极图形。 基于上述本发明实施例提出的新的掩模板， 本发明实施例这里还提出一 种基于该新的掩模板制造阵列基板的方法。 其中制造阵列基板涉及的光刻工 艺流程包括： 预处理、 光刻胶涂覆、 前烘、 曝光、 显影、 刻蚀和去胶等处理， 如图 lb所示， 为光刻工艺过程中的主要步骤示意图， 具体包括： 在基板表面 均勾地涂覆一层光刻胶， 利用掩模板对涂覆光刻胶的基板进行曝光处理以及 进行曝光处理后的显影处理。其中曝光技术是光刻工艺过程中最重要的环节， 其原理为将由光源发出的光束照射在掩模板上， 透过掩模板在涂覆光刻胶的 基板表面成像， 即为曝光， 这样就可以实现通过曝光处理将掩模板上的图形 成像在基板上。 曝光处理可以为接近式曝光处理、 接触式曝光处理或者投影 式曝光处理， 本发明实施例中釆用的投影式曝光处理， 但根据本发明的实施 例并不限于此。
在制造阵列基板过程中， 会先后在基板上形成栅金属层、 栅绝缘层、 钝 化层和像素电极层， 其中利用掩模板进行曝光工艺处理， 在栅金属层上形成 栅金属层图形和在栅绝缘层上形成栅绝缘层图形时， 由于栅金属层的图形和 栅绝缘层的图形存在不完全重合的图形区域， 因此在进行曝光工艺处理过程 中， 不能够共用本发明实施例上述提出的新的掩模板， 依次在沉积栅金属薄 膜的基板上形成栅金属层的图形和在沉积栅绝缘层薄膜的基板上形成栅绝缘 层的图形。 然而由于钝化层上只设置有过孔， 像素电极层是覆盖在钝化层之 上的层，其中形成过程是在形成过孔之后的钝化层上沉积一层像素电极材料， 像素电极材料通过设置在钝化层上的过孔沉积，也就是说钝化层上的图形（即 过孔）是完全包含在像素电极层上的图形之内的， 因此就可以使用本发明实 施例上述提出的新的掩模板进行曝光处理， 以实现依次在沉积钝化层薄膜的 基板上形成钝化层的图形， 并在沉积像素电极材料的基板上形成像素电极层 的图形。 由此可见， 基于本发明实施例上述提出的新的掩模板， 在制造阵列 基板的过程中， 只需要使用 3个掩模板， 从而相对于现有技术需要使用 4个 掩模板而言， 减少了一次掩模板与基板精准定位的次数， 因此就可以提高制 造阵列基板的效率， 减小制造阵列基板的成本。
上述已经分析基于本发明实施例提出的新的掩模板， 制造阵列基板的过 程中一共可以使用三个掩模板， 为便于区分， 这里将三个掩模板分别定义为 第一掩模板， 第二掩模板及第三掩模板。 第一掩模板上设置有栅金属层的图 形区域，该图形区域上覆盖有透光膜，利用第一掩模板进行曝光工艺处理时， 只有大于等于栅金属层的光照强度的光能够透过第一掩模板上的栅金属层图 形区域上覆盖的透光膜； 第二掩模板上设置有栅绝缘层的图形区域， 该图形 区域上覆盖有透光膜， 利用第二掩模板进行曝光工艺处理时， 只有大于等于 栅绝缘层的光照强度的光能够透过第二掩模板上的栅绝缘层图形区域上覆盖 的透光膜。 本发明实施例使用的第三掩模板是上述提出的一种新的掩模板， 在第三掩模板上分别设置有钝化层过孔的图形区域和像素电极层图形区域， 并且在两个图形区域上覆盖不同的透光膜。 其中钝化层区域覆盖的透光膜允 许透过光的最小光照强度小于像素电极层图形区域覆盖的透光膜允许透过光 的最小光照强度。
使用第三掩模板进行阵列基板的钝化层曝光工艺处理时， 只有大于等于 钝化层光照强度的光能够透过第三掩模板上的钝化层过孔的图形区域上覆盖 的透光膜， 从而经过显影处理， 可以在沉积有钝化层薄膜的基板上成像钝化 层的图形； 相应地， 在使用第三掩模板进行阵列基板像素电极层曝光工艺处 理时， 由于覆盖在像素电极层图形区域上的透光膜支持的最小光照强度大于 等于覆盖在钝化层过孔的图形区域上的透光膜的最小光照强度， 因此当使用 的光照强度大于像素电极层图形区域上的透光膜支持的最小光照强度时， 光 线可以同时透过像素电极层图形区域覆盖的透光膜和钝化层过孔的图形区域 覆盖的透光膜， 从而经过显影处理， 可以在沉积有像素电极材料的基板上成 像像素电极的图形。
如图 2所示， 为本发明实施例中提出的制造阵列基板的方法流程图， 具 体过程为：
步骤 21， 在基板上沉积一层栅金属薄膜， 在沉积的栅金属薄膜上均匀的 涂覆一层光刻胶， 将第一掩模板精确地对准涂覆光刻胶的基板， 利用对准后 的第一掩模板， 对涂覆在基板上的光刻胶釆取大于等于栅金属层光强模式的 光进行曝光处理， 这样光就可以分别透过栅电极图形区域、 栅极扫描线图形 区域和存储电容电极图形区域上覆盖的透光膜， 从而实现将设置在第一掩模 板上的栅极扫描线图形、 栅电极图形和存储电容电极图形显影成像在栅金属 薄膜上。 如图 3a所示， 为在基板上形成栅电极图形、栅极扫描线图形和存储 电容电极图形后的阵列基板的俯视结构图； 图 3b为对图 3a中所示的阵列基 板的俯视结构图沿 A-A'线剖取的截面图， 其中经过上述的曝光处理之后， 进 而对形成的图形进行刻蚀处理， 从而就可以在沉积栅金属薄膜的基板 201上 形成栅电极 202、 栅极扫描线 203和存储电容电极 204。
基板 201上覆盖的栅金属薄膜可以但不限于为 AlNd、 Al、 Cu、 Mo、 MoW 或 Cr的单层膜， 或者为 AlNd、 Al、 Cu、 Mo、 MoW或 Cr之一或任意组合 所构成的复合膜。
步骤 22,在步骤 21处理后的形成有栅电极 202、栅极扫描线 203和存储 电容电极 204的基板 201上， 在一部分区域沉积绝缘层金属薄膜， 并在其余 区域沉积有源层薄膜， 在沉积的绝缘层金属薄膜和有源层薄膜上分别均匀的 涂覆一层光刻胶， 然后将第二掩模板精确地对准分别沉积有绝缘层金属薄膜 和有源层薄膜的基板 201 , 利用对准后的第二掩模板， 对涂覆在绝缘层金属 薄膜层和有源层薄膜上的光刻胶用大于等于绝缘层光照强度的光做曝光处 理， 这样光就可以分别透过第二掩模板上设置的数据线图形区域、 源电极图 形区域和漏电极图形区域上覆盖的透光膜， 从而实现将设置在第二掩模板上 的数据线图形、 源电极图形和漏电极图形显影成像到沉积了绝缘层金属薄膜 和有源层薄膜的基板 201上。如图 4a所示，为设置绝缘层和有源层的阵列基 板的俯视结构图； 图 4b为对图 4a中所示的阵列基板的俯视结构图沿 A-A' 线剖取的截面图， 其中经过上述的曝光处理之后， 进而对形成的图形进行刻 蚀及去胶等工艺流程，从而就可以在沉积有绝缘层薄膜 205和有源层薄膜 206 的基板 201上形成数据线 209、 源电极 207、 漏电极 208。
其中， 绝缘层薄膜可以但不限于为 SiNx、 SiOx或 SiOxNy的单层膜， 或 者为 SiNx、 SiOx或 SiOxNy之一或任意组合所构成的复合膜； 有源层薄膜可 以但不限于为多晶硅。
步骤 23 , 在步骤 22处理后的基板 201上， 沉积一层钝化层薄膜， 在沉 积钝化层金属膜层的基板 201上均勾地涂覆一层正性光刻胶， 然后将第三掩 模板精确地对准沉积有钝化层薄膜的基板 201 , 利用对准后的第三掩模板， 对涂覆的正性光刻胶釆用大于等于钝化层光强模式的光进行曝光处理， 也就 是说， 所釆用的光照强度大于掩模板的钝化层过孔的图形区域允许透过光的 最 d、光照强度而小于像素电极层图形区域允许透过光的最小光照强度， 这样 光只能透过第三掩模板上设置的钝化层过孔的图形区域上覆盖的透光膜， 从 而实现将设置在第三掩模板上的钝化层图形显影成像到沉积了钝化层薄膜的 基板 201上。 进而对成像在钝化层薄膜上的钝化层图形进行刻蚀工艺， 从而 在钝化层上形成过孔， 过孔的形状可以为圓形、 椭圓形或正方形等。
其中利用第三掩模板经过曝光工艺处理形成钝化层的过程可以但不限于 为使用正性光刻工艺。 正性光刻工艺， 是在基板上涂覆一层正性光刻胶， 经 过曝光处理， 曝光后的区域变得很容易在显影液里融化， 在显影过程中将被 曝光过的光刻胶从基板上除去， 把与掩模板上相同的图形复制到基板上。 釆 用正性光刻工艺形成钝化层的过程具体为：
步骤 231 , 如图 5a所示， 在沉积钝化材料层 501后的基板 201上， 均匀 地涂覆一层正性光刻胶 502; 为表述方便， 图 5a中只示出基板 201、 钝化材 料层 501及正性光刻胶层 502。
步骤 232, 将第三掩模板 503与涂覆正性光刻胶 502之后的基板 201精 确地对准，釆用大于等于钝化层光强的光对涂覆的正性光刻胶进行曝光处理， 如图 5b所示，为本发明实施例提出的钝化层 210曝光处理示意图。大于等于 钝化层曝光光强的光线只能在第三掩模板 503上的钝化层过孔的图形区域上 覆盖的透光膜处透过， 在第三掩模板 503上的其他区域无法透过， 这样大于 等于钝化层光照强度的光就可以透过第三掩模板 503上设置的钝化层过孔的 图形区域上覆盖的透光膜， 从而实现将设置在第三掩模板 503上的钝化层图 形显影成像在沉积的钝化层薄膜上。
其中， 钝化材料层为透明绝缘薄膜， 例如可以是 PVX膜。
步骤 24, 在形成钝化层之后的基板 201上， 均勾地沉积一层像素电极材 料， 并在像素电极材料上均勾地涂覆一层负性光刻胶， 然后利用在步骤 23 中已经与基板 201精准定位的第三掩模板 503 , 釆用大于等于像素电极层光 照强度的光对涂覆的负性光刻胶做曝光处理， 由于在第三掩模板上， 覆盖在 像素电极层图形区域上的透光膜允许透过的最小光照强度大于等于覆盖在钝 化层过孔的图形区域上的透光膜允许透过的最小光照强度， 因此， 当所使用 的光照强度大于掩模板的像素电极层图形区域允许透过光的最小光照强度 时， 光线就可以同时透过像素电极层图形区域覆盖的透光膜和钝化层过孔的 图形区域覆盖的透光膜， 从而实现将设置在第三掩模板上的像素电极层图形 显影成像在沉积了像素电极材料的基板 201上。 其中利用第三掩模板 503经过光刻工艺处理形成像素电极层的过程可以 但不限于为使用负性光刻工艺。 负性光刻工艺， 是指在基板上涂覆一层负性 光刻胶， 经过曝光处理， 未被曝光的区域变得很容易在显影液里融化， 在显 影过程中将未被曝光过的光刻胶从基板上除去， 把与掩模板上相反的图形复 制到基板上。 釆用负性光刻工艺形成像素电极层的过程具体为：
步骤 241 , 如图 6a所示， 在沉积像素电极材料 601的基板 201上， 像素 电极材料 601通过设置在钝化层上的过孔 212沉积， 在像素电极材料 601上 均匀的涂覆一层负性光刻胶 602, 为表述方便， 图 6a中只示出基板 201、 钝 化层 210、 像素电极膜层 601及负性光刻胶层 602。
步骤 242,继续利用在上述已经与基板对准的第三掩模板 503 ,釆用大于 等于像素电极层光强的光对涂覆的负性光刻胶进行曝光处理。 如图 6b所示， 为本发明实施例提出的形成像素电极层的曝光处理示意图。 其中第三掩模板 503在钝化层曝光工艺过程中已经精确地对准基板 201 ,因此本步骤中不需要 再将第三掩模板 503与基板 201进行精准定位处理。
由于在第三掩模板 503上， 覆盖在像素电极层图形区域上的透光膜允许 透过的最小光照强度大于等于覆盖在钝化层过孔的图形区域上的透光膜允许 的最小光照强度， 因此光线可以同时透过像素电极层图形区域上覆盖的透光 膜和钝化层过孔的图形区域上覆盖的透光膜， 从而就可以实现将设置在第三 掩模板上的像素电极层图形显影成像在沉积像素电极材料的基板 201上。
其中，像素电极层材料可以但不限于为 ΙΤΟ、 ΙΖΟ的单层膜，或者为 ΙΤΟ、
ΙΖΟ所构成的复合膜。
如图 7a所示，为设置钝化层 210和像素电极层 211后的阵列基板俯视结 构图； 图 7b为对图 7a所示的阵列基板俯视结构图沿 A-A'线剖取的截面图。
本发明实施例中提出的阵列基板的制造方法， 在利用本发明实施例提出 的新的掩模板进行阵列基板的曝光工艺处理过程中， 因为在钝化层上形成钝 化层图形和在像素电极层上形成像素电极层图形时， 可以基于同一个掩模板 进行曝光处理， 因此相对于现有技术制造阵列基板的过程减少了使用的掩模 板的数量， 并减小了一次对基板和掩模板精准对准的过程， 从而提高了阵列 基板的生产效率， 并节约了生产成本。
以上掩模板和阵列基板的制造方法中， 均以允许透过光的最小光照强度 较小的区域对应钝化层过孔的图形区域。 然而， 本发明也可以以不透光区域 对应于钝化层过孔的图形区域， 而以允许透过光的最小光照强度较大的区域 与不透光区域对应于像素电极的图形区域， 只是此时使用的光刻胶的类型要 与上述实施例的相反。 例如， 为了说明方便， 可以将允许透过光的最小光照 强度较小的透光区域称为第一透光区域， 允许透过光的最小光照强度较大的 透光区域称为第二透光区域。 在此情况下， 不透光区域对应于钝化层过孔的 图形区域， 不透光区域和第二透光区域对应于像素电极的图形区域。 不透光 区域与第二透光区域可以毗连且被第二透光区域包围。 在形成钝化层图形的 过程中， 需要使用负性光刻胶， 光照强度大于第二透光区域的允许透过光的 最小光照强度。 因此， 对应于第一和第二透光区域的光刻胶均被曝光， 然后 钝化层过孔的图形可被转移到钝化层薄膜上。在形成像素电极图案的过程中 , 使用正性光刻胶， 光照强度大于第一透光区域的允许透过光的最小光照强度 而小于第二透过光的最小光照强度， 因此， 对应于不透光区域和第二透光区 域的光刻胶不被照射， 显影过程中被保留， 从而可将像素电极层的图形转移 到像素电极层材料上。根据本实施例的制造方法的其他步骤， 比如制造栅极、 栅极绝缘膜等的步骤可以釆用与上述实施例相同的方法， 在此不再赘述。
( 1 )一种掩模板， 包括不透光区域， 第一透光区域和第二透光区域， 其 中所述第一透光区域允许透过光的最小光照强度小于所述第二透光区域允许 透过光的最小光照强度。
( 2 )如（1 )所述的掩模板， 其中， 所述第一透光区域对应于钝化层过 孔的图形区域， 所述第一透光区域与所述第二透光区域对应于像素电极的图 形区域。
( 3 )如（2 )所述的掩模板， 其中， 所述第一透光区域与所述第二透光 区域毗连且被所述第二透光区域包围。
( 4 )如（1 )所述的掩模板， 其中， 所述不透光区域对应于钝化层过孔 的图形区域， 所述不透光区域和所述第二透光区域对应于像素电极的图形区 域。
( 5 )如（4 )所述的掩模板， 其中， 所述不透光区域与所述第二透光区 域毗连且被所述第二透光区域包围。 (6)如（2) - (5) 中任一项所述的掩模板， 其中， 所述钝化层过孔的 图形为圓形、 椭圓形或正方形。
(7)如（1) - (6) 中任一项所述的掩模板， 其中， 所述第一透光区域 和所述第二透光区域分别包括不同的透光膜。
(8)—种使用掩模板制造阵列基板的方法， 该掩模板包括不透光区域， 第一透光区域和第二透光区域， 其中所述第一透光区域允许透过光的最小光 照强度小于所述第二透光区域允许透过光的最小光照强度， 且其中所述第一 透光区域对应于钝化层过孔的图形区域， 所述第一透光区域与所述第二透光 区域对应于像素电极的图形区域， 该方法包括：
在基板上的钝化层薄膜上涂覆光刻胶后， 将所述掩模板与基板进行对准 处理；
基于对准后的掩模板对涂覆的所述光刻胶进行曝光处理， 将所述掩模板 上的钝化层过孔的图形显影成像到所述钝化层薄膜上， 以形成具有过孔图案 的钝化层图形；
在形成钝化层图形的钝化层薄膜上覆盖像素电极层材料， 并在像素电极 层材料上涂覆光刻胶；
基于所述对准后的掩模板对涂覆在像素电极层材料上的光刻胶进行曝光 处理， 将所述掩模板上的像素电极层图形显影成像到像素电极层材料上。
(9)如（8)所述的制造阵列基板的方法， 其中， 在基板上的钝化层薄 膜上涂覆正性光刻胶。
(10)如（8)或 （9)所述的制造阵列基板的方法， 其中， 在像素电极 层材料上涂覆负性光刻胶。
(11 )如（8) - (10) 中任一项所述的制造阵列基板的方法， 其中， 所 述第一透光区域与所述第二透光区域毗连且被所述第二透光区域包围。
(12)如（8) - (11) 中任一项所述的制造阵列基板的方法， 其中， 对 所述钝化层薄膜上涂覆的所述光刻胶进行曝光处理中， 光照强度大于所述第 一透光区域允许透过光的最小光照强度而小于所述第二透光区域允许透过光 的最小光照强度；在对所述像素电极层材料上涂覆的光刻胶进行曝光处理中， 光照强度大于所述第二透光区域允许透过光的最小光照强度。
(13)一种使用掩模板制造阵列基板的方法，该掩模板包括不透光区域， 第一透光区域和第二透光区域， 其中所述第一透光区域允许透过光的最小光 照强度小于所述第二透光区域允许透过光的最小光照强度， 且其中所述不透 光区域对应于钝化层过孔的图形区域， 所述不透光区域和所述第二透光区域 对应于像素电极的图形区域， 该方法包括：
在基板上的钝化层薄膜上涂覆光刻胶后， 将所述掩模板与基板进行对准 处理；
基于对准后的掩模板对涂覆的所述光刻胶进行曝光处理， 将所述掩模板 上的钝化层过孔的图形显影成像到所述钝化层薄膜上， 以形成具有过孔图案 的钝化层图形；
在形成钝化层图形的钝化层薄膜上覆盖像素电极层材料， 并在像素电极 层材料上涂覆光刻胶；
基于所述对准后的掩模板对涂覆在像素电极层材料上的光刻胶进行曝光 处理， 将所述掩模板上的像素电极层图形显影成像到像素电极层材料上， 以 形成像素电极图形。
( 14 )如（13 )所述的制造阵列基板的方法， 其中， 在基板上的钝化层 薄膜上涂覆负性光刻胶。
( 15 )如（13 )或（14 )所述的制造阵列基板的方法， 其中， 在像素电 极层材料上涂覆正性光刻胶。
( 16 )如（13 ) - ( 15 )中任一项所述的制造阵列基板的方法， 其中， 所 述不透光区域与所述第二透光区域毗连且被所述第二透光区域包围。
( 17 )如（13 ) - ( 16 )中任一项所述的制造阵列基板的方法， 其中， 对 所述钝化层薄膜上涂覆的所述光刻胶进行曝光处理中， 光照强度大于所述第 二透光区域允许透过光的最小光照强度； 在对所述像素电极层材料上涂覆的 光刻胶进行曝光处理中， 光照强度大于所述第一透光区域允许透过光的最小 光照强度而小于所述第二透光区域允许透过光的最小光照强度。
以上所述仅是本发明的示范性实施方式， 而非用于限制本发明的保护范 围， 本发明的保护范围由所附的权利要求确定。

Claims

权利要求书
1、 一种掩模板， 包括不透光区域， 第一透光区域和第二透光区域， 其中 所述第一透光区域允许透过光的最小光照强度小于所述第二透光区域允许透 过光的最小光照强度。
2、如权利要求 1所述的掩模板， 其中， 所述第一透光区域对应于钝化层 过孔的图形区域， 所述第一透光区域与所述第二透光区域对应于像素电极的 图形区域。
3、如权利要求 2所述的掩模板， 其中， 所述第一透光区域与所述第二透 光区域毗连且被所述第二透光区域包围。
4、如权利要求 1所述的掩模板， 其中， 所述不透光区域对应于钝化层过 孔的图形区域， 所述不透光区域和所述第二透光区域对应于像素电极的图形 区域。
5、如权利要求 4所述的掩模板， 其中， 所述不透光区域与所述第二透光 区域毗连且被所述第二透光区域包围。
6、 如权利要求 2-5中任一项所述的掩模板， 其中， 所述钝化层过孔的图 形为圓形、 椭圓形或正方形。
7、 如权利要求 1-6中任一项所述的掩模板， 其中， 所述第一透光区域和 所述第二透光区域分别包括不同的透光膜。
8、一种使用掩模板制造阵列基板的方法， 该掩模板包括不透光区域， 第 一透光区域和第二透光区域， 其中所述第一透光区域允许透过光的最小光照 强度小于所述第二透光区域允许透过光的最小光照强度， 且其中所述第一透 光区域对应于钝化层过孔的图形区域， 所述第一透光区域与所述第二透光区 域对应于像素电极的图形区域， 该方法包括：
在基板上的钝化层薄膜上涂覆光刻胶后， 将所述掩模板与基板进行对准 处理；
基于对准后的掩模板对涂覆的所述光刻胶进行曝光处理， 将所述掩模板 上的钝化层过孔的图形显影成像到所述钝化层薄膜上， 以形成具有过孔图案 的钝化层图形；
在形成钝化层图形的钝化层薄膜上覆盖像素电极层材料， 并在像素电极 层材料上涂覆光刻胶；
基于所述对准后的掩模板对涂覆在像素电极层材料上的光刻胶进行曝光 处理， 将所述掩模板上的像素电极层图形显影成像到像素电极层材料上。
9、如权利要求 8所述的制造阵列基板的方法， 其中，在基板上的钝化层 薄膜上涂覆正性光刻胶。
10、 如权利要求 8或 9所述的制造阵列基板的方法， 其中， 在像素电极 层材料上涂覆负性光刻胶。
11、 如权利要求 8-10中任一项所述的制造阵列基板的方法， 其中， 所述 第一透光区域与所述第二透光区域毗连且被所述第二透光区域包围。
12、 如权利要求 8-11中任一项所述的制造阵列基板的方法， 其中， 对所 述钝化层薄膜上涂覆的所述光刻胶进行曝光处理中， 光照强度大于所述第一 透光区域允许透过光的最小光照强度而小于所述第二透光区域允许透过光的 最小光照强度； 在对所述像素电极层材料上涂覆的光刻胶进行曝光处理中， 光照强度大于所述第二透光区域允许透过光的最小光照强度。
13、 一种使用掩模板制造阵列基板的方法， 该掩模板包括不透光区域， 第一透光区域和第二透光区域， 其中所述第一透光区域允许透过光的最小光 照强度小于所述第二透光区域允许透过光的最小光照强度， 且其中所述不透 光区域对应于钝化层过孔的图形区域， 所述不透光区域和所述第二透光区域 对应于像素电极的图形区域， 该方法包括：
在基板上的钝化层薄膜上涂覆光刻胶后， 将所述掩模板与基板进行对准 处理；
基于对准后的掩模板对涂覆的所述光刻胶进行曝光处理， 将所述掩模板 上的钝化层过孔的图形显影成像到所述钝化层薄膜上， 以形成具有过孔图案 的钝化层图形；
在形成钝化层图形的钝化层薄膜上覆盖像素电极层材料， 并在像素电极 层材料上涂覆光刻胶；
基于所述对准后的掩模板对涂覆在像素电极层材料上的光刻胶进行曝光 处理， 将所述掩模板上的像素电极层图形显影成像到像素电极层材料上， 以 形成像素电极图形。
14、如权利要求 13所述的制造阵列基板的方法， 其中， 在基板上的钝化 层薄膜上涂覆负性光刻胶。
15、 如权利要求 13或 14所述的制造阵列基板的方法， 其中， 在像素电 极层材料上涂覆正性光刻胶。
16、 如权利要求 13-15中任一项所述的制造阵列基板的方法， 其中， 所 述不透光区域与所述第二透光区域毗连且被所述第二透光区域包围。
17、 如权利要求 13-16中任一项所述的制造阵列基板的方法， 其中， 对 所述钝化层薄膜上涂覆的所述光刻胶进行曝光处理中， 光照强度大于所述第 二透光区域允许透过光的最小光照强度； 在对所述像素电极层材料上涂覆的 光刻胶进行曝光处理中， 光照强度大于所述第一透光区域允许透过光的最小 光照强度而小于所述第二透光区域允许透过光的最小光照强度。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107132724A (zh) * 2017-05-10 2017-09-05 深圳市华星光电技术有限公司 一种掩膜版以及阵列基板的制备方法
CN112965335A (zh) * 2021-02-25 2021-06-15 合肥维信诺科技有限公司 一种掩膜版及光学临近修正的方法
CN113596292A (zh) * 2021-07-08 2021-11-02 维沃移动通信（杭州）有限公司 图像传感器、摄像模组和电子设备
CN114012954A (zh) * 2021-11-02 2022-02-08 东莞正广精密科技有限公司 双层纹理工艺
CN114038737A (zh) * 2021-08-17 2022-02-11 重庆康佳光电技术研究院有限公司 掩膜版、发光器件及其制作方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102707575B (zh) * 2012-05-18 2015-02-25 北京京东方光电科技有限公司 掩模板及制造阵列基板的方法
CN105655233A (zh) * 2014-12-02 2016-06-08 中国科学院苏州纳米技术与纳米仿生研究所 一种亚微米双台阶图形的制备方法
CN108066894B (zh) * 2017-12-27 2024-01-12 深圳开立生物医疗科技股份有限公司 一种pdt掩膜板及pdt镜体
CN109524485A (zh) * 2018-11-28 2019-03-26 北京铂阳顶荣光伏科技有限公司 薄膜太阳能电池的制备方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020153566A1 (en) * 2001-04-20 2002-10-24 Kwang-Jo Hwang Thin film transistor having a short channel formed by using an exposure mask with slits
CN1379277A (zh) * 2001-03-29 2002-11-13 Lg.菲利浦Lcd株式会社 一种液晶显示器阵列衬底的制造方法
CN101359634A (zh) * 2008-09-27 2009-02-04 上海广电光电子有限公司 薄膜晶体管阵列基板制造方法
CN101419946A (zh) * 2007-10-23 2009-04-29 株式会社半导体能源研究所 显示装置的制造方法
US20090117691A1 (en) * 2007-10-23 2009-05-07 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
CN101441404A (zh) * 2007-11-19 2009-05-27 精工爱普生株式会社 光掩模、半导体装置及半导体装置的制造方法
CN101656230A (zh) * 2008-08-21 2010-02-24 乐金显示有限公司 制造薄膜晶体管阵列基板的方法
CN101900932A (zh) * 2009-05-26 2010-12-01 Hoya株式会社 多色调光掩模、多色调光掩模制造方法以及图案转印方法
CN102707575A (zh) * 2012-05-18 2012-10-03 北京京东方光电科技有限公司 掩模板及制造阵列基板的方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1379277A (zh) * 2001-03-29 2002-11-13 Lg.菲利浦Lcd株式会社 一种液晶显示器阵列衬底的制造方法
US20020153566A1 (en) * 2001-04-20 2002-10-24 Kwang-Jo Hwang Thin film transistor having a short channel formed by using an exposure mask with slits
CN101419946A (zh) * 2007-10-23 2009-04-29 株式会社半导体能源研究所 显示装置的制造方法
US20090117691A1 (en) * 2007-10-23 2009-05-07 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
CN101441404A (zh) * 2007-11-19 2009-05-27 精工爱普生株式会社 光掩模、半导体装置及半导体装置的制造方法
CN101656230A (zh) * 2008-08-21 2010-02-24 乐金显示有限公司 制造薄膜晶体管阵列基板的方法
CN101359634A (zh) * 2008-09-27 2009-02-04 上海广电光电子有限公司 薄膜晶体管阵列基板制造方法
CN101900932A (zh) * 2009-05-26 2010-12-01 Hoya株式会社 多色调光掩模、多色调光掩模制造方法以及图案转印方法
CN102707575A (zh) * 2012-05-18 2012-10-03 北京京东方光电科技有限公司 掩模板及制造阵列基板的方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107132724A (zh) * 2017-05-10 2017-09-05 深圳市华星光电技术有限公司 一种掩膜版以及阵列基板的制备方法
CN107132724B (zh) * 2017-05-10 2019-11-26 深圳市华星光电技术有限公司 一种掩膜版以及阵列基板的制备方法
CN112965335A (zh) * 2021-02-25 2021-06-15 合肥维信诺科技有限公司 一种掩膜版及光学临近修正的方法
CN113596292A (zh) * 2021-07-08 2021-11-02 维沃移动通信（杭州）有限公司 图像传感器、摄像模组和电子设备
CN113596292B (zh) * 2021-07-08 2023-12-26 维沃移动通信（杭州）有限公司 图像传感器、摄像模组和电子设备
CN114038737A (zh) * 2021-08-17 2022-02-11 重庆康佳光电技术研究院有限公司 掩膜版、发光器件及其制作方法
CN114038737B (zh) * 2021-08-17 2022-08-26 重庆康佳光电技术研究院有限公司 掩膜版的使用方法、发光器件及其制作方法
CN114012954A (zh) * 2021-11-02 2022-02-08 东莞正广精密科技有限公司 双层纹理工艺

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