CN102707575B - 掩模板及制造阵列基板的方法 - Google Patents
掩模板及制造阵列基板的方法 Download PDFInfo
- Publication number
- CN102707575B CN102707575B CN201210156894.4A CN201210156894A CN102707575B CN 102707575 B CN102707575 B CN 102707575B CN 201210156894 A CN201210156894 A CN 201210156894A CN 102707575 B CN102707575 B CN 102707575B
- Authority
- CN
- China
- Prior art keywords
- mask plate
- passivation layer
- pixel electrode
- electrode layer
- light
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims abstract description 87
- 239000000758 substrate Substances 0.000 title claims abstract description 87
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 41
- 238000002161 passivation Methods 0.000 claims abstract description 93
- 239000011248 coating agent Substances 0.000 claims abstract description 19
- 238000000576 coating method Methods 0.000 claims abstract description 19
- 239000000463 material Substances 0.000 claims abstract description 18
- 239000012528 membrane Substances 0.000 claims abstract description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims description 38
- 238000005286 illumination Methods 0.000 claims description 22
- 238000009413 insulation Methods 0.000 claims description 19
- 238000011161 development Methods 0.000 claims description 10
- 239000002131 composite material Substances 0.000 claims description 4
- 238000007639 printing Methods 0.000 claims description 2
- 238000001259 photo etching Methods 0.000 abstract description 12
- 238000003384 imaging method Methods 0.000 abstract description 5
- 239000003292 glue Substances 0.000 abstract 4
- 239000002699 waste material Substances 0.000 abstract 1
- 239000010408 film Substances 0.000 description 66
- 238000000151 deposition Methods 0.000 description 26
- 230000008021 deposition Effects 0.000 description 20
- 239000002184 metal Substances 0.000 description 14
- 229910052751 metal Inorganic materials 0.000 description 14
- 238000005516 engineering process Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 11
- 239000007772 electrode material Substances 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 8
- 238000003860 storage Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 229910020286 SiOxNy Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种掩模板及制造阵列基板的方法，包括：在制造阵列基板过程中，在基板上的钝化层薄膜上涂覆光刻胶后，将所述掩模板与基板进行对准处理；基于对准后的掩模板对涂覆的所述光刻胶进行曝光处理，将所述掩膜板上的钝化层图形显影成像到钝化层薄膜上；在所述钝化层薄膜上覆盖像素电极层材料，并在像素电极层材料上涂覆光刻胶；基于所述对准后的掩模板对涂覆在像素电极层材料上的光刻胶进行曝光处理，将所述掩模板上的像素电极层图形显影成像到像素电极层材料上。采用本发明技术方案，避免了现有技术中制造阵列基板的过程效率低下，浪费成本的问题。
Description
技术领域
本发明液晶显示技术领域，尤其涉及一种掩模板及制造阵列基板的方法。
背景技术
近年来，随着数字化电视的普及，传统的阴极射线管(CRT,Cathode RayTube)显示技术由于数字化困难以及体积大、重量大、有辐射等缺点，逐渐被新一代显示技术所替代。液晶显示器（LCD，Liquid Crystal Display）具有重量轻、体积小、功耗低、无辐射、显示分辨率高等优点，逐渐成为显示技术领域中的主流产品。
LCD的主体结构包括对盒的阵列基板和彩膜基板，其中阵列基板的制造过程是基于四步掩膜工艺实现的，具体为：
第一步，在基板上沉积一层栅金属膜层，利用掩膜工艺，将第一掩模板与沉积栅金属膜层的基板对准，利用光刻工艺，将第一掩膜板上的图形显影到沉积的栅金属膜层上，形成栅线、栅电极以及存储电容电极的图案。
第二步，在形成栅线、栅电极以及存储电容电极图案的基板上，继续沉积一层有源膜层和金属膜层，将第二掩模板与沉积金属膜层的基板对准，利用光刻工艺，将第二掩膜板上的图形显影到沉积的金属膜层上，形成有源层、数据线、漏电极以及源电极的图案。
第三步，在第二步的基础之上，沉积一层钝化层薄膜，将第三掩模板与沉积钝化层金属膜层的基板对准，利用光刻工艺，将第三掩膜板上的图形显影到基板上，形成钝化层图案。
第四步，在第三步的基础之上，沉积一层像素电极层材料，将第四掩模板与沉积像素电极层材料的基板对准，利用光刻工艺，将第四掩模板上的图形显影到基板上，形成像素电极图案。
现有技术的阵列基板制造方法中，在利用掩模板制造阵列基板的过程中，因为阵列基板金属膜层比较多，基于不同金属膜层材料要形成的图案也不同，这样对应不同的金属膜层，要选择带有对应图案的不同掩模板，才能基于不同金属膜层材料在基板上形成不同层上的图案。同时在阵列基板的制造过程中，每个掩模板上的图形需要精确的对准在对应的金属膜层之上，所以每次都需要将不同的掩模板分别和覆盖不同金属膜层的基板精确对准，这样在不同阶段分别将不同的掩膜板与基板进行精准对准的操作，便使得阵列基板的制作过程效率降低，同时增加了生产成本。
发明内容
本发明实施例提供了一种阵列基板的制造方法及掩模板，用以解决现有技术中制造阵列基板的过程效率低下，浪费成本的问题。
本发明实施例技术方案如下：
一种掩模板，包括：在掩模板上分别设置有钝化层图形区域和像素电极层图形区域，所述钝化层图形区域在像素电极层图形区域内；在所述钝化层图形区域上和像素电极层图形区域上覆盖有不同的透光膜，其中，钝化层图形区域覆盖的透光膜允许透过光的最小光照强度小于等于像素电极层图形区域覆盖的透光膜允许透过光的最小光照强度。
一种基于上述掩模板制造阵列基板的方法，包括：在基板上的钝化层薄膜上涂覆光刻胶后，将所述掩模板与基板进行对准处理；基于对准后的掩模板对涂覆的所述光刻胶进行曝光处理，将所述掩膜板上的钝化层图形显影成像到所述钝化层薄膜上；在形成钝化层图形的钝化层薄膜上覆盖像素电极层材料，并在像素电极层材料上涂覆光刻胶；基于所述对准后的掩模板对涂覆在像素电极层材料上的光刻胶进行曝光处理，将所述掩模板上的像素电极层图形显影成像到像素电极层材料上。
本发明的有益效果如下：
使用本发明实施例提出的新的掩模板进行阵列基板的制造方法，在曝光工艺处理过程中，因为在钝化层上形成钝化层图形和在像素电极层上形成像素电极层图形时，可以基于同一个掩膜板进行曝光工艺处理，因此相对于现有技术制造阵列基板的过程减少了使用的掩模板的数量，并减小了一次对基板和掩膜板精准对准的过程，从而提高了阵列基板的生产效率，并节约了生产成本。
附图说明
图1 a为本发明实施例中，提出的掩模板结构示意图；
图1b为阵列基板光刻工艺主要过程示意图；
图2为本发明实施例中，提出的阵列基板制造方法流程图；
图3a为本发明实施例中，提出的基板上形成栅电极、栅极扫描线和存储电容电极后的阵列基板的俯视结构图；
图3b为对图3a中所示的阵列基板的俯视结构图沿A-A’线提取的截面图；
图4a为本发明实施例中，提出的设置绝缘层的阵列基板俯视结构图；
图4b为对图4a中所示的阵列基板俯视结构图沿A-A’线提取的截面图；
图5a为本发明实施例中，提出的在钝化层金属膜层上涂覆正性光刻胶之后的示意图；
图5b为本发明实施例中，提出的钝化层曝光处理示意图；
图6a为本发明实施例中，提出的在像素电极金属膜层上涂覆负性光刻胶之后的示意图；
图6b为本发明实施例中，提出的像素电极层曝光处理示意图；
图7a为本发明实施例中，提出的形成钝化层和像素电极层后的阵列基板俯视结构图；
图7b为对图7a所示的阵列基板俯视结构图沿A-A’线提取的截面图。
具体实施方式
为解决现有技术中阵列基板的制造过程效率低和生产阵列基板的成本高的问题，本发明实施例提出一种新的掩膜板，并提出一种利用该新的掩膜板制造阵列基板的方法。
首先介绍本发明实施例提出的新的掩模板，如图1a所示，通过在掩模板上分别设置钝化层图形区域101和像素电极层图形区域102，在钝化层图形区域1 01上和像素电极层图形区域102上覆盖不同的透光膜。其中，设置在掩膜板上的像素电极层图形区域102包含钝化层图形区域101，钝化层图形区域101覆盖的透光膜允许透过光的最小光照强度小于等于像素电极层图形区域102覆盖的透光膜允许透过光的最小光照强度，钝化层图形区域101的图形可以为圆形、椭圆形或者正方形。这样采用不同光照强度的光对本发明实施例提出的掩模板进行光照处理，经过显影成像，从而可以分别在涂覆光刻胶的基板上形成钝化层图形和像素电极层图形，这样就可以实现基于同一个掩膜板在制造阵列基板的过程中形成钝化层上的钝化层图形，并形成像素电极层上的像素电极层图形。
基于上述本发明实施例提出的新的掩膜板，本发明实施例这里还提出一种基于该新的掩膜板制造阵列基板的方法。其中制造阵列基板涉及的光刻工艺流程包括：预处理、光刻胶涂覆、前烘、曝光、显影、刻蚀和去胶等处理，如图1b所示，为光刻工艺过程中的主要步骤示意图，具体包括：在基板表面均匀地涂覆一层光刻胶，利用掩模板对涂覆光刻胶的基板进行曝光处理以及进行曝光处理后的显影处理。其中曝光技术是光刻工艺过程中最重要的环节，其原理为将由光源发出的光束照射在掩膜板上，透过掩膜板在涂覆光刻胶的基板表面成像，即为曝光，这样就可以实现通过曝光处理将掩膜板上的图形成像在基板上。曝光处理可以为接近式曝光处理、接触式曝光处理或者投影式曝光处理，本发明实施例中采用的投影式曝光处理。
在制造阵列基板过程中，会先后在基板上形成栅金属层、栅绝缘层、钝化层和像素电极层，其中利用掩模板进行曝光工艺处理，在栅金属层上形成栅金属层图形和在栅绝缘层上形成栅绝缘层图形时，由于栅金属层的图形和栅绝缘层的图形存在不完全重合的图形区域，因此在进行曝光工艺处理过程中，不能够共用本发明实施例上述提出的新的掩模板，依次在沉积栅金属薄膜的基板上形成栅金属层的图形和在沉积栅绝缘层薄膜的基板上形成栅绝缘层的图形。然而由于钝化层上只设置有过孔，像素电极层是覆盖在钝化层之上的层，其中形成过程是在形成过孔之后的钝化层上沉积一层像素电极材料，像素电极材料通过设置在钝化层上的过孔沉积，也就说钝化层上的图形（即过孔）是完全包含在像素电极层上的图形之内的，因此就可以使用本发明实施例上述提出的新的掩模板进行曝光处理，以实现依次在沉积钝化层薄膜的基板上形成钝化层的图形，并在沉积像素电极材料的基板上形成像素电极层的图形。由此可见，基于本发明实施例上述提出的新的掩膜板，在制造阵列基板的过程中，只需要使用3个掩膜板，从而相对于现有技术需要使用4个掩膜板而言，从而减少了一次掩模板与基板精准定位的次数，从而就可以提高制造阵列基板的效率，减小制造阵列基板的成本。
上述已经分析基于本发明实施例提出的新的掩膜板，制造阵列基板的过程中一共可以使用三个掩模板，为便于区分，这里将三个掩膜板分别定义为第一掩模板，第二掩模板及第三掩模板。第一掩模板上设置有栅金属层的图形区域，该图形区域上覆盖有透光膜，利用第一掩模板进行曝光工艺处理时，只有大于等于栅金属层的光照强度的光能够透过第一掩模板上的栅金属层图形区域上覆盖的透光膜；第二掩模板上设置有栅绝缘层的图形区域，该图形区域上覆盖有透光膜，利用第二掩模板进行曝光工艺处理时，只有大于等于栅绝缘层的光照强度的光能够透过第二掩模板上的栅绝缘层图形区域上覆盖的透光膜。本发明实施例使用的第三掩模板是上述提出的一种新的掩模板，在第三掩膜板上分别设置有钝化层图形区域和像素电极层图形区域，并且在两个图形区域上覆盖不同的透光膜。其中钝化层区域覆盖的透光膜允许透过光的最小光照强度小于等于像素电极层图形区域覆盖的透光膜允许透过光的最小光照强度。
使用第三掩模板进行阵列基板的钝化层曝光工艺处理时，只有大于等于钝化层光照强度的光能够透过第三掩模板上的钝化层图形区域上覆盖的透光膜，从而经过显影处理，可以在沉积有钝化层薄膜的基板上成像钝化层的图形；相应地，在使用第三掩模板进行阵列基板像素电极层曝光工艺处理时，由于覆盖在像素电极层图形区域上的透光膜支持的最小光照强度大于等于覆盖在钝化层图形区域上的透光膜的最小光照强度，因此光线可以同时透过像素电极层图形区域覆盖的透光膜和钝化层图形区域覆盖的透光膜，从而经过显影处理，可以在沉积有像素电极材料的基板上成像像素电极的图形。
如图2所示，为本发明实施例中提出的制造阵列基板的方法流程图，具体过程为：
步骤21，在基板上沉积一层栅金属薄膜，在沉积的栅金属薄膜上均匀的涂覆一层光刻胶，将第一掩模板精确的对准涂覆光刻胶的基板，利用对准后的第一掩模板，对涂覆在基板上的光刻胶采取大于等于栅金属层光强模式的光进行曝光处理，这样光就可以分别透过栅电极图形区域、栅极扫描线图形区域和存储电容电极图形区域上覆盖的透光膜，从而实现将设置在第一掩膜板上的栅极扫描线图形、栅电极图形和存储电容电极图形显影成像在栅金属薄膜上。具体如图3a所示，为在基板上形成栅电极图形、栅极扫描线图形和存储电容电极图形后的阵列基板的俯视结构图；图3b为对图3a中所示的阵列基板的俯视结构图沿A-A’线提取的截面图，其中经过上述的曝光处理之后，进而对形成的图形进行刻蚀处理，从而就可以在沉积栅金属薄膜的基板201上形成栅电极202、栅极扫描线203和存储电容电极204。
其中基板201上覆盖的栅金属薄膜可以但不限于为AlNd、Al、Cu、Mo、MoW或Cr的单层膜，或者为AlNd、Al、Cu、Mo、MoW或Cr之一或任意组合所构成的复合膜。
步骤22，在步骤21处理后的形成有栅电极202、栅极扫描线203和存储电容电极204的基板201上，在一部分区域沉积绝缘层金属薄膜，并在其余区域沉积有源层薄膜，在沉积的绝缘层金属薄膜和有源层薄膜上分别均匀的涂覆一层光刻胶，然后将第二掩模板精确的对准分别沉积有绝缘层金属薄膜和有源层薄膜的基板201，利用对准后的第二掩模板，对涂覆在绝缘层金属薄膜层和有源层薄膜上的光刻胶用大于等于绝缘层光照强度的光做曝光处理，这样光就可以分别透过第二掩膜板上设置的数据线图形区域、源电极图形区域和漏电极图形区域上覆盖的透光膜，从而实现将设置在第二掩膜板上的数据线图形、源电极图形和漏电极图形显影成像到沉积了绝缘层金属薄膜和有源层薄膜的基板201上。如图4a所示，为设置绝缘层和有源层的阵列基板的俯视结构图；图4b为对图4a中所示的阵列基板的俯视结构图沿A-A’线提取的截面图，其中经过上述的曝光处理之后，进而对形成的图形进行刻蚀及去胶等工艺流程，从而就可以在沉积有绝缘层薄膜205和有源层薄膜206的基板201上形成数据线209、源电极207、漏电极208。
其中，绝缘层薄膜可以但不限于为SiNx、SiOx或SiOxNy的单层膜，或者为SiNx、SiOx或SiOxNy之一或任意组合所构成的复合膜；有源层薄膜可以但不限于为多晶硅。
步骤23，在步骤22处理后的基板201上，沉积一层钝化层薄膜，在沉积钝化层金属膜层的基板201上均匀地涂覆一层正性光刻胶，然后将第三掩模板精确的对准沉积有钝化层薄膜的基板201，利用对准后的第三掩膜板，对涂覆的正性光刻胶采用大于等于钝化层光强模式的光进行曝光处理，这样光只能透过第三掩膜板上设置的钝化层图形区域上覆盖的透光膜，从而实现将设置在第三掩膜板上的钝化层图形显影成像到沉积了钝化层薄膜的基板201上。进而对成像在钝化层薄膜上的钝化层图形进行刻蚀工艺，从而在钝化层上形成过孔，过孔的形状可以为圆形、椭圆形或正方形。
其中利用第三掩模板经过曝光工艺处理形成钝化层的过程可以但不限于为使用正性光刻工艺。正性光刻工艺，是在基板上涂覆一层正性光刻胶，经过曝光处理，曝光后的区域变得很容易在显影液里融化，在显影过程中将被曝光过的光刻胶从基板上除去，把与掩模板上相同的图形复制到基板上。采用正性光刻工艺形成钝化层的过程具体为：
步骤231，如图5a所示,在沉积钝化层金属膜层501后的基板201上，均匀地涂覆一层正性光刻胶502；为表述方便，图6a中只示出基板201、钝化层金属膜层501及正性光刻胶层502。
步骤232，将第三掩模板503与涂覆正性光刻胶502之后的基板201精确的对准，采用大于等于钝化层光强的光对涂覆的正性光刻胶进行曝光处理，如图5b所示，为本发明实施例提出的钝化层210曝光处理示意图。大于等于钝化层曝光光强的光线只能在第三掩膜板503上的钝化层图形区域上覆盖的透光膜处透过，在第三掩模板503上的其他区域无法透过，这样大于等于钝化层光照强度的光就可以透过第三掩膜板503上设置的钝化层图形区域上覆盖的透光膜，从而实现将设置在第三掩膜板503上的钝化层图形显影成像在沉积的钝化层薄膜上。
其中，钝化层薄膜为透明绝缘薄膜，例如可以是PVX膜。
步骤24，在形成钝化层之后的基板201上，均匀地沉积一层像素电极材料，并在像素电极材料上均匀地涂覆一层负性光刻胶，然后利用在步骤23中已经与基板201精准定位的第三掩模板503，采用大于等于像素电极层光照强度的光对涂覆的负性光刻胶做曝光处理，由于在第三掩模板上，覆盖在像素电极层图形区域上的透光膜允许透过的最小光照强度大于等于覆盖在钝化层图形区域上的透光膜允许透过的最小光照强度，因此光线就可以同时透过像素电极层图形区域覆盖的透光膜和钝化层图形区域覆盖的透光膜，从而实现将设置在第三掩模板上的像素电极层图形显影成像在沉积了像素电极材料的基板201上。
其中利用第三掩模板503经过光刻工艺处理形成像素电极层的过程可以但不限于为使用负性光刻工艺。负性光刻工艺，是指在基板上涂覆一层负性光刻胶，经过曝光处理，未被曝光的区域变得很容易在显影液里融化，在显影过程中将未被曝光过的光刻胶从基板上除去，把与掩模板上相反的图形复制到基板上。采用负性光刻工艺形成像素电极层的过程具体为：
步骤241，如图6a所示，在沉积像素电极材料601的基板201上，像素电极材料601通过设置在钝化层上的过孔212沉积，在像素电极材料601上均匀的涂覆一层负性光刻胶602，为表述方便，图7a中只示出基板201、钝化层210、像素电极膜层601及负性光刻胶层602。
步骤242，继续利用在上述已经与基板对准的第三掩模板503，采用大于等于像素电极层光强的光对涂覆的负性光刻胶进行曝光处理。如图6b所示，为本发明实施例提出的形成像素电极层的曝光处理示意图。其中第三掩模板503在钝化层曝光工艺过程中已经精确的对准基板201，因此本步骤中不需要再将第三掩模板503与基板201进行精准定位处理。
由于在第三掩模板503上，覆盖在像素电极层图形区域上的透光膜允许透过的最小光照强度大于等于覆盖在钝化层图形区域上的透光膜允许的最小光照强度，因此光线可以同时透过像素电极层图形区域上覆盖的透光膜和钝化层图形区域上覆盖的透光膜，从而就可以实现将设置在第三掩模板上的像素电极层图形显影成像在沉积像素电极材料的基板201上。
其中，像素电极层材料可以但不限于为ITO、IZO的单层膜，或者为ITO、IZO所构成的复合膜。
具体如图7a所示，为设置钝化层210和像素电极层211后的阵列基板俯视结构图；图7b为对图7a所示的阵列基板俯视结构图沿A-A’线提取的截面图。
本发明实施例中提出的阵列基板的制造方法，在利用本发明实施例提出的新的掩模板进行阵列基板的曝光工艺处理过程中，因为在钝化层上形成钝化层图形和在像素电极层上形成像素电极层图形时，可以基于同一个掩膜板进行曝光处理，因此相对于现有技术制造阵列基板的过程减少了使用的掩模板的数量，并减小了一次对基板和掩膜板精准对准的过程，从而提高了阵列基板的生产效率，并节约了生产成本。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (4)
1.一种制造阵列基板的方法，其特征在于，在制造阵列基板的过程中使用下述掩模板，所述掩模板包括：在掩模板上分别设置有钝化层图形区域和像素电极层图形区域，所述钝化层图形区域在像素电极层图形区域内，其中所述钝化层图形为圆形、椭圆形或正方形；在所述钝化层图形区域上和像素电极层图形区域上覆盖有不同的透光膜，其中，钝化层图形区域覆盖的透光膜允许透过光的最小光照强度小于等于像素电极层图形区域覆盖的透光膜允许透过光的最小光照强度，使用所述掩模板，按照下述过程制造阵列基板：
在基板上的钝化层薄膜上涂覆正性光刻胶后，将所述掩模板与基板进行对准处理；基于对准后的掩模板对涂覆的所述光刻胶进行曝光处理，将所述掩膜板上的钝化层图形显影成像到所述钝化层薄膜上；在形成钝化层图形的钝化层薄膜上覆盖像素电极层材料，并在像素电极层材料上涂覆负性光刻胶；基于所述对准后的掩模板对涂覆在像素电极层材料上的光刻胶进行曝光处理，将所述掩模板上的像素电极层图形显影成像到像素电极层材料上；其中：所述像素电极层材料为ITO、IZO所构成的复合膜；采用大于等于钝化层光强的光对涂覆的正性光刻胶进行曝光处理，采用大于等于像素电极层光照强度的光对涂覆的负性光刻胶做曝光处理。
2.如权利要求1所述的制造阵列基板的方法，其特征在于，所述曝光处理包括：接近式曝光处理、接触式曝光处理或者投影式曝光处理。
3.如权利要求1所述的制造阵列基板的方法，其特征在于，所述钝化层图形为圆形、椭圆形或者正方形。
4.如权利要求1所述的制造阵列基板的方法，其特征在于，所述钝化层薄膜为透明绝缘薄膜。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210156894.4A CN102707575B (zh) | 2012-05-18 | 2012-05-18 | 掩模板及制造阵列基板的方法 |
| PCT/CN2012/087096 WO2013170608A1 (zh) | 2012-05-18 | 2012-12-21 | 掩模板及制造阵列基板的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210156894.4A CN102707575B (zh) | 2012-05-18 | 2012-05-18 | 掩模板及制造阵列基板的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102707575A CN102707575A (zh) | 2012-10-03 |
| CN102707575B true CN102707575B (zh) | 2015-02-25 |
Family
ID=46900476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210156894.4A Expired - Fee Related CN102707575B (zh) | 2012-05-18 | 2012-05-18 | 掩模板及制造阵列基板的方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN102707575B (zh) |
| WO (1) | WO2013170608A1 (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102707575B (zh) * | 2012-05-18 | 2015-02-25 | 北京京东方光电科技有限公司 | 掩模板及制造阵列基板的方法 |
| CN105655233A (zh) * | 2014-12-02 | 2016-06-08 | 中国科学院苏州纳米技术与纳米仿生研究所 | 一种亚微米双台阶图形的制备方法 |
| CN107132724B (zh) * | 2017-05-10 | 2019-11-26 | 深圳市华星光电技术有限公司 | 一种掩膜版以及阵列基板的制备方法 |
| CN108066894B (zh) * | 2017-12-27 | 2024-01-12 | 深圳开立生物医疗科技股份有限公司 | 一种pdt掩膜板及pdt镜体 |
| CN109524485A (zh) * | 2018-11-28 | 2019-03-26 | 北京铂阳顶荣光伏科技有限公司 | 薄膜太阳能电池的制备方法 |
| CN112965335B (zh) * | 2021-02-25 | 2024-08-16 | 合肥维信诺科技有限公司 | 一种掩膜版及光学临近修正的方法 |
| CN113596292B (zh) * | 2021-07-08 | 2023-12-26 | 维沃移动通信（杭州）有限公司 | 图像传感器、摄像模组和电子设备 |
| CN114038737B (zh) * | 2021-08-17 | 2022-08-26 | 重庆康佳光电技术研究院有限公司 | 掩膜版的使用方法、发光器件及其制作方法 |
| CN114012954A (zh) * | 2021-11-02 | 2022-02-08 | 东莞正广精密科技有限公司 | 双层纹理工艺 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101359634A (zh) * | 2008-09-27 | 2009-02-04 | 上海广电光电子有限公司 | 薄膜晶体管阵列基板制造方法 |
| CN101656230A (zh) * | 2008-08-21 | 2010-02-24 | 乐金显示有限公司 | 制造薄膜晶体管阵列基板的方法 |
| CN101900932A (zh) * | 2009-05-26 | 2010-12-01 | Hoya株式会社 | 多色调光掩模、多色调光掩模制造方法以及图案转印方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413668B1 (ko) * | 2001-03-29 | 2003-12-31 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판 제조방법 |
| KR100379684B1 (ko) * | 2001-04-20 | 2003-04-10 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 액정표시소자 제조방법 |
| JP5427390B2 (ja) * | 2007-10-23 | 2014-02-26 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7824939B2 (en) * | 2007-10-23 | 2010-11-02 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing display device comprising separated and electrically connected source wiring layers |
| JP4968011B2 (ja) * | 2007-11-19 | 2012-07-04 | セイコーエプソン株式会社 | 半導体装置 |
| CN102707575B (zh) * | 2012-05-18 | 2015-02-25 | 北京京东方光电科技有限公司 | 掩模板及制造阵列基板的方法 |
-
2012
- 2012-05-18 CN CN201210156894.4A patent/CN102707575B/zh not_active Expired - Fee Related
- 2012-12-21 WO PCT/CN2012/087096 patent/WO2013170608A1/zh active Application Filing
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101656230A (zh) * | 2008-08-21 | 2010-02-24 | 乐金显示有限公司 | 制造薄膜晶体管阵列基板的方法 |
| CN101359634A (zh) * | 2008-09-27 | 2009-02-04 | 上海广电光电子有限公司 | 薄膜晶体管阵列基板制造方法 |
| CN101900932A (zh) * | 2009-05-26 | 2010-12-01 | Hoya株式会社 | 多色调光掩模、多色调光掩模制造方法以及图案转印方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2013170608A1 (zh) | 2013-11-21 |
| CN102707575A (zh) | 2012-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102707575B (zh) | 掩模板及制造阵列基板的方法 | |
| US8379162B2 (en) | TFT-LCD array substrate and manufacturing method thereof | |
| US8305528B2 (en) | Liquid crystal display and manufacturing method thereof | |
| US8842231B2 (en) | Array substrate and manufacturing method thereof | |
| CN102629046B (zh) | 阵列基板及其制造方法、液晶显示器件 | |
| CN102738007B (zh) | 一种薄膜晶体管的制造方法及阵列基板的制造方法 | |
| CN100417997C (zh) | 制造液晶显示器件的方法 | |
| KR20100126228A (ko) | Ｔｆｔ-ｌｃｄ 어레이 기판 및 그 제조방법 | |
| US9606393B2 (en) | Fabrication method of substrate | |
| CN102023433A (zh) | Tft-lcd阵列基板及其制造方法 | |
| US9971221B2 (en) | Liquid crystal display panel, array substrate and manufacturing method for the same | |
| CN110133928B (zh) | 阵列基板及其制造方法、显示面板 | |
| JP6293905B2 (ja) | Ｔｆｔ−ｌｃｄアレイ基板の製造方法、液晶パネル、液晶表示装置。 | |
| CN103413784B (zh) | 一种阵列基板及其制备方法及显示装置 | |
| JP2004046144A (ja) | 液晶表示素子の製造方法 | |
| CN102789106A (zh) | 有机薄膜晶体管阵列基板及其制备方法以及显示装置 | |
| CN101840117B (zh) | Tft-lcd阵列基板及其制造方法 | |
| WO2015100776A1 (zh) | 一种液晶显示器的阵列基板的制造方法 | |
| CN102683341B (zh) | 一种tft阵列基板及其制造方法和液晶显示器 | |
| CN111061079A (zh) | 一种阵列基板及其制备方法、显示装置 | |
| CN107153324B (zh) | 光罩结构及阵列基板制造方法 | |
| US20190062894A1 (en) | Evaporation mask plate and evaporation method | |
| US20120241746A1 (en) | Electrophoresis display and manufacturing method | |
| CN102629583B (zh) | 阵列基板制作方法、阵列基板及液晶显示器 | |
| CN103021941B (zh) | 一种制造阵列基板的方法、阵列基板及液晶显示设备 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20150225 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |