WO2013146567A1 - 液晶表示パネル - Google Patents

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WO2013146567A1
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common
electrode
liquid crystal
gate
lead
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PCT/JP2013/058222
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茜 杉坂
明大 正楽
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シャープ株式会社
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    • G02F1/13629—Multilayer wirings

Definitions

  • the present invention relates to a liquid crystal display panel. More specifically, the present invention relates to a liquid crystal display panel including a substrate having electrodes on a plurality of layers with an insulating film interposed therebetween.
  • a liquid crystal display panel is a device that controls light transmission / blocking (display on / off) by controlling the orientation of liquid crystal molecules having birefringence.
  • the liquid crystal alignment mode of the liquid crystal display panel includes a TN (Twisted Nematic) mode in which liquid crystal molecules having positive dielectric anisotropy are aligned in a twisted state of 90 ° when viewed from the normal direction of the substrate, and a negative dielectric constant.
  • VA Vertical alignment
  • VA liquid crystal molecules having anisotropy are vertically aligned with respect to the substrate surface, and liquid crystal molecules having positive or negative dielectric anisotropy are horizontally aligned with respect to the substrate surface. Examples include an in-plane switching (IPS) mode in which a lateral electric field is applied to the layer and a fringe field switching (FFS) mode.
  • IPS in-plane switching
  • FFS fringe field switching
  • an active matrix driving method is widely used in which an active element such as a thin film transistor (TFT: Thin Film Transistor) is arranged for each pixel to realize high image quality.
  • TFT thin film transistor
  • a substrate including a TFT hereinafter also referred to as a TFT substrate
  • a plurality of gate signal lines and a plurality of source signal lines are formed so as to intersect each other, and a TFT is provided at each of these intersections.
  • the TFT is connected to the pixel electrode, and the supply of an image signal to the pixel electrode is controlled by the switching function of the TFT.
  • a common electrode is further provided on the TFT substrate or the counter substrate, and a voltage is applied to the liquid crystal layer through the pair of electrodes.
  • the FFS mode is a liquid crystal alignment mode in which the aperture ratio is improved by improving the IPS mode (see, for example, Patent Document 1).
  • a common electrode made of a transparent material such as indium tin oxide (ITO) is provided as an electrode facing the pixel electrode.
  • Common wiring for supplying a common signal is connected to the common electrode.
  • the pixel electrode is also made of a transparent material such as ITO, and a plurality of stripe-shaped slits are formed therein.
  • An insulating film is disposed between the pixel electrode and the common electrode.
  • the burn-in phenomenon is likely to occur as compared with the IPS mode.
  • the path of electric lines of force from the pixel electrode to the liquid crystal layer and the liquid crystal layer The path of the electric lines of force leading to the gate signal line is asymmetric, and it is pointed out that it is irreversibly influenced by a DC electric field caused by a signal applied to the gate signal line.
  • the shield electrode extended in the same direction as the gate signal line is used to generate a high voltage signal applied to the gate signal line. The electric lines of force from the pixel electrode toward the gate signal line are blocked. Furthermore, since the potential of the shield electrode layer becomes unstable when the shield electrode is in a floating state, the shield electrode and the common wiring are connected to stabilize the potential of the shield electrode in order to prevent this.
  • the inventors of the present invention have been developing an FFS mode liquid crystal display panel, and have noticed that a purple-colored display unevenness occurs at a part of the outer edge of the display area when displaying.
  • display unevenness occurs at each position corresponding to the gate block, in order to clarify the cause, not only the gate lead-out wiring but also the floating island region where the gate lead-out wiring is not formed
  • the gate voltage (Vgl) was applied, the range of display unevenness changed.
  • a liquid crystal display panel usually has a display area in which pixel electrodes and the like are arranged, and a non-display area located outside the outer edge (thick line) of the display area.
  • a gate driver 151 is provided along one side of the display region, and a gate lead-out wiring 112 is drawn from the gate driver 151.
  • a region surrounded by a dotted line in FIGS. 16 and 17 is a region where display unevenness occurs.
  • a gate voltage is not applied to the region (floating island region) 101 other than the region where the gate lead-out wiring 112 is disposed, but as shown in FIG. Enlarged. For this reason, the inventors of the present invention have an influence not only on the liquid crystal molecules outside the display area but also on the liquid crystal molecules in the display area when the voltage applied to the gate lead-out wiring 112 located in the non-display area. I thought it was.
  • the present invention has been made in view of the above situation, and an object of the present invention is to provide a liquid crystal display panel that can prevent display unevenness from occurring at the outer edge of the display area in the FFS mode.
  • the inventors of the present invention have made various studies on means for preventing display unevenness near the outer edge of the display region.
  • the flat common electrode formed on the same substrate as the pixel electrode is unique to the FFS mode.
  • the common electrode only needs to cover at least the display region, and attention is paid to the fact that the common electrode was not formed in a wide range in the non-display region, and the common electrode range is directed toward the side where the gate driver is located.
  • the present inventors have conceived that the above problems can be solved brilliantly, and have reached the present invention.
  • one aspect of the present invention includes a pair of substrates, a sealing material, the pair of substrates and a liquid crystal layer sealed with the sealing material, and one of the pair of substrates has a plurality of slits.
  • a pixel electrode and a flat common electrode located on a different layer from the pixel electrode through an insulating film, and a gate driver in a non-display area and a plurality extending from the gate driver toward the display area
  • a common lead line electrically connected to the common electrode, the common lead line intersects the plurality of gate lead lines, and the common electrode
  • the liquid crystal display panel covers a region between the common lead wire intersecting a plurality of gate lead wires and a part of the outer edge of the display region along the common lead wire.
  • the liquid crystal display panel includes a pair of substrates, a sealing material, the pair of substrates and a liquid crystal layer sealed with the sealing material, and one of the pair of substrates includes a pixel electrode having a plurality of slits. And a flat common electrode located on a different layer from the pixel electrode with an insulating film interposed therebetween. Since the pixel electrode has a plurality of slits and the common electrode has a flat plate shape, a fringe electric field can be formed in the liquid crystal layer through these electrodes. That is, the liquid crystal display panel is one form of the FFS mode.
  • the liquid crystal display panel is divided into a display area and a non-display area.
  • the display area is an area where desired video display is performed
  • the non-display area is an area where video display is not performed.
  • the non-display area is provided with a gate driver and a plurality of gate lead lines extending from the gate driver toward the display area.
  • the plurality of gate lead lines may be drawn to at least one side of the display area, but are drawn to the plurality of sides. May be.
  • the non-display area is provided with a common lead line electrically connected to the common electrode, and the common lead line intersects the plurality of gate lead lines.
  • the common lead-out line is a bus line for supplying a common potential to the common electrode.
  • the common lead wiring may be provided along at least one side of the display area, but is provided so as to surround the outer edge of the display area. Also good.
  • the common electrode covers a region between the common lead wire crossing the plurality of gate lead wires and a part of the outer edge of the display region along the common lead wire.
  • the configuration of the liquid crystal display panel is not particularly limited by other components as long as such components are essential.
  • the seal material is provided at a position farther from the display area than the common lead wire, a part of the seal material intersects the plurality of gate lead wires, and the common electrode further includes: It is preferable to cover a region between a part of the sealing material intersecting with the plurality of gate lead-out lines and the common lead-out line along a part of the outer edge of the display region. As a result, the entire region where the liquid crystal layer and the gate lead-out wiring overlap can be covered with the common electrode, so that the occurrence of alignment disorder in the liquid crystal due to the influence of the gate voltage can be more reliably reduced. Greatly contributes to preventing unevenness.
  • the seal material is provided at a position farther from the display area than the common lead-out line, and a part of the seal material intersects the plurality of gate lead-out lines and is isolated from the common electrode,
  • An electrode electrically connected to the common electrode is between a part of the sealing material intersecting with the plurality of gate lead-out lines and the common lead-out line along a part of the outer edge of the display region. It is preferable to cover the area.
  • the electrode isolated from the common electrode and electrically connected to the common electrode includes (i) an electrode located on the same level as the pixel electrode, and (ii) located on the same level as the common electrode. Electrode, (iii) an electrode located on the same level as the common lead-out wiring, and the like.
  • the entire region where the liquid crystal layer and the gate lead-out wiring overlap can be covered with the electrode electrically connected to the common electrode. Therefore, as in the case of the common electrode, the liquid crystal is affected by the influence of the gate voltage. It is possible to more reliably reduce the occurrence of alignment disorder, and greatly contribute to the prevention of display unevenness.
  • the electrodes are at least partially overlapped with each other. And a means for forming a contact portion in a part of the insulating film between the electrodes.
  • the seal material is provided at a position farther from the display area than the common lead wiring, and a part of the seal material intersects the plurality of gate lead wires, the common electrode, and The combination of the electrodes isolated from and electrically connected to the common electrode is formed on a part of the sealing material intersecting the plurality of gate lead-out wirings and a part of an outer edge of the display region. It is preferable to cover a region between the common lead wirings along the line.
  • the occurrence of alignment disorder in the liquid crystal due to the influence of the gate voltage can be more reliably reduced, greatly contributing to the prevention of display unevenness.
  • the sealing material may or may not overlap with the black matrix, but the frame is narrowed by allowing the sealing material to overlap with the black matrix. It becomes easy, and it becomes easy to apply to a small-sized liquid crystal display.
  • a light-shielding electrode such as a gate lead-out wiring
  • irradiation with ultraviolet light for curing the sealing material is performed on the gate lead-out.
  • wiring etc. by arranging these so that the sealing material and the black matrix do not overlap, it becomes possible to irradiate ultraviolet light from the substrate side where the gate lead-out wiring is not formed, A quick and reliable curing process is possible.
  • the electrode that is located in the same layer as the plurality of gate lead-out wirings and overlaps with the sealing material has a slit.
  • an ultraviolet light from the substrate side on which the gate lead-out wiring is formed is provided by providing a slit in the electrode overlapping the sealing material in advance. Can be irradiated.
  • the number of the gate drivers is not necessarily one for one liquid crystal display panel.
  • each of the two areas is opposed to the two areas facing each other with the display area interposed therebetween.
  • a gate driver may be arranged.
  • the plurality of gate lead-out lines led out from both gate drivers are all covered with the common electrode or the like.
  • the gate driver is a first gate driver, and the plurality of gate lead-out lines led out from the gate driver are a plurality of first gate lead-out lines, and the first driver is connected to the first through the display area.
  • the region facing the gate driver is electrically connected to the second gate driver, a second plurality of gate lead-out lines extending from the second gate driver toward the display region, and the common electrode.
  • a second common lead-out line connected to the second common lead-out line, the second common lead-out line intersecting the second plurality of gate lead-out lines, and the common electrode It is preferable to cover a region between the second common lead wire intersecting with the gate lead wire and a part of the outer edge of the display region along the second common lead wire.
  • liquid crystal display panel of the present invention when the FFS mode is adopted, display unevenness occurs near the outer edge of the display region even when a gate voltage is applied for pixel drive control. Can be prevented.
  • FIG. 2 is a schematic cross-sectional view of the liquid crystal display panel of Embodiment 1.
  • FIG. 2 is a schematic plan view of the liquid crystal display panel of Embodiment 1.
  • FIG. 3 is a schematic plan view in which a vicinity of a boundary between a display area and a non-display area of the liquid crystal display panel of Embodiment 1 is enlarged. It is the plane schematic diagram which extracted only the common electrode from FIG. 6 is a schematic plan view illustrating a first modification of the liquid crystal display panel of Embodiment 1.
  • FIG. 6 is a schematic cross-sectional view showing a second modification of the liquid crystal display panel of Embodiment 1.
  • FIG. 6 is a schematic cross-sectional view showing a third modification of the liquid crystal display panel of Embodiment 1.
  • FIG. 10 is a schematic cross-sectional view showing a fourth modification of the liquid crystal display panel of Embodiment 1.
  • FIG. FIG. 10 is a schematic plan view illustrating a fourth modification of the liquid crystal display panel of Embodiment 1.
  • 6 is a schematic cross-sectional view showing a first example of a liquid crystal display panel of Embodiment 2.
  • FIG. 6 is a schematic cross-sectional view showing a second example of the liquid crystal display panel of Embodiment 2.
  • FIG. 6 is a schematic cross-sectional view showing a first example of a liquid crystal display panel of Embodiment 3.
  • FIG. 6 is a schematic cross-sectional view showing a second example of the liquid crystal display panel of Embodiment 3.
  • FIG. 6 is a schematic cross-sectional view showing a first example of a liquid crystal display panel of Embodiment 4.
  • FIG. 6 is a schematic cross-sectional view showing a second example of the liquid crystal display panel of Embodiment 4.
  • FIG. It is a plane schematic diagram which shows the mode of the generation
  • the “electrode” includes what corresponds to a so-called “wiring”.
  • a “gate signal line” refers to a wiring that supplies a gate signal
  • a “source signal line” refers to a wiring that supplies a source signal
  • a “common signal line” supplies a common signal.
  • the wiring to do in particular, a source signal line that runs in the non-display area is also referred to as a “source lead wiring”, and a common signal line that runs in the non-display area is also called a “common lead wiring”.
  • liquid crystal display panels of the following first to fourth embodiments can be applied to liquid crystal display panels such as televisions, personal computers, mobile phones, car navigation systems, and information displays.
  • FIG. 1 is a schematic cross-sectional view of the liquid crystal display panel of the first embodiment.
  • the liquid crystal display panel of Embodiment 1 includes a TFT substrate 10, a counter substrate 20, a sealing material 30, and a liquid crystal layer 40.
  • the liquid crystal layer 40 includes the TFT substrate 10, the counter substrate 20, and a sealing material 30. And are sealed.
  • the liquid crystal layer 40 contains liquid crystal molecules, and the liquid crystal molecules are aligned in a horizontal direction with respect to the substrate surfaces 10 and 20 when no voltage is applied.
  • the TFT substrate 10 includes a support substrate 11, a TFT, a gate signal line (including gate lead-out wiring) 12, a source signal line (including source lead-out wiring), a common signal line (including common lead-out wiring), a common electrode 13, and a pixel. Provide electrodes and the like. Note that the area indicated by the double arrow in each figure such as FIG. 1 represents a “terminal area” in which a gate driver, a source driver, and the like are arranged, among other non-display areas.
  • An insulating film (first insulating film) 61 is formed between the layer where the gate signal line 12 is located and the layer where the source signal line is located.
  • An insulating film (second insulating film) 62 is formed between the layer where the source signal line is located and the layer where the common electrode 13 is located.
  • An insulating film (third insulating film) 63 is formed between the layer where the common electrode 13 is located and the layer where the pixel electrode 14 is located.
  • Each of the first insulating film 61, the second insulating film 62, and the third insulating film 63 may be composed of a single layer or a plurality of layers.
  • the counter substrate 20 includes a support substrate 21, a color filter, a black matrix 22, and the like.
  • the color filter and black matrix 22 are disposed on the liquid crystal layer side of the support substrate 21.
  • the color filter and the black matrix 22 may be provided not on the counter substrate 20 side but on the TFT substrate 10 side.
  • the black matrix 22 is formed so as to overlap with the sealing material 30.
  • a shield electrode 23 made of ITO or the like is disposed on the opposite side of the support substrate 21 from the liquid crystal layer. Such a shield electrode 23 can prevent influence on the liquid crystal due to external static electricity, electrical signals (noise), and the like.
  • the shield electrode 23 is preferably connected to a metal member outside the panel via a conductive tape or the like, but it is not necessary to apply a constant voltage to the shield electrode 23.
  • the shield electrode 23 is covered with a polarizing plate described later.
  • the common electrode 13 is extended to a portion overlapping the sealing material 30 in the non-display area. As a result, the common electrode 13 is disposed so as to close the gap between the gate lead-out wiring 12 and the liquid crystal layer 40, so that the alignment disorder of the liquid crystal generated under the influence of the gate voltage can be reduced.
  • FIG. 2 is a schematic plan view of the liquid crystal display panel according to the first embodiment.
  • the area surrounded by the thick line in FIG. 2 is a display area, and the other areas are non-display areas.
  • FIG. 3 is a schematic plan view in which the vicinity of the boundary between the display area and the non-display area of the liquid crystal display panel of Embodiment 1 is enlarged.
  • the non-display area includes a gate driver 51, a plurality of gate lead-out wirings 12 extending from the gate driver 51 toward the display area, a source driver 52, and a source driver 52 from the source driver 52 to the display area.
  • a plurality of source lead lines 16 extending toward the display area and a common lead line 17 extending so as to surround the display area and capable of being electrically connected to the outside are provided.
  • the common lead wiring 17 is formed in a plurality of layers.
  • the common lead-out line formed along the short side of the display area is formed at the same level as the source lead-out line 16, and the common lead-out line formed along the long side of the display area.
  • the wiring and the common lead-out line led out to the outside are formed at the same level as the gate lead-out line 12.
  • the common lead-out lines located in each layer are connected to each other through a contact portion 74 provided in the insulating film.
  • a gate signal is supplied toward the display area through the plurality of gate lead-out lines 12 drawn from the gate driver 51.
  • a source signal is supplied toward the display region through the plurality of source lead lines 16 drawn from the source driver 52.
  • the gate driver 51 is formed along one side of the rectangular display area, and the source driver 52 is formed along the other side of the rectangular display area. In the example shown in FIG. 2, neither the gate driver nor the source driver is arranged along the remaining two sides of the display region.
  • two gate drivers first gates
  • the driver 51a and the second gate driver 51b may be formed along two opposing sides (first modified example).
  • the common electrode is preferably extended so as to overlap each of the gate lead-out wirings (first gate lead-out wiring 12a and second gate lead-out wiring 12b) drawn from both sides across the display region.
  • the gate lead-out lines 12a and 12b drawn from the gate drivers 51a and 51b are alternately drawn toward the display area.
  • a common signal is supplied to the common electrode 13 through the common lead wire 17 drawn to the outside.
  • the member that supplies a common signal to the common lead-out wiring 17 include an external driver that includes a common signal output circuit.
  • the common lead line 17 intersects each of the gate lead line 12 and the source lead line 16 via an insulating film.
  • the common lead-out wiring 17 is provided so as to surround the outer edge of the display area, but it is not necessarily provided along all sides of the display area.
  • the common lead wiring 17 running on the left side of the display area corresponds to the first common lead wiring 17a
  • the common lead wiring running on the right side of the display area corresponds to the second common lead wiring 17b.
  • these are integrated as a structure.
  • the gate signal line 12 and the source signal line 16 surround the pixel electrode 14 so as to intersect each other in the display region.
  • a TFT (thin film transistor) 54 is provided in the vicinity of the contact point between the gate signal line 12 and the source signal line 16. Note that, with the vertical thick line in FIG. 3 as a boundary line, the right side is a display area and the left side is a non-display area.
  • the TFT 54 is a switching element that includes a semiconductor layer 55 and three electrodes of a gate electrode, a source electrode, and a drain electrode.
  • the drain electrode is connected to the pixel electrode 14 through a contact portion that penetrates the second insulating film and the third insulating film.
  • the gate electrode and the semiconductor layer 55 overlap each other with a gate insulating film interposed therebetween.
  • the source electrode is connected to the source signal line 16 and is connected to the drain electrode via the semiconductor layer 55. At the timing when the gate voltage is applied to the gate electrode through the gate signal line 12, the source signal input from the source signal line 16 is sequentially supplied to the source electrode, the semiconductor layer 55, the drain electrode, and the pixel electrode 14. .
  • the pixel electrode 14 is an electrode disposed in each region surrounded by the two gate signal lines 12 and the two source signal lines 16, and has a plurality of slits 14a.
  • the shape of the pixel electrode 14 is not particularly limited as long as a fringe electric field can be formed between the pixel electrode 14 and the common electrode 13.
  • a plurality of slits are formed so that the outer edge has a comb shape. And those having a plurality of slits formed therein and the outer edge maintaining a substantially rectangular shape. Since the pixel electrode 14 has a plurality of slits 14a, an arc-shaped electric field formed between the pixel electrode 14 and the common electrode 13 is formed in the liquid crystal layer.
  • Each slit 14 a is formed to extend in a direction inclined by several degrees with respect to a direction parallel to the length direction of the gate signal line 12. Further, the plurality of slits 14a have shapes that are symmetrical to each other with a line that bisects the vertical side of the pixel electrode 14 as a boundary line. By having such a symmetric structure, the alignment of the liquid crystal can be balanced.
  • the common electrode 13 is a plate-like electrode and is widely formed regardless of pixel boundaries.
  • 4 is a schematic plan view in which only the common electrode 13 is extracted from FIG.
  • 56b is formed.
  • a constant common signal is supplied to the common electrode 13 through the common lead wiring 17.
  • a part of the common lead-out wiring 17 is arranged in the same level as the level where the source signal line 16 is located, and crosses the plurality of gate lead-out wirings 12 through the first insulating film.
  • the other part of the common lead-out wiring 17 is arranged in the same level as the level where the gate signal line 12 is located, and crosses the plurality of source lead-out wirings 16 through the first insulating film. .
  • the common signal does not necessarily have to be supplied directly to the common electrode 13 from the layer where the common lead-out wiring 17 is located, or the first common signal line 57 or the pixel electrode provided in the layer where the gate signal line 12 is located.
  • 14 may be connected via a second common signal line provided in a hierarchy where 14 is located.
  • the common lead-out wiring 17 is connected to the first common signal line 57 provided in the layer where the gate signal line 12 is located through the contact portion 71 provided in the first insulating film.
  • the common signal can be supplied from both the layer where the gate signal line 12 is located and the layer where the pixel electrode 14 is located.
  • the first common signal line 57 extends in the same direction along the gate signal line 12. More specifically, the opening 56 a provided in the common electrode 13 is provided in order to secure a path for conducting the drain electrode of the TFT 54 and the pixel electrode 14. On the other hand, the opening 56b provided in the common electrode 13 more specifically secures a path for conducting the common lead-out wiring 17 and the second common signal line provided in the layer where the pixel electrode 14 is located. It is provided to do.
  • the common electrode 13 is extended to a region overlapping with the sealing material 30. Since the common electrode 13 covers the region between the sealing material 30 and the outer edge of the display region, the entire region where the liquid crystal layer 40 and the plurality of gate lead-out wirings 12 are covered with the common electrode 13. It will be. In the example illustrated in FIG. 1, the sealing material 30 and the liquid crystal are considered in consideration that the sealing material 30 is easily peeled off when the common electrode 13 is positioned between the second insulating film 62 and the third insulating film 63. The design is made so that the end of the common electrode 13 is located along the boundary with the layer 40.
  • the common electrode 13 extends to a region inside the sealing material 30, that is, An example in which the end of the common electrode 13 is located between the sealing material 30 and the common lead-out wiring 17 is given.
  • the common electrode 13 may not be extended to the sealing material 30, but even with such a configuration, the influence from the gate lead-out wiring 12 can be reduced.
  • the electrode 81 located on the same level as the gate lead-out wiring 12 and overlapping the sealing material 30 has a slit.
  • An example (fourth modification) is given.
  • the frame can be narrowed, and a panel suitable for a small and medium-sized mobile device can be obtained.
  • the sealing material 30 and the black matrix 22 are partially overlapped, ultraviolet rays cannot be irradiated from the counter substrate 20 side when the sealing material 30 is cured.
  • the sealing material 30 is cured by using light passing through the gaps of the gate lead-out wiring 12, but as shown in FIG.
  • the electrode is disposed, there is a possibility that sufficient curing is not performed. Therefore, in the third modification, a plurality of slits 81a are provided in the electrode 81 located on the same level as the gate lead-out wiring 12 drawn from the gate driver 51, and more ultraviolet rays pass through the plurality of slits. Is devised so that the sealing material 30 is irradiated.
  • the width of the electrode 81 and the width of the slit 81a are preferably about 1: 1 (that is, the aperture ratio is about 50%). From the same point of view, the electrode width of each gate lead-out wiring 12 and the distance between each gate lead-out wiring 12 are preferably about 1: 1.
  • a transparent material such as glass or plastic is preferably used as the material of the support substrates 11 and 21.
  • materials for the first insulating film 61, the second insulating film 62, and the third insulating film 63 transparent materials such as silicon nitride, silicon oxide, and photosensitive acrylic resin are preferably used.
  • the first insulating film 61, the second insulating film 62, and the third insulating film 63 are formed by, for example, forming a silicon nitride film by plasma-induced chemical vapor deposition (PECVD).
  • PECVD plasma-induced chemical vapor deposition
  • a photosensitive acrylic resin film is formed on the silicon nitride film by a die coating (coating) method.
  • Holes provided in the first insulating film 61, the second insulating film 62, and the third insulating film 63 for forming the contact portion can be formed by dry etching or the like.
  • the gate signal line (gate lead-out wiring) 12, the source signal line (source lead-out wiring) 16, the common signal line (common lead-out wiring) 17, and the various electrodes constituting the TFT 54 are made of, for example, titanium or chromium by sputtering or the like.
  • a metal such as aluminum or molybdenum, or an alloy thereof can be formed as a single layer or a plurality of layers, and then patterned by a photolithography method or the like. About these various wiring and electrodes formed on the same layer, the manufacturing efficiency is improved by using the same material.
  • the semiconductor layer 55 of the TFT 54 preferably contains an oxide semiconductor such as IGZO (indium-gallium-zinc-oxygen). Since such an oxide semiconductor has higher electron mobility than conventional amorphous silicon, the size of the TFT 54 can be reduced and is particularly suitable for a high-definition liquid crystal display. Note that a semiconductor layer containing amorphous silicon and / or polysilicon may be used as the semiconductor layer 55.
  • IGZO indium-gallium-zinc-oxygen
  • the pixel electrode 14 and the common electrode 13 are formed by sputtering a transparent conductive material such as indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), tin oxide (SnO), or an alloy thereof. After a single layer or a plurality of layers are formed by a method or the like, patterning can be performed using a photolithography method or the like. A slit provided in the pixel electrode 14 and an opening provided in the common electrode 13 can also be formed simultaneously with patterning.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZnO zinc oxide
  • SnO tin oxide
  • a photosensitive resin that transmits light corresponding to each color
  • the material of the black matrix 22 is not particularly limited as long as it has a light shielding property, and a resin material containing a black pigment or a metal material having a light shielding property is preferably used.
  • the TFT substrate 10 and the counter substrate 20 manufactured in this way are bonded to each other using, for example, a sealant 30 after providing a plurality of columnar spacers made of an insulating material on one substrate.
  • a liquid crystal layer 40 is formed between the TFT substrate 10, the counter substrate 20, and the sealing material 30, but when a dropping method is used, the liquid crystal material is dropped before the substrates 10 and 20 are bonded, When the vacuum injection method is used, a liquid crystal material is injected after the substrates 10 and 20 are bonded. And, by attaching a polarizing plate, a retardation film, etc. on the surface opposite to the liquid crystal layer 40 side of each substrate 10, 20, and further mounting a gate driver 51, a source driver 52, etc. in the terminal region, A liquid crystal display panel is completed.
  • Embodiment 2 The liquid crystal display panel of Embodiment 2 is not the common electrode itself but an electrode that is isolated from the common electrode and electrically connected to the common electrode covers the space between the common lead-out wiring and the seal region. This is the same as the liquid crystal display panel of the first embodiment.
  • FIG. 10 is a schematic cross-sectional view illustrating a first example of the liquid crystal display panel of the second embodiment.
  • an electrode 18 a formed on the same level as the pixel electrode is used as an electrode that is isolated from the common electrode 13 and electrically connected to the common electrode 13.
  • the common electrode 13 and the electrode 18 a formed on the same level as the pixel electrode are electrically connected to each other via a contact portion 73 formed on the third insulating film 63.
  • FIG. 11 is a schematic cross-sectional view illustrating a second example of the liquid crystal display panel of the second embodiment.
  • an electrode 18b formed on the same level as the common lead-out wiring 17 is used as an electrode isolated from the common electrode 13 and electrically connected to the common electrode 13. .
  • the common electrode 13 and the electrode 18 b formed on the same level as the common lead-out wiring 17 are electrically connected to each other through a contact portion 72 formed in the second insulating film 62.
  • Embodiment 3 The liquid crystal display panel of Embodiment 3 covers not only the common electrode but also the region between the common lead-out wiring and the seal region using an electrode that is isolated from the common electrode and electrically connected to the common electrode. Except for this point, the liquid crystal display panel is the same as that of the first embodiment.
  • FIG. 12 is a schematic cross-sectional view illustrating a first example of the liquid crystal display panel of the third embodiment.
  • the electrode 18c formed on the same level as the above is used.
  • the common electrode 13 and the electrode 18 a formed on the same level as the pixel electrode 14 are electrically connected to each other via a contact portion 73 formed on the third insulating film 63.
  • the common electrode 13 and the electrode 18 c formed on the same level as the common electrode 13 are the electrode 18 a formed on the same level as the pixel electrode 14 and the two electrodes formed on the third insulating film 63. They are electrically connected to each other through the contact portion 73.
  • FIG. 13 is a schematic cross-sectional view illustrating a second example of the liquid crystal display panel of the third embodiment.
  • an electrode 18 b formed in the same layer as the common lead-out wiring 17, and the common electrode As an electrode that is isolated from the common electrode 13 and is electrically connected to the common electrode 13, an electrode 18 b formed in the same layer as the common lead-out wiring 17, and the common electrode The electrode 18 c formed on the same level as the layer 13 is used.
  • the common electrode 13 and the electrode 18 b formed on the same layer as the common lead-out wiring 17 are electrically connected to each other through a contact portion 72 formed in the second insulating film 62.
  • the common electrode 13 and the electrode 18 c formed in the same layer as the common electrode 13 are the electrode 18 b formed in the same layer as the common lead-out wiring 17 and the two electrodes formed in the second insulating film 62.
  • the contacts 72 are electrically connected to each other.
  • Embodiment 4 The liquid crystal display panel according to the fourth embodiment is the same as the liquid crystal display panel according to the first embodiment except that the black matrix is formed so as not to overlap the entire sealing material. As described above, when the sealing material and the black matrix partially overlap, ultraviolet rays cannot be irradiated from the counter substrate side when the sealing material is cured. Therefore, in the fourth embodiment, a portion where the black matrix does not overlap with the sealing material is provided.
  • FIG. 14 is a schematic cross-sectional view illustrating a first example of the liquid crystal display panel of Embodiment 4.
  • the sealing material 30 and the black matrix 22 are formed so as not to overlap each other.
  • the ultraviolet rays for curing the sealing material 30 can be applied from the counter substrate 20 side, the sealing material can be cured more quickly and reliably.
  • FIG. 15 is a schematic cross-sectional view illustrating a second example of the liquid crystal display panel of the fourth embodiment.
  • the sealing material 30 and the black matrix 22 are partially overlapped.
  • the ultraviolet rays for curing the sealing material 30 are not emitted from the counter substrate 20 side but from the TFT substrate 10 side.
  • the gate lead-out wiring 12 has a slit.
  • liquid crystal display panel of the present invention has been described in the first to fourth embodiments. However, the embodiments and the modifications thereof can be appropriately combined and employed.

Abstract

本発明は、ＦＦＳモードにおいて表示領域の外縁に表示ムラが発生することを防止することができる液晶表示パネルを提供する。本発明の液晶表示パネルは、一対の基板と、シール材と、該一対の基板及び該シール材によって封止された液晶層とを備え、該一対の基板の一方は、複数のスリットを有する画素電極と、絶縁膜を介して該画素電極と異なる階層に位置する、平板状の共通電極とを備え、非表示領域に、ゲートドライバと、該ゲートドライバから表示領域に向かって延伸された複数のゲート引き出し配線と、該共通電極と電気的に接続された共通引き出し配線とが設けられており、該共通引き出し配線は、該複数のゲート引き出し配線と交差しており、該共通電極は、該複数のゲート引き出し配線と交差する該共通引き出し配線と、該共通引き出し配線に沿った該表示領域の外縁の一部との間の領域を覆う。

Description

液晶表示パネル
本発明は、液晶表示パネルに関する。より詳しくは、絶縁膜を挟んで複数の階層に電極を有する基板を備える液晶表示パネルに関するものである。
液晶表示パネルは、複屈折性を有する液晶分子の配向を制御することにより光の透過／遮断（表示のオン／オフ）を制御する機器である。液晶表示パネルの液晶配向モードとしては、正の誘電率異方性を有する液晶分子を基板法線方向から見たときに９０°捩れた状態で配向させるＴＮ（Twisted Nematic）モード、負の誘電率異方性を有する液晶分子を基板面に対して垂直配向させる垂直配向（ＶＡ：Vertical Alignment）モード、正又は負の誘電率異方性を有する液晶分子を基板面に対して水平配向させて液晶層に対し横電界を印加する面内スイッチング（ＩＰＳ：In-Plane Switching）モード及びフリンジ電界スイッチング（ＦＦＳ：Fringe Field Switching）モード等が挙げられる。
液晶表示パネルの駆動方式としては、画素ごとに薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）等の能動素子を配置し、高画質を実現するアクティブマトリクス型の駆動方式が普及している。ＴＦＴを備える基板（以下、ＴＦＴ基板ともいう。）においては、複数のゲート信号線と複数のソース信号線とが互いに交差するように形成され、これらの交差点ごとにＴＦＴが設けられる。ＴＦＴは画素電極と接続されており、ＴＦＴのスイッチング機能により、画素電極への画像信号の供給が制御される。ＴＦＴ基板又は対向基板には、更に共通電極が設けられ、一対の電極を通じて液晶層内に電圧が印加される。
横電界を印加して液晶分子の配向を制御する方式のうち、ＦＦＳモードは、ＩＰＳモードを改良して開口率を向上させた液晶配向モードである（例えば、特許文献１参照。）。ＦＦＳモードにおいて各画素領域内には、画素電極と対向する電極として、インジウム酸化スズ（ＩＴＯ：Indium Tin Oxide）等の透明材料からなるコモン電極が設けられる。コモン電極に対しては共通信号を供給するコモン配線が接続されている。画素電極もまた、ＩＴＯ等の透明材料からなり、内部にはストライプ状の複数のスリットが形成されている。画素電極とコモン電極との間には絶縁膜が配置されており、画素電極とコモン電極との間に電圧を印加すると、画素電極に設けられたスリットの影響により、横方向の電界とともに、縦方向の電界が発生する。これにより、スリット上に位置する液晶分子だけでなく、電極上に位置する液晶分子の配向も制御することができるので、ＩＰＳモードよりも開口率を向上させることができる。
上記特許文献１では、ＦＦＳモードを長時間使用すると、ＩＰＳモードと比べ焼き付き現象が起こりやすくなる原因として、ＦＦＳモードでは、画素電極から液晶層へ至るまでの電気力線の経路と、液晶層からゲート信号線に至るまでの電気力線の経路とが非対称であり、ゲート信号線に印加される信号に起因する直流電界によって不可逆的影響を受ける点を挙げている。そして、ゲート信号線に印加される電圧に起因する焼き付きを防止するために、ゲート信号線と同方向に延伸されたシールド電極を用いて、ゲート信号線に印加される高電圧の信号によって発生する画素電極からゲート信号線に向かう電気力線を遮断している。更に、シールド電極をフローティング状態とするとシールド電極層の電位が不安定化するため、これを防ぐためにシールド電極とコモン配線とを接続させてシールド電極の電位を安定化させている。
特開２００９－６９３３２号公報
本発明者らは、ＦＦＳモードの液晶表示パネルの開発を行っていたところ、表示を行う際に、表示領域の外縁の一部に紫がかった表示ムラが発生することに気付いた。そして、表示ムラがゲートブロックに対応する位置ごとに発生している点に着目するとともに、その原因を解明するために、ゲート引き出し配線のみならず、ゲート引き出し配線が形成されていない浮島領域にもゲート電圧（Ｖｇｌ）を印加したところ、表示ムラの範囲が変化した。
図１６及び図１７は、ゲート引き出し配線付近における表示ムラの発生の様子を示す平面模式図である。液晶表示パネルは、通常、画素電極等が配置された表示領域と、表示領域の外縁（太線）よりも外側に位置する非表示領域とを有しており、図１６に示すように、非表示領域には、表示領域の一辺に沿ってゲートドライバ１５１が設けられ、該ゲートドライバ１５１からはゲート引き出し配線１１２が引き出される。図１６及び図１７の点線で囲まれた領域が表示ムラの発生領域である。ゲート引き出し配線１１２が配置された領域以外の領域（浮島領域）１０１には、通常はゲート電圧が印加されないが、図１７に示すように、ゲート電圧が印加されることで表示ムラの発生領域が拡大した。このことから、本発明者らは、非表示領域に位置するゲート引き出し配線１１２に印加される電圧が、表示領域外の液晶分子にとどまらず、表示領域内の液晶分子に対しても影響を及ぼしているものと考えた。
本発明は、上記現状に鑑みてなされたものであり、ＦＦＳモードにおいて表示領域の外縁に表示ムラが発生することを防止することができる液晶表示パネルを提供することを目的とするものである。
本発明者らは、表示領域の外縁近くの表示ムラが発生することを防ぐための手段について種々検討したところ、ＦＦＳモードに固有の、画素電極と同じ基板に形成される平板状の共通電極に着目した。そして、従来において共通電極は、少なくとも表示領域を覆っていればよく、非表示領域において広い範囲で形成されていなかった点に着目するとともに、共通電極の範囲を、ゲートドライバが位置する側に向かって、表示領域から少なくとも共通引き出し配線が位置する領域まで拡張することで、ゲート電圧に基づく液晶分子の配向の乱れを抑制し、表示領域の外縁近くの表示ムラの発生を防止することができることを見出した。こうして、本発明者らは上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明の一側面は、一対の基板と、シール材と、該一対の基板及び該シール材によって封止された液晶層とを備え、該一対の基板の一方は、複数のスリットを有する画素電極と、絶縁膜を介して該画素電極と異なる階層に位置する、平板状の共通電極とを備え、非表示領域に、ゲートドライバと、該ゲートドライバから表示領域に向かって延伸された複数のゲート引き出し配線と、該共通電極と電気的に接続された共通引き出し配線とが設けられており、該共通引き出し配線は、該複数のゲート引き出し配線と交差しており、該共通電極は、該複数のゲート引き出し配線と交差する該共通引き出し配線と、該共通引き出し配線に沿った該表示領域の外縁の一部との間の領域を覆う液晶表示パネルである。
上記液晶表示パネルは、一対の基板と、シール材と、該一対の基板及び該シール材によって封止された液晶層とを備え、該一対の基板の一方は、複数のスリットを有する画素電極と、絶縁膜を介して該画素電極と異なる階層に位置する、平板状の共通電極とを備える。上記画素電極には複数のスリットが形成されており、上記共通電極は平板状であるため、これらの電極を通じて、液晶層内にフリンジ電界を形成することができる。すなわち、上記液晶表示パネルは、ＦＦＳモードの一形態である。
上記液晶表示パネルは、表示領域と非表示領域とに分けられる。表示領域は、所望の映像表示を行う領域であり、非表示領域は、映像表示を行わない領域である。非表示領域には、ゲートドライバと、該ゲートドライバから表示領域に向かって延伸された複数のゲート引き出し配線とが設けられている。上記複数のゲート引き出し配線は、例えば、表示領域が矩形で構成されている場合は、該表示領域の少なくとも一辺に対して引き出されたものであればよいが、複数の辺に対して引き出されていてもよい。
上記非表示領域には、上記共通電極と電気的に接続された共通引き出し配線が設けられており、該共通引き出し配線は、上記複数のゲート引き出し配線と交差している。上記共通引き出し配線は、上記共通電極に共通電位を供給するためのバスラインである。上記共通引き出し配線は、例えば、表示領域が矩形で構成されている場合は、該表示領域の少なくとも一辺に沿って設けられればよいが、該表示領域の外縁の外側を囲うように設けられていてもよい。
上記共通電極は、上記複数のゲート引き出し配線と交差する上記共通引き出し配線と、上記共通引き出し配線に沿った上記表示領域の外縁の一部との間の領域を覆う。このような範囲を共通電極が覆うことで、ゲート電圧の影響により液晶に配向乱れが発生することを効果的に低減することができ、表示ムラの発生防止に貢献する。
上記液晶表示パネルの構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素により特に限定されるものではない。
以下、上記液晶表示パネルの好ましい形態について詳述する。なお、以下に記載される上記液晶表示パネルの個々の好ましい形態を２つ以上組み合わせた形態も、上記液晶表示パネルの好ましい形態である。
上記シール材は、上記共通引き出し配線よりも上記表示領域から遠い位置に設けられており、上記シール材の一部は、上記複数のゲート引き出し配線と交差しており、上記共通電極は、更に、上記複数のゲート引き出し配線と交差する上記シール材の一部と、上記表示領域の外縁の一部に沿った上記共通引き出し配線との間の領域を覆うことが好ましい。これにより、液晶層とゲート引き出し配線とが重なる領域のすべてを共通電極で覆うことができるので、ゲート電圧の影響により液晶に配向乱れが発生することを、より確実に低減することができ、表示ムラの発生防止に大きく貢献する。
上記シール材は、上記共通引き出し配線よりも上記表示領域から遠い位置に設けられており、上記シール材の一部は、上記複数のゲート引き出し配線と交差しており、上記共通電極から隔離され、かつ上記共通電極と電気的に接続された電極が、上記複数のゲート引き出し配線と交差する上記シール材の一部と、上記表示領域の外縁の一部に沿った上記共通引き出し配線との間の領域を覆うことが好ましい。上記共通電極から隔離され、かつ上記共通電極と電気的に接続された電極としては、（ｉ）上記画素電極と同一の階層に位置する電極、（ｉｉ）上記共通電極と同一の階層に位置する電極、（ｉｉｉ）上記共通引き出し配線と同一の階層に位置する電極等が挙げられる。これにより、液晶層とゲート引き出し配線とが重なる領域のすべてを、上記共通電極と電気的に接続された電極で覆うことができるので、上記共通電極の場合と同様、ゲート電圧の影響により液晶に配向乱れが発生することを、より確実に低減することができ、表示ムラの発生防止に大きく貢献する。なお、上記共通電極と、上記共通電極から隔離され、かつ上記共通電極と電気的に接続された電極とを電気的に接続させる手段としては、例えば、各電極を、少なくとも互いに一部が重なるように配置するとともに、各電極間の絶縁膜の一部にコンタクト部を形成する手段が挙げられる。
また、液晶層とゲート引き出し配線とが重なる領域を覆うために、上記共通電極と、上記共通電極から隔離され、かつ上記共通電極と電気的に接続された電極との両方を組み合わせて用いてもよい。すなわち、上記シール材は、上記共通引き出し配線よりも上記表示領域から遠い位置に設けられており、上記シール材の一部は、上記複数のゲート引き出し配線と交差しており、上記共通電極、及び、上記共通電極から隔離され、かつ上記共通電極と電気的に接続された電極の組み合わせは、上記複数のゲート引き出し配線と交差する上記シール材の一部と、上記表示領域の外縁の一部に沿った上記共通引き出し配線との間の領域を覆うことが好ましい。これにより、上記各電極を単独で用いる場合と同様、ゲート電圧の影響により液晶に配向乱れが発生することを、より確実に低減することができ、表示ムラの発生防止に大きく貢献する。設計によっては、同一の階層に位置する電極のみを用いるのではなく、異なる複数の層に位置する電極を継ぐことで液晶層とゲート引き出し配線とが重なる領域を覆う方が都合のよい場合がある。
上記対向基板がブラックマトリクスを備える場合において、上記シール材は、ブラックマトリクスと重なっていても、重なっていなくてもよいが、上記シール材がブラックマトリクスと重なることを許容することで、狭額縁化が容易になり、中小型の液晶ディスプレイに適用しやすくなる。一方、例えば、シール材がブラックマトリクスと重なっており、かつシール材がゲート引き出し配線等の遮光性を有する電極と重なっている場合には、シール材を硬化するための紫外光の照射がゲート引き出し配線等によって遮られてしまうが、上記シール材と上記ブラックマトリクスとが重ならないように、これらを配置することで、ゲート引き出し配線が形成されていない基板側からの紫外光の照射が可能となり、迅速かつ確実な硬化処理が可能となる。
上記シール材の少なくとも一部が上記ブラックマトリクスと重なっている場合には、上記複数のゲート引き出し配線と同一の階層に位置し、かつシール材と重なる電極は、スリットを有することが好ましい。上述のように、シール材とブラックマトリクスとを一部又は全部重ねる場合には、あらかじめシール材と重なる電極にスリットを設けておくことで、ゲート引き出し配線が形成されている基板側からの紫外光の照射が可能となる。
上記ゲートドライバは、一つの液晶表示パネルに対して必ずしも一つである必要はなく、例えば、表示領域が矩形で構成されている場合は、該表示領域を挟んで対向する２つの領域に、それぞれゲートドライバが配置されていてもよい。このような場合には、双方のゲートドライバから引き出される複数のゲート引き出し配線は、いずれも上記共通電極等で覆われていることが好ましい。言い換えれば、上記ゲートドライバは、第一のゲートドライバであり、上記ゲートドライバから引き出された複数のゲート引き出し配線は、第一の複数のゲート引き出し配線であり、上記表示領域を介して該第一のゲートドライバと対向する領域には、第二のゲートドライバと、該第二のゲートドライバから上記表示領域に向かって延伸された第二の複数のゲート引き出し配線と、上記共通電極と電気的に接続された第二の共通引き出し配線とが設けられており、該第二の共通引き出し配線は、該第二の複数のゲート引き出し配線と交差しており、上記共通電極は、該第二の複数のゲート引き出し配線と交差する該第二の共通引き出し配線と、該第二の共通引き出し配線に沿った上記表示領域の外縁の一部との間の領域を覆うことが好ましい。
本発明の液晶表示パネルによれば、ＦＦＳモードの形態を採用する場合に、画素の駆動制御のためにゲート電圧を印加する場合であっても、表示領域の外縁近くに表示ムラが発生することを防止することができる。
実施形態１の液晶表示パネルの断面模式図である。 実施形態１の液晶表示パネルの平面模式図である。 実施形態１の液晶表示パネルの表示領域と非表示領域との境界付近を拡大した平面模式図である。 図３から共通電極のみを抜き出した平面模式図である。 実施形態１の液晶表示パネルの第一の変形例を示す平面模式図である。 実施形態１の液晶表示パネルの第二の変形例を示す断面模式図である。 実施形態１の液晶表示パネルの第三の変形例を示す断面模式図である。 実施形態１の液晶表示パネルの第四の変形例を示す断面模式図である。 実施形態１の液晶表示パネルの第四の変形例を示す平面模式図である。 実施形態２の液晶表示パネルの第一の例を示す断面模式図である。 実施形態２の液晶表示パネルの第二の例を示す断面模式図である。 実施形態３の液晶表示パネルの第一の例を示す断面模式図である。 実施形態３の液晶表示パネルの第二の例を示す断面模式図である。 実施形態４の液晶表示パネルの第一の例を示す断面模式図である。 実施形態４の液晶表示パネルの第二の例を示す断面模式図である。 ゲート引き出し配線付近における表示ムラの発生の様子を示す平面模式図である。 ゲート引き出し配線付近における表示ムラの発生の様子を示す平面模式図である。
以下に実施形態を掲げ、本発明について図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
本明細書において「電極」とは、いわゆる「配線」に相当するものも含む。
本明細書において「ゲート信号線」とは、ゲート信号を供給する配線をいい、「ソース信号線」とは、ソース信号を供給する配線をいい、「共通信号線」とは、共通信号を供給する配線をいう。このうち、特に、非表示領域内を走るソース信号線を「ソース引き出し配線」ともいい、非表示領域内を走る共通信号線を「共通引き出し配線」ともいう。
以下の実施形態１～４の液晶表示パネルは、具体的には、テレビジョン、パーソナルコンピュータ、携帯電話、カーナビ、インフォメーションディスプレイ等の液晶表示パネルに適用することができる。
実施形態１
図１は、実施形態１の液晶表示パネルの断面模式図である。実施形態１の液晶表示パネルは、ＴＦＴ基板１０と、対向基板２０と、シール材３０と、液晶層４０とを備え、該液晶層４０は、ＴＦＴ基板１０と、対向基板２０と、シール材３０とによって封止されている。液晶層４０は液晶分子を含有しており、電圧無印加時において液晶分子は、各基板面１０、２０に対して水平な方向に配向している。ＴＦＴ基板１０は、支持基板１１、ＴＦＴ、ゲート信号線（ゲート引き出し配線を含む）１２、ソース信号線（ソース引き出し配線を含む）、共通信号線（共通引き出し配線を含む）、共通電極１３、画素電極等を備える。なお、図１等の各図における両矢印で示された領域は、非表示領域の中でも特に、ゲートドライバ、ソースドライバ等が配置された「端子領域」を表す。
ゲート信号線１２が位置する階層と、ソース信号線が位置する階層との間には絶縁膜（第一絶縁膜）６１が形成されている。ソース信号線が位置する階層と、共通電極１３が位置する階層との間には絶縁膜（第二絶縁膜）６２が形成されている。共通電極１３が位置する階層と、画素電極１４が位置する階層との間には絶縁膜（第三絶縁膜）６３が形成されている。上記第一絶縁膜６１、上記第二絶縁膜６２、及び、上記第三絶縁膜６３のそれぞれは、単層で構成されていても、複数層で構成されていてもよい。
対向基板２０は、支持基板２１、カラーフィルタ、ブラックマトリクス２２等を備える。カラーフィルタ及びブラックマトリクス２２は、支持基板２１の液晶層側に配置されている。カラーフィルタ及びブラックマトリクス２２は、対向基板２０側ではなく、ＴＦＴ基板１０側に設けられていてもよい。ブラックマトリクス２２は、シール材３０と重なって形成されている。支持基板２１の液晶層と反対側には、ＩＴＯ等を材料とするシールド電極２３が配置されている。このようなシールド電極２３は、外部からの静電気、電気信号（ノイズ）等による液晶への影響を防ぐことができる。電位を安定させる観点からはシールド電極２３は、導電性テープ等を介してパネル外の金属部材と接続されることが好ましいが、シールド電極２３に対して一定の電圧を印加する必要はない。シールド電極２３は、後述する偏光板によって覆われる。
図１に示すように、共通電極１３は、非表示領域内のシール材３０と重なる部分まで引き伸ばされている。これにより、ゲート引き出し配線１２と液晶層４０との間を塞ぐように共通電極１３が配置されることになるので、ゲート電圧の影響を受けて発生する液晶の配向乱れを減らすことができる。
図２は、実施形態１の液晶表示パネルの平面模式図である。図２の太線で囲まれた領域が表示領域であり、それ以外の領域が非表示領域である。図３は、実施形態１の液晶表示パネルの表示領域と非表示領域との境界付近を拡大した平面模式図である。
図２に示すように、非表示領域には、ゲートドライバ５１と、ゲートドライバ５１から表示領域に向かって延伸された複数のゲート引き出し配線１２と、ソースドライバ５２と、ソースドライバ５２から表示領域に向かって延伸された複数のソース引き出し配線１６と、表示領域を囲うように延伸され、外部と導通が可能な共通引き出し配線１７とが設けられている。共通引き出し配線１７は、複数の階層に分かれて形成されている。図２に示す例では、表示領域の短辺に沿って形成された共通引き出し配線は、ソース引き出し配線１６と同一の階層に形成されており、表示領域の長辺に沿って形成された共通引き出し配線、及び、外部に引き出される共通引き出し配線は、ゲート引き出し配線１２と同一の階層に形成されている。各階層に位置する共通引き出し配線は、絶縁膜内に設けられたコンタクト部７４を介して互いに接続されている。
ゲートドライバ５１から引き出された複数のゲート引き出し配線１２を通じて、表示領域に向かってゲート信号が供給される。また、ソースドライバ５２から引き出された複数のソース引き出し配線１６を通じて、表示領域に向かってソース信号が供給される。ゲートドライバ５１は、矩形の表示領域の一辺に沿って形成されており、ソースドライバ５２は、矩形の表示領域の他の一辺に沿って形成されている。図２に示す例では、表示領域の残りの二辺に沿ってゲートドライバ及びソースドライバのいずれも配置されていないが、設計によっては、図５に示すように二つのゲートドライバ（第一のゲートドライバ５１ａ、第二のゲートドライバ５１ｂ）を、対向する二つの辺に沿ってそれぞれ形成してもよい（第一の変形例）。その場合には、共通電極は、表示領域を挟んで両側から引き出されるゲート引き出し配線（第一のゲート引き出し配線１２ａ、第二のゲート引き出し配線１２ｂ）のそれぞれと重なるように引き伸ばされることが好ましい。第一の変形例において、各ゲートドライバ５１ａ，５１ｂから引き出された各ゲート引き出し配線１２ａ，１２ｂは、それぞれ互い違いに表示領域に向かって引き出されている。
実施形態１では、外部に引き出された共通引き出し配線１７を通じて、共通電極１３に共通信号が供給される。共通引き出し配線１７に対し共通信号を供給する部材としては、共通信号出力回路を備える外付けのドライバ等が挙げられる。共通引き出し配線１７は、ゲート引き出し配線１２、及び、ソース引き出し配線１６のそれぞれと、絶縁膜を介して交差している。図２に示す例では、表示領域の外縁の外側を囲むように共通引き出し配線１７が設けられているが、必ずしも表示領域の全ての辺に沿って設けられる必要はない。なお、図４に示す例では、表示領域の左側を走る共通引き出し配線１７が第一の共通引き出し配線１７ａに相当し、表示領域の右側を走る共通引き出し配線が第二の共通引き出し配線１７ｂに相当するが、これらは構成としては一体化されている。
一方、図３に示すように、実施形態１におけるＴＦＴ基板を平面視したときに、表示領域においては、ゲート信号線１２及びソース信号線１６が、互いに交差するように、かつ画素電極１４を囲うように配置されている。ゲート信号線１２とソース信号線１６との接点近傍には、ＴＦＴ（薄膜トランジスタ）５４が設けられている。なお、図３における縦方向の太線を境界線として、右側が表示領域であり、左側が非表示領域である。
ＴＦＴ５４は、半導体層５５、並びに、ゲート電極、ソース電極及びドレイン電極の三つの電極を備えるスイッチング素子である。ドレイン電極は、第二絶縁膜及び第三絶縁膜を貫通するコンタクト部を介して画素電極１４と接続されている。ゲート電極と半導体層５５とは、ゲート絶縁膜を介して互いに重なっている。ソース電極はソース信号線１６と接続されており、かつ半導体層５５を介してドレイン電極と接続されている。ゲート信号線１２を通じてゲート電極にゲート電圧が印加されるタイミングで、ソース信号線１６から入力されるソース信号が、ソース電極、半導体層５５、ドレイン電極、及び、画素電極１４へと順に供給される。
画素電極１４は、二本のゲート信号線１２と二本のソース信号線１６とで囲まれる領域ごとに配置された電極であり、複数のスリット１４ａを有している。画素電極１４の形状は、共通電極１３との間でフリンジ電界を形成することができるものであれば特に限定されず、例えば、複数のスリットが形成されることで外縁が櫛歯状となったもの、及び、内部に複数のスリットが形成され、外縁は略矩形を維持するものが挙げられる。画素電極１４が複数のスリット１４ａを有することにより、画素電極１４と共通電極１３との間で形成される円弧状の電界が液晶層内に形成される。各スリット１４ａは、ゲート信号線１２の長さ方向と平行な方向に対して数°傾いた方向に伸びて形成されている。また、複数のスリット１４ａは、画素電極１４の縦辺を二等分する線を境界線として、互いに対称な形状を有している。このような対称構造を持つことにより、液晶の配向のバランスを整えることができる。
共通電極１３は、平板状の電極であり、画素の境界にかかわらず広く形成されている。なお、図４は、図３から共通電極１３のみを抜き出した平面模式図である。共通電極１３の一部には、ＴＦＴ５４と画素電極１４とを導通する経路を確保するための開口部５６ａ、及び、共通電極１３と共通引き出し配線１７とを導通する経路を確保するための開口部５６ｂが形成されている。共通電極１３に対しては、共通引き出し配線１７を通じて一定の共通信号が供給される。共通引き出し配線１７の一部は、上記ソース信号線１６が位置する階層と同じ階層に配置されており、第一絶縁膜を介して、複数のゲート引き出し配線１２と交差している。また、共通引き出し配線１７の他の一部は、上記ゲート信号線１２が位置する階層と同じ階層に配置されており、第一絶縁膜を介して、複数のソース引き出し配線１６と交差している。共通信号は、必ずしも共通引き出し配線１７が位置する階層から直接共通電極１３に供給される必要はなく、ゲート信号線１２が位置する階層に設けられた第一の共通信号線５７、又は、画素電極１４が位置する階層に設けられた第二の共通信号線を介して接続されたものであってもよい。図３に示す例では、共通引き出し配線１７は、第一絶縁膜に設けられたコンタクト部７１を介して、ゲート信号線１２が位置する階層に設けられた第一の共通信号線５７と接続されており、また、他方では、第二絶縁膜に設けられたコンタクト部７２を介して、画素電極１４が位置する階層に設けられた第二の共通信号線と接続されている。すなわち、ゲート信号線１２が位置する階層と、画素電極１４が位置する階層とのいずれからも共通信号が供給可能な構成となっている。上記第一の共通信号線５７は、ゲート信号線１２に沿って同じ方向に延伸されている。共通電極１３に設けられた開口部５６ａは、より具体的には、ＴＦＴ５４のドレイン電極と画素電極１４とを導通する経路を確保するために設けられたものである。一方、共通電極１３に設けられた開口部５６ｂは、より具体的には、共通引き出し配線１７と上記画素電極１４が位置する階層に設けられた第二の共通信号線とを導通する経路を確保するために設けられたものである。
図１及び図２に示すように、実施形態１において共通電極１３は、シール材３０と重なる領域まで引き伸ばされている。そして、共通電極１３が、シール材３０と、表示領域の外縁との間の領域を覆っているので、液晶層４０と複数のゲート引き出し配線１２とが重なる領域の全体が共通電極１３で覆われることになる。なお、図１に示す例では、第二の絶縁膜６２と第三の絶縁膜６３との間に共通電極１３が位置するとシール材３０が剥がれやすくなることを考慮して、シール材３０と液晶層４０との境界に沿って共通電極１３の末端が位置するように設計がなされている。
これにより、ゲート電圧の印加に起因して表示領域の外縁近くに発生する表示ムラを解消することができ、良好な表示特性を有する液晶表示パネルを得ることができる。
実施形態１の液晶表示パネルの他の変形例としては、図６に示すように、共通電極１３が、シール材３０の更に外側の領域にまで広がっている例（第二の変形例）、すなわち、共通電極１３がシール材３０と重なる領域を覆う例が挙げられる。これにより、より確実に、ゲート引き出し配線からの影響を減らすことができる。
実施形態１の液晶表示パネルの他の変形例としては、図７に示すように、共通電極１３が、シール材３０よりも内側の領域まで広がっている例（第三の変形例）、すなわち、共通電極１３の末端が、シール材３０と共通引き出し配線１７との間に位置する例が挙げられる。設計によっては、共通電極１３をシール材３０まで広げることができない場合があるが、このような形態であっても、ゲート引き出し配線１２からの影響を減らすことは可能である。
実施形態１の液晶表示パネルの他の変形例としては、図８及び図９に示すように、ゲート引き出し配線１２と同じ階層に位置し、かつシール材３０と重なる電極８１にスリットが入っている例（第四の変形例）が挙げられる。シール材３０とブラックマトリクス２２とが重複する領域を設けることで、狭額縁化を行うことができ、中小型のモバイル機器等に適したパネルを得ることができる。しかしながら一方で、シール材３０とブラックマトリクス２２が一部重畳していると、シール材３０を硬化する際に、対向基板２０側から紫外線照射を行うことができない。一方、ＴＦＴ基板１０側については、ゲート引き出し配線１２の隙間を通る光を用いてシール材３０の硬化を行うことになるが、図９に示すように遮光目的でゲート引き出し配線１２と同じ階層に電極を配置する場合、充分な硬化が行われないおそれがある。そこで、第三の変形例においては、ゲートドライバ５１から引き出されたゲート引き出し配線１２と同じ階層に位置する電極８１に複数のスリット８１ａを入れており、該複数のスリットを通り抜けてより多くの紫外線がシール材３０に照射されるよう工夫がなされている。なお、ここでの電極８１の幅と、スリット８１ａの幅とは、略１：１（すなわち、開口率が略５０％）であることが好ましい。また、同様の観点から、各ゲート引き出し配線１２の電極幅と、各ゲート引き出し配線１２同士の間の距離は、略１：１であることが好ましい。
以下、各部材の材料及び製造方法について説明する。
支持基板１１、２１の材料としては、ガラス、プラスチック等の透明な材料が好適に用いられる。上記第一絶縁膜６１、上記第二絶縁膜６２及び上記第三絶縁膜６３の材料としては、窒化シリコン、酸化シリコン、感光性アクリル樹脂等の透明な材料が好適に用いられる。また、上記第一絶縁膜６１、上記第二絶縁膜６２及び上記第三絶縁膜６３は、例えば、窒化シリコン膜をプラズマ誘起化学気相成長（Plasma Enhanced Chemical Vapor Deposition：ＰＥＣＶＤ）法により成膜し、窒化シリコン膜の上に、感光性アクリル樹脂膜をダイコート（塗布）法により成膜して形成される。コンタクト部を形成するために第一絶縁膜６１、第二絶縁膜６２及び第三絶縁膜６３中に設けられる穴は、ドライエッチング等により形成することができる。
ゲート信号線（ゲート引き出し配線）１２、ソース信号線（ソース引き出し配線）１６、共通信号線（共通引き出し配線）１７、及び、ＴＦＴ５４を構成する各種電極は、例えば、スパッタリング法等により、チタン、クロム、アルミニウム、モリブデン等の金属、又は、それらの合金を、単層又は複数層で成膜し、続いて、フォトリソグラフィ法等でパターニングを行うことで形成することができる。これら各種配線及び電極は、同じ層に形成されるものについては、それぞれ同じ材料を用いることで製造が効率化される。
ＴＦＴ５４の半導体層５５は、ＩＧＺＯ（インジウム－ガリウム－亜鉛－酸素）等の酸化物半導体を含むことが好ましい。このような酸化物半導体は、従来のアモルファスシリコンに比べて電子移動度が高いため、ＴＦＴ５４のサイズを小さくすることができ、特に高精細な液晶ディスプレイに適している。なお、半導体層５５として、アモルファスシリコン及び／又はポリシリコンを含む半導体層を用いてもよい。
画素電極１４及び共通電極１３は、例えば、酸化インジウム錫（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ）等の透明導電材料、又は、それらの合金を、スパッタリング法等により単層又は複数層で成膜して形成した後、フォトリソグラフィ法等を用いてパターニングすることができる。画素電極１４に設けられるスリット、共通電極１３に設けられる開口部もまた、パターニングの際に同時に形成することができる。
カラーフィルタの材料としては、各色に対応する光を透過する感光性樹脂（カラーレジスト）が好適に用いられる。ブラックマトリクス２２の材料は、遮光性を有するものである限り特に限定されず、黒色顔料を含有した樹脂材料、又は、遮光性を有する金属材料が好適に用いられる。
このようにして作製されたＴＦＴ基板１０及び対向基板２０は、例えば、絶縁材料からなる柱状のスペーサを一方の基板に複数設けた後、シール材３０を用いて互いに貼り合わされる。ＴＦＴ基板１０と対向基板２０とシール材３０との間には液晶層４０が形成されるが、滴下法を用いる場合には、基板１０，２０の貼合せ前に液晶材料の滴下が行われ、真空注入法を用いる場合には、基板１０，２０の貼合せ後に液晶材料が注入される。そして、各基板１０，２０の液晶層４０側と反対側の面上に、偏光板、位相差フィルム等を貼り付け、更に、端子領域にゲートドライバ５１、ソースドライバ５２等を実装することで、液晶表示パネルが完成する。
実施形態２
実施形態２の液晶表示パネルは、共通電極そのものではなく、共通電極から隔離され、かつ共通電極と電気的に接続された電極が、共通引き出し配線とシール領域との間を覆っている点以外は実施形態１の液晶表示パネルと同様である。
図１０は、実施形態２の液晶表示パネルの第一の例を示す断面模式図である。実施形態２の第一の例では、共通電極１３から隔離され、かつ共通電極１３と電気的に接続された電極として、画素電極と同一の階層に形成された電極１８ａを利用している。共通電極１３と、該画素電極と同一の階層に形成された電極１８ａとは、第三絶縁膜６３に形成されたコンタクト部７３を介して互いに電気的に接続されている。
図１１は、実施形態２の液晶表示パネルの第二の例を示す断面模式図である。実施形態２の第二の例では、共通電極１３から隔離され、かつ共通電極１３と電気的に接続された電極として、共通引き出し配線１７と同一の階層に形成された電極１８ｂを利用している。共通電極１３と、該共通引き出し配線１７と同一の階層に形成された電極１８ｂとは、第二絶縁膜６２に形成されたコンタクト部７２を介して互いに電気的に接続されている。
実施形態３
実施形態３の液晶表示パネルは、共通電極のみならず、共通電極から隔離され、かつ共通電極と電気的に接続された電極を用いて、共通引き出し配線とシール領域との間の領域を覆っている点以外は実施形態１の液晶表示パネルと同様である。
図１２は、実施形態３の液晶表示パネルの第一の例を示す断面模式図である。実施形態３の第一の例では、共通電極１３から隔離され、かつ共通電極１３と電気的に接続された電極として、画素電極１４と同一の階層に形成された電極１８ａ、及び、共通電極１３と同一の階層に形成された電極１８ｃを利用している。共通電極１３と、画素電極１４と同一の階層に形成された電極１８ａとは、第三絶縁膜６３に形成されたコンタクト部７３を介して互いに電気的に接続されている。共通電極１３と、該共通電極１３と同一の階層に形成された電極１８ｃとは、上記画素電極１４と同一の階層に形成された電極１８ａ、及び、第三絶縁膜６３に形成された二つのコンタクト部７３を介して互いに電気的に接続されている。
図１３は、実施形態３の液晶表示パネルの第二の例を示す断面模式図である。実施形態３の第二の例では、共通電極１３から隔離され、かつ共通電極１３と電気的に接続された電極として、共通引き出し配線１７と同一の階層に形成された電極１８ｂ、及び、共通電極１３と同一の階層に形成された電極１８ｃを利用している。共通電極１３と、共通引き出し配線１７と同一の階層に形成された電極１８ｂとは、第二絶縁膜６２に形成されたコンタクト部７２を介して互いに電気的に接続されている。共通電極１３と、該共通電極１３と同一の階層に形成された電極１８ｃとは、共通引き出し配線１７と同一の階層に形成された電極１８ｂ、及び、第二絶縁膜６２に形成された二つのコンタクト部７２を介して互いに電気的に接続されている。
設計の都合によっては、このように複数の階層に位置する電極を利用して、全体として共通引き出し配線とシール領域との間の領域を覆うものとしてもよい。
実施形態４
実施形態４の液晶表示パネルは、ブラックマトリクスがシール材の全体と重ならないように形成されている点以外は実施形態１の液晶表示パネルと同様である。上記したように、シール材とブラックマトリクスが一部重畳していると、シール材を硬化する際に、対向基板側から紫外線照射を行うことができない。そこで、実施形態４では、ブラックマトリクスがシール材と重ならない部分を設けている。
図１４は、実施形態４の液晶表示パネルの第一の例を示す断面模式図である。実施形態４の第一の例では、シール材３０とブラックマトリクス２２とが重ならないようにそれぞれが形成されている。この場合、シール材３０を硬化させるための紫外線は、対向基板２０側から行うことができるので、より迅速にかつ確実にシール材を硬化させることができる。
図１５は、実施形態４の液晶表示パネルの第二の例を示す断面模式図である。実施形態４の第二の例では、シール材３０とブラックマトリクス２２とが一部重なって形成されている。この場合、シール材３０を硬化させるための紫外線は、対向基板２０側から行うのではなく、ＴＦＴ基板１０側から行うことが好ましい。また、この場合、実施形態１の第三の変形例で示したように、ゲート引き出し配線１２にスリットが形成されていることがより好ましい。
以上、実施形態１～４において本発明の液晶表示パネルについて説明してきたが、各実施形態及びその変形例は、適宜組み合わせて採用することができる。
１０：ＴＦＴ基板
１１、２１：支持基板
１２、１１２：ゲート信号線、ゲート引き出し配線
１２ａ：第一のゲート引き出し配線
１２ｂ：第二のゲート引き出し配線
１３：共通電極
１４：画素電極
１４ａ：画素電極のスリット
１６：ソース信号線、ソース引き出し配線
１７：共通引き出し配線
１７ａ：第一の共通引き出し配線
１７ｂ：第二の共通引き出し配線
１８ａ：画素電極と同一の階層に形成された電極
１８ｂ：共通引き出し配線と同一の階層に形成された電極
１８ｃ：共通電極と同一の階層に形成された電極
２０：対向基板
２２：ブラックマトリクス
２３：シールド電極
３０：シール材
４０：液晶層
５１、１５１：ゲートドライバ（ゲート信号出力回路）
５１ａ：第一のゲートドライバ
５１ｂ：第二のゲートドライバ
５２：ソースドライバ（ソース信号出力回路）
５４：ＴＦＴ（薄膜トランジスタ）
５５：半導体層
５６ａ、５６ｂ：開口部
５７：第一の共通信号線
６１：第一絶縁膜
６２：第二絶縁膜
６３：第三絶縁膜
７１，７４：コンタクト部（第一絶縁膜内）
７２：コンタクト部（第二絶縁膜内）
７３：コンタクト部（第三絶縁膜内）
８１：ゲート引き出し配線と同じ階層に位置する電極
８１ａ：ゲート引き出し配線と同じ階層に位置する電極のスリット
１０１：浮島領域

Claims (11)

  1. 一対の基板と、シール材と、該一対の基板及び該シール材によって封止された液晶層とを備え、
    該一対の基板の一方は、複数のスリットを有する画素電極と、絶縁膜を介して該画素電極と異なる階層に位置する、平板状の共通電極とを備え、
    非表示領域に、ゲートドライバと、該ゲートドライバから表示領域に向かって延伸された複数のゲート引き出し配線と、該共通電極と電気的に接続された共通引き出し配線とが設けられており、
    該共通引き出し配線は、該複数のゲート引き出し配線と交差しており、
    該共通電極は、該複数のゲート引き出し配線と交差する該共通引き出し配線と、該共通引き出し配線に沿った該表示領域の外縁の一部との間の領域を覆う
    ことを特徴とする液晶表示パネル。
  2. 前記シール材は、前記共通引き出し配線よりも前記表示領域から遠い位置に設けられており、
    前記シール材の一部は、前記複数のゲート引き出し配線と交差しており、
    前記共通電極は、更に、前記複数のゲート引き出し配線と交差する前記シール材の一部と、前記表示領域の外縁の一部に沿った前記共通引き出し配線との間の領域を覆う
    ことを特徴とする請求項１記載の液晶表示パネル。
  3. 前記シール材は、前記共通引き出し配線よりも前記表示領域から遠い位置に設けられており、
    前記シール材の一部は、前記複数のゲート引き出し配線と交差しており、
    前記共通電極から隔離され、かつ前記共通電極と電気的に接続された電極が、前記複数のゲート引き出し配線と交差する前記シール材の一部と、前記表示領域の外縁の一部に沿った前記共通引き出し配線との間の領域を覆う
    ことを特徴とする請求項１記載の液晶表示パネル。
  4. 前記シール材は、前記共通引き出し配線よりも前記表示領域から遠い位置に設けられており、
    前記シール材の一部は、前記複数のゲート引き出し配線と交差しており、
    前記共通電極、及び、前記共通電極から隔離され、かつ前記共通電極と電気的に接続された電極の組み合わせは、前記複数のゲート引き出し配線と交差する前記シール材の一部と、前記表示領域の外縁の一部に沿った前記共通引き出し配線との間の領域を覆う
    ことを特徴とする請求項１記載の液晶表示パネル。
  5. 前記共通電極から隔離され、かつ前記共通電極と電気的に接続された電極は、前記画素電極と同一の階層に位置する電極であることを特徴とする請求項３又は４記載の液晶表示パネル。
  6. 前記共通電極から隔離され、かつ前記共通電極と電気的に接続された電極は、前記共通電極と同一の階層に位置する電極であることを特徴とする請求項３又は４記載の液晶表示パネル。
  7. 前記共通電極から隔離され、かつ前記共通電極と電気的に接続された電極は、前記共通引き出し配線と同一の階層に位置する電極であることを特徴とする請求項３又は４記載の液晶表示パネル。
  8. 前記対向基板は、ブラックマトリクスを備え、前記シール材の少なくとも一部は、該ブラックマトリクスと重なっていることを特徴とする請求項１～７のいずれかに記載の液晶表示パネル。
  9. 前記複数のゲート引き出し配線と同一の階層に位置し、かつシール材と重なる電極は、スリットを有することを特徴とする請求項１～８のいずれかに記載の液晶表示パネル。
  10. 前記対向基板は、ブラックマトリクスを備え、前記シール材は、該ブラックマトリクスと重なっていないことを特徴とする請求項１～７のいずれかに記載の液晶表示パネル。
  11. 前記ゲートドライバは、第一のゲートドライバであり、
    前記ゲートドライバから引き出された複数のゲート引き出し配線は、第一の複数のゲート引き出し配線であり、
    前記表示領域を介して該第一のゲートドライバと対向する領域には、第二のゲートドライバと、該第二のゲートドライバから前記表示領域に向かって延伸された第二の複数のゲート引き出し配線と、前記共通電極と電気的に接続された第二の共通引き出し配線とが設けられており、
    該第二の共通引き出し配線は、該第二の複数のゲート引き出し配線と交差しており、
    前記共通電極は、該第二の複数のゲート引き出し配線と交差する該第二の共通引き出し配線と、該第二の共通引き出し配線に沿った表示領域の外縁の一部との間の領域を覆う
    ことを特徴とする請求項１～１０のいずれかに記載の液晶表示パネル。
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