WO2013125016A1 - 光受信器、及び光受信方法 - Google Patents

光受信器、及び光受信方法 Download PDF

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WO2013125016A1
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digital signal
signal
synchronization
optical receiver
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健一 川添
石井　祐二
赤司　保
浩二 寺田
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富士通オプティカルコンポーネンツ株式会社
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    • A61M2209/08—Supports for equipment
    • A61M2209/084—Supporting bases, stands for equipment

Definitions

  • the present invention relates to an optical receiver and an optical reception method.
  • an optical communication apparatus receives a signal multiplexed in a polarization state orthogonal to the optical transmitter.
  • DP-QPSK Double Polarization-Quadrature Phase Shift Keying
  • the optical receiver has a local light source (for example, LD: Laser Diode) having substantially the same wavelength as the received signal light, and causes the output light to interfere with the received signal light so that two (X, Y) polarizations are obtained.
  • a local light source for example, LD: Laser Diode
  • AD Analog / Digital
  • the optical coherent transmission by the optical communication apparatus described above has the following problems. That is, the receiver of the optical communication apparatus optimizes the input electric signal within the dynamic range of ADC (Analog Digital Converter) prior to AD conversion, thereby reducing the error rate associated with decoding.
  • the receiver reduces the level of the input analog signal at the time of optimization.
  • the gain (gain) of the clock component extracted from the input signal in the subsequent digital signal processing circuit is reduced.
  • the decrease in the gain of the clock component makes it difficult to establish synchronization, and causes a decoding error in combination with the secular change and the characteristic variation between lanes.
  • An increase in error rate at the receiver hinders improvement in optical transmission quality.
  • the digital signal processing circuit cannot extract a data component from the digital signal after AD conversion.
  • the disclosed technology has been made in view of the above, and an object thereof is to provide an optical receiver and an optical receiving method capable of improving optical transmission quality.
  • an optical receiver disclosed in the present application receives coherent light in one aspect.
  • the optical receiver includes an amplitude adjustment circuit, a signal processing circuit, and a control circuit.
  • the amplitude adjustment circuit adjusts the amplitude of the input signal and outputs it.
  • the signal processing circuit inputs a digital signal generated using the analog signal output from the amplitude adjustment circuit, extracts a clock component from the digital signal, and establishes synchronization between the clock component and the data component. Then, the data component is extracted and processed from the digital signal.
  • the control circuit sets the amplitude of the analog signal to a first amplitude before establishment of synchronization by the digital signal, and after the establishment of synchronization, the amplitude after the setting is smaller than the first amplitude. Change to the second amplitude.
  • optical receiver According to one aspect of the optical receiver disclosed in the present application, there is an effect that the optical transmission quality can be improved.
  • FIG. 1 is a diagram illustrating the configuration of the optical receiver according to the embodiment.
  • FIG. 2 is a flowchart for explaining the operation of the optical receiver according to the embodiment.
  • FIG. 3 is a diagram illustrating the configuration of the CDR circuit according to the embodiment.
  • FIG. 4 is a diagram for explaining the operation of the phase detector according to the embodiment.
  • FIG. 5A is a diagram illustrating an example of waveforms of two signals input to the phase detector according to the embodiment.
  • FIG. 5B is a diagram illustrating an example of a waveform of a signal output from the phase detector according to the embodiment.
  • FIG. 6 is a diagram illustrating the configuration of the digital coherent receiving unit according to the embodiment.
  • FIG. 7A is a diagram for explaining a synchronization establishment method when the input amplitude is small.
  • FIG. 7B is a diagram for explaining a synchronization establishment method when the input amplitude is large.
  • FIG. 8 is a diagram illustrating an example of the gain characteristic of the OA of the optical receiver according to the embodiment.
  • FIG. 9 is a diagram illustrating a configuration of an optical receiver according to a modification.
  • optical receiver and the optical receiving method disclosed in the present application will be described in detail with reference to the drawings.
  • the optical receiver and the optical receiving method disclosed in the present application are not limited by the following embodiments.
  • FIG. 1 is a diagram illustrating a configuration of an optical receiver 100 according to an embodiment.
  • the optical receiver 100 together with an optical transmitter (not shown), constitutes an optical communication apparatus using the DP-QPSK modulation method being standardized by OIF.
  • a 100 Gbps information signal to be transmitted is converted into four 28 Gbps signals in an error correction / encoding circuit and then input to the polarization multiplexed optical modulator.
  • the optical transmitter has a wavelength variable light source using a narrow linewidth semiconductor laser as a transmission light source.
  • the output light from the transmission light source is separated into two lights inside the polarization multiplexing optical modulator and then input to two QPSK modulators, each having a modulation speed of 28 Gsps (Giga symbol per second).
  • each QPSK modulator It is converted into value phase modulated light.
  • the signal output from each QPSK modulator is multiplexed and output by the polarization combiner into orthogonal polarization states (S polarization and P polarization).
  • S polarization and P polarization orthogonal polarization states
  • the transmission speed of the polarization multiplexed signal is 112 Gbps.
  • the QPSK modulator a composite optical modulator that orthogonally synthesizes an input electric signal and outputs it can be used.
  • the optical receiver 100 includes a polarization separator 101, an X polarization receiver 102, a Y polarization receiver 103, an LD (Laser Diode) 104, a polarization separator 105, and a TIA ( Trans Impedance Amplifier) 106a to 106d and AGC (Automatic Gain Controller) 107a to 107d.
  • the optical receiver 100 includes OA (Output Adjuster) 108a to 108d, capacitors 109a to 109d, offset adjusters 110a to 110d, high-speed ADCs 111a to 111d, a digital signal processing circuit 112, and a control circuit 113. Each of these components is connected so that signals and data can be input and output in one direction or in both directions.
  • the optical receiver 100 has the LD 104 as a local light source having the same wavelength as the received signal light, and performs coherent detection by causing the output light from the LD 104 to interfere with the received signal light and converting it into an electrical signal. Coherent detection has strong polarization dependence. For this reason, one polarization receiver can receive only an optical signal having the same polarization state as that of the local light. Therefore, the optical receiver 100 is provided with two polarization separators 101 and 105 at a portion where a reception signal is input, and separates the reception signal into two orthogonal polarization components (X component and Y component).
  • the optical receiver 100 performs polarization multiplexing of signal light and doubles the amount of information transmission. As a result, it is possible to compensate for a decrease in transmission speed accompanying polarization component separation.
  • the polarization separator 101 separates the optical signal P1 input at 112 Gbps into two orthogonal polarization components.
  • the X polarization receiver 102 includes an optical 90-degree hybrid 102a and two balanced photodiodes 102b and 102c.
  • the optical 90-degree hybrid 102a receives signal light and local light (LD light).
  • the optical 90-degree hybrid 102a has a set of output lights P7 and P8 obtained by causing these lights to interfere with each other in the same phase (I) and in the opposite phase (Q), orthogonal (90 degrees, X), and inverse orthogonal ( ⁇ 90). A total of four lights with a set of output lights P9 and P10 interfered with each other at Y degree) are output.
  • the latter-stage balanced photodiodes 102b and 102c receive the two sets of output lights P7 to P10 differentially. Accordingly, the balanced photodiodes 102b and 102c can cancel unnecessary DC components from the signal light and the local light, and can efficiently extract only the beat component of each light.
  • the balanced photodiodes 102b and 102c convert the received optical signals P7 to P10, which are separated into a total of four components of the X polarization IQ component and the Y polarization IQ component, into electrical signals E1 and E2 (current).
  • the Y polarization receiver 103 includes an optical 90-degree hybrid 103a and two balanced photodiodes 103b and 103c.
  • the configuration and operation of the Y polarization receiver 103 are the same as the configuration and operation of the X polarization receiver 102 except that the polarization component to be received is the Y component. Therefore, the same reference numerals are used for common components, and detailed description thereof is omitted.
  • the TIAs 106a to 106d receive electric signals E1 to E4 output from the balanced photodiodes 102b, 102c, 103b, and 103c, respectively. That is, the TIAs 106a and 106b receive the in-phase interference component (I) of the received optical signals P7 and P8 and the quadrature interference component (Q) of the local light signals P9 and P10 from the two balanced photodiodes 102b and 102c, respectively. To do.
  • the TIAs 106c and 106d transmit the in-phase interference component (I) of the received optical signals P11 and P12 and the quadrature interference component (Q) of the local light signals P13 and P14 from the two balanced photodiodes 103b and 103c, respectively. input.
  • the TIAs 106a to 106d perform impedance conversion on the input electrical signals E1 to E4, amplify them, and output them as electrical signals E5 to E8.
  • the AGCs 107a to 107d control the electrical signals E5 to E8 input from the TIAs 106a to 106d to preset amplitude values.
  • the OAs 108a to 108d adjust the amplitudes of the input signals E9 to E12 from the AGCs 107a to 107d and output them.
  • the OAs 108a to 108d have four lanes caused by imperfections in the characteristics of the analog portion (such as the X polarization receiver 102, the Y polarization receiver 103, the TIAs 106a to 106d, the AGCs 107a to 107d, and the high speed ADCs 111a to 111d). Signal quality degradation due to variations between them is individually suppressed and normalized.
  • the capacitors 109a to 109d are passive elements that store and discharge the electric signals E13 to E16 input from the OAs 108a to 108d, respectively, by electrostatic capacity. Based on an instruction from the control circuit 113, the offset adjusters 110a to 110d give a bias to the high speed signals E17 to E20 that have been DC (Direct Current) cut so that they are within the input range of the high speed ADCs 111a to 111d.
  • DC Direct Current
  • each signal D1 is AD-converted at high speed, and the signal D1 converted into a digital signal To D4 are output to the subsequent digital signal processing circuit 112.
  • the high-speed ADCs 111a to 111d take in the analog signals E21 to E24 at a sampling frequency that is at least twice that of the received signal, convert them to digital signals D1 to D4, and output them to the digital signal processing circuit 112.
  • the digital signal processing circuit 112 When the digital signal processing circuit 112 receives the digital signals D1 to D4 output from the high-speed ADCs 111a to 111d, the digital signal processing circuit 112 performs various processes on the digital signals D1 to D4 and performs error correction based on instructions from the control circuit 113. After that, it is output to the outside as a 100 Gbps information signal D5.
  • the digital signal processing circuit 112 performs processing such as light source frequency offset compensation, carrier phase estimation, chromatic dispersion compensation, and polarization mode dispersion compensation, for example.
  • the control circuit 113 constantly monitors the OAs 108a to 108d for amplitude adjustment and the digital signals D1 to D4 after AD conversion for each lane of a high-speed signal of 28 Gbps or more, and applies feedback control to the OAs 108a to 108d. That is, the control circuit 113 monitors the data after AD conversion by firmware processing, and feeds back the feedback to the OAs 108a to 108d so as to optimize the amplitudes of the input signals E21 to E24 within the dynamic range unique to each of the high speed ADCs 111a to 111d. Take control. As a result, the data component can be extracted in the digital signal processing circuit 112.
  • FIG. 2 is a flowchart for explaining the operation of the optical receiver 100 according to the embodiment.
  • the control circuit 113 of the optical receiver 100 detects the input of the optical reception signal to the polarization separator 101 with the cancellation of the optical power LOS (Loss Of Signal) (S1), the control circuit 113 sets the value of the signal amplitude in the OAs 108a to 108d. Adjust to a higher value (S2). That is, the control circuit 113 constantly monitors the RMS (Root Mean Square) value after AD conversion, and feedback-controls the signal amplitude value to a higher amplitude value set in advance.
  • RMS Root Mean Square
  • the higher amplitude value is an amplitude value that enables the digital signal processing circuit 112 to extract clock components necessary for establishing line synchronization from the input signals D1 to D4, and preferably 600 mVpp or more (for example, about 700 mVpp). ).
  • the control circuit 113 determines whether line synchronization is established in the high-speed ADCs 111a to 111d based on the feedback control signal F1 (see FIG. 1) input from the high-speed ADCs 111a to 111d via the digital signal processing circuit 112. I do. If the line synchronization is established as a result of the determination (S3; Yes), the control circuit 113 causes the OA 108a to 108d to decrease the amplitude value set higher in S2 by the feedback control signal F2 (see FIG. 1). Instruct (S4).
  • the process returns to S4 again.
  • the control circuit 113 further reduces the amplitude value.
  • the amplitude value lowering process is repeatedly executed until the signal amplitude values in all the OAs 108a to 108d are within the input range (optimized), and ends when the optimization is completed.
  • control circuit 113 may individually execute the amplitude value reduction process only for lanes (for example, one) exceeding the input range, or for a plurality of lanes (for example, 2 to 4). May be executed uniformly.
  • the amplitude value of the input range is an amplitude value that allows the digital signal processing circuit 112 to extract a data component to be processed from the input signals D1 to D4, and preferably 200 to 600 mVpp (for example, about 300 to 500 mVpp). It is.
  • the control circuit 113 sets the amplitude value once set in S2 until the line synchronization is established. Increase gradually. In other words, the control circuit 113 holds in advance an upper limit value (for example, 10 times) of the number of times of increasing the amplitude value as a count value, and gradually increases the amplitude value until the increase number (natural number N times) reaches the count value. (S7). As a result, when line synchronization is established (S3; Yes), the control circuit 113 starts decreasing each value of the signal amplitude in the OAs 108a to 108d (S4).
  • an upper limit value for example, 10 times
  • control circuit 113 increases the amplitude value until the number of increase of the amplitude value reaches the upper limit count value (S7; Yes) (S7). ; No, S2).
  • the control circuit 113 increases the amplitude value with a width of, for example, about 10 to 20 mVpp. Further, the increment per amplitude value need not be constant every time. For example, the control circuit 113 may increase the amplitude value by 20 mVpp for the first five times and increase the amplitude value by 10 mVpp for the subsequent five times.
  • the upper limit value which is a determination index for determining whether to increase the amplitude value for establishing synchronization, does not necessarily need to be set by the number of times (for example, 10 times), and may be set based on the amplitude value itself. Good. In this aspect, an upper limit value of, for example, 800 mVpp is set as the count value, and in S7, the current amplitude value is compared with the upper limit value.
  • FIG. 3 is a diagram illustrating a configuration of a CDR (Clock Data Recovery) circuit 200 according to the embodiment.
  • the CDR circuit 200 includes a buffer 201, a PLL (Phase Locked Loop) circuit 202, and a data decoding circuit (DECoder) 203.
  • the PLL circuit 202 includes a phase detector (PD) 202a, an LPF (Low Pass Filter) 202b, and a VCO (Voltage Controlled Oscillator) 202c. Each of these components is connected so as to be able to input and output signals in one direction or in both directions.
  • PD phase detector
  • LPF Low Pass Filter
  • VCO Voltage Controlled Oscillator
  • a clock component is included in the transmitted digital signal.
  • the CDR circuit 200 has a function of receiving a signal on a transmission line in which a clock component is superimposed on a data component and separating a digital signal into a clock component and a data component, and the digital signal processing circuit of the optical receiver 100 112.
  • the CDR circuit 200 extracts clock components from, for example, four serial signals encoded on the transmitter side (FEC (Forward Error Correction) encoding, error correction, etc.). This clock component is used as a sampling clock in the high-speed ADCs 111a to 111d.
  • FEC Forward Error Correction
  • the receiving-side digital signal processing circuit 112 needs to decode both clock and data components. Therefore, as shown in FIG. 3, the clock component and the data component input to the PLL circuit 202 first pass through the buffer 201 and are branched into two paths.
  • the digital signal D6 transmitted through one path is input to the PLL circuit 202 that extracts the clock component, and the digital signal D9 transmitted through the other path is input to the data decoding circuit 203 that generates the data component. Entered.
  • the phase detector 202a receives two digital signals D6 and D7 and outputs a digital signal D8 corresponding to the phase difference between these signals. For example, the phase detector 202a generates a digital signal D8 such that the output voltage becomes 0 V when the phase difference between the two input signals D6 and D7 is 90 degrees, and outputs the digital signal D8 to the downstream LPF 202b.
  • FIG. 4 is a diagram for explaining the operation of the phase detector 202a according to the embodiment.
  • a sine wave digital signal D6 is input to a mixer type phase detector 202a via an RF (Radio Frequency) port.
  • the rectangular digital signal D7 is input to the mixer-type phase detector 202a via a LO (Local Oscillator) port.
  • the digital signals D6 and D7 having different waveforms are combined and then input to the LPF 202b via an IF (Intermediate Frequency) port as an output signal D8 of the mixer.
  • the digital signal D8 becomes a positive DC voltage by the LPF 202b and is output as the digital signal D10.
  • FIG. 5A is a diagram illustrating an example of waveforms of two signals input to the phase detector 202a according to the embodiment.
  • time unit: second
  • input signal voltage unit: V
  • the digital signal D6 described above draws a sine wave having an amplitude of 0.5 V and a wavelength of 10 ns
  • the digital signal D7 described above is a rectangular wave having the same phase, amplitude, and wavelength as the digital signal D6. Draw. Therefore, when these digital signals D6 and D7 are combined by the phase detector 202a, a waveform as shown in FIG. 5B is generated.
  • FIG. 5B is a diagram illustrating an example of waveforms of two signals input to the phase detector 202a according to the embodiment.
  • time unit: second
  • input signal voltage unit: V
  • the digital signal D6 described above draws a sine wave having an amplitude of 0.5 V and a wavelength of 10 ns
  • the digital signal D7 described above is a rectangular wave having the same phase, amplitude, and wavelength as the
  • FIG. 5B is a diagram illustrating an example of a waveform of a signal output from the phase detector 202a according to the embodiment.
  • the digital signal D8 described above when through the LPF202b, high-frequency component is removed, as a digital signal D10 having a positive DC voltage V op, is output from LPF202b.
  • the output voltage V op from the LPF 202b becomes a control voltage for the VCO 202c. Therefore, when the amplitude of the digital signal D6 (corresponding to the digital signals D1 to D4 shown in FIG. 1) is small, the voltage V op, that is, the VCO 202c control voltage is also small, and as a result, the clock speed that the VCO 202c can follow is lowered. At the same time, as the amplitude of the digital signal D6 decreases, the value of T r / T f also decreases (gradual inclination), and is easily affected by noise and the like. As a result, jitter performance is degraded.
  • the optical receiver 100 increases the amplitude value of the digital signal D6 and increases the value of T r / T f until synchronization is established. This suppresses the influence of noise and the like, and increases the speed at which the VCO 202c can follow. As a result, the clock component can be easily extracted.
  • FIG. 6 is a diagram illustrating a configuration of a digital coherent receiving unit according to the embodiment.
  • the phase shifter 203c shifts the output clock signal from the VCO 202c, which is established in synchronization by the PLL circuit 202, to four phases (0 °, 90 °, 180 °, 270 °).
  • the 4-phase sampler 203b shifts the data input from the buffer 203a to each clock phase shifted by the phase shifter 203c.
  • the data shifted to the four phases by the four-phase sampler 203b is AD-converted by the high-speed ADCs 203d-1, 203d-2, 203d-3, and 203d-4, and then converted into a digital signal as an FEC frame synchronization detection circuit 203f. Is output.
  • the FEC frame synchronization detection circuit 203f detects the FEC frame preamble pattern (F6, F6, F6, 28, 28) from this digital signal.
  • the digital signal processing circuit 203g in the subsequent stage uses the clock closest to the midpoint of the data change point. select. This operation by the digital signal processing circuit 203g is defined as “establishment of synchronization”. With this operation, the XI input signal X1, the XQ input signal X2, the YI input signal Y1, and the YQ input signal Y2 respectively input to the data decoding circuits (DEC) 203, 204, 205, and 206 are converted into the clock component and the data component. After the synchronization is established, it is output to the outside as an XI output signal X3, an XQ output signal X4, a YI output signal Y3, and a YQ output signal Y4.
  • DEC data decoding circuits
  • FIG. 7A is a diagram for explaining a synchronization establishment method when the input amplitude is small.
  • FIG. 7B is a diagram for explaining a synchronization establishment method when the input amplitude is large.
  • the phase of the input signal is defined in the x-axis direction (time direction)
  • the voltage of the input signal is defined in the y-axis direction.
  • the digital signal processing circuit 203g uses 0 ° and 270 ° (dashed lines in FIG. 7A), which are phases close to the data change points Z1 and Z2, as the phase of the data change point. to decide.
  • the digital signal processing circuit 203g samples any phase of 90 ° or 180 ° (solid line in FIG. 7A) positioned between them as a clock used for establishing synchronization. For this reason, depending on the wavelength and frequency of the input signal, the optimal phase is not determined, and the clock at the optimal point for establishing synchronization may not always be selected.
  • the digital signal processing circuit 203g can accurately select the clock phase that is the optimum point for establishing synchronization from the four phases. That is, the sampling process for establishing synchronization is realized simply and quickly. For the reasons described above, the greater the input amplitude, the easier it is for the optical receiver 100 to extract the clock component from the digital signal, and the establishment of synchronization becomes easier.
  • the optical receiver 100 receives coherent light.
  • the optical receiver 100 receives coherent light.
  • the optical receiver 100 includes OAs 108a to 108d, a digital signal processing circuit 112, and a control circuit 113.
  • the OAs 108a to 108d adjust the amplitude of the input signal and output it.
  • the digital signal processing circuit 112 inputs a digital signal generated using the analog signals output from the OAs 108a to 108d, extracts a clock component from the digital signal, and establishes synchronization between the clock component and the data component. After that, the data component is extracted and processed from the digital signal.
  • the control circuit 113 sets the amplitude of the analog signal to a first amplitude (for example, a large amplitude of about 700 mVpp) before establishment of synchronization by the digital signal, and after establishment of the synchronization, the control circuit 113 sets the amplitude after the setting. Is changed to a second amplitude smaller than the first amplitude (for example, a small amplitude of about 400 mVpp).
  • a first amplitude for example, a large amplitude of about 700 mVpp
  • the first amplitude is equal to or larger than an amplitude value at which the digital signal processing circuit 112 can establish synchronization between the clock component and the data component using the digital signal.
  • the second amplitude is an amplitude within the range in which the digital signal processing circuit 112 can extract the data component from the digital signal (optimized amplitude).
  • the control circuit 113 changes the second amplitude to an amplitude within a range having a linearity in the gain characteristic of the amplitude of the output signal with respect to the control voltage applied to the OAs 108a to 108d. It may be limited.
  • the optical receiver 100 sets the amplitude to a high value until the synchronization is established with respect to the electrical signal received coherently, and decreases the amplitude according to the input range of the high-speed ADCs 111a to 111d after the synchronization is established. Further, the optical receiver 100 always optimizes the amplitude of the electric signal by performing feedback control of the signal amplitude of each lane after the synchronization is established. More specifically, the optical receiver 100 increases the gain of the input signal until the synchronization is established, and improves the stability of the synchronization establishment. On the other hand, after the synchronization is established, the optical receiver 100 converts the AD converted digital value. By constantly monitoring, feedback control is performed to optimize the gain of the analog input signal within the input dynamic range. At that time, the optical receiver 100 can control the gain adjustment after the synchronization is established so as not to use a non-linear range in which waveform distortion is likely to occur, thereby reducing errors in data decoding and improving signal transmission quality. And
  • the optical receiver 100 configures the OAs 108a to 108d separately from the AGCs 107a to 107d.
  • the optical receiver 100 is input with the signal variation between the capacitors 109a to 109d and the offset adjusters 110a to 110d being suppressed, compared to the case where the AGC 107a to 107d includes the OA function. It is possible to flexibly and easily cope with fluctuations in optical signals.
  • the optimum signal amplitude value at the time of clock extraction is different from the optimum signal amplitude value at the time of data communication.
  • the optical receiver can easily extract the clock component by increasing the input signal amplitude and abruptly swinging T r / T f. The line quality in the network is also improved.
  • the optical receiver 100 sets the output amplitude value of the optical reception FE (Front End) module to be low so that the signal amplitude is within the input range of the high-speed ADCs 111a to 111d.
  • the gain of the clock component extracted from the input signal is lowered.
  • the data component and the clock component are not synchronized, or a long time is required until the synchronization is established.
  • the amplitude of the input signal to the high-speed ADCs 111a to 111d is increased until the line synchronization is established between the data and the clock by the OAs 108a to 108d and the control circuit 113. Set to a higher value. Then, after establishment of line synchronization, the optical receiver 100 optimizes the amplitude within the ADC dynamic range. As an effect before the line synchronization is established, even if the input signals (sine waves) to the high-speed ADCs 111a to 111d are saturated, the optical receiver 100 increases the input amplitude when the line synchronization of the internal PLL (Phase Locked Loop) is established. Thus, it is possible to increase the gain when extracting the clock component from the input signal. This increases the probability of line synchronization. Furthermore, as an effect after line synchronization is established, the optical receiver 100 can easily extract data components.
  • PLL Phase Locked Loop
  • the optical receiver 100 can take various feedback control modes.
  • some existing optical reception FE modules used in optical coherent transmission include an AGC circuit.
  • these optical reception FE modules usually have a large dependence on optical input power.
  • Some output amplitudes are not constant.
  • the input amplitude to the high-speed ADCs 111a to 111d due to various factors such as fluctuations in optical input power, temperature changes, and aging degradation. May deviate from the optimum range.
  • the control circuit 113 of the optical receiver 100 can adopt a feedback control method based on the monitoring result of the RMS value after AD conversion when controlling the amplitude after synchronization is established.
  • the control circuit 113 can adopt a feedback control method based on the number of errors in the input signal F1 from the digital signal processing circuit 112. That is, the optical receiver 100 constantly monitors the RMS value or the number of errors in the digital signal processing circuit 112 in the signal communication state after the synchronization is established, so that the output signal E13 from the OAs 108a to 108d is monitored. Always optimize the amplitude of E16 within the ADC dynamic range. This reduces the error rate and improves the signal quality.
  • the optical receiver 100 realizes higher transparency by optimizing the input amplitude within the dynamic range of the ADC input and preventing signal deterioration due to waveform distortion.
  • the optical receiver 100 uses the control circuit 113 to monitor variations in output data characteristics caused by fluctuations in optical input power, temperature changes, aging degradation, and the like, and feedbacks to the OAs 108a to 108d based on the monitoring results. Apply control. Thereby, the optimal input amplitude is always maintained. As a result, deterioration of the optical signal quality is prevented in advance.
  • optical coherent transmission by the optical receiver 100 a total of four electrical signals corresponding to two polarization IQ components are connected to four different lanes connecting the polarization receivers 102 and 103 and the digital signal processing circuit 112. It is divided and transmitted. For this reason, there is a concern that the characteristics between the lanes of the analog portion vary, and this variation is derived from the amplitude variation. Variations in amplitude between lanes cause deterioration in transmission quality. Therefore, the optical receiver 100 is provided with OAs 108a to 108d for all the lanes. Thereby, the control circuit 113 can perform individual feedback control for each of the four lanes when controlling the amplitude after the synchronization is established.
  • control circuit 113 can reduce or eliminate variations in characteristics and amplitude that occur between lanes. As a result, the error rate is reduced and the signal quality is improved. That is, the optical receiver 100 individually adjusts the input amplitudes of the four lanes, thereby eliminating variations that occur in the analog portion between the lanes, and performing chromatic dispersion compensation and polarization modes executed by the digital signal processing circuit 112 in the subsequent stage. It is possible to improve transparency in dispersion compensation.
  • FIG. 8 is a diagram illustrating an example of gain characteristics of the OAs 108a to 108d of the optical receiver 100 according to the embodiment.
  • the voltage applied to each OA 108a to 108d is defined as the OA control voltage (unit is V) on the x axis, and the amplitude of the electric signal output from each OA 108a to 108d is represented on the y axis.
  • the value is defined as OA output amplitude (unit: mVpp).
  • the value of the OA output amplitude increases as the OA control voltage increases, but the increase width (slope) varies depending on the value of the OA control voltage, and in the course of the increase, the linear range and the non-linear range. And mixed.
  • a high-speed operational amplifier for amplitude adjustment has a predetermined output level range, and a non-linear portion in a low control voltage range (eg, 0 to 1.0 V) and a high range (eg, 1.8 V or more).
  • a low control voltage range eg, 0 to 1.0 V
  • a high range eg, 1.8 V or more.
  • the non-linear range R1 exists in a low range where the OA control voltage is V 1 or less
  • the non-linear range R3 also exists in a high range where the OA control voltage is V 2 or more.
  • a linear range R2 (about 200 to 700 mVpp) of the output amplitude exists when the OA control voltage is between V 1 and V 2 (about 1.0 to 1.8 V).
  • the output amplitude value is set to a high value (for example, 700 mVpp or more) for establishing synchronization, the input signal may be clipped (saturated).
  • the output amplitude value is set to a low value (for example, 200 mVpp or less) at the time of optimization, there arises a problem that quantization noise increases and signal quality deteriorates. That is, if the amplitude is increased too much, the waveform is distorted, and if it is lowered too much, it is easily affected by noise and the frequency band does not extend.
  • the optical receiver 100 considers the gains of analog components such as the OAs 108a to 108d when controlling the amplitude after synchronization is established, and has a good range of OA characteristics (for example, about 200 to It is also possible to adopt a feedback control system that limits the output amplitude value to 700 mVpp (more preferably about 300 to 500 mVpp).
  • the control circuit 113 enables the linear range R2 shown in FIG. 8 and the high range of the high-speed ADCs 111a to 111d (the most significant bit (MSB: Most Significant Bit) side) in the signal communication state after synchronization is established.
  • the optical receiver 100 can limit the output amplitude value so as not to use the non-linear range of the analog component. As a result, waveform distortion is suppressed and the error rate is reduced. As a result, the optical signal quality is improved.
  • the control circuit 113 of the optical receiver 100 monitors the predetermined time (for example, 1 to 100 ⁇ s) without controlling in real time when controlling the amplitude after the synchronization is established in consideration of the stability of the output characteristics of the light. Later, it is possible to adopt a method of performing feedback control collectively based on the monitoring result. As a result, the amount of firm processing by the control circuit 113 is reduced. As a result, the processing load on the optical receiver 100 is reduced.
  • FIG. 9 is a diagram illustrating a configuration of an optical receiver 100 according to a modification. As shown in FIG. 9, the configuration of the optical receiver 100 according to the modification is the same as the configuration of the optical receiver 100 shown in FIG. 1 except that the OAs 108a to 108d are not provided. Therefore, the same reference numerals are used for common components, and detailed description thereof is omitted.
  • the AGCs 107a to 107d control the electric signals E5 to E8 input from the TIAs 106a to 106d to preset amplitude values, adjust the amplitudes of the electric signals E5 to E8, and output the adjusted electric signals E9 to E12. , And output to the capacitors 109a to 109d in the subsequent stage.
  • the amplitudes of the electrical signals E5 to E8 are adjusted by feedback control based on the feedback control signal F2.
  • the feedback control described above is implemented by providing the OAs 108a to 108d for amplitude adjustment in each of the four lanes by the optical receiver 100. Therefore, the number of analog circuits is increased. The area also increases. Therefore, in the above modification, the optical receiver 100 performs the same amplitude adjustment as that of the OAs 108a to 108d by the AGCs 107a to 107d instead of the OAs 108a to 108d in the feedback control described above. As a result, the circuit scale is reduced and the mounting area is also reduced. As a result, the optical receiver 100 can be downsized. In addition, power consumption can be reduced.
  • one optical receiver 100 may have a plurality of feedback control functions described above. Also, the number of methods to be combined is not limited to two, and any form such as a combination of three or more can be employed. Furthermore, it is of course possible to apply the various feedback control methods described above to the optical receiver 100 according to the modification.
  • the optical receiver 100 may individually apply the feedback control function based on the RMS value after AD conversion to four parallel lanes.
  • the optical receiver 100 may combine feedback control based on the number of errors and batch feedback control after monitoring for a predetermined time.
  • the optical receiver 100 according to the modified example may perform feedback control of a method of limiting the amplitude value of the output signal within a linear range.

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Abstract

　光受信器１００は、コヒーレント光を受信する。光受信器１００は、コヒーレント光を受信する。光受信器１００は、ＯＡ１０８ａ～１０８ｄとデジタル信号処理回路１１２と制御回路１１３とを有する。ＯＡ１０８ａ～１０８ｄは、入力信号の振幅を調整して出力する。デジタル信号処理回路１１２は、ＯＡ１０８ａ～１０８ｄから出力されたアナログ信号を用いて生成されたデジタル信号を入力すると共に、該デジタル信号からクロック成分を抽出し、該クロック成分とデータ成分との同期を確立した後、上記デジタル信号から上記データ成分を抽出及び処理する。制御回路１１３は、上記デジタル信号による同期の確立前は、上記アナログ信号の振幅を第１の振幅に設定し、上記同期の確立後は、該設定後の振幅を、上記第１の振幅より小さい第２の振幅に変更する。

Description

光受信器、及び光受信方法
　本発明は、光受信器、及び光受信方法に関する。
　近年、光伝送におけるトラフィック量の増大に伴い、光分散の影響が大きい１００Ｇｂｐｓ程度の高速伝送においても、高品質のデータ通信が可能な技術が求められている。この様な技術の一つとして、デジタルコヒーレント技術がある。デジタルコヒーレント技術が適用された光通信装置として、例えば、ＯＩＦ（Optical　Internetworking　Forum）で標準化中のＤＰ－ＱＰＳＫ（Dual　Polarization-Quadrature　Phase　Shift　Keying）変調方式を用いた光通信装置がある。この光通信装置では、光送信器において直行する偏波状態に多重化された信号を、光受信器が受信する。光受信器は、受信信号光と略同一波長の局発光源（例えば、ＬＤ：Laser　Diode）を有し、その出力光を受信信号光と干渉させて、２つ（Ｘ、Ｙ）の偏波のＩＱ成分の電気信号に変換（コヒーレント検波）する。変換された信号は、ＡＤ（Analog／Digital）変換された後、歪補正や誤り訂正を経て、１００Ｇｂｐｓの情報信号として外部に出力される。
特開２０１０－９３６５６号公報 特開２０１０－８０６６５号公報 特開２００８－１０９５６２号公報
　しかしながら、上述した光通信装置による光コヒーレント伝送では、以下の様な問題点があった。すなわち、光通信装置の受信器は、ＡＤ変換に先立ち、入力される電気信号をＡＤＣ（Analog　Digital　Converter）のダイナミックレンジ内に最適化することで、復号化に伴うエラーレートを低減する。受信器は、最適化に際して、入力するアナログ信号のレベルを小さくするが、これに伴い、後段のデジタル信号処理回路において入力信号から抽出されるクロック成分のゲイン（利得）が低下する。クロック成分のゲイン低下は、同期の確立を困難にすると共に、経年変化やレーン間の特性ばらつきと相俟って、復号化エラーの発生要因となる。受信器におけるエラーレートの増加は、光伝送品質の向上を阻害する。一方、受信器は、クロック成分のゲインを維持するために上記アナログ信号のレベルを上げると、信号振幅がＡＤＣのダイナミックレンジを超過する。その結果、デジタル信号処理回路は、ＡＤ変換後のデジタル信号からデータ成分を抽出することができなくなる。
　開示の技術は、上記に鑑みてなされたものであって、光伝送品質を向上することができる光受信器、及び光受信方法を提供することを目的とする。
　上述した課題を解決し、目的を達成するために、本願の開示する光受信器は、一つの態様において、コヒーレント光を受信する。前記光受信器は、振幅調整回路と信号処理回路と制御回路とを有する。前記振幅調整回路は、入力信号の振幅を調整して出力する。前記信号処理回路は、前記振幅調整回路から出力されたアナログ信号を用いて生成されたデジタル信号を入力すると共に、該デジタル信号からクロック成分を抽出し、該クロック成分とデータ成分との同期を確立した後、前記デジタル信号から前記データ成分を抽出及び処理する。前記制御回路は、前記デジタル信号による同期の確立前は、前記アナログ信号の振幅を第１の振幅に設定し、前記同期の確立後は、該設定後の振幅を、前記第１の振幅より小さい第２の振幅に変更する。
　本願の開示する光受信器の一つの態様によれば、光伝送品質を向上することができるという効果を奏する。
図１は、実施例に係る光受信器の構成を示す図である。 図２は、実施例に係る光受信器の動作を説明するためのフローチャートである。 図３は、実施例に係るＣＤＲ回路の構成を示す図である。 図４は、実施例に係る位相検出器の動作を説明するための図である。 図５Ａは、実施例に係る位相検出器に入力される２つの信号の波形の一例を示す図である。 図５Ｂは、実施例に係る位相検出器から出力される信号の波形の一例を示す図である。 図６は、実施例に係るデジタルコヒーレント受信部の構成を示す図である。 図７Ａは、入力振幅が小さい場合における同期確立の方法を説明するための図である。 図７Ｂは、入力振幅が大きい場合における同期確立の方法を説明するための図である。 図８は、実施例に係る光受信器のＯＡの利得特性の一例を示す図である。 図９は、変形例に係る光受信器の構成を示す図である。
　以下に、本願の開示する光受信器、及び光受信方法の実施例を、図面を参照しながら詳細に説明する。なお、以下の実施例により本願の開示する光受信器、及び光受信方法が限定されるものではない。
　図１は、実施例に係る光受信器１００の構成を示す図である。光受信器１００は、光送信器（図示せず）と共に、ＯＩＦで標準化中のＤＰ－ＱＰＳＫ変調方式を用いた光通信装置を構成する。光送信器では、伝送される１００Ｇｂｐｓの情報信号が、誤り訂正・符号化回路において４本の２８Ｇｂｐｓの信号に変換された後、偏波多重光変調器に入力される。光送信器は、狭線幅半導体レーザを用いた波長可変光源を送信光源として有する。送信光源からの出力光は、上記偏波多重光変調器内部にて２つの光に分離された後、２台のＱＰＳＫ変調器に入力され、それぞれ、変調速度２８Ｇｓｐｓ（Giga　symbol　per　second）の４値位相変調光に変換される。各ＱＰＳＫ変調器から出力される信号は、偏波合成器により、直交する偏波状態（Ｓ偏波とＰ偏波）に多重されて出力される。その結果、偏波多重信号の伝送速度は、１１２Ｇｂｐｓとなる。なお、ＱＰＳＫ変調器としては、入力された電気信号を直交合成して出力する複合光変調器を用いることができる。
　一方、光受信器１００は、図１に示す様に、偏波分離器１０１とＸ偏波受信器１０２とＹ偏波受信器１０３とＬＤ（Laser　Diode）１０４と偏波分離器１０５とＴＩＡ（Trans　Impedance　Amplifier）１０６ａ～１０６ｄとＡＧＣ（Automatic　Gain　Controller）１０７ａ～１０７ｄとを有する。また、光受信器１００は、ＯＡ（Output　Adjuster）１０８ａ～１０８ｄとコンデンサ１０９ａ～１０９ｄとオフセット調整器１１０ａ～１１０ｄと高速ＡＤＣ１１１ａ～１１１ｄとデジタル信号処理回路１１２と制御回路１１３とを有する。これら各構成部分は、一方向又は双方向に、信号やデータの入出力が可能なように接続されている。
　光受信器１００は、受信信号光と同一波長の局発光源としてＬＤ１０４を有し、ＬＤ１０４からの出力光を上記受信信号光と干渉させて、電気信号に変換することで、コヒーレント検波を行う。コヒーレント検波は、強い偏波依存性を有する。このため、１台の偏波受信器では、局発光と同一の偏波状態の光信号しか受信することができない。そこで、光受信器１００は、受信信号を入力する部分に２つの偏波分離器１０１、１０５を設け、受信信号を、２つの直交偏波成分（Ｘ成分、Ｙ成分）に分離する。かかる構成を採ることにより、１つの光信号の受信に際して２台の受信器１０２、１０３が必要となるが、光受信器１００は、信号光を偏波多重し、情報伝送量を２倍にすることにより、偏波成分の分離に伴う伝送速度の低下を補うことができる。
　偏波分離器１０１は、１１２Ｇｂｐｓで入力された光信号Ｐ１を２つの直交偏波成分に分離する。Ｘ偏波受信器１０２は、光９０度ハイブリッド器１０２ａと２個のバランス型フォトダイオード１０２ｂ、１０２ｃとを有する。光９０度ハイブリッド器１０２ａは、信号光と局発光光（ＬＤ光）とを入力する。光９０度ハイブリッド器１０２ａは、これらの光を互いに同相（Ｉ）及び逆相（Ｑ）で干渉させた１組の出力光Ｐ７、Ｐ８と、直交（９０度、Ｘ）及び逆直交（－９０度、Ｙ）で干渉させた１組の出力光Ｐ９、Ｐ１０との計４本の光を出力する。後段のバランス型フォトダイオード１０２ｂ、１０２ｃは、２組の上記出力光Ｐ７～Ｐ１０を差動受信する。これにより、バランス型フォトダイオード１０２ｂ、１０２ｃは、信号光及び局発光光から不要な直流成分をキャンセルし、各光のビート成分のみを効率的に抽出することができる。バランス型フォトダイオード１０２ｂ、１０２ｃは、Ｘ偏波のＩＱ成分及びＹ偏波のＩＱ成分の計４つに分離された受信光信号Ｐ７～Ｐ１０を電気信号Ｅ１、Ｅ２（電流）に変換する。
　同様に、Ｙ偏波受信器１０３は、光９０度ハイブリッド器１０３ａと２個のバランス型フォトダイオード１０３ｂ、１０３ｃとを有する。Ｙ偏波受信器１０３の構成及び動作は、受信対象の偏波成分がＹ成分である点を除き、Ｘ偏波受信器１０２の構成及び動作と同様である。したがって、共通する構成要素には、末尾が同一の参照符号を用いると共に、その詳細な説明は省略する。
　ＴＩＡ１０６ａ～１０６ｄは、バランス型フォトダイオード１０２ｂ、１０２ｃ、１０３ｂ、１０３ｃからそれぞれ出力される電気信号Ｅ１～Ｅ４を入力する。すなわち、ＴＩＡ１０６ａ、１０６ｂは、受信光信号Ｐ７、Ｐ８の同相干渉成分（Ｉ）と局発光信号Ｐ９、Ｐ１０の直交干渉成分（Ｑ）とを、２個のバランス型フォトダイオード１０２ｂ、１０２ｃからそれぞれ入力する。同様に、ＴＩＡ１０６ｃ、１０６ｄは、受信光信号Ｐ１１、Ｐ１２の同相干渉成分（Ｉ）と局発光信号Ｐ１３、Ｐ１４の直交干渉成分（Ｑ）とを、２個のバランス型フォトダイオード１０３ｂ、１０３ｃからそれぞれ入力する。ＴＩＡ１０６ａ～１０６ｄは、入力された電気信号Ｅ１～Ｅ４をインピーダンス変換して増幅し、電気信号Ｅ５～Ｅ８として出力する。
　ＡＧＣ１０７ａ～１０７ｄは、ＴＩＡ１０６ａ～１０６ｄから入力された電気信号Ｅ５～Ｅ８を、予め設定された振幅値に制御する。ＯＡ１０８ａ～１０８ｄは、ＡＧＣ１０７ａ～１０７ｄからの入力信号Ｅ９～Ｅ１２の振幅を調整して出力する。ＯＡ１０８ａ～１０８ｄは、アナログ部分（Ｘ偏波受信器１０２、Ｙ偏波受信器１０３、ＴＩＡ１０６ａ～１０６ｄ、ＡＧＣ１０７ａ～１０７ｄ、及び高速ＡＤＣ１１１ａ～１１１ｄ等）の特性の不完全性に起因する、４つのレーン間のばらつきによる信号品質の劣化を個別に抑制して正規化する。
　コンデンサ１０９ａ～１０９ｄは、ＯＡ１０８ａ～１０８ｄからそれぞれ入力される電気信号Ｅ１３～Ｅ１６を静電容量により蓄えると共に放出する受動素子である。オフセット調整器１１０ａ～１１０ｄは、制御回路１１３からの指示に基づき、ＤＣ（Direct　Current）カットされた高速信号Ｅ１７～Ｅ２０に対し、高速ＡＤＣ１１１ａ～１１１ｄの入力範囲に収まる様にバイアスを与える。
　高速ＡＤＣ１１１ａ～１１１ｄは、Ｘ偏波のＩＱ成分及びＹ偏波のＩＱ成分の計４つの電気信号Ｅ２１～Ｅ２４を入力すると、各々の信号を高速にＡＤ変換し、デジタル信号に変換された信号Ｄ１～Ｄ４を、後続するデジタル信号処理回路１１２に出力する。高速ＡＤＣ１１１ａ～１１１ｄは、受信信号の２倍以上のサンプリング周波数でアナログ信号Ｅ２１～Ｅ２４を取り込み、デジタル信号Ｄ１～Ｄ４に変換した後、デジタル信号処理回路１１２に出力する。
　デジタル信号処理回路１１２は、高速ＡＤＣ１１１ａ～１１１ｄから出力されるデジタル信号Ｄ１～Ｄ４を入力すると、制御回路１１３からの指示に基づき、これらのデジタル信号Ｄ１～Ｄ４に各種処理を施し、誤り訂正を行った後に、１００Ｇｂｐｓの情報信号Ｄ５として外部に出力する。デジタル信号処理回路１１２は、例えば、光源周波数オフセット補償、搬送波位相推定、波長分散補償、偏波モード分散補償等の処理を実行する。
　制御回路１１３は、振幅調整用のＯＡ１０８ａ～１０８ｄとＡＤ変換後のデジタル信号Ｄ１～Ｄ４とを、２８Ｇｂｐｓ以上の高速信号の各レーン毎に常時監視し、各ＯＡ１０８ａ～１０８ｄにフィードバック制御を掛ける。すなわち、制御回路１１３は、ＡＤ変換後のデータをファーム処理により監視し、各高速ＡＤＣ１１１ａ～１１１ｄに固有のダイナミックレンジ内に入力信号Ｅ２１～Ｅ２４の振幅を最適化する様に、ＯＡ１０８ａ～１０８ｄに対するフィードバック制御を行う。これにより、デジタル信号処理回路１１２における、データ成分の抽出を可能とする。
　次に、動作を説明する。図２は、実施例に係る光受信器１００の動作を説明するためのフローチャートである。光受信器１００の制御回路１１３は、光パワーＬＯＳ（Loss　Of　Signal）の解除に伴い、偏波分離器１０１に対する光受信信号の入力を検知すると（Ｓ１）、ＯＡ１０８ａ～１０８ｄにおける信号振幅の値を高めの値に調整する（Ｓ２）。すなわち、制御回路１１３は、ＡＤ変換後のＲＭＳ（Root　Mean　Square）値を常時モニタリングし、信号振幅の値を、事前に設定された高めの振幅値にフィードバック制御する。高めの振幅値とは、デジタル信号処理回路１１２がライン同期を確立するのに必要なクロック成分を入力信号Ｄ１～Ｄ４から抽出可能な振幅値であり、好適には、６００mVpp以上（例えば、７００mVpp程度）である。
　Ｓ３では、制御回路１１３は、高速ＡＤＣ１１１ａ～１１１ｄからデジタル信号処理回路１１２を経て入力されるフィードバック制御信号Ｆ１（図１参照）に基づき、高速ＡＤＣ１１１ａ～１１１ｄにおいてライン同期が確立されたか否かの判定を行う。当該判定の結果、ライン同期が確立された場合（Ｓ３；Ｙｅｓ）、制御回路１１３は、フィードバック制御信号Ｆ２（図１参照）により、Ｓ２で高めに設定された振幅値の低下をＯＡ１０８ａ～１０８ｄに指示する（Ｓ４）。これにより、ＯＡ１０８ａ～１０８ｄにおける信号振幅の各値が、対応する高速ＡＤＣ１１１ａ～１１１ｄの入力レンジ内に収まった場合（Ｓ５；Ｙｅｓ）、制御回路１１３は、振幅の最適化が完了したものと判断し、信号疎通状態を維持する（Ｓ６）。
　一方、Ｓ５において、ＯＡ１０８ａ～１０８ｄにおける信号振幅の各値の中に、対応する高速ＡＤＣ１１１ａ～１１１ｄの入力レンジ内に収まらない振幅値が存在する場合（Ｓ５；Ｎｏ）には、再びＳ４に戻り、制御回路１１３は、上記振幅値を更に低下させる。振幅値の低下処理は、全てのＯＡ１０８ａ～１０８ｄにおける信号振幅値が入力レンジ内に収まる（最適化される）まで繰り返し実行され、最適化の完了に伴って終了する。
　なお、制御回路１１３は、上記振幅値の低下処理を、入力レンジを超えるレーン（例えば、１本）についてのみ個別に実行してもよいし、複数のレーン（例えば、２～４本）に対して一律に実行してもよい。上記入力レンジの振幅値とは、デジタル信号処理回路１１２が処理対象のデータ成分を入力信号Ｄ１～Ｄ４から抽出可能な振幅値であり、好適には、２００～６００mVpp（例えば、３００～５００mVpp程度）である。
　上記Ｓ３において、振幅値を高めに設定したにも拘らず、依然としてライン同期が確立されない場合（Ｓ３；Ｎｏ）、制御回路１１３は、ライン同期が確立されるまで、Ｓ２で一旦設定された振幅値を徐々に増加させていく。すなわち、制御回路１１３は、振幅値を増加させる回数の上限値（例えば、１０回）をカウント値として予め保持し、増加回数（自然数Ｎ回）が当該カウント値に達するまで、振幅値を段階的に増加させていく（Ｓ７）。その結果、ライン同期が確立された場合（Ｓ３；Ｙｅｓ）には、制御回路１１３は、ＯＡ１０８ａ～１０８ｄにおける信号振幅の各値の低下を開始する（Ｓ４）。これに対して、ライン同期が確立されない間（Ｓ３；Ｎｏ）は、制御回路１１３は、振幅値の増加回数が上限のカウント値に到達する（Ｓ７；Ｙｅｓ）まで、振幅値を増加させる（Ｓ７；Ｎｏ、Ｓ２）。
　なお、Ｓ２における振幅値の増加分に関し、初期設定値が６００mVppである場合、制御回路１１３は、例えば１０～２０mVpp程度の幅で振幅値を増加させる。また、振幅値の１回当たりの増加分は、必ずしも毎回一定である必要はない。例えば、制御回路１１３は、前半の５回は２０mVppずつ振幅値を増加させて、その後の５回は１０mVppずつ振幅値を増加させるものとしてもよい。また、同期確立のために振幅値を増加させるか否かの判断指標となる上限値は、必ずしも回数（例えば、１０回）により設定する必要はなく、振幅値自体に基づいて設定するものとしてもよい。かかる態様では、上記カウント値として、例えば８００mVppの上限値が設定され、Ｓ７では、現時点での振幅値と当該上限値とが比較される。
　続いて、図３～図７Ｂを参照しながら、クロック成分を抽出する手法を説明する。併せて、光受信器１００が、デジタル信号処理回路１１２に入力される信号の振幅を高くすることで、クロック成分の抽出が容易になり、同期確立までの特性が向上する理由について説明する。
　図３は、実施例に係るＣＤＲ（Clock　Data　Recovery）回路２００の構成を示す図である。図３に示す様に、ＣＤＲ回路２００は、バッファ２０１とＰＬＬ（Phase　Locked　Loop）回路２０２とデータ復号回路（DECoder）２０３とを有して構成される。更に、ＰＬＬ回路２０２は、位相検出器（ＰＤ：Phase　Detector）２０２ａとＬＰＦ（Low　Pass　Filter）２０２ｂとＶＣＯ（Voltage　Controlled　Oscillator）２０２ｃとを有する。これら各構成部分は、一方向又は双方向に、信号の入出力が可能なように接続されている。
　１００Ｇｂｐｓ程度の高速光伝送では、伝送されるデジタル信号中にクロック成分が含まれる。ＣＤＲ回路２００は、データ成分にクロック成分が重畳されている伝送路上の信号を受信し、デジタル信号を、クロック成分とデータ成分とに分離する機能を有し、光受信器１００のデジタル信号処理回路１１２により実現される。特に、デジタルコヒーレント通信では、ＣＤＲ回路２００は、送信器側でエンコード（ＦＥＣ（Forward　Error　Correction）符号化や誤り訂正等）された例えば４本のシリアル信号から、クロック成分を抽出する。このクロック成分は、高速ＡＤＣ１１１ａ～１１１ｄにおいて、サンプリングクロックとして用いられる。
　受信側のデジタル信号処理回路１１２では、クロック、データの双方の成分を復号する必要がある。このため、ＰＬＬ回路２０２に入力されるクロック成分及びデータ成分は、図３に示す様に、まずバッファ２０１を通過し、２つのパスに分岐される。一方のパスを通って伝送されるデジタル信号Ｄ６は、クロック成分を抽出するＰＬＬ回路２０２に入力され、他方のパスを通って伝送されるデジタル信号Ｄ９は、データ成分を生成するデータ復号回路２０３に入力される。位相検出器２０２ａは、２つのデジタル信号Ｄ６、Ｄ７を入力し、これらの信号間の位相差に応じたデジタル信号Ｄ８を出力する。位相検出器２０２ａは、例えば、２つの入力信号Ｄ６、Ｄ７の位相差が９０度の時に出力電圧が０Ｖとなる様なデジタル信号Ｄ８を生成し、後段のＬＰＦ２０２ｂに出力する。
　次に、ミキサ型の位相検出器を例に採り、位相検出器２０２ａの動作を説明する。図４は、実施例に係る位相検出器２０２ａの動作を説明するための図である。図４に示す様に、正弦波のデジタル信号Ｄ６は、ＲＦ（Radio　Frequency）ポートを介してミキサ型の位相検出器２０２ａに入力される。同様に、矩形波のデジタル信号Ｄ７は、ＬＯ（Local　Oscillator）ポートを介してミキサ型の位相検出器２０２ａに入力される。異なる波形を有するデジタル信号Ｄ６、Ｄ７は、合波された後、ミキサの出力信号Ｄ８として、ＩＦ（Intermediate　Frequency）ポート経由で、ＬＰＦ２０２ｂに入力される。デジタル信号Ｄ８は、ＬＰＦ２０２ｂにより、正の直流電圧となり、デジタル信号Ｄ１０として出力される。
　図５Ａは、実施例に係る位相検出器２０２ａに入力される２つの信号の波形の一例を示す図である。図５Ａでは、ｘ軸に時間（単位は秒）が規定されると共に、ｙ軸には入力信号電圧（単位はＶ）が規定されている。図５Ａに示す様に、上述のデジタル信号Ｄ６は、振幅０．５Ｖ、波長１０ｎｓの正弦波を描き、上述のデジタル信号Ｄ７は、デジタル信号Ｄ６と同一の位相、振幅、及び波長を有する矩形波を描く。したがって、これらのデジタル信号Ｄ６、Ｄ７が位相検出器２０２ａにて合波されると、図５Ｂに示す様な波形が生成される。図５Ｂは、実施例に係る位相検出器２０２ａから出力される信号の波形の一例を示す図である。図５Ｂに示す様に、上述のデジタル信号Ｄ８は、ＬＰＦ２０２ｂを経由すると、高周波成分が除去され、正の直流電圧Ｖｏｐを有するデジタル信号Ｄ１０として、ＬＰＦ２０２ｂから出力される。
　ＬＰＦ２０２ｂからの上記出力電圧Ｖｏｐが、ＶＣＯ２０２ｃに対する制御電圧となる。したがって、デジタル信号Ｄ６（図１に示したデジタル信号Ｄ１～Ｄ４に相当）の振幅が小さいと、電圧ＶｏｐすなわちＶＣＯ２０２ｃ制御電圧も小さくなり、その結果、ＶＣＯ２０２ｃの追従可能なクロック速度が低下する。同時に、デジタル信号Ｄ６の振幅が減少するに連れて、Ｔｒ／Ｔｆの値も小さく（傾斜が緩やかに）なり、ノイズ等の影響を受け易くなる。その結果、ジッタ性能が劣化する。つまり、デジタル信号処理回路１１２への入力信号の振幅の減少に伴い、デジタル信号に含まれるクロック成分とデータ成分との間の同期確立は困難となる。尚且つ、デジタル信号Ｄ６の伝送速度は、２８Ｇｂｐｓ程度と高速である。このため、光受信器１００には、より広い周波数帯域に対応した装置設計が求められる。そこで、光受信器１００は、同期が確立されるまでは、デジタル信号Ｄ６の振幅値を高くしてＴｒ／Ｔｆの値を上昇させる。これにより、ノイズ等の影響を抑制し、ＶＣＯ２０２ｃによる追従の可能な速度を高める。その結果、クロック成分の抽出が容易となる。
　図６は、実施例に係るデジタルコヒーレント受信部の構成を示す図である。図６に示す様に、位相シフタ２０３ｃは、ＰＬＬ回路２０２にて同期の確立されたＶＣＯ２０２ｃからの出力クロック信号を、４つの位相（０°、９０°、１８０°、２７０°）にずらす。４位相サンプラ２０３ｂは、バッファ２０３ａから入力されたデータを、位相シフタ２０３ｃによりずらされた各々のクロック位相にシフトさせる。４位相サンプラ２０３ｂにより４つの位相にシフトされたデータはそれぞれ、高速ＡＤＣ２０３ｄ－１、２０３ｄ－２、２０３ｄ－３、２０３ｄ－４にてＡＤ変換された後、デジタル信号として、ＦＥＣフレーム同期検出回路２０３ｆに出力される。ＦＥＣフレーム同期検出回路２０３ｆは、このデジタル信号から、ＦＥＣフレームのプリアンブルパターン（F6　F6　F6　28　28　28）を検出する。
　ＦＥＣフレーム同期検出回路２０３ｆは、データの変化点に近い位相のデータからはＦＥＣフレームを検出することができないため、後段のデジタル信号処理回路２０３ｇにおいて、データの変化点の中点に最も近いクロックを選択する。デジタル信号処理回路２０３ｇによるこの動作を「同期確立」と定義する。かかる動作により、データ復号回路（ＤＥＣ）２０３、２０４、２０５、２０６にそれぞれ入力されたＸＩ入力信号Ｘ１、ＸＱ入力信号Ｘ２、ＹＩ入力信号Ｙ１、ＹＱ入力信号Ｙ２は、クロック成分とデータ成分との同期が確立された後、ＸＩ出力信号Ｘ３、ＸＱ出力信号Ｘ４、ＹＩ出力信号Ｙ３、ＹＱ出力信号Ｙ４として外部に出力される。
　図７Ａは、入力振幅が小さい場合における同期確立の方法を説明するための図である。これに対して、図７Ｂは、入力振幅が大きい場合における同期確立の方法を説明するための図である。図７Ａ及び図７Ｂでは、ｘ軸方向（時間方向）に入力信号の位相が規定され、ｙ軸方向に入力信号の電圧が規定されている。図７Ａに示す様に、入力振幅が小さい場合、デジタル信号処理回路２０３ｇは、データの変化点Ｚ１、Ｚ２に近い位相である０°、２７０°（図７Ａの破線）をデータ変化点の位相と判断する。そして、デジタル信号処理回路２０３ｇは、これらの間に位置する９０°、１８０°（図７Ａの実線）の何れかの位相を、同期の確立に使用するクロックとしてサンプリングする。このため、入力信号の波長や周波数によっては、最適な位相が定まらず、必ずしも同期確立に最適なポイントのクロックが選択されない場合がある。
　これに対して、図７Ｂに示す様に、入力振幅が大きい場合、データの変化点Ｚ３、Ｚ４の中点Ｚ５に最も近い位相は、１８０°（図７Ｂの実線）の位相に容易に特定される。このため、デジタル信号処理回路２０３ｇは、４つの位相の中から、同期の確立に最適なポイントとなるクロック位相を、正確に選択することができる。すなわち、同期確立のためのサンプリング処理が簡易かつ迅速に実現される。上述した理由により、光受信器１００は、入力振幅が大きい程、デジタル信号からクロック成分を抽出し易くなり、同期の確立が容易となる。
　以上説明した様に、光受信器１００は、コヒーレント光を受信する。光受信器１００は、コヒーレント光を受信する。光受信器１００は、ＯＡ１０８ａ～１０８ｄとデジタル信号処理回路１１２と制御回路１１３とを有する。ＯＡ１０８ａ～１０８ｄは、入力信号の振幅を調整して出力する。デジタル信号処理回路１１２は、ＯＡ１０８ａ～１０８ｄから出力されたアナログ信号を用いて生成されたデジタル信号を入力すると共に、該デジタル信号からクロック成分を抽出し、該クロック成分とデータ成分との同期を確立した後、上記デジタル信号から上記データ成分を抽出及び処理する。制御回路１１３は、上記デジタル信号による同期の確立前は、上記アナログ信号の振幅を第１の振幅（例えば、７００mVpp程度の大きい振幅）に設定し、上記同期の確立後は、該設定後の振幅を、上記第１の振幅より小さい第２の振幅（例えば、４００mVpp程度の小さい振幅）に変更する。
　光受信器１００において、上記第１の振幅は、デジタル信号処理回路１１２が、上記デジタル信号を用いて、上記クロック成分と上記データ成分との間に同期を確立可能な振幅値以上の振幅である。また、上記第２の振幅は、デジタル信号処理回路１１２が、上記デジタル信号から上記データ成分を抽出可能な範囲内の振幅（最適化された振幅）である。更に、制御回路１１３は、上記同期の確立後、上記第２の振幅を、ＯＡ１０８ａ～１０８ｄに印加される制御電圧に対する、出力信号の振幅の利得（ゲイン）特性において線形を有する範囲内の振幅に制限するものとしてもよい。
　すなわち、光受信器１００は、コヒーレント受信される電気信号に対して、同期の確立までは振幅を高い値とし、同期確立後は、高速ＡＤＣ１１１ａ～１１１ｄの入力レンジに合わせて振幅を減少させる。更に、光受信器１００は、同期の確立後に、各レーンの信号振幅をフィードバック制御することで、電気信号の振幅を常に最適化する。より具体的には、光受信器１００は、同期が確立されるまでは、入力信号のゲインを大きくし、同期確立の安定性を向上する一方、同期確立後は、ＡＤ変換されたデジタル値を常時監視することで、アナログ入力信号のゲインを入力ダイナミックレンジ内に最適化するためのフィードバック制御を行う。その際、光受信器１００は、同期確立後のゲイン調整において、波形歪みの生じ易い非線形範囲を使用しない様に制御することで、データ復号時のエラーを減少させ、信号伝送品質の向上を可能とする。
　また、実施例では、光受信器１００は、ＯＡ１０８ａ～１０８ｄをＡＧＣ１０７ａ～１０７ｄと別体に構成する。これにより、光受信器１００は、ＡＧＣ１０７ａ～１０７ｄにＯＡの機能を包含させる場合と比較して、コンデンサ１０９ａ～１０９ｄとオフセット調整器１１０ａ～１１０ｄとの間の信号のばらつきを抑制し、入力される光信号の変動に柔軟かつ容易に対応することができる。
　より具体的には、光コヒーレント伝送では、クロック抽出時に最適な信号振幅の値と、データ疎通時に最適な信号振幅の値とが異なる。すなわち、従来のＮＲＺ（Non　Return　to　Zero）強度変調の場合、光受信器は、入力信号振幅を大きくしてＴｒ／Ｔｆを急振させることで、クロック成分の抽出が容易となり、疎通状態での回線品質も向上する。これに対して、光コヒーレント伝送では、光受信器１００は、高速ＡＤＣ１１１ａ～１１１ｄの入力レンジに信号振幅が収まる様に、光受信ＦＥ（Front　End）モジュールの出力振幅値を低めに設定する。この場合、高速ＡＤＣ１１１ａ～１１１ｄの後段に設けられたデジタル信号処理回路１１２では、入力信号から抽出されるクロック成分の利得が低下する。これにより、データ成分とクロック成分とが同期しない、あるいは、同期の確立までに長い時間を要する、といった不都合が生じることとなる。
　そこで、本実施例に係る光受信器１００は、ＯＡ１０８ａ～１０８ｄと制御回路１１３とにより、データとクロックとの間にライン同期が確立されるまでは、高速ＡＤＣ１１１ａ～１１１ｄへの入力信号の振幅を高い値に設定する。そして、ライン同期の確立後は、光受信器１００は、上記振幅をＡＤＣダイナミックレンジ内に最適化する。ライン同期確立前の効果として、仮に高速ＡＤＣ１１１ａ～１１１ｄへの入力信号（正弦波）が飽和しても、光受信器１００は、内部ＰＬＬ（Phase　Locked　Loop）のライン同期確立に際して、入力振幅を上げることで、入力信号からクロック成分を抽出する際の利得を増加させることができる。これにより、ライン同期の確率は上昇する。更に、ライン同期確立後の効果としては、光受信器１００は、データ成分を容易に抽出することが可能となる。
　同期確立後の振幅制御に関し、光受信器１００は、多様なフィードバック制御の態様を採ることができる。
　例えば、光コヒーレント伝送で使用されている既存の光受信ＦＥモジュールには、ＡＧＣ回路を内蔵するものもあるが、通常、これらの光受信ＦＥモジュールは、光入力パワーへの依存度が大きいため、出力振幅が一定でないものもある。特に、バランス型フォトダイオード１０２ｂ、１０２ｃ、１０３ｂ、１０３ｃから高速ＡＤＣ１１１ａ～１１１ｄまでのアナログ部分においては、光入力パワーの変動、温度変化、経年劣化等の各種要因により、高速ＡＤＣ１１１ａ～１１１ｄへの入力振幅が最適範囲から外れることがある。これに伴い、光伝送品質が劣化するという課題も生じ得る。
　かかる課題に対応するため、光受信器１００の制御回路１１３は、同期確立後の振幅を制御する際、ＡＤ変換後のＲＭＳ値の監視結果に基づき、フィードバック制御する方式を採ることもできる。あるいは、制御回路１１３は、デジタル信号処理回路１１２からの入力信号Ｆ１のエラー数に基づき、フィードバック制御する方式を採ることもできる。すなわち、光受信器１００は、同期確立後の信号疎通状態において、デジタル信号処理回路１１２内のＲＭＳ値またはエラー数を、制御回路１１３にて常時監視することで、ＯＡ１０８ａ～１０８ｄからの出力信号Ｅ１３～Ｅ１６の振幅をＡＤＣダイナミックレンジ内に常に最適化する。これにより、エラーレートが低下し、信号品質が向上する。すなわち、光受信器１００は、内部クロックのライン同期確立後は、入力振幅をＡＤＣ入力のダイナミックレンジ内に最適化して、波形歪による信号劣化を防ぐことにより、より高い透過性を実現する。併せて、光受信器１００は、制御回路１１３により、光入力パワーの変動、温度変化、経年劣化等に起因する出力データ特性のばらつきを監視し、該監視結果を基に、ＯＡ１０８ａ～１０８ｄにフィードバック制御をかける。これにより、常に最適な入力振幅が維持される。その結果、光信号品質の劣化が未然に防止される。
　また、光受信器１００による光コヒーレント伝送では、２つの偏波のＩＱ成分に対応する計４つの電気信号が、偏波受信器１０２、１０３とデジタル信号処理回路１１２とを結ぶ、異なる４つのレーンに分かれて伝送される。このため、特にアナログ部分のレーン間の特性にばらつきが生じ、このばらつきが振幅のばらつきに派生することが懸念される。各レーン間の振幅のばらつきは、伝送品質の劣化の要因となる。そこで、光受信器１００は、全てのレーンに対し、各々、ＯＡ１０８ａ～１０８ｄを配設する。これにより、制御回路１１３は、同期確立後の振幅を制御する際、４つの各レーンに対して個別のフィードバック制御を施すことができる。したがって、制御回路１１３は、レーン間に生じる特性及び振幅のばらつきを軽減または解消することができる。その結果、エラーレートが低下し、信号品質が向上する。すなわち、光受信器１００は、４つのレーンの入力振幅を個別に調整することで、レーン間のアナログ部分に生じるばらつきを無くし、後段のデジタル信号処理回路１１２の実行する波長分散補償や偏波モード分散補償における透過性の向上を可能とする。
　更に、光コヒーレント伝送では、フォトダイオードからＡＤＣまでのアナログ部分において、良好な線形性を保つことが重要である。図８は、実施例に係る光受信器１００のＯＡ１０８ａ～１０８ｄの利得特性の一例を示す図である。図８では、ｘ軸には、各ＯＡ１０８ａ～１０８ｄに印加される電圧がＯＡ制御電圧（単位はＶ）として規定されると共に、ｙ軸には、各ＯＡ１０８ａ～１０８ｄから出力される電気信号の振幅値がＯＡ出力振幅（単位はmVpp）として規定されている。図８に示す様に、ＯＡ出力振幅の値は、ＯＡ制御電圧の増加に伴って増加するが、その増加幅（傾き）はＯＡ制御電圧の値によって異なり、増加の過程において線形範囲と非線形範囲とが混在する。
　特に、振幅調整用の高速オペアンプは、出力レベルの範囲が予め決まっており、制御電圧の低い範囲（例えば、０～１．０Ｖ）及び高い範囲（例えば、１．８Ｖ以上）において、非線形な部分を有する。図８においては、ＯＡ制御電圧がＶ１以下の低い範囲に非線形範囲Ｒ１が存在する一方、ＯＡ制御電圧がＶ２以上の高い範囲にも非線形範囲Ｒ３が存在する。そして、ＯＡ制御電圧がＶ１～Ｖ２の間（約１．０～１．８Ｖ）に、出力振幅の線形範囲Ｒ２（約２００～７００mVpp）が存在している。したがって、光受信器１００の高速ＡＤＣ１１１ａ～１１１ｄにおいては、同期確立のために出力振幅値を高い値（例えば、７００mVpp以上）に設定すると、入力信号がクリップ（飽和）する可能性がある。反対に、最適化に際して出力振幅値を低い値（例えば、２００mVpp以下）に設定すると、量子化ノイズが増加し、信号品質が劣化するという問題が発生する。すなわち、振幅を上げ過ぎると波形が歪み、下げ過ぎるとノイズの影響を受け易く、周波数帯域が延びなくなる。
　そこで、上記問題に対応するため、光受信器１００は、同期確立後の振幅を制御する際、ＯＡ１０８ａ～１０８ｄ等のアナログ部品の利得を考慮し、ＯＡ特性の良好な範囲（例えば、約２００～７００mVpp、より好適には約３００～５００mVpp）に出力振幅値を制限するフィードバック制御方式を採るものとしてもよい。換言すれば、制御回路１１３は、同期確立後の信号疎通状態において、図８に示した線形範囲Ｒ２、及び高速ＡＤＣ１１１ａ～１１１ｄの高いレンジ（最上位ビット（ＭＳＢ：Most　Significant　Bit）側）を有効に活用する様に、フィードバック制御する。これにより、光受信器１００は、アナログ部品の非線形範囲を使用しない様に、出力振幅値に制限をかけることができる。これにより、波形歪が抑制され、エラーレートが低下する。その結果、光信号品質が向上する。
　また、光受信器１００において、上述したフィードバック制御は、ファーム（Firm）処理によって実行される。このため、ファームウェアの制御負荷が増大し、受信器全体におけるファーム処理の量によっては、既存機能の劣化といった問題が想定される。そこで、光受信器１００の制御回路１１３は、光の出力特性の安定性に鑑み、同期確立後の振幅を制御する際、リアルタイムでの制御を行わず、所定時間（例えば、１～１００μｓ）監視後に、監視結果に基づき一括してフィードバック制御を行う方式を採ることもできる。これにより、制御回路１１３によるファーム処理の量は減少する。その結果、光受信器１００の処理負荷が低減される。
（変形例）
　上述した実施例は、以下に説明する様な変形態様を採ることもできる。すなわち、上記実施例では、光受信器１００は、ＯＡ１０８ａ～１０８ｄを、ＡＧＣ１０７ａ～１０７ｄとは別体の独立した構成部分としたが、ＯＡ１０８ａ～１０８ｄの機能をＡＧＣ１０７ａ～１０７ｄに包含させるものとしてもよい。図９は、変形例に係る光受信器１００の構成を示す図である。図９に示す様に、変形例に係る光受信器１００の構成は、ＯＡ１０８ａ～１０８ｄを有さない点を除き、図１に示した光受信器１００の構成と同様である。したがって、共通する構成要素には、同一の参照符号を用いると共に、その詳細な説明は省略する。ＡＧＣ１０７ａ～１０７ｄは、ＴＩＡ１０６ａ～１０６ｄから入力された電気信号Ｅ５～Ｅ８を、予め設定された振幅値に制御すると共に、電気信号Ｅ５～Ｅ８の振幅を調整し、調整後の電気信号Ｅ９～Ｅ１２を、後段のコンデンサ１０９ａ～１０９ｄにそれぞれ出力する。電気信号Ｅ５～Ｅ８の振幅は、フィードバック制御信号Ｆ２に基づくフィードバック制御により調整される。
　上記実施例では、上述したフィードバック制御は、光受信器１００が振幅調整用のＯＡ１０８ａ～１０８ｄを４本の各レーンに設けることで実施されることから、アナログ回路が増加し、これに伴い、実装面積も増大する。そこで、上記変形例では、光受信器１００は、上述したフィードバック制御において、ＯＡ１０８ａ～１０８ｄではなく、ＡＧＣ１０７ａ～１０７ｄにより、ＯＡ１０８ａ～１０８ｄと同様の振幅調整を行う。これにより、回路規模が縮小され、実装面積も減少する。その結果、光受信器１００の小型化が可能となる。また、消費電力の節減が可能となる。
　なお、上記説明では、方式の異なるフィードバック制御について個別に説明した。しかしながら、１台の光受信器１００が、上述した複数のフィードバック制御の機能を併せもつものとしてもよい。また、併有する方式の数についても、２つに限らず、３つ以上の組合せ等、任意の形態を採ることが可能である。更には、変形例に係る光受信器１００に対して、上述した各種フィードバック制御方式を適用することも勿論可能である。例えば、光受信器１００は、ＡＤ変換後のＲＭＳ値に基づくフィードバック制御の機能を、並列する４つのレーンに個別に適用するものとしてもよい。また、光受信器１００は、エラー数に基づくフィードバック制御と、所定時間監視後の一括したフィードバック制御とを組み合わせてもよい。更に、変形例に係る光受信器１００が、出力信号の振幅値を線形範囲内に制限する方式のフィードバック制御を行うものとしてもよい。
　１００　光受信器
　１０１　偏波分離器
　１０２　Ｘ偏波受信器
　１０２ａ　光９０度ハイブリッド器
　１０２ｂ、１０２ｃ　バランス型フォトダイオード
　１０３　Ｙ偏波受信器
　１０３ａ　光９０度ハイブリッド器
　１０３ｂ、１０３ｃ　バランス型フォトダイオード
　１０４　ＬＤ
　１０５　偏波分離器
　１０６ａ～１０６ｄ　ＴＩＡ
　１０７ａ～１０７ｄ　ＡＧＣ
　１０８ａ～１０８ｄ　ＯＡ
　１０９ａ～１０９ｄ　コンデンサ
　１１０ａ～１１０ｄ　オフセット調整器
　１１１ａ～１１１ｄ　高速ＡＤＣ
　１１２　デジタル信号処理回路
　１１３　制御回路
　２００　ＣＤＲ回路
　２０１　バッファ
　２０２　ＰＬＬ回路
　２０２ａ　位相検出器（ミキサ）
　２０２ｂ　ＬＰＦ
　２０２ｃ　ＶＣＯ
　２０２ｄ　セレクタ
　２０３、２０４、２０５、２０６　データ復号回路（ＤＥＣ）
　２０３ａ　バッファ
　２０３ｂ　４位相サンプラ
　２０３ｃ　位相シフタ
　２０３ｄ－１、２０３ｄ－２、２０３ｄ－３、２０３ｄ－４　高速ＡＤＣ
　２０３ｅ　ＡＤＣサンプリングクロック選択回路
　２０３ｆ　ＦＥＣフレーム同期検出回路
　２０３ｇ　デジタル信号処理回路
　Ｄ１～Ｄ４、Ｄ６～Ｄ１０　電気信号（デジタル信号）
　Ｄ５　情報信号（デジタル信号）
　Ｅ１～Ｅ２８　電気信号（アナログ信号）
　Ｆ１、Ｆ２　フィードバック制御信号
　Ｐ１～Ｐ１４　光信号
　Ｒ１、Ｒ３　ＯＡ出力振幅の非線形範囲
　Ｒ２　ＯＡ出力振幅の線形範囲
　Ｖ１　線形範囲の開始するＯＡ制御電圧
　Ｖ２　線形範囲の終了するＯＡ制御電圧
　ＶＩＨ、ＶＩＬ　デジタル信号処理回路への入力電圧
　Ｖｏｐ　ＬＰＦからの出力電圧
　Ｘ１　ＸＩ入力信号
　Ｘ２　ＸＱ入力信号
　Ｘ３　ＸＩ出力信号
　Ｘ４　ＸＱ出力信号
　Ｙ１　ＹＩ入力信号
　Ｙ２　ＹＱ入力信号
　Ｙ３　ＹＩ出力信号
　Ｙ４　ＹＱ出力信号
　Ｚ１～Ｚ４　データ変化点
　Ｚ５　データ変化点の中点

Claims (5)

  1. 　コヒーレント光を受信する光受信器において、
    　入力信号の振幅を調整して出力する振幅調整回路と、
    　前記振幅調整回路から出力されたアナログ信号を用いて生成されたデジタル信号を入力すると共に、該デジタル信号からクロック成分を抽出し、該クロック成分とデータ成分との同期を確立した後、前記デジタル信号から前記データ成分を抽出及び処理する信号処理回路と、
    　前記デジタル信号による同期の確立前は、前記アナログ信号の振幅を第１の振幅に設定し、前記同期の確立後は、該設定後の振幅を、前記第１の振幅より小さい第２の振幅に変更する制御回路と
    　を有することを特徴とする光受信器。
  2. 　前記第１の振幅は、前記信号処理回路が、前記デジタル信号を用いて、前記クロック成分と前記データ成分との間に同期を確立可能な振幅値以上の振幅であることを特徴とする請求項１に記載の光受信器。
  3. 　前記第２の振幅は、前記信号処理回路が、前記デジタル信号から前記データ成分を抽出可能な範囲内の振幅であることを特徴とする請求項１に記載の光受信器。
  4. 　前記制御回路は、前記同期の確立後、前記第２の振幅を、前記振幅調整回路に印加される制御電圧に対する出力振幅の利得特性において線形を有する範囲内の振幅に制限することを特徴とする請求項１に記載の光受信器。
  5. 　コヒーレント光を受信する光受信器が、
    　入力信号の振幅を調整して出力し、
    　出力されたアナログ信号を用いて生成されたデジタル信号を入力すると共に、該デジタル信号からクロック成分を抽出し、該クロック成分とデータ成分との同期を確立した後、前記デジタル信号から前記データ成分を抽出及び処理し、
    　前記デジタル信号による同期の確立前は、前記アナログ信号の振幅を第１の振幅に設定し、前記同期の確立後は、該設定後の振幅を、前記第１の振幅より小さい第２の振幅に変更する
    　ことを特徴とする光受信方法。
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