WO2013118474A1 - 表示パネルおよびその製造方法 - Google Patents

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WO2013118474A1
WO2013118474A1 PCT/JP2013/000542 JP2013000542W WO2013118474A1 WO 2013118474 A1 WO2013118474 A1 WO 2013118474A1 JP 2013000542 W JP2013000542 W JP 2013000542W WO 2013118474 A1 WO2013118474 A1 WO 2013118474A1
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layer
insulating film
light emitting
display panel
emitting layer
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PCT/JP2013/000542
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English (en)
French (fr)
Inventor
竹内　孝之
定吉 堀田
Original Assignee
パナソニック株式会社
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    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass

Definitions

  • the present invention relates to a display panel such as an organic EL (Electro-Luminescence) panel and a manufacturing method thereof.
  • a display panel such as an organic EL (Electro-Luminescence) panel and a manufacturing method thereof.
  • an organic EL display panel in which an organic EL element is disposed on a substrate is becoming popular as a display device.
  • the organic EL display panel has characteristics such as high visibility because it uses an organic EL element that performs self-emission, and excellent impact resistance because it is a complete solid element.
  • An organic EL element is a current-driven light-emitting element, and is configured by laminating a functional layer such as a light-emitting layer that performs electroluminescence phenomenon by recombination of carriers (holes, electrons) between an anode and a cathode electrode pair. Is done.
  • the organic EL element corresponding to each color of red (R), green (G), and blue (B) is a subpixel, and a combination of three subpixels of R, G, and B is 1. It corresponds to a pixel (one pixel).
  • the present invention has been made in view of the above-described problems, and an object of the present invention is to provide a technique capable of suppressing fluctuations in the light emission amount in the light emission region in units of subpixels.
  • a display panel which is one embodiment of the present invention includes an interlayer insulating layer, a plurality of openings formed in a matrix, a partition layer disposed above the interlayer insulating layer, and the opening unit A pixel electrode formed on the interlayer insulating layer; a light emitting layer formed in the opening and above the pixel electrode; an insulating film formed between the pixel electrode and the light emitting layer; And a portion of the interlayer insulating layer located in at least one of the plurality of openings in plan view has a flat surface having a flat surface and a protrusion having a surface raised from the flat region.
  • the insulating film covers at least a part of the protruding region and does not cover at least a part of the flat region.
  • an insulating film is formed between the pixel electrode and the light-emitting layer so as to cover an upper portion of the protruding region, and the pixel electrode and the light-emitting layer are formed above the protruding region. Is electrically insulated from each other, so that no current flows in the light emitting layer located above the region where the insulating film is formed. Therefore, it is possible to reduce the area of the portion where the current density is not uniform and to suppress the variation in the light emission amount.
  • FIG. 7A is a cross-sectional view taken along the line A-A ′ in FIG. 6.
  • FIG. 7B is a sectional view taken along line B-B ′ in FIG. 6.
  • It is a top view which shows the layout of a TFT layer.
  • It is a top view which shows the layout of a partition layer.
  • It is a schematic process drawing which shows the manufacturing process of the display panel which concerns on embodiment.
  • FIG. 1 It is a schematic cross section which shows a part of manufacturing process of the display panel which concerns on embodiment.
  • A is a schematic cross section which shows the state in which the TFT layer was formed on the board
  • B is a schematic cross-sectional view showing a state in which an interlayer insulating layer is formed on the TFT layer.
  • C is a schematic cross-sectional view showing a state in which a pixel electrode is formed on an interlayer insulating layer. It is a schematic cross section which shows a part of manufacturing process of the display panel which concerns on embodiment.
  • A) is a schematic cross section which shows the state by which the insulating film was formed on the pixel electrode.
  • (B) is a schematic cross-sectional view showing a state in which a partition layer is formed on the interlayer insulating layer and the pixel electrode. It is a schematic cross section which shows a part of manufacturing process of the display panel which concerns on embodiment.
  • (A) is a schematic cross section which shows the state in which the positive hole injection layer and the positive hole transport layer were formed on the insulating film.
  • (B) is a schematic cross section which shows the state by which the light emitting layer was formed on the positive hole transport layer. It is a schematic cross section which shows a part of manufacturing process of the display panel which concerns on embodiment.
  • (A) is a schematic cross section which shows the state by which the electron carrying layer and the electron injection layer were formed on the light emitting layer.
  • FIG. 12 is a schematic process diagram illustrating a manufacturing process of a display panel according to Modification Example 1.
  • FIG. 12 is a plan view showing a layout of an insulating film of a display panel according to Modification 3.
  • FIG. (A) is a top view which shows the layout of the insulating film of the display panel which concerns on the modification 4
  • (b) is a top view which shows the layout of the insulating film of the display panel which concerns on the modification 5.
  • a display panel includes a gate electrode, a gate insulating film facing the gate electrode, a semiconductor layer facing the gate electrode with the gate insulating film interposed therebetween, and the semiconductor layer electrically
  • a plurality of driving units each including a thin film transistor having a source electrode and a drain electrode connected to each other are formed in a matrix, a transistor array having a matrix arrangement, an interlayer insulating layer positioned above the transistor array, and formed in a matrix Partitioning a plurality of openings, a partition layer disposed above the interlayer insulating layer, a pixel electrode formed on the interlayer insulating layer in units of the opening, and in the opening, the pixel electrode A light emitting layer formed above the light emitting layer, and an insulating film formed between the pixel electrode and the light emitting layer, wherein the transistor array is arranged in a row direction.
  • Including a source signal wiring and a second power signal wiring arranged along the column direction, and a portion of the interlayer insulating layer located in the at least one opening includes a flat region having a flat surface, the gate electrode, A protruding region having a surface raised from the flat region above a region where at least two of the drain electrode, the source electrode, the first power signal wiring, and the second power signal wiring overlap.
  • the insulating film covers at least part of the protruding region and does not cover at least part of the flat region.
  • the portion of the pixel electrode formed on the protruding region has a shape protruding from the other portions.
  • the light emitting layer formed on the protruding portion of the pixel electrode has a thinner film thickness than that of the other portions. Since the electric resistance is small in the thin portion of the light emitting layer, more current flows. Then, the thin film portion emits light strongly, which causes problems such as uneven brightness and accelerated deterioration. That is, it is predicted that the portion of the light emitting layer formed above the projecting region concentrates the electric charge and causes the problem of brightness unevenness and the promotion of deterioration.
  • an insulating film is formed between the pixel electrode and the light-emitting layer so as to cover an upper portion of the protruding region, and the pixel electrode and the light-emitting layer are formed above the protruding region. Is electrically insulated from each other, so that no current flows in the light emitting layer located above the region where the insulating film is formed. Therefore, it is possible to reduce the area of the portion where the current density is not uniform, and to suppress the uneven brightness and the variation with time of the light emission amount.
  • the light-emitting layer located above the flat region when the light-emitting layer located above the flat region is turned on, the light-emitting layer located above the insulating film is not It is in a lighting state.
  • the protruding region includes a portion where the first power signal wiring and the second power signal wiring overlap, or the first power signal wiring.
  • the electrode wiring in the same layer and the second power supply signal wiring and the electrode wiring in the same layer are located above the overlapping portion.
  • the protruding region is located above a region where at least two of the gate electrode, the drain electrode, and the source electrode overlap.
  • the display panel includes a hole injection layer between the pixel electrode and the light emitting layer, and the insulating film is more than the pixel than the hole injection layer. It is located on the electrode side.
  • a hole injection layer is provided between the pixel electrode and the light emitting layer, and the insulating film is formed on the hole injection layer. It is characterized by.
  • the insulating film is separated from an edge of the opening in a plan view.
  • the insulating film is thinner than the partition layer and is continuous with the edge of the opening in a plan view.
  • the plurality of openings include a first opening in which a first light-emitting layer emitting a first emission color is formed, and the first opening. And a second opening formed with a second light emitting layer having a light emission color different from that of the first light emitting layer and having a light emitting efficiency higher than that of the first light emitting layer.
  • the insulating film located in the region has a larger area in plan view than the insulating film located in the second opening.
  • each of the light-emitting layers formed in the plurality of openings has any one light emission color of red, blue, and green, and blue
  • the insulating film located in the opening in which the light emitting layer having a light emitting color is formed is disposed in the opening in which the light emitting layer having a green light emitting color and the light emitting layer having a red light emitting color are formed.
  • the area is larger in plan view than the insulating film located.
  • the insulating film located in the opening in which the light emitting layer having a red light emitting color is formed has the light emitting layer having a green light emitting color.
  • the area is larger in plan view than the insulating film located in the opening in which is formed.
  • a display panel manufacturing method includes a substrate preparation step of preparing a substrate, a gate electrode on the substrate, a gate insulating film facing the gate electrode, and the gate insulating film.
  • a plurality of driving units including thin film transistor elements each having a semiconductor layer facing the gate electrode and source and drain electrodes electrically connected to the semiconductor layer are arranged in a matrix to form a transistor array substrate.
  • the interlayer insulating layer formed in the interlayer insulating layer forming step includes a flat region having a flat surface in a portion scheduled to be located in at least one of the openings, the gate electrode, the drain electrode, the source electrode, Above the region where at least two of the first power supply signal wiring and the second power supply signal wiring overlap, there is a protruding region whose surface is raised from the flat region.
  • the the insulating film forming step at least part of the upper covers of the projecting region, and forming the insulating film so as not to cover at least a portion of the upward of the flat region.
  • the light emitting layer positioned above the insulating film when the light emitting layer positioned above the flat region is in a lighting state. Is a non-lighting state.
  • the protruding region is located above a portion where the first power signal wiring and the second power signal wiring overlap. It is characterized by.
  • the protruding region is positioned above a region where at least two of the gate electrode, the drain electrode, and the source electrode overlap. It is characterized by doing.
  • the insulating film is thinner than the partition layer and is continuous with the edge of the opening in a plan view.
  • the plurality of openings include a first opening in which a first light emitting layer emitting a first emission color is formed; A second opening formed with a second light-emitting layer having a light emission color different from that of the first light-emitting layer and having a light emission efficiency higher than that of the first light-emitting layer.
  • the insulating film located in the opening is larger in area in plan view than the insulating film located in the second opening.
  • the light emitting layer formed in each opening in the light emitting layer forming step is any one of red, blue, and green.
  • the light emitting layer having a blue emission color is formed so as to cover the protruding region to be formed above.
  • the insulating film has a larger area in plan view than the insulating film formed so as to cover the protruding region where the light emitting layer having red and green emission colors is to be formed above. To do.
  • the said light emitting layer which has a red luminescent color is formed upwards.
  • the insulating film formed so as to cover the projected area is more than the insulating film formed so as to cover the projected area where the light emitting layer having a green emission color is to be formed above. It is characterized by a large area in plan view.
  • FIG. 1 is a schematic block diagram showing a configuration of a display device 1 having a display panel 100 according to an embodiment.
  • the display device 1 includes a display panel 100 and a drive control unit 20 connected thereto.
  • the display panel 100 is a panel using an electroluminescence phenomenon of an organic material, and a plurality of organic EL elements are arranged in a matrix, for example.
  • the drive control unit 20 includes four drive circuits 21 to 24 and a control circuit 25.
  • the arrangement of the drive control unit 20 with respect to the display panel 100 is not limited to this.
  • FIG. 2 is a partial cross-sectional view showing a schematic configuration of the display panel 100.
  • the display panel 100 is a so-called top emission type in which the upper side of FIG. 2A and 2B are cross-sectional views of different portions of the display panel 100, respectively.
  • FIGS. 2A and 2B show an A-A ′ sectional view and a B-B ′ sectional view in FIG. 6, respectively. Details of FIG. 6 will be described later.
  • the display panel 100 includes a substrate 101, a TFT layer 102, an interlayer insulating layer 103, a pixel electrode 104, an insulating film 105, a partition wall layer 106, a hole injection layer 107, a hole transport layer 108, a light emitting layer 109, an electron transport layer 110, An electron injection layer 111 and a common electrode 112 are provided.
  • Substrate 101 is alkali-free glass, soda glass, non-fluorescent glass, phosphate glass, borate glass, quartz, acrylic resin, styrene resin, polycarbonate resin, epoxy resin, polyethylene, polyester, silicone resin, alumina It consists of insulating materials such as.
  • the TFT layer 102 is provided for each subpixel, and a pixel circuit including a thin film transistor element is formed in each.
  • the TFT layer 102 includes a gate electrode 102a, a gate insulating film layer 102b, a source electrode 102c, a drain electrode 102c, a channel layer 102d, and the like.
  • an extraction electrode 102e (see FIG. 4) electrically connected to the pixel circuit is formed.
  • a structure in which the TFT layer 102 is formed over the substrate 101 is also referred to as a thin film transistor array substrate.
  • the source electrode and the drain electrode need not be particularly distinguished here, and thus the same reference numerals are given to both. Further, the source electrode and the drain electrode are collectively referred to as a “source / drain electrode”.
  • the interlayer insulating layer 103 is made of an insulating material such as polyimide resin or acrylic resin, and is for flattening a step on the upper surface of the TFT layer 102. However, the step cannot be completely flattened, and has a flat region 103a having a flat surface and a protruding region 103b that is raised from the flat region 103a.
  • a contact hole (contact portion) 113 (see FIG. 4) for exposing a part of the upper surface of the extraction electrode 102e is formed in a portion of each interlayer insulating layer 103 on each extraction electrode 102e.
  • a passivation film which is a thin film made of SiO (silicon oxide) or SiN (silicon nitride), covers the TFT layer 102 and the extraction electrode 102e between the interlayer insulating layer 103 and the substrate 101 and protects them. May be formed.
  • the flat region may not have a completely flat surface.
  • the flat region 103a may include a recess having a recessed surface. Further, the flat region 103a may include a portion having a relatively gentle bulge than the protruding region 103b.
  • the protrusions 103b may be used for protrusions of 1 / 2d or more, and the flat regions 103a may be used for protrusions less than 1 / 2d.
  • the degree of bulging that separates the protruding region 103b and the flat region 103a is not limited to 1 ⁇ 2d, and may be larger than 1 ⁇ 2d (for example, 2 / 3d) or smaller than 1 ⁇ 2d. (For example, 1 / 5d). It should be noted that the degree of bulging that separates the protruding region 103b and the flat region 103a may be appropriately set according to the ink physical properties of the layer printed in the partition walls, the process conditions during application / drying, etc.
  • the pixel electrode 104 is provided individually for each subpixel, enters the contact hole 113 provided in the interlayer insulating layer 103, and is electrically connected to the extraction electrode 102e.
  • the pixel electrode 104 includes, for example, Ag (silver), Al (aluminum), aluminum alloy, Mo (molybdenum), APC (silver, palladium, copper alloy), ARA (silver, rubidium, gold alloy), MoCr (molybdenum). It is made of a light-reflective conductive material such as MoW (alloy of molybdenum and tungsten), NiCr (alloy of nickel and chromium), ACL (alloy of aluminum, cobalt, germanium, and lanthanum).
  • MoW alloy of molybdenum and tungsten
  • NiCr alloy of nickel and chromium
  • ACL alloy of aluminum, cobalt, germanium, and lanthanum
  • a known transparent conductive film may be provided on the surface of the pixel electrode 10.
  • a material of the transparent conductive film for example, indium tin oxide (ITO) or indium zinc oxide (IZO) can be used.
  • the insulating film 105 is made of an organic insulating material such as polyimide resin, acrylic resin, or novolak type phenol resin, or an inorganic insulating material such as SiO (silicon oxide) or SiN (silicon nitride), and the protruding region 103b of the pixel electrode 104. It is formed on the part formed above. Thus, the pixel electrode 104 and the light emitting layer 109 are electrically insulated above the protruding region 103b, and a portion corresponding to the upper portion of the protruding region 103b of the light emitting layer 109 is defined as a non-light emitting region.
  • the insulating film 105a in FIG. 2 (a) and the insulating film 105b in FIG. 2 (b) are formed in different locations and sizes, but the materials used are the same. If there is no particular need to distinguish between them, they may be simply referred to as “insulating film 105”.
  • the insulating film 105 and the partition wall layer 106 may be formed simultaneously or separately.
  • the partition layer 106 (hereinafter also referred to as “bank”) is formed on the pixel electrode 104 and has an opening 106 a provided for each subpixel.
  • the partition layer 106 is made of, for example, an insulating organic material (for example, an acrylic resin, a polyimide resin, a novolac type phenol resin, or the like).
  • the partition layer 106 functions as a structure for preventing the applied ink from overflowing when the light emitting layer 109 is formed by a coating method, and when the light emitting layer 109 is formed by a vapor deposition method, the vapor deposition mask. It functions as a structure for mounting.
  • the hole injection layer 107 is provided for the purpose of promoting the injection of holes from the pixel electrode 104 to the light emitting layer 109.
  • the hole injection layer 107 is formed of an oxide such as silver (Ag), molybdenum (Mo), chromium (Cr), vanadium (V), tungsten (W), nickel (Ni), iridium (Ir), or the like. It is a layer made of a conductive polymer material such as PEDOT (mixture of polythiophene and polystyrene sulfonic acid).
  • PEDOT mixture of polythiophene and polystyrene sulfonic acid
  • the hole injection layer 107 made of metal oxide injects holes into the light emitting layer 109 stably or by assisting the generation of holes. Have a large work function.
  • the hole injection layer 107 is made of a conductive polymer material such as PEDOT (a mixture of polythiophene and polystyrene sulfonic acid).
  • the hole injection layer 107 is composed of an oxide of a transition metal, a plurality of levels can be obtained by taking a plurality of oxidation numbers. As a result, hole injection is facilitated. The driving voltage can be reduced.
  • the hole transport layer 108 is formed using a polymer compound that does not have a hydrophilic group.
  • a polymer compound that does not have a hydrophilic group for example, polyfluorene or a derivative thereof, or a polymer compound such as polyarylamine or a derivative thereof that does not have a hydrophilic group can be used.
  • the hole transport layer 108 has a function of transporting holes injected from the hole injection layer 107 to the light emitting layer 109.
  • the light emitting layer 109 is a portion that emits light by recombination of carriers (holes and electrons), and is configured to include an organic material corresponding to any of R, G, and B colors.
  • the light emitting layers 109 are respectively formed in the openings 106a of the partition wall layer 106, and thus are formed for each subpixel.
  • the light emitting layer is, for example, an oxinoid compound, a perylene compound, a coumarin compound, an azacoumarin compound, an oxazole compound, an oxadiazole compound, a perinone compound, a pyrrolopyrrole compound, a naphthalene compound, an anthracene compound, fluorene described in JP-A-5-163488.
  • the electron transport layer 110 has a function of transporting electrons injected from the common electrode 112 to the light emitting layer 109, and includes, for example, an oxadiazole derivative (OXD), a triazole derivative (TAZ), a phenanthroline derivative (BCP, Bphen). ) Or the like.
  • OXD oxadiazole derivative
  • TEZ triazole derivative
  • BCP phenanthroline derivative
  • Bphen phenanthroline derivative
  • the electron injection layer 111 has a function of promoting injection of electrons from the common electrode 112 to the light emitting layer 109.
  • the electron injection layer 111 includes, for example, a low work function metal such as lithium, barium, calcium, potassium, cesium, sodium, and rubidium, a low work function metal salt such as lithium fluoride, and a low work function metal oxide such as barium oxide. It is formed using etc.
  • the common electrode 112 is provided in common to each subpixel, and is formed of a light-transmitting material having conductivity such as ITO (indium tin oxide) or IZO (indium zinc oxide).
  • a sealing layer, a black matrix, a color filter, or the like may be formed on the common electrode 112.
  • FIG. 3 is a circuit diagram illustrating a pixel circuit formed in the TFT layer 102.
  • the pixel circuit includes a gate line 102f, a data line 102g, a power supply line 102h, a selection transistor 102i, a driving transistor 102j, and a storage capacitor 102k.
  • the selection transistor 102i and the driving transistor 102j are thin film transistor elements.
  • FIG. 4 is a plan view showing the layout of the TFT layer 102.
  • the TFT layer 102 is formed in a region partitioned in a matrix (matrix) in the row direction (X direction) and the column direction (Y direction).
  • gate lines 102f are arranged in each row, and data lines 102g and power supply lines 102h are arranged in each column.
  • One TFT layer 102 is formed in one section. Focusing on each TFT layer 102, it can be seen that the selection transistor 102i, the drive transistor 102j, and the storage capacitor 102k are formed in one section.
  • the source / drain electrode of the driving transistor 102j is electrically connected to the extraction electrode 102e, and the extraction electrode 102e is electrically connected to the pixel electrode 104 through the contact hole 113.
  • the gate line 102f, the data line 102g, and the power supply line 102h are collectively referred to as “power supply signal wiring”, and the power supply signal wiring arranged along the row direction (X direction) is defined as the first power supply signal wiring, and the column direction.
  • the power supply signal wiring arranged along (Y direction) is defined as a second power supply signal wiring.
  • the first power supply signal wiring is the gate line 102f
  • the second power supply signal wiring is the data line 102g and the power supply line 102h.
  • FIG. 5 is a plan view showing a layout of the partition wall layer 106.
  • the partition layer 106 includes a plurality of openings 106a provided in a matrix in the row direction (X direction) and the column direction (Y direction).
  • one opening 106a is about 70 ⁇ m in the row direction and about 210 ⁇ m in the column direction.
  • a selection transistor 102i In each opening 106a, a selection transistor 102i, an electrode wiring stacked portion 102m, and a power signal wiring stacked portion 102n are located, respectively.
  • the electrode wiring is a wiring connecting the gate electrode and the source / drain electrode of the thin film transistor element and the power supply signal wiring, and a wiring connecting the source / drain electrode of the selection transistor 102i and the gate electrode of the driving transistor 102j.
  • the source / drain electrode also functions as an electrode wiring.
  • the electrode wiring stacked portion 102m includes a gate electrode of the driving transistor 102j, which is an electrode wiring in the same layer as the gate line (first power signal wiring), and a data line 102g (second power signal wiring). This is the portion where the source / drain electrodes of the select transistor 102i, which are electrode wirings in the same layer, overlap.
  • the power supply signal wiring stacked portion 102n is a portion where the first power supply signal wiring and the second power supply signal wiring overlap.
  • the electrode wiring stacked portion 102m is a portion where the gate line 102f and the data line 102g overlap.
  • the first power signal wiring is the gate line 102f
  • the second power signal wiring is the data line 102g.
  • the pixel electrode 104 is shown by a broken line so that the lower TFT layer 102 can be seen as if it is transparent. The same applies to FIG. 6 and FIG.
  • FIG. 6 is a plan view showing the layout of the insulating film 105.
  • an insulating film 105a is formed in the opening 106a so as to cover a portion corresponding to the upper portion of the selection transistor 102i and the electrode wiring stacked portion 102m, and corresponds to the upper portion of the power signal wiring stacked portion 102n.
  • An insulating film 105b is formed so as to cover the part.
  • both the insulating films 105a and 105b may be formed away from the opening edge 106b, which is the edge of the opening 106a. By being separated from the edge of the opening, the insulating film 105a is not positioned under the partition layer 106, and thus the height of the partition layer is easily kept constant.
  • portions where electrodes and wiring overlap each other like the thin film transistor element, the electrode wiring laminated portion 102m, and the power signal wiring laminated portion 102n form a large convex portion, and therefore the interlayer insulating layer 103 laminated thereon is formed.
  • portions corresponding to those above are not completely flattened, and a protruding region 103b is formed.
  • the protruding region 103b is formed above a region where at least two of the gate electrode 102a, the source electrode 102c, the drain electrode 102c, the gate line 102f, the data line 102g, and the power supply line 102h overlap.
  • the protruding region 103b may be above a region where at least two of the gate electrode 102a, the source electrode 102c, and the drain electrode 102c overlap in the thin film transistor element.
  • the protruding region 103b may be above a region where at least two of the gate line 102f, the data line 102g, and the power supply line 102h overlap.
  • the portion of the light emitting layer 109 formed above the protruding region 103b has a smaller film thickness than the portion formed above the flat region 103a. Since the electric resistance is low in the portion where the film thickness is small, the electric charge tends to concentrate, and as a result of more current flowing and local deterioration being promoted, there is a possibility that a local non-light emitting region is generated.
  • the insulating film 105 is formed so as to cover a portion corresponding to the upper part of the protruding region 103b of the pixel electrode 104, light emission located above the region where the insulating film is formed.
  • the pixel electrode 104 and the light emitting layer 109 are electrically insulated so that no current flows. Thereby, local deterioration of the light emitting layer 109 can be suppressed, and generation of a local non-light emitting region can be suppressed.
  • the thickness of the insulating film 105 is smaller than the thickness of the partition wall layer 106.
  • the insulating film 105 is not provided, the amount of light emitted from the light-emitting element varies due to the deterioration of the light-emitting layer located above the protruding region.
  • the insulating film 105 is provided, so that variation in the amount of light emission can be suppressed as compared with the case where the same current is applied. .
  • region with a partition is also considered, when the structure covered with a partition is employ
  • the insulating film 105 is provided in the opening portion partitioned by the partition wall instead of the partition wall, the opening portion can be widened, and the functional layer can be provided even when high definition is advanced. It can be formed with higher accuracy.
  • the pixel electrode 104 and the light emitting layer 109 are electrically insulated and no current flows. However, this is completely insulated.
  • the present invention is not limited to the case where no current flows at all, but includes the case where some current flows. For example, if the electric resistance of the insulating film 105 is larger than the electric resistance of the hole injection layer 107, the current flowing to the corresponding portion can be suppressed and the occurrence of local deterioration can be suppressed to some extent.
  • the insulating film 105 may cover only a part of the protruding region 103b.
  • a plurality of insulating films 105b separated from each other may be formed in the protruding region 103b.
  • the insulating film 105b is formed in each protruding portion, thereby suppressing the occurrence of non-light emitting regions while suppressing a decrease in the light emission amount of the openings. can do.
  • the configuration of the display panel 100 has been described above. Next, an example of a method for manufacturing the display panel 100 will be described.
  • FIGS. 7 is a schematic process diagram showing the manufacturing process of the display panel 100
  • FIGS. 8 to 11 are partial cross-sectional views schematically showing the manufacturing process of the display panel 100.
  • FIG. 8 to 11 show a process of forming the cross section shown in FIG. 2A as a representative example.
  • a substrate 101 on which a TFT layer 102 is formed is prepared (step S1 in FIG. 7).
  • an interlayer insulating layer 103 having a thickness of about 4 [ ⁇ m] is formed on the TFT layer 102 using an organic material having excellent insulating properties based on the photoresist method (FIG. 8B). 7 step S2).
  • a protruding region 103b is formed on the surface of the interlayer insulating layer 103 in accordance with the unevenness of the surface of the lower TFT layer 102.
  • the pixel electrode 104 made of a metal material having a thickness of about 400 [nm] is formed for each sub-pixel based on the vacuum deposition method or the sputtering method (step S3 in FIG. 7). .
  • insulating film 105 is formed (step S4 in FIG. 7). Specifically, it is formed by the following process. First, a paste-like insulating film material containing a photosensitive resist is uniformly applied on the interlayer insulating layer 103. A mask patterned in accordance with the position of the protruding region 103b is overlaid thereon. Subsequently, the mask is exposed from above to form an insulating film pattern. Thereafter, excess insulating film material is washed out with an aqueous or non-aqueous etching solution (developer). Thereby, the insulating film 105 is formed.
  • developer aqueous or non-aqueous etching solution
  • the TFT layer 102 is formed in step S1 of FIG. 7, it is known in advance at which position of the thin film transistor array substrate the thin film transistor element is formed and at which position the electrode and the wiring overlap. Therefore, since the location where the protruding region 103b is formed is known in advance, the insulating film 105 may be formed accordingly.
  • the insulating film 105 is formed of an inorganic insulating material such as SiO (silicon oxide) or SiN (silicon nitride), after forming the film by CVD, sputtering, or the like, a resist is applied based on the photolithography method for patterning. Alternatively, the resist may be removed by wet etching or dry etching.
  • an inorganic insulating material such as SiO (silicon oxide) or SiN (silicon nitride
  • the partition wall layer 106 is formed based on the photolithography method.
  • a pasty partition layer material containing a photosensitive resist is prepared as the partition layer material. This partition layer material is uniformly applied on the pixel electrode 104 and the insulating film 105. A mask formed in the pattern of the opening 106a shown in FIG. 5 is overlaid thereon. Subsequently, exposure is performed on the mask to form a partition wall layer pattern. Thereafter, excess partition wall layer material is washed out with an aqueous or non-aqueous etching solution (developer). Thereby, patterning of the partition wall layer material is completed. Thus, the opening 106a to be the light emitting layer forming region is defined, and the partition wall layer 106 having a water-repellent surface is completed (Step S5 in FIG. 7).
  • a conductive polymer material such as PEDOT (a mixture of polythiophene and polystyrene sulfonic acid) is applied into the opening 106a by an ink jet method to form a hole injection layer 107.
  • PEDOT a mixture of polythiophene and polystyrene sulfonic acid
  • the hole transport layer 108 is formed thereon by the ink jet method (Step S7 in FIG. 7).
  • the ink for the light emitting layer in which the organic material constituting the light emitting layer 109 and the solvent are mixed at a predetermined ratio, is applied in the opening 106a using the inkjet method, the ink is applied to the ink.
  • the contained solvent is evaporated to dryness, and heated and fired as necessary to form the light emitting layer 109 (step S8 in FIG. 8).
  • a material constituting the electron transport layer 110 is formed on the light emitting layer 109 and the partition wall layer 106 based on a vacuum deposition method. Thereby, the electron transport layer 110 is formed (step S9 in FIG. 8).
  • the material constituting the electron injection layer 111 is formed by a method such as a vapor deposition method, a spin coating method, or a cast method, thereby forming the electron injection layer 111 (step S10 in FIG. 8).
  • the common electrode 112 is formed (step S11 in FIG. 8).
  • a sealing layer is formed on the surface of the common electrode 112 by forming a light transmissive material such as SiN or SiON by a sputtering method, a CVD method, or the like.
  • the display panel 100 is completed through the above steps.
  • the insulating film 105 is formed on the pixel electrode 104.
  • the present invention is not limited to this.
  • the hole injection layer 107 is formed using a sputtering method or the like using silver (Ag), molybdenum (Mo), chromium (Cr), vanadium (V), tungsten (W), nickel (Ni), iridium (Ir), or the like.
  • the insulating film 105 may be formed over the hole injection layer 107 instead of over the pixel electrode 104.
  • the hole injection layer 107 is formed on the pixel electrode 104, and then the partition layer 106 is formed above the hole injection layer 107.
  • FIG. 12 is a schematic process diagram showing the manufacturing process of the display panel according to the first modification.
  • the case where the structure of the modification 1 is applied to the manufacturing process of the display panel 100 of embodiment is demonstrated.
  • steps S41 to S43 in FIG. 12 are the same as steps S1 to S3 in FIG. 7, the description thereof is omitted here.
  • step S43 the hole injection layer 107 is formed on the pixel electrode 104 by sputtering (step S44).
  • an insulating film 105 having a thickness of 10 to 100 [ ⁇ m] is formed on a portion corresponding to the upper portion of the protruding region 103b of the hole injection layer 107 (step S45).
  • a partition wall layer 106 is formed on the hole injection layer 107 and the insulating film 105.
  • the partition layer 106 is formed by the same method as Step S5 in FIG.
  • step S48 to step S51 are the same as step S8 to step S11 in FIG.
  • Step S44 may include a step of patterning the hole injection layer 107.
  • the pixel electrode 104 and the hole injection layer 107 may be patterned at once.
  • the insulating film 105 is not necessarily formed between the pixel electrode 104 and the light emitting layer 109 because the supply of holes or electrons to the portion corresponding to the upper part of the protruding region 103 b of the light emitting layer 109 may be suppressed. It does not have to be. For example, it may be formed between any layers between the light emitting layer 109 and the common electrode 112.
  • the insulating film 105 is formed below the light emitting layer 109, the film thickness distribution of the light emitting layer 109 in the vicinity of the end of the insulating film 105 may be adversely affected. However, the insulating film 105 is formed above the light emitting layer 109. Thus, such an adverse effect can be eliminated.
  • the insulating film is formed so as to cover only the upper part of the protruding region, but the present invention is not limited to this.
  • the main insulating film part 105d1 formed so as to cover the upper part of the normal projecting region and the part along the opening edge 106b in the opening part 106a are also above.
  • a peripheral insulating film portion 105d2 may be provided.
  • the peripheral insulating film portion 105d2 is formed integrally with the main insulating film portion 105d1 (corresponding to the insulating films 105a and 105b), and as shown in FIG. 13, the insulating film opening is formed inside the opening 106a.
  • the shape has a portion 105e.
  • the partition wall layer 106 forms a wall-shaped bank.
  • the ink that is in contact with the wall surface of the bank has water repellency and wettability of the wall surface. Therefore, the film thickness tends to be non-uniform at the periphery of the formed light emitting layer 109.
  • an insulating film also in the portion along the opening edge 106b as in this modification, it is possible to prevent current from flowing in the portion where the film thickness is likely to be non-uniform. Local degradation can be suppressed and the occurrence of local non-light emitting regions can be suppressed.
  • the organic EL elements corresponding to each color of red (R), green (G), and blue (B) are sub-pixels, and three sub-pixels R, G, and B are used.
  • One pixel (one pixel) is composed of a combination of pixels.
  • the organic materials used for the light emitting layer 109 for each color of R, G, and B are not the same in luminous efficiency, and the organic material for G color usually has the highest luminous efficiency, and is used for B color. Organic materials have the lowest luminous efficiency. Therefore, a driving current larger than that of the R and G light emitting layers 109 (R) and 109 (G) must be supplied to the B light emitting layer 109 (B).
  • the thin film transistor element and the electrode wiring disposed below the B light emitting layer 109 (B) are thin film transistor elements and electrodes disposed below the R and G light emitting layers 109 (R) and 109 (G).
  • the thin film transistor element and the electrode wiring arranged under the R light emitting layer 109 (R) may be larger in size than the wiring, and the thin film transistor element disposed under the G light emitting layer 109 (G). In some cases, the size is larger than the electrode wiring.
  • the protruding region formed in the B sub-pixel light emitting region is larger in size than the protruding region formed in the R and G sub-pixel light emitting regions, and is formed in the R sub-pixel light emitting region.
  • the projected area is larger in size than the projected area formed in the G-color sub-pixel light emitting area. Therefore, the local deterioration occurrence area in the B light emitting layer 109 (B) is the largest, and then the local deterioration occurrence area becomes smaller in the order of R color and G color.
  • the opening 106a (B) in which the B-color light emitting layer 109 (B) is formed according to the size of the protruding region formed in the sub-pixel light emitting region of each color.
  • the insulating film 105a (B) formed in the sub-pixel light-emitting region is the largest, and is formed in the sub-pixel light-emitting region in the opening 106a (G) where the G-color light-emitting layer 109 (G) is formed.
  • the insulating film may be formed so that the size of the insulating film 105a (G) to be minimized.
  • the R and G subpixels are formed.
  • the portion corresponding to the upper portion of the flat region that does not have any problem even if the light is emitted is covered with the insulating film, which causes unnecessary reduction in the amount of light emission, which is not preferable.
  • the present invention is not limited to this case.
  • an insulating film having the largest area may be formed in the opening in which the transistor having the largest transistor area when viewed from above is formed.
  • the size of the insulating layer may be changed depending on the luminous efficiency of the light emitting layer. That is, you may form so that the insulating layer located in the opening part in which the light emitting layer with large luminous efficiency was formed may become large.
  • the peripheral insulating film portion 105d2 may be formed in a portion along the opening edge 106b. In this case, in addition to the same effect as that of the fourth modification, the same effect as that of the third modification can be obtained.
  • FIG. 1 shows a configuration in which each layer of the TFT layer 102 to the common electrode 112 is laminated on the substrate 101.
  • any one of the layers may be omitted, or another layer such as a transparent conductive layer may be further included.
  • FIG. 13 shows a configuration in which the insulating film 105 is continuous with the edge of the partition wall layer 106.
  • the insulating film 105 may be separated from the partition layer 106.
  • the display panel and the manufacturing method thereof according to the present invention are suitable for, for example, a display panel used as a home or public facility, or various display devices for business use, a television device, a display for a portable electronic device, and the manufacturing method thereof. Is available.

Abstract

　層間絶縁層の、少なくとも１つの開口部内に位置する部分は、表面が平坦な平坦領域と、ゲート電極、ドレイン電極、ソース電極、第１電源信号配線、及び第２電源信号配線のうち少なくとも２つ以上が重畳した領域の上方において、平坦領域よりも表面が隆起した突出領域と、を有し、絶縁膜は、突出領域の少なくとも一部の上方は覆い、前記平坦領域の少なくとも一部の上方は覆わないことを特徴とする表示パネル。

Description

表示パネルおよびその製造方法
　本発明は、有機ＥＬ（Ｅｌｅｃｔｒｏ－Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネル等の表示パネルおよびその製造方法に関する。
　近年、表示装置として基板上に有機ＥＬ素子を配設した有機ＥＬ表示パネルが普及しつつある。有機ＥＬ表示パネルは、自己発光を行う有機ＥＬ素子を利用するため視認性が高く、さらに完全固体素子であるため耐衝撃性に優れるなどの特徴を有する。
　有機ＥＬ素子は電流駆動型の発光素子であり、陽極及び陰極の電極対の間に、キャリア（正孔、電子）の再結合による電界発光現象を行う発光層等の機能層を積層して構成される。また、有機ＥＬ表示パネルでは、赤色（Ｒ），緑色（Ｇ），青色（Ｂ）の各色に対応する有機ＥＬ素子をそれぞれサブピクセルとし、Ｒ，Ｇ，Ｂの３つのサブピクセルの組み合わせが１ピクセル（１画素）に相当する。
特開２００９－２１８２２５号公報
　ところで、そのような有機ＥＬ表示パネルにおいては、１つのサブピクセルの発光領域内おいて、電流密度が不均一な部分が生じる場合がある。電流密度が高い部分にはより多くの電流が流れることとなるため、当該部分の発光層の劣化が促進されて寿命が短くなり、やがて局所的な非発光領域が生じることとなる。このような局所的な非発光領域が生じると、時間の経過とともに非発光領域が拡大して発光素子からの発光量が変動してしまう。
　本発明は上記の問題点に鑑みてなされたもので、サブピクセル単位の発光領域における発光量の変動を抑制することができる技術を提供することを目的とする。
　本発明の一態様である表示パネルは、層間絶縁層と、行列状に形成された複数の開口部を有し、前記層間絶縁層の上方に配された隔壁層と、前記開口部単位で前記層間絶縁層上に形成された画素電極と、前記開口部内であって、前記画素電極の上方に形成された発光層と、前記画素電極と前記発光層との間に形成された絶縁膜と、を有し、前記層間絶縁層の、平面視で前記複数の開口部のうちの少なくとも１つの開口部内に位置する部分は、表面が平坦な平坦領域と、前記平坦領域よりも表面が隆起した突出領域と、を有し、前記絶縁膜は、前記突出領域の少なくとも一部の　上方は覆い、前記平坦領域の少なくとも一部
の上方は覆わないことを特徴とする。
本発明の一態様に係る表示パネルは、画素電極と発光層との間において突出領域の上方を覆うように絶縁膜が形成されており、突出領域の上方の部分においては画素電極と発光層との間が電気的に絶縁されているため、絶縁膜が形成された領域の上方に位置する発光層には電流が流れない。従って、電流密度が不均一な部分の面積を減少させて、発光量の変動を抑制することができる。
本発明の実施の形態に係る表示装置の構成を示す模式ブロック図である。 実施の形態に係る表示パネルの構成を模式的に示す部分断面図である。（ａ）は、図６におけるＡ－Ａ’断面図である。（ｂ）は、図６におけるＢ－Ｂ’断面図である。 ＴＦＴ層に形成された画素回路を示す回路図である。 ＴＦＴ層のレイアウトを示す平面図である。 隔壁層のレイアウトを示す平面図である。 実施の形態に係る表示パネルの絶縁膜のレイアウトを示す平面図である。 実施の形態に係る表示パネルの製造過程を示す模式工程図である。 実施の形態に係る表示パネルの製造過程の一部を示す模式断面図である。（ａ）は、基板上にＴＦＴ層が形成された状態を示す模式断面図である。（ｂ）は、ＴＦＴ層上に層間絶縁層が形成された状態を示す模式断面図である。（ｃ）は、層間絶縁層上に画素電極が形成された状態を示す模式断面図である。 実施の形態に係る表示パネルの製造過程の一部を示す模式断面図である。（ａ）は、画素電極上に絶縁膜が形成された状態を示す模式断面図である。（ｂ）は、層間絶縁層および画素電極上に隔壁層が形成された状態を示す模式断面図である。 実施の形態に係る表示パネルの製造過程の一部を示す模式断面図である。（ａ）は、絶縁膜上に正孔注入層および正孔輸送層が形成された状態を示す模式断面図である。（ｂ）は、正孔輸送層上に発光層が形成された状態を示す模式断面図である。 実施の形態に係る表示パネルの製造過程の一部を示す模式断面図である。（ａ）は、発光層上に電子輸送層および電子注入層が形成された状態を示す模式断面図である。（ｂ）は、電子注入層上に共通電極が形成された状態を示す模式断面図である。 変形例１に係る表示パネルの製造過程を示す模式工程図である。 変形例３に係る表示パネルの絶縁膜のレイアウトを示す平面図である。 （ａ）は、変形例４に係る表示パネルの絶縁膜のレイアウトを示す平面図であり、（ｂ）は、変形例５に係る表示パネルの絶縁膜のレイアウトを示す平面図である。
　≪本発明の一態様の概要≫
　本発明の一態様に係る表示パネルは、ゲート電極と、前記ゲート電極と対向するゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極と対向する半導体層と、前記半導体層と電気的に接続されたソース電極及びドレイン電極と、を有する薄膜トランジスタを含む駆動部が複数、マトリクス状に配置されてなるトランジスタアレイと、前記トランジスタアレイの上方に位置する層間絶縁層と、行列状に形成された複数の開口部を区画し、前記層間絶縁層の上方に配された隔壁層と、前記開口部単位で前記層間絶縁層上に形成された画素電極と、前記開口部内であって、前記画素電極の上方に形成された発光層と、前記画素電極と前記発光層との間に形成された絶縁膜と、を有し、前記トランジスタアレイは、行方向に沿って配された第１電源信号配線および列方向に沿って配された第２電源信号配線を含み、前記層間絶縁層の、少なくとも１つの前記開口部内に位置する部分は、表面が平坦な平坦領域と、前記ゲート電極、前記ドレイン電極、前記ソース電極、前記第１電源信号配線、及び前記第２電源信号配線のうち少なくとも２つ以上が重畳した領域の上方において、前記平坦領域よりも表面が隆起した突出領域と、を有し、前記絶縁膜は、前記突出領域の少なくとも一部の上方は覆い、前記平坦領域の少なくとも一部の上方は覆わないことを特徴とする。
　画素電極のうち突出領域の上に形成された部分は、その他の部分よりも突出した形状を有する。画素電極の突出した部分の上に形成される発光層は、その部分の膜厚が他の部分よりも薄くなる。発光層の膜厚の薄い部分は、電気抵抗が小さいためより多くの電流が流れる。すると、膜厚の薄い部分が強く発光して輝度ムラを生じたり、劣化が促進されたりといった問題が生じる原因となる。即ち、発光層のうち突出領域の上方に形成される部分は、電荷が集中して輝度ムラや劣化の促進の問題が発生することが予測される。本発明の一態様に係る表示パネルは、画素電極と発光層との間において突出領域の上方を覆うように絶縁膜が形成されており、突出領域の上方の部分においては画素電極と発光層との間が電気的に絶縁されているため、絶縁膜が形成された領域の上方に位置する発光層には電流が流れない。従って、電流密度が不均一な部分の面積を減少させて、輝度ムラや発光量の経時変動を抑制することができる。
　また、本発明の一態様に係る表示パネルの特定の局面では、前記平坦領域の上方に位置する前記発光層を点灯状態としたときに、前記絶縁膜の上方に位置する前記発光層は、非点灯状態であることを特徴とする。
　また、本発明の一態様に係る表示パネルの特定の局面では、前記突出領域は、前記第１電源信号配線と前記第２電源信号配線とが重なっている部分、または、前記第１電源信号配線と同層の電極配線と前記第２の電源信号配線と同層の電極配線とが重なっている部分の上方に位置することを特徴とする。
　また、本発明の一態様に係る表示パネルの特定の局面では、前記突出領域は、前記ゲート電極、前記ドレイン電極、前記ソース電極のうち少なくとも２つ以上が重畳した領域の上方に位置することを特徴とする。
　また、本発明の一態様に係る表示パネルの特定の局面では、前記画素電極と前記発光層との間に正孔注入層を有し、前記絶縁膜は、前記正孔注入層よりも前記画素電極側に位置することを特徴とする。
　また、本発明の一態様に係る表示パネルの特定の局面では、前記画素電極と前記発光層との間に正孔注入層を有し、前記絶縁膜は、前記正孔注入層上に形成されていることを特徴とする。
　また、本発明の一態様に係る表示パネルの特定の局面では、前記絶縁膜は、平面視において前記開口部の縁から離間していることを特徴とする。
　また、本発明の一態様に係る表示パネルの特定の局面では、前記絶縁膜は、前記隔壁層よりも厚みが薄く、平面視において前記開口部の縁と連続していることを特徴とする。
　また、本発明の一態様に係る表示パネルの特定の局面では、前記複数の開口部は、第１の発光色を発する第１の発光層が形成された第１の開口部と、前記第１の発光層とは発光色が異なり、かつ、前記第１の発光層よりも発光効率が高い第２の発光層が形成された第２の開口部と、を有し、前記第１の開口部内に位置する前記絶縁膜は、前記第２の開口部内に位置する前記絶縁膜よりも、平面視において面積が大きいことを特徴とする。
　また、本発明の一態様に係る表示パネルの特定の局面では、前記複数の開口部内に形成された前記発光層はそれぞれ、赤色、青色、緑色のうちいずれか１つの発光色を有し、青色の発光色を有する前記発光層が形成された前記開口部内に位置する前記絶縁膜は、緑色の発光色を有する前記発光層および赤色の発光色を有する前記発光層が形成された前記開口部内に位置する前記絶縁膜よりも、平面視において面積が大きいことを特徴とする。
　また、本発明の一態様に係る表示パネルの特定の局面では、赤色の発光色を有する前記発光層が形成された前記開口部内に位置する前記絶縁膜は、緑色の発光色を有する前記発光層が形成された前記開口部内に位置する前記絶縁膜よりも、平面視において面積が大きいことを特徴とする。
　本発明の一態様に係る表示パネルの製造方法は、基板を準備する基板準備工程と、前記基板上に、ゲート電極と、前記ゲート電極と対向するゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極と対向する半導体層と、前記半導体層と電気的に接続されたソース電極及びドレイン電極と、を有する薄膜トランジスタ素子を含む駆動部を行列状に複数配置して、トランジスタアレイ基板を形成するトランジスタアレイ基板形成工程と、前記トランジスタアレイ基板上に、層間絶縁層を形成する層間絶縁層形成工程と、前記層間絶縁層上に、前記複数の駆動部に対応して複数の画素電極を行列状に配置する画素電極形成工程と、前記画素電極の上方において、前記層間絶縁層の一部の上方を覆うように絶縁膜を形成する絶縁膜形成工程と、前記複数の画素電極のそれぞれに対応した位置に開口部を区画する隔壁層を、前記層間絶縁層および前記絶縁膜上に形成する隔壁層形成工程と、前記開口部内であって前記絶縁膜の上方に発光層を形成する発光層形成工程と、を含み、前記トランジスタアレイ基板は、行方向に沿って配された第１電源信号配線および列方向に沿って配された第２電源信号配線を含み、前記層間絶縁層形成工程において形成される前記層間絶縁層は、少なくとも１つの前記開口部内に位置する予定の部分において表面が平坦な平坦領域と、前記ゲート電極、前記ドレイン電極、前記ソース電極、前記第１電源信号配線、及び前記第２電源信号配線のうち少なくとも２つ以上が重畳した領域の上方において、前記平坦領域よりも表面が隆起した突出領域とを有し、前記絶縁膜形成工程において、前記突出領域の少なくとも一部の上方は覆い、前記平坦領域の少なくとも一部の上方は覆わないように前記絶縁膜を形成することを特徴とする。
　また、本発明の一態様に係る表示パネルの製造方法の特定の局面では、前記平坦領域の上方に位置する前記発光層を点灯状態としたときに、前記絶縁膜の上方に位置する前記発光層は、非点灯状態であることを特徴とする。
　また、本発明の一態様に係る表示パネルの製造方法の特定の局面では、前記突出領域は、前記第１電源信号配線と前記第２電源信号配線とが重なっている部分の上方に位置することを特徴とする。
　また、本発明の一態様に係る表示パネルの製造方法の特定の局面では、前記突出領域は、前記ゲート電極、前記ドレイン電極、前記ソース電極のうち少なくとも２つ以上が重畳した領域の上方に位置することを特徴とする。
　また、本発明の一態様に係る表示パネルの製造方法の特定の局面では、前記絶縁膜は、前記隔壁層よりも厚みが薄く、平面視において前記開口部の縁と連続していることを特徴とする。
　また、本発明の一態様に係る表示パネルの製造方法の特定の局面では、前記複数の開口部は、第１の発光色を発する第１の発光層が形成された第１の開口部と、前記第１の発光層とは発光色が異なり、かつ、前記第１の発光層よりも発光効率が高い第２の発光層が形成された第２の開口部と、を有し、前記第１の開口部内に位置する前記絶縁膜は、前記第２の開口部内に位置する前記絶縁膜よりも、平面視において面積が大きいことを特徴とする。
　また、本発明の一態様に係る表示パネルの製造方法の特定の局面では、前記発光層形成工程においてそれぞれの前記開口部内に形成される前記発光層は、それぞれ赤色、青色、緑色のうちいずれか１つの発光色を有し、前記絶縁膜形成工程において形成される前記絶縁膜のうち、青色の発光色を有する前記発光層が上方に形成される予定の前記突出領域を覆うように形成される前記絶縁膜は、赤色および緑色の発光色を有する前記発光層が上方に形成される予定の前記突出領域を覆うように形成される前記絶縁膜よりも、平面視において面積が大きいことを特徴とする。
　また、本発明の一態様に係る表示パネルの製造方法の特定の局面では、前記絶縁膜形成工程において形成される前記絶縁膜のうち、赤色の発光色を有する前記発光層が上方に形成される予定の前記突出領域を覆うように形成される前記絶縁膜は、緑色の発光色を有する前記発光層が上方に形成される予定の前記突出領域を覆うように形成される前記絶縁膜よりも、平面視において面積が大きいことを特徴とする。
　≪実施の形態≫
　［１－１．全体構成］
　図１は実施の形態に係る表示パネル１００を有する表示装置１の構成を示す模式ブロック図である。図１に示すように、表示装置１は、表示パネル１００と、これに接続された駆動制御部２０とを有し構成されている。表示パネル１００は、有機材料の電界発光現象を利用したパネルであり、複数の有機ＥＬ素子が、例えば、マトリクス状に配列され構成されている。駆動制御部２０は、４つの駆動回路２１～２４と制御回路２５とから構成されている。
　なお、実際の表示装置１では、表示パネル１００に対する駆動制御部２０の配置については、これに限られない。
　［１－２．表示パネルの構成］
　表示パネル１００の構成について、図２を用い説明する。
　図２は、表示パネル１００の概略構成を示す部分断面図である。表示パネル１００は、同図上側を表示面とする、いわゆるトップエミッション型である。なお、図２（ａ），（ｂ）はそれぞれ表示パネル１００の異なる部分の断面図を示している。具体的には、図２（ａ），（ｂ）は、それぞれ図６におけるＡ－Ａ’断面図、Ｂ－Ｂ’断面図を示している。図６については、詳しくは後述する。
　表示パネル１００は、基板１０１、ＴＦＴ層１０２、層間絶縁層１０３、画素電極１０４、絶縁膜１０５、隔壁層１０６、正孔注入層１０７、正孔輸送層１０８、発光層１０９、電子輸送層１１０、電子注入層１１１、共通電極１１２を備える。
　＜基板＞
　基板１０１は、無アルカリガラス、ソーダガラス、無蛍光ガラス、燐酸系ガラス、硼酸系ガラス、石英、アクリル系樹脂、スチレン系樹脂、ポリカーボネート系樹脂、エポキシ系樹脂、ポリエチレン、ポリエステル、シリコーン系樹脂、アルミナ等の絶縁性材料からなる。
　＜ＴＦＴ層＞
　ＴＦＴ層１０２は、サブピクセル毎に設けられており、各々には薄膜トランジスタ素子を含む画素回路が形成されている。図２に示すように、ＴＦＴ層１０２は、ゲート電極１０２ａ、ゲート絶縁膜層１０２ｂ、ソース電極１０２ｃ、ドレイン電極１０２ｃ、チャネル層１０２ｄ等を含む。ＴＦＴ層１０２の上面には、画素回路に電気的に接続された引出電極１０２ｅ（図４参照）が形成されている。なお、基板１０１上にＴＦＴ層１０２を形成したものを、薄膜トランジスタアレイ基板ともいう。なお、ソース電極およびドレイン電極については、ここでは特に区別しなくてもよいため、双方に同一の符号を付している。また、ソース電極とドレイン電極とをまとめて「ソースドレイン電極」という。
　＜層間絶縁層＞
　層間絶縁層１０３は、ポリイミド系樹脂またはアクリル系樹脂等の絶縁材料からなり、ＴＦＴ層１０２の上面の段差を平坦化するためのものである。しかし、段差を完全には平坦化することはできず、表面が平坦な平坦領域１０３ａと平坦領域１０３ａよりも隆起した突出領域１０３ｂとを有する。層間絶縁層１０３の各引出電極１０２ｅ上の部分には引出電極１０２ｅの上面の一部を露出するためのコンタクトホール（コンタクト部）１１３（図４参照）が形成されている。
　なお、層間絶縁層１０３と基板１０１との間に、ＴＦＴ層１０２および引出電極１０２ｅを被覆し、これらを保護するために、ＳｉＯ（酸化シリコン）またはＳｉＮ（窒化シリコン）からなる薄膜であるパッシベーション膜が形成されてもよい。
　また、平坦領域は、完全に平坦な表面を有していなくてもよい。平坦領域１０３ａには、表面が凹入した凹部を含んでもよい。さらには、突出領域１０３ｂよりも比較的緩やかな隆起を有する部分を平坦領域１０３ａに含めてもよい。具体的には、例えば、発光層１０９の膜厚をｄとした場合に、１／２ｄ以上の隆起については突出領域１０３ｂとし、１／２ｄ未満の隆起については平坦領域１０３ａとしてもよい。しかし、突出領域１０３ｂと平坦領域１０３ａとを区分する隆起の程度については１／２ｄに限られず、１／２ｄよりも大きくてもよいし（例えば、２／３ｄ）、１／２ｄよりも小さくてもよい（例えば１／５ｄ）。なお、突出領域１０３ｂと平坦領域１０３ａとを区分する隆起の程度は、隔壁内に印刷される層のインク物性や塗布・乾燥の際のプロセス条件等に応じて適宜設定すればよい
　＜画素電極＞
　画素電極１０４は、サブピクセル毎に個別に設けられており、層間絶縁層１０３に設けられたコンタクトホール１１３内に入り込んで引出電極１０２ｅに電気的に接続されている。画素電極１０４は、例えば、Ａｇ（銀）、Ａｌ（アルミニウム）、アルミニウム合金、Ｍｏ（モリブデン）、ＡＰＣ（銀、パラジウム、銅の合金）、ＡＲＡ（銀、ルビジウム、金の合金）、ＭｏＣｒ（モリブデンとクロムの合金）、ＭｏＷ（モリブデンとタングステンの合金）、ＮｉＣｒ（ニッケルとクロムの合金）、ＡＣＬ（アルミニウム、コバルト、ゲルマニウム、ランタンの合金）等の光反射性導電材料からなる。
　なお、画素電極１０の表面には公知の透明導電膜を設けてもよい。透明導電膜の材料としては、例えば酸化インジウムスズ（ＩＴＯ）や酸化インジウム亜鉛（ＩＺＯ）を用いることができる。
　＜絶縁膜＞
　絶縁膜１０５は、ポリイミド系樹脂、アクリル系樹脂、ノボラック型フェノール樹脂等の有機絶縁材料や、ＳｉＯ（酸化シリコン）やＳｉＮ（窒化シリコン）等の無機絶縁材料からなり、画素電極１０４の突出領域１０３ｂ上に形成された部分の上に形成されている。これにより、突出領域１０３ｂの上方において、画素電極１０４と発光層１０９との間を電気的に絶縁し、発光層１０９の突出領域１０３ｂの上方に相当する部分を非発光領域とする。
　なお、図２（ａ）における絶縁膜１０５ａと図２（ｂ）における絶縁膜１０５ｂは、形成されている箇所やサイズが異なっているが、用いられている材料は同じである。これらを特に区別する必要が無い場合には、単に「絶縁膜１０５」と呼ぶ場合も有る。
　また、後述する隔壁層１０６と同じ材料を用いて形成してもよい。同じ材料を用いて形成する場合、絶縁膜１０５と隔壁層１０６とを同時に形成してもよいし、別々に形成してもよい。
　＜隔壁層＞
　隔壁層１０６（以下、「バンク」とも言う）は、画素電極１０４上に形成されており、サブピクセル毎に設けられた開口部１０６ａを有する。隔壁層１０６は、例えば、絶縁性の有機材料（例えばアクリル系樹脂、ポリイミド系樹脂、ノボラック型フェノール樹脂等）からなる。隔壁層１０６は、発光層１０９を塗布法で形成する場合には塗布されたインクがあふれ出ないようにするための構造物として機能し、発光層１０９を蒸着法で形成する場合には蒸着マスクを載置するための構造物として機能する。
　＜正孔注入層＞
　正孔注入層１０７は、画素電極１０４から発光層１０９への正孔の注入を促進させる目的で設けられている。正孔注入層１０７は、例えば、銀（Ａｇ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、バナジウム（Ｖ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、イリジウム（Ｉｒ）などの酸化物、あるいは、ＰＥＤＯＴ（ポリチオフェンとポリスチレンスルホン酸との混合物）などの導電性ポリマー材料からなる層である。上記の内、酸化金属からなる正孔注入層１０７は、正孔（ホール）を安定的に、または正孔（ホール）の生成を補助して、発光層１０９に対し正孔（ホール）を注入する機能を有し、大きな仕事関数を有する。本実施の形態においては、正孔注入層１０７は、ＰＥＤＯＴ（ポリチオフェンとポリスチレンスルホン酸との混合物）などの導電性ポリマー材料からなる。
　ここで、正孔注入層１０７を遷移金属の酸化物から構成する場合には、複数の酸化数をとるためこれにより複数の準位をとることができ、その結果、正孔注入が容易になり駆動電圧を低減することができる。
　＜正孔輸送層＞
　正孔輸送層１０８は、親水基を備えない高分子化合物を用い形成されている。例えば、ポリフルオレンやその誘導体、あるいはポリアリールアミンやその誘導体などの高分子化合物であって、親水基を備えないものなどを用いることができる。
　正孔輸送層１０８は、正孔注入層１０７から注入された正孔を発光層１０９へ輸送する機能を有する。
　＜発光層＞
　発光層１０９は、キャリア（正孔と電子）の再結合による発光を行う部位であり、Ｒ，Ｇ，Ｂのいずれかの色に対応する有機材料を含むように構成されている。発光層１０９は、隔壁層１０６の開口部１０６ａ内にそれぞれ形成されており、そのため、サブピクセル毎に形成されていることになる。発光層は、例えば、特開平５－１６３４８８号公報に記載のオキシノイド化合物、ペリレン化合物、クマリン化合物、アザクマリン化合物、オキサゾール化合物、オキサジアゾール化合物、ペリノン化合物、ピロロピロール化合物、ナフタレン化合物、アントラセン化合物、フルオレン化合物、フルオランテン化合物、テトラセン化合物、ピレン化合物、コロネン化合物、キノロン化合物及びアザキノロン化合物、ピラゾリン誘導体及びピラゾロン誘導体、ローダミン化合物、クリセン化合物、フェナントレン化合物、シクロペンタジエン化合物、スチルベン化合物、ジフェニルキノン化合物、スチリル化合物、ブタジエン化合物、ジシアノメチレンピラン化合物、ジシアノメチレンチオピラン化合物、フルオレセイン化合物、ピリリウム化合物、チアピリリウム化合物、セレナピリリウム化合物、テルロピリリウム化合物、芳香族アルダジエン化合物、オリゴフェニレン化合物、チオキサンテン化合物、シアニン化合物、アクリジン化合物、８－ヒドロキシキノリン化合物の金属錯体、２－ビピリジン化合物の金属錯体、シッフ塩とＩＩＩ族金属との錯体、オキシン金属錯体、希土類錯体等の蛍光物質等を挙げることができる。
　＜電子輸送層＞
　電子輸送層１１０は、共通電極１１２から注入された電子を発光層１０９へ輸送する機能を有し、例えば、オキサジアゾール誘導体（ＯＸＤ）、トリアゾール誘導体（ＴＡＺ）、フェナンスロリン誘導体（ＢＣＰ、Ｂｐｈｅｎ）などを用い形成されている。
　＜電子注入層＞
　電子注入層１１１は、共通電極１１２から発光層１０９への電子の注入を促進させる機能を有する。電子注入層１１１は、例えば、リチウム、バリウム、カルシウム、カリウム、セシウム、ナトリウム、ルビジウム等の低仕事関数金属、及びフッ化リチウム等の低仕事関数金属塩、酸化バリウム等の低仕事関数金属酸化物などを用いて形成されている。
　＜共通電極＞
　共通電極１１２は、各サブピクセル共通に設けられており、例えば、ＩＴＯ（酸化インジウムスズ）、ＩＺＯ（酸化インジウム亜鉛）等の導電性を有する光透過性材料で形成されている。
　なお、図２においては、図示を省略しているが、共通電極１１２の上に、封止層、ブラックマトリクス、カラーフィルター等が形成されていてもよい。
　［１－３．各層のレイアウト］
　以下、ＴＦＴ層１０２、画素電極１０４、絶縁膜１０５、隔壁層１０６のレイアウトについて説明する。
　図３は、ＴＦＴ層１０２に形成された画素回路を例示する回路図である。図３に示すように、画素回路は、ゲート線１０２ｆ、データ線１０２ｇ、電源線１０２ｈ、選択トランジスタ１０２ｉ、駆動トランジスタ１０２ｊ、保持容量１０２ｋを備える。選択トランジスタ１０２ｉおよび駆動トランジスタ１０２ｊは、薄膜トランジスタ素子である。
　図４は、ＴＦＴ層１０２のレイアウトを示す平面図である。ＴＦＴ層１０２は、行方向（Ｘ方向）および列方向（Ｙ方向）にマトリクス状（行列状）に区画された領域に形成されている。
　図４に示すように、ゲート線１０２ｆが各行に配され、データ線１０２ｇと電源線１０２ｈが各列に配されている。そして、１区画に１個のＴＦＴ層１０２が形成されている。各ＴＦＴ層１０２に着目すると、選択トランジスタ１０２ｉ、駆動トランジスタ１０２ｊおよび保持容量１０２ｋが１区画に形成されていることが分かる。駆動トランジスタ１０２ｊのソースドレイン電極は引出電極１０２ｅに電気的に接続されており、引出電極１０２ｅはコンタクトホール１１３を介して画素電極１０４に電気的に接続されている。
　なお、ゲート線１０２ｆ、データ線１０２ｇ、電源線１０２ｈを総称して「電源信号配線」といい、行方向（Ｘ方向）に沿って配された電源信号配線を第１電源信号配線とし、列方向（Ｙ方向）に沿って配された電源信号配線を第２電源信号配線とする。本実施の形態においては、第１電源信号配線は、ゲート線１０２ｆであり、第２電源信号配線は、データ線１０２ｇおよび電源線１０２ｈである。
　図５は、隔壁層１０６のレイアウトを示す平面図である。隔壁層１０６は、行方向（Ｘ方向）および列方向（Ｙ方向）にマトリクス状に設けられた複数の開口部１０６ａを有する。開口部１０６ａは、例えば、１個が、行方向に約７０μｍ、列方向に約２１０μｍである。
　各開口部１０６ａ内には、それぞれ選択トランジスタ１０２ｉ、電極配線積層部１０２ｍ、および電源信号配線積層部１０２ｎが位置している。
　電極配線は、薄膜トランジスタ素子のゲート電極およびソースドレイン電極と電源信号配線とを接続する配線および、選択トランジスタ１０２ｉのソースドレイン電極と駆動トランジスタ１０２ｊのゲート電極とを接続する配線であって、ゲート電極およびソースドレイン電極が電極配線の機能を兼ねる場合も有る。本実施の形態においては、電極配線積層部１０２ｍは、ゲート線（第１電源信号配線）と同層の電極配線である駆動トランジスタ１０２ｊのゲート電極と、データ線１０２ｇ（第２電源信号配線）と同層の電極配線である選択トランジスタ１０２ｉのソースドレイン電極とが重なり合う部分である。
　電源信号配線積層部１０２ｎは、電源信号配線の第１電源信号配線と第２電源信号配線とが重なり合う部分である。本実施の形態においては、電極配線積層部１０２ｍは、ゲート線１０２ｆとデータ線１０２ｇとが重なり合う部分である。この場合、第１電源信号配線はゲート線１０２ｆであり、第２電源信号配線はデータ線１０２ｇである。
　なお、図５においては、ＴＦＴ層１０２のレイアウトを示すために、画素電極１０４については、破線で示し、あたかも透明であるかのように下のＴＦＴ層１０２が見えるように図示している。以下、図６および図１６においても同様である。
　図６は、絶縁膜１０５のレイアウトを示す平面図である。図６に示すように、開口部１０６ａ内部において、選択トランジスタ１０２ｉおよび電極配線積層部１０２ｍの上方に相当する部分を覆うように絶縁膜１０５ａが形成され、電源信号配線積層部１０２ｎの上方に相当する部分を覆うように絶縁膜１０５ｂが形成されている。
　なお、図６のＡ－Ａ’線の位置の断面図が図２（ａ）に相当し、Ｂ－Ｂ’線の位置の断面図が図２（ｂ）に相当する。本実施の形態においては、絶縁膜１０５ｂの端部の一部の上には隔壁層１０６が形成されているため、絶縁膜１０５ｂと隔壁層１０６とは一部繋がっているが、これに限られない。薄膜トランジスタアレイおよび開口部１０６ａのレイアウトによっては、絶縁膜１０５ａ、１０５ｂ共に開口部１０６ａの縁である開口縁１０６ｂから離間して形成されてもよい。開口部の縁から離間していることにより、絶縁膜１０５ａが隔壁層１０６の下に位置していないので、隔壁層の高さが一定に保たれやすくなる。
　ＴＦＴ層１０２において、薄膜トランジスタ素子や電極配線積層部１０２ｍ、電源信号配線積層部１０２ｎのように、電極や配線が重なり合う部分は大きな凸部を形成するため、その上に積層された層間絶縁層１０３の表面において、これらの上方に相当する部分は完全には平坦化されず、突出領域１０３ｂが形成される。突出領域１０３ｂは、例えば、ゲート電極１０２ａ、ソース電極１０２ｃ、ドレイン電極１０２ｃ、ゲート線１０２ｆ、データ線１０２ｇ、及び電源線１０２ｈのうち、少なくとも２つ以上が重畳した領域の上方に形成される。なお、突出領域１０３ｂは、薄膜トランジスタ素子のうち、ゲート電極１０２ａ、ソース電極１０２ｃ、及びドレイン電極１０２ｃのうちの少なくとも２つ以上が重畳した領域の上方であってもよい。また、突出領域１０３ｂは、ゲート線１０２ｆ、データ線１０２ｇ、及び電源線１０２ｈのうち少なくとも２つ以上が重畳した領域の上方であってもよい。
　層間絶縁層１０３上には、画素電極１０４や発光層１０９等が積層されるのである。ここで、発光層１０９のうち突出領域１０３ｂの上方に形成された部分は、平坦領域１０３ａの上方に形成された部分と比較して膜厚が薄くなる。膜厚が薄い部分は電気抵抗が低いため電荷が集中しやすく、より多くの電流が流れて局所的に劣化が促進された結果、局所的な非発光領域が生じる虞がある。本実施の形態における表示パネル１００は、画素電極１０４の突出領域１０３ｂの上方に相当する部分を覆うように絶縁膜１０５が形成されているため、絶縁膜が形成された領域の上方に位置する発光層において画素電極１０４と発光層１０９との間が電気的に絶縁されて電流が流れない。これにより、発光層１０９の局所的な劣化を抑制し、局所的な非発光領域の発生を抑制することができる。
　なお、絶縁膜１０５の厚みは、隔壁層１０６の厚みよりも薄い。
　なお、絶縁膜１０５を設けない場合には、突出領域の上方に位置する発光層の劣化が進むことで発光素子からの発光量が変動してしまう。絶縁膜１０５を設けない構成に対して、本実施の形態においては絶縁膜１０５が設けられていることにより、従来と同じ電流を印加した場合で比較すると、発光量の変動を抑制することが出来る。
　また、突出領域を隔壁で覆う構成も考えられるが、隔壁で覆う構成を採用すると、開口部の領域が小さくなる。開口部の領域が小さくなると、機能層を開口部内に精度よく滴下することが困難になる。一方、隔壁ではなく、隔壁によって区画される開口部の中に絶縁膜１０５を有する本実施の形態の構成によると開口部を広く取ることができ、高精細化が進んだ場合にも機能層をより精度よく形成することができる。
　なお、上記説明においては、絶縁膜１０５が形成された部分においては、画素電極１０４と発光層１０９との間が電気的に絶縁されて電流が流れないとしたが、これは完全に絶縁されて全く電流が流れない場合に限られず、多少の電流が流れる場合も含むものである。例えば、絶縁膜１０５の電気抵抗が、正孔注入層１０７の電気抵抗よりも大きければ、該当箇所に流れる電流を抑制して局所的劣化の発生をある程度抑制することができる。
　また、上述の例では、突出領域１０３ｂの全域に絶縁膜１０５が形成された例について述べたが、絶縁膜１０５は突出領域１０３ｂの一部のみを覆うものであってもよい。
　また、突出領域１０３ｂに、互いに分離した複数の絶縁膜１０５ｂが形成されていてもよい。例えば、突出した領域が開口部中に分散している場合には、絶縁膜１０５ｂを各突出部に形成することで、開口部の発光量の減少を少なく抑えながら、非発光領域の発生を抑制することができる。
　以上、表示パネル１００の構成等について説明した。次に、表示パネル１００の製造方法の一例について説明する。
　［１－４．表示パネルの製造方法］
　ここでは、実施の形態に係る表示パネル１００の製造方法について、図７～図１１を用いて説明する。なお、図７は、表示パネル１００の製造過程を示す模式工程図であり、図８～図１１は、表示パネル１００の製造過程を模式的に示す部分断面図である。図８～図１１は、代表例として図２（ａ）に示す断面が形成される過程を示す。
　まず、図８（ａ）に示すように、ＴＦＴ層１０２が形成された基板１０１を準備する（図７のステップＳ１）。
　その後、図８（ｂ）に示すように、フォトレジスト法に基づき、ＴＦＴ層１０２の上に絶縁性に優れる有機材料を用いて、厚み約４［μｍ］の層間絶縁層１０３を形成する（図７のステップＳ２）。
　このとき、同図に示すように、下層のＴＦＴ層１０２表面の凹凸に応じて層間絶縁層１０３の表面に突出領域１０３ｂが形成される。
　続いて、図８（ｃ）に示すように、真空蒸着法またはスパッタ法に基づき、厚み４００［ｎｍ］程度の金属材料からなる画素電極１０４をサブピクセル毎に形成する（図７のステップＳ３）。
　次に、図９（ａ）に示すように、フォトリソグラフィー法に基づき、絶縁性に優れる有機材料を用いて、画素電極１０４の突出領域１０３ｂの上方に相当する部分の上に厚み１０～１００［μｍ］の絶縁膜１０５を形成する（図７のステップＳ４）。具体的には、次の工程により形成する。先ず、感光性レジストを含むペースト状の絶縁膜用材料を層間絶縁層１０３上に一様に塗布する。この上に、突出領域１０３ｂの位置に合わせてパターン形成されたマスクを重ねる。続いてマスクの上から感光させ、絶縁膜パターンを形成する。その後、余分な絶縁膜用材料を水系もしくは非水系エッチング液（現像液）で洗い出す。これにより、絶縁膜１０５が形成される。
　このとき、図７のステップＳ１においてＴＦＴ層１０２を形成する際に、薄膜トランジスタアレイ基板のどの位置に薄膜トランジスタ素子が形成され、どの位置で電極や配線が重なり合うのかは予めわかっている。よって、突出領域１０３ｂが形成される箇所も予めわかっているので、それに従って絶縁膜１０５を形成すればよい。
　また、絶縁膜１０５をＳｉＯ（酸化シリコン）やＳｉＮ（窒化シリコン）等の無機絶縁材料により形成する場合、ＣＶＤ、スパッタ法等により製膜した後、フォトリソグラフィー法に基づきレジストを塗布してパターニングを行い、ウェットエッチングまたはドライエッチングによりレジストを除去するという工程により形成してもよい。
　そして、図９（ｂ）に示すように、隔壁層１０６をフォトリソグラフィー法に基づいて形成する。まず隔壁層材料として、感光性レジストを含むペースト状の隔壁層材料を用意する。この隔壁層材料を画素電極１０４および絶縁膜１０５上に一様に塗布する。この上に、図５に示した開口部１０６ａのパターンに形成されたマスクを重ねる。続いてマスクの上から感光させ、隔壁層パターンを形成する。その後は、余分な隔壁層材料を水系もしくは非水系エッチング液（現像液）で洗い出す。これにより、隔壁層材料のパターニングが完了する。以上で発光層形成領域となる開口部１０６ａが規定され、表面が撥水性の隔壁層１０６が完成する（図７のステップＳ５）。
　次に、図１０（ａ）に示すように、ＰＥＤＯＴ（ポリチオフェンとポリスチレンスルホン酸との混合物）などの導電性ポリマー材料をインクジェット法により開口部１０６ａ内に塗布して正孔注入層１０７を形成し（図７のステップＳ６）、その上にインクジェット法により正孔輸送層１０８を形成する（図７のステップＳ７）。
　続いて、図１０（ｂ）に示すように、インクジェット法を用いて発光層１０９を構成する有機材料と溶媒を所定比率で混合した発光層用インクを開口部１０６ａ内に塗布した後、インクに含まれる溶媒を蒸発乾燥させ、必要に応じて加熱焼成して、発光層１０９を形成する（図８のステップＳ８）。
　次に、図１１（ａ）に示すように、発光層１０９および隔壁層１０６の上に、電子輸送層１１０を構成する材料を真空蒸着法に基づいて成膜する。これにより、電子輸送層１１０が形成される（図８のステップＳ９）。
　続いて、電子注入層１１１を構成する材料を蒸着法、スピンコート法、キャスト法などの方法により成膜し、電子注入層１１１が形成される（図８のステップＳ１０）。
　そして、図１１（ｂ）に示すように、ＩＴＯ、ＩＺＯ等の材料を用い、真空蒸着法、スパッタ法等で成膜する。これにより共通電極１１２が形成される（図８のステップＳ１１）。
　なお、図示しないが、共通電極１１２の表面には、ＳｉＮ、ＳｉＯＮ等の光透過性材料をスパッタ法、ＣＶＤ法等で成膜することで、封止層を形成する。
　以上の工程を経ることにより表示パネル１００が完成する。
　［変形例］
　以上、本発明の構成を実施の形態に基づいて説明したが、本発明はこれらの実施の形態に限られない。例えば、以下のような変形例を実施することができる。
　（１）上記実施の形態においては、絶縁膜１０５を画素電極１０４上に形成したが、これに限られない。例えば、正孔注入層１０７がスパッタリング法などを用いて、銀（Ａｇ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、バナジウム（Ｖ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、イリジウム（Ｉｒ）などの酸化物により形成される場合には、画素電極１０４上ではなく、正孔注入層１０７上に絶縁膜１０５を形成してもよい。
　この場合、画素電極１０４を形成した後に画素電極１０４上に正孔注入層１０７を形成し、続いて隔壁層１０６を正孔注入層１０７の上方に形成する。
　変形例１に係る表示パネルの製造過程を示す模式工程図を図１２に示す。ここでは、実施の形態の表示パネル１００の製造過程に変形例１の構成を適用した場合について説明する。
　図１２のステップＳ４１～ステップＳ４３は、図７のステップＳ１～ステップＳ３と同じであるので、ここでは説明を省略する。
　ステップＳ４３において画素電極１０４を形成した後、スパッタリング法により画素電極１０４の上に正孔注入層１０７を形成する（ステップＳ４４）。
　続いて正孔注入層１０７の突出領域１０３ｂの上方に相当する部分の上に厚み１０～１００［μｍ］の絶縁膜１０５を形成する（ステップＳ４５）。
　次に、正孔注入層１０７および絶縁膜１０５の上に、隔壁層１０６を形成する。隔壁層１０６は、図７のステップＳ５と同様の方法により形成される。
　以下、ステップＳ４８～ステップＳ５１は、図７のステップＳ８～ステップＳ１１と同じであるので、ここでは説明を省略する。
　ステップＳ４４は、正孔注入層１０７をパターニングする工程を含んでいてもよい。また、画素電極１０４上に正孔注入層１０７を形成した後に、画素電極１０４と正孔注入層１０７を一括でパターニングしてもよい。
　（２）絶縁膜１０５は、発光層１０９の突出領域１０３ｂの上方に相当する部分への正孔または電子の供給を抑制すればよいので、必ずしも画素電極１０４と発光層１０９との間に形成されていなくてもよい。例えば、発光層１０９と共通電極１１２との間のいずれかの層間に形成されてもよい。発光層１０９より下層に絶縁膜１０５を形成すると、絶縁膜１０５の端部近傍での発光層１０９の膜厚分布が悪影響を受ける場合があるが、発光層１０９より上層に絶縁膜１０５を形成することで、このような悪影響を除くことができる。
　（３）実施の形態では、絶縁膜は突出領域の上方の部分のみを覆うように形成されたが、これに限られない。例えば、図１３に示す絶縁膜１０５ｄのように、通常突出領域の上方の部分を覆うように形成された主絶縁膜部１０５ｄ１と、開口部１０６ａ内の開口縁１０６ｂに沿った部分の上方にも周縁絶縁膜部１０５ｄ２とを備えてもよい。本変形例においては、周縁絶縁膜部１０５ｄ２は、主絶縁膜部１０５ｄ１（絶縁膜１０５ａ、１０５ｂに相当）と一体的に形成されて、図１３に示すように、開口部１０６ａ内部において絶縁膜開口部１０５ｅを有する形状となっている。
　開口部１０６ａの開口縁１０６ｂにおいては、隔壁層１０６が壁状のバンクを形成している。開口部１０６ａ内に塗布された発光層１０９の材料を含むインクが乾燥して発光層１０９が形成される過程において、バンクの壁面部分と接触しているインクは、壁面部分の撥水性や濡れ性の影響を受けるため、形成された発光層１０９の周縁部においては、膜厚が不均一になりやすい。本変形例のように、開口縁１０６ｂに沿った部分にも絶縁膜を形成することによって、上記の膜厚が不均一になりやすい部分に電流が流れないようにすることができ、当該部分における局所的な劣化を抑制して局所的な非発光領域の発生を抑制することができる。
　（４）有機ＥＬパネル等の表示パネルにおいては、赤色（Ｒ），緑色（Ｇ），青色（Ｂ）の各色に対応する有機ＥＬ素子をそれぞれサブピクセルとし、Ｒ，Ｇ，Ｂの３つのサブピクセルの組み合わせで１ピクセル（１画素）を構成している。しかし、Ｒ，Ｇ，Ｂ各色用の発光層１０９に用いられている有機材料は、発光効率がどれも同じではなく、通常、Ｇ色用の有機材料が最も発光効率が高く、Ｂ色用の有機材料が最も発光効率が低い。従って、Ｂ色の発光層１０９（Ｂ）に対しては、Ｒ，Ｇ色の発光層１０９（Ｒ），１０９（Ｇ）よりも大きな駆動電流を供給しなくてはならず、Ｒ色の発光層１０９（Ｒ）に対しては、Ｇ色の発光層１０９（Ｇ）よりも大きな電流を供給しなくてはならない。そのため、Ｂ色の発光層１０９（Ｂ）の下方に配される薄膜トランジスタ素子および電極配線は、Ｒ，Ｇ色の発光層１０９（Ｒ），１０９（Ｇ）の下方に配される薄膜トランジスタ素子および電極配線よりもサイズが大きくなる場合があり、Ｒ色の発光層１０９（Ｒ）の下方に配される薄膜トランジスタ素子および電極配線は、Ｇ色の発光層１０９（Ｇ）の下方に配される薄膜トランジスタ素子および電極配線よりもサイズが大きくなる場合がある。このような場合、Ｂ色のサブピクセル発光領域において形成される突出領域は、Ｒ，Ｇ色のサブピクセル発光領域において形成される突出領域よりもサイズが大きく、Ｒ色のサブピクセル発光領域において形成される突出領域は、Ｇ色のサブピクセル発光領域において形成される突出領域よりもサイズが大きくなる。従って、Ｂ色の発光層１０９（Ｂ）における局所的劣化発生面積が最も大きく、次いでＲ色、Ｇ色の順に局所的劣化の発生面積が小さくなる。
　例えば、Ｂ色の発光層１０９（Ｂ）にのみ突出領域の上方に相当する部分に絶縁膜で覆われていない部分が一部存在する場合、当該部分に発光層の局所的な劣化が発生する。すると、局所的劣化が進行するに従い、Ｂ色の発光層１０９（Ｂ）にのみ非発光領域が発生し、その結果、表示パネルのホワイトバランスずれの発生へと繋がることとなる。
　そこで、図１４（ａ）に示すように、各色のサブピクセル発光領域内に形成される突出領域のサイズに応じて、Ｂ色の発光層１０９（Ｂ）が形成される開口部１０６ａ（Ｂ）内のサブピクセル発光領域に形成される絶縁膜１０５ａ（Ｂ）のサイズが最も大きく、Ｇ色の発光層１０９（Ｇ）が形成される開口部１０６ａ（Ｇ）内のサブピクセル発光領域に形成される絶縁膜１０５ａ（Ｇ）のサイズが最も小さくなるように絶縁膜を形成してもよい。
　これにより、各色のサブピクセル発光領域における局所的劣化程度のずれを抑制して、ホワイトバランスずれの発生を防ぐことができる。
　なお、Ｂ色のサブピクセル発光領域において形成される突出領域のサイズに合わせてＲ，Ｇ，Ｂ各色のサブピクセル発光領域にも全て同じサイズの絶縁膜を形成すると、Ｒ，Ｇ色のサブピクセル発光領域においては、本来発光させても問題ない平坦領域の上方に相当する部分まで絶縁膜で覆ってしまうこととなるため、発光量の無用な低下を招くこととなるため、好ましくない。
　なお、上述の例では、Ｂ色の発光層１０９（Ｂ）に対して最も大きな駆動電流を供給する場合について述べたが、この場合に限られない。３色（３色以上の色を使用する場合には使用される色のうち）最も大きな駆動電力を供給するトランジスタが形成された開口部に、他の色の発光層が形成された開口部よりも、大きな面積の絶縁膜を形成してもよい。
　また、上面から見た場合のトランジスタ面積が最も大きいトランジスタが形成された開口部に、最も大きな面積を有する絶縁膜を形成してもよい。
　また、発光色によって絶縁層の大きさを変えるのではなく、発光層の発光効率によって絶縁層の大きさを変えてもよい。すなわち発光効率が大きい発光層が形成された開口部に位置する絶縁層が大きくなるように形成してもよい。
　（５）変形例４のように、Ｒ，Ｇ，Ｂ色のサブピクセル発光領域に形成する絶縁膜のサイズを発光色によって異ならせる場合、図１４（ｂ）に示すように、各色の突出領域の上方に相当する部分を覆うように形成された主絶縁膜部１０５ｄ１に加えて、開口縁１０６ｂに沿った部分にも周縁絶縁膜部１０５ｄ２を形成してもよい。この場合においても、変形例４と同様の効果に加えて、変形例３と同様の効果を得ることができる。
　（６）図１において、基板１０１上にＴＦＴ層１０２～共通電極１１２の各層が積層形成されてなる構成を示した。本発明においては、各層のうちの何れかの層を欠いている、もしくは、例えば透明導電層などの他の層をさらに含む構成とすることもできる。
　（７）図１３において、絶縁膜１０５が隔壁層１０６の縁部と連続している構成を示した。本発明においては、絶縁膜１０５が隔壁層１０６と離間している構成とすることもできる。
　本発明の表示パネルおよびその製造方法は、例えば、家庭用もしくは公共施設、あるいは業務用の各種表示装置、テレビジョン装置、携帯型電子機器用ディスプレイ等として用いられる表示パネルおよびその製造方法に好適に利用可能である。
　　１　　　　表示装置
　　３０　　　ディスペンサ
　　１００，２００　表示パネル
　　１０１　　基板
　　１０２　　ＴＦＴ層
　　１０２ａ　ゲート電極
　　１０２ｂ　ゲート絶縁膜
　　１０２ｃ　ソース電極，ドレイン電極，ソースドレイン電極
　　１０２ｄ　チャネル層
　　１０２ｅ　引出電極
　　１０２ｆ　ゲート線
　　１０２ｇ　データ線
　　１０２ｈ　電源線
　　１０２ｉ　選択トランジスタ
　　１０２ｊ　駆動トランジスタ
　　１０２ｋ　保持容量
　　１０２ｍ　電極配線積層部
　　１０２ｎ　電源信号配線積層部
　　１０３　　層間絶縁層
　　１０３ａ　平坦領域
　　１０３ｂ　突出領域
　　１０４　　画素電極
　　１０５，１０５ａ，１０５ｂ，１０５ｄ絶縁膜
　　１０５ｄ１　主絶縁膜部
　　１０５ｄ２　周縁絶縁膜部
　　１０５ｅ　絶縁膜開口部
　　１０６　　隔壁層
　　１０６ａ　開口部
　　１０６ｂ　開口縁
　　１０７　　正孔注入層
　　１０８　　正孔輸送層
　　１０９　　発光層
　　１１０　　電子輸送層
　　１１１　　電子注入層
　　１１２　　共通電極
　　１１３　　コンタクトホール

Claims (19)

  1. 　ゲート電極と、前記ゲート電極と対向するゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極と対向する半導体層と、前記半導体層と電気的に接続されたソース電極及びドレイン電極と、を有する薄膜トランジスタを含む駆動部が複数、マトリクス状に配置されてなるトランジスタアレイと、
    　前記トランジスタアレイの上方に位置する層間絶縁層と、
    　行列状に形成された複数の開口部を区画し、前記層間絶縁層の上方に配された隔壁層と、
    　前記開口部単位で前記層間絶縁層上に形成された画素電極と、
    　前記開口部内であって、前記画素電極の上方に形成された発光層と、
    　前記画素電極と前記発光層との間に形成された絶縁膜と、
    　を有し、
    　前記トランジスタアレイは、行方向に沿って配された第１電源信号配線および列方向に沿って配された第２電源信号配線を含み、
    　前記層間絶縁層の、少なくとも１つの前記開口部内に位置する部分は、表面が平坦な平坦領域と、前記ゲート電極、前記ドレイン電極、前記ソース電極、前記第１電源信号配線、及び前記第２電源信号配線のうち少なくとも２つ以上が重畳した領域の上方において、前記平坦領域よりも表面が隆起した突出領域と、を有し、
    　前記絶縁膜は、前記突出領域の少なくとも一部の上方は覆い、前記平坦領域の少なくとも一部の上方は覆わない
    　ことを特徴とする表示パネル。
  2. 　前記平坦領域の上方に位置する前記発光層を点灯状態としたときに、前記絶縁膜の上方に位置する前記発光層は、非点灯状態である
    　ことを特徴とする請求項１に記載の表示パネル。
  3. 　前記突出領域は、前記第１電源信号配線と前記第２電源信号配線とが重なっている部分、または、前記第１電源信号配線と同層の電極配線と前記第２の電源信号配線と同層の電極配線とが重なっている部分の上方に位置する
    　ことを特徴とする請求項１に記載の表示パネル。
  4. 　前記突出領域は、前記ゲート電極、前記ドレイン電極、前記ソース電極のうち少なくとも２つ以上が重畳した領域の上方に位置する
    　ことを特徴とする請求項１に記載の表示パネル。
  5. 　前記画素電極と前記発光層との間に正孔注入層を有し、
    　前記絶縁膜は、前記正孔注入層よりも前記画素電極側に位置する
    　ことを特徴とする請求項１に記載の表示パネル。
  6. 　前記画素電極と前記発光層との間に正孔注入層を有し、
    　前記絶縁膜は、前記正孔注入層上に形成されている
    　ことを特徴とする請求項１に記載の表示パネル。
  7. 　前記絶縁膜は、平面視において前記開口部の縁から離間している
    　ことを特徴とする請求項１に記載の表示パネル。
  8. 　前記絶縁膜は、前記隔壁層よりも厚みが薄く、平面視において前記開口部の縁と連続している
    　ことを特徴とする請求項１に記載の表示パネル。
  9. 　前記複数の開口部は、第１の発光色を発する第１の発光層が形成された第１の開口部と、前記第１の発光層とは発光色が異なり、かつ、前記第１の発光層よりも発光効率が高い第２の発光層が形成された第２の開口部と、を有し、前記第１の開口部内に位置する前記絶縁膜は、前記第２の開口部内に位置する前記絶縁膜よりも、平面視において面積が大きい
    　ことを特徴とする請求項１に記載の表示パネル。
  10. 　前記複数の開口部内に形成された前記発光層はそれぞれ、赤色、青色、緑色のうちいずれか１つの発光色を有し、青色の発光色を有する前記発光層が形成された前記開口部内に位置する前記絶縁膜は、緑色の発光色を有する前記発光層および赤色の発光色を有する前記発光層が形成された前記開口部内に位置する前記絶縁膜よりも、平面視において面積が大きい
    　ことを特徴とする請求項１に記載の表示パネル。
  11. 　赤色の発光色を有する前記発光層が形成された前記開口部内に位置する前記絶縁膜は、緑色の発光色を有する前記発光層が形成された前記開口部内に位置する前記絶縁膜よりも、平面視において面積が大きい
    　ことを特徴とする請求項１０に記載の表示パネル。
  12. 　基板を準備する基板準備工程と、
    　前記基板上に、ゲート電極と、前記ゲート電極と対向するゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極と対向する半導体層と、前記半導体層と電気的に接続されたソース電極及びドレイン電極と、を有する薄膜トランジスタ素子を含む駆動部を行列状に複数配置して、トランジスタアレイ基板を形成するトランジスタアレイ基板形成工程と、
    　前記トランジスタアレイ基板上に、層間絶縁層を形成する層間絶縁層形成工程と、
    　前記層間絶縁層上に、前記複数の駆動部に対応して複数の画素電極を行列状に配置する画素電極形成工程と、
    　前記画素電極の上方において、前記層間絶縁層の一部の上方を覆うように絶縁膜を形成する絶縁膜形成工程と、
    　前記複数の画素電極のそれぞれに対応した位置に開口部を区画する隔壁層を、前記層間絶縁層および前記絶縁膜上に形成する隔壁層形成工程と、
    　前記開口部内であって前記絶縁膜の上方に発光層を形成する発光層形成工程と、を含み、
    　前記トランジスタアレイ基板は、行方向に沿って配された第１電源信号配線および列方向に沿って配された第２電源信号配線を含み、
    　前記層間絶縁層形成工程において形成される前記層間絶縁層は、少なくとも１つの前記開口部内に位置する予定の部分において表面が平坦な平坦領域と、前記ゲート電極、前記ドレイン電極、前記ソース電極、前記第１電源信号配線、及び前記第２電源信号配線のうち少なくとも２つ以上が重畳した領域の上方において、前記平坦領域よりも表面が隆起した突出領域とを有し、
    　前記絶縁膜形成工程において、前記突出領域の少なくとも一部の上方は覆い、前記平坦領域の少なくとも一部の上方は覆わないように前記絶縁膜を形成する
    　ことを特徴とする表示パネルの製造方法。
  13. 　前記平坦領域の上方に位置する前記発光層を点灯状態としたときに、前記絶縁膜の上方に位置する前記発光層は、非点灯状態である
    　ことを特徴とする請求項１２に記載の表示パネルの製造方法。
  14. 　前記突出領域は、前記第１電源信号配線と前記第２電源信号配線とが重なっている部分の上方に位置する
    　ことを特徴とする請求項１２に記載の表示パネルの製造方法。
  15. 　前記突出領域は、前記ゲート電極、前記ドレイン電極、前記ソース電極のうち少なくとも２つ以上が重畳した領域の上方に位置する
    　ことを特徴とする請求項１２に記載の表示パネルの製造方法。
  16. 　前記絶縁膜は、前記隔壁層よりも厚みが薄く、平面視において前記開口部の縁と連続していることを特徴とする請求項１３に記載の表示パネルの製造方法。
  17. 　前記複数の開口部は、第１の発光色を発する第１の発光層が形成された第１の開口部と、前記第１の発光層とは発光色が異なり、かつ、前記第１の発光層よりも発光効率が高い第２の発光層が形成された第２の開口部と、を有し、
    　前記第１の開口部内に位置する前記絶縁膜は、前記第２の開口部内に位置する前記絶縁膜よりも、平面視において面積が大きい
    　ことを特徴とする請求項１２に記載の表示パネルの製造方法。
  18. 　前記発光層形成工程においてそれぞれの前記開口部内に形成される前記発光層は、それぞれ赤色、青色、緑色のうちいずれか１つの発光色を有し、
    　前記絶縁膜形成工程において形成される前記絶縁膜のうち、青色の発光色を有する前記発光層が上方に形成される予定の前記突出領域を覆うように形成される前記絶縁膜は、赤色および緑色の発光色を有する前記発光層が上方に形成される予定の前記突出領域を覆うように形成される前記絶縁膜よりも、平面視において面積が大きい
    　ことを特徴とする請求項１２に記載の表示パネルの製造方法。
  19. 　前記絶縁膜形成工程において形成される前記絶縁膜のうち、赤色の発光色を有する前記発光層が上方に形成される予定の前記突出領域を覆うように形成される前記絶縁膜は、緑色の発光色を有する前記発光層が上方に形成される予定の前記突出領域を覆うように形成される前記絶縁膜よりも、平面視において面積が大きい
    　ことを特徴とする請求項１２に記載の表示パネルの製造方法。
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