WO2013058044A1 - 強相関不揮発メモリー素子 - Google Patents

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Definitions

  • the present invention relates to a strongly correlated nonvolatile memory element. More particularly, the present invention relates to a strongly correlated nonvolatile memory element that exhibits a nonvolatile memory function by electrical means.
  • Perovskite-type manganese oxide (perovskite ⁇ ⁇ ⁇ ⁇ manganite) is a representative example of strongly correlated electron materials, and in that electron system, a charge-ordered phase in which 3d electrons of manganese (Mn) are aligned by the first-order phase transition. It is also known that an orbital-ordered phase in which the electron orbits align is expressed.
  • the electronic phase In the charge alignment phase or the orbital alignment phase, carriers are localized, so that the electric resistance is high, and the electronic phase is an insulator phase.
  • the magnetic properties of these electronic phases are antiferromagnetic phases due to double exchange interaction and superexchange interaction.
  • the electronic state of the charge alignment phase or the orbital alignment phase should be regarded as a semiconductor. This is because, in the charge alignment phase and the orbital alignment phase, although carriers are localized, the electric resistance is lower than that of a so-called band insulator. However, by convention, the electronic phase of the charge alignment phase or the orbital alignment phase is expressed as an insulator phase.
  • the spin is aligned and the electronic phase is a ferromagnetic phase.
  • the sign of the temperature differential coefficient of resistivity is positive is expressed as a metal phase.
  • the insulator phase is redefined as “the sign of the temperature differential coefficient of resistivity is negative”.
  • a two-phase coexistence state in which a metal phase and an insulator phase coexist in a substance is also known.
  • the electrical resistance value of a substance that takes a two-phase coexistence state is determined by the percolation of the metal phase in the substance. For example, the resistance becomes low if even one metal phase region is connected as a path between two electrodes provided through the material for measuring electric resistance, and if no such path exists, the resistance is reduced. Becomes higher.
  • the apparent electric resistance value of the material is determined by the geometric structure of the path of the metal phase caused by such percolation ( Typically, it depends on length, thickness, and number). It is known that the electrical resistance value can take a value of 2 or more depending on the geometric structure of the path of the metal phase region in the two-phase coexistence state.
  • any one of electronic phases such as a phase in which both charge alignment and orbital alignment are established (charge-orbital-ordered phase)
  • charge-orbital-ordered phase It is disclosed that various switching phenomena are observed in a single crystal bulk material of the substance (Patent Document 1: Japanese Patent Laid-Open No. 8-133894
  • Patent Document 2 Japanese Patent Laid-Open No. 10-2010). No. 2555481, Japanese Patent Laid-Open No. 10-261291).
  • These switching phenomena are phenomena that occur in response to a stimulus such as a temperature change across a transition point, application of a magnetic field or electric field, and light irradiation.
  • Non-patent Document 1 reports that the resistance of the channel layer decreases when a positive voltage is applied and increases when a negative voltage is applied.
  • Nd which is a strongly correlated oxide thin film exhibiting a metal insulator transition, utilizing the fact that a primary transition in a single crystal thin film is possible on a (110) plane orientation substrate (Patent Document 4).
  • Patent Document 4 A pn junction using a 0.5 Sr 0.5 MnO 3 thin film as a p layer and an Nb-doped SrTiO 3 (110) substrate as an n layer has been reported (Non-patent Document 2).
  • Non-patent Document 3 Recently, a study of a three-terminal element using an NdNiO 3 thin film exhibiting a metal-insulator transition as a channel layer has also been reported (Non-patent Document 3).
  • JP-A-8-133894 Japanese Patent Laid-Open No. 10-255481 JP-A-10-261291 Japanese Patent Laid-Open No. 2005-213078
  • Non-Patent Document 1 the amount of change in resistance that occurs in the range of ⁇ 10 V voltage application is only about three times the ratio.
  • Non-Patent Document 1 employs a ferroelectric as a gate insulator. Therefore, the lattice mismatch at the interface between the manganese oxide used for the channel layer and the ferroelectric material above the gate insulator is too large, and the generation of defects at the interface is inevitable. If such a defect is introduced, leakage current through the gate insulator will be generated or the ferroelectricity itself will deteriorate, so if you try to use a device that will be used for a long time, it will cause problems Is concerned.
  • Non-Patent Document 1 utilizes the property of a gate insulator as a ferroelectric. That is, a ferroelectric gate insulator is indispensable for realizing non-volatility. Also in the pn junction disclosed in Non-Patent Document 2, the current density as expected from the resistance change of 5 digits or more that appears in the metal-insulator transition such as Nd 0.5 Sr 0.5 MnO 3 thin film or the like No significant change in capacitance has been observed and no non-volatility has been reported.
  • Non-Patent Document 3 in the sample having a channel layer thickness of 5 nm, although the metal-insulator transition temperature is reduced by about 40K by applying the gate voltage of ⁇ 2.5 V, it is completely affected by the gate voltage. Transition to the metal phase has not been realized and no non-volatility has been reported. As described above, in the disclosures and reports so far, a non-volatile memory function using a large resistance change has not been achieved in a circuit element or element such as a field effect element using a strongly correlated oxide for a channel layer. .
  • the present invention has been made to solve at least one of the above problems.
  • the present invention contributes to the realization of a strongly correlated nonvolatile memory that exhibits a nonvolatile memory function using a large resistance change (switching) by electrical means.
  • the inventor of the present application has come to consider that the nonvolatile memory function can be expressed by the properties of the channel layer itself without using the action of the gate insulator. This has led to the creation of a novel non-volatile memory device that has never existed before. It should be noted that throughout this application, for the purpose of identifying structures for non-volatile memory devices, for the purpose of facilitating understanding, for the structure of well-known field effect transistors (FETs) and thin film transistors (TFTs). It may be explained by commonly used terms.
  • FETs field effect transistors
  • TFTs thin film transistors
  • a channel layer including a strongly correlated oxide thin film, a gate electrode, and at least a part of the surface or interface of the channel layer are formed.
  • a strongly correlated nonvolatile memory device including a perovskite-type manganese oxide capable of phase transition between a metal phase and an insulator phase that is either a charge alignment phase or an orbital alignment phase.
  • a strongly correlated nonvolatile memory device using an insulator-metal transition and a bistable region due to an external field exhibited by a perovskite-type manganese oxide exhibiting a charge alignment phase or an orbital alignment phase.
  • the channel layer including the strongly correlated oxide thin film is referred to as “strongly correlated channel layer” as necessary.
  • the strongly correlated nonvolatile memory element refers to an element that uses a strongly correlated oxide having a nonvolatile memory function.
  • the channel layer, the gate insulator, and the gate electrode are formed in this order from the substrate.
  • the gate electrode, the gate insulator, and the channel layer are formed in this order from the substrate.
  • a strongly correlated nonvolatile memory element having a so-called top gate configuration or bottom gate configuration is provided.
  • the channel layer includes a trigger layer of a first type of strongly correlated oxide and a tuning layer of a second type of strongly correlated oxide,
  • the trigger layer and the tuning layer are stacked on each other.
  • the trigger layer is sandwiched between the gate insulator and the tuning layer.
  • the operating principle of the three-terminal element including the strongly correlated nonvolatile memory element includes the first operating principle described above that causes phase transition by doping carriers in the channel layer by an electric field. Therefore, the phase transition is facilitated by thinning the channel layer and increasing the carrier density. Here, carriers are accumulated on the gate insulator side by the action of the applied gate voltage. For this reason, by appropriately determining the film thickness of each layer in the embodiment employing the trigger layer and the tuning layer of the present invention, carrier doping by the gate electrode acts more effectively on the trigger layer to reduce the voltage threshold. It becomes possible to do.
  • the channel layer thickness t the trigger layer thickness t1.
  • t1 ⁇ t1c, t2 ⁇ t2c, and max () satisfy a relationship that is a function that returns the maximum value of the variable group.
  • the plane orientation of the substrate is the (110) plane orientation or the (210) plane orientation.
  • This mode enables the first order transition by the charge alignment phase and orbital alignment phase of perovskite-type manganese oxide even in a single crystal thin film, so that a channel layer with few lattice defects can be used, and a huge resistance change by switching Is obtained.
  • the strongly correlated nonvolatile memory device of the present invention after the SET operation of applying a first polarity voltage having an absolute value equal to or higher than a certain threshold voltage to the gate electrode to reduce the resistance value of the channel layer, the source While maintaining the source / drain current flowing between the electrode and the drain to be equal to or higher than the threshold current, the voltage to the gate electrode is decreased to the absolute value below the threshold voltage or the application is stopped while maintaining the first polarity. By doing so, the resistance value of the channel layer is controlled to be lower than the value before the SET operation.
  • a nonvolatile memory function for controlling the resistance value of the channel layer by the SET operation can be realized.
  • the resistance value of the channel layer is set higher than the value before the RESET operation. It is controlled to become.
  • ⁇ ⁇ According to this aspect, it is possible to perform a RESET operation by electrical means without performing heating or the like above the ordering temperature.
  • a nonvolatile memory function for controlling the resistance value of the channel layer can be realized by the RESET operation.
  • the absolute value of the voltage applied to the gate electrode is adjusted by adjusting the value of the source / drain current after the SET operation in a range equal to or higher than the threshold current.
  • the resistance value of the channel layer after being lowered from the threshold voltage or stopped from being applied is controlled to 3 or more.
  • the absolute value of the voltage applied to the gate electrode is adjusted by adjusting the value of the voltage applied to the gate electrode in the RESET operation in a voltage range in which the absolute value is equal to or greater than the threshold voltage. Is lowered below the threshold voltage, or the resistance value of the channel layer after the application is stopped is controlled to be three or more.
  • a strongly correlated nonvolatile memory element is realized in which non-volatility is not required in the gate insulator because non-volatility is exhibited in the channel layer.
  • a strongly correlated non-volatile memory element capable of performing multi-value non-volatile memory operation is realized by using a resistance change corresponding to a path change due to percolation in the tuning layer.
  • FIG. 4 (a) is a typical magnetic field-temperature electron phase diagram seen in the perovskite manganese oxide showing the charge orbital alignment phase
  • FIG. 4 (a) is a typical magnetic field-temperature electron phase diagram seen in the perovskite manganese oxide showing the charge orbital alignment phase
  • FIG. 4 is a timing chart showing a SET operation in a time series according to an embodiment of the present invention, and shows a time series change of the gate voltage V g , the source / drain current I sd , and the source / drain resistance R SD .
  • FIG. 6A shows a normal switching operation
  • FIG. 6B shows a SET operation.
  • it is explanatory drawing explaining the conduction state in the strong correlation channel layer 2 of 2 layer structure in each temperature.
  • It is a schematic diagram which shows the mechanism of resistance change of the channel layer by the tuning layer in one embodiment of this invention, and has shown a mode that the external field intensity
  • FIG. 9A shows an Nd 0.5 Sr 0.5 MnO 3 thin film (film thickness 80 nm) used as a tuning layer
  • FIG. 9B shows Pr 0.5 Sr 0.5 MnO used as a trigger layer.
  • 3 thin films film thickness 40 nm
  • 4 is a graph of temperature and magnetic field dependence of a resistance value of a channel layer of a strongly correlated nonvolatile memory element in an embodiment of the present invention.
  • the trigger layer is a 3 nm thick thin film of Pr 0.5 Sr 0.5 MnO 3
  • the tuning layer is a 3 nm thick thin film of Nd 0.5 Sr 0.5 MnO 3 . It is a graph of the electrical resistance in the magnetic sweep after cooling in the magnetic field of the strongly correlated non-volatile memory element in one embodiment of this invention. It is a graph of the electrical resistance in the magnetic sweep after cooling under the magnetic field of the strongly correlated non-volatile memory element in one embodiment of this invention.
  • . 4 is a graph of a resistance value of a channel layer with respect to a gate voltage in an example of a strongly correlated nonvolatile memory device according to an embodiment of the present invention. It is a graph which shows the electrical resistance controlled by multiple values by SET operation
  • FIG. 1 is a schematic cross-sectional view showing the configuration of a strongly correlated nonvolatile memory element as an example of this embodiment, and the structure of a strongly correlated nonvolatile memory element 100 having a top gate structure (hereinafter referred to as “strongly correlated nonvolatile memory 100”). Indicates.
  • a channel layer 2 containing a strongly correlated oxide is formed on the upper surface of the substrate 1 in FIG.
  • MOSFETs metal oxide semiconductor field effect transistors
  • the inventor of the present application uses, for the channel layer 2, a strongly correlated oxide showing a charge orbital alignment phase or a charge orbital alignment phase in which the charge alignment phase or the orbital alignment phase is established at the same time in the element having the structure exemplified in the strongly correlated nonvolatile memory 100. Therefore, it was noted that switching can be performed by two kinds of physical mechanisms.
  • the first physical mechanism for switching is an insulator-metal transition that can be generated in a strongly correlated oxide by an external field that is a perturbation such as a magnetic field, an electric field, an electric current, or light irradiation as described in the background art.
  • the second physical mechanism is that an electric field is applied to a channel layer containing a strongly correlated oxide to dope carriers, and the action of the carriers causes a phase transition of the strongly correlated oxide.
  • the switching operation of the strongly correlated oxide thin film employed as the channel layer in the present embodiment will be described with reference to FIG. With the structure similar to the field effect element such as the strongly correlated nonvolatile memory 100 in mind, the mechanism of switching and nonvolatile memory function realized in the strongly correlated oxide used for the channel layer will be described.
  • FIG. 4A shows a typical magnetic field-temperature electron phase diagram (temperature magnetic field phase diagram) found in a perovskite manganese oxide showing a charge orbital alignment phase.
  • a region 402 seen on the low magnetic field side represents a region that becomes an insulator phase generated by charge orbital alignment of strongly correlated oxides.
  • a region 404 seen on the high magnetic field side shows a region that becomes a metal phase.
  • a region 406 indicated by hatching between these regions indicates a region where the strongly correlated oxide takes a bistable state between the insulator phase and the metal phase by charge orbit alignment.
  • the strongly correlated oxide in this region 406 becomes an insulator phase or a metal phase depending on the magnetic field application history. More specifically, when a magnetic field is applied while being fixed at a certain temperature T, the boundary BL starts from the region 402 and becomes a region 406 indicated by hatching. At this point, the strongly correlated oxide is in an insulating state, that is, an insulator phase due to the charge orbit alignment phase. When the magnetic field is increased subsequently, the boundary BH on the high magnetic field side of the region 406 is reached to become the metal phase of the region 404. When passing through this boundary BH, a huge resistance change accompanying switching from the insulator phase to the metal phase is observed in the strongly correlated oxide.
  • the strongly correlated oxide metal phase is maintained in the region 404 and the region 406.
  • the boundary BL on the low magnetic field side When reaching a certain magnetic field, that is, the boundary BL on the low magnetic field side, the metal phase generated in the strongly correlated oxide disappears.
  • the appearance of the bistable state described above is caused by a magnetic field that is an example of the first physical mechanism. Nonvolatility is obtained by this bistable state.
  • the boundary BL on the low magnetic field side reaches the temperature axis indicating the magnetic field 0. This indicates that at a temperature lower than this temperature, once the strongly correlated oxide is switched to the metal phase, the metal phase is maintained even after the magnetic field is subsequently removed and does not become an insulator phase.
  • FIG. 4B is an explanatory diagram for explaining the carrier doping operation in the perovskite manganese oxide with reference to phase diagrams of temperature and hole amount.
  • a phase diagram of an insulator phase and a metal phase there are two ordered phases showing the bistable state of a strongly correlated oxide, that is, a phase diagram of an insulator phase and a metal phase. Taking temperature (absolute temperature).
  • the phase boundary BD1 between the insulator phase I and the metal phase M is a so-called double critical state in which two orders compete.
  • switching is realized by injecting carriers by an electric field so as to cross the boundary between the insulator phase I and the metal phase M.
  • white circles 412 and black circles 414 shown in FIG. 4B indicate a state in which switching is performed from the insulator phase I of the strongly correlated oxide channel layer indicated by the white circle 412 to the metal phase M indicated by the black circle 414. .
  • the switching is caused by a decrease in the amount of holes by injecting carriers (electrons in this case) due to the field effect.
  • the carrier injection is performed by using an electrode (gate electrode) for forming an electric field with respect to the channel layer and controlling the voltage (gate voltage) to the gate electrode.
  • gate electrode an electrode
  • the strongly correlated oxide in the channel layer returns to the insulator phase I indicated by the white circle 412 as the amount of holes in the channel layer decreases. For this reason, non-volatility cannot be obtained only by the second physical mechanism.
  • FIGS. 4 (a) and 4 (b) the two physical mechanisms for switching shown in FIGS. 4 (a) and 4 (b). That is, when viewed from FIG. 4B, in addition to the temperature and the hole amount, an external field axis corresponding to the horizontal magnetic field in FIG. 4A is introduced.
  • the amount of holes is a parameter for controlling the above-described second physical mechanism
  • the external field is a parameter for controlling the first physical mechanism.
  • the magnetic field shown in FIG. 4A may be used, but control by electric means in the memory element taking the form of a three-terminal element exemplified in the strongly correlated nonvolatile memory 100 is taken into consideration.
  • a current flowing directly through the strongly correlated oxide is employed. This current is hereinafter referred to as “source / drain current”.
  • FIG. 5 is an explanatory diagram for explaining the role of the source / drain current in particular in relation to the expression of the memory operation realized by the electric means by combining the two physical mechanisms shown in FIG.
  • FIG. 5 shows the phase transition of the channel layer 2 in the SET operation with the temperature, hole amount, and current as axes, in particular, the transition between the insulator phase and the metal phase, and the bistable state due to these phases.
  • 5A to 5E show (a) gate voltage V g > voltage threshold Vth, source / drain current I sd ⁇ current threshold Ith, and (b) V g > Vth, I sd >, respectively.
  • FIG. 5 (a) is the same as FIG. 4 (b), and FIGS. 5 (b) to 5 (d) are phase diagrams showing the strongly correlated oxide in a state where the source / drain current flows.
  • FIG. 5E is a phase diagram showing the strongly correlated oxide after the source-drain current is stopped by switching.
  • a metal phase region is shown at a position corresponding to the value of the source / drain current.
  • the gate voltage Vg is positive so that the carrier to be doped is an electron.
  • the metal state is maintained as shown by the black circle 508 in FIG. Is done. This is because the strongly correlated oxide in the state in which the source / drain current flows is in the same bistable state as the region 406 in FIG. Further, even if the current supply is stopped thereafter and the black circle 508 returns to the current axial direction, the metal phase is maintained as indicated by the black circle 510 in FIG.
  • the strongly correlated oxide nonvolatile memory element which is one embodiment of the present invention employs a configuration similar to the above-described three-terminal field effect element.
  • the operation example described above with reference to FIG. 5 can correspond to an operation for reducing the electrical resistance of the channel layer, that is, a SET operation.
  • the nonvolatile memory function can be realized even in the operation of increasing the resistance of the channel layer and returning it to the original state, that is, the RESET operation. Is possible.
  • the phase voltage BD2 (FIG. 5 (e)) is set by setting the gate voltage to a voltage having the opposite polarity to the voltage used in the SET operation and then applying the gate voltage. Pass through and switch to insulator phase I (not shown).
  • 6 (a) is a timing chart in the case where the source-drain current I s-d, was operated at conditions less than the current threshold value Ith for the SET operation.
  • the carrier injection to the application of the gate voltage V g to the switching to the metal phase from the insulator phase As shown in FIG. 4 (b), the carrier injection to the application of the gate voltage V g to the switching to the metal phase from the insulator phase. Accordingly, the source / drain resistance R s-d, that is, the resistance of the strongly correlated oxide in the channel layer becomes a low resistance value R L.
  • FIG. 6B is a timing chart showing this operation. As shown in FIG. 6 (b), in this operation, while more than the current threshold Ith that the source drain current I s-d, changing the gate voltage V g to more than Vth. Then the source drain resistance R s-d even if the gate voltage V g below Vth in is maintained at a low resistance value R L.
  • FIG. 3 is a schematic cross-sectional view showing a configuration of a strongly correlated nonvolatile memory element as an example of the present embodiment, and includes a strongly correlated oxide tuning layer 21 (hereinafter referred to as “tuning layer 21”), and a strongly correlated oxide trigger.
  • the structure of a strongly correlated nonvolatile memory element 300 (hereinafter referred to as “strongly correlated nonvolatile memory 300”) having a top gate structure having a channel layer 2 including two layers 22 (“trigger layer 22”) is shown.
  • the thin film in order to stabilize the metal phase or realize the metal-insulator transition, the thin film needs to be made thick to some extent. This is because if the thickness of the strongly correlated oxide thin film is too thin, stable metal phase or metal-insulator transition cannot be realized. That is, only in a strongly correlated oxide thin film formed thicker than a critical value related to thickness (hereinafter referred to as “critical thickness”), a metal phase is realized or a metal-insulator transition is realized. In that sense, the critical film thickness can be said to be the lower limit value of the film thickness required for the metal phase to exist stably or for the metal-insulator transition to occur. Due to the phenomenon peculiar to the strongly correlated oxide, even if the channel layer 2 is made thin in order to improve the carrier density, the metal phase or the metal-insulator transition itself may disappear.
  • critical thickness a critical value related to thickness
  • FIG. 7 is an explanatory diagram for explaining a conduction state in the strongly correlated channel layer 2 having a two-layer structure at each temperature.
  • a specific configuration for appropriately setting the thickness of each layer will be described.
  • the thickness t1 of the trigger layer 22 of the strongly correlated oxide is made thinner than its critical film thickness t1c
  • the thickness t2 of the tuning layer 21 of the strongly correlated oxide is made thinner than its critical film thickness t2c.
  • the trigger layer 22 and the tuning layer 21 are single layers, they are thinner than the respective critical film thicknesses t1c and t2c, so that the metal-insulator transition or the metallic phase disappears.
  • the inventor of the present application paid attention to the disappearance mechanism because the layer thickness is thin and the electronic state becomes two-dimensional.
  • max (t1c, t2c) is a function that returns the maximum value of t1c and t2c that are variables of the function max ().
  • this thickness condition is satisfied, first, consider the case where the trigger layer 22 exhibits a metal phase. At this time, the electronic state of the entire channel layer becomes three-dimensional. For this reason, the metal-insulator transition or the metal phase in the entire channel layer 2 is maintained. Next, consider the case where the trigger layer 22 becomes an insulator phase due to metal-insulator transition. At this time, the carrier inside the tuning layer 21 arranged in contact with the trigger layer 22 is not the thickness t of the channel layer 2 as a whole because the trigger layer 22 is an insulator phase, but the tuning of the strongly correlated oxide. Only the thickness t2 of the layer 21 is felt.
  • the thickness t2 of the tuning layer 21 is smaller than the critical thickness t2c of the metal phase, the metal phase of the tuning layer 21 disappears, and as a result, the resistance value of the entire channel layer 2 increases.
  • the resistance of the entire channel layer is governed by the metal-insulator transition of the trigger layer 22. That is, if the trigger layer 22 is a metal phase, the channel layer 2 is a metal phase having a low resistance value, and if the trigger layer 22 is an insulator phase, the channel layer 2 is an insulator phase having a high resistance value.
  • FIGS. 7 in order from (a), in comparison with the track alignment temperature (Orbital ordering temperature) T OO, a temperature higher than the temperature T is T OO (7 (a)), T OO about (FIG. 7 (b)), and is an explanatory view schematically showing the state of movement of the internal conduction carriers in the channel layer 2 in each of a temperature lower than the T OO (Fig 7 (c)).
  • T OO 7 (a)
  • T OO about FIG. 7 (b)
  • FIG. 7 (c) is an explanatory view schematically showing the state of movement of the internal conduction carriers in the channel layer 2 in each of a temperature lower than the T OO (Fig 7 (c)).
  • FIG. 7A such as room temperature (300K).
  • the strongly correlated oxide trigger layer exhibits a metal phase, the metal phase is maintained.
  • T OO a 100K near the trigger layer 22 is a phase transition to the insulator phase of a metal insulator transition (FIG. 7 (b)).
  • the conduction carriers in the tuning layer 21 disposed in contact with the trigger layer 22 “feel” only the thickness t 2 of the tuning layer 21. That is, the state of the conductive carrier is affected by a decrease in the thickness of the region where the conductive carrier itself can propagate.
  • the thickness for the conductive carrier is not the thickness t of the entire channel layer 2 but the thickness t2 of the tuning layer 21.
  • FIG. 7B shows a state in which the conduction carrier conducts only the tuning layer 21 in this state. That is, the conductive carriers in the trigger layer 22 are localized as shown by the white circles in the figure, whereas the conductive carriers in the tuning layer 21 have the channel layer 2 with a thickness of, for example, half. It becomes the same situation as. Thus, the film thickness that can be “feeled” by the conduction carriers in the channel layer 2 is switched from the thickness of the entire channel layer 2 to the thickness of only the tuning layer 21. When further cooled and the temperature falls below TOO , the metal phase of the tuning layer 21 disappears, and as a result, the resistance value of the entire channel layer 2 increases.
  • FIG. 7C shows a state where the conductive carriers are localized in any layer in this state.
  • FIG. 8 is a schematic diagram showing a mechanism of resistance change of the channel layer by the tuning layer, and the percolation of the metal phase in the tuning layer 21 when the external field strength increases in the order of (a) to (c). It shows the state of.
  • a region 82 indicated by diagonal lines is a metal phase
  • a white region 84 is an insulator phase.
  • a typical channel layer 21 has a thickness of several nm. In this case, it is not necessary to consider the change in the film thickness direction, and the domain is considered to be uniform in the film thickness direction.
  • the resistance is high when the region of the insulator phase is large. Then, when the external field strength such as the above-described source / drain current is increased, the insulator phase region 82 is reduced as shown in FIG. 8B, and the metal phase region 84 occupies that much. Will increase. When the external field strength is further increased, the insulator phase region 84 is hardly seen as shown in FIG.
  • the ratio of the metal phase to the insulator phase in the tuning layer 21 changes according to the external field strength, and the degree of carrier localization also changes according to the state of the percolation path.
  • the value of the electrical resistance of the tuning layer 21 can be realized not only as a binary value of low resistance and high resistance but as a value of 3 or more.
  • the resistance value of the tuning layer 21 is determined by the geometrical structure (length, thickness, number) of the path by percolation between the source and drain. For this reason, the resistance value of the channel layer 2 as a whole can take a value of three or more according to the state of the tuning layer 21, that is, it can be multivalued.
  • the switching operation is realized by an insulator-metal transition in the trigger layer 22. Further, by using percolation generated in the metal phase region 82 and the insulator phase region 84 in the tuning layer 21, the resistance value can be multivalued.
  • the strongly correlated nonvolatile memory 100 is manufactured in a top gate structure.
  • a gate electrode 41 is formed on the upper surface of the channel layer 2 in FIG.
  • a drain electrode 42 and a source electrode 43 are formed so as to be in contact with the channel layer 2.
  • the channel layer 2 can be grown epitaxially on the substrate 1. Thereby, a high-quality thin film can be produced as the channel layer 2.
  • the substrate 1 is preferably (LaAlO 3 ) 0.3 (SrAl 0.5 Ta 0.5 O 3 ) 0.7 (hereinafter abbreviated as LSAT) or SrTiO 3 .
  • LSAT laAlO 3
  • the channel layer can be a perovskite-type manganese oxide capable of phase transition between the metal phase and the insulator phase that is either the charge alignment phase or the orbital alignment phase.
  • a strongly correlated nonvolatile memory element having a bottom gate structure can be manufactured.
  • 2 is a schematic cross-sectional view of a strongly correlated nonvolatile memory element 200 (hereinafter referred to as “strongly correlated nonvolatile memory 200”) having a bottom gate structure, which is another example of the strongly correlated nonvolatile memory element of the present embodiment.
  • the gate electrode 41A is disposed on the substrate 1A side as viewed from the channel layer 2.
  • the substrate A gate electrode 41A is formed as a conductive oxide thin film that can be epitaxially grown on the upper surface of FIG. 2 of FIG. 1A, and then a gate insulator 31A and a channel layer 2A of a strongly correlated oxide are stacked in this order.
  • the gate electrode 41A, the gate insulator 31A, and the channel layer 2A are first formed with these three layers. Thereafter, the three layers are collectively etched by photolithography to pattern the in-plane shape of the substrate 1A and processed as shown in FIG. Then, after forming the insulating film 32A, the drain electrode 42A and the source electrode 43A are formed at any position in contact with the surface or interface of the channel layer 2. Thus, the structure of the strongly correlated nonvolatile memory 200 of FIG. 2 is formed.
  • a channel layer 2 including a tuning layer 21 and a trigger layer 22 in this order from the substrate 1 side is formed on the upper surface of the substrate 1 in FIG.
  • a gate electrode 41 is formed on the upper surface of the channel layer 2 in FIG. Further, a drain electrode 42 and a source electrode 43 are formed so as to be in contact with the channel layer 2. In FIG. 3, a drain electrode 42 and a source electrode 43 in contact with the trigger layer 22 are illustrated as an example. Then, by selecting a perovskite oxide as a material constituting the substrate 1 and the two layers (the tuning layer 21 and the trigger layer 22) included in the channel layer 2, the tuning layer 21 and the trigger layer 22 of the channel layer 2 are selected. Can be epitaxially grown on the substrate 1. Thereby, a high-quality thin film can be produced as the channel layer 2.
  • the tuning layer 21 in the strongly correlated nonvolatile memory 300 shown in FIG. 3 will be described.
  • the tuning layer 21 preferably employs an Nd 0.5 Sr 0.5 MnO 3 thin film when the substrate 1 is LSAT, and the substrate 1 is SrTiO 3. In the case of 3 , it is preferable to employ a Pr 0.5 Sr 0.5 MnO 3 thin film.
  • the trigger layer 22 will be described.
  • the trigger layer 22 is also preferably a Pr 0.5 Sr 0.5 MnO 3 thin film when the substrate 1 is LSAT, and the substrate 1 is SrTiO 3 . It is preferable to employ a Nd 0.5 Sr 0.5 MnO 3 thin film.
  • the gate insulator 31, the gate electrode 41, the drain electrode 42, and the source electrode 43 do not need to be perovskite oxides, and a material that can be used can be selected as appropriate.
  • the selected material are Pr 0.5 Sr 0.5 MnO 3 and Nd 0.5 Sr 0.5 MnO 3 when the substrate 1 is LSAT.
  • the material examples are Nd 0.5 Sr 0.5 MnO 3 and Pr 0.5 Sr 0.5 MnO 3 , respectively.
  • the materials employed in the strongly correlated nonvolatile memory element as an example of the present embodiment are Pr 0.5 Sr 0.5 MnO 3 as the trigger layer 22 and Nd 0.5 Sr 0.5 MnO 3 as the tuning layer 21.
  • the substrate 1 is an LSAT (110) plane orientation substrate. None of the configuration of the manufacturing apparatus is illustrated.
  • the channel layer 2 including a strongly correlated oxide thin film was produced using a laser ablation method.
  • a polycrystalline material having each composition produced by forming into a cylindrical shape of ⁇ 20 mm ⁇ 5 mm by a solid phase reaction method was used as the target of each material.
  • the vacuum chamber in which the LSAT (110) substrate was attached as the substrate 1 was evacuated to 3 ⁇ 10 ⁇ 9 Torr (4 ⁇ 10 ⁇ 7 Pa) or less. Thereafter, high purity oxygen gas was introduced at 1 mTorr (0.133 Pa), and the substrate was heated until it reached 900 ° C.
  • the target was irradiated with a KrF excimer laser having a wavelength of 248 nm through the laser beam introduction port of the chamber.
  • an Nd 0.5 Sr 0.5 MnO 3 thin film having a thickness of 11 atomic layers was formed as the tuning layer 21.
  • a Pr 0.5 Sr 0.5 MnO 3 thin film having a thickness of 11 atomic layers was formed as a strongly correlated oxide layer for the trigger layer 22 in the same atmosphere.
  • the thickness of one atomic layer corresponds to the interval (110) of the (110) plane.
  • the thickness t1 of the strongly correlated oxide trigger layer 22 is 3 nm
  • the thickness t2 of the tuning layer 21 is 3 nm
  • the thickness t of the channel layer 2 is 6 nm.
  • alumina oxide was formed as the gate insulator 31 by atomic layer deposition. Thereafter, a three-terminal strongly correlated non-volatile memory element shown in FIG. 1 was fabricated through photolithography, etching, and electrode fabrication processes.
  • FIG. 9 is a graph of the temperature dependence of the volume resistivity ⁇ of each material.
  • FIG. 9A is for Nd 0.5 Sr 0.5 MnO 3
  • FIG. 9B is for Pr 0.5 Sr 0.5 MnO 3 .
  • Each graph shows an external magnetic field as a parameter. As shown in FIG.
  • the Pr 0.5 Sr 0.5 MnO 3 thin film exhibits sharp metal-insulator transition due to orbital order on the LSAT (110) substrate.
  • the critical film thickness t1c in Pr 0.5 Sr 0.5 MnO 3 is about 5 nm.
  • the Nd 0.5 Sr 0.5 MnO 3 thin film (film thickness is 80 nm) has a charge orbit alignment insulator phase and a metal phase on the LSAT (110) substrate as shown in the graph of FIG. Shows a two-phase coexistence state.
  • FIG. 10 is a graph obtained by measuring the electrical resistance of the channel layer 2 of the strongly correlated nonvolatile memory 300 manufactured by the above-described process while changing the temperature and the magnetic field.
  • the magnetic field which is one of the external fields having the same action as the gate voltage, is applied while keeping the gate voltage at 0V.
  • the electrical resistance of the channel layer 2 increases rapidly at 100K, and the ratio of electrical resistance before and after the increase is 6 at the maximum. We confirmed that it could be more than digits.
  • the channel layer 2 including the strongly correlated oxide trigger layer 22 and the strongly correlated oxide tuning layer 21 can be in an insulating state by metal-insulator transition in the strongly correlated oxide forming the trigger layer 22. is there.
  • the metal phase of the tuning layer 21 disappears due to the influence of the metal-insulator transition in the strongly correlated oxide of the trigger layer 22.
  • the resistance value changed according to the magnetic field strength. This indicates that the percolation path is generated between the electrodes by increasing the metal phase in the tuning layer 21 as the magnetic field strength increases. That is, the resistance value of the entire channel layer 2 is switched by the trigger layer 22 and the resistance value takes a value of three or more according to the percolation path in the tuning layer 21.
  • FIG. 11 is a graph of the electric resistance of the strongly correlated nonvolatile memory 300 after cooling in the absence of a magnetic field.
  • Each curve is a magnetic field at each temperature of 30K, 40K, 60K, 80K, and 100K in order from the side with the largest resistance change.
  • the horizontal axis represents the sweep magnetic field indicated by the unit of magnetic flux density. At each temperature, it was confirmed that a bistable state was realized as in the temperature magnetic field phase diagram shown in FIG.
  • the low resistance state that is, the metal phase generated by applying the 5T sweep magnetic field is substantially maintained even in the absence of a magnetic field. For this reason, it is fully conceivable that the metal phase can be maintained even in the absence of a magnetic field if the magnetic field strength is larger even at a temperature other than 100K.
  • FIG. 12 is a graph of electric resistance after cooling the strongly correlated nonvolatile memory 300 under a magnetic field. Each curve is a result obtained by performing a magnetic field sweep after applying a magnetic field cooling process in which 1.05T, 1.1T, 1.3T, 1.5T, and 2T magnetic fields (initial magnetic fields) are applied in order from the higher resistance side. Yes, the horizontal axis indicates the swept magnetic field in units of magnetic flux density.
  • Each curve is obtained when the initial magnetic field is used as a starting point and the magnetic field is swept up to the opposite magnetic field with the same strength as the initial magnetic field and then returned to the initial magnetic field.
  • the initial magnetic field is 1.05 T
  • the electrical resistance increases when no magnetic field is applied, and a substantially constant value is maintained at the high electrical resistance in the subsequent magnetic field sweep. This is considered to correspond to the change of the percolation path.
  • the initial magnetic field exceeds 1.05T, the resistance value decreases as the strength of the initial magnetic field increases, and any of the initial magnetic fields of 1.1T, 1.3T, 1.5T, and 2T In this case, the resistance value in the absence of a magnetic field at the time of sweep is kept almost constant. From this, it can be seen that the phase state that realizes a resistance value of three or more according to the percolation path in the tuning layer 21 is stable.
  • the vertical axis in FIG. 13 is the temperature (K), and the horizontal axis is the Sr amount, that is, the hole doping amount x.
  • FIG. 14 is a graph of the resistance value of the channel layer against the gate voltage in the embodiment of the strongly correlated nonvolatile memory 300.
  • White circles and black circles indicate measured values of electrical resistance values when the gate voltage is increased to the positive polarity side (first polarity) and when the gate voltage is decreased to the negative polarity side (second polarity), respectively.
  • the gate voltage is the potential of the gate electrode 41 when the source electrode 43 is based on 0V.
  • the gate voltage is set and the electric resistance value between the source electrode 43 and the drain electrode 42 is measured, and the electric resistance value is shown as the resistance of the channel layer 2. Further, the measurement was performed by cooling the strongly correlated nonvolatile memory 300 to 30K.
  • the absolute value was increased by increasing the gate voltage to the positive polarity side as shown in the characteristics of FIG. Then, a step-like behavior having a threshold value that the electric resistance value of the channel layer rapidly decreases in the vicinity of about 1.8 V was confirmed. Further, when the gate voltage was applied up to +3 V, the electrical resistance value of the channel layer showed a change of 5 digits or more from the state where the gate voltage was not applied.
  • This operation is a SET operation in which the channel layer 2 is transitioned to a low resistance state (SET state) by making a metal phase.
  • the gate voltage was applied to the negative polarity side. Then, as shown in FIG. 14, an increase in resistance value was observed after ⁇ 1V.
  • the voltage was further applied to the negative side and the absolute value of the voltage was increased while maintaining the negative polarity, it returned to the initial high resistance state (OFF state) at ⁇ 2 V or more.
  • This operation is a RESET operation in which the channel layer 2 is changed to the high resistance state (OFF state) by setting the channel layer 2 to the insulator phase. At that time, it was confirmed that a gentle behavior with a threshold value of -1 V and a high resistance state by the RESET operation were obtained.
  • the SET operation and the RESET operation can be performed, and the low resistance state (SET state) and the high resistance state (OFF state) can be transited to each other. Met. Further, it was confirmed that in both the SET state and the OFF state, a nonvolatile memory function in which each state is maintained in a state where the gate voltage is 0 V and no current flows through the channel layer was confirmed.
  • FIG. 15 is a graph showing electrical resistance controlled to multiple values by the SET operation of the strongly correlated nonvolatile memory element 300.
  • the gate voltage is lowered to 0 V which is lower than the threshold voltage of +1.8 V while supplying the source / drain currents of the above values. I let you. And after the voltage drop, the electrical resistance of the channel layer was measured.
  • the resistance value of the channel layer changed at the time when the gate voltage was 0 V in accordance with each value of the source / drain current value.
  • the resistance value of the channel layer changed to about 10 4 ⁇ , about 10 5 ⁇ , and about 10 6 ⁇ depending on the source / drain currents of 80 ⁇ A, 70 ⁇ A, and 60 ⁇ A, respectively. .
  • These resistance values were maintained even when the source / drain current value was 0 A at that time.
  • multi-value resistance control in which the resistance value of the channel layer is controlled to each value in the state where the gate voltage is 0 V is realized.
  • the threshold current of the source / drain current was in the range of 40 ⁇ A or more and less than 60 ⁇ A. As described above, it was confirmed that a non-volatile memory function capable of performing a multi-value storing operation was developed.
  • the physical mechanism of the non-volatile memory function of such multi-value storage operation is realized by making use of the characteristics of the above strongly correlated oxide thin film with the carrier amount as the Sr amount and the external field as the magnetic field. It is.
  • the amount of carriers injected into the channel layer is controlled by the gate voltage. That is, the control as if the Sr amount was controlled in FIG. 13 was realized by the voltage applied to the gate electrode, and the control corresponding to the lateral movement in the electronic phase diagram of FIG. 4B or FIG. 5 was performed. Was confirmed.
  • the phenomenon similar to the behavior of FIGS. 9 to 12 described based on the magnetic field as the external field is realized in the strongly correlated nonvolatile memory 300 by the source / drain current.
  • the value of the source / drain current can be regarded as a kind of the external field having an action of maintaining the strongly correlated oxide thin film in the metal phase.
  • the current value is clearly shown as an additional axial movement.
  • the inventor of the present application indicates that the percolation described with reference to FIGS. 11 and 12 is likely to hold in the same manner even when the source / drain current acts as an external field. thinking. That is, a multi-level stable state is realized due to the formation state of the percolation path in the tuning layer controlled by the value of the source / drain current. And since it is possible to achieve both the above-described non-volatility and control of the source / drain current, it is considered that a multi-value non-volatile effect appears. Since the nonvolatile memory function controlled by such electrical means originates from the phase transition phenomenon of the strongly correlated electron system in the first place, the strong correlation employed as the material of the channel layer in this embodiment is used.
  • FIG. 16 is a graph showing electrical resistance controlled to multiple values by the RESET operation of the strongly correlated nonvolatile memory element 300. For this measurement, first, set the gate voltage to 0 while flowing a current of 100 ⁇ A between the source and drain, once complete the SET operation, and then apply the gate voltage further to the negative side to determine the absolute value of the gate voltage. Increased.
  • the ultimate voltage of the source and drain voltages is set to -1V, -1.25V, -1.5V, and -1.75V, and then the electrical resistance is measured until the gate voltage is raised to zero. did.
  • the electrical resistance of the channel layer was maintained at a resistance value corresponding to the ultimate voltage value of the negative side gate. That is, by adjusting the absolute value of the gate voltage in a voltage range that is equal to or higher than the threshold voltage (1 V), the absolute value of the gate voltage is lowered below the threshold voltage or the resistance value of the channel layer after the application is stopped. Was confirmed to be controlled to 3 values or more. It was confirmed that the multi-value nonvolatile memory function corresponding to the applied voltage value as the reached voltage in the OFF state was realized by operating in this way.
  • the multi-value storage operation by the RESET operation also has an advantage that the above-described control by the source / drain current as an external field is not required except for the SET operation performed first. Therefore, in the RESET operation, by adjusting the applied voltage value through the gate electrode 41, the resistance value of the channel layer 2 after stopping the application of the gate voltage is set to three or more without using the control of the source / drain current value. It is possible to control.
  • the description of the present embodiment based on the above-described example is based on the strongly correlated nonvolatile memory 300 in which the trigger layer 22 and the tuning layer 21 are adopted as the channel layer 2.
  • the configuration of the strongly correlated memory element according to the present embodiment is not necessarily limited to the configuration of the channel layer having such a configuration, and includes a strongly correlated memory element having an arbitrary specific structure that satisfies the detailed operation principle. It is a waste.
  • the bistability described with reference to FIG. 4A is established even when a single channel layer is employed.
  • the strongly correlated nonvolatile memories 100 and 200 described with reference to FIGS. 1 and 2 also exhibit a nonvolatile memory function originating from bistability, and more than three values originating from percolation. Value storage can be realized.
  • the configuration of the channel layer 2 including the two layers of the tuning layer 21 and the trigger layer 22 has been described by taking only the top gate strongly correlated nonvolatile memory 300 (FIG. 3) as an example. This is because, in the strongly correlated nonvolatile memory 100 (FIG. 1), the channel layer 2 is formed by the first strongly correlated oxide trigger layer 22 and the second strongly correlated oxide tuning layer, and the gate insulation. The body 31 is configured to be sandwiched between the trigger layer 22 and the gate electrode 41. However, the channel layer 2 including two layers of the tuning layer 21 and the trigger layer 22 can also be employed in the strongly correlated nonvolatile memory 200 (FIG. 2) having a bottom gate configuration.
  • the channel layer 2 is formed of the first type strongly correlated oxide trigger layer 22 and the second type strongly correlated oxide tuning layer, and the gate insulator 31 is formed with the trigger layer 22. It is also possible to configure so as to be sandwiched between the gate electrodes 41. In both the top gate configuration and the bottom gate configuration, the channel layer 2 can be controlled through the control of the trigger layer 22.
  • the (110) plane orientation substrate is used.
  • the single crystal thin film on the (210) plane orientation substrate can also undergo primary transition, the same applies to the case of using the (210) plane orientation substrate. It is possible to realize a strongly correlated oxide field effect element exhibiting a huge resistance change. Note that the materials, compositions, film thicknesses, formation methods, and the like of the thin film and the substrate exemplified in this embodiment are not limited to the above embodiments.
  • the strongly correlated nonvolatile memory of the present invention can be used in any electrical / electronic device that uses an element that exhibits a nonvolatile switching function by electrical means.

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Abstract

【課題】　電気的手段により相転移し不揮発なスイッチング機能を発現する強相関不揮発メモリー素子を提供する。 【解決手段】　本発明のある実施形態においては、チャネル層２とゲート電極４１とゲート絶縁体３１とソース電極４３とドレイン電極４２とを基板１上に備えている強相関不揮発メモリー素子が提供される。チャネル層２は強相関酸化物薄膜を含むとともに電荷整列相または軌道整列相を示すペロフスカイト型マンガン酸化物からなり、ゲート絶縁体３１はチャネル層の表面または界面の少なくとも一部に接して形成されるとともにチャネル層とゲート電極とにより挟まれており、ソース電極４３およびドレイン電極４２はチャネル層の少なくとも一部に接して形成されている。

Description

強相関不揮発メモリー素子
　本発明は強相関不揮発メモリー素子に関する。さらに詳細には本発明は、電気的手段により不揮発性メモリー機能を発現する強相関不揮発メモリー素子に関する。
　近年、半導体デバイスの性能向上指針であったスケーリング則もいよいよ限界に直面することが懸念されている。それに伴い、トランジスタリミット以降の危機を乗り越えるべく新奇な動作原理を可能とする材料開発が進められている。例えば、スピンの自由度を取り入れたスピントロニクスの分野において、ＤＲＡＭ（ダイナミックランダムアクセスメモリー）並みの高速動作が可能な高密度不揮発性メモリーを目指した開発が進められている。
　一方、半導体デバイス設計の基礎を支えるバンド理論を適用することができない強相関電子系を有する材料の研究も進展してきた。その進展の成果として、電子系の相転移に起因する巨大かつ高速な物性変化を示す物質が見出されている。強相関電子系材料においては、スピンのみならず電子軌道の自由度までもが電子系の相状態に関与することにより、スピン、電荷、軌道が形成する様々な秩序を示す多彩な電子相が発現する。強相関電子系材料の代表例がペロフスカイト型マンガン酸化物（perovskite manganite）であり、その電子系においては、一次相転移によりマンガン（Ｍｎ）の３ｄ電子が整列する電荷整列相（charge-ordered phase）や、電子軌道が整列する軌道整列相（orbital-ordered phase）が発現することが知られている。
　電荷整列相や軌道整列相においてはキャリアが局在するため電気抵抗は高くなり、電子相は絶縁体相となる。また、これらの電子相の磁気的性質は、二重交換相互作用及び超交換相互作用による反強磁性相である。なお、電荷整列相や軌道整列相の電子状態は半導体的とみるべき場合も多い。電荷整列相や軌道整列相においては、キャリアが局在しているものの、電気抵抗はいわゆるバンド絶縁体よりも低くなるためである。しかしここでは慣例により、電荷整列相や軌道整列相の電子相を絶縁体相と表現する。これとは逆に、電気抵抗が低く金属的振舞いを示す場合にはスピンが揃うため電子相は強磁性相を示す。なお、金属相の定義は様々あるが、本出願においては、「抵抗率の温度微係数の符号が正のもの」を金属相と表現する。この表現に対応させれば、上記の絶縁体相は、「抵抗率の温度微係数の符号が負のもの」と再定義される。
　さらに、金属相と絶縁体相がある物質中にて共存している二相共存状態も知られている。二相共存状態をとる物質の電気抵抗値は、その物質中における上記金属相のパーコレーションにより決定される。例えば、電気抵抗を測定するために当該物質を介して設けられた二つの電極間において金属相の領域が１か所でも経路としてつながれば抵抗は低くなり、そのような経路が存在しなければ抵抗が高くなる。二相共存状態をとる物質が導体的振る舞いを示すか絶縁体的振る舞いを示すか、すなわちその物質のみかけの電気抵抗値は、このようなパーコレーションによってもたらされる金属相の経路の幾何学的構造（典型的には、長さ、太さ、および数）によって決まる。そして、二相共存状態における上記金属相領域の経路の幾何学的構造に応じて、上記電気抵抗値が２値以上の値を取り得ることが知られている。
　上述した電荷整列相、軌道整列相に加え、電荷整列と軌道整列との両方がともに成立している相（電荷軌道整列相; charge- and orbital-ordered phase）といった電子相のうちいずれかのものをとりうる物質においては、その物質の単結晶バルク材料において種々のスイッチング現象が観察されることが開示されている（特許文献１：特開平８－１３３８９４号公報、特許文献２：特開平１０－２５５４８１号公報、特許文献３：特開平１０－２６１２９１号公報）。それらのスイッチング現象は、転移点を挟むような温度変化、磁場や電場の印加、さらには光照射といった刺激を作用させたことに応じて発現する現象である。これらのスイッチング現象は、典型的には、電気抵抗の巨大な変化や、反強磁性相―強磁性相の間の相転移として観察される。例えば、磁場印加による何桁もの抵抗変化は、超巨大磁気抵抗効果としてよく知られている。
　これらの強相関電子系材料を薄膜化しチャネル層として用いる電界効果素子の研究も早くから試みられてきた。例えば、Ｌａ０．７Ｃａ０．３ＭｎＯ３薄膜をチャネル層とし、その上部にゲート絶縁体として強誘電体ＰｂＺｒ０．２Ｔｉ０．８Ｏ３（ＰＺＴ）薄膜を作製した場合に、強誘電体ＰｂＺｒ０．２Ｔｉ０．８Ｏ３薄膜の残留分極によりチャネル層に不揮発な抵抗変化がもたらされることが報告されている（非特許文献１）。非特許文献１には、チャネル層の抵抗が、正の電圧印加により低下し、負の電圧印加により増大することが報告されている。また、（１１０）面方位基板上において単結晶薄膜における一次転移が可能であること（特許文献４）を利用して、金属絶縁体転移（metal insulator transition）を示す強相関酸化物薄膜であるＮｄ０．５Ｓｒ０．５ＭｎＯ３薄膜をｐ層として、また、ＮｂドープＳｒＴｉＯ３（１１０）基板をｎ層として用いたｐｎ接合が報告されている（非特許文献２）。さらに最近、金属絶縁体転移を示すＮｄＮｉＯ３薄膜をチャネル層に用いた３端子素子の研究も報告されている（非特許文献３）。
特開平８－１３３８９４号公報 特開平１０－２５５４８１号公報 特開平１０－２６１２９１号公報 特開２００５－２１３０７８号公報
S. Mathews et al., "Ferroelectric Field Effect Transistor Based on Epitaxial Perovskite Heterostructures", Science vol.276, 238(1997) J. Matsuno et al., "Magnetic field tuning of interface electronic properties in manganite-titanate junctions", Applied Physics Letters vol.92, 122104(2008) S. Asanuma et al., "Tuning of the metal-insulator transition in electrolyte-gated NdNiO3", Applied Physics Letters vol.97, 142110(2010)
　しかしながら、非特許文献１によれば、±１０Ｖの電圧印加の範囲において生じる抵抗の変化量は、比にして約３倍程度にとどまっている。非特許文献１はゲート絶縁体として強誘電体を採用している。そのため、チャネル層に用いたマンガン酸化物と、ゲート絶縁体の上方の強誘電体材料との界面における格子ミスマッチが大きすぎることとなり、当該界面での欠陥発生が避けられない。このような欠陥が導入されると、ゲート絶縁体を介したリーク電流が発生したり強誘電性自体が劣化したりするため、長期間にわたり使用されるデバイスを使用しようとすると、問題を引き起こすことが懸念される。そしてなにより、非特許文献１において実現されている不揮発性は、ゲート絶縁体の強誘電体としての性質を利用したものである。つまり、不揮発性を実現するために強誘電体のゲート絶縁体を必須としている。また、非特許文献２に開示されるｐｎ接合においても、Ｎｄ０．５Ｓｒ０．５ＭｎＯ３薄膜等の金属絶縁体転移において発現する５桁以上もの抵抗変化から期待されるほどの電流密度あるいはキャパシタンスの巨大な変化は観測されず、不揮発性も報告されていない。さらに、非特許文献３の開示においても、チャネル層の厚みが５ｎｍの試料において、－２．５Ｖのゲート電圧の印加により金属絶縁体転移温度が約４０Ｋ低減しているものの、ゲート電圧による完全な金属相への転移は実現せず、不揮発性も報告されていない。これらのように、これまでの開示または報告においては、強相関酸化物をチャネル層に用いる電界効果素子などの回路要素または素子において、巨大な抵抗変化を利用した不揮発性メモリー機能は達成されていない。
　加えて、金属相と絶縁体相の二相共存状態やそれに伴うパーコレーションを、強相関酸化物をチャネル層に用いる素子や、まして、不揮発性メモリーの動作のために利用する手法は知られていない。
　本発明は上記問題点の少なくともいずれかを解決するためになされたものである。本発明は、電気的手段により巨大な抵抗変化（スイッチング）を利用した不揮発性メモリー機能を発現する強相関不揮発性メモリーの実現に貢献する。
　上記課題を吟味した結果、本願の発明者は、ゲート絶縁体の作用を利用しなくとも、不揮発性メモリー機能が、チャネル層それ自体の性質によって発現させることが可能なものであると考えるに至り、従来にない新規な不揮発メモリー素子を創出するに至った。なお、本出願全般において、不揮発メモリー素子のための構造を特定するために、理解を容易にするのみの目的にて、周知の電界効果トランジスター（ＦＥＴ）や薄膜トランジスター（ＴＦＴ）の構造のために通常用いられる用語により説明する場合がある。
　本発明において提案される新たな動作原理に基づく本発明のある態様においては、強相関酸化物薄膜を含むチャネル層と、ゲート電極と、該チャネル層の表面または界面の少なくとも一部に接して形成され、該チャネル層と該ゲート電極とにより挟まれているゲート絶縁体と、前記チャネル層の少なくとも一部に接して形成されたソース電極およびドレイン電極とを基板上に備えており、　前記チャネル層が、金属相と、電荷整列相または軌道整列相のいずれかである絶縁体相との間において相転移可能なペロフスカイト型マンガン酸化物を含んでいる強相関不揮発メモリー素子が提供される。
　上記構成により、本発明のある態様においては、電荷整列相または軌道整列相を示すペロフスカイト形マンガン酸化物の示す外場による絶縁体金属転移および双安定領域を利用した強相関不揮発メモリー素子が提供される。以下、強相関酸化物薄膜を含むチャネル層を、必要に応じて「強相関チャネル層」と記す。また、強相関不揮発メモリー素子とは、不揮発性メモリー機能を備える強相関酸化物を利用する素子を示している。
　また、本発明のある態様の強相関不揮発メモリー素子においては、前記チャネル層、前記ゲート絶縁体、および前記ゲート電極が、前記基板からこの順に形成されている。また、本発明のある態様の強相関不揮発メモリー素子は、前記ゲート電極、前記ゲート絶縁体、および前記チャネル層が、前記基板からこの順に形成されている。
　本態様により、いわゆるトップゲート構成や、ボトムゲート構成の強相関不揮発メモリー素子が提供される。
　また、本発明のある態様の強相関不揮発メモリー素子においては、前記チャネル層が、第１種の強相関酸化物のトリガー層と、第２種の強相関酸化物のチューニング層とからなり、前記トリガー層と前記チューニング層とが互いに積層して配置されている。
　さらに、本発明のある態様の強相関不揮発メモリー素子においては、前記ゲート絶縁体と前記チューニング層とにより前記トリガー層が挟まれている。
　強相関不揮発メモリー素子を含む３端子素子の動作原理には、電界によってチャネル層内にキャリアをドーピングすることにより相転移を引き起こすという上述した第１の動作原理を含んでいる。したがってチャネル層を薄くしてキャリア密度を増大させることにより、相転移は容易となる。ここで、印加されたゲート電圧の作用により、キャリアはゲート絶縁体側に蓄積する。このため、本発明のトリガー層とチューニング層を採用する態様において各層の膜厚を適切に決定することにより、前記トリガー層に対してゲート電極によるキャリアドープがより効果的に作用し電圧閾値を低減することが可能となる。
　すなわち、これらの膜厚を臨界膜厚との関係により具体的に特定すれば、本発明のある態様の強相関不揮発メモリー素子においては、前記チャネル層の厚さｔ、前記トリガー層の厚さｔ１、および前記チューニング層の厚さｔ２が、該トリガー層および該チューニング層のそれぞれの金属相のための臨界膜厚ｔ１ｃおよびｔ２ｃに対し、
　ｔ＝ｔ１＋ｔ２≧ｍａｘ（ｔ１ｃ，ｔ２ｃ）
　ただし、
　ｔ１＜ｔ１ｃ、ｔ２＜ｔ２ｃ、ｍａｘ（）は変数群の最大値を返す関数、なる関係を満たしていることが好ましい。
　また、本発明のある態様の強相関不揮発メモリー素子においては、基板の面方位が（１１０）面方位または（２１０）面方位である。
　本態様により、ペロフスカイト型マンガン酸化物の電荷整列相、軌道整列相による一次転移が単結晶薄膜であっても可能となるため格子欠陥等の少ないチャネル層が使用可能となり、スイッチングによる巨大な抵抗変化が得られる。
　また、本発明の強相関不揮発メモリー素子においては、絶対値がある閾値電圧以上となる第１極性の電圧を前記ゲート電極に印加し前記チャネル層の抵抗値を低下させるＳＥＴ動作の後に、前記ソース電極および前記ドレインの間に流すソースドレイン電流を閾値電流以上に維持したまま、前記ゲート電極への前記電圧を、前記第１極性のまま絶対値を前記閾値電圧より低下させるかまたはその印加を停止することにより、前記チャネル層の抵抗値が前記ＳＥＴ動作以前の値よりも低い値となるよう制御される。
　本態様により、ＳＥＴ動作によってチャネル層の抵抗値を制御する不揮発メモリー機能を実現することができる。
　さらに、本発明の強相関不揮発メモリー素子においては、絶対値がある閾値電圧以上となる第２極性の電圧を前記ゲート電極に印加し前記チャネル層の抵抗値を上昇させるＲＥＳＥＴ動作の後に、前記ゲート電極への前記電圧を、前記第２極性のまま絶対値を前記閾値電圧より低下させるかまたはその印加を停止することにより、前記チャネル層の抵抗値が前記ＲＥＳＥＴ動作以前の値よりも高い値となるよう制御される。
　本態様により、秩序化温度以上への加熱等を行うことなく電気的な手段によるＲＥＳＥＴ動作が可能となる。また、そのＲＥＳＥＴ動作によってチャネル層の抵抗値を制御する不揮発メモリー機能を実現することができる。
　また、本発明の強相関不揮発メモリー素子においては、前記ＳＥＴ動作の後の前記ソースドレイン電流の値を前記閾値電流以上の範囲において調整することより、前記ゲート電極に印加する電圧の絶対値を前記閾値電圧より低下させるかまたはその印加を停止した後のチャネル層の抵抗値が３値以上に制御される。
　さらに、前記ＲＥＳＥＴ動作においては、前記ＲＥＳＥＴ動作における前記ゲート電極への印加電圧の値を、絶対値が前記閾値電圧以上となる電圧範囲において調整することより、前記ゲート電極に印加する電圧の絶対値を前記閾値電圧より低下させるかまたはその印加を停止した後のチャネル層の抵抗値が３値以上に制御される。
　本発明のこれらの態様により、多値のメモリー動作をする不揮発メモリー素子を実現することができる。
　本発明のいずれかの態様においては、チャネル層において不揮発性を発現するためゲート絶縁体に不揮発性を担保させる必要がない強相関不揮発メモリー素子が実現される。また、チューニング層内のパーコレーションによる経路の変化に応じた抵抗変化を利用することより、多値の不揮発性メモリー動作を行ないうる強相関不揮発メモリー素子が実現される
本発明のある実施形態における一例のトップゲート型の強相関不揮発メモリー素子の概略断面図である。 本発明のある実施形態における一例のボトムゲート型の強相関不揮発メモリー素子の概略断面図である。 本発明のある実施形態における一例のトリガー層とチューニング層を備える強相関チャネル層を有する強相関不揮発メモリー素子の概略断面図である。 本発明のある実施形態におけるチャネル層の動作メカニズムを説明する説明図である。図４（ａ）は電荷軌道整列相を示すペロフスカイトマンガン酸化物に見られる典型的な磁場－温度電子相図であり、図４（ｂ）はペロフスカイトマンガン酸化物におけるキャリアドープの動作を温度とホール量の相図により説明する説明図である。 本発明のある態様において電気的手段によって実現するメモリー動作に関連して、特にソースドレイン電流の果たす役割を説明する説明図である。図５（ａ）～（ｅ）は、それぞれ、（ａ）：Ｖｇ＞Ｖｔｈ、Ｉｓ－ｄ＜Ｉｔｈ、（ｂ）：Ｖｇ＞Ｖｔｈ、Ｉｓ－ｄ＞Ｉｔｈ、（ｃ）：Ｖｇ＜Ｖｔｈ、Ｉｓ－ｄ＞Ｉｔｈ、（ｄ）：Ｖｇ＜Ｖｔｈ、Ｉｓ－ｄ＜Ｉｔｈ、そして（ｅ）：Ｖｇ＝０、Ｉｓ－ｄ＝０の動作を示している。 本発明のある態様におけるＳＥＴ動作を時系列に従って示すタイミングチャートであり、ゲート電圧Ｖｇ、ソースドレイン電流Ｉｓ－ｄ、ソースドレイン抵抗ＲＳＤの時系列変化を示している。図６（ａ）は通常のスイッチング動作であり、図６（ｂ）はＳＥＴ動作である。 本発明のある実施形態において、各温度において２層構造の強相関チャネル層２における伝導状態を説明する説明図である。 本発明のある実施形態におけるチューニング層によるチャネル層の抵抗変化のメカニズムを示す模式図であり、（ａ）から（ｃ）の順に外場強度が増大してゆく様子を示している。 本発明のある実施形態における強相関不揮発メモリー素子のチューニング層およびトリガー層の材質の抵抗率の温度および磁場依存性を示すグラフである。図９（ａ）はチューニング層として使用するＮｄ０．５Ｓｒ０．５ＭｎＯ３薄膜（膜厚８０ｎｍ）であり、図９（ｂ）はトリガー層として使用するＰｒ０．５Ｓｒ０．５ＭｎＯ３薄膜（膜厚４０ｎｍ）である。 本発明のある実施形態における強相関不揮発メモリー素子のチャネル層の抵抗値の温度および磁場依存性のグラフである。トリガー層はＰｒ０．５Ｓｒ０．５ＭｎＯ３の３ｎｍ厚の薄膜であり、チューニング層はＮｄ０．５Ｓｒ０．５ＭｎＯ３の３ｎｍ厚の薄膜である。 本発明のある実施形態における強相関不揮発メモリー素子の無磁場下冷却後の磁気掃引における電気抵抗のグラフである。 本発明のある実施形態における強相関不揮発メモリー素子の磁場下冷却後の磁気掃引における電気抵抗のグラフである。 本発明のある実施形態におけるチャネル層のドーピング挙動を説明するための説明図であり、Ｐｒ１－ｘＳｒｘＭｎＯ３（ｘ＝０．４～０．６）バルク単結晶の電子相図である。 本発明のある実施形態における強相関不揮発メモリー素子の実施例において、ゲート電圧に対するチャネル層の抵抗値のグラフである。 本発明のある実施形態における強相関不揮発メモリー素子のＳＥＴ動作により多値に制御される電気抵抗を示すグラフである。 本発明のある実施形態における強相関不揮発メモリー素子のＲＥＳＥＴ動作により多値に制御される電気抵抗を示すグラフである。
　以下、本発明に係る強相関不揮発メモリー素子の実施形態を図面に基づいて説明する。当該説明に際し特に言及がない限り、全図にわたり共通する部分または要素には共通する参照符号が付されている。また、図中、各実施形態の要素のそれぞれは、必ずしも互いの縮尺比を保って示されてはいない。
＜第１実施形態＞
［１　動作原理］
［１－１　メモリー素子の概略構成］
　図１は、本実施形態の一例の強相関不揮発メモリー素子の構成を示す概略断面図であり、トップゲート構造を有する強相関不揮発メモリー素子１００（以下「強相関不揮発メモリー１００」と記す）の構造を示す。図１における基板１の紙面の上方の面の上には強相関酸化物を含むチャネル層２が形成されている。なお、本出願全般において、トップゲート構造やチャネル層との用語を含むその他の用語は、従来の電界効果素子の代表的な構成である例えばシリコン用いるＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスター）と対比することにより、本願の説明の理解を容易にするためのみに記載されている。
［１－２　スイッチングのメカニズム］
　本願の発明者は、強相関不揮発メモリー１００に例示される構造の素子において、電荷整列相や軌道整列相あるいは両方が同時に成立する電荷軌道整列相を示す強相関酸化物をチャネル層２に用いることにより、２種類の物理的機構でスイッチングを行なわせうることに着目した。スイッチングのための第１の物理的機構は、背景技術で記載したように磁場、電場、電流、光照射などの摂動となる外場により強相関酸化物に生じさせうる絶縁体金属転移である。また、第２の物理的機構は、強相関酸化物を含むチャネル層内に電界を作用させてキャリアをドーピングし、そのキャリアの作用によって強相関酸化物の相転移を引き起こす、というものである。
　本実施形態においてチャネル層として採用する強相関酸化物薄膜のスイッチング動作を図４に基づいて説明する。強相関不揮発メモリー１００のような電界効果素子に類似した構成を念頭におき、チャネル層に用いる強相関酸化物において実現されるスイッチングや不揮発性メモリー機能のメカニズムについて説明する。
［１－２－１　双安定性のメカニズムと相転移］
　第１の物理的機構を説明するために、図４（ａ）に、電荷軌道整列相を示すペロフスカイトマンガン酸化物に見られる典型的な磁場－温度電子相図（温度磁場相図）を示す。低磁場側に見られる領域４０２は強相関酸化物が電荷軌道整列することによって生じる絶縁体相となる領域を表している。これに対し、高磁場側に見られる領域４０４は金属相となる領域を示している。そして、これらに挟まれたハッチングで示す領域４０６は、強相関酸化物が電荷軌道整列による絶縁体相と金属相との間で双安定状態をとる領域を示している。すなわち、この領域４０６における強相関酸化物は、磁場印加履歴に応じて絶縁体相であったり金属相となったりする。より具体的には、ある温度Ｔに固定したまま磁場を印加してゆくと、領域４０２から出発して境界ＢＬを過ぎ、ハッチングで示す領域４０６となる。この時点での強相関酸化物は電荷軌道整列相による絶縁状態すなわち絶縁体相となっている。続けて磁場を増大させると、領域４０６の高磁場側の境界ＢＨに達して領域４０４の金属相となる。この境界ＢＨを通過する際に、強相関酸化物には、それまでの絶縁体相から金属相へとスイッチングすることに伴う巨大な抵抗変化が観察される。逆に、同一温度で磁場を減少させていくと、領域４０４および領域４０６において強相関酸化物の金属相が維持される。そして、ある磁場つまり低磁場側の境界ＢＬに達すると、強相関酸化物に生じていた金属相は消失してゆく。以上に述べた双安定状態の出現は、第１の物理的機構の一例である磁場によってもたらされている。この双安定状態により不揮発性が得られる。なお、図４（ａ）の温度磁場相図において、この低磁場側の境界ＢＬが磁場０を示す温度軸に到達している。このことは、この温度より低温では、強相関酸化物が一旦、金属相へとスイッチングすると、その後に磁場をとりさった後でも金属相が維持され、絶縁体相とならないことを示している。
　次に、スイッチングのための第２の物理的機構について説明する。図４（ｂ）はペロフスカイトマンガン酸化物におけるキャリアドープの動作を温度とホール量の相図により説明する説明図である。この図において示しているのは、強相関酸化物の双安定状態を示す２つの秩序相、すなわち絶縁体相と金属相の相図であり、横軸にホール量（hole content）、縦軸に温度（絶対温度）をとっている。留意すべきは、絶縁体相Ｉと金属相Ｍの相境界ＢＤ１は、２つの秩序が競合するいわゆる二重臨界状態となっていることである。このような相図を示す強相関酸化物においては、絶縁体相Ｉと金属相Ｍの境界をまたぐように電界によってキャリアを注入することによりスイッチングが実現される。特に図４（ｂ）に示す白丸４１２と黒丸４１４は、それぞれ、白丸４１２で示す強相関酸化物チャネル層の絶縁体相Ｉから、黒丸４１４で示す金属相Ｍへとスイッチングする状態を示している。そしてそのスイッチングは、電界効果によりキャリア（この場合は電子）を注入することによりホール量が減少することに起因して引き起こされる。なお、このキャリアの注入は、チャネル層に対して電界を形成させるための電極（ゲート電極）を用いて、そのゲート電極への電圧（ゲート電圧）を制御することにより行なわれる。そしてそのゲート電圧の印加を停止すれば、チャネル層の強相関酸化物は、その内部におけるホール量が減少して白丸４１２で示す絶縁体相Ｉへと戻る。このため、この第２の物理的機構のみでは不揮発性は得られない。
［１－２－２　電気的手段によるメモリー動作］
　ここで、本願の発明者は、図４（ａ）および（ｂ）に示したスイッチングのための二つの物理的機構を組み合わせることによって、不揮発性メモリーの動作が可能であることに気づいた。すなわち、図４（ｂ）から見ると、温度とホール量に加え、図４（ａ）の横軸の磁場に相当する外場の軸を導入する。ホール量が上述した第２の物理的機構を制御するパラメータであり、外場が第１の物理的機構を制御するパラメータである。そしてその外場としては、図４（ａ）に示した磁場であってもよいが、強相関不揮発メモリー１００に例示される３端子素子の形態をとるメモリー素子における電気的手段による制御を念頭におき、ここでは強相関酸化物に直接流す電流を採用する。この電流を以下「ソースドレイン電流」と呼ぶ。
　図５は、図４に示した二つの物理的機構を組み合わせることにより、電気的手段によって実現するメモリー動作の発現に関連して、特にソースドレイン電流の果たす役割を説明する説明図である。図５は、温度とホール量、そして電流を軸にとりＳＥＴ動作におけるチャネル層２の相転移、特に、絶縁体相と金属相の転移とこれらの相による双安定状態を示している。図５（ａ）～（ｅ）は、それぞれ、（ａ）ゲート電圧Ｖｇ＞電圧閾値Ｖｔｈ、ソースドレイン電流Ｉｓ－ｄ＜電流閾値Ｉｔｈ、（ｂ）Ｖｇ＞Ｖｔｈ、Ｉｓ－ｄ＞Ｉｔｈ、（ｃ）Ｖｇ＜Ｖｔｈ、Ｉｓ－ｄ＞Ｉｔｈ、（ｄ）Ｖｇ＜Ｖｔｈ、Ｉｓ－ｄ＜Ｉｔｈ、そして（ｅ）Ｖｇ＝０、Ｉｓ－ｄ＝０の動作を示している。このため、図５（ａ）は図４（ｂ）と同一の図であり、図５（ｂ）～（ｄ）は、ソースドレイン電流が流れている状態において強相関酸化物が示す相図であり、図５（ｅ）は、スイッチングしてソースドレイン電流が停止した後に強相関酸化物が示す相図である。図５（ｂ）～（ｄ）においては、ソースドレイン電流の値に合わせた位置に金属相の領域を示している。また、ここでは、ゲート電圧Ｖｇを正極性とすることにより、ドープするキャリアが電子である場合について説明する。
　まず、ゲート電圧によりキャリア（この場合は電子）を注入し絶縁体相の白丸５０２から金属相の黒丸５０４へスイッチングした図４（ｂ）（図５（ａ））の状態としておく。そしてそこからソースドレイン電流を増加させ、その電流値がある値（電流閾値）を超えることにより、図４（ａ）にハッチングで示した双安定領域（領域４０６）にあるとする。このソースドレイン電流を流した状態への強相関酸化物の変化は、黒丸５０４から黒丸５０６に向かう矢印により表される。この矢印が示すように、ソースドレイン電流は、ホール量とは独立して調整される。図５においては、電流の軸を追加してソースドレイン電流の変位を明示している。次にこの電流量を維持しながらゲート電圧印加を停止してホール量を白丸５０２と同じとなるように調整しても、図５（ｃ）の黒丸５０８に示されるように、金属状態は維持される。これは、ソースドレイン電流を流した状態の強相関酸化物が、図４（ａ）の領域４０６と同様の双安定状態となっているためである。さらにその後に電流供給を停止して黒丸５０８から電流の軸方向に戻っても、図５（ｄ）の黒丸５１０に示すように金属相は維持される。
　すなわち、ゲート電圧によって単にキャリアのドーピング量（ホール量）を調整した場合には、絶縁体相と金属相間のスイッチングのみが得られるのに対して、金属相において閾値以上の外場を印加することにより、その履歴に依存した双安定状態の制御が可能になる。この電流の閾値は、磁場を外場とする場合に図４（ａ）において境界ＢＨに相当する。そのため、図５（ａ）から図５（ｂ）～（ｄ）という履歴を経た後にゲート電圧、ソースドレイン電流供給をともに停止した後でも、図５（ｅ）に示すように強相関酸化物は金属相に維持される。このようなメカニズムによって、強相関酸化物をチャネル層に採用するメモリー素子において不揮発性メモリー機能が実現されることになる。電気的手段によりこの動作を実現するため、本願の発明の一態様である強相関酸化物の不揮発性メモリー素子には、上述した３端子の電界効果素子に類似した構成を採用する。
　図５に関して上述した動作例は、チャネル層の電気抵抗を低下させる動作つまりＳＥＴ動作に対応させることができる。その対応の下で、本願の発明の一態様である強相関酸化物の不揮発性メモリー素子において、チャネル層の抵抗を増大させて元に戻す動作つまりＲＥＳＥＴ動作においても不揮発性メモリー機能を実現することが可能である。具体的には、ＲＥＳＥＴ動作においては、ゲート電圧をＳＥＴ動作に用いた電圧とは逆の極性の電圧とし、その後にゲート電圧の印加をすることにより、相境界ＢＤ２（図５（ｅ））を通過させて絶縁体相Ｉへとスイッチングさせる（図示しない）。その後、電流供給を停止した状態、より一般には上記電流閾値を下回る電流を流した状態とするために、ゲート電圧印加を停止すると、強相関酸化物は絶縁状態に維持される。つまり、チャネル層の抵抗は高抵抗の状態に維持される。なお、このＲＥＳＥＴ動作は強相関酸化物の双安定性を利用した動作であり、図５（ｅ）に示す相図をとる状態から、図５（ａ）に示す相図を取る状態に、キャリア量の変化（図の横軸のみの変化）によって遷移させることに相当する。図５（ａ）と図５（ｅ）との間において境界ＢＤ１と境界ＢＤ２がシフトしていることに留意されたい。
　なお、上述したＳＥＴ動作とＲＥＳＥＴ動作との間における非対称性は、そもそもの始状態が絶縁体相であることに起因する。
　次に、図６のタイミングチャートに基づいて、図５に示したＳＥＴ動作をゲート電圧Ｖｇ、ソースドレイン電流、ソースドレイン抵抗の時間的変化の側面から説明する。まず、ＳＥＴ動作が行なわれない場合の動作から説明する。図６（ａ）は、ソースドレイン電流Ｉｓ－ｄを、ＳＥＴ動作のための電流閾値Ｉｔｈに満たない条件で動作させた場合のタイミングチャートである。この場合、図４（ｂ）に示したように、ゲート電圧Ｖｇの印加によりキャリアを注入し絶縁体相から金属相へとスイッチングする。これに伴って、ソースドレイン抵抗Ｒｓ－ｄすなわちチャネル層の強相関酸化物の抵抗は、低抵抗値ＲＬとなる。このスイッチングは、ゲート電圧Ｖｇを相境界ＢＤ１（図４（ｂ））を通過するために必要な電圧閾値Ｖｔｈ以上にする結果生じる現象である。ところが、ゲート電圧Ｖｇを電圧閾値Ｖｔｈより低下させて元に戻すと、ソースドレイン抵抗Ｒｓ－ｄは再び高抵抗値ＲＨとなる。これは、Ｉｓ－ｄがＳＥＴ動作のための電流閾値Ｉｔｈに満たない条件としたためである。
　一方、ソースドレイン電流Ｉｓ－ｄをＳＥＴ動作のための電流閾値Ｉｔｈを越える値として同様のゲート電圧Ｖｇを変化させると、ＳＥＴ動作が実現する。図６（ｂ）は、この動作を示すタイミングチャートである。図６（ｂ）に示すように、この動作においては、ソースドレイン電流Ｉｓ－ｄををある電流閾値Ｉｔｈ以上にしながら、ゲート電圧ＶｇをＶｔｈ以上に変化させる。その後にゲート電圧ＶｇをＶｔｈ以下にしてもソースドレイン抵抗Ｒｓ－ｄは低抵抗値ＲＬに維持される。なお、ゲート電圧Ｖｇの印加停止後にソースドレイン電流Ｉｓ－ｄを電流閾値Ｉｔｈ以下にしても、ソースドレイン抵抗Ｒｓ－ｄは低抵抗値ＲＬであり続ける。こうして、ＳＥＴ動作のための電流閾値Ｉｔｈを越えるソースドレイン電流Ｉｓ－ｄをチャネル層に流すことにより、ＳＥＴ状態を実現することができる。
［１－３　２層構成のチャネル層］
　次に、チャネル層２としてトリガー層とチューニング層の積層構造を採用する場合の強相関酸化物の転移現象について説明する。図３は、本実施形態の一例の強相関不揮発メモリー素子の構成を示す概略断面図であり、強相関酸化物のチューニング層２１（以下、「チューニング層２１」という）、強相関酸化物のトリガー層２２（「トリガー層２２」）の２層を備えるチャネル層２を有するトップゲート構造の強相関不揮発メモリー素子３００（以下「強相関不揮発メモリー３００」と記す）の構造を示す。一般に、強相関酸化物薄膜において、金属相を安定させたり、金属絶縁体転移が実現したりするためには、その薄膜はある程度厚く作製されている必要がある。強相関酸化物薄膜の膜厚があまりに薄いと安定した金属相や金属絶縁体転移が実現しないためである。すなわち、厚みに関する臨界値（以下「臨界膜厚（critical thickness）」という）より厚く形成されている強相関酸化物薄膜においてのみ、金属相が実現したり、金属絶縁体転移が実現したりする。その意味において、臨界膜厚とは、上記の金属相が安定に存在するため、または、金属絶縁体転移が発現するために必要となる膜厚の下限値ともいえる。この強相関酸化物特有の現象のために、キャリア密度の向上を狙ってチャネル層２を薄くしていっても、金属相や金属絶縁体転移自体が消失する場合がある。
　このような一般的な性質を克服するために、本実施形態様における好ましい構成として、本願の発明者は、強相関チャネル層２にトリガー層２２とチューニング層２１という異なる役割の層を含めて積層構造とすることを創出した。図７は、各温度において２層構造の強相関チャネル層２における伝導状態を説明する説明図である。この好ましい構成において、特に各層の厚みを適切に設定する具体的な構成を説明する。ここでは、強相関酸化物のトリガー層２２の厚さｔ１をその臨界膜厚ｔ１ｃより薄くし、強相関酸化物のチューニング層２１の厚さｔ２をその臨界膜厚ｔ２ｃより薄くした２層を含むチャネル層を考える。トリガー層２２およびチューニング層２１は単独の層では、それぞれの臨界膜厚ｔ１ｃおよびｔ２ｃそれぞれより薄いために金属絶縁体転移（metal-insulator transition）あるいは金属相（metallic phase）が消失する。そしてその消失のメカニズムは、層厚が薄く電子状態が二次元的になるためであることに本願発明者は注目した。ここで、上記２層を含むチャネル層全体の厚みｔを、ｔ＝ｔ１＋ｔ２≧ｍａｘ（ｔ１ｃ、ｔ２ｃ）を満たすように決定するとする。なお、ｍａｘ（ｔ１ｃ、ｔ２ｃ）は、関数ｍａｘ（）の変数であるｔ１ｃ、ｔ２ｃのうちの最大値を返す関数である。この厚みの条件を満たす場合において、まず、トリガー層２２が金属相を示すときを考える。このときには、チャネル層全体として電子状態が三次元的になる。このため、チャネル層２全体における金属絶縁体転移あるいは金属相が維持される。次に、トリガー層２２が金属絶縁体転移により絶縁体相となるときを考える。このとき、トリガー層２２に接して配置されたチューニング層２１の内部のキャリアは、トリガー層２２が絶縁体相となっているためにチャネル層２全体の厚みｔではなく、強相関酸化物のチューニング層２１の厚みｔ２のみを感じることになる。チューニング層２１の厚みｔ２は金属相の臨界膜厚ｔ２ｃより薄いため、チューニング層２１の金属相は消失し、その結果チャネル層２全体の抵抗値が増大する。このように、上記厚みの条件が満たされている場合、チャネル層全体の抵抗がトリガー層２２の金属絶縁体転移によって支配される。すなわちトリガー層２２が金属相であればチャネル層２は抵抗値が低い金属相であり、トリガー層２２が絶縁体相であればチャネル層２は抵抗値が高い絶縁体相となる。
　この強相関チャネル層２に上記２層を含む場合のメカニズムは、図７に示すモデルを用いて説明することができる。図７の各図は、（ａ）から順に、軌道整列温度（Orbital ordering temperature）ＴＯＯとの比較において、温度ＴがＴＯＯよりも高温（図７（ａ））、ＴＯＯ程度（図７（ｂ））、そしてＴＯＯより低温（図７（ｃ））のそれぞれにおけるチャネル層２の内部の伝導キャリアの移動の様子を模式的に示す説明図である。例えば室温（３００Ｋ）など、図７（ａ）に示される高温の状態から冷却していくとする。チャネル層２においては、キュリー温度ＴＣ＝２００Ｋ近傍およびそれより低温の温度域において、抵抗率の温度微係数の符号は正となっている。この際には、典型的には、図７（ａ）の矢印により示されるように、チャネル層２全体、つまり、チューニング層２１およびトリガー層２２をまたがるようにキャリアが伝播している。すなわち、上記２層を含むチャネル層２の合計の厚みｔが、ｔ＝ｔ１＋ｔ２≧ｍａｘ（ｔ１ｃ、ｔ２ｃ）を満たしている。このため、キャリアはチャネル層２の全体を伝播し三次元的な領域に拡がる電子状態となっている。このように、強相関酸化物のトリガー層が金属相を示す場合には、金属相が維持される。さらに冷却され温度ＴがＴＯＯ程度、例えば１００Ｋ近傍となると、トリガー層２２が金属絶縁体転移により絶縁体相へと相転移する（図７（ｂ））。このとき、トリガー層２２に接して配置されたチューニング層２１の内部にある伝導キャリアは、チューニング層２１の厚みｔ２のみを「感じる」ことになる。つまり、伝導キャリアの状態は、その伝導キャリア自体の伝播可能な領域の厚みの減少による影響を受ける。伝導キャリアにとっての厚みが、チャネル層２全体の厚みｔではなく、チューニング層２１の厚みｔ２となるのである。
　図７（ｂ）は、この状態において、伝導キャリアがチューニング層２１のみを伝導する様子を示している。すなわちトリガー層２２内の伝導キャリアにとっては、図中の白丸を以て示したように局在しているのに対し、チューニング層２１内の伝導キャリアは、チャネル層２の厚みが例えば半分になったのと同様の状況となる。こうして、チャネル層２内の伝導キャリアにとって、「感じる」ことのできる膜厚が、チャネル層２全体の厚みから、チューニング層２１のみの厚みへと切り替わることとなる。さらに冷却され温度がＴＯＯを下回ると、チューニング層２１の金属相は消失し、その結果、チャネル層２全体の抵抗値が増大する。図７（ｃ）は、この状態において伝導キャリアがいずれの層においても局在している様子を示している。すなわち、温度がＴＯＯを下回ると、チューニング層２内のキャリアも局在化することになる。トリガー層２２とチューニング層２１を採用することは、いわば、伝導キャリアの次元性が変化することを積極的に変更することにより電気抵抗が変動する現象を活用するアプローチといえる。
［１－４　パーコレーション］
　続いてチューニング層内の金属相のパーコレーションについて図８に基づいて説明する。図８は、チューニング層によるチャネル層の抵抗変化のメカニズムを示す模式図であり、（ａ）から（ｃ）の順に、外場強度が増大していった際のチューニング層２１における金属相のパーコレーションの様子を示したものである。図中、斜線により示した領域８２が金属相であり、白い領域８４が絶縁体相を示している。本実施形態においては、典型的なチャネル層２１の厚みは数ｎｍとする。この場合、膜厚方向の変化は考慮する必要が無く、ドメインは膜厚方向に一様であると考えられる。まず、図８（ａ）に示すように絶縁体相の領域が大きい状態では抵抗は高い。そこから、上述したソースドレイン電流などのような外場強度を増加させると、図８（ｂ）に示すように絶縁体相の領域８２が縮小し、その分だけ金属相の領域８４が占める割合が増加する。さらに外場強度を増加すると、図８（ｃ）に示すように絶縁体相の領域８４は殆どみられなくなる。
　このように、チューニング層２１内の金属相の絶縁体相に対する割合は外場強度に応じて変化し、パーコレーション経路の状態に応じてキャリアの局在の程度も変化する。この性質を利用すれば、チューニング層２１の電気抵抗の値は、低抵抗と高抵抗の２値ではなく、３値以上の値を実現させることが可能となる。その場合、チューニング層２１の抵抗値は、ソース、ドレイン間のパーコレーションによる経路の幾何学的構造（長さ、太さ、数）により決定される。このため、チャネル層２全体の抵抗値もチューニング層２１の状態に応じて３値以上の値をとることすなわち多値化が可能となる。
　以上のように、本発明のある態様の好ましい形態においては、スイッチング動作はトリガー層２２における絶縁体金属転移により実現する。また、チューニング層２１における金属相の領域８２と絶縁体相の領域８４において生じるパーコレーションを利用することにより、抵抗値の多値化が可能となる。
［２　素子構造］
　以下、本実施形態の強相関酸化物を用いる強相関不揮発メモリー素子を図面に基づいて説明する。本実施形態の強相関不揮発メモリー素子の構造を、典型的な二つの構成すなわちトップゲート構成とボトムゲート構成について説明する。さらに、チャネル層を２層の積層構造とする好ましい構造についても説明する。
［２－１　トップゲート構造］
　再び図１を参照して、本実施形態の一例の強相関不揮発メモリー素子の構成について説明する。概略断面図として示されるように、強相関不揮発メモリー１００はトップゲート構造に作製されている。チャネル層２の図１における上面には、ゲート絶縁体３１を介してゲート電極４１が形成されている。さらに、チャネル層２に接するように、ドレイン電極４２およびソース電極４３が形成されている。そして、基板１とチャネル層２とを構成する物質としてペロフスカイト型酸化物を選択することにより、チャネル層２を、基板１に対してエピタキシャルに成長させることが可能となる。これにより、チャネル層２として高品質な薄膜を作製することが可能となる。例えば、基板１としては（ＬａＡｌＯ３）０．３（ＳｒＡｌ０．５Ｔａ０．５Ｏ３）０．７（以下、ＬＳＡＴと略記する）あるいはＳｒＴｉＯ３が好ましい。このように構成することにより、チャネル層を、金属相と、電荷整列相または軌道整列相のいずれかである絶縁体相との間において相転移可能なペロフスカイト型マンガン酸化物とすることができる。
［２－２　ボトムゲート構造］
　図１に示した強相関不揮発メモリー１００の変形として、本実施形態においては、ボトムゲート構造の強相関不揮発メモリー素子を作製することも可能である。図２は、本実施形態の強相関不揮発メモリー素子の別の例であるボトムゲート構造の強相関不揮発メモリー素子２００（（以下「強相関不揮発メモリー２００」と記す）の概略断面図である。図２に示したように、強相関不揮発メモリー２００においては、チャネル層２からみて基板１Ａ側にゲート電極４１Ａが配置されている。この構造の電界効果素子２００を作製するためには、まず、基板１Ａの図２における紙面の上方の面の上に、エピタキシャル成長可能な導電性の酸化物薄膜としてゲート電極４１Ａを形成し、次いでゲート絶縁体３１Ａ、強相関酸化物のチャネル層２Ａを、この順に積層する。これらの基板１Ａと、チャネル層２Ａと、チャネル層２Ａおよび基板１Ａの間に位置するゲート電極４１Ａおよびゲート絶縁体３１Ａとのすべてが、ペロフスカイト型酸化物により構成されていることにより、チャネル層２Ａとして、基板１Ａに対してエピタキシャルに成長する高品質な薄膜を作製することが可能となる。例えば、基板１ＡとしてはＬＳＡＴあるいはＳｒＴｉＯ３が望ましい。ゲート電極４１ＡとしてはＬａ１－ｘＳｒｘＭｎＯ３薄膜（ｘ＝０．２～０．４）、ゲート絶縁体３１Ａとしては基板１Ａと同種の物質、すなわち基板１ＡがＬＳＡＴの場合はＬＳＡＴ、基板１ＡがＳｒＴｉＯ３の場合はＳｒＴｉＯ３を選択することが好ましい。また、強相関酸化物のチャネル層２Ａとしては基板１ＡがＬＳＡＴである場合には、例えばＰｒ０．５Ｓｒ０．５ＭｎＯ３薄膜とすることが好ましく、また、基板１ＡがＳｒＴｉＯ３である場合には、Ｎｄ０．５Ｓｒ０．５ＭｎＯ３薄膜とすることが好ましい。このように構成することにより、チャネル層を、金属相と、電荷整列相または軌道整列相のいずれかである絶縁体相との間において相転移可能なペロフスカイト型マンガン酸化物とすることができる。
　なお、強相関不揮発メモリー２００においては、例えば、ゲート電極４１Ａ、ゲート絶縁体３１Ａおよびチャネル層２Ａは、まずこれら３つの層が形成される。その後、３つの層をフォトリソグラフィーにより一括してエッチングして基板１Ａの面内の形状がパターニングされ、図２に示されているように加工される。そして、絶縁膜３２Ａを形成した後に、チャネル層２の表面または界面に接するいずれかの位置にドレイン電極４２Ａとソース電極４３Ａとが形成される。こうして図２の強相関不揮発メモリー２００の構造が形成される。
［２－３　トップゲート構造における２層チャネル構造］
　再び図３を参照して、トップゲート構成の強相関不揮発メモリー素子３００の構造について説明する。図３における基板１の紙面の上方の面の上には、チューニング層２１と、トリガー層２２とを、基板１側からこの順に含むチャネル層２が形成されている。
　チャネル層２の図３における上面には、ゲート絶縁体３１を介してゲート電極４１が形成されている。さらに、チャネル層２に接するように、ドレイン電極４２およびソース電極４３が形成されている。図３には、例示として、トリガー層２２に接しているドレイン電極４２およびソース電極４３が描かれている。そして、基板１とチャネル層２に含まれる２つの層（チューニング層２１、トリガー層２２）とを構成する物質としてペロフスカイト型酸化物を選択することにより、チャネル層２のチューニング層２１およびトリガー層２２を、基板１に対してエピタキシャルに成長させることが可能となる。これにより、チャネル層２として高品質な薄膜を作製することが可能となる。
　次に、図３に示した強相関不揮発メモリー３００におけるチューニング層２１について説明する。チューニング層２１は、強相関酸化物であることに加えて、基板１がＬＳＡＴである場合には、Ｎｄ０．５Ｓｒ０．５ＭｎＯ３薄膜を採用することが好ましく、また、基板１がＳｒＴｉＯ３の場合はＰｒ０．５Ｓｒ０．５ＭｎＯ３薄膜を採用することが好ましい。
　さらに、トリガー層２２について説明する。トリガー層２２も、強相関酸化物であることに加えて、基板１がＬＳＡＴの場合には、Ｐｒ０．５Ｓｒ０．５ＭｎＯ３薄膜を採用することが好ましく、基板１がＳｒＴｉＯ３の場合にはＮｄ０．５Ｓｒ０．５ＭｎＯ３薄膜を採用することが好ましい。ゲート絶縁体３１やゲート電極４１、ドレイン電極４２、ソース電極４３はペロフスカイト型酸化物である必要はなく、適宜利用可能な物質を選択することができる。
　したがって、チャネル層２として用いられるトリガー層２２のための強相関酸化物（第１種の強相関酸化物）およびチューニング層２１のための強相関酸化物（第２種の強相関酸化物）として選択される材質例は、基板１がＬＳＡＴの場合には、それぞれ、Ｐｒ０．５Ｓｒ０．５ＭｎＯ３およびＮｄ０．５Ｓｒ０．５ＭｎＯ３となる。これに対し、基板１がＳｒＴｉＯ３の場合には、上記材質例は、それぞれ、Ｎｄ０．５Ｓｒ０．５ＭｎＯ３およびＰｒ０．５Ｓｒ０．５ＭｎＯ３となる。
［３　実施例］
［３－１　素子作製例］
　以下、本実施形態の強相関不揮発メモリー素子の作製方法を説明する。この説明は、図３に示した、チューニング層２１、トリガー層２２の２層を備えるチャネル層２を有するトップゲート構造の強相関不揮発メモリー３００の一例の実施例を作製した具体的方法に基づくものである。以下に実施例を挙げて本発明をさらに具体的に説明する。以下の実施例に示す材料、使用量、割合、処理内容、処理手順等は本発明の趣旨を逸脱しない限り適宜変更することかできる。したがって、本発明の範囲は以下の具体例に限定されるものではない。
　本実施形態の実施例となる強相関不揮発メモリー素子に採用される材料は、トリガー層２２としてＰｒ０．５Ｓｒ０．５ＭｎＯ３、チューニング層２１としてＮｄ０．５Ｓｒ０．５ＭｎＯ３であり、基板１はＬＳＡＴ（１１０）面方位基板である。製造装置の構成についてはいずれも図示しない。
　まず、本実施形態の強相関不揮発メモリー３００の実施例において、強相関酸化物薄膜を含むチャネル層２がレーザーアブレーション法を利用して作製された。各材料のターゲットは、固相反応法によりφ２０ｍｍ×５ｍｍの円筒形に成形して作製された各組成の多結晶材料を用いた。具体的には、基板１としてＬＳＡＴ（１１０）基板を取り付けた真空チャンバーを３×１０－９Ｔｏｒｒ（４×１０－７Ｐａ）以下に真空排気した。その後、高純度の酸素ガスを１ｍＴｏｒｒ（０．１３３Ｐａ）導入し、基板を９００℃に到達するまで加熱した。続いて波長２４８ｎｍのＫｒＦエキシマレーザを、チャンバーのレーザー光導入ポートを介してターゲットに照射した。次いで、チューニング層２１としてＮｄ０．５Ｓｒ０．５ＭｎＯ３薄膜を１１原子層の厚みに形成した。引き続き、同一雰囲気中にてトリガー層２２のための強相関酸化物の層としてＰｒ０．５Ｓｒ０．５ＭｎＯ３薄膜を１１原子層の厚みに形成した。なお、これらの原子層の厚みは、１原子層の厚みが、（１１０）面の間隔ｄ（１１０）に対応している。つまり、Ｐｒ０．５Ｓｒ０．５ＭｎＯ３やＮｄ０．５Ｓｒ０．５ＭｎＯ３におけるｄ（１１０）は０．２７ｎｍに相当しているため、１１原子層の場合にはいずれも、約３ｎｍの厚みである。すなわち、ここで作製された強相関不揮発メモリー３００の実施例においては、強相関酸化物のトリガー層２２の厚みｔ１は３ｎｍ、チューニング層２１の厚みｔ２は３ｎｍ、したがって、チャネル層２の厚みｔは６ｎｍである。
　これらの２層を含むチャネル層２を形成した後、原子層堆積法によりゲート絶縁体３１として酸化アルミナを形成した。その後フォトリソグラフィーとエッチング、電極作製プロセスを経て図１に示す三端子の強相関不揮発メモリー素子を作製した。
［３－２　強相関酸化物の特性］
［３－２－１　磁場を外場とする場合の特性］
　次に、上記実施例のチューニング層２１として採用したＮｄ０．５Ｓｒ０．５ＭｎＯ３と、トリガー層２２として採用したＰｒ０．５Ｓｒ０．５ＭｎＯ３とのより一般的な特性について説明する。図９は、各材料の体積抵抗率ρの温度依存性のグラフである。図９（ａ）は、Ｎｄ０．５Ｓｒ０．５ＭｎＯ３、そして図９（ｂ）はＰｒ０．５Ｓｒ０．５ＭｎＯ３のものである。各グラフは、外部磁場をパラメータとして示している。図９（ｂ）に示すように、Ｐｒ０．５Ｓｒ０．５ＭｎＯ３薄膜（膜厚は４０ｎｍ）はＬＳＡＴ（１１０）基板上においては軌道秩序によるシャープな金属絶縁体転移を示す。別途検討したところ、Ｐｒ０．５Ｓｒ０．５ＭｎＯ３における臨界膜厚ｔ１ｃは約５ｎｍである。これに対し、Ｎｄ０．５Ｓｒ０．５ＭｎＯ３薄膜（膜厚は８０ｎｍ）は図９（ａ）のグラフに示すようにＬＳＡＴ（１１０）基板上においては電荷軌道整列絶縁体相と金属相が混じった二相共存状態を示す。Ｎｄ０．５Ｓｒ０．５ＭｎＯ３の臨界膜厚ｔ２ｃは約５ｎｍ未満である。したがって、上記実施例におけるチャネル層２は、ｔ＝ｔ１＋ｔ２≧ｍａｘ（ｔ１ｃ、ｔ２ｃ）、ただしｔ１＜ｔ１ｃ、ｔ２＜ｔ２ｃの条件を満たしている。
［３－２－２　メモリー素子としての動作］
［３－２－２－１　チャネル層の磁場による相転移］
　次に、強相関不揮発メモリー３００の特性について説明する。図１０は、上述した工程により作製した強相関不揮発メモリー３００のチャネル層２の電気抵抗を、温度および磁場を変えながら測定したグラフである。ここでは、ゲート電圧を０Ｖに保ち、ゲート電圧と同様の作用を及ぼす外場の一つである磁場を印加している。図１０に示すように、強相関不揮発メモリー３００の温度を室温から冷却していくと、チャネル層２の電気抵抗が１００Ｋにおいて急激に増大し、その増大前後での電気抵抗の比率は最大で６桁以上となりうることを確認した。すなわち、強相関酸化物のトリガー層２２と強相関酸化物のチューニング層２１を備えるチャネル層２は、トリガー層２２をなす強相関酸化物における金属絶縁体転移により、絶縁状態とすることが可能である。このように、強相関酸化物のチューニング層２１が存在しているにもかかわらず、トリガー層２２の強相関酸化物における金属絶縁体転移の影響によってチューニング層２１の金属相は消失している。このため、チャネル層２全体としてみても巨大な抵抗変化が得られることが確認された。さらに、磁場を印加し冷却すると磁場強度に応じて抵抗値が変化することを確認した。これはチューニング層２１中の金属相が、磁場強度の増大に応じて増加することでパーコレーション経路が電極間で発生していることを示している。すなわちチャネル層２全体の抵抗値はトリガー層２２によりスイッチングし、なおかつ、チューニング層２１中のパーコレーション経路に応じてその抵抗値は３値以上の値をとるのである。
［３－２－２－２　チャネル層の磁場による双安定動作］
　強相関不揮発メモリー３００においてさらに無磁場下で所定の温度に冷却し、その後に磁場を掃引して印加しチャネル層２の電気抵抗を測定した。図１１は、強相関不揮発メモリー３００の無磁場下冷却後の電気抵抗のグラフであり、各曲線は、抵抗変化の大きい側から順に、３０Ｋ、４０Ｋ、６０Ｋ、８０Ｋ、および１００Ｋの各温度で磁場を掃引して測定した結果であり、横軸は磁束密度の単位により示す掃引磁場である。各温度において、図４（ａ）に示した温度磁場相図のように双安定状態が実現することが確認された。特に１００Ｋでは、５Ｔの掃引磁場の印加により生じた低抵抗状態すなわち金属相が無磁場下でもほぼ保たれている。このため、１００Ｋ以外の温度においても磁場強度がより大きければ同様に金属相が無磁場下でも保たれることも十分考えられる。
［３－２－２－３　チャネル層のパーコレーションによる電気抵抗への影響］
　また、外場によるパーコレーション状態の変化を調べるために３００Ｋにて磁場を印加した後、５Ｋまで冷却し測定した磁場冷却（Field Cooling）処理における電気抵抗を調べた。図１２は、強相関不揮発メモリー３００の磁場下冷却後の電気抵抗のグラフである。各曲線は、抵抗の高い側から順に１．０５Ｔ、１．１Ｔ、１．３Ｔ、１．５Ｔ、および２Ｔの磁場（初期磁場）を印加する磁場冷却処理後に磁場掃引を行なって測定した結果であり、横軸はその掃引された磁場を磁束密度の単位により示している。また、各曲線は初期磁場を出発点にして、初期磁場と同じ強度で逆向きの磁場まで磁場を掃引し、再び初期磁場に戻すような磁場履歴を経た場合のものである。初期磁場を１．０５Ｔとした場合は、無磁場下になると電気抵抗が高くなり、その後の磁場掃引において、その高い電気抵抗にてほぼ一定の値を保っている。これはパーコレーション経路の変化に対応しているものと考えられる。初期磁場が１．０５Ｔを超える場合には、初期磁場の強度を増大させるのに応じて抵抗値は低くなり、１．１Ｔ、１．３Ｔ、１．５Ｔ、および２Ｔのうちのいずれの初期磁場の場合も、掃引時の無磁場下における抵抗値がほぼ一定に保たれる。このことから、チューニング層２１におけるパーコレーション経路に応じた３値以上の抵抗値を実現する相状態は安定であることがわかる。
　次に、トリガー層２２であるＰｒ０．５Ｓｒ０．５ＭｎＯ３の相転移に関連して、Ｐｒ１－ｘＳｒｘＭｎＯ３（ｘ＝０．４～０．６）バルク単結晶の性質を説明する。図１３は、チャネル層のドーピング挙動を説明するための説明図として示す、Ｐｒ１－ｘＳｒｘＭｎＯ３（ｘ＝０．４～０．６）バルク単結晶の電子相図である。これは先に図４（ｂ）や図５として示した電子相図に対応するものである。図１３の縦軸は温度（Ｋ）、そして横軸はＳｒ量すなわちホールドープ量ｘである。白丸は強磁性相の転移温度（キュリー温度）を示し、黒丸は強磁性相から反強磁性相へと転移するＴＮ（ネール温度）を示している。Ｐｒ１－ｘＳｒｘＭｎＯ３においては反強磁性相への転移と同時に軌道整列が生じ、それとともに、キャリアが局在化するため金属絶縁体転移も発生する。したがって、ＴＮ＝ＴＯＯ（軌道整列温度）は金属絶縁体転移が生じる温度となる。図１３に示すようにｘ＝０．５の組成のＰｒ１－ｘＳｒｘＭｎＯ３に対して電子をドープすることは、例えば１００Ｋ程度の温度を保って図１３の左側へ移動することに対応する。このため、電子をドープすることにより、金属相が出現し始め絶縁体から金属へと転移することとなり、抵抗が低下する。また、ｘ＝０．５の組成のＰｒ１－ｘＳｒｘＭｎＯ３に対してホールをドープすることは、相図の右側へ移動することに対応する。
［３－３　メモリー動作］
［３－３－１　不揮発性メモリー機能］
　続いて、電界効果による抵抗変化および不揮発性メモリー機能について説明する。図１４は、強相関不揮発メモリー３００の実施例においてゲート電圧に対するチャネル層の抵抗値のグラフである。白丸および黒丸は、それぞれ、ゲート電圧を正極性側（第１極性）に上昇させてゆく場合、および負極性側（第２極性）に低下させてゆく場合についての電気抵抗値の測定値を示している。なお、ゲート電圧は、ソース電極４３を０Ｖの基準とした場合のゲート電極４１の電位である。また、この測定においては、ゲート電圧を設定してソース電極４３とドレイン電極４２の間の電気抵抗値を測定し、その電気抵抗値をチャネル層２の抵抗として図示している。さらに測定は、強相関不揮発メモリー３００を３０Ｋに冷却して行なった。
　ゲート電圧を上昇させてゆく動作においては、図１４の特性に示されるように、ゲート電圧を正極性側に上昇させて絶対値を増加させた。すると、約１．８Ｖ付近にてチャネル層の電気抵抗値が急激に低下するという閾値を有するステップ的な挙動が確認された。さらにゲート電圧を＋３Ｖまで印加したところ、チャネル層の電気抵抗値は、ゲート電圧を印加しない状態との間で５桁以上の変化を示した。この動作は、チャネル層２を金属相することにより低抵抗状態（ＳＥＴ状態）に遷移させるＳＥＴ動作となる。さらにソース、ドレイン間に１００μＡの電流を流しながら、ゲート電圧を正極性の範囲で低下させていくと、ゲート電圧が約１．８Ｖ以下の場合や、０Ｖの場合において、低抵抗のＳＥＴ状態が維持され、不揮発性メモリー機能が発現することを確認した。
　引き続き、ソース、ドレイン間に１００μＡの電流を流しながらゲート電圧を０にすることにより得られた上記ＳＥＴ状態から出発して、ゲート電圧を負極性側へ電圧を印加した。すると、図１４に示されるように、－１Ｖを過ぎるとともに抵抗値の増加が観測された。そしてさらに負側へ電圧を印加し負極性のまま電圧の絶対値を増加させていくと、－２Ｖ以上で初期の高抵抗状態（ＯＦＦ状態）に戻った。この動作は、チャネル層２を絶縁体相にすることにより高抵抗状態（ＯＦＦ状態）に遷移させるＲＥＳＥＴ動作となる。そして、その際には、－１Ｖを閾値とするなだらかな挙動と、ＲＥＳＥＴ動作による高抵抗状態が得られることを確認した。その後、再びゲート電圧を負極性のまま０Ｖに向かって上昇させることによりゲート電圧の絶対値を低下させてゆくと、その間および０ＶにおいてＯＦＦ状態が維持されていた。つまり、高抵抗状態（ＯＦＦ状態）が維持されることを確認した。
　以上のように、ゲート電圧の極性を制御することにより、ＳＥＴ動作およびＲＥＳＥＴ動作を行なうこと、そして、低抵抗状態（ＳＥＴ状態）と高抵抗状態（ＯＦＦ状態）とを相互に遷移させることが可能であった。また、ＳＥＴ状態およびＯＦＦ状態のいずれも、ゲート電圧を０Ｖとし、チャネル層に電流を全く流さない状態においてそれぞれの状態が維持される不揮発性メモリー機能が発現することを確認した。
［３－３－２　多値メモリー機能］
［３－３－２－１　ＳＥＴ動作における多値メモリー動作］
　さらに、図１４と同様の動作条件において、ソース、ドレイン間に流す電流値（ソースドレイン電流値）のみ８０μＡ、７０μＡ、６０μＡ、と変え同様の測定を行なった。図１５は、強相関不揮発メモリー素子３００のＳＥＴ動作により多値に制御される電気抵抗を示すグラフである。この測定のためには、まず上記ＳＥＴ動作の途中の＋３Ｖのゲート電圧を印加した状態において、上記各値のソースドレイン電流を流しながらゲート電圧を、＋１．８Ｖの閾値電圧を下回る０Ｖへと低下させた。そしその電圧低下の後に、チャネル層の電気抵抗を測定した。その結果、図１５に示すように、ソースドレイン電流値の各値に応じ、ゲート電圧が０Ｖの時点におけるチャネル層の抵抗値が変化することが観察された。具体的な数値に基づいて説明すると、８０μＡ、７０μＡ、６０μＡのそれぞれの値のソースドレイン電流に応じて、チャネル層の抵抗値が約１０４Ω、約１０５Ω、約１０６Ωと変化した。そして、これらの抵抗値はその時点でソースドレイン電流の値を０Ａとしても維持された。このように、ゲート電圧を０Ｖとした状態において、チャネル層の抵抗値がそれぞれの値に制御される、多値の抵抗値制御が実現されることを確認した。なお、ソースドレイン電流値を４０μＡ未満とした場合には、チャネル層の抵抗値は約１０８Ω程度となり、チャネル層の抵抗値の制御を行なうことはできなかった。このため、ソースドレイン電流の閾値電流は、４０μＡ以上６０μＡ未満の範囲にあったものと推測している。以上のようにして、多値の記憶動作を行ないうる不揮発性メモリー機能が発現することを確認した。
　このような多値の記憶動作の不揮発性メモリー機能の物理的機構は、キャリア量をＳｒ量とし、また、外場を磁場として上述した強相関酸化物薄膜の特性を活かすことによって実現されたものである。そして、ゲート電圧により制御されるのはチャネル層中に注入するキャリア量である。つまり、図１３においてＳｒ量を制御したかのような制御をゲート電極への印加電圧により実現して、図４（ｂ）または図５の電子相図中における横移動に対応する制御を行なう動作が確認された。その一方、外場として磁場に基づいて説明した図９～図１２の挙動と同様の現象は、強相関不揮発メモリー３００においては、ソースドレイン電流によって実現される。つまり、ソースドレイン電流の値は、強相関酸化物薄膜を金属相に維持する作用を持つ上記外場の一種とみなすことが可能である。上述した図４（ｂ）または図５の電子相図の説明においても、追加の軸方向の移動として電流値を明示していた。このように、ＳＥＴ動作の後のソースドレイン電流の値を閾値電流以上の範囲において調整することより、ゲート電極に印加する電圧の絶対値を閾値電圧より低下させるかまたはその印加を停止した後のチャネル層の抵抗値が３値以上に制御された。こうしてゲート電圧によるキャリア量の制御と、ソースドレイン電流の値とを組み合わせることにより、電気的手段による不揮発性メモリー機能を実現することが確認された。
　さらに、図１５の実験結果から、特に図１１および図１２に基づいて説明したパーコレーションは、ソースドレイン電流が外場として作用する場合にも同様に成立している可能性が高いと本願発明者は考えている。つまり、ソースドレイン電流の値により制御されるチューニング層中のパーコレーション経路の形成状態に起因して、多値の安定状態が実現している。そして、上述した不揮発性の実現とソースドレイン電流の制御とは両立することが可能なため、多値の不揮発効果が発現するものと考えられる。このような電気的手段により制御される不揮発性メモリー機能は、そもそも強相関電子系の相転移現象を起源とするものであることから、本実施形態においてチャネル層の材質として採用している強相関物質を用いることで初めて発現する機能と言える。なお、図１５に示すゲート電圧０Ｖの各電気抵抗値となっている状態は、ゲート電圧を負にせず再び十分に高い電圧（例えば３Ｖ）とすることにより、ソースドレイン電流値に応じて制御することが可能となった。このため、ソースドレイン電流値とＳＥＴ動作を組み合わせる構成においては、高抵抗状態に遷移させる場合に行なわれるＲＥＳＥＴ動作を除き、ゲート電圧を負とすることなく３値以上の多値の不揮発性メモリー機能を実現することが可能である。
［３－３－２－２　ＲＥＳＥＴ動作における多値メモリー動作］
　多値の不揮発性メモリー機能を実現する別の方法としてＯＦＦ状態の印加電圧値による制御を行なうこともできる。この際のチャネル層の電気抵抗の変化を測定した。図１６は、強相関不揮発メモリー素子３００のＲＥＳＥＴ動作により多値に制御される電気抵抗を示すグラフである。この測定のためには、まず、ソース、ドレイン間に１００μＡの電流を流しながらゲート電圧を０にしてＳＥＴ動作を一旦完了してからゲート電圧をさらに負側へ印加し、ゲート電圧の絶対値を増大させた。そして、ソース、ドレイン電圧の到達電圧を－１Ｖ、－１．２５Ｖ、－１．５Ｖ、－１．７５Ｖの各電圧値として、その後にゲート電圧を上昇させて０に戻すまでの電気抵抗を測定した。図１６に示すように、その戻す間および０Ｖの時点において、チャネル層の電気抵抗は、負側のゲートの到達電圧値に対応した抵抗値に維持された。つまり、ゲート電圧の絶対値を閾値電圧（１Ｖ）以上となる電圧範囲で調整することにより、ゲート電圧の絶対値をその閾値電圧より低下させるかまたはその印加を停止した後のチャネル層の抵抗値が３値以上に制御されることが確認された。このように動作させることによって、ＯＦＦ状態の到達電圧としての印加電圧値に応じた多値の不揮発性メモリー機能が実現されることを確認した。
　この現象は、負側の到達電圧値に応じてキャリア量が減少すること、そしてそのキャリア量の減少の結果が、図１３の電子相図中、ｘ＝０．５に向かって右へと移動することに対応している。すなわち、図１３の電子相図中でｘ＝０．５に向かって右へと移動するにつれて、チューニング層における金属相と絶縁体相の割合が変わることにより、パーコレーション経路が変化するためと考えられる。そして、このＲＥＳＥＴ動作による多値記憶の動作は、最初に行なわれるＳＥＴ動作を除き、上述した外場としてのソースドレイン電流による制御を要さないという利点をも備えている。したがって、ＲＥＳＥＴ動作において、ゲート電極４１を介した印加電圧値を調整することにより、ソースドレイン電流値の制御を利用することなく、ゲート電圧の印加停止後のチャネル層２の抵抗値を３値以上に制御することが可能である。
［４　変形例］
　以上説明したように、本発明の強相関不揮発メモリー素子により巨大な抵抗変化を伴う不揮発性メモリー機能が実現される。特に、チューニング層、トリガー層の２層を備えるチャネル層を有する強相関不揮発メモリーにおいては多値の不揮発メモリー機能が実現される。
　ここで、上述した実施例に基づく本実施形態の説明は、チャネル層２にトリガー層２２とチューニング層２１を採用した強相関不揮発メモリー３００に基づいて行なったものである。しかし、本実施形態の強相関メモリー素子の構成は、必ずしもこのような構成のチャネル層の構成のみに限定されず、詳述した動作原理が成立する任意の具体的構造の強相関メモリー素子を含むものである。例えば、図４（ａ）に関連して説明した双安定性は、単一のチャネル層を採用した場合においても成立する。また、図８に関連して説明した二相共存状態におけるパーコレーションも同様である。このため、図１および図２に基づいて説明した強相関不揮発メモリー１００および２００においても、双安定性を起源とする不揮発性メモリー機能は発現し、また、パーコレーションを起源とする３値以上の多値記憶を実現することが可能である。
　また、トップゲート構成の強相関不揮発メモリー３００（図３）のみを例にしてチューニング層２１とトリガー層２２との２層を備えるチャネル層２の構成を説明した。これは、強相関不揮発メモリー１００（図１）において、チャネル層２を、第１種の強相関酸化物のトリガー層２２と第２種の強相関酸化物のチューニング層とにより形成し、ゲート絶縁体３１をトリガー層２２とゲート電極４１とにより挟むように構成したものである。しかし、チューニング層２１とトリガー層２２との２層を含むチャネル層２は、ボトムゲート構成の強相関不揮発メモリー２００（図２）において採用することも可能である。その場合にも、例えば、チャネル層２を、第１種の強相関酸化物のトリガー層２２と第２種の強相関酸化物のチューニング層とにより形成し、ゲート絶縁体３１をトリガー層２２とゲート電極４１とにより挟むように構成することも可能である。トップゲート構成およびボトムゲート構成のいずれの構成においても、トリガー層２２の制御を介してチャネル層２の制御を行なうことが可能である。
　さらに本実施形態においては（１１０）面方位基板を使用したが（２１０）面方位基板上の単結晶薄膜も一次転移が可能であることから（２１０）面方位基板を用いた場合にも同様に巨大な抵抗変化を示す強相関酸化物電界効果素子を実現可能である。なお、本実施形態において例示した薄膜や基板の材料やその組成、膜厚、形成方法等は、上記実施形態に限定されるものではない。
　以上、本発明の実施形態を具体的に説明した。上述の各実施形態および実施例は、発明を説明するために記載されたものであり、本出願の発明の範囲は、特許請求の範囲の記載に基づいて定められるべきものである。また、各実施形態の他の組合せを含む本発明の範囲内に存在する変形例もまた、特許請求の範囲に含まれるものである。
　本発明の強相関不揮発メモリーは、電気的手段により不揮発性のあるスイッチング機能を発現する素子を利用する任意の電気・電子機器に利用可能である。
　１００、２００、３００　強相関不揮発メモリー素子
　１、１Ａ　基板
　２、２Ａ　チャネル層
　２１　チューニング層
　２２　トリガー層
　３１、３１Ａ　ゲート絶縁体
　３２、３２Ａ　絶縁膜
　４１、４１Ａ　ゲート電極
　４２、４２Ａ　ドレイン電極
　４３、４３Ａ　ソース電極
　４０２　領域（絶縁体相）
　４０４　領域（金属相）
　４０６　領域（双安定）
　８２　領域（金属相）
　８４　領域（絶縁体相）

Claims (11)

  1. 　強相関酸化物薄膜を含むチャネル層と、
    　ゲート電極と、
    　該チャネル層の表面または界面の少なくとも一部に接して形成され、該チャネル層と該ゲート電極とにより挟まれているゲート絶縁体と、
    　前記チャネル層の少なくとも一部に接して形成されたソース電極およびドレイン電極と
    　を基板上に備えており、
    　前記チャネル層が、金属相と、電荷整列相または軌道整列相のいずれかである絶縁体相との間において相転移可能なペロフスカイト型マンガン酸化物を含んでいる
    　強相関不揮発メモリー素子。
  2. 　前記チャネル層、前記ゲート絶縁体、および前記ゲート電極が、前記基板からこの順に形成されている
    　請求項１に記載の強相関不揮発メモリー素子。
  3. 　前記ゲート電極、前記ゲート絶縁体、および前記チャネル層が、前記基板からこの順に形成されている
    　請求項１に記載の強相関不揮発メモリー素子。
  4. 　前記チャネル層が、
    　第１種の強相関酸化物のトリガー層と、
    　第２種の強相関酸化物のチューニング層と
    　からなり、
    　前記トリガー層と前記チューニング層とが互いに積層して配置されている
    　請求項１乃至請求項３のいずれか１項に記載の強相関不揮発メモリー素子。
  5. 　前記ゲート絶縁体と前記チューニング層とにより前記トリガー層が挟まれている
    　請求項４に記載の強相関不揮発メモリー素子。
  6. 　前記チャネル層の厚さｔ、前記トリガー層の厚さｔ１、および前記チューニング層の厚さｔ２が、該トリガー層および該チューニング層のそれぞれの金属相のための臨界膜厚ｔ１ｃおよびｔ２ｃに対し、
    　ｔ＝ｔ１＋ｔ２≧ｍａｘ（ｔ１ｃ，ｔ２ｃ）
    　ただし、
    　ｔ１＜ｔ１ｃ、ｔ２＜ｔ２ｃ、
    　ｍａｘ（）は変数群の最大値を返す関数
    なる関係を満たしている
    　請求項４に記載の強相関不揮発メモリー素子。
  7. 　前記基板の面方位が（１１０）面方位または（２１０）面方位である
    　請求項１乃至請求項３のいずれか１項に記載の強相関不揮発メモリー素子。
  8. 　絶対値がある閾値電圧以上となる第１極性の電圧を前記ゲート電極に印加し前記チャネル層の抵抗値を低下させるＳＥＴ動作の後に、前記ソース電極および前記ドレインの間に流すソースドレイン電流を閾値電流以上に維持したまま、前記ゲート電極への前記電圧を、前記第１極性のまま絶対値を前記閾値電圧より低下させるかまたはその印加を停止することにより、前記チャネル層の抵抗値が前記ＳＥＴ動作以前の値よりも低い値となるよう制御される
    　請求項１乃至請求項３のいずれか１項に記載の強相関不揮発メモリー素子。
  9. 　絶対値がある閾値電圧以上となる第２極性の電圧を前記ゲート電極に印加し前記チャネル層の抵抗値を上昇させるＲＥＳＥＴ動作の後に、前記ゲート電極への前記電圧を、前記第２極性のまま絶対値を前記閾値電圧より低下させるかまたはその印加を停止することにより、前記チャネル層の抵抗値が前記ＲＥＳＥＴ動作以前の値よりも高い値となるよう制御される
    　請求項１乃至請求項３のいずれか１項に記載の強相関不揮発メモリー素子。
  10. 　前記ＳＥＴ動作の後の前記ソースドレイン電流の値を前記閾値電流以上の範囲において調整することより、前記ゲート電極に印加する電圧の絶対値を前記閾値電圧より低下させるかまたはその印加を停止した後のチャネル層の抵抗値が３値以上に制御される
    　請求項８に記載の強相関不揮発メモリー素子。
  11. 　前記ＲＥＳＥＴ動作における前記ゲート電極への印加電圧の値を、絶対値が前記閾値電圧以上となる電圧範囲において調整することより、前記ゲート電極に印加する電圧の絶対値を前記閾値電圧より低下させるかまたはその印加を停止した後のチャネル層の抵抗値が３値以上に制御される
    　請求項９に記載の強相関不揮発メモリー素子。
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