WO2013046640A1 - プラズマ処理装置及びプラズマ処理方法 - Google Patents

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WO2013046640A1
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plasma
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光 渡邉
昌伸 本田
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東京エレクトロン株式会社
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Definitions

  • the present invention relates to a plasma process used for fine processing of a substrate to be processed such as a semiconductor wafer, and more particularly to a capacitively coupled plasma processing apparatus and a plasma processing method.
  • RF radio frequency
  • microwaves are used to discharge or ionize a processing gas in a vacuum processing container.
  • an upper electrode and a lower electrode are arranged in parallel in a processing container, and typically a substrate to be processed (semiconductor wafer, glass substrate, etc.) on the lower electrode.
  • a high frequency with a frequency suitable for plasma generation (usually 13.56 MHz or more) is applied to the upper electrode or the lower electrode. Electrons are accelerated by the high frequency electric field generated between the two electrodes facing each other by the application of the high frequency, and plasma is generated by impact ionization of the electrons and the processing gas.
  • a thin film is deposited on the substrate or a material or thin film on the substrate surface is shaved by a gas phase reaction or surface reaction of radicals and ions contained in the plasma.
  • Patent Document 1 a technique for applying a negative DC (direct current) voltage to a counter electrode (usually an upper electrode) facing a substrate across a processing space has attracted attention.
  • the upper DC application method as described above is often used for HARC (High Aspect Ratio Contact) processes.
  • the HARC process is a technique for forming thin and deep contact holes or via holes by plasma etching in an oxide film (usually a silicon oxide film) of an insulating layer in a wiring formation process of LSI manufacturing.
  • a fluorocarbon-based gas is used as an etching gas
  • the upper electrode A silicon-containing material such as silicon or SiC is used as the base material.
  • anisotropy and selectivity can be greatly improved based on the effects (1) and (3). More specifically, due to the effect (1), deposits (mainly fluorocarbon polymer films) sputtered on the surface of the upper electrode accumulate on the surface of the resist mask to prevent the surface of the resist mask from being rough. Furthermore, the silicon sputtered from the base material of the upper electrode reacts with the fluorine radicals and is exhausted as a highly volatile reaction product (SiF 4 ), thereby reducing fluorine that lowers anisotropy and selectivity. Can be reduced (fluorine scavenging effect). In addition, due to the effect (3) above, high-energy electrons are injected into the resist mask on the substrate surface, so that the composition of the resist mask surface layer is modified and the etching resistance (plasma resistance) is enhanced.
  • the effect of the above (4) by the upper DC application method is the control of the direction in which the plasma potential is lowered. That is, in order to bring out any of the other effects (1) to (3), (5), and (6) as desired, the larger the absolute value of the negative DC voltage applied to the upper electrode, the closer to the chamber sidewall. The plasma potential of becomes low. However, this reduces the effect of removing deposits adhering to the chamber sidewall by ion irradiation sputtering. This is also an issue.
  • the present invention solves the problems of the prior art as described above, and provides a plasma processing apparatus and a plasma processing method that follow the advantages of the upper DC application method and can eliminate the disadvantages of the upper DC application method. .
  • the plasma processing apparatus of the present invention includes a processing container that can be evacuated, a first electrode that is placed in the processing container and supports a substrate to be processed, and the first electrode in the processing container and a predetermined electrode.
  • a second electrode arranged in parallel with a gap therebetween, a processing gas supply unit for supplying a desired processing gas to a processing space between the first and second electrodes in the processing container, and the processing gas
  • a first high-frequency power source that applies a first high-frequency wave having a frequency suitable for generating plasma to discharge plasma to the first electrode, and a low-frequency or high-frequency wave having a frequency that ions in the plasma can follow
  • An AC power source for applying an AC current to the second electrode; and a blocking capacitor connected between the AC power source and the second electrode.
  • the ion energy is maximized when the AC voltage level is minimized, and the ion energy is minimized when the AC voltage level is maximized.
  • the ion energy distribution is a distribution in which there are many ions near the maximum energy and the minimum energy because many ions are incident on the electrode in a time zone where the time change of the voltage is small (around the maximum or minimum).
  • the frequency of the alternating current applied to the second electrode is higher than the ion plasma frequency, the followability of ions decreases, and the higher the alternating frequency, the narrower the energy band width in the ion energy distribution. Go. That is, the ion energy is reduced in fluctuation and averaged toward the center value corresponding to the self-bias voltage. As a result, the maximum value of ion energy decreases.
  • the sputtering rate is more dependent on the magnitude (maximum value) of ion energy than the number of incident ions. Therefore, even when the absolute value or amplitude of the power supply voltage applied to the second electrode is the same, the method of the present invention (AC application method) is more effective than the conventional upper DC application method. Since the maximum energy of ions incident on the electrode is remarkably large, the sputtering rate in the second electrode can be improved more efficiently.
  • the potential of the second electrode becomes higher than the self-bias voltage, and the plasma potential is raised accordingly, and the chamber The plasma potential in the vicinity of the side wall becomes high on a time average.
  • the sputtering effect for removing deposits adhering to the chamber side wall is also improved, and deposits on the chamber side wall can be efficiently removed.
  • the plasma etching method of the present invention is a plasma etching method for forming a high aspect ratio hole in a silicon oxide film on a substrate to be processed, wherein a first electrode and a second electrode are spaced apart from each other at a predetermined interval. And placing the substrate to be processed on the first electrode in a vacuumable processing vessel disposed in parallel, evacuating the processing vessel to a predetermined pressure, and Fluorocarbon-based etching gas is supplied to a processing space between one electrode and the second electrode, and a first high frequency is applied to the first electrode to generate plasma of the etching gas in the processing space. And a step of applying a low-frequency or high-frequency alternating current having a frequency that can be followed by ions in plasma to the second electrode via a blocking capacitor.
  • the in-plane uniformity of the etching rate can be improved while ensuring a mask selection ratio equivalent to that of the conventional upper DC application method. Can do.
  • the above-described configuration and operation can follow the advantages of the conventional DC application method and can eliminate the disadvantages of the DC application method.
  • FIG. 6 is a plot diagram showing the correlation between the top CD and the Low-k damage amount obtained from the result of the first experiment.
  • FIG. 10 is a plot diagram showing the correlation between the top CD and the Low-k damage amount obtained from the result of the second experiment.
  • Is a diagram illustrating a - (lower V L characteristic N e) correlation between self-bias voltage V L generated in the electron density N e and the lower electrode in the processing space in the upper DC application type.
  • Is a diagram illustrating a - (lower V L characteristic N e) correlation between self-bias voltage V L generated in the electron density N e and the lower electrode in the processing space in the upper AC application type.
  • It is a plot figure which shows the correlation of the upper electrode applied voltage or electric power obtained by experiment of one Example, and plasma potential.
  • It is a figure (SEM photograph) which shows the experimental result of the ArF resist modification process in an upper AC application system and an upper DC application system.
  • FIG. 1 shows the configuration of a plasma processing apparatus in one embodiment of the present invention.
  • This plasma processing apparatus is configured as a capacitive coupling type (parallel plate type) plasma etching apparatus of a lower two high-frequency superimposition application method, for example, a cylindrical vacuum chamber made of aluminum whose surface is anodized (anodized). (Processing container) 10 is provided. The chamber 10 is grounded.
  • a cylindrical susceptor support 14 is disposed at the bottom of the chamber 10 via an insulating plate 12 such as ceramic, and a susceptor 16 made of, for example, aluminum is provided on the susceptor support 14.
  • the susceptor 16 constitutes a lower electrode, on which, for example, a semiconductor wafer W is placed as a substrate to be processed.
  • An electrostatic chuck 18 for holding the semiconductor wafer W is provided on the upper surface of the susceptor 16.
  • the electrostatic chuck 18 is obtained by sandwiching an electrode 20 made of a conductive film between a pair of insulating layers or insulating sheets, and a DC power source 22 is electrically connected to the electrode 20.
  • the semiconductor wafer W can be held on the electrostatic chuck 18 by an electrostatic attraction force by a direct current voltage from the direct current power source 22.
  • a focus ring 24 made of, for example, silicon is disposed on the upper surface of the susceptor 16 around the electrostatic chuck 18 to improve etching uniformity.
  • a cylindrical inner wall member 25 made of, for example, quartz is attached to the side surfaces of the susceptor 16 and the susceptor support base 14.
  • a refrigerant chamber 26 extending in the circumferential direction is provided.
  • a refrigerant of a predetermined temperature for example, cooling water
  • the processing temperature of the semiconductor wafer W on the susceptor 16 can be controlled by the temperature of the refrigerant.
  • a heat transfer gas such as He gas from a heat transfer gas supply mechanism (not shown) is supplied between the upper surface of the electrostatic chuck 18 and the back surface of the semiconductor wafer W via the gas supply line 28.
  • the susceptor 16 is electrically connected to first and second high-frequency power sources 30 and 32 via matching units 34 and 36, blocking capacitors 38 and 40, and power feeding rods 42 and 44, respectively.
  • the power feeding rods 42 and 44 are individually shown in FIG. 1, they may be common or the same power feeding rod.
  • the first high frequency power supply 30 outputs a high frequency RF H of a certain frequency, for example, 40 MHz, mainly contributing to plasma generation.
  • the second high frequency power supply 32 outputs a high frequency RF L of a certain frequency, for example, 13 MHz, which mainly contributes to the drawing of ions into the semiconductor wafer W on the susceptor 16.
  • the upper electrode 46 is provided above the susceptor 16 so as to face the susceptor in parallel.
  • the upper electrode 46 includes an electrode plate 48 made of a silicon-containing material such as Si or SiC having a large number of gas ejection holes 48a, and a conductive material that detachably supports the electrode plate 48, such as aluminum whose surface is anodized. And is attached to the chamber 10 in an electrically floating state via a ring-shaped insulator 52.
  • a plasma generation space or a processing space PS is formed between the upper electrode 46 and the susceptor 16.
  • the ring-shaped insulator 52 is made of, for example, alumina (Al 2 O 3 ), and is attached so as to hermetically close a gap between the outer peripheral surface of the upper electrode 46 and the side wall of the chamber 10, and physically connects the upper electrode 34. I support it.
  • the electrode support 50 has a gas buffer chamber 54 therein, and a plurality of gas vent holes 50a communicating from the gas buffer chamber 54 to the gas ejection holes 48a of the electrode plate 48 on the lower surface thereof.
  • a processing gas supply source 58 is connected to the gas buffer chamber 54 via a gas supply pipe 56.
  • the gas supply pipe 56 is provided with a mass flow controller (MFC) 60 and an open / close valve 62.
  • MFC mass flow controller
  • etching gas etching gas
  • the processing gas enters the processing space PS from the gas ejection holes 48 a of the electrode plate 48 toward the semiconductor wafer W on the susceptor 16. Is ejected like a shower.
  • the upper electrode 34 also serves as a shower head for supplying the processing gas to the processing space PS.
  • a passage (not shown) through which a coolant such as cooling water flows is provided inside the electrode support 50, and the entire upper electrode 46, in particular, the electrode plate 48 is kept at a predetermined temperature via the coolant by an external chiller unit. It is supposed to adjust the temperature. Further, in order to further stabilize the temperature control for the upper electrode 46, a configuration in which a heater (not shown) made of a resistance heating element is attached to the inside or the upper surface of the electrode support 50 is also possible.
  • This capacitively coupled plasma processing apparatus includes an AC power supply 64 outside the chamber 10.
  • An output terminal of the AC power supply 64 is electrically connected to the upper electrode 46 via a matching unit 66, a blocking capacitor 68, and a DC power supply line or power supply rod 70.
  • the AC power supply 64 outputs an AC having a frequency f that can be followed by ions in the plasma, that is, a low frequency or a high frequency AC AC lower than the ion plasma frequency, so that the power, voltage peak value, or effective value can be varied. It has become.
  • a ring-shaped DC ground part made of a conductive member such as Si or SiC is used. (Not shown) is attached. This DC ground part is always grounded via a ground line (not shown).
  • An annular space formed between the susceptor 16 and the susceptor support 14 and the side wall of the chamber 10 is an exhaust space, and an exhaust port 72 of the chamber 10 is provided at the bottom of the exhaust space.
  • An exhaust device 76 is connected to the exhaust port 72 via an exhaust pipe 74.
  • the exhaust device 76 has a vacuum pump such as a turbo molecular pump, and can depressurize the interior of the chamber 10, particularly the processing space PS, to a desired degree of vacuum.
  • a gate valve 80 for opening and closing the loading / unloading port 78 for the semiconductor wafer W is attached to the side wall of the chamber 10.
  • the control unit 82 includes a microcomputer, and in accordance with software (program) and recipe information stored in an external memory or internal memory, each unit in the apparatus, in particular, the high frequency power supplies 30 and 32, the AC power supply 64, and the matching units 34 and 36. , 66, MFC 60, opening / closing valve 62, exhaust device 76, and the like, and the overall operation (sequence) of the device.
  • processing gas that is, etching gas (generally mixed gas) is introduced into the chamber 10 from the processing gas supply source 58 at a predetermined flow rate and flow rate ratio, and the pressure in the chamber 10 is set to a set value by vacuum evacuation by the exhaust device 76.
  • etching gas generally mixed gas
  • the first and second high frequency power sources 30 and 32 superimpose the first high frequency (40 MHz) and the second high frequency (13 MHz) on the susceptor 16 with predetermined power, respectively.
  • a DC voltage is applied from the DC power source 22 to the electrode 20 of the electrostatic chuck 18 to fix the semiconductor wafer W on the electrostatic chuck 18.
  • the etching gas discharged from the shower head of the upper electrode 46 is discharged under a high-frequency electric field between the electrodes 46 and 16, and plasma is generated in the processing space PS.
  • the film to be processed on the main surface of the semiconductor wafer W is etched by radicals and ions contained in the plasma.
  • this capacitively coupled plasma etching apparatus by applying a first high frequency having a relatively high frequency suitable for plasma generation to the susceptor 12, the plasma is densified in a preferable dissociation state, and the high density plasma is obtained even under lower pressure conditions. Can be formed.
  • anisotropic etching can be performed on the film to be processed of the semiconductor wafer W by applying a second high frequency wave having a relatively low frequency suitable for ion attraction to the susceptor 12.
  • a blocking capacitor 68 is supplied from an AC power supply 64 in a lower two high frequency superimposing application method in which two high frequency RF H and RF L for generating a plasma and for attracting ions are applied to a lower electrode (susceptor) 16.
  • the AC AC has a frequency f that the ions in the plasma can follow, that is, a frequency f lower than the ion plasma frequency, and the AC power source 64 can vary its power, voltage peak value, or effective value.
  • the ion plasma frequency f pi is given by the following equation (1).
  • f pi (e 2 n o / ⁇ 0 m i) 1/2 / 2 ⁇ ⁇ (1)
  • e electron charge amount
  • n o the plasma density
  • epsilon 0 the dielectric constant in vacuum
  • m i the mass of the ion.
  • n o is 1 ⁇ 10 9 cm -3
  • ion plasma frequency f pi is approximately 1 MHz.
  • n o is the time of 4 ⁇ 10 9 cm -3
  • f pi is about 2MHz.
  • n o is 1 ⁇ 10 10 cm -3
  • f pi is approximately 3 MHz.
  • FIG. 2 shows the potential distribution between the upper electrode 46 and the lower electrode (susceptor) 16 and the ion energy distribution of ions incident on the upper electrode 46 in this capacitively coupled plasma etching apparatus.
  • a negative DC voltage that is, a self-bias voltage V B is generated in the upper electrode 46, and this self-bias voltage is generated.
  • the AC AC voltage (instantaneous value) is superimposed on V B.
  • the self-bias voltage V B becomes a value close to the voltage peak value of the AC AC.
  • the potential of the upper electrode 46 changes periodically with the AC AC voltage level (instantaneous value) overlapping the self-bias voltage V B.
  • the ion energy distribution is a distribution in which there are many ions near the maximum energy and the minimum energy because many ions are incident on the electrode in a time zone where the time change of the voltage is small (around the maximum or minimum). become.
  • the maximum negative potential is obtained by adding the self-bias voltage V B and the AC AC voltage peak value. Many corresponding maximum energy ions are incident on the upper electrode 46.
  • the frequency f of AC AC is higher than the ion plasma frequency f pi , the followability of ions decreases, and as the AC frequency f is increased, the energy in the ion energy distribution (IED) as shown in FIG. The band becomes narrower. That is, the ion energy is reduced in fluctuation and averaged toward the center value corresponding to the self-bias voltage V B. As a result, the maximum value of ion energy decreases.
  • FIG. 3 shows a potential distribution when a negative DC voltage V dc is applied to the upper electrode 46 by the DC power source 84 according to the conventional upper DC application method as a comparative example with respect to the AC application method, and is incident on the upper electrode 46.
  • the ion energy distribution of ions is shown.
  • the ion energy distribution (IED) has a profile in which the energy of all incident ions is within an energy band having a local width corresponding to the DC voltage V dc . Therefore, during the plasma process, ions that fall in a constant and constant energy band are incident on the upper electrode 46 at a substantially constant rate.
  • the sputtering rate largely depends on the magnitude (maximum value) of ion energy rather than the number of incident ions. Therefore, even if the absolute value or amplitude of the power supply voltage applied to the upper electrode 46 is the same, the upper AC application method of the present invention causes ions having higher energy to be generated in the upper electrode than the upper DC application method. 46 is incident. Therefore, the upper AC application method of the present invention can improve the sputtering rate in the upper electrode 46 more efficiently.
  • the plasma potential is lowered to the lower side.
  • the potential of the upper electrode 46 in the half cycle in which the AC AC voltage level is positive, the potential of the upper electrode 46 becomes higher than the self-bias voltage V B , and the plasma is accordingly increased. Potential is also raised. In particular, the plasma potential near the side wall of the chamber rises to a considerably high value near the voltage level of the AC AC.
  • the plasma potential in the vicinity of the side wall of the chamber 10 is considerably higher in time average than the upper DC application method, and ions incident on the side wall of the chamber 10 from the plasma Energy will be greatly increased.
  • the sputtering effect which removes the deposit adhering to the chamber side wall is also greatly improved.
  • the process reproducibility and the mass productivity of the apparatus can be improved.
  • the present inventor conducted an experiment comparing the upper AC application method of the present invention with the conventional upper DC application method in the HARC process using the plasma etching apparatus of this embodiment (FIG. 1).
  • 5A and 5B show the in-wafer distribution characteristics of the etching rate (E / R) of the silicon oxide film (film to be etched) and the photoresist (mask) as the results of the upper AC application method, respectively.
  • FIGS. 6A and 6B show the in-wafer distribution characteristics of the etching rate (E / R) of the silicon oxide film and the photoresist as the experimental results of the upper DC application method, respectively.
  • the main process conditions in this HARC process experiment are as follows.
  • the etching rate distribution characteristics of the photoresist (PR) are not significantly different between the upper AC application method and the upper DC application method, and both have a low and flat profile.
  • the upper AC application method exhibits the above effects (1) and (3) sufficiently even in the HARC process, and the upper DC application method also applies the upper AC application. The same effects (1) and (3) as the system are achieved.
  • the profiles of the silicon oxide film (SiO 2 ) are clearly different from each other with respect to the etching rate distribution characteristics. That is, in the profile of the upper DC application method, as the absolute value of the DC voltage V dc is increased, the etching rate at the wafer center is higher than the etching rate at the wafer edge, and the wafer center is remarkably increased. . In short, as the applied voltage (absolute value) of the upper DC is increased, the in-plane uniformity of the SiO 2 etching rate is deteriorated.
  • the higher the AC AC power the higher the etching rate at the wafer center part becomes higher than the etching rate at the wafer edge part, but the wafer center part relatively increases. Not so high. That is, the in-plane uniformity of the SiO 2 etching rate is improved.
  • the difference in the in-plane uniformity of the SiO 2 etching rate in the HARC process between the upper DC application method and the upper AC application method is considered to be due to the difference in the effect (6). That is, in the upper DC application method, the effect of the above (6) is undesirably enhanced by increasing the absolute value of the DC voltage V dc , whereas in the upper AC application method, the above-described effect can be obtained even if the AC power is increased. It is considered that the effect of (6) is not as strong as the upper DC application method.
  • the main adjustment knob can control the etching rate characteristics.
  • the selectivity is such that the voltage value (absolute value) of the DC voltage V dc is the upper DC application method as described above, and the AC power (or AC voltage peak value, effective value, etc.) is the upper AC application method.
  • the first adjustment knob and the second adjustment knob are as independent as possible. Therefore, when the mask selection ratio is changed using the second adjustment knob, even if the etching rate characteristic (for example, in-plane uniformity) changes under the influence, the change amount is as small as possible. preferable.
  • the independence between the first and second adjustment knobs it can be seen that the upper AC application method is superior to the upper DC application method, as shown in FIG.
  • FIG. 8 shows an SEM photograph used for measuring the etching shape.
  • FIG. 9 shows the correlation between the mask selection ratio and the bowing amount by comparing the upper AC application method and the upper DC application method.
  • the bowing amount is a difference between the maximum diameter (Boeing CD) in the fine hole formed in the silicon oxide film and the top end diameter (Top CD). The smaller the bowing amount, the better the vertical machining shape.
  • the present inventor conducted two experiments using the plasma etching apparatus of this embodiment (FIG. 1) to compare the upper AC application method of the present invention with the conventional upper DC application method in the BEOL process.
  • the BEOL process is a technique for forming a relatively shallow via hole in an interlayer insulating film by plasma etching in a wiring formation process of LSI manufacturing.
  • an organic low-k film is often used as an interlayer insulating film to be processed.
  • the damage amount of the organic low-k films 92 and 94 is added to the evaluation items of the first and second experiments.
  • the SiOC organic film is damaged by plasma etching, the composition of the portion is changed to SiO and becomes soluble in the HF solution. Therefore, after the etching is completed, the sample semiconductor wafer is immersed in an HF solution for 30 seconds, whereby the dimension (increase amount of the bowing CD) in which the inner walls of the organic low-k films 92 and 94 are formed in the etching hole 100 is set to Low. -Measured as k damage.
  • FIG. 11 shows a cross-sectional view (SEM photograph) of patterns obtained in the first experiment of the BEOL process and measured values of various evaluation items.
  • the top CD decreases and the amount of low-k damage increases as the absolute value of the DC voltage V dc increases in the upper DC application method and as the AC power increases in the upper AC application method.
  • the tendency is stronger in the upper AC application method than in the upper DC application method.
  • the amount of low-k damage allowed in this type of BEOL process is 5 nm or less, both systems use a low voltage (low power) region.
  • FIG. 12 shows a cross-sectional view (SEM photograph) of the pattern obtained in the second experiment of the BEOL process and measured values of various evaluation items.
  • the top CD decreases as the absolute value of the DC voltage V dc increases in the upper DC application method, and the AC power increases in the upper AC application method. The amount increases.
  • the depth is 155 nm
  • the top CD is 51 nm
  • the Boeing CD is 51 nm.
  • Another plasma etching experiment was performed under the same process conditions as in the first experiment. Then, based on the experimental results, as shown in FIGS. 15 and 16, and the electron density in the processing space PS generated (plasma density) N e and the lower electrode 16 self-bias voltage V L (lower V L) Correlation, that is, the N e -lower VL characteristic was obtained.
  • the upper AC application method has a lower N e / It can be seen that the process margin can be expanded in the region of the lowered portion V L.
  • a region of the low N e / reduction portion V L is suitable for a process of etching an insulator thin film of, for example, an MRAM (Magnetroresistive Random Access Memory) at a low speed.
  • FIG. 17 shows the experimental results.
  • the plasma potential near the side wall of the chamber decreases as the absolute value of the DC voltage V dc increases, whereas the upper AC application method increases the AC AC power. It was verified that the plasma potential in the vicinity of the side wall of the chamber increases as the time increases. This is because, as described above, in the upper DC application method, the potential of the upper electrode 46 is fixed to the negative DC voltage V dc and the plasma potential is lowered.
  • the potential of the upper electrode 46 in the half cycle in which the AC AC voltage level is positive, the potential of the upper electrode 46 becomes higher than the self-bias voltage V B , thereby raising the plasma potential. As a result, the plasma potential near the side wall of the chamber rises.
  • the inventor conducted an experiment comparing the upper AC application method of the present invention with the conventional upper DC application method for the effect of modifying the ArF resist as an etching mask under plasma.
  • the main process conditions are as follows.
  • High frequency power: 40MHz / 13MHz 300 / 0W
  • AC frequency: AC 380 kHz
  • FIG. 18 shows the experimental results of the ArF resist modification process as SEM photographs.
  • the upper AC application method of the present invention follows the advantages of the conventional upper DC application method in the BEOL process and the ArF resist modification effect, for example, and eliminates the disadvantages of the upper DC application method in the HARC process, for example. can do.
  • the value of AC AC frequency f (380 kHz) in the above embodiment is an example, and an arbitrary frequency f that can be followed by ions can be used for AC AC. Therefore, the frequency f of the AC AC in the present invention may be a frequency higher than 380 kHz in the above-described embodiment, and is generally a limit of a frequency that can be followed by ions (a frequency that can give energy to ions from another viewpoint).
  • the frequency region up to 13 MHz can be used.
  • the matching unit 66 is used to apply the AC AC output from the AC power source 64 to the upper electrode 46 with the maximum power transmission efficiency.
  • the matching unit 66 can be omitted.
  • a configuration in which the second high-frequency RF L is not applied to the lower electrode (susceptor) 16, that is, a configuration in which the high-frequency power source 32, the matching unit 40, and the blocking capacitor 40 are omitted is possible.
  • the showerhead structure in the upper electrode 46 can be arbitrarily modified.
  • the present invention is not limited to a capacitively coupled plasma etching apparatus, but can be applied to a capacitively coupled plasma processing apparatus that performs an arbitrary plasma process such as plasma CVD, plasma ALD, plasma oxidation, plasma nitridation, and sputtering.
  • the substrate to be treated in the present invention is not limited to a semiconductor wafer, and a flat panel display, organic EL, various substrates for solar cells, a photomask, a CD substrate, a printed substrate, and the like are also possible.

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Abstract

【課題】従来技術の上部ＤＣ印加方式の長所を踏襲し、かつ上部ＤＣ印加方式の不利点を解消すること。 【解決手段】この容量結合型プラズマ処理装置において、サセプタ（下部電極）１６には、プラズマの生成に主として寄与する第１の高周波ＲＦHとイオンの引き込みに主として寄与する第２の高周波ＲＦLが重畳して印加される。一方、上部電極４６には、交流電源６４より整合器６６およびブロッキングコンデンサ６８を介して一定周波数の交流ＡＣが印加される。この交流ＡＣは、プラズマ中のイオンが追従できる周波数を有し、交流電源６４において交流ＡＣのパワー、電圧波高値または実効値を可変できるようになっている。

Description

プラズマ処理装置及びプラズマ処理方法
　本発明は、半導体ウエハ等の被処理基板の微細加工に用いるプラズマプロセスに係り、特に容量結合型のプラズマ処理装置およびプラズマ処理方法に関する。
　半導体デバイスやＦＰＤ（Flat Panel Display）等の製造プロセスにおけるエッチング、堆積、酸化、スパッタリング等の処理では、処理ガスに比較的低温で良好な反応を行わせるためにプラズマが多く利用されている。この種のプラズマプロセスにおいては、真空の処理容器内で処理ガスを放電または電離させるために、高周波（ＲＦ）やマイクロ波が使用されている。
　高周波（ＲＦ）を用いる容量結合型のプラズマ処理装置は、処理容器内に上部電極と下部電極とを平行に配置し、典型的には下部電極の上に被処理基板（半導体ウエハ、ガラス基板等）を載置し、上部電極もしくは下部電極にプラズマ生成に適した周波数（通常１３．５６ＭＨｚ以上）の高周波を印加する。この高周波の印加によって相対向する２つの電極間に生成された高周波電界により電子が加速され、電子と処理ガスとの衝突電離によってプラズマが発生する。そして、このプラズマに含まれるラジカルやイオンの気相反応あるいは表面反応によって、基板上に薄膜が堆積され、あるいは基板表面の素材または薄膜が削られる。
　近年、容量結合型のプラズマ処理装置の性能を飛躍的に高める技法として、処理空間を挟んで基板と向き合う対向電極（通常は上部電極）に負極性のＤＣ（直流）電圧を印加する技術が注目されている（特許文献１）。この上部ＤＣ印加方式によれば、（１）上部電極の自己バイアス電圧の絶対値を大きくして上部電極におけるスパッタリングを強める効果、（２）上部電極におけるプラズマシースを拡大させ、形成されるプラズマが縮小化される効果、（３）上部電極の近傍に生じた電子を被処理基板上に照射させる効果、（４）プラズマポテンシャルを制御できる効果、（５）電子密度（プラズマ密度）を上昇させる効果、（６）中心部のプラズマ密度を上昇させる効果の少なくとも１つが奏される。
特開２００６－２７００１９号公報
　上記のような上部ＤＣ印加方式は、ＨＡＲＣ（High Aspect Ratio Contact）プロセスによく用いられている。ＨＡＲＣプロセスは、ＬＳＩ製造の配線形成工程において絶縁層の酸化膜（通常シリコン酸化膜）に細くて深いコンタクトホールまたはビアホールをプラズマエッチングによって形成する技術である。ＨＡＲＣプロセスでは、高アスペクト比の微細孔を形成するために、高精度の異方性形状とマスクおよび下地膜に対する高い選択比が要求され、エッチングガスにはフルオロカーボン系のガスが用いられ、上部電極の母材にはシリコンまたはＳiＣ等のシリコン含有物質が用いられる。
　上部ＤＣ印加方式によれば、上記（１）（３）の効果に基づいて，異方性および選択性を大きく向上させることができる。より詳しくは、上記（１）の効果により、上部電極の表面でスパッタされた堆積物（主にフロロカーボン重合膜）がレジストマスクの表面に積もってレジストマスクの表面荒れを防ぐ。さらに、上部電極の母材からスパッタされたシリコンがフッ素ラジカルと反応して揮発性の高い反応生成物（ＳiＦ4）となって排気されることにより、異方性および選択性を低下させるフッ素を減らすことができる（フッ素スカベンジ効果）。また、上記（３）の効果により、基板表面のレジストマスクに高エネルギーの電子が打ち込まれることで、レジストマスク表層部の組成が改質して、エッチング耐性（プラズマ耐性）が強化される。
　しかしながら、ＨＡＲＣプロセスにおいては、上部ＤＣ印加方式により上部電極に印加する負極性ＤＣ電圧の絶対値を大きくしていくと、上記のような微細加工性（特に選択性）が向上する一方で、加工均一性（特にエッチングレートの面内均一性）の悪化することが課題となっている。
　また、上部ＤＣ印加方式による上記（４）の効果は、プラズマポテンシャルを低下させる方向の制御である。すなわち、他の効果（１）～（３），（５）（６）のいずれかを望み通りに引き出すために、上部電極に印加する負極性ＤＣ電圧の絶対値を大きくするほど、チャンバ側壁付近のプラズマポテンシャルが低くなる。しかし、それによって、チャンバ側壁に付着している堆積物をイオン照射のスパッタリングによって除去する効果が低下する。このことも、課題になっている。
　本発明は、上記のような従来技術の課題を解決するものであり、上部ＤＣ印加方式の長所を踏襲し、かつ上部ＤＣ印加方式の不利点を解消できるプラズマ処理装置およびプラズマ処理方法を提供する。
　本発明のプラズマ処理装置は、真空排気可能な処理容器と、前記処理容器内に配置され、被処理基板を載せて支持する第１の電極と、前記処理容器内に前記第１の電極と所定の間隔を空けて平行に配置される第２の電極と、前記処理容器内の前記第１および第２の電極間の処理空間に所望の処理ガスを供給する処理ガス供給部と、前記処理ガスを放電させてプラズマを生成するのに適した周波数を有する第１の高周波を前記第１の電極に印加する第１の高周波電源と、プラズマ中のイオンが追従できる周波数を有する低周波または高周波の交流を前記第２の電極に印加する交流電源と、前記交流電源と前記第２の電極との間に接続されるブロッキング用のコンデンサとを有する。
　上記の構成においては、プラズマプロセス中に交流電源からの交流がブロッキングコンデンサを介して第２の電極に印加されると、第２の電極には負の直流電圧つまり自己バイアス電圧が発生し、この自己バイアス電圧に交流の電圧（瞬時値）が重畳される。つまり、第２の電極の電位は、自己バイアス電圧に交流の電圧レベル（瞬時値）が重なって周期的に変化する。これにより、交流の周波数に追従してプラズマから上部電極に入射するイオンのエネルギーは、第２の電極の負電位方向の深さ（絶対値）に比例し、周期的に変化する。したがって、各サイクルの中で、交流の電圧レベルが極小になる時にイオンエネルギーは最大になり、交流の電圧レベルが極大になる時にイオンエネルギーは最小になる。この場合、イオンエネルギー分布は、電圧の時間変化が小さい時間帯（極大または極小になる辺り）で多くのイオンが電極に入射するため、最大エネルギー付近および最小エネルギー付近にイオンが多い分布になる。
  なお、第２の電極に印加する交流の周波数がイオンプラズマ周波数よりも高い場合は、イオンの追従性が低下し、交流の周波数を高くするほど、イオンエネルギー分布においてエネルギーバンドの幅が狭くなっていく。すなわち、イオンエネルギーは、振れが小さくなって、自己バイアス電圧に対応する中心値に向かって平均化されていく。それによって、イオンエネルギーの最大値は小さくなっていく。
  一般に、イオンエネルギーＥiとスパッタ率ＳＹとの間にはＳＹ∝Ｅi 1/2の関係がある。したがって、スパッタ率は入射イオンの個数よりもイオンエネルギーの大きさ（最大値）に大きく依存する。このことから、第２の電極に印加する電源電圧の絶対値または振幅が同じであっても、従来技術の上部ＤＣ印加方式よりも本発明の方式（ＡＣ印加方式）の方が、第２の電極に入射するイオンの最大エネルギーが格段に大きいことから、第２の電極におけるスパッタ率をより効率的に向上させることができる。
  また、本発明のＡＣ印加方式によれば、交流の電圧レベルが正極性になる半サイクルでは、第２の電極の電位が自己バイアス電圧よりも高くなって、それにつれてプラズマポテンシャルも引き上げられ、チャンバ側壁付近のプラズマポテンシャルが時間平均で高くなる。これにより、チャンバ側壁に付着している堆積物を除去するスパッタリング効果も向上し、チャンバ側壁の堆積物を効率よく除去することができる。
  本発明のプラズマエッチング方法は、被処理基板上のシリコン酸化膜に高アスペクト比の孔を形成するプラズマエッチング方法であって、室内に第１の電極と第２の電極とを所定の間隔を空けて平行に配置している真空可能な処理容器内で前記第１の電極の上に被処理基板を載せて支持する工程と、前記処理容器内を所定の圧力に真空排気する工程と、前記第１の電極と前記第２の電極との間の処理空間にフルオロカーボン系のエッチングガスを供給し、前記第１の電極に第１の高周波を印加して前記処理空間で前記エッチングガスのプラズマを生成する工程と、プラズマ中のイオンが追従できる周波数を有する低周波または高周波の交流をブロッキング用のコンデンサを介して前記第２の電極に印加する工程とを有する。
  本発明のプラズマエッチング方法によれば、上記のようなＡＣ印加方式を用いることにより、従来技術の上部ＤＣ印加方式と同等のマスク選択比を確保しつつエッチングレートの面内均一性を向上させることができる。
  本発明によれば、上記のような構成及び作用により、従来技術のＤＣ印加方式の長所を踏襲し、かつＤＣ印加方式の不利点を解消することができる。
本発明の一実施形態における容量結合型プラズマエッチング装置の構成を示す縦断面図である。 実施形態の上部ＡＣ印加方式における両電極間のポテンシャル分布および上部電極に入射するイオンのイオンエネルギー分布を示す図である。 比較例の上部ＤＣ印加方式における両電極間のポテンシャル分布および上部電極に入射するイオンのイオンエネルギー分布を示す図である。 イオンエネルギーとスパッタ率との間の相関関係を示す図である。 上部ＡＣ印加方式を適用したＨＡＲＣプロセスの実験で得られたシリコン酸化膜のエッチングレートのウエハ面内分布図である。 上部ＡＣ印加方式を適用したＨＡＲＣプロセスの実験で得られたフォトレジストのエッチングレートのウエハ面内分布図である。 上部ＤＣ印加方式を適用したＨＡＲＣプロセスの実験で得られたシリコン酸化膜のエッチングレートのウエハ面内分布図である。 上部ＤＣ印加方式を適用したＨＡＲＣプロセスの実験で得られたフォトレジストのエッチングレートのウエハ面内分布図である。 上部ＡＣ印加方式および上部ＤＣ印加方式におけるマスク選択比とエッチングレート面内均一性との相関関係を示すプロット図である。 実施例におけるＨＡＲＣプロセスの実験で得られたエッチング形状を示す図（ＳＥＭ写真）である。 上部ＡＣ印加方式および上部ＤＣ印加方式におけるマスク選択比とボーイング量との相関関係を示す図である。 実施例におけるＢＥＯＬプロセスを説明するための図である。 実施例におけるＢＥＯＬプロセスの第１実験で得られたパターンの断面図（ＳＥＭ写真）および各種評価項目の測定値を示す図である。 実施例におけるＢＥＯＬプロセスの第２実験で得られたパターンの断面図（ＳＥＭ写真）および各種評価項目の測定値を示す図である。 上記第１実験の結果から得られたトップＣＤとLow－kダメージ量との相関関係を示すプロット図である。 上記第２実験の結果から得られたトップＣＤとLow－kダメージ量との相関関係を示すプロット図である。 上部ＤＣ印加方式における処理空間内の電子密度Ｎeと下部電極に発生する自己バイアス電圧ＶLとの相関関係（Ｎe－下部ＶL特性）を示す図である。 上部ＡＣ印加方式における処理空間内の電子密度Ｎeと下部電極に発生する自己バイアス電圧ＶLとの相関関係（Ｎe－下部ＶL特性）を示す図である。 一実施例の実験によって得られた上部電極印加電圧または電力とプラズマポテンシャルとの相関関係を示すプロット図である。 上部ＡＣ印加方式および上部ＤＣ印加方式におけるＡrＦレジスト改質処理の実験結果を示す図（ＳＥＭ写真）である。
　以下、添付図を参照して本発明の好適な実施の形態を説明する。
　
［プラズマ処理装置の構成］
　図１に、本発明の一実施形態におけるプラズマ処理装置の構成を示す。このプラズマ処理装置は、下部２高周波重畳印加方式の容量結合型（平行平板型）プラズマエッチング装置として構成されており、たとえば表面がアルマイト処理（陽極酸化処理）されたアルミニウムからなる円筒形の真空チャンバ（処理容器）１０を有している。チャンバ１０は接地されている。
　チャンバ１０の底部には、セラミックなどの絶縁板１２を介して円柱状のサセプタ支持台１４が配置され、このサセプタ支持台１４の上にたとえばアルミニウムからなるサセプタ１６が設けられている。サセプタ１６は下部電極を構成し、この上に被処理基板としてたとえば半導体ウエハＷが載置される。
　サセプタ１６の上面には半導体ウエハＷを保持するための静電チャック１８が設けられている。この静電チャック１８は導電膜からなる電極２０を一対の絶縁層または絶縁シートの間に挟み込んだものであり、電極２０には直流電源２２が電気的に接続されている。直流電源２２からの直流電圧により、半導体ウエハＷを静電吸着力で静電チャック１８に保持できるようになっている。静電チャック１８の周囲でサセプタ１６の上面には、エッチングの均一性を向上させるためのたとえばシリコンからなるフォーカスリング２４が配置されている。サセプタ１６およびサセプタ支持台１４の側面にはたとえば石英からなる円筒状の内壁部材２５が貼り付けられている。
　サセプタ支持台１４の内部には、たとえば円周方向に延びる冷媒室２６が設けられている。この冷媒室２６には、外付けのチラーユニット（図示せず）より配管２７ａ，２７ｂを介して所定温度の冷媒たとえば冷却水が循環供給される。冷媒の温度によってサセプタ１６上の半導体ウエハＷの処理温度を制御できるようになっている。さらに、伝熱ガス供給機構（図示せず）からの伝熱ガスたとえばＨeガスが、ガス供給ライン２８を介して静電チャック１８の上面と半導体ウエハＷの裏面との間に供給される。
　サセプタ１６には、第１および第２の高周波電源３０，３２がそれぞれ整合器３４，３６、ブロッキングコンデンサ３８，４０および給電棒４２，４４を介して電気的に接続されている。なお、給電棒４２，４４は、図１では個別に示しているが、共通または同一の給電棒であってもよい。第１の高周波電源３０は、プラズマの生成に主として寄与する一定の周波数たとえば４０ＭＨｚの高周波ＲＦHを出力する。一方、第２の高周波電源３２は、サセプタ１６上の半導体ウエハＷに対するイオンの引き込みに主として寄与する一定の周波数たとえば１３ＭＨｚの高周波ＲＦLを出力する。
　サセプタ１６の上方には、このサセプタと平行に対向して上部電極４６が設けられている。この上部電極４６は、多数のガス噴出孔４８ａを有するたとえばＳi、ＳiＣなどのシリコン含有材質からなる電極板４８と、この電極板４８を着脱可能に支持する導電材料たとえば表面がアルマイト処理されたアルミニウムからなる電極支持体５０とで構成されており、チャンバ１０にリング状の絶縁体５２を介して電気的に浮いた状態で取り付けられている。この上部電極４６とサセプタ１６との間にプラズマ生成空間または処理空間ＰＳが形成されている。リング状絶縁体５２は、たとえばアルミナ（Ａｌ2Ｏ3）からなり、上部電極４６の外周面とチャンバ１０の側壁との間の隙間を気密に塞ぐように取り付けられ、上部電極３４を物理的に支持している。
　電極支持体５０は、その内部にガスバッファ室５４を有するとともに、その下面にガスバッファ室５４から電極板４８のガス噴出孔４８ａに連通する多数のガス通気孔５０ａを有している。ガスバッファ室５４にはガス供給管５６を介して処理ガス供給源５８が接続されている。ガス供給管５６には、マスフローコントローラ（ＭＦＣ）６０および開閉バルブ６２が設けられている。処理ガス供給源５８より所定の処理ガス（エッチングガス）がガスバッファ室５４に導入されると、電極板４８のガス噴出孔４８ａよりサセプタ１６上の半導体ウエハＷに向けて処理空間ＰＳに処理ガスがシャワー状に噴出されるようになっている。このように、上部電極３４は、処理空間ＰＳに処理ガスを供給するためのシャワーヘッドを兼ねている。
　また、電極支持体５０の内部には冷媒たとえば冷却水を流す通路（図示せず）も設けられており、外部のチラーユニットにより冷媒を介して上部電極４６の全体、特に電極板４８を所定温度に温調するようになっている。さらに、上部電極４６に対する温度制御をより安定化させるために、電極支持体５０の内部または上面にたとえば抵抗発熱素子からなるヒータ（図示せず）を取り付ける構成も可能である。
　この容量結合型プラズマ処理装置は、チャンバ１０の外に交流電源６４を備えている。交流電源６４の出力端子は、整合器６６、ブロッキングコンデンサ６８および直流給電ラインまたは給電棒７０を介して上部電極４６に電気的に接続されている。交流電源６４は、プラズマ中のイオンが追従できる周波数ｆを有する交流、つまりイオンプラズマ周波数よりも低い低周波または高周波の交流ＡＣを出力し、そのパワー、電圧波高値または実効値を可変できるようになっている。
　また、チャンバ１０内で処理空間ＰＳに面する適当な箇所としてたとえば内壁部材２５の頂部付近あるいは上部電極４６の半径方向外側に、たとえばＳｉ，ＳｉＣ等の導電性部材からなるリング状のＤＣグランドパーツ（図示せず）が取り付けられている。このＤＣグランドパーツは、接地ライン（図示せず）を介して常時接地されている。プラズマエッチング中に交流電源６４よりブロッキングコンデンサ６８を介して上部電極４６に交流ＡＣを印加すると、自己バイアス電圧が発生する上部電極４６とＤＣグランドパーツとの間でプラズマを介して直流の電子電流が流れるようになっている。
　サセプタ１６およびサセプタ支持台１４とチャンバ１０の側壁との間に形成される環状の空間は排気空間となっており、この排気空間の底にはチャンバ１０の排気口７２が設けられている。この排気口７２に排気管７４を介して排気装置７６が接続されている。排気装置７６は、ターボ分子ポンプなどの真空ポンプを有しており、チャンバ１０の室内、特に処理空間ＰＳを所望の真空度まで減圧できるようになっている。また、チャンバ１０の側壁には半導体ウエハＷの搬入出口７８を開閉するゲートバルブ８０が取り付けられている。
　制御部８２は、マイクロコンピュータを含み、外部メモリまたは内部メモリに格納されるソフトウェア（プログラム）およびレシピ情報にしたがって、装置内の各部、特に高周波電源３０，３２、交流電源６４、整合器３４，３６，６６、ＭＦＣ６０、開閉バルブ６２、排気装置７６等の個々の動作および装置全体の動作（シーケンス）を制御する。
　この容量結合型プラズマエッチング装置において、エッチングを行なうには、先ずゲートバルブ８０を開状態にして加工対象の半導体ウエハＷをチャンバ１０内に搬入して、静電チャック１８の上に載置する。そして、処理ガス供給源５８より処理ガスつまりエッチングガス（一般に混合ガス）を所定の流量および流量比でチャンバ１０内に導入し、排気装置７６による真空排気でチャンバ１０内の圧力を設定値にする。さらに、第１および第２の高周波電源３０，３２よりそれぞれ所定のパワーで第１高周波（４０ＭＨｚ）および第２高周波（１３ＭＨｚ）を重畳してサセプタ１６に印加する。また、直流電源２２より直流電圧を静電チャック１８の電極２０に印加して、半導体ウエハＷを静電チャック１８上に固定する。上部電極４６のシャワーヘッドより吐出されたエッチングガスは両電極４６，１６間の高周波電界の下で放電し、処理空間ＰＳ内にプラズマが生成される。このプラズマに含まれるラジカルやイオンによって半導体ウエハＷの主面の被加工膜がエッチングされる。
　この容量結合型プラズマエッチング装置は、サセプタ１２にプラズマ生成に適した比較的高い周波数の第１高周波を印加することにより、プラズマを好ましい解離状態で高密度化し、より低圧の条件下でも高密度プラズマを形成することができる。それと同時に、サセプタ１２にイオン引き込みに適した比較的低い周波数の第２高周波を印加することにより、半導体ウエハＷの被加工膜に対して異方性のエッチングを施すことができる。
　
［実施形態における上部ＡＣ印加方式の基本的作用］
　この容量結合型プラズマエッチング装置は、下部電極（サセプタ）１６にプラズ生成用とイオン引き込み用の２つの高周波ＲＦH，ＲＦLを印加する下部２高周波重畳印加方式において、交流電源６４よりブロッキングコンデンサ６８を介して交流ＡＣを上部電極４６に印加する上部ＡＣ印加方式の構成および機能を有している。ここで、交流ＡＣは、プラズマ中のイオンが追従できる周波数、つまりイオンプラズマ周波数よりも低い周波数ｆを有しており、交流電源６４においてそのパワー、電圧波高値または実効値を可変できるようになっている。なお、イオンプラズマ周波数ｆpiは次の式（１）で与えられる。
　　ｆpi＝（ｅ2ｎo／ε0ｍi）1/2／２π　　・・・・（１）
　ただし、ｅは電子の電荷量、ｎoはプラズマ密度、ε0は真空中の誘電率、ｍiはイオンの質量である。
　たとえば、Ａrイオンの場合、プラズマ密度ｎoが１×１０9ｃｍ-3のときは、イオンプラズマ周波数ｆpiは約１ＭＨｚである。ｎoが４×１０9ｃｍ-3のときは、ｆpiは約２ＭＨｚである。ｎoが１×１０10ｃｍ-3のときは、ｆpiは約３ＭＨｚである。
　図２に、この容量結合型プラズマエッチング装置において、上部電極４６および下部電極（サセプタ）１６間のポテンシャル分布および上部電極４６に入射するイオンのイオンエネルギー分布を示す。エッチングプロセス中に交流電源６４からの交流ＡＣがブロッキングコンデンサ６８を介して上部電極４６に印加されると、上部電極４６には負の直流電圧つまり自己バイアス電圧ＶBが発生し、この自己バイアス電圧ＶBに交流ＡＣの電圧（瞬時値）が重畳される。ここで、交流ＡＣの周波数ｆがイオンプラズマ周波数ｆpiよりも低く、上部電極４６付近の電子温度は低いので、自己バイアス電圧ＶBは交流ＡＣの電圧波高値に近い値になる。こうして、上部電極４６の電位は、自己バイアス電圧ＶBに交流ＡＣの電圧レベル（瞬時値）が重なって周期的に変化する。
　一方で、上部電極４６には、プラズマから正電荷のイオンが上部電極４６の電位に応じたシース内の電界により加速されて入射する。この上部電極４６に入射するイオンのエネルギーは、上部電極４６の負電位方向の深さ（絶対値）に比例し、周期的に変化する。したがって、各サイクルの中で、交流ＡＣの電圧レベルが極小になる時にイオンエネルギーは最大になり、交流ＡＣの電圧レベルが極大になる時にイオンエネルギーは最小になる。この場合、イオンエネルギー分布（ＩＥＤ）は、電圧の時間変化が小さい時間帯（極大または極小になる辺り）で多くのイオンが電極に入射するため、最大エネルギー付近および最小エネルギー付近にイオンが多い分布になる。本発明の上部ＡＣ印加方式によれば、交流ＡＣの電圧レベルが各サイクルの中で極小になる度に、自己バイアス電圧ＶBと交流ＡＣの電圧波高値とを足し合わせた最大の負電位に対応する最大エネルギーのイオンが上部電極４６に多数入射する。
　なお、交流ＡＣの周波数ｆがイオンプラズマ周波数ｆpiよりも高い場合は、イオンの追従性が低下し、ＡＣの周波数ｆを高くするほど、図２に示すようにイオンエネルギー分布（ＩＥＤ）においてエネルギーバンドの幅が狭くなっていく。すなわち、イオンエネルギーは、振れが小さくなって、自己バイアス電圧ＶBに対応する中心値に向かって平均化されていく。それによって、イオンエネルギーの最大値は小さくなっていく。
　図３に、ＡＣ印加方式に対する比較例として、従来技術の上部ＤＣ印加方式にしたがいＤＣ電源８４により上部電極４６に負極性のＤＣ電圧Ｖdcを印加した場合のポテンシャル分布および上部電極４６に入射するイオンのイオンエネルギー分布を示す。この場合、イオンエネルギー分布（ＩＥＤ）は、ＤＣ電圧Ｖdcに対応する局所幅のエネルギー帯の中に全ての入射イオンのエネルギーが収まるようなプロファイルになる。したがって、プラズマプロセス中は、定常的に一定の狭いエネルギー帯に収まるイオンが上部電極４６に略一定のレートで入射する。
　一般に、イオンエネルギーＥiとスパッタ率ＳＹとの間にはＳＹ∝Ｅi 1/2の関係がある。したがって、図４に示すように、スパッタ率は入射イオンの個数よりもイオンエネルギーの大きさ（最大値）に大きく依存する。このことから、上部電極４６に印加する電源電圧の絶対値または振幅が同じであっても、上部ＤＣ印加方式よりも本発明の上部ＡＣ印加方式の方が、より高いエネルギーを持つイオンが上部電極４６に入射する。よって、本発明の上部ＡＣ印加方式は、上部電極４６におけるスパッタ率をより効率的に向上させることができる。
　また、上部ＤＣ印加方式によれば、上部電極４６の電位が負極性のＤＣ電圧Ｖdcに固定されるため、プラズマのポテンシャルが低い方へ引き下げられる。これに対して、本発明の上部ＡＣ印加方式によれば、交流ＡＣの電圧レベルが正極性になる半サイクルでは、上部電極４６の電位が自己バイアス電圧ＶBよりも高くなって、それにつれてプラズマポテンシャルも引き上げられる。特に、交流ＡＣの電圧レベルが極大になる辺りでは、チャンバ側壁付近のプラズマポテンシャルが相当高い値に上昇する。
　このように、本発明の上部ＡＣ印加方式によれば、上部ＤＣ印加方式に比して、チャンバ１０の側壁付近のプラズマポテンシャルが時間平均でも相当高く、プラズマからチャンバ１０の側壁に入射するイオンのエネルギーが格段に大きくなる。これにより、チャンバ側壁に付着している堆積物を除去するスパッタリング効果も大きく向上する。そして、チャンバ側壁の堆積物を効率よく除去することにより、プロセスの再現性および装置の量産性を向上させることができる。
　
［ＨＡＲＣプロセスに関する実施例］
　本発明者は、この実施形態のプラズマエッチング装置（図１）を用いて、ＨＡＲＣプロセスにおいて本発明の上部ＡＣ印加方式と従来技術の上部ＤＣ印加方式とを比較する実験を行った。図５Ａおよび図５Ｂに、上部ＡＣ印加方式の実験結果としてシリコン酸化膜（被エッチング膜）およびフォトレジスト（マスク）のエッチングレート（Ｅ／Ｒ）のウエハ面内分布特性をそれぞれ示す。図６Ａおよび図６Ｂに、上部ＤＣ印加方式の実験結果としてシリコン酸化膜およびフォトレジストのエッチングレート（Ｅ／Ｒ）のウエハ面内分布特性をそれぞれ示す。このＨＡＲＣプロセスの実験における主なプロセス条件は次のとおりである。
　　レジスト　：　アクリレートベース用のＡrＦレジスト
　　処理ガス：　Ｃ4Ｆ6／Ｃ4Ｆ8／Ａr／Ｏ2＝２０／３５／５００／３６sccm
　　チャンバ内の圧力　：　２０mTorr
　　温度　：　上部電極／チャンバ側壁／下部電極＝６０／６０／４０℃
　　高周波電力　：　４０ＭＨｚ／１３ＭＨｚ＝１０００／４５００Ｗ
　　交流周波数　：　ＡＣ＝３８０ｋＨｚ
　　交流電力：　ＡＣ＝０Ｗ，２５０Ｗ，５００Ｗ，１０００Ｗ
　　直流電圧：　Ｖdc＝０Ｖ，－１５０Ｖ，－３００Ｖ，－４５０Ｖ，－６００Ｖ
　図５Ｂおよび図６Ｂに示すように、フォトレジスト（ＰＲ）のエッチングレート分布特性に関しては、上部ＡＣ印加方式と上部ＤＣ印加方式とで大して違わず、両者とも低くて平坦なプロファイルが得られている。すなわち、フォトレジスト（ＰＲ）のプラズマ耐性を強化する点については、ＨＡＲＣプロセスでも上部ＡＣ印加方式は上記（１）（３）の効果を十分に発揮しており、上部ＤＣ印加方式も上部ＡＣ印加方式と同等に上記（１）（３）の効果を奏する。
　しかし、図５Ａおよび図６Ａに示すように、シリコン酸化膜（ＳiＯ2）のエッチングレート分布特性に関しては、両者のプロファイルが明らかに異なる。すなわち、上部ＤＣ印加方式のプロファイルは、ＤＣ電圧Ｖdcの絶対値を大きくするほど、ウエハ中心部のエッチングレートがウエハエッジ部のエッチングレートよりも高くなる度合いが増し、ウエハ中心部が目立って高くなる。要するに、上部ＤＣの印加電圧（絶対値）を大きくするほど、ＳiＯ2エッチングレートの面内均一性が悪化する。これに対して、上部ＡＣ印加方式のプロファイルは、交流ＡＣのパワーを大きくするほど、ウエハ中心部のエッチングレートがウエハエッジ部のエッチングレートよりも高くなる度合いは増すものの、相対的にウエハ中心部がそれほど高くはならない。つまり、ＳiＯ2エッチングレートの面内均一性が改善する。
　このようにＨＡＲＣプロセスにおけるＳiＯ2エッチングレートの面内均一性について、上部ＤＣ印加方式と上部ＡＣ印加方式とで違いが生じるのは、上記（６）の効果の違いに因るものと考えられる。すなわち、上部ＤＣ印加方式ではＤＣ電圧Ｖdcの絶対値を大きくすることによって上記（６）の効果も不所望に強められるのに対して、上部ＡＣ印加方式ではＡＣのパワーを大きくしても上記（６）の効果が上部ＤＣ印加方式ほど強くはないと考えられる。
　上記ＨＡＲＣプロセスの実験では、図５Ａの酸化膜エッチング特性および図５Ｂのレジストエッチング特性から、ＡＣのパワーをパラメータとして、上部ＡＣ印加方式におけるマスク選択比とＳiＯ2エッチングレート面内均一性との相関関係ＦACを求めた。また、図６Ａの酸化膜エッチング特性および図６Ｂのレジストエッチング特性から、ＤＣ電圧Ｖdcの電圧値（絶対値）をパラメータとして、上部ＤＣ印加方式におけるマスク選択比とＳiＯ2エッチングレート面内均一性との相関関係ＦDCを求めた。図７に、それぞれの相関関係ＦAC，ＦDCをプロットで対比して示す。
　この実施形態のプラズマエッチング装置のように、下部電極（サセプタ）１６にプラズ生成用とイオン引き込み用の２つの高周波ＲＦH，ＲＦLを印加する場合は、両高周波ＲＦH，ＲＦLのパワーが主たる調整ノブ（第１の調整ノブ）になってエッチングレート特性を制御できるようになっている。一方、選択性の方は、上記のように上部ＤＣ印加方式ではＤＣ電圧Ｖdcの電圧値（絶対値）が、上部ＡＣ印加方式では交流ＡＣのパワー（またはＡＣの電圧波高値、実効値等）がそれぞれ調整ノブ（第２の調整ノブ）になり得る。ここで、エッチングレート特性と選択性とを同時に最適化するには、第１の調整ノブと第２の調整ノブが出来るだけ互いに独立していることが望ましい。したがって、第２の調整ノブを用いてマスク選択比を変えたときに、エッチングレート特性（たとえば面内均一性）がその影響を受けて変化するにしても、その変化量は出来るだけ小さいのが好ましい。このような第１および第２の調整ノブ間の独立性に関しては、図７に示すように、上部ＡＣ印加方式の方が上部ＤＣ印加方式よりも優れていることがわかる。
　上記ＨＡＲＣプロセスの実験では、エッチング形状についても調べた。図８に、エッチング形状の測定に用いたＳＥＭ写真を示す。図９に、上部ＡＣ印加方式と上部ＤＣ印加方式とを対比させて、マスク選択比とボーイング量との相関関係を示す。なお、ボーイング量は、シリコン酸化膜に形成される微細孔における孔内の最大の口径（ボーイングＣＤ）と最上端の口径（トップＣＤ）との差分である。ボーイング量が少ないほど、垂直加工形状が優れている。
　図８に示すように、上部ＤＣ印加方式では、ＤＣ電圧Ｖdcの絶対値を大きくするほど、マスク選択比およびボーイング量のどちらも向上する。一方、上部ＡＣ印加方式でも、ＡＣのパワーを大きくするほど、マスク選択比およびボーイング量のどちらも向上する。しかし、図９に示すように、ボーイング量が同等のときは、上部ＡＣ印加方式の方が上部ＤＣ印加方式よりも大きなマスク選択比が得られることがわかる。つまり、エッチング形状とマスク選択との両立を図る上で、上部ＤＣ印加方式よりも上部ＡＣ印加方式の方が優れている。
　
［ＢＥＯＬプロセスに関する実施例］
　本発明者は、この実施形態のプラズマエッチング装置（図１）を用いて、ＢＥＯＬプロセスにおいて本発明の上部ＡＣ印加方式と従来技術の上部ＤＣ印加方式とを比較する２つの実験を行った。ＢＥＯＬプロセスは、ＬＳＩ製造の配線形成工程において層間絶縁膜に比較的浅いビアホールをプラズマエッチングによって形成する技術であり、近年は加工対象の層間絶縁膜に有機Low－k膜が多く用いられている。
　このＢＥＯＬプロセスの実験では、図１０に示すように、下地層またはエッチング停止層としてのＳiＣ膜９０、被エッチング材料としての２層の有機Low－k膜９２，９４、ハードマスクとしてのＴＥＯＳ膜９６、最上層パターンマスクとしてのフォトレジスト９８をこの順序で下から重ねて形成した半導体ウエハＷを被処理基板に用いた。有機Low－k膜９２，９４には、Ｓi，Ｏ，ＣおよびＨを含むＳiＯＣ系の有機膜を用いた。なお、図１０の（ａ）に示すように、実験に先立ち、前工程のプラズマエッチングによってＴＥＯＳ膜９６に途中の深さまで孔１００を予め形成しておいた。そして、図１０の（ｂ）に示すように、第１および第２実験によりエッチング孔１００を下層Low－k膜９２の底近くまで堀り下げた。
　この種のＢＥＯＬプロセスでは、物理的かつ化学的に損傷しやすい有機Low－k膜にダメージを極力与えないことが重要である。このため、第１および第２実験の評価項目に、有機Low－k膜９２，９４のダメージ量を加えた。ＳiＯＣ系の有機膜は、プラズマエッチングによりダメージを受けると、その部分の組成がＳiＯに変質して、ＨＦ溶液に溶けるようになる。そこで、エッチングの終了後に試料の半導体ウエハをＨＦ溶液に３０秒間浸漬し、それによってエッチング孔１００内で有機Low－k膜９２，９４の内壁が抉られた寸法（ボーイングＣＤの増加量）をLow－kダメージ量として測定した。
　第１実験は、下部電極（サセプタ）１６に印加する第１および第２高周波ＲＦH，ＲＦLのパワーをそれぞれ６３０Ｗ，１６０Ｗに固定した。第２実験は、電子密度Ｎeおよび下部電極（サセプタ）１６の自己バイアス電圧ＶL（下部ＶL）をそれぞれ４×１０10ｃｍ-3、３００Ｖに固定した。他のプロセス条件は、第１および第２実験で共通しており、次のとおりである。
　　処理ガス：　Ｃ4Ｆ8／Ａr／Ｎ2／Ｏ2＝３０／１２００／７０／１７sccm
　　チャンバ内の圧力　：　８０mTorr
　　温度　：　上部電極／チャンバ側壁／下部電極＝６０／６０／６０℃
　　交流周波数　：　ＡＣ＝３８０ｋＨｚ
　　交流電力：　ＡＣ＝０Ｗ，２５０Ｗ，５００Ｗ
　　直流電圧：　Ｖdc＝０Ｖ，－３００Ｖ，－７００Ｖ
　図１１に、ＢＥＯＬプロセスの第１実験で得られたパターンの断面図（ＳＥＭ写真）および各種評価項目の測定値を示す。図示のように、上部ＤＣ印加方式ではＤＣ電圧Ｖdcの絶対値を大きくするほど、上部ＡＣ印加方式ではＡＣのパワーを大きくするほど、トップＣＤは減少し、Low－kダメージ量は増大する。特に、高電圧（高パワー）領域では、上部ＤＣ印加方式よりも上部ＡＣ印加方式の方がその傾向が強い。
　もっとも、この種のＢＥＯＬプロセスにおいて許容されるLow－kダメージ量は５ｎｍ以下であるから、両方式とも低電圧（低パワー）領域を用いることになる。たとえば、上部ＤＣ印加方式では、Ｖdc＝－３００Ｖの場合に、Low－kダメージ量が４ｎｍである。このとき、エッチング深さは１６０ｎｍ、トップＣＤは４７ｎｍ、ボーイングＣＤは４９ｎｍである。一方、上部ＡＣ印加方式では、ＡＣ＝２５０Ｗの場合に、Low－kダメージ量は５ｎｍである。このとき、エッチング深さは１５０ｎｍ、トップＣＤ＝４６ｎｍ、ボーイングＣＤ＝４６ｎｍである。このように、第１実験の結果として、有機Low－k膜を被エッチング膜とする実用上のＢＥＯＬプロセスにおいては、本発明の上部ＡＣ印加方式と従来技術の上部ＤＣ印加方式との間に実質的な差はないことがわかった。
　図１２に、ＢＥＯＬプロセスの第２実験で得られたパターンの断面図（ＳＥＭ写真）および各種評価項目の測定値を示す。図示のように、第２実験でも、上部ＤＣ印加方式ではＤＣ電圧Ｖdcの絶対値を大きくするほど、上部ＡＣ印加方式ではＡＣのパワーを大きくするほど、トップＣＤは減少し、Low－kダメージ量は増大する。Low－kダメージ量が許容値（５ｎｍ以下）になる低電圧領域（低パワー領域）について比較すると、上部ＤＣ印加方式では、Low－kダメージ量が２ｎｍになるＶdc＝－３００Ｖの場合、エッチング深さは１５５ｎｍ、トップＣＤは５１ｎｍ、ボーイングＣＤは５１ｎｍである。一方、上部ＡＣ印加方式では、Low－kダメージ量が５ｎｍになるＡＣ＝２５０Ｗの場合、エッチング深さは１５０ｎｍ、トップＣＤは４６ｎｍ、ボーイングＣＤ＝４６ｎｍである。このように、第２実験においても、本発明の上部ＡＣ印加方式と従来技術の上部ＤＣ印加方式との間に実質的な差はないことがわかった。
　図１３および図１４に、上記第１および第２実験の結果から得られたトップＣＤとLow－kダメージ量との相関関係（プロット図）をそれぞれ示す。これらの相関関係から、Low－kダメージ量が許容値（５ｎｍ以下）になる領域では、上部ＡＣ印加方式と上部ＤＣ印加方式との間でトップＣＤに実質的な差は生じないことがわかる。なお、上部ＡＣ印加方式においてＡＣ＝０Ｗの場合は、上部ＤＣ印加方式においてＤＣ電圧Ｖdc＝０Ｖの場合に相当する。
　
［その他の実施例］
　本発明者は、第１および第２高周波ＲＦH，ＲＦLのパワーをパラメータとして（ＲＦH，ＲＦL＝２００，４００，８００Ｗ）、上部ＤＣ印加方式および上部ＡＣ印加方式の各々について上記ＢＥＯＬプロセスの第１実験と同じプロセス条件で別のプラズマエッチングの実験を行った。そして、その実験結果に基づいて、図１５および図１６に示すように、処理空間ＰＳ内の電子密度（プラズマ密度）Ｎeと下部電極１６に発生する自己バイアス電圧ＶL（下部ＶL）との相関関係、つまりＮe－下部ＶL特性を取得した。
　上部ＤＣ印加方式のＮe－下部ＶL特性（図１５）と上部ＡＣ印加方式のＮe－下部ＶL特性（図１６）とを比較すると、上部ＡＣ印加方式の方がより低Ｎe／低下部ＶLの領域にプロセスマージンを広げられることがわかる。因みに、このような低Ｎe／低下部ＶLの領域は、たとえばＭＲＡＭ（Magnetroresistive　Random Access Memory）の絶縁体薄膜を低速度でエッチングするプロセスに向いている。
　さらに、本発明者は、上部ＡＣ印加方式における交流ＡＣのパワーをＡＣ＝０Ｗ、１００Ｗ、１２５Ｗ、２５０Ｗ、５００Ｗの値に可変し、上部ＤＣ印加方式における直流電圧Ｖdcの絶対値をＶdc＝０Ｖ、１５０Ｖ、３００Ｖの値に可変する以外は上記ＢＥＯＬプロセスの第１実験と同じプロセス条件で別のプラズマエッチングの実験を行い、その実験の中で各パラメータ値毎にチャンバ１０の側壁付近のプラズマポテンシャルを測定した。
　図１７にその実験結果を示す。図示のように、上部ＤＣ印加方式によれば直流電圧Ｖdcの絶対値を大きくするほどチャンバ側壁付近のプラズマポテンシャルが低下するのに対して、上部ＡＣ印加方式によれば交流ＡＣのパワーを大きくするほどチャンバ側壁付近のプラズマポテンシャルが上昇することが検証された。これは、上述したように、上部ＤＣ印加方式では、上部電極４６の電位が負極性のＤＣ電圧Ｖdcに固定され、プラズマのポテンシャルが引き下げられるためである。一方、上部ＡＣ印加方式では、交流ＡＣの電圧レベルが正極性になる半サイクルでは、上部電極４６の電位が自己バイアス電圧ＶBよりも高くなり、それによってプラズマのポテンシャルが引き上げられるため、時間平均でチャンバ側壁付近のプラズマポテンシャルが上昇する。
　本発明者は、エッチングマスクとしてのＡrＦレジストをプラズマの下で改質させる効果について本発明の上部ＡＣ印加方式と従来技術の上部ＤＣ印加方式とを比較する実験を行った。主なプロセス条件は次の通りである。
　　処理ガス：　Ｈ2／Ａr＝１００／８００sccm
　　チャンバ内の圧力　：　５０mTorr
　　温度　：　上部電極／チャンバ側壁／下部電極＝６０／６０／３０℃
　　高周波電力　：　４０ＭＨｚ／１３ＭＨｚ＝３００／０Ｗ
　　交流周波数　：　ＡＣ＝３８０ｋＨｚ
　　交流電力：　ＡＣ＝０Ｗ，２５０Ｗ，５００Ｗ
　　直流電圧：　Ｖdc＝０Ｖ，－３００Ｖ，－７００Ｖ
　　処理時間　：　３０秒
　図１８に、上記ＡrＦレジスト改質処理の実験結果をＳＥＭ写真で示す。図示のように、上部ＤＣ印加方式を用いた場合の改質層の厚さは、Ｖdc＝０Ｖのときは１６．７ｎｍ、Ｖdc＝－３００Ｖのときは２１．４ｎｍ、Ｖdc＝－７００Ｖのときは４０．８ｎｍであった。一方、上部ＡＣ印加方式を用いた場合の改質層の厚さは、ＡＣ＝０Ｗのときは１６．７ｎｍ、ＡＣ＝２５０Ｗのときは２６．６ｎｍ、ＡＣ＝５００Ｗのときは５０．６ｎｍであった。このように、上部ＤＣ印加方式ではＤＣ電圧Ｖdcの絶対値を大きくするほど、上部ＡＣ印加方式ではＡＣのパワーを大きくするほど、改質層の厚さが増大し、その増大率は両方式であまり変わらないことがわかった。
　上記したように、本発明の上部ＡＣ印加方式は、たとえばＢＥＯＬプロセスやＡrＦレジスト改質効果では従来技術の上部ＤＣ印加方式の長所を踏襲し、たとえばＨＡＲＣプロセスでは上部ＤＣ印加方式の不利点を解消することができる。
　以上本発明の好適な実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、その技術思想の範囲内で種種の変形が可能である。
　たとえば、上記実施例における交流ＡＣの周波数ｆの値（３８０ｋＨｚ）は一例であり、イオンが追従できる任意の値の周波数ｆを交流ＡＣに用いることができる。したがって、本発明における交流ＡＣの周波数ｆとしては、上記実施形態における３８０ｋＨｚより高い周波数であってもよく、一般にイオンが追従できる周波数（別な見方をすればイオンにエネルギーを付与できる周波数）の限界とされる１３ＭＨｚまでの周波数領域を使用することができる。
　また、上記実施形態では交流電源６４より出力される交流ＡＣを最大の電力伝送効率で上部電極４６に印加するために整合器６６を用いたが、整合器６６を省くことも可能である。また、下部電極（サセプタ）１６に対して第２高周波ＲＦLを印加しない構成、つまり高周波電源３２、整合器４０、ブロッキングコンデンサ４０を省く構成も可能である。その他、上部電極４６におけるシャワーヘッド構造等において任意の変形が可能である。
　本発明は、容量結合型プラズマエッチング装置に限定されず、プラズマＣＶＤ、プラズマＡＬＤ、プラズマ酸化、プラズマ窒化、スパッタリングなど任意のプラズマプロセスを行う容量結合型プラズマ処理装置に適用可能である。本発明における被処理基板は半導体ウエハに限るものではなく、フラットパネルディスプレイ、有機ＥＬ、太陽電池用の各種基板や、フォトマスク、ＣＤ基板、プリント基板等も可能である。
　１０　　チャンバ
　１６　　サセプタ（下部電極）
　３０　　（プラズマ生成用の）高周波電源
　３２　　（イオン引き込み用の）高周波電源
　４６　　上部電極
　５８　　処理ガス
　６４　　交流電源
　６８　　ブロッキングコンデンサ
　８２　　制御部

Claims (8)

  1. 　真空排気可能な処理容器と、
    　前記処理容器内に配置され、被処理基板を載せて支持する第１の電極と、
    　前記処理容器内に前記第１の電極と所定の間隔を空けて平行に配置される第２の電極と、
    　前記処理容器内の前記第１および第２の電極間の処理空間に所望の処理ガスを供給する処理ガス供給部と、
    　前記処理ガスを放電させてプラズマを生成するのに適した周波数を有する第１の高周波を前記第１の電極に印加する第１の高周波電源と、
    　プラズマ中のイオンが追従できる周波数を有する低周波または高周波の交流を前記第２の電極に印加する交流電源と、
    　前記交流電源と前記第２の電極との間に接続されるブロッキング用のコンデンサと
    　を有するプラズマ処理装置。
  2. 　前記交流の周波数は、前記イオンのイオンプラズマ周波数よりも低い、請求項１に記載のプラズマ処理装置。
  3. 　イオンの引き込みに適した周波数を有する第２の高周波を前記第２の電極に印加する第２の高周波電源を更に備える、請求項１に記載のプラズマ処理装置。
  4. 　前記第１の高周波の周波数は４０ＭＨｚ以上であり、前記第２の高周波の周波数は１３ＭＨｚ以下で前記イオンのイオンプラズマ周波数よりも高い、請求項３に記載のプラズマ処理装置。
  5. 　被処理基板上のシリコン酸化膜に高アスペクト比の孔を形成するプラズマエッチング方法であって、
    　室内に第１の電極と第２の電極とを所定の間隔を空けて平行に配置している真空可能な処理容器内で前記第１の電極の上に被処理基板を載せて支持する工程と、
    　前記処理容器内を所定の圧力に真空排気する工程と、
    　前記第１の電極と前記第２の電極との間の処理空間にフルオロカーボン系のエッチングガスを供給し、前記第１の電極に第１の高周波を印加して前記処理空間で前記エッチングガスのプラズマを生成する工程と、
    　プラズマ中のイオンが追従できる周波数を有する低周波または高周波の交流をブロッキング用のコンデンサを介して前記第２の電極に印加する工程と
    　を有するプラズマエッチング方法。
  6. 　前記第１の電極にイオンの引き込みに適した周波数を有する第２の高周波を印加する、請求項５に記載のプラズマエッチング方法。
  7. 　前記エッチングガスが、フルオロカーボンガスとアルゴンガスと酸素ガスとを含む、請求項５に記載のプラズマエッチング方法。
  8. 　前記第２の電極の母材がシリコンを含む、請求項５に記載のプラズマエッチング方法。
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