WO2013046525A1 - 貼り合わせｓｏｉウェーハの反りを算出する方法、及び貼り合わせｓｏｉウェーハの製造方法 - Google Patents

貼り合わせｓｏｉウェーハの反りを算出する方法、及び貼り合わせｓｏｉウェーハの製造方法 Download PDF

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横川　功
阿賀　浩司
康 水澤
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Definitions

  • the present invention relates to a method for calculating warpage of a bonded SOI wafer, and a method for manufacturing a bonded SOI wafer using the calculation method.
  • SOI Silicon On Insulator
  • a silicon layer in the surface layer portion of the substrate serving as a device manufacturing region is electrically separated from the inside of the substrate by a buried oxide film layer (BOX layer).
  • BOX layer buried oxide film layer
  • Typical methods for manufacturing this SOI wafer include a wafer bonding method and a SIMOX method.
  • the wafer bonding method for example, after forming a thermal oxide film on at least one surface of two silicon single crystal wafers, the two wafers are brought into close contact with each other through the formed thermal oxide film, and a bonding heat treatment is performed.
  • This is a method for producing an SOI wafer by increasing bonding force and then thinning one wafer (a wafer on which an SOI layer is formed (hereinafter referred to as a bond wafer)) by mirror polishing or the like.
  • a bond wafer is ground and polished to a desired thickness, or at least one of hydrogen ions or rare gas ions is implanted into the bond wafer in advance to form an ion implantation layer.
  • oxygen is ion-implanted into a single crystal silicon substrate, and then a high temperature heat treatment (oxide film formation heat treatment) is performed to react the implanted oxygen and silicon to form a BOX layer.
  • a high temperature heat treatment oxygen film formation heat treatment
  • the wafer bonding method has the advantage that the thickness of the SOI layer and BOX layer to be fabricated can be set freely, so it can be applied to various device applications. It is.
  • the ion implantation delamination method which is one of the wafer bonding methods, is characterized by having excellent film thickness uniformity in addition to the above advantages, and can obtain stable device characteristics over the entire wafer surface.
  • the thickness of the SOI layer is as thick as several ⁇ m, it cannot be handled only by the ion implantation separation method due to the limitation of the maximum acceleration voltage of the ion implanter.
  • Patent Document 1 As a method for solving this, there is a method of performing epitaxial growth on the surface of a bonded wafer manufactured by an ion implantation separation method (Patent Document 1).
  • the thickness of the SOI layer can be freely set to several ⁇ m, and at the same time, a high uniformity of the SOI layer thickness that cannot be obtained by a bonded wafer by grinding / polishing can be obtained. .
  • a wafer may be required.
  • warpage can be reduced by adjusting the oxide film thickness on the upper and lower surfaces (bonding surface side and back surface side) of a base wafer of a bonded SOI wafer manufactured by thinning by polishing.
  • a bonded SOI wafer is manufactured by an ion implantation separation method, the SOI layer side warps in a convex shape due to the cross-sectional structure, but when an SOI layer is formed by an ion implantation separation method, the formed SOI layer Is a thin film of 1 ⁇ m or less (in many cases, several 100 nm or less), and as described in Patent Document 4, equivalent oxide films are formed on the upper and lower surfaces (bonded surface side and back surface side) of the base wafer. By doing so, warpage can be sufficiently reduced.
  • JP 2000-30995 A Japanese Patent Laid-Open No. 3-55822 JP 2009-302163 A Japanese Patent Laid-Open No. 03-250615
  • the present invention has been made in view of the above problems, and an SOI wafer for epitaxial growth having a structure composed of an SOI layer / a BOX layer / a base wafer is produced, and then an epitaxial layer is grown on the surface of the SOI layer. It is an object of the present invention to provide a method for calculating in advance the warpage of a bonded SOI wafer manufactured by the above method, and further to provide a method for manufacturing a bonded SOI wafer having a desired warpage by using the calculation method. With the goal.
  • the present invention provides: A thermal oxide film is formed on the surface of one or both of a bond wafer and a base wafer made of a silicon single crystal wafer, and the bond wafer and the base wafer are bonded via the thermal oxide film. After the bonding, the bond wafer is thinned to produce an SOI wafer for epitaxial growth having a structure including a BOX layer on the base wafer and an SOI layer on the BOX layer, and then the surface of the SOI layer.
  • a method for calculating the warpage of a bonded SOI wafer produced by growing an epitaxial layer on the substrate It is hypothesized that the SOI wafer for epitaxial growth is a silicon single crystal wafer having the same dopant concentration as that of the bond wafer, and a warp A generated when epitaxial growth is performed on the virtual silicon single crystal wafer is calculated.
  • the warpage B resulting from the thickness of the BOX layer of the SOI wafer for epitaxial growth is calculated, and the measured value of the warpage of the base wafer before bonding is set as the warpage C, and the total of these warpages (A + B + C) is There is provided a method for calculating warpage of a bonded SOI wafer, wherein the warpage of the bonded SOI wafer is calculated.
  • the epitaxial growth SOI wafer can be produced by an ion implantation separation method.
  • the ion implantation delamination method has excellent film uniformity in addition to the advantage that the thickness of the manufactured SOI layer and the like can be freely set. Therefore, the present invention is applied to various device applications. It is suitable when manufacturing a bonded wafer by such an ion implantation peeling method.
  • a p + -type silicon single crystal wafer having a dopant of boron and a dopant concentration of 1E18 / cm 3 (1 ⁇ 10 18 / cm 3 ) or more and a solid solution limit concentration or less can be used. Since a warp is particularly likely to occur when a bonded SOI wafer is manufactured using such a bond wafer, the calculation method of the present invention that can accurately calculate the warp is particularly useful.
  • the present invention provides a thermal oxide film on one surface of a bond wafer or a base wafer made of a silicon single crystal wafer, or both surfaces, and the bond wafer and the above-mentioned through the thermal oxide film.
  • the bond wafer is thinned to produce an SOI wafer for epitaxial growth having a structure composed of a BOX layer on the base wafer and an SOI layer on the BOX layer.
  • the warpage of the base wafer before the bonding is adjusted so that the warpage calculated by the method of calculating the warpage of the bonded SOI wafer of the present invention becomes a desired value.
  • a manufacturing method is provided.
  • manufacturing conditions can be adjusted so that a bonded SOI wafer having a desired warp after actual epitaxial growth can be obtained.
  • a useful bonded SOI wafer can be efficiently manufactured.
  • the warpage of the bonded SOI wafer produced by growing the epitaxial layer on the surface of the SOI layer of the epitaxial growth SOI wafer is actually manufactured. Can be calculated without any problem. Therefore, cost reduction, time reduction, etc. are possible, and it is industrially excellent. Moreover, it can be used suitably also when determining the specification of SOI wafer.
  • a bonded SOI wafer having a warp of a desired value can be obtained simply by adjusting the warpage of the base wafer before bonding based on the warpage calculated by the calculation method of the present invention. Can be easily and reliably produced.
  • Example 1 it is a figure which shows the manufacturing method of an SOI wafer at the time of using the bond wafer of resistivity 0.007 ohm-cm.
  • the present inventors have epitaxially grown p + -type (resistivity is 0.1 ⁇ cm or less, particularly 0.01 ⁇ cm or less) thin film SOI layer having boron as a dopant and having different resistivity.
  • An SOI wafer for manufacturing was produced by an ion implantation delamination method, and the epitaxial layer was grown using the SOI layer as a seed layer, and further investigation was conducted in detail.
  • the resistivity of the epitaxial layer is higher than that of the SOI layer as the seed layer (a resistivity higher than 0.1 ⁇ cm, particularly 1 ⁇ cm or more), the SOI layer side has a convex shape. I found out.
  • the phenomenon that the warpage is increased by performing epitaxial growth on the surface of the p + -type thin film SOI layer is p with a small lattice constant. It was found that this was caused by growing an epitaxial layer having a larger lattice constant on the + type thin film SOI layer (seed layer).
  • the p + -type SOI layer manufactured by the ion implantation separation method is a thin film of about several hundred nm (or less), and an SOI film such as a silicon oxide film having the same thickness is formed below the SOI layer via an insulating film such as a silicon oxide film of the same thickness.
  • the p + type thin film SOI layer / insulating film layer / base wafer interface is strongly bonded, so that it is as if the whole wafer Can be regarded as equivalent to a p + -type silicon single crystal wafer (p + -type wafer), and in the same manner as when an epitaxial layer is formed on a normal silicon single crystal wafer having no SOI structure, a p + -type thin film SOI layer and If the resistivity of the epitaxial layer is different, warping is considered to occur.
  • the phenomenon in which the warp is increased by performing epitaxial growth at a low dopant concentration on the surface of the p + type thin film SOI layer using boron as a dopant is between the SOI layer and the epitaxial layer as a seed layer. This is due to the difference in lattice constant caused by the difference in dopant concentration. Therefore, even when the dopant is other than boron or when an SOI wafer for epitaxial growth is produced by a method other than the ion implantation separation method, if the lattice constant between the SOI layer and the epitaxial layer is different, the same applies. It was found that warping occurred.
  • the present inventors can predict the warpage of a bonded SOI wafer manufactured by growing an epitaxial layer on the surface of the SOI layer without actually manufacturing an SOI wafer for epitaxial growth or performing epitaxial growth.
  • the inventors sought to adjust the manufacturing conditions so that a bonded SOI wafer having a desired warpage can be obtained.
  • an SOI wafer for epitaxial growth is assumed to be a silicon single crystal wafer having the same dopant concentration as that of the bond wafer on which the SOI layer is formed, the epitaxial growth is performed on the virtual silicon single crystal wafer. It was found that the warpage of the bonded SOI wafer after epitaxial growth can be estimated by calculating the warpage to be generated, and the calculation method and the manufacturing method of the present invention were completed.
  • a thermal oxide film is formed on the surface of one or both of a bond wafer and a base wafer made of a silicon single crystal wafer, and the bond wafer and the base are interposed through the thermal oxide film.
  • the bond wafer is thinned to produce an SOI wafer for epitaxial growth having a structure composed of a BOX layer on the base wafer and an SOI layer on the BOX layer.
  • a method for calculating a warpage of a bonded SOI wafer characterized in that an actual measurement value is warp C, and a total of these warpages (A + B + C) is calculated as a warp of the bonded SOI wafer.
  • an SOI wafer for epitaxial growth a wafer manufactured by a conventional method, for example, a wafer manufactured by an ion implantation separation method can be used.
  • a silicon single crystal wafer doped with impurity atoms can be used for the entire wafer.
  • the dopant is boron and the dopant concentration is 1E18 / A p + type silicon single crystal wafer of cm 3 or more can be mentioned.
  • the upper limit value of the dopant concentration is not particularly limited, but can be, for example, not more than the solid solution limit concentration of the dopant in the silicon single crystal.
  • the bond wafer can be used not only having the dopant uniformly throughout the wafer, but also having a dopant concentration different from that of the bulk part on the surface of the bond wafer to be bonded, such as having an epitaxial layer on the surface.
  • the dopant concentration of the bond wafer in the present invention means the dopant concentration of the surface to be bonded. Therefore, the dopant concentration of the bond wafer referred to in the present invention matches the dopant concentration of the SOI layer.
  • the warp A is a warp that occurs when the epitaxial growth SOI wafer is assumed to be a silicon single crystal wafer having the same dopant concentration as that of the bond wafer, and epitaxial growth is performed on the virtual silicon single crystal wafer.
  • the strain e in the epitaxial layer due to crystal lattice mismatch is in the range of elastic deformation. It is expressed as the following formula (1).
  • e ⁇ a / a Si (1)
  • a Si is the lattice constant (5.431 ⁇ ) of the silicon single crystal
  • ⁇ a is the change in the lattice constant caused by the introduction of impurities.
  • the strain e in the epitaxial layer is proportional to the impurity concentration y in the silicon single crystal wafer, as shown in the following equation (2).
  • e ⁇ y (2)
  • ⁇ a proportionality coefficient.
  • the following equation (3) is generally proposed for this ⁇ .
  • ⁇ (1-r / r Si ) ⁇ N ⁇ 1 (3)
  • r is a covalent bond radius of impurity atoms
  • r Si is a bond radius of silicon atoms (1.17 cm)
  • N is an atomic density of silicon (5 ⁇ 10 22 atoms / cm 3 ).
  • the covalent bond radius (unit: ⁇ ) of main impurity atoms (dopants) is as follows. B (boron): 0.88, P (phosphorus): 1.10, Sb (antimony): 1.35, As (arsenic): 1.18
  • the warp A of the wafer can be calculated by the following equation (5).
  • A R ⁇ (R 2 ⁇ W 2 ) (5)
  • W is the radius of the wafer.
  • the warp B is a warp caused by the thickness of the BOX layer of the SOI wafer for epitaxial growth, and it has been empirically found that the warp B strongly depends on the wafer diameter and the BOX layer thickness. That is, if the wafer diameter and the thickness of the BOX layer to be produced are known, the warpage B can be calculated without producing an actual epitaxial growth SOI wafer.
  • warpage B ( ⁇ m) of a 300 mm diameter SOI wafer (base wafer thickness: 775 ⁇ m) is given by the following equation calculated based on experimental data.
  • B 174 t b +15.2
  • t b ( ⁇ m) is the BOX layer thickness.
  • the following shows warpage data (actual measurement values) when the SOI layer thickness is changed for a wafer having a diameter of 300 mm.
  • the warpage hardly changes.
  • the above table shows data for SOI layer thicknesses up to about 300 nm.
  • the thickness of the SOI layer hardly affects the warping as long as it is a thickness that is normally produced by an ion implantation separation method (about 1 ⁇ m or less).
  • the warp C is an actual measurement value of the warp of the base wafer before the bonding with the bond wafer, specifically, when the epitaxial growth SOI wafer is manufactured.
  • the method for measuring the warp C is not particularly limited, and for example, the warp size ( ⁇ m) and the direction of the warp (concave or convex) can be obtained by measuring with a warp measuring instrument (for example, AFS manufactured by ADE).
  • the warpage measurement of the base wafer may be measured for each wafer, but if the base wafer is manufactured under the same processing conditions, the difference between the wafers is small. And the average value can also be used as the warp C of the base wafer.
  • the present invention provides a surface of either one of a bond wafer and a base wafer made of a silicon single crystal wafer, or both surfaces. Forming a thermal oxide film on the substrate, bonding the bond wafer and the base wafer through the thermal oxide film, and then thinning the bond wafer to form a BOX layer on the base wafer and the BOX
  • a method for manufacturing a bonded SOI wafer an SOI wafer for epitaxial growth having a structure composed of an SOI layer on a layer is manufactured, and then an epitaxial layer is grown on the surface of the SOI layer. So that the warpage calculated by the method of calculating Adjusting the warpage of the front of the base wafer bonded to provide a method for manufacturing a bonded SOI wafer characterized.
  • the warpage calculated by the calculation method of the present invention to a desired value (determined by the specifications of the SOI wafer)
  • it is realized by adjusting the value of the warpage C of the base wafer.
  • Can do Since the dopant concentration of the SOI layer (the dopant concentration of the bond wafer) and the thickness of the BOX layer are determined by the specification and cannot be changed, the warp of the base wafer used in advance is adjusted.
  • a base wafer having a required warp (for example, a wafer having a concave bonding surface) is prepared as a base wafer before bonding.
  • the base wafer having such a shape can be obtained by adjusting the method of cutting the wafer from the silicon single crystal ingot or leaving the thermal oxide film only on the surface opposite to the bonded surface.
  • Example 1 Bond wafer dopant B Assuming that a bonded SOI wafer is manufactured under the manufacturing conditions shown in Table 2 below, warpages A and B are calculated, and the total of the warpage values (warpage C) of the base wafer is used to calculate the warpage of the bonded SOI wafer. Warpage was calculated. The results are shown in Table 3. [Production conditions]
  • a bonded wafer 1 having a resistivity of 0.007 ⁇ cm and 0.006 ⁇ cm is used to produce a bonded SOI wafer having a warp after epitaxial growth of 20 ⁇ m or less and a convex SOI layer side. Therefore, a base wafer having a warp before bonding of ⁇ 55 ⁇ m 2 (bonded surface side is concave), and a bonded SOI wafer was manufactured up to epitaxial growth under the same manufacturing conditions as above.
  • the size of the warp of the manufactured bonded SOI wafer 3 is 10 ⁇ m and 15 ⁇ m, respectively, and the warp direction is convex (positive value) on the SOI layer side, and the desired warp (20 ⁇ m or less, convex shape). It was confirmed that an SOI wafer having
  • Example 2 Bond wafer dopant: P Assuming that a bonded SOI wafer is manufactured under the manufacturing conditions shown in Table 4 below, warpages A and B are calculated, and the total of the warpage values (warpage C) of the base wafer is calculated. Warpage was calculated. The results are shown in Table 5. [Production conditions]
  • the manufactured bonded SOI wafer has a warp size of 15 ⁇ m, the warp direction is convex on the SOI layer side (positive value), and an SOI wafer having a desired warp (20 ⁇ m or less, convex shape) is obtained. It was confirmed that
  • a bonded wafer having a resistivity of 0.01 ⁇ cm is used to produce a bonded SOI wafer having a warp after epitaxial growth of 20 ⁇ m or less and a convex SOI layer side. Therefore, a base wafer having a warp before bonding of ⁇ 20 ⁇ m A bonded SOI wafer was manufactured which was subjected to epitaxial growth under the same manufacturing conditions as above except that the (recessed) was used.
  • the manufactured bonded SOI wafer has a warp size of 15 ⁇ m, the warp direction is convex on the SOI layer side (positive value), and an SOI wafer having a desired warp (20 ⁇ m or less, convex shape) is obtained. It was confirmed that
  • Bond wafer dopant As Assuming that a bonded SOI wafer is manufactured under the manufacturing conditions shown in Table 8 below, warpages A and B are calculated, and the total of the warpage values (warpage C) of the base wafer is calculated. Warpage was calculated. The results are shown in Table 9. [Production conditions]
  • a bonded wafer having a resistivity of 0.005 ⁇ cm is used to produce a bonded SOI wafer having a warp after epitaxial growth of 20 ⁇ m or less and a convex SOI layer side. Therefore, a base wafer having a warp before bonding of ⁇ 25 ⁇ m A bonded SOI wafer was manufactured which was subjected to epitaxial growth under the same manufacturing conditions as above except that the (recessed) was used.
  • the manufactured bonded SOI wafer has a warp size of 15 ⁇ m, the warp direction is convex on the SOI layer side (positive value), and an SOI wafer having a desired warp (20 ⁇ m or less, convex shape) is obtained. It was confirmed that
  • this invention is not limited to the said embodiment.
  • the above-described embodiment is an exemplification, and the present invention has any configuration that has substantially the same configuration as the technical idea described in the claims of the present invention and that exhibits the same effects. Are included in the technical scope.

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Abstract

　本発明は、ボンドウェーハ及びベースウェーハのうちのいずれか一方の表面、あるいはその両方の表面に熱酸化膜を形成し、該熱酸化膜を介して前記ボンドウェーハと前記ベースウェーハとを貼り合わせた後、前記ボンドウェーハを薄膜化することによって、前記ベースウェーハ上のＢＯＸ層と、該ＢＯＸ層上のＳＯＩ層とからなる構造のエピタキシャル成長用ＳＯＩウェーハを作製し、エピタキシャル層を成長することによって作製される貼り合わせＳＯＩウェーハの反りを算出する方法であって、前記エピタキシャル成長用ＳＯＩウェーハが前記ボンドウェーハのドーパント濃度と同一のドーパント濃度を有するシリコン単結晶ウェーハであると仮想し、該仮想シリコン単結晶ウェーハにエピタキシャル成長を行った際に発生する反りＡを算出し、前記エピタキシャル成長用ＳＯＩウェーハの前記ＢＯＸ層の厚さに起因する反りＢを算出し、さらに、前記貼り合わせ前のベースウェーハの反りの実測値を反りＣとし、これらの反りの総和（Ａ＋Ｂ＋Ｃ）を、前記貼り合わせＳＯＩウェーハの反りとして算出することを特徴とする貼り合わせＳＯＩウェーハの反りを算出する方法である。これにより、貼り合わせＳＯＩウェーハの反りを予め算出する方法、更に、その算出方法を用いることによって、所望の反りを有する貼り合わせＳＯＩウェーハを製造する方法が提供される。

Description

貼り合わせＳＯＩウェーハの反りを算出する方法、及び貼り合わせＳＯＩウェーハの製造方法
　本発明は、貼り合わせＳＯＩウェーハの反りを算出する方法、及びその算出方法を用いた貼り合わせＳＯＩウェーハの製造方法に関する。
　半導体素子用のウェーハの一つとして、絶縁膜であるシリコン酸化膜の上にシリコン層を形成したＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）ウェーハがある。このＳＯＩウェーハは、デバイス作製領域となる基板表層部のシリコン層（以下、ＳＯＩ層と呼ぶことがある）が埋め込み酸化膜層（ＢＯＸ層）により基板内部と電気的に分離されているため、寄生容量が小さく、耐放射性能力が高いなどの特徴を有する。そのため、高速・低消費電力動作、ソフトエラー防止などの効果が期待され、高性能半導体素子用の基板として有望視されている。
　このＳＯＩウェーハを製造する代表的な方法として、ウェーハ貼り合わせ法やＳＩＭＯＸ法が挙げられる。
　ウェーハ貼り合わせ法は、例えば２枚のシリコン単結晶ウェーハのうちの少なくとも一方の表面に熱酸化膜を形成した後、この形成した熱酸化膜を介して２枚のウェーハを密着させ、結合熱処理を施すことによって結合力を高め、その後に片方のウェーハ（ＳＯＩ層を形成するウェーハ（以下、ボンドウェーハ））を鏡面研磨等により薄膜化することによってＳＯＩウェーハを製造する方法である。また、この薄膜化の方法としては、ボンドウェーハを所望の厚さまで研削、研磨する方法や、予めボンドウェーハの内部に水素イオンまたは希ガスイオンの少なくとも１種類を注入してイオン注入層を形成しておき、貼り合わせ後にイオン注入層においてボンドウェーハを剥離する方法等があり、後者を用いたウェーハ貼り合わせ法は、一般的にイオン注入剥離法と呼ばれている。
　一方、ＳＩＭＯＸ法は、単結晶シリコン基板の内部に酸素をイオン注入し、その後に高温熱処理（酸化膜形成熱処理）を行って注入した酸素とシリコンとを反応させてＢＯＸ層を形成することによってＳＯＩ基板を製造する方法である。
　上記の代表的な２つの手法のうち、ウェーハ貼り合わせ法は、作製されるＳＯＩ層やＢＯＸ層の厚さが自由に設定できるという優位性があるため、様々なデバイス用途に適用することが可能である。
　特に、ウェーハ貼り合わせ法の一つであるイオン注入剥離法は、上記優位性に加え、さらに優れた膜厚均一性を有する特徴があり、ウェーハ全面で安定したデバイス特性を得ることができる。しかしながら、ＳＯＩ層の厚さが数μｍと厚くなると、イオン注入機の最大加速電圧の制限から、イオン注入剥離法だけでは対応することができなくなる。これを解決する方法として、イオン注入剥離法で作製した貼り合わせウェーハの表面にエピタキシャル成長を行う方法がある（特許文献１）。この方法を用いることで、ＳＯＩ層の厚さを数μｍと自由に厚く設定できると同時に、研削・研磨法による貼り合わせウェーハで得ることができない、高いＳＯＩ層厚の均一性を得ることができる。
　一方、貼り合わせＳＯＩウェーハにおいて、デバイス構造上の要求から、低抵抗率（０．１Ωｃｍ以下）のＳＯＩ層をシード層としてその上に通常抵抗率（１～２０Ωｃｍ程度）のエピタキシャル層を形成したＳＯＩウェーハが必要とされる場合がある。
　ところで、貼り合わせＳＯＩウェーハは、その断面構造に起因してＳＯＩ層側が凸形状に反ることが知られている。この反りは大きくなると、デバイス製造プロセスのフォトリソ工程等において不良の原因となる。そこで、この貼り合わせＳＯＩウェーハの反りを抑制するため、特許文献２、特許文献３では、貼り合わせ前のベースウェーハに、貼り合わせ面側が凹形状となるような反りを予め形成しておくことが記載されている。
　また、特許文献４には、研磨により薄膜化して作製された貼り合わせＳＯＩウェーハのベースウェーハの上下面（貼り合わせ面側と裏面側）の酸化膜厚を調整することによって、反りを低減できることが記載されている。
　イオン注入剥離法で貼り合わせＳＯＩウェーハを作製する場合においても、その断面構造に起因してＳＯＩ層側が凸形状に反るが、イオン注入剥離法でＳＯＩ層を形成する場合、形成されるＳＯＩ層は１μｍ以下（多くの場合、数１００ｎｍ以下）の薄膜であるので、特許文献４に記載されている様に、ベースウェーハの上下面（貼り合わせ面側と裏面側）に同等の酸化膜を形成することによって反りを十分に低減することができる。
特開２０００－３０９９５号公報 特開平３－５５８２２号公報 特開２００９－３０２１６３号公報 特開平０３－２５０６１５号公報
　しかしながら、このような従来の方法により、反りを低減させた貼り合わせＳＯＩウェーハを製造しても、該貼り合わせＳＯＩウェーハのＳＯＩ層の表面にエピタキシャル層を数μｍ程度形成すると、ＳＯＩウェーハが大きく反ってしまうという問題点があることが判明した。特に、低抵抗率のＳＯＩ層上にエピタキシャル層を成長させると顕著に反りが発生した。
　本発明は、上記問題点に鑑みてなされたものであって、ＳＯＩ層／ＢＯＸ層／ベースウェーハからなる構造のエピタキシャル成長用ＳＯＩウェーハを作製し、その後、ＳＯＩ層の表面にエピタキシャル層を成長することによって作製される貼り合わせＳＯＩウェーハの反りを予め算出する方法を提供することを目的とし、更に、その算出方法を用いることによって、所望の反りを有する貼り合わせＳＯＩウェーハを製造する方法を提供することを目的とする。
　上記課題を解決するため、本発明は、
　シリコン単結晶ウェーハからなるボンドウェーハ及びベースウェーハのうちのいずれか一方の表面、あるいはその両方の表面に熱酸化膜を形成し、該熱酸化膜を介して前記ボンドウェーハと前記ベースウェーハとを貼り合わせた後、前記ボンドウェーハを薄膜化することによって、前記ベースウェーハ上のＢＯＸ層と、該ＢＯＸ層上のＳＯＩ層とからなる構造のエピタキシャル成長用ＳＯＩウェーハを作製し、その後、前記ＳＯＩ層の表面にエピタキシャル層を成長することによって作製される貼り合わせＳＯＩウェーハの反りを算出する方法であって、
　前記エピタキシャル成長用ＳＯＩウェーハが前記ボンドウェーハのドーパント濃度と同一のドーパント濃度を有するシリコン単結晶ウェーハであると仮想し、該仮想シリコン単結晶ウェーハにエピタキシャル成長を行った際に発生する反りＡを算出し、前記エピタキシャル成長用ＳＯＩウェーハの前記ＢＯＸ層の厚さに起因する反りＢを算出し、さらに、前記貼り合わせ前のベースウェーハの反りの実測値を反りＣとし、これらの反りの総和（Ａ＋Ｂ＋Ｃ）を、前記貼り合わせＳＯＩウェーハの反りとして算出することを特徴とする貼り合わせＳＯＩウェーハの反りを算出する方法を提供する。
　このような算出方法によれば、実際のエピタキシャル成長用ＳＯＩウェーハの作製やエピタキシャル成長を行わずに貼り合わせＳＯＩウェーハの反りを算出することができる。
　この場合、前記エピタキシャル成長用ＳＯＩウェーハの作製は、イオン注入剥離法で行うことができる。
　イオン注入剥離法は、作製されるＳＯＩ層等の厚さが自由に設定できるという優位性に加え、優れた膜均一性を有するため、様々なデバイス用途に適用されるが、本発明は、このようなイオン注入剥離法により貼り合わせウェーハを製造する場合に好適である。
　また、前記ボンドウェーハとして、ドーパントがボロンであり、ドーパント濃度が１Ｅ１８／ｃｍ３（１×１０１８／ｃｍ３）以上固溶限界濃度以下のｐ＋型シリコン単結晶ウェーハを用いることができる。
　このようなボンドウェーハを用いて貼り合わせＳＯＩウェーハを作製する場合に、特に反りが発生しやすいことから、反りを正確に算出できる本発明の算出方法は特に有用である。
　また本発明は、シリコン単結晶ウェーハからなるボンドウェーハ及びベースウェーハのうちのいずれか一方の表面、あるいはその両方の表面に熱酸化膜を形成し、該熱酸化膜を介して前記ボンドウェーハと前記ベースウェーハとを貼り合わせた後、前記ボンドウェーハを薄膜化することによって、前記ベースウェーハ上のＢＯＸ層と、該ＢＯＸ層上のＳＯＩ層とからなる構造のエピタキシャル成長用ＳＯＩウェーハを作製し、その後、前記ＳＯＩ層の表面にエピタキシャル層を成長する貼り合わせＳＯＩウェーハの製造方法において、
　前記本発明の貼り合わせＳＯＩウェーハの反りを算出する方法によって算出された反りが所望の値となるように、前記貼り合わせ前のベースウェーハの反りを調整することを特徴とする貼り合わせＳＯＩウェーハの製造方法を提供する。
　このような本発明の製造方法によれば、実際のエピタキシャル成長後に所望の反りを有する貼り合わせＳＯＩウェーハが得られる様に、製造条件を調整することができるため、高性能半導体素子用の基板等として有用な貼り合わせＳＯＩウェーハを効率良く製造することができる。
　以上詳述したように、本発明の算出方法によれば、エピタキシャル成長用ＳＯＩウェーハのＳＯＩ層の表面にエピタキシャル層を成長することによって作製される貼り合わせＳＯＩウェーハの反りを、実際の製造を行うことなく算出することができる。そのため、コスト削減や時間短縮等が可能で、工業的に優れている。また、ＳＯＩウェーハの仕様を決定する場合にも、好適に使用することができる。
　また、本発明の製造方法によれば、本発明の算出方法により算出した反りをもとに、貼り合わせ前のベースウェーハの反りを調整するだけで、所望の値の反りを有する貼り合わせＳＯＩウェーハを、簡便かつ確実に製造することができる。
実施例１において、抵抗率０．００７Ωｃｍのボンドウェーハを用いた場合のＳＯＩウェーハの製造方法を示す図である。
　以下、本発明について、より詳細に説明する。
　前述のように、従来の方法により反りを低減させた貼り合わせＳＯＩウェーハを製造しても、該貼り合わせウェーハのＳＯＩ層の表面にエピタキシャル層を堆積した場合、エピタキシャル層を形成する前のＳＯＩウェーハの反りが小さいにも関わらず、エピタキシャル層形成後にＳＯＩウェーハが大きく反ってしまうという問題点があることを本発明者らは発見した。
　そこでこのような問題点を解決すべく、本発明者らは、ボロンをドーパントとし、抵抗率の異なるｐ＋型（抵抗率０．１Ωｃｍ以下、特には０．０１Ωｃｍ以下）薄膜ＳＯＩ層を有するエピタキシャル成長用ＳＯＩウェーハをイオン注入剥離法により作製し、ＳＯＩ層をシード層としてそれぞれエピタキシャル層を成長したものを用いて、更に詳細に調査した。その結果、特に、エピタキシャル層の抵抗率がシード層であるＳＯＩ層よりも高い抵抗率（０．１Ωｃｍより高い抵抗率、特には１Ωｃｍ以上）の場合に、ＳＯＩ層側が凸形状となるように反ることを見出した。
　一般的に、ＳＯＩウェーハではない通常のシリコン単結晶ウェーハにエピタキシャル層を形成する場合、エピタキシャル成長用シリコンウェーハにおける抵抗値とエピタキシャル層における抵抗値とが異なると、反りが発生することについては従来から知られていた現象である（特許文献３等）。
　しかしながら、貼り合わせＳＯＩウェーハの場合、ＳＯＩ層上に数μｍのエピタキシャル層を形成しただけでＳＯＩ層側が凸形状となる方向に大きく反ってしまうことは、当業者と言えど予測していなかった現象であった。
　本発明者らの調査によれば、イオン注入剥離法で作製したＳＯＩウェーハの場合、ｐ＋型薄膜ＳＯＩ層の表面にエピタキシャル成長を行うことにより反りが大きくなってしまう現象は、格子定数の小さいｐ＋型薄膜ＳＯＩ層（シード層）の上に、それよりも格子定数の大きいエピタキシャル層を成長させることに起因するものであることがわかった。
　イオン注入剥離法で作製されたｐ＋型のＳＯＩ層は数１００ｎｍ程度（あるいはそれ以下）の薄膜であり、その下部には同程度の厚さのシリコン酸化膜等の絶縁膜を介して、ＳＯＩ層の１０００倍以上の厚さを有するベースウェーハ（通常抵抗率）が存在するものの、ｐ＋型薄膜ＳＯＩ層／絶縁膜層／ベースウェーハの各界面は強く結合しているために、あたかもウェーハ全体がｐ＋型のシリコン単結晶ウェーハ（ｐ＋型ウェーハ）と同等とみなせるようになり、ＳＯＩ構造でない通常のシリコン単結晶ウェーハにエピタキシャル層を形成する場合と同様に、ｐ＋型薄膜ＳＯＩ層とエピタキシャル層の抵抗率とが異なると、反りが発生するものと考えられる。
　以上のように、ボロンをドーパントとするｐ＋型薄膜ＳＯＩ層の表面に、低ドーパント濃度のエピタキシャル成長を行うことにより反りが大きくなってしまう現象は、シード層であるＳＯＩ層とエピタキシャル層との間のドーパント濃度差に起因する格子定数の相違に原因がある。従って、ボロン以外のドーパントである場合や、イオン注入剥離法以外の方法でエピタキシャル成長用ＳＯＩウェーハを作製した場合であっても、ＳＯＩ層とエピタキシャル層との間の格子定数が相違すれば、同様に反りを生ずることがわかった。
　そこで、本発明者らは、ＳＯＩ層の表面にエピタキシャル層を成長することによって作製される貼り合わせＳＯＩウェーハの反りを、実際のエピタキシャル成長用ＳＯＩウェーハの作製やエピタキシャル成長を行わずに予測することができれば、実際のエピタキシャル成長後に、所望の反りを有する貼り合わせＳＯＩウェーハが得られる様に製造条件を調整することができるのではないかと考え、鋭意検討を行った。
　その結果、エピタキシャル成長用ＳＯＩウェーハを、そのＳＯＩ層を形成したボンドウェーハのドーパント濃度と同一のドーパント濃度を有するシリコン単結晶ウェーハであると仮想し、その仮想シリコン単結晶ウェーハにエピタキシャル成長を行った際に発生する反りを算出すれば、エピタキシャル成長後の貼り合わせＳＯＩウェーハの反りを推定することができることを見出し、本発明の算出方法及び製造方法を完成させた。
　以下、本発明について更に詳述するが、本発明はこれらに限定されるものではない。
　本発明は、シリコン単結晶ウェーハからなるボンドウェーハ及びベースウェーハのうちのいずれか一方の表面、あるいはその両方の表面に熱酸化膜を形成し、該熱酸化膜を介して前記ボンドウェーハと前記ベースウェーハとを貼り合わせた後、前記ボンドウェーハを薄膜化することによって、前記ベースウェーハ上のＢＯＸ層と、該ＢＯＸ層上のＳＯＩ層とからなる構造のエピタキシャル成長用ＳＯＩウェーハを作製し、その後、前記ＳＯＩ層の表面にエピタキシャル層を成長することによって作製される貼り合わせＳＯＩウェーハの反りを算出する方法であって、前記エピタキシャル成長用ＳＯＩウェーハが前記ボンドウェーハのドーパント濃度と同一のドーパント濃度を有するシリコン単結晶ウェーハであると仮想し、該仮想シリコン単結晶ウェーハにエピタキシャル成長を行った際に発生する反りＡを算出し、前記エピタキシャル成長用ＳＯＩウェーハの前記ＢＯＸ層の厚さに起因する反りＢを算出し、さらに、前記貼り合わせ前のベースウェーハの反りの実測値を反りＣとし、これらの反りの総和（Ａ＋Ｂ＋Ｃ）を、前記貼り合わせＳＯＩウェーハの反りとして算出することを特徴とする貼り合わせＳＯＩウェーハの反りを算出する方法である。
　ここで、エピタキシャル成長用のＳＯＩウェーハは、常法により作製されたもの、例えばイオン注入剥離法で作製されたものを用いることができる。
　また、このとき用いられるボンドウェーハとしては、ウェーハ全体に不純物原子がドープされたシリコン単結晶ウェーハを用いることができ、このようなシリコン単結晶ウェーハとして、ドーパントがボロンであり、ドーパント濃度が１Ｅ１８／ｃｍ３以上のｐ＋型シリコン単結晶ウェーハを挙げることができる。尚、この場合、ドーパント濃度の上限値は、特に限定されないが、例えばドーパントのシリコン単結晶への固溶限界濃度以下とすることができる。
　この場合、ボンドウェーハは、ウェーハ全体に均一にドーパントを有するもののみならず、表面にエピタキシャル層を有する等ボンドウェーハの貼り合わせる表面のドーパント濃度がバルク部と異なるものを用いることもできる。この場合、本発明における「ボンドウェーハのドーパント濃度」とは、貼り合わせる表面のドーパント濃度のことを意味する。
　従って、本発明でいうボンドウェーハのドーパント濃度とは、ＳＯＩ層のドーパント濃度に一致する。
［反りＡの算出法］
　反りＡは、エピタキシャル成長用ＳＯＩウェーハがボンドウェーハのドーパント濃度と同一のドーパント濃度を有するシリコン単結晶ウェーハであると仮想し、該仮想シリコン単結晶ウェーハにエピタキシャル成長を行った際に発生する反りである。
　不純物濃度の高いシリコン単結晶ウェーハ上に、ある不純物を高濃度にドープしたエピタキシャル層を形成した場合を考えると、結晶格子の不整合に起因するエピタキシャル層中のひずみｅは、弾性変形の範囲では次式（１）のように表される。
　　　ｅ＝Δａ／ａＳｉ　　　　　　　　　　（１）
　ここで、ａＳｉはシリコン単結晶の格子定数（５．４３１Å）、Δａは不純物の導入によって生じた格子定数の変化である。
　また、エピタキシャル層膜厚が一定の時には、エピタキシャル層中のひずみｅは、次式（２）に示されるように、シリコン単結晶ウェーハ中の不純物濃度ｙに比例する。
　　　ｅ＝βｙ　　　　　　　　　　（２）
　ここで、βは比例係数である。このβに対しては一般的に次式（３）が提案されている。
　　　β＝（１－ｒ／ｒＳｉ）・Ｎ－１　　　　　　　　　　（３）
　ここで、ｒは不純物原子の共有結合半径、ｒＳｉはシリコン原子の結合半径（１．１７Å）、Ｎはシリコンの原子密度（５×１０２２ａｔｏｍｓ／ｃｍ３）である。
　尚、主な不純物原子（ドーパント）の共有結合半径（単位：Å）は次の通りである。
Ｂ（ボロン）：０．８８、Ｐ（リン）：１．１０、Ｓｂ（アンチモン）：１．３５、Ａｓ（ヒ素）：１．１８
　また、エピタキシャル層のひずみｅとウェーハの彎曲の曲率半径Ｒとの間には次式（４）の関係がある。
　　　１／Ｒ＝６ｔ・ｔＳ・ｅ／（ｔＳ＋ｔ）３　　　　　　　　　　（４）
　ここで、ｔＳは基板の厚さ、ｔはエピタキシャル層の厚さである。
　曲率半径とウェーハ半径が分かれば、ウェーハの反りＡは、次式（５）により算出することができる。
　　　Ａ＝Ｒ－√（Ｒ２－Ｗ２）　　　　　　　　　　（５）
　ここで、Ｗはウェーハの半径である。
［参考文献：角野浩二監修　半導体の結晶欠陥制御の科学と技術　シリコン編　（サイエンスフォーラム　１９９３年）］
　例えば、エピタキシャル成長用ＳＯＩウェーハのボンドウェーハとして、直径３００ｍｍ、抵抗率０．００５Ωｃｍ（ボロンドープ）、ウェーハ厚さ７７５μｍのシリコン単結晶ウェーハ（Ｗ＝１．５Ｅ５μｍ、ｙ＝２．０Ｅ１９ａｔｏｍｓ／ｃｍ３、ｔＳ＝７７５μｍ、ｒＳｉ＝１．１７Å、ｒ＝０．８８Å）を用いる場合、仮想シリコン単結晶ウェーハは、直径３００ｍｍ、抵抗率０．００５Ωｃｍ（ボロンドープ）、ウェーハ厚さ７７５μｍのシリコン単結晶ウェーハ（Ｗ＝１．５Ｅ５μｍ、ｙ＝２．０Ｅ１９ａｔｏｍｓ／ｃｍ３、ｔＳ＝７７５μｍ、ｒＳｉ＝１．１７Å、ｒ＝０．８８Å）であり、抵抗率１０Ωｃｍ、膜厚３．４μｍのエピタキシャル層（ｔ＝３．４μｍ）を形成した際の反りＡは、以下の通り、３７．４μｍと算出される。
　　　β＝（１－ｒ／ｒＳｉ）・Ｎ－１＝（１－０．８８／１．１７）／５Ｅ２２＝４．９６Ｅ－２４
　　　ｅ＝βｙ＝４．９６Ｅ－２４×２．０Ｅ１９　＝　９．９１Ｅ－５
　　　１／Ｒ＝６ｔ・ｔＳ・ｅ／（ｔＳ＋ｔ）３＝６×３．４×７７５×９．９１Ｅ－５／（７７５＋３．４）３＝３．３２Ｅ－９
　　　Ｒ＝３．０１Ｅ８
　　　Ａ＝Ｒ－√（Ｒ２－Ｗ２）＝３．０１Ｅ８－√（（３．０１Ｅ８）２－（１．５Ｅ５）２）＝３７．４（μｍ）
［反りＢの算出法］
　反りＢは、エピタキシャル成長用ＳＯＩウェーハのＢＯＸ層の厚さに起因する反りであり、この反りＢは、ウェーハ径とＢＯＸ層厚に強く依存することが経験的に分かっている。
　すなわち、ウェーハ径と作製するＢＯＸ層厚がわかっていれば、実際のエピタキシャル成長用ＳＯＩウェーハの作製を行わずに、反りＢを算出することができる。
　例えば、直径３００ｍｍＳＯＩウェーハ（ベースウェーハ厚：７７５μｍ）の反りＢ（μｍ）は、実験データに基づいて算出した次式で与えられる。
　　　Ｂ＝１７４ｔｂ＋１５．２
　ここで、ｔｂ（μｍ）はＢＯＸ層厚である。
　また、直径２００ｍｍＳＯＩウェーハ（ベースウェーハ厚：７２５μｍ）の場合の反りＢ（μｍ）は、経験則として、
　　　Ｂ＝１００ｔｂ
で与えられることがわかっている。
　このとき、ＳＯＩ層厚は、その厚さが薄ければ、反りに影響しないことが分かっている。
　下記に、直径３００ｍｍウェーハで、ＳＯＩ層厚を変えたときの反りデータ（実測値）を示す。
Figure JPOXMLDOC01-appb-T000001
　このように、ＳＯＩ層厚を変化させても、反りはほとんど変化していない。
　尚、上表はＳＯＩ層厚が３００ｎｍ程度までのデータであるが、イオン注入剥離法で通常作製される程度の厚さ（１μｍ程度以下）であれば、ＳＯＩ層厚は反りにほとんど影響しない。
［反りＣの測定］
　反りＣは、エピタキシャル成長用ＳＯＩウェーハを作製する際、具体的には、ボンドウェーハとの貼り合わせ前の、ベースウェーハの反りの実測値である。
　反りＣの測定方法は特に限定されず、例えば反り測定器（例えば、ＡＤＥ社製ＡＦＳ）により測定し、反りの大きさ（μｍ）と反りの方向（凹、凸）を求めることができる。
　尚、ベースウェーハの反り測定は各ウェーハ毎に測定してもよいが、同一の加工条件で作製されたベースウェーハであればウェーハ間の差異は小さいので、１枚から数枚程度を抜き取って測定し、その平均値をベースウェーハの反りＣとすることもできる。
［反りの総和（Ａ＋Ｂ＋Ｃ）の算出］
　前記の通り求めたＡ，Ｂ，Ｃの総和を算出することによって、エピタキシャル成長後の貼り合わせＳＯＩウェーハの反り（大きさ、方向）を求めることができる。
　以上のようにして求めたエピタキシャル成長後の貼り合わせＳＯＩウェーハの反りをもとに、本発明は、シリコン単結晶ウェーハからなるボンドウェーハ及びベースウェーハのうちのいずれか一方の表面、あるいはその両方の表面に熱酸化膜を形成し、該熱酸化膜を介して前記ボンドウェーハと前記ベースウェーハとを貼り合わせた後、前記ボンドウェーハを薄膜化することによって、前記ベースウェーハ上のＢＯＸ層と、該ＢＯＸ層上のＳＯＩ層とからなる構造のエピタキシャル成長用ＳＯＩウェーハを作製し、その後、前記ＳＯＩ層の表面にエピタキシャル層を成長する貼り合わせＳＯＩウェーハの製造方法において、前記本発明の貼り合わせＳＯＩウェーハの反りを算出する方法によって算出された反りが所望の値となるように、前記貼り合わせ前のベースウェーハの反りを調整することを特徴とする貼り合わせＳＯＩウェーハの製造方法を提供する。
　すなわち、本発明の算出方法により算出した反りが所望の値（ＳＯＩウェーハの仕様により決定される）になるように調整するためには、ベースウェーハの反りＣの値を調整することで実現することができる。ＳＯＩ層のドーパント濃度（ボンドウェーハのドーパント濃度）やＢＯＸ層の厚さは、仕様により決定され変更ができないため、予め用いるベースウェーハの反りを調整する。これには、貼り合わせ前のベースウェーハとして、必要な反りを有するベースウェーハ（例えば、貼り合わせ面が凹形状を有するウェーハ）を準備する。このような形状のベースウェーハは、シリコン単結晶インゴットからウェーハの切り出し方を調整したり、貼り合わせ面とは反対側の面だけに熱酸化膜を残したりすることによって得ることができる。
　以下、実施例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）ボンドウェーハのドーパント：Ｂ
　下記表２に示す製造条件で貼り合わせＳＯＩウェーハを製造することを想定して、反りＡ及びＢを算出し、ベースウェーハの反りの実測値（反りＣ）との総和により、貼り合わせＳＯＩウェーハの反りを算出した。結果を表３に示す。
［製造条件］
Figure JPOXMLDOC01-appb-T000002
［反り算出結果］
Figure JPOXMLDOC01-appb-T000003
［実測値による確認］
　抵抗率０．００７Ωｃｍと０．００６Ωｃｍのボンドウェーハを用いて、上記の製造条件でエピタキシャル成長まで行った貼り合わせＳＯＩウェーハを製造し、反りを測定したところ、反りの大きさはそれぞれ６５μｍ、７０μｍ、反りの方向はいずれもＳＯＩ層側が凸（正の値）であり、上記の算出結果と良く一致していた。
［所望の反りを有するＳＯＩウェーハの製造］（図１参照）
　抵抗率０．００７Ωｃｍと０．００６Ωｃｍのボンドウェーハ１を用い、エピタキシャル成長後の反りが２０μｍ以下でＳＯＩ層側が凸形状の貼り合わせＳＯＩウェーハを作製するため、貼り合わせ前の反りが－５５μｍのベースウェーハ２（貼り合わせ面側が凹）を用い、それ以外は上記と同一の製造条件でエピタキシャル成長まで行った貼り合わせＳＯＩウェーハを製造した。
　その結果、製造された貼り合わせＳＯＩウェーハ３の反りの大きさはそれぞれ１０μｍ、１５μｍ、反りの方向はいずれもＳＯＩ層側が凸（正の値）であり、所望の反り（２０μｍ以下、凸形状）を有するＳＯＩウェーハが得られることを確認した。
（実施例２）ボンドウェーハのドーパント：Ｐ
　下記表４に示す製造条件で貼り合わせＳＯＩウェーハを製造することを想定して、反りＡ，Ｂを算出し、ベースウェーハの反りの実測値（反りＣ）との総和により、貼り合わせＳＯＩウェーハの反りを算出した。結果を表５に示す。
［製造条件］
Figure JPOXMLDOC01-appb-T000004
［反り算出結果］
Figure JPOXMLDOC01-appb-T000005
［実測値による確認］
　抵抗率０．００５Ωｃｍのボンドウェーハを用いて、上記の製造条件でエピタキシャル成長まで行った貼り合わせＳＯＩウェーハを製造し、反りを測定したところ、反りの大きさは４６μｍ、反りの方向はＳＯＩ層側が凸（正の値）であり、上記の算出結果と良く一致していた。
　Ｐでは、ドーパントによる反りＡの影響は小さく、ＢＯＸ層厚の反りＢの影響が大きいことが分かった。
［所望の反りを有するＳＯＩウェーハの製造］
　抵抗率０．００５Ωｃｍのボンドウェーハを用い、エピタキシャル成長後の反りが２０μｍ以下でＳＯＩ層側が凸形状の貼り合わせＳＯＩウェーハを製造するため、貼り合わせ前の反りが－３２μｍのベースウェーハ（貼り合わせ面側が凹）を用い、それ以外は上記と同一の製造条件でエピタキシャル成長まで行った貼り合わせＳＯＩウェーハを製造した。
　その結果、製造された貼り合わせＳＯＩウェーハの反りの大きさは１５μｍ、反りの方向はＳＯＩ層側が凸（正の値）であり、所望の反り（２０μｍ以下、凸形状）を有するＳＯＩウェーハが得られることを確認した。
（実施例３）ボンドウェーハのドーパント：Ｓｂ
　下記表６に示す製造条件で貼り合わせＳＯＩウェーハを製造することを想定して、反りＡ，Ｂを算出し、ベースウェーハの反りの実測値（反りＣ）との総和により、貼り合わせＳＯＩウェーハの反りを算出した。結果を表７に示す。
［製造条件］
Figure JPOXMLDOC01-appb-T000006
［反り算出結果］
Figure JPOXMLDOC01-appb-T000007
［実測値による確認］
　抵抗率０．０１Ωｃｍのボンドウェーハを用いて、上記の製造条件でエピタキシャル成長まで行った貼り合わせＳＯＩウェーハを製造し、反りを測定したところ、反りの大きさは３３μｍ、反りの方向はＳＯＩ層側が凸（正の値）であり、上記の算出結果と良く一致していた。
　Ｓｂの場合、ドーパントによる反りＡは凹（負の値）であったが、ＢＯＸ厚による反りＢが凸（正の値）で大きかったので、全体として、ＳＯＩ層側が凸（正の値）に反っていた。
［所望の反りを有するＳＯＩウェーハの製造］
　抵抗率０．０１Ωｃｍのボンドウェーハを用い、エピタキシャル成長後の反りが２０μｍ以下でＳＯＩ層側が凸形状の貼り合わせＳＯＩウェーハを製造するため、貼り合わせ前の反りが－２０μｍのベースウェーハ（貼り合わせ面側が凹）を用い、それ以外は上記と同一の製造条件でエピタキシャル成長まで行った貼り合わせＳＯＩウェーハを製造した。
　その結果、製造された貼り合わせＳＯＩウェーハの反りの大きさは１５μｍ、反りの方向はＳＯＩ層側が凸（正の値）であり、所望の反り（２０μｍ以下、凸形状）を有するＳＯＩウェーハが得られることを確認した。
（実施例４）ボンドウェーハのドーパント：Ａｓ
　下記表８に示す製造条件で貼り合わせＳＯＩウェーハを製造することを想定して、反りＡ，Ｂを算出し、ベースウェーハの反りの実測値（反りＣ）との総和により、貼り合わせＳＯＩウェーハの反りを算出した。結果を表９に示す。
［製造条件］
Figure JPOXMLDOC01-appb-T000008
［反り算出結果］
Figure JPOXMLDOC01-appb-T000009
［実測値による確認］
　抵抗率０．００５Ωｃｍのボンドウェーハを用いて、上記の製造条件でエピタキシャル成長まで行った貼り合わせＳＯＩウェーハを製造し、反りを測定したところ、反りの大きさは３９μｍ、反りの方向はＳＯＩ層側が凸（正の値）であり、上記の算出結果と良く一致していた。
　Ａｓの場合、ドーパントによる反りは凹（負の値）であったが、その数値は極めて小さかった。ＢＯＸ厚による反りが凸（正の値）で大きかったので、全体として、ＳＯＩ層側が凸（正の値）に反っていた。
［所望の反りを有するＳＯＩウェーハの製造］
　抵抗率０．００５Ωｃｍのボンドウェーハを用い、エピタキシャル成長後の反りが２０μｍ以下でＳＯＩ層側が凸形状の貼り合わせＳＯＩウェーハを製造するため、貼り合わせ前の反りが－２５μｍのベースウェーハ（貼り合わせ面側が凹）を用い、それ以外は上記と同一の製造条件でエピタキシャル成長まで行った貼り合わせＳＯＩウェーハを製造した。
　その結果、製造された貼り合わせＳＯＩウェーハの反りの大きさは１５μｍ、反りの方向はＳＯＩ層側が凸（正の値）であり、所望の反り（２０μｍ以下、凸形状）を有するＳＯＩウェーハが得られることを確認した。
　尚、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (4)

  1. 　シリコン単結晶ウェーハからなるボンドウェーハ及びベースウェーハのうちのいずれか一方の表面、あるいはその両方の表面に熱酸化膜を形成し、該熱酸化膜を介して前記ボンドウェーハと前記ベースウェーハとを貼り合わせた後、前記ボンドウェーハを薄膜化することによって、前記ベースウェーハ上のＢＯＸ層と、該ＢＯＸ層上のＳＯＩ層とからなる構造のエピタキシャル成長用ＳＯＩウェーハを作製し、その後、前記ＳＯＩ層の表面にエピタキシャル層を成長することによって作製される貼り合わせＳＯＩウェーハの反りを算出する方法であって、
    　前記エピタキシャル成長用ＳＯＩウェーハが前記ボンドウェーハのドーパント濃度と同一のドーパント濃度を有するシリコン単結晶ウェーハであると仮想し、該仮想シリコン単結晶ウェーハにエピタキシャル成長を行った際に発生する反りＡを算出し、前記エピタキシャル成長用ＳＯＩウェーハの前記ＢＯＸ層の厚さに起因する反りＢを算出し、さらに、前記貼り合わせ前のベースウェーハの反りの実測値を反りＣとし、これらの反りの総和（Ａ＋Ｂ＋Ｃ）を、前記貼り合わせＳＯＩウェーハの反りとして算出することを特徴とする貼り合わせＳＯＩウェーハの反りを算出する方法。
  2. 　前記エピタキシャル成長用ＳＯＩウェーハの作製を、イオン注入剥離法で行うことを特徴とする請求項１に記載された貼り合わせＳＯＩウェーハの反りを算出する方法。
  3. 　前記ボンドウェーハとして、ドーパントがボロンであり、ドーパント濃度が１Ｅ１８／ｃｍ３以上固溶限界濃度以下のｐ＋型シリコン単結晶ウェーハを用いることを特徴とする請求項１または請求項２に記載された貼り合わせＳＯＩウェーハの反りを算出する方法。
  4. 　シリコン単結晶ウェーハからなるボンドウェーハ及びベースウェーハのうちのいずれか一方の表面、あるいはその両方の表面に熱酸化膜を形成し、該熱酸化膜を介して前記ボンドウェーハと前記ベースウェーハとを貼り合わせた後、前記ボンドウェーハを薄膜化することによって、前記ベースウェーハ上のＢＯＸ層と、該ＢＯＸ層上のＳＯＩ層とからなる構造のエピタキシャル成長用ＳＯＩウェーハを作製し、その後、前記ＳＯＩ層の表面にエピタキシャル層を成長する貼り合わせＳＯＩウェーハの製造方法において、
    　請求項１ないし請求項３のいずれか１項に記載された貼り合わせＳＯＩウェーハの反りを算出する方法によって算出された反りが所望の値となるように、前記貼り合わせ前のベースウェーハの反りを調整することを特徴とする貼り合わせＳＯＩウェーハの製造方法。
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