WO2013040798A1 - 阵列基板及其制造和修复方法和液晶显示装置 - Google Patents

阵列基板及其制造和修复方法和液晶显示装置 Download PDF

Info

Publication number
WO2013040798A1
WO2013040798A1 PCT/CN2011/080191 CN2011080191W WO2013040798A1 WO 2013040798 A1 WO2013040798 A1 WO 2013040798A1 CN 2011080191 W CN2011080191 W CN 2011080191W WO 2013040798 A1 WO2013040798 A1 WO 2013040798A1
Authority
WO
WIPO (PCT)
Prior art keywords
parasitic capacitance
liquid crystal
crystal display
array substrate
electrodes
Prior art date
Application number
PCT/CN2011/080191
Other languages
English (en)
French (fr)
Inventor
陈虹瑞
Original Assignee
深圳市华星光电技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 深圳市华星光电技术有限公司 filed Critical 深圳市华星光电技术有限公司
Priority to US13/376,030 priority Critical patent/US8792063B2/en
Publication of WO2013040798A1 publication Critical patent/WO2013040798A1/zh

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136259—Repairing; Defects
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line

Definitions

  • the present invention relates to the field of liquid crystal display, and more particularly to a method of fabricating and repairing an array substrate, a liquid crystal display device, and an array substrate.
  • the liquid crystal display device includes a liquid crystal panel, and the liquid crystal panel includes an array substrate.
  • the column substrate includes a plurality of thin film crystals, a pixel electrode connected to the drain of the thin film crystal, and a gate connected to the thin film crystal gate.
  • a line a data line connected to the source of the thin film crystal; a junction of the gate and the source of the thin film crystal (Crossover), forming a parasitic capacitance at the junction in the process, and electrostatic discharge (ESD) is likely to occur when the charge is continuously collected. Breakdown causes the gate line to be short-circuited with the data line (DGS line is bad), and the parasitic capacitance that is prone to electrostatic discharge breakdown does not provide protection.
  • the invention patent CN200810057694.7 discloses a pixel structure of a thin film transistor liquid crystal display array substrate, wherein the technical solution uses a gate line and a data line to form a protection capacitor in parallel with a parasitic capacitance, and the protection capacitor spacing is smaller than the parasitic capacitance, resulting in withstand voltage Less than the parasitic capacitance, the electrostatic discharge (ESD) will break the protective capacitor first, thus protecting the parasitic capacitance.
  • ESD electrostatic discharge
  • the technical problem to be solved by the present invention is to provide an array substrate, a liquid crystal display device, and an array substrate manufacturing and repairing method which are provided with a low-cost, easy-to-repair protective capacitor.
  • a thin film transistor liquid crystal display array substrate comprising a pixel electrode, a gate line and a data line, Forming a parasitic capacitance at the intersection of the gate line and the data line; the data line is further provided with a branch portion, and the branch portion overlaps with the gate line to form a protection capacitor connected in parallel with the parasitic capacitance, the protection The withstand voltage of the capacitor is smaller than the parasitic capacitance.
  • the spacing between the two electrodes of the protection capacitor is smaller than the spacing between the two electrodes of the parasitic capacitance.
  • An embodiment in which the protection capacitor withstand voltage is less than the parasitic capacitance, and shortening the distance between the two electrodes of the capacitor can reduce the withstand voltage.
  • the protection capacitor and the parasitic capacitance are formed on the same gate line.
  • the gate line does not generate a branch portion, and is completely extended by the branch portion of the corresponding data line, and overlaps with the gate line to form a protection capacitor, so that the process is single. area.
  • Another embodiment in which the protection capacitor withstand voltage is less than the parasitic capacitance can increase the withstand voltage by increasing the facing area between the two electrodes of the capacitor.
  • the area between the two electrodes of the protection capacitor is smaller than the spacing between the two electrodes of the parasitic capacitance.
  • the spacing between the two electrodes of the protection capacitor is equal to the spacing between the two electrodes of the parasitic capacitance.
  • a liquid crystal display device characterized in that the liquid crystal display device comprises the above-described thin film transistor liquid crystal display array substrate.
  • a method for manufacturing a thin film transistor liquid crystal display array substrate comprises the following steps:
  • a method for manufacturing a thin film transistor liquid crystal display array substrate comprising the following steps:
  • B1 directly depositing an insulating layer, forming an active layer pattern at a position corresponding to the gate line by a film forming, exposure, and etching process;
  • the data line, the branch, the source, and the drain are formed by a film formation, exposure, and etching process.
  • the data line overlaps the gate line to form a parasitic capacitance; the branch portion overlaps with the corresponding gate line, and a withstand voltage in parallel with the parasitic capacitance is smaller than a protection capacitance of the parasitic capacitance.
  • a method for repairing a thin film transistor liquid crystal display array substrate comprises the following steps:
  • A locate the position of the protective capacitor that is broken down
  • the invention adopts the data line to set the branching portion, and overlaps with the gate line to form a protective capacitor with a smaller withstand voltage in parallel with the parasitic capacitance, so that in the occurrence of electrostatic discharge (ESD), the protective capacitor is first broken down, and the parasitic capacitance is reduced.
  • ESD electrostatic discharge
  • the probability of breakdown, due to the flexible setting position of the protection capacitor, the protective capacitor after breakdown can be easily repaired by cutting off, so that the data line branch line is separated from the data line, ensuring that the entire pixel (Pixel) works normally, and improves The reliability of the liquid crystal display device. Since the data line is on the top layer, it is easier to fix later.
  • FIG. 1 is a schematic view of an array substrate in the prior art
  • FIG. 2 is a cross-sectional view of the array substrate in the prior art in the A-A direction;
  • FIG. 3 is a schematic view of an array substrate created by the present invention.
  • Figure 4 is a partial enlarged view of the creation of the present invention.
  • Figure 5 is a cross-sectional view of the array substrate in the B-B direction in the creation of the present invention.
  • Fig. 6 is an equivalent circuit diagram of a parasitic capacitance and a protective capacitor in the creation of the present invention.
  • 7 is a cross-sectional view of an array substrate according to Embodiment 2 of the present invention.
  • FIG. 8 is an equivalent circuit diagram of a parasitic capacitor and a protective capacitor according to Embodiment 2 of the present invention.
  • Protective layer 16, pixel electrode; 144, data line branch line; 2. thin film crystal; 21, source;
  • a liquid crystal display device includes an array substrate, and the array substrate includes a plurality of thin film crystals 2, each of which includes a source 21 connected to the data line 14 and one connected to the gate line 11. a gate electrode 22, a drain electrode 23 connected to the pixel electrode 16, the gate electrode 22 and the source electrode 21 forming a parasitic capacitance 31 at the intersection of the corresponding data line 14 and the gate line 11, the data line 14 is also provided with The branching portion 144 is overlapped with the gate line 22 to form a protection capacitor 32 connected in parallel with the parasitic capacitance 31. The withstand voltage of the protection capacitor 32 is smaller than the parasitic capacitance.
  • Embodiment 1 The thin film transistor liquid crystal display array substrate manufactured by the five-time mask process of the liquid crystal display device is as follows: as shown in FIG. 6, the data line of the source electrode 21 of the thin film crystal 2 is extended outward to form a branch portion 144.
  • the branch portion 144 is bent to the adjacent adjacent gate line 11 until it overlaps with the gate line 11.
  • the overlap region forms the protection capacitor 32, that is, the protection capacitor 32 and the parasitic capacitor 31 are formed on the same gate line. . Since the parasitic capacitance 31-end shares a gate line 11 with the protection capacitor 32, and the other end of the parasitic capacitance 31 communicates with the source 21, that is, with the branch portion 144, the parasitic capacitance 31 and the protection capacitor 32 are electrically connected. in parallel.
  • the array substrate includes, in order from bottom to top, a glass substrate 100, a gate line 11, an insulating layer 12, a data line 14, a protective layer 15, and a branch portion 144 and a data line 14 in the same layer.
  • the intersection of the gate line 11 and the data line 14 is further provided with the source layer 13, and the intersection of the branch portion 144 and the gate line 11 has no active layer, and therefore, between the data line 14 and the gate line which form the parasitic capacitance Spacing D1 and formation
  • laser laser
  • the manufacturing method of the thin film transistor liquid crystal display array substrate manufactured by the five mask process comprises the following steps:
  • B1 directly depositing an insulating layer, forming an active layer pattern at a position corresponding to the gate line by a film forming, exposure, and etching process;
  • the data line, the branch, the source, and the drain are formed by a film formation, exposure, and etching process.
  • the data line overlaps the gate line to form a parasitic capacitance; the branch portion overlaps with the corresponding gate line, and a withstand voltage in parallel with the parasitic capacitance is smaller than a protection capacitance of the parasitic capacitance.
  • a pixel electrode is formed by a film formation, exposure, and etching process, and the pixel electrode is electrically connected to the source through the via hole.
  • the method for repairing a thin film transistor liquid crystal display array substrate comprises the following steps:
  • A locate the position of the protective capacitor that is broken down
  • Embodiment 2 Thin film transistor liquid crystal display manufactured by a four-mask process for a liquid crystal display device
  • Correction page (Article 91) Array substrate embodiment: As shown in FIG. 4, the data line of the source 21 of the thin film crystal 2 is extended outward to form a branch portion 144, and the branch portion 144 is bent to the adjacent adjacent gate line 11 until it overlaps with the gate line 11.
  • the protective capacitor 32 is formed in the overlap region until the intersection, that is, the protective capacitor 32 and the parasitic capacitor 31 are formed on the same gate line. Since the parasitic capacitance 31-end shares a gate line 11 with the protection capacitor 32, and the other end of the parasitic capacitance 31 communicates with the source 21, that is, with the branch portion 144, the parasitic capacitance 31 and the protection capacitor 32 are electrically connected. in parallel.
  • the array substrate includes, in order from bottom to top, a glass substrate 100, a gate line 11, an insulating layer 12, a data line 14, a protective layer 15, and a branch portion 144 and a data line 14 in the same layer. It is found that an active layer 13 and an insulating layer are provided between the data line 14 and the gate line forming the parasitic capacitance, and between the branch portion 144 and the gate line 11 forming the protective capacitor, so that the two electrodes of the two capacitors are The spacing between the two is equal, but the facing area S2 of the two electrodes of the protective capacitor 32 is larger than the facing area S1 of the two electrodes of the parasitic capacitor 31.
  • the protection capacitor 32 is disposed in parallel with the parasitic capacitance 31, and the facing area S2 of the two electrodes of the protection capacitor 32 is larger than the facing area S1 of the two electrodes of the parasitic capacitor 31, and the voltage is the same, the medium is the same,
  • the pitch is the same, as the capacitance electrode area increases, the breakdown time of the capacitor becomes shorter. Therefore, when a static voltage difference is generated, the protection capacitor 32 breaks down before the parasitic capacitance 31, thereby protecting the parasitic capacitance.
  • the shortening of the capacitor spacing shortens the breakdown time of the capacitor.
  • increasing the capacitance facing area can also shorten the breakdown time of the capacitor. Therefore, the present embodiment is equally applicable to five times of masking.
  • the thin film transistor liquid crystal display array substrate manufactured by the film process, and the matching pitch is shortened, and the protection effect is better. Since the first embodiment describes the thin germanium transistor fabricated based on the five mask process in detail
  • the manufacturing method of the thin film transistor liquid crystal display array substrate manufactured by the four mask process comprises the following steps:
  • a pixel electrode is formed by a film formation, exposure, and etching process, and the pixel electrode is electrically connected to the source through the via hole.

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

一种阵列基板及其制造和修复方法和液晶显示装置。阵列基板为薄膜晶体管液晶显示器阵列基板，包括像素电极（16）、栅线（11）和数据线（14），栅线（11）和数据线（14）交叠处形成一寄生电容（31）；数据线（14）还设置有分支部（144），分支部（144）与栅线（11）交叠形成与寄生电容（31）并联的保护电容（32），保护电容（32）的耐压小于寄生电容（31）。修复方法包括：定位被击穿的保护电容（32）位置；割断保护电容（32）相应的分支部（144）。选用数据线（14）设置分支部（144），跟栅线（11）叠交形成与寄生电容（31）并联的耐压更小的保护电容（32），由于数据线（14）位于顶层，因此后期修复的时候更容易。

Description

阵列基板及其制造和修复方法和液晶显示装置
【技术领域】
本发明涉及液晶显示领域， 更具体的说， 涉及一种阵列基板、 液晶显示装 置及阵列基板的制造和修复方法。
【背景技术】
现有技术如图 1所示， 液晶显示装置包括液晶面板， 液晶面板包括阵列基 板， 所述列基板包括多个薄膜晶体， 与薄膜晶体漏极连接的像素电极、 与薄膜 晶体栅极连接的栅线， 与薄膜晶体源极连接的数据线； 所述薄膜晶体的栅极和 源极交接处 (Crossover), 于制程上， 交接处形成寄生电容， 当电荷不断聚集， 容 易发生静电放电（ESD )击穿而导致栅线与数据线短路（DGS线不良）， 而易发 生静电放电击穿的寄生电容没有提供保护措施， 由于其位置原因， 一旦被击穿 便难以修复， 可靠性较差， 这样可能造成整块液晶面板报废， 产生不必要的浪 费。发明专利 CN200810057694.7公开了一种薄膜晶体管液晶显示器阵列基板的 像素结构， 该技术方案利用栅线与数据线叠交形成与寄生电容并联的保护电容， 利用保护电容间距小于寄生电容， 造成耐压小于寄生电容的特性， 在发生静电 放电（ESD )的时候会先击穿保护电容， 从而保护了寄生电容。 该技术方案解决 了寄生电容静电击穿的问题， 但也存在一些问题， 在五次掩膜工艺生产的阵列 基板中， 栅线位于底层， 其上面依次存在第一绝缘层、 数据线和第二绝缘层， 一旦保护电容被击穿， 修复难度比较大。
【发明内容】
本发明所要解决的技术问题是提供一种设有低成本、 修复方便的保护电容 的阵列基板、 液晶显示装置及阵列基板的制造和修复方法。
本发明的目的是通过以下技术方案来实现的：
一种薄膜晶体管液晶显示器阵列基板， 其包括像素电极、 栅线和数据线， 所述栅线和数据线交叠处形成一寄生电容； 所述数据线还设置有分支部， 所述 分支部与所述栅线叠交形成与所述寄生电容并联的保护电容， 所述保护电容的 耐压小于所述寄生电容。
优选的， 所述保护电容两电极之间的间距小于所述寄生电容两电极之间的 间距。 一种保护电容耐压小于寄生电容的实施方式， 缩短电容两电极之间的间 距可以降低耐压。
优选的， 所述保护电容与寄生电容形成于同一栅线上。 栅线不产生分支部， 完全由相应的数据线的分支部延伸出来， 与所述栅线交叠形成保护电容， 这样 工艺筒单。 面积。 另外一种保护电容耐压小于寄生电容的实施方式， 增大电容两电极之间 的正对面积可以降低耐压。 面积； 所述保护电容两电极之间的间距小于所述寄生电容两电极之间的间距。 增大电容两电极之间的正对面积的技术方案在基于五次掩膜工艺制造的薄膜晶 体管液晶显示器阵列基板上的应用。
优选的， 所述保护电容两电极之间的间距等于所述寄生电容两电极之间的 间距。 增大电容两电极之间的正对面积的技术方案在基于四次掩膜工艺制造的 薄膜晶体管液晶显示器阵列基板上的应用。
一种液晶显示装置， 其特征在于所述液晶显示装置包括上述的薄膜晶体管 液晶显示器阵列基板。
一种薄膜晶体管液晶显示器阵列基板的制造方法， 包括以下步骤：
A: 在阵列基板上通过成膜、 曝光、 刻蚀工艺形成栅线、 栅极；
B: 直接沉积绝缘层， 通过成膜、 曝光、 刻蚀工艺形成有源层图形、数据线、 分支部、 源极和漏极； 所述数据线与所述栅线交叠， 形成寄生电容； 所述分支 部与相应栅线交叠， 以形成与所述寄生电容并联的耐压小于所述寄生电容的保 护电容。
优选的， 一种薄膜晶体管液晶显示器阵列基板的制造方法， 其步骤 B 包括 以下步骤：
B1 : 直接沉积绝缘层， 通过成膜、 曝光、 刻蚀工艺在所述栅线对应的位置 形成有源层图形；
B2: 通过成膜、 曝光、 刻蚀工艺形成数据线、 分支部、 源极和漏极。 所述 数据线与所述栅线交叠， 形成寄生电容； 所述分支部与相应栅线交叠， 成与所 述寄生电容并联的耐压小于所述寄生电容的保护电容。 此为五次掩膜工艺制造 的薄膜晶体管液晶显示器阵列基板的制作方法。
一种上述薄膜晶体管液晶显示器阵列基板修复方法， 包括以下步骤：
A: 定位被击穿的保护电容位置；
B: 割断所述保护电容相应的分支部。
本发明由于选用数据线设置分支部， 跟栅线叠交形成与寄生电容并联的耐 压更小的保护电容，使得在发生静电放电（ESD )的时候，会首先击穿保护电容, 降低寄生电容击穿的机率， 由于保护电容的设置位置灵活， 被击穿后的保护电 容可以通过切断的方式方便的进行修复， 使数据线分支线脱离数据线， 确保整 个像素 （Pixel )正常工作， 提高了液晶显示装置的可靠性。 而由于数据线位于 顶层， 因此后期修复的时候更容易。
【附图说明】
图 1是现有技术中的阵列基板示意图；
图 2是现有技术中的阵列基板沿 A-A方向的剖面图；
图 3是本发明创造的阵列基板示意图；
图 4是本发明创造的局部放大图；
图 5是本发明创造中的阵列基板沿 B-B方向的剖面图；
图 6是本发明创造中的寄生电容和保护电容的等效电路图。 图 7是本发明实施例二阵列基板的剖面示意图；
图 8是本发明实施例二寄生电容和保护电容的等效电路图；
其中： 100、 玻璃 1 ; 11、 栅线； 12、 绝缘层； 13、 有源层； 14、 数据线；
15、 保护层； 16、 像素电极； 144、 数据线分支线;. 2、 薄膜晶体； 21、 源极；
22、 栅极； 23、 漏极； 31、 寄生电容； 32、 保护电容。
【具体实施方式】
下面结合附图和较佳的实施例对本发明作进一步说明。
如图 3所示， 一种液晶显示装置， 包括阵列基板， 所述阵列基板包括多个薄 膜晶体 2，每个薄膜晶体 2包括一个与数据线 14连接的源极 21、一个与栅线 11 连接的栅极 22, 一个与像素电极 16连接的漏极 23, 所述栅极 22和源极 21在 相应的数据线 14和栅线 11相交处形成寄生电容 31 ,所述数据线 14还设置有分 支部 144，所述分支部 144与所述栅线 22叠交形成与所述寄生电容 31并联的保 护电容 32, 所述保护电容 32的耐压小于所述寄生电容。 下面结合优选实施方式 进一步阐释本发明的构思：
实施例一、 液晶显示装置的基于五次掩膜工艺制造的薄膜晶体管液晶显示器 阵列基板实施方式： 如图^ 6所示， 将薄膜晶体 2的源极 21的数据线往外延伸 形成分支部 144,分支部 144就近向相邻的栅线 11折弯直至与所述栅线 11叠交 为止， 叠交区域形成所述保护电容 32， 即所述保护电容 32与寄生电容 31形成 于同一栅线上。 由于寄生电容 31—端与保护电容 32共用一条栅线 11 , 而寄生 电容 31另一端与所述源极 21连通， 即与分支部 144连通， 因此所述寄生电容 31和保护电容 32在电气上并联。
如图 5所示， 所述阵列基板从下至上依次包括玻璃基板 100、 栅线 11、 绝缘 层 12、 数据线 14、 保护层 15, 分支部 144和数据线 14位于同一层。 所述栅线 11和数据线 14相交区域还设有源层 13, 而分支部 144和栅线 11的相交区域却 没有有源层， 因此， 形成寄生电容的数据线 14和栅线之间的间距 D1与形成保
4
更正页 （细则第 91条) 护电容的分支部 144和栅线 11之间的的间距 D2相比， D1>D2。 从图 5等效电 路图可见， 保护电容 32与寄生电容 31并联设置， 两个电容的两端电压 V是相 同的， 依据电场强度公式：
E=电压 V/两极间 巨离 D;
D越小， 电场 E越大， 电容越容易被击穿， 因此当发生静电放电 （ESD )击 穿时， 保护电容 32比寄生电容 31更容易被击穿。 也就是说当栅线 11与数据线 14上存在静电到临界值时， 本发明设计的保护电容 32将会被击穿， 从而释放了 静电， 保护了原寄生电容 31。 由于保护电容的设置位置灵活， 被击穿后的保护 电容 32可以通过激光（laser )方式进行修复， 使分支部 144脱离数据线 14, 确 保整个像素 （Pixel )正常工作。
所述五次掩膜工艺制造的薄膜晶体管液晶显示器阵列基板的制造方法包括 以下步骤：
A: 在阵列基板上通过成膜、 曝光、 刻蚀工艺形成栅线、 栅极；
B1: 直接沉积绝缘层， 通过成膜、 曝光、 刻蚀工艺在所述栅线对应的位置形 成有源层图形；
B2: 通过成膜、 曝光、 刻蚀工艺形成数据线、 分支部、 源极和漏极。 所述数 据线与所述栅线交叠， 形成寄生电容； 所述分支部与相应栅线交叠， 成与所述 寄生电容并联的耐压小于所述寄生电容的保护电容。
C: 通过成膜、 曝光、 刻蚀工艺形成过孔；
D: 通过成膜、 曝光、 刻蚀工艺形成像素电极， 该像素电极通过过孔与源极 导通。
所述薄膜晶体管液晶显示器阵列基板修复方法， 包括以下步骤：
A: 定位被击穿的保护电容位置；
B: 可以采用激光等方式割断所述保护电容相应的分支部。 实施例二、 液晶显示装置的基于四次掩膜工艺制造的薄膜晶体管液晶显示器
5
更正页 （细则第 91条) 阵列基板实施方式： 如图 4所示， 将薄膜晶体 2的源极 21的数据线往外延伸形 成分支部 144,分支部 144就近向相邻的栅线 11折弯直至与所述栅线 11叠交为 止， 叠交区域形成所述保护电容 32， 即所述保护电容 32与寄生电容 31形成于 同一栅线上。 由于寄生电容 31—端与保护电容 32共用一条栅线 11 , 而寄生电 容 31另一端与所述源极 21连通， 即与分支部 144连通， 因此所述寄生电容 31 和保护电容 32在电气上并联。
如图 7所示， 所述阵列基板从下至上依次包括玻璃基板 100、 栅线 11、 绝缘 层 12、 数据线 14、 保护层 15, 分支部 144和数据线 14位于同一层。 比较发现： 形成寄生电容的数据线 14和栅线之间， 以及形成保护电容的分支部 144和栅线 11之间都设有有源层 13和绝缘层， 因此两个电容的两个电极之间的间距是相等 的， 但是保护电容 32两电极的正对面积 S2大于所述寄生电容 31两电极的正对 面积 Sl。
从图 8等效电路图可见， 保护电容 32与寄生电容 31并联设置， 并且保护电 容 32两电极的正对面积 S2大于所述寄生电容 31两电极的正对面积 S1 ,在电压 相同、 介质相同、 间距相同的情况下， 随着电容电极面积的增加， 电容的击穿 时间变短， 因此在产生静电压差的时候， 保护电容 32会先于寄生电容 31击穿， 从而保护了寄生电容。
现有技术中， 为了在四次掩膜工艺生产的阵列基板中实现保护电容的间距小 于寄生电容， 需要将栅线的分支部拆分成处于不同层的延伸部和导线部， 然后 用过孔实现这两部分的电气连接， 这样就需要增加多个工艺步骤， 成本较高， 而采用本发明的方案， 分支部与数据线处于同一层， 不会额外增加现有阵列基 板的加工工序， 加工更简单， 成本更低。
从实施例一的分析可知， 电容间距缩短会缩短电容的击穿时间， 而本实施例 中， 增加电容正对面积也能缩短电容的击穿时间， 因此， 本实施方式同样适用 于五次掩膜工艺制造的薄膜晶体管液晶显示器阵列基板， 而且配合间距的缩短， 保护效果更好。 由于实施例一详细介绍了基于五次掩膜工艺制造的薄朦晶体管
6
更正页 （细则第 91条) 液晶显示器阵列基板的构造、 制造方法和修复方法， 本实施例不再赘述。
所述四次掩膜工艺制造的薄膜晶体管液晶显示器阵列基板的制造方法包括 以下步骤：
A: 在阵列基板上通过成膜、 曝光、 刻蚀工艺形成栅线、 栅极；
B: 直接沉积绝缘层， 通过成膜、 曝光、 刻蚀工艺形成有源层图形、 数据线、 分支部、 源极和漏极； 所述数据线与所述栅线交叠， 形成寄生电容； 所述分支 部与相应栅线交叠， 成与所述寄生电容并联的耐压小于所述寄生电容的保护电 容。
C: 通过成膜、 曝光、 刻蚀工艺形成过孔；
D: 通过成膜、 曝光、 刻蚀工艺形成像素电极， 该像素电极通过过孔与源极 导通。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明， 不能 认定本发明的具体实施只局限于这些说明。 对于本发明所属技术领域的普通技 术人员来说， 在不脱离本发明构思的前提下， 还可以做出若干简单推演或替换， 都应当视为属于本发明的保护范围。
更正页 （细则第 91条)

Claims

权利要求
1、 一种薄膜晶体管液晶显示器阵列基板， 包括： 栅线， 和数据线， 所述栅 线和数据线交叠处形成一寄生电容， 所述数据线设置有分支部， 所述分支部与 所述栅线交叠形成与所述寄生电容并联的保护电容， 所述保护电容的耐压小于 所述寄生电容。
2、 如权利要求 1所述的薄膜晶体管液晶显示器阵列基板， 其特征在于所述 保护电容两电极之间的间距小于所述寄生电容两电极之间的间距。
3、 如权利要求 2所述的薄膜晶体管液晶显示器阵列基板， 其特征在于所述 保护电容与寄生电容形成于同一栅线上。
4、 如权利要求 1所述的薄膜晶体管液晶显示器阵列基板， 其特征在于所述
5、 如权利要求 4所述的薄膜晶体管液晶显示器阵列基板， 其特征在于所述 保护电容两电极之间的间距小于所述寄生电容两电极之间的间距。
6、 如权利要求 4所述的薄膜晶体管液晶显示器阵列基板， 其特征在于所述 保护电容两电极之间的间距等于所述寄生电容两电极之间的间距。
7、 一种液晶显示装置， 包括如权利要求 1所述的薄膜晶体管液晶显示器阵 列基板， 所述薄膜晶体管液晶显示器阵列基板包括： 栅线， 和数据线， 所述栅 线和数据线交叠处形成一寄生电容， 所述数据线设置有分支部， 所述分支部与 所述栅线交叠形成与所述寄生电容并联的保护电容， 所述保护电容的耐压小于 所述寄生电容。
8、 如权利要求 7所述的液晶显示装置， 其特征在于所述保护电容两电极之 间的间距小于所述寄生电容两电极之间的间距。
9、 如权利要求 8所述的液晶显示装置， 其特征在于所述保护电容与寄生电 容形成于同一栅线上。
10、 如权利要求 7所述的液晶显示装置， 其特征在于所述保护电容两电极 的正对面积大于所述寄生电容两电极的正对面积。
11、 如权利要求 10所述的液晶显示装置， 其特征在于所述保护电容两电极 之间的间距小于所述寄生电容两电极之间的间距。
12、 如权利要求 10所述的液晶显示装置， 其特征在于所述保护电容两电极 之间的间距等于所述寄生电容两电极之间的间距。
13、 一种薄膜晶体管液晶显示器阵列基板的制造方法， 包括以下步骤： A: 在阵列基板上通过成膜、 曝光、 刻蚀工艺形成栅线、 栅极；
B: 直接沉积绝缘层， 通过成膜、 曝光、 刻蚀工艺形成有源层图形、数据线、 分支部、 源极和漏极； 所述数据线与所述栅线交叠， 形成寄生电容； 所述分支 部与相应栅线交叠， 以形成与所述寄生电容并联的耐压小于所述寄生电容的保 护电容。
14、如权利要求 13所述的一种薄膜晶体管液晶显示器阵列基板的制造方法， 其步骤 B包括以下步骤：
B1: 直接沉积绝缘层， 通过成膜、 曝光、 刻蚀工艺在所述栅线对应的位置 形成有源层图形；
B2: 通过成膜、 曝光、 刻蚀工艺形成数据线、 分支部、 源极和漏极。 所述 数据线与所述栅线交叠， 形成寄生电容； 所述分支部与相应栅线交叠， 成与所 述寄生电容并联的耐压小于所述寄生电容的保护电容。
15、 一种如权利要求 1所述的薄膜晶体管液晶显示器阵列基板的修复方法， 所述薄膜晶体管液晶显示器阵列基板包括： 栅线， 和数据线， 所述栅线和数据 线交叠处形成一寄生电容， 所述数据线设置有分支部， 所述分支部与所述栅线 交叠形成与所述寄生电容并联的保护电容， 所述保护电容的耐压小于所述寄生 电容， 所述方法包括以下步骤：
A: 定位被击穿的保护电容位置；
B: 割断所述保护电容相应的分支部。
16、 如权利要求 15所述的薄膜晶体管液晶显示器阵列基板修复方法， 其特 征在于所述保护电容两电极之间的间距小于所述寄生电容两电极之间的间距。
17、 如权利要求 16所述的薄膜晶体管液晶显示器阵列基板修复方法， 其特 征在于所述保护电容与寄生电容形成于同一栅线上。
18、 如权利要求 15所述的薄膜晶体管液晶显示器阵列基板修复方法， 其特
19、 如权利要求 18所述的薄膜晶体管液晶显示器阵列基板修复方法， 其特 征在于所述保护电容两电极之间的间距小于所述寄生电容两电极之间的间距。
20、 如权利要求 18所述的薄膜晶体管液晶显示器阵列基板修复方法， 其特 征在于所述保护电容两电极之间的间距等于所述寄生电容两电极之间的间距。
PCT/CN2011/080191 2011-09-20 2011-09-26 阵列基板及其制造和修复方法和液晶显示装置 WO2013040798A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/376,030 US8792063B2 (en) 2011-09-20 2011-09-26 Array substrate, liquid crystal display device and methods for manufacturing and repairing the array substrate

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201110279994.1 2011-09-20
CN2011102799941A CN102338959A (zh) 2011-09-20 2011-09-20 阵列基板、液晶显示装置及阵列基板的制造和修复方法

Publications (1)

Publication Number Publication Date
WO2013040798A1 true WO2013040798A1 (zh) 2013-03-28

Family

ID=45514770

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2011/080191 WO2013040798A1 (zh) 2011-09-20 2011-09-26 阵列基板及其制造和修复方法和液晶显示装置

Country Status (2)

Country Link
CN (1) CN102338959A (zh)
WO (1) WO2013040798A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107145019A (zh) * 2017-07-03 2017-09-08 京东方科技集团股份有限公司 显示基板的修复方法、修复系统、显示基板及显示面板
US11175548B2 (en) 2017-02-28 2021-11-16 Hefei Boe Optoelectronics Technology Co., Ltd. Display panel, display apparatus and driving method for the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102929055B (zh) * 2012-11-05 2015-07-01 京东方科技集团股份有限公司 像素结构、阵列基板及液晶显示装置
CN104317089B (zh) * 2014-10-27 2017-02-01 合肥鑫晟光电科技有限公司 一种阵列基板及其制备方法、显示面板、显示装置
CN105118822B (zh) * 2015-08-26 2018-01-23 上海中航光电子有限公司 换线结构
CN105093762B (zh) * 2015-09-28 2019-01-11 京东方科技集团股份有限公司 阵列基板、制造方法以及相应的显示面板和电子装置
CN105226055B (zh) * 2015-11-03 2018-06-01 京东方科技集团股份有限公司 阵列基板及制作方法、显示面板及显示装置
TWI638216B (zh) 2017-10-30 2018-10-11 友達光電股份有限公司 顯示裝置
CN109270756B (zh) * 2018-09-30 2020-12-25 惠科股份有限公司 一种显示面板和显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1991539A (zh) * 2005-12-30 2007-07-04 Lg.菲利浦Lcd株式会社 液晶显示器件及其制造方法
CN101114092A (zh) * 2006-07-25 2008-01-30 三星电子株式会社 液晶显示器
CN101452164A (zh) * 2007-12-07 2009-06-10 北京京东方光电科技有限公司 Tft-lcd阵列基板
CN101504500A (zh) * 2008-02-04 2009-08-12 北京京东方光电科技有限公司 薄膜晶体管液晶显示器阵列基板的像素结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1991539A (zh) * 2005-12-30 2007-07-04 Lg.菲利浦Lcd株式会社 液晶显示器件及其制造方法
CN101114092A (zh) * 2006-07-25 2008-01-30 三星电子株式会社 液晶显示器
CN101452164A (zh) * 2007-12-07 2009-06-10 北京京东方光电科技有限公司 Tft-lcd阵列基板
CN101504500A (zh) * 2008-02-04 2009-08-12 北京京东方光电科技有限公司 薄膜晶体管液晶显示器阵列基板的像素结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11175548B2 (en) 2017-02-28 2021-11-16 Hefei Boe Optoelectronics Technology Co., Ltd. Display panel, display apparatus and driving method for the same
CN107145019A (zh) * 2017-07-03 2017-09-08 京东方科技集团股份有限公司 显示基板的修复方法、修复系统、显示基板及显示面板

Also Published As

Publication number Publication date
CN102338959A (zh) 2012-02-01

Similar Documents

Publication Publication Date Title
WO2013040798A1 (zh) 阵列基板及其制造和修复方法和液晶显示装置
US10573595B2 (en) Array substrate, fabricating method thereof, and display device
KR100289980B1 (ko) 액티브 매트릭스 액정 패널
US8482006B2 (en) Mother substrate, array substrate and method for manufacturing the same
WO2014190702A1 (zh) 阵列基板及其制作方法、显示装置
US8703510B2 (en) Array substrate and a manufacturing method thereof
WO2017071233A1 (zh) 制作阵列基板的方法和阵列基板
WO2015027615A1 (zh) 阵列基板及其检测方法和制备方法
US8728836B2 (en) Method for preventing electrostatic breakdown, method for manufacturing array substrate and display substrate
WO2014190733A1 (zh) 阵列基板及其制作方法、显示装置
CN107611139B (zh) 薄膜晶体管阵列基板及制作方法
JP2008053517A (ja) アレイ基板の製造方法及びアレイ基板
CN105529274B (zh) 薄膜晶体管的制作方法、阵列基板和显示装置
CN103123428B (zh) Tft‑lcd阵列基板及其制造方法
JP2010097077A (ja) 表示装置及びその製造方法
WO2014005348A1 (zh) 一种阵列基板的制作方法、阵列基板和液晶显示装置
JP4612279B2 (ja) 薄膜トランジスター液晶表示装置及びその薄膜トランジスター製作方法
WO2018098994A1 (zh) 阵列基板及其制作方法、显示面板和显示装置
JP3078266B2 (ja) 静電気対策を施した電極配線基板、これを用いた表示装置、及びアクテイブマトリクス型液晶表示装置の製造方法
WO2012073942A1 (ja) 半導体装置およびその製造方法
JP2002176056A (ja) 外部接続端子及びそれを備えた液晶表示装置及びその製造方法
JP3628125B2 (ja) アクティブマトリクス基板及びアクティブマトリクス型液晶表示装置
US8792063B2 (en) Array substrate, liquid crystal display device and methods for manufacturing and repairing the array substrate
JP2001345452A (ja) 薄膜トランジスタ及びその製造方法
JP2005303220A (ja) Ｔｆｔアレイ基板

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 13376030

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11872780

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11872780

Country of ref document: EP

Kind code of ref document: A1